KR19980081176A - 전계 효과 트랜지스터의 핀치-오프 전압의 측정 회로, 측정트랜지스터, 측정 방법 및 제조 방법 - Google Patents
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Abstract
전계 효과 트랜지스터의 핀치-오프 전압을 측정하기 위한 핀치-오프 전압 측정 회로는 측정 수단, 측정 커패시터 및 접속 회로를 포함한다. 측정 수단은 전계 효과 트랜지스터에 전압을 인가하여 접속 회로를 통해 인가된 전압에 대한 임피던스의 변화를 검출하여 전계 효과 트랜지스터의 핀치-오프 전압을 측정한다. 접속 회로는 측정 수단이 접속되는 제1 검출 단자 및 제2 검출 단자, 전계 효과 트랜지스터의 소스 또는 드레인 중 하나가 접속되는 제1 소자 접속 단자, 전계 효과 트랜지스터의 소스 또는 드레인 중 다른 하나가 접속되는 제2 소자 접속 단자, 및 게이트가 접속되는 제3 소자 접속 단자를 포함하고, 여기서 측정 커패시터가 접속되는 하나의 검출 단자와 제3 소자 접속 단자가 단락되고, 측정 커패시터는 제1 검출 단자와 제1 소자 접속 단자 사이 및/또는 제2 검출 단자와 제2 소자 접속 단자 사이에서 접속되고, 전계 효과 트랜지스터 내의 소스 또는 드레인과 게이트 사이의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는다.
Description
본 발명은 측정 회로, 측정 트랜지스터 및 전계 효과 트랜지스터의 게이트의 핀치-오프 전압을 고정밀도로 측정할 수 있는 측정 방법에 관한 것이다. 또한, 본 발명은 동일한 기판 상에 형성된 접합 전계 효과 트랜지스터의 핀치-오프 전압을 모니터링할 수 있고 소정 값으로 완료한 후에 게이트 임계 전압을 조절할 수 있는 상기 측정 트랜지스터를 이용하여 접합 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
GaAs 또는 다른 복합 반도체 기판 상에 금속 반도체 전계 효과 트랜지스터(MESFET) 및 접합 전계 효과 트랜지스터(JFET)와 같은 전계 효과 트랜지스터를 형성할 때, 예를 들어 게이트 임계값 전압(Vth)이 얼마나 정확하게 조절될 수 있는냐는 개선된 제조 수율(yield)과 회로 특성의 성능을 결정하는 가장 중요한 요인들 중의 하나이다.
이러한 이유로, 웨이퍼 공정의 중반부에 게이트 임계값 전압(Vth)을 모니터링하는 방법과 전계 효과 트랜지스터의 완료 후에 게이트 임계값 전압(Vth)을 조절하는 방법은 종래에는 게이트 임계값 전압(Vth)의 조절의 정밀도를 향상시키기 위한 공정으로서 채택되어 왔다.
GaAs 기판 상에 접합 전계 효과 트랜지스터를 형성하는 경우에, 채널이 형성되는 n형 불순물 확산 영역(채널 형성 불순물 영역)이 먼저 반 절연 GaAs 기판 내의 표면 측 상에 형성되고, 그 다음에 실리콘 질화물 막 또는 다른 막이 전체 표면 상에 형성된다. 다음으로, 게이트 전극 형성부가 상기 질화물 막 내에서 개방되어 채널 형성 불순물 영역을 일부 노출시키고, p형 불순물이 상기 개구부를 통해 주입되고, 상기 불순물이 게이트 불순물 영역을 형성하도록 채널 형성 불순물 영역 내에 확산되고, 상기 게이트 불순물 영역은 그의 불순물 농도, 깊이 등을 조절하면서 게이트 임계값 전압(Vth)을 결정한다.
그러나, 게이트 불순물 영역을 형성할 때에 확산시에, 기판은 고온에서 노출된다. 따라서, AuGe/Ni와 같은 저열 저항을 갖는 일부 옴 전극들은 상기 기판 상에 미리 제공될 수 없다. 따라서, 게이트 임계값 전압(Vth)은 옴 전극들이 형성되기 전에 조절되어야 한다. 이러한 이유에서, 채널 형성 불순물 영역과의 옴 접촉부가 은 얻어질 수 없다. 따라서, 소정의 게이트 바이어스 하에 소스 및 드레인 사이에 인가된 전압(Vds)에 대한 드레인 전류(Id)의 특성(본문에서는 간단히 전류-전압 특성으로 명명함)에 의해 한정되는 게이트 임계값 전압(Vth)이 측정될 수 없다. 그러한 상황은 게이트 임계값 전압(Vth)이 옴 전극들을 형성하기 전에 측정되는 조건 하에서 또한 MESFET의 경우와 동일하다.
따라서, 전류-전압 특성에 의해 한정된 게이트 임계값 전압(Vth) 대신에 게이트 불순물 영역과 함께 형성된 광대역 측정 패턴들의 커패시턴스 변화를 측정하는 핀치-오프 전압(Vp)의 측정 방법이 널리 이용되어 왔다.
MESFET의 제조 공정에서, 일반적으로 수은 프로브들을 사용하는 방법이 이용되고 있지만, 여기에서는 접합 전계 효과 트랜지스터의 제조 공정을 일례로 취하는 상기 광대역 측정 패턴의 커패시턴스의 변화를 이용하는 관련 기술의 핀치-오프 전압(Vp)의 측정 방법에 대해 설명될 것이다.
도 10a는 관련된 기술의 접합 전계 효과 트랜지스터의 제조 공정 내의 핀치-오프 전압을 측정하기 위한 게이트 확산 단계 후의 패턴을 도시하는 평면도이다. 또한, 도 10b 내지 도 10e는 관련된 기술의 접합 전계 효과 트랜지스터의 제조 단계들의 단면도이다. 각각의 도면의 우측면은 시험 소자 그룹(TEG) 내의 핀치-오프 전압의 측정용 패턴(측정용 패턴)을 나타내고, 좌측면은 접합 전계 효과 트랜지스터를 나타낸다.
먼저, 도 10b에 도시된 바와 같이, n형 채널 형성 불순물 영역(101 및 101a)들은 반 절연 GaAs 기판(100) 내의 표면 상에 형성된다. 다음으로 도 10c에서, 접합 전계 효과 트랜지스터의 게이트 불순물 영역(102) 및 측정용 패턴의 소스 측정 불순물 영역(103a) 및 드레인 측정 불순물 영역(103b)이 형성된다. 이러한 형성 방법에서, 먼저 실리콘 질화물 막 또는 다른 막이 형성되고, 개방부(104a, 104b 및 104c)들이 이러한 방법으로 형성되며, 그 다음에 확산 마스크(104)가 형성된다. p형 불순물[예를 들어, 아연(Zn)]이 상기 확산 마스크(104)의 상부로부터 기판으로 확산됨으로써, 게이트 불순물 영역(102), 소스 측정 불순물 영역(103a) 및 드레인 측정 불순물 영역(103b)을 동시에 형성하게 된다. 그러한 확산 방법으로서, 확산 소스로서 예를 들어 Zn(C2H5)2을 사용하는 증기상 확산 방법(vapor phase diffusion method)이 이용된다.
도 10d에 도시된 바와 같이, 우선, 예를 들어 Ti/Pt/Au의 적층된 금속 막으로 구성된 게이트 전극이 게이트 불순물 영역(102) 상의 실리콘 질화물 막의 개방부(104a) 내에 매립된 방식으로 형성된다. 또한, 옴 전극(106 및 106)들은 게이트 전극(105)으로부터 소정된 거리로 형성된다. 옴 전극(106)들의 형성은 실리콘 질화물 막 내에 개구를 만들고, 노출된 기판의 표면 상에 AuGe/Ni의 적층된 금속 막을 형성하고, GaAs와 함께 합금을 이루도록 이것을 가열함으로써 이루어질 수 있다. 그 이후에, 저항을 낮추기 위한 금속 상호 접속 층(107)이 옴 전극(106) 상에 형성됨으로써, 접합 전계 효과 트랜지스터의 기본 구조가 완성된다.
접합 전계 효과 트랜지스터의 제조 공정에서, 접합 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)은 도 10c의 게이트 불순물 영역으로의 확산 단계에서 조절된다. 이러한 조절은 게이트 임계값 전압(Vth)과 상호 관련된 채널의 핀치-오프 전압(Vp)이 소정값에 도달될 때까지 게이트 불순물 영역(102)의 부가적인 확산과 측정용 패턴의 핀치-오프 전압(Vp)의 측정을 반복함으로써 수행된다.
도 10a의 우측면에 도시된 핀치-오프 전압(Vp)의 측정용 패턴은 이러한 측정을 위해 이용된다.
도 10a에서, J1은 채널 형성 불순물 영역(101a) 및 소스 측정 불순물 영역(103a) 사이에 형성된 제1 PN 접합 다이오드이고, J2는 채널 형성 불순물 영역(101a) 및 드레인 측정 불순물 영역(103b) 사이에서 형성된 제2 PN 접합 다이오드이다. 2개의 PN 접합 다이오드(J1 및 J2)들은 프로브들을 배치하기에 충분한 표면 영역을 구비하고(예를 들어, 한 측면의 길이가 약 100 내지 150 ㎛임), 측정하기에 충분히 큰 접합 커패시턴스를 갖고 있다.
다른 한편으로는, 도 10a의 좌측면에 도시된 접합 전계 효과 트랜지스터의 게이트 불순물 영역(102)의 치수는 예를 들어 그 채널 방향 길이(Lg)가 0.5 ㎛이고 그 채널 방향 폭(Wg)은 약 10 ㎛이다.
따라서, PN 접합 다이오드(J1 및 J2)들의 접합 영역들은 접합 전계 효과 트랜지스터의 게이트 불순물 영역(102)의 접합 영역보다 훨씬 더 크다. 이러한 방법으로 구성된 핀치-오프 전압(Vp)의 측정용 패턴에 있어서, 프로브들은 소스 측정 불순물 영역(103a) 및 드레인 측정 불순물 영역(103b)과 충분히 접촉되어지고, 커패시턴스-전압 미터는 이러한 프로브들 사이에서 접속된다. 이 때에, 프로브들은 소스 측정 불순물 영역(103a)이 커패시턴스-전압 미터의 양극 측에 접속되고, 반면에 드레인 측정 불순물 영역(103b)은 음극 측에 접속되도록 배치된다.
이들 2개의 프로브들 사이에 전압을 인가하고 커패시턴스-전압 특성을 측정할 때, 도 11의 커패시턴스-전압 곡선이 얻어진다. 도 11의 커패시턴스-전압 곡선에서, 검출된 커패시턴스(C)의 값이 급격하게 변할 때에 인가된 전압(V)의 추정된 값(Vpo)은 채널 형성 불순물 영역(101)이 핀치-오프될 때의 전압[즉, 핀치-오프 전압(Vp)의 근사치]이 되는 데, 그 이유는 드레인 측 상의 PN 접합 다이오드(J2)의 캐리어 공핍 영역의 확산 때문이다.
이러한 핀치-오프 전압(Vp)의 측정 원리는 도 12를 참조하여 설명될 것이다. 도 12에서, C11 및 C21은 PN 접합 다이오드(J1 및 J2)들의 하부면들의 접합 커패시턴스들을 나타내고, C12 및 C22는 PN 접합 다이오드(J1 및 J2)들의 측면들의 접합 커패시턴스들을 나타낸다. 또한, R1 및 R2는 PN 접합 다이오드(J1 및 J2)들의 바로 아래에 채널 형성 불순물 영역(101a)의 저항이고, V는 프로브들을 통해 인가된 전압이다.
측정시에, 대부분의 전압(V)이 음극 측에서 PN 접합 다이오드(J2) 상에 인가되고, PN 접합 다이오드(J2)의 캐리어 공핍 영역(D2)이 확산된다. 전압(V)이 채널의 핀치-오프 전압(Vpo)보다 낮을 때(도 11의 A 지점), 도 12a에 도시된 등가 회로가 얻어진다. 커패시턴스-전압 미터의 검출된 커패시턴스(C)는 다음의 수학식 1로 표시된다.
≒ C11//C22
여기에서, //는 2개의 커패시터스(Cx 및 Cy)들이 직렬로 접속되었다는 것을 나타내는 동작 코드이며, Cx//Cy = Cx·Cy/(Cx + Cy)로 표시된다. 상기 기술된 바와 같이, C11 및 C21은 예를 들어 약 10㎊의 대 커패시턴스들이고, 따라서 상기 근사 수학식 1이 유효하다. 또한, 검출된 커패시턴스(C)는 접합 커패시턴스(C11 및 C21)들과 실질적으로 동일한 오더의 값이 된다.
인가된 전압(V)이 채널의 핀치-오프 전압(Vpo)을 초과할 때(도 11의 B 지점), 도 12b에 도시된 등가 회로가 얻어지고, 채널이 음극 측의 접합 커패시턴스(J2) 하에서 핀치 오프된다. 채널이 핀치 오프될 때, 채널 형성 불순물 영역(101a)의 음극 측에서의 저항(R2)이 개방되고, 등가 회로 내에서 매우 작은 기판 커패시턴스(Csub)에 의해 대체된다. 이 때에 커패시턴스-전압 미터의 검출된 커패시턴스(C)는 다음의 수학식 2로 도시된다.
≒ C11//(Csub + C22)
≒ Csub + C22
여기에서, Csub는 C21보다 훨씬 작다(즉, 예를 들어 약 300 fF이다). 또한, C22는 접합 영역들의 차이로 인해 일부 오더들에 의해 C21보다 더 작다. 이러한 이유로, 접합 커패시턴스(C21) 및 기판 커패시턴스(Csub)의 직렬 커패시턴스(C21//Csub)는 극히 작은 기판 커패시턴스(Csub)에 의해 억제되고 Csub에 근사한 값이 되며, 이와 유사하게 C11//(Csub + C22)은 더 작은 (Csub + C22)에 근사한 값이 된다. 근사 수학식 2는 이것을 방정식으로 나타내고 있다.
2개의 근사 수학식 1 및 2의 비교함으로써 명백히 알 수 있는 바와 같이, 커패시턴스-전압 미터의 검출된 커패시턴스(C)는 핀치-오프 전후에 급격히 변화된다. 따라서, 도 11의 커패시턴스 값의 급격한 변화는 채널의 핀치-오프에 의해 초래된다. 커패시턴스의 이러한 변화를 이해함으로써, 핀치-오프 전압(Vp)의 모니터 값(Vpo)을 얻는 것이 가능해 진다. 이러한 측정 원리는 MESFET의 게이트 임계값 전압(Vth)의 조절 방법으로 종종 사용되는 수은 프로브들을 이용하는 커패시턴스-전압 특성의 측정에서의 측정 원리와 동일하다.
그러나, 상기 방법에 의해 측정된 핀치-오프 전압(Vpo)은 동일한 기판 상에 형성된 접합 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)와 일치하지는 않는다. 또한, 예측할 수 없는 변동이 2개의 차이(이하에선 △Vth로 언급됨)에서 종종 관찰된다.
△Vth가 일정하지 않으면, 접합 전계 효과 트랜지스터 내에서 소정의 게이트 임계값 전압(Vth)을 얻기 위해 도 10의 측정 패턴의 커패시턴스-전압 특성을 측정함으로써 얻어지는 핀치-오프 전압(Vpo)을 타겟에 얼마나 멀리 설정할 지를 결정할 수 없다. 즉, 관련 기술의 핀치-오프 전압의 측정 방법에서는, △Vth가 특정 값으로 되도록 고려하여 핀치-오프 전압(Vp)이 조절되더라도, 실제로 형성된 접합 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)이 때때로 예상된 값으로부터 벗어나고, 고 정밀도 조절이 어렵다는 문제점이 있다.
이러한 문제점을 해결하기 위해, 접합 전계 효과 트랜지스터의 미세한 게이트들로부터 도출된 게이트 패드들에 프로브들을 배치시키고 게이트 임계값 전압(Vth)을 직접 측정하는 방법이 고려될 수 있다. 그러나, 접합 전계 효과 트랜지스터의 게이트 커패시턴스가 예를 들어 단지 약 수 fF이므로, 그것을 직접 정확하게 측정하는 것이 어렵다.
또한, 측정된 커패시턴스를 증가시키기 위해 게이트 폭(Wg) 및 게이트 핑거들의 수를 증가 시키는 방법이 제공되지만, 이러한 방법에서는 핀치-오프에서의 커패시턴스의 감소량이 감소된 상태로 끝나고 커패시턴스 내에 나타나는 급격한 변화는 나타나지 않으므로, 핀치-오프 지점을 고정밀도로 검출하는 것이 어려워진다. 이것은 게이트 불순물 영역(102)의 측면에 대한 하부면의 접합 커패시턴스들의 비(접합 영역들의 비)가 게이트 길이(Lg)가 더욱 좁아짐으로 인해 더 작아지기 때문이다. 커패시턴스들의 이러한 비는 게이트 폭(Wg)이 상당히 증가되는 경우에도 변하지 않는다. 물론, 게이트의 길이(Lg)가 더 짧아짐에 따라, 이러한 커패시턴스의 변화가 동적 범위로 뚜렷이 감소되는 경향이 있다. 따라서, 측정된 커패시턴스를 증가시키는 방법은 게이트들이 점점 더 증가 추세로 소형화 되는 접합 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)의 측정 방법으로서 채택될 수 없다.
이렇게 하여, 관련 기술의 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)의 조절 방법은 정확성면에서 충분하지 않았다. 특히, PN 접합 게이트들을 갖는 접합 전계 효과 트랜지스터 또는 쇼트키 접합 게이트들 또는 다른 기기들을 갖는 MESFET에 있어서, 게이트 임계값 전압(Vth)이 얼마나 정확하게 조절되는 가는 중요하다. 또한, 게이트 임계값 전압(Vth) 내에서 변동을 일으키는 요인들의 수가 게이트들의 증가 추세의 소형화에 따라 그 공정에서 증가되고 있다. 따라서, 게이트 임계값 전압(Vth) 조절 방법에 높은 정밀도가 요구된다.
본 발명은 이러한 상황들을 고려하여 제조되었다. 본 발명의 목적은 미세한 게이트들을 갖는 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)을 고정밀도로 조절하기 위해 동일한 게이트의 치수를 갖는 전계 효과 트랜지스터의 게이트의 핀치-오프 전압을 직접 측정할 수 있는 측정 회로 및 측정 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 이러한 측정 트랜지스터를 사용하여 핀치-오프 전압을 측정하는 방법 및 이러한 측정 방법을 사용하여 게이트 임계값 전압(Vth)의 조절 성능이 개선된 접합 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
도 1a는 본 발명의 제1 실시예에 따라 접합 전계 효과 트랜지스터의 제조 공정 내의 게이트 확산 단계 후에 핀치-오프 전압의 측정용 패턴을 도시한 평면도.
도 1b 내지 1E는 접합 전계 효과 트랜지스터의 제조 공정의 단면도.
도 2는 커패시턴스-전압 미터의 양측 측 프로브를 도 1의 소스 측정 불순물 영역과 접촉되게 하고 음극 측 프로브를 드레인 측정 불순물 영역에 접촉되게 함으로써 커패시턴스-전압 특성을 측정할 때 얻어진 커패시턴스-전압 곡선을 도시한 도면.
도 3a 및 도 3b는 측정 트랜지스터의 단면도 상에 중첩된 커패시턴스-전압 특성의 측정시에 등가 회로를 도시한 도면으로서, 도 3a는 도 2의 지점(A)의 경우를 도시하고 도 3b는 지점(B)의 경우를 도시한 도면.
도 4는 제1 실시예의 변형예를 도시하는 측정 트랜지스터의 평면도.
도 5는 제1 실시예의 또 다른 변형예를 도시하는 측정시의 사시도.
도 6은 커패시턴스-전압 미터에 접속 구성과 함께 본 발명의 제2 실시예에 따라 MESFET용 측정 트랜지스터의 개략적인 구조를 도시한 단면도.
도 7은 커패시턴스-전압 미터에서 접속 구성과 함께 본 발명의 제3 실시예에 따라 MISFET용 측정 트랜지스터의 개략적인 구조를 도시한 단면도.
도 8a는 본 발명의 제4 실시예에 따라 핀치-오프 전압의 측정을 위한 회로 구성을 도시한 회로도.
도 8b는 도8A의 측정 회로에 전계 효과 트랜지스터를 접속하는 경우에 있어서의 등가 회로도.
도 9는 제4 실시예의 한 변형예를 도시하는 측정 회로에 전계 효과 트랜지스터를 접속하는 경우에 있어서의 등가 회로도.
도 10a는 접합 전계 효과 트랜지스터와 비교하여 관련 기술의 핀치-오프 전압의 측정을 위한 패턴의 평면도.
도 10b 내지 도 10e는 접합 전계 효과 트랜지스터와 비교하여 측정 패턴의 제조 공정의 단면도.
도 11은 도 10의 측정 패턴을 사용하여 커패시턴스-전압 특성들의 측정에 의해 얻어진 커패시턴스-전압 곡선을 도시한 도면.
도 12는 측정 트랜지스터의 단면도 상에 중첩된 관련 기술의 커패시턴스-전압 특성의 측정의 경우에 있어서 등가 회로를 도시한 도면으로서, 도 12a는 도11의 지점(A)의 경우를 도시하고 도 12b는 지점(B)의 경우를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반 절연 GaAs 기판
2 : 접합 전계 효과 트랜지스터
3 : p형 게이트 불순물 영역
4 : 음극측 불순물 영역
5 : 양극측 소스 측정 불순물 영역
6 : 확산 마스크
7 : 음 전극
8 : 게이트 전극
10 : 층간 유전 막
관련 기술의 문제점을 해결하고 상기 목적들을 달성하기 위해, 본 발명의 발명자들은 상기 △Vth의 생성 및 변동 하에서의 요인들을 조사해 왔다. 그 결과로, 발명자들은 △Vth의 생성이 접합 전계 효과 트랜지스터의 게이트 접합 트랜지스터들과 측정 패턴의 드레인 측 접합 커패시턴스(J2) 사이의 치수 차이에 주로 관련되고, 게이트 불순물 영역 즉, 아연에 주입된 불순물의 확산 깊이가 패턴 치수들에 의해 영향을 받고 있다는 사실로 인해 야기된다고 결론지었다. 즉, 예를 들어 확산 소스로서 유기체 금속 DEZ (Zn(C2H5)2)을 이용하고 확산 마스크로서 실리콘 질화물 막을 이용하는 증기상 확산에서, 실리콘 질화물 막으로 인한 기판 응력이 GaAs 기판 내의 아연의 확산 계수를 증가시키므로, 게이트 패턴이 더 미세해질수록 확산 깊이는 더욱 깊어지고 동일 확산 시간에 대한 게이트 임계값 전압(Vth)이 높아진다. 또한, 본 발명자들은 이러한 응력으로 인한 확산 계수의 변동이 △Vth의 변동의 주 원인이라는 것을 확인하였다.
관련 기술의 측정 방법에 의해 △Vth의 변동을 억제하고 접합 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)의 조절 성능을 향상시키기 위한 한 측정 방법은 기판 응력을 조절하는 것임을 상기로부터 알 수 있었다. 그러나, 기판 응력은 실리콘 질화물 막의 두께 및 특성, 게이트 길이 등에 따라 변화된다. 따라서, 요구된 정밀도를 가지고 이것을 조절하는 것이 쉽지 않다.
따라서, 본 발명자들은 관련 기술에서와 같이 커패시턴스의 큰 변화에 의한 동일 치수들의 게이트 불순물 영역으로 인한 채널의 핀치-오프 전압을 검출하기 위한 방법에 대해 다양하게 연구하였다. 이러한 것은 접합 전계 효과 트랜지스트의 게이트 불순물 영역이 기판 응력에 의해 영향을 받는다는 점이 고려될 수 있기 때문이며, 따라서, 이것과 동일한 치수를 갖는 불순물 영역으로 인한 채널의 핀치-오프 전압이 접합 전계 효과 트랜지스터의 게이트 임계값 전압(Vth)와 더 높은 상호 관련성을 갖는다.
그러한 연구들의 결과, 본 발명자들은 미세 게이트 접합 전계 효과 트랜지스터에 있어서 게이트 및 소스 사이의 커패시턴스-전압 특성이 게이트 및 드레인 사이의 트랜지스터 커패시턴스보다 충분히 더 큰 게이트 및 드레인 사이의 외부 커패시턴스에 접속한 후에 측정될 수 있다는 결론에 도달하였다.
본 발명의 제1 특징에 의하면, 측정 수단, 측정 커패시터 및 접속 회로를 포함하는, 전계 효과 트랜지스터의 핀치-오프 전압을 측정하기 위한 핀치-오프 전압 측정 회로가 제공된다. 상기 측정 수단은 전계 효과 트랜지스터에 전압을 인가하여 접속 회로를 통해 상기 인가된 전압에 대한 임피던스 변화를 검출하여 전계 효과 트랜지스터의 핀치-오프 전압을 측정한다. 상기 접속 회로는 상기 측정 수단이 접속되는 제1 검출 단자 및 제2 검출 단자, 상기 전계 효과 트랜지스터의 소스 또는 드레인 중 하나가 접속되는 제1 소자 접속 단자, 상기 전계 효과 트랜지스터의 소스 또는 드레인 중 다른 하나가 접속되는 제2 소자 접속 단자, 및 게이트가 접속되는 제3 소자 접속 단자를 포함하고, 여기서 상기 측정 커패시터가 접속되는 하나의 검출 단자와 제3 소자 접속 단자가 단락되고, 상기 측정 커패시터는 상기 제1 검출 단자와 상기 제1 소자 접속 단자 사이 및/또는 상기 제2 검출 단자와 상기 제2 소자 접속 단자 사이에서 접속되고, 상기 전계 효과 트랜지스터 내의 소스 또는 드레인과 게이트 사이의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 다.
본 발명의 제2 특성에 의하면, 전계 효과 트랜지스터와 동일한 반도체 기판 상에 형성되어, 전계 효과 트랜지스터의 핀치-오프 전압을 모니터링하는 측정 트랜지스터는, 전계 효과 트랜지스트의 채널이 형성되는 불순물 영역과 실질적으로 동일한 깊이를 갖고 반도체 기판 내의 표면에 형성된 채널 형성 불순물 영역, 소정의 간격으로 채널 형성 불순물 영역의 표면 상에 형성된 소스부와 드레인부, 및 채널 방향에서 전계 효과 트랜지스터와 동일한 구조의 단면을 가지며, 소스부와 드레인부 사이에서 채널 형성 불순물 영역과 접촉하는 게이트부를 구비하고, 전계 효과 트랜지스터 내의 소스 또는 드레인과 게이트 사이의 전계 효과 트랜지스터의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 커패시터가 소스부 및 드레인부의 적어도 한 측면에 형성되고, 커패시터의 상부 전극 층은 도전층을 통해 게이트부에 접속되도록 구성되어 있다.
소스부 및 드레인부는 전계 효과 트랜지스터가 PN 접합 게이트 타입(JFET)일 때는 게이트 불순물 영역과 동일한 도전형의 측정 불순물 영역들이고, 또는 전계 효과 트랜지스터가 절연 게이트 타입(MOSFET 등)일 때는 게이트 불순물 영역과 동일한 역도전형의 소스 불순물 영역 및 드레인 불순물 영역이다. 쇼트키 게이트 타입일 경우에[MESFET, 고 전자 이동 트랜지스터(HEMT) 등], 소스부 및 드레인부는 쇼트키 접합 타입 소스 전극 및 드레인 전극에 대응된다.
본 발명의 제3 특성에 의하면, 전계 효과 트랜지스터의 핀치-오프 전압의 측정 방법은, 핀치-오프 전압이 구해지는 전계 효과 트랜지스터의 소스부 및 드레인부 중 적어도 하나에 제1 전극 측으로부터 전계 효과 트랜지스터 내의 소스 또는 드레인과 게이트 사이의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 커패시터를 접속시키는 단계, 접속 상태에서, 커패시터의 제2 전극과 게이트 사이에 소스 및 드레인의 나머지 다른 하나와 소스 및 드레인의 나머지 다른 하나에 접속된 또 다른 커패시터의 제2 전극 사이에 전압을 인가하는 단계, 전압을 점차적으로 변경하여 전압이 인가되는 단자들 사이의 임피던스의 변화를 검출하는 단계, 및 검출 결과에 기초하여 전계 효과 트랜지스터의 핀치-오프 전압을 찾아내는 단계를 포함한다.
상기 측정 방법에서, 소스 또는 드레인 중 하나와 게이트 사이의 단락 회로가 내측으로 이루어지고 트랜지스터 커패시턴스보다 충분히 더 큰 커패시턴스가 내재된 내재형(built-in) 커패시턴스 타입 측정 트랜지스터를 이용하는 것이 또한 가능하다.
본 발명의 제4 특징에 의하면, 전계 효과 트랜지스터의 제조 방법은, 전계 효과 트랜지스터의 핀치-오프 전압을 측정하기 위해 내재형 커패시턴스 타입 측정 트랜지스터를 이용하는 단계와, 그 측정 결과가 소정의 핀치-오프 전압을 나타내지 않을 때에 소정의 핀치-오프 전압이 얻어질 때까지 게이트 불순물 영역의 불순물 농도 및 깊이를 반복적으로 조절하는 단계와, 핀치-오프 전압을 측정하는 단계를 포함한다.
본 발명에 의한 핀치-오프 전압의 측정 회로, 측정 트랜지스터, 핀치-오프 전압 측정 방법 및 전계 효과 트랜지스터의 제조 방법에 있어서, 소정의 핀치-오프 전압값이 요구되는 전계 효과 트랜지스터 또는 기판 표면 영역을 포함하는 게이트부와 채널 방향으로 동일한 구조를 갖는 측정 트랜지스터는 게이트로 단락된 상태에서 내측으로 접속되거나 또는 내재된 트랜지스터 커패시턴스보다 충분히 높은 커패시턴스를 갖는다. 이러한 이유로, 채널은 측정된 커패시턴스를 높게 유지하면서 소스 측 또는 드레인 측 상의 불순물 영역(또는 쇼트키 전극의 캐리어 공핍 영역)보다 미리 게이트 불순물 영역에서 핀치 오프될 수 있다. 따라서, 그 결과로 얻어진 핀치-오프 전압은 게이트 불순물 영역 상에 인가된 기판 응력 등을 잘 고려한 것이고, 전계 효과 트랜지스터의 게이트 임계값 전압과의 상호 관련성이 높아지게 된다.
본 발명의 상기 및 기타 목적과 특징들은 다음의 첨부된 도면을 참조하여 설명된 바람직한 실시예들로부터 더욱 명백해질 것이다.
본 발명은 전계 효과 트랜지스터(FET)의 구조적 특성들을 이용하고, 따라서 본 발명의 효과는 전계 효과 트랜지스터의 어느 특정한 타입으로 한정되지는 않는다. 예를 들면, 전계 효과 트랜지스터의 부품들을 구성하는 재료, 불순물 소자, 게이트 구조(PN 접합 게이트, 쇼트키 접합 게이트, 절연 게이트 등), 미세 부분들의 치수 및 형상 등에 대해 제한되지 않는다. 또한, 전계 효과 트랜지스터는 어떠한 상태(웨이퍼 제조 공정 내의 반 완성된 제품의 상태 또는 완성된 제품의 상태 및 집적 회로 내의 내장된 또는 한 소자 장치)에서도 측정될 수 있다.
제1 실시예
제1 실시예는 본 발명에 의한 측정 트랜지스터 및 GaAs 기판 상에 형성된 접합 게이트 타입 트랜지스터의 경우에 전계 효과 트랜지스터의 핀치-오프 전압의 측정 방법을 설명한다. 또한, 본 발명에 의한 접합 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
도 1a는 본 발명의 제1 실시예에 따라 접합 전계 효과 트랜지스터의 제조 공정에서 게이트 확산 단계 후의 핀치-오프 전압의 측정용 패턴을 도시한 평면도이다. 또한, 도 1b 내지 도 1e는 이러한 접합 전계 효과 트랜지스터의 제조 공정의 단면도이다. 각 도면의 우측면은 시험 소자 그룹(TEG) 내의 핀치-오프 전압의 측정을 위한 트랜지스터를 도시하고, 좌측면은 접합 전계 효과 트랜지스터를 도시한다.
도면들에서, 참조 부호 1은 반절연 GaAs 기판을 표시하고, 참조 부호 2 및 2a는 동시에 형성된 접합 전계 효과 트랜지스터 및 측정 트랜지스터의 n형 채널 형성 불순물 영역들을 표시한다.
평면도에 도시된 바와 같이, 게이트 길이(Lg) 및 게이트 폭(Wg)을 갖는 p형 게이트 불순물 영역(3)은 폭 방향으로 접합 전계 효과 트랜지스터의 채널 형성 불순물 영역(2)의 중심부의 근처에 형성된다. 이와는 반대로, 측정 트랜지스터 측상에는, 게이트 및 드레인 단락형 음극 측 불순물 영역(4) 및 소스 측 상에 위치된 양극 측 소스 측정 불순물 영역(5)이 형성된다. 음극 측 불순물 영역(4)은 폭 방향으로 채널 형성 불순물 영역(2a)의 중심부 근처에 위치한 게이트 불순물 영역(4a)(본 발명의 게이트부에 대응됨)과, 그 한 측면에 대해 이격된 드레인 측정 불순물 영역(4b)과, 폭 방향으로 게이트의 중심부 근처에서 접속시키는 접속 불순물 영역(4c)으로 구성된다.
측정 트랜지스터 내에 제공된 이러한 음극 측 불순물 영역(4) 및 소스 측정 불순물 영역(5)의 각각은 p형 도전형이고, 접합 전계 효과 트랜지스터의 게이트 불순물 영역(3)과 함께 동시에 형성된다. 따라서, PN 접합 다이오드는 p형 불순물 영역(4 또는 5)과 n형 채널 형성 불순물 영역(2a) 사이에 형성된다.
이들 중 2개의 측정 불순물 영역(4b 및 5)에서, 패턴의 한측은 예를 들어 100 에서 150 ㎛로 구성되어, 프로브들에 접촉될 수 있고 충분히 큰 접합 커패시턴스들이 얻어질 수 있다.
또한, 게이트 불순물 영역(4a)은 접합 전계 효과 트랜지스터 측 상의 게이트 불순물 영역(3)과 동일한 게이트 길이(Lg)를 가진다. 이러한 신장된 형상은 기판 응력에 민감하므로, 2개의 게이트 불순물(3 및 4a)들은 일반적으로 큰 PN 접합 영역들을 갖는 측정 불순물 영역(4b 및 5)보다 깊은 위치들로 형성된다. 접속 불순물 영역(4c)의 폭은 예를 들어 대략 게이트 길이(Lg)로 만들어진다.
도 1d에 도시된 바와 같이, GaAs 기판(1) 상에는 실리콘 질화물 막 등으로 구성된 확산 마스크(6)가 형성되고 p형 불순물 영역(3 내지 5)들 상에서 개방된다. 또한, 이러한 확산 마스크(6)는 접합 전계 효과 트랜지스터의 게이트 불순물 영역(3)에 대해 게이트 길이의 방향으로 이격된 2개의 개구부를 구비한다. 옴 전극(7)(본 발명의 소스부 및 드레인부에 대웅됨)은 각각 매립된다. 이들 옴 전극(7)들은 GaAs 기판(1)과 함께 AuGe/Ni의 적층된 금속을 합금함으로써 형성된다. Ti/Pt/Au의 적층된 금속으로 구성된 게이트 전극(8)은 옴 전극(7)들의 사이의 간격 내에서 게이트 불순물 영역(3) 상의 확산 마스크(6)의 개구부 내에 매립된다. 또한, 도 1e에 도시된 바와 같이, 제1 상호 접속 층(9), 층간 유전 막(10) 및 제2 상호 접속 층(11)은 옴 전극(7)들 상에 그 오더로서 형성된다.
접합 전계 효과 트랜지스터와 비교할 때, 측정 트랜지스터의 그러한 구성에서, 상부 전극 층들로서 큰 표면적 측정 불순물 영역(4b 또는 5)을 갖고 하부 전극 층들로서 채널 형성 불순물 영역(2a)을 갖는 큰 커패시턴스들은 소스 및 드레인의 채널 단부에 직렬로 접속된다. 또한, 게이트 및 드레인이 기판 내측에서 단락되므로, 측정 트랜지스터는 용량성 다이오드로 작용한다.
본 발명에 의한 측정 트랜지스터는 그러한 큰 커패시턴스들이 형성되고 단락 회로가 게이트 및 드레인 사이에서 내측으로 실현되므로, 커패시턴스-전압 미터 등으로부터의 프로브들을 상기 2개의 측정 불순물 영역(4b 및 5)과 단지 접촉되게 함으로써 핀치-오프 전압의 측정을 준비할 수 있다. 따라서, 측정이 용이해진다.
다음으로, 도 1b 내지 도 1e를 참조하여 상기 접합 전계 효과 트랜지스터의 제조 방법에 대해 설명된다.
우선, 도 1b에 도시된 바와 같이, n형 채널 형성 불순물 영역(2 및 2a)들이 반 절연 GaAs 기판(1) 내의 표면 측상에 형성된다. 이러한 채널 형성 불순물 영역(2 및 2a)들은 예를 들어 이온 주입 방법, 에피택셜 성장 방법 또는 이를 조합한 방법에 의해 형성된다. 주입된 불순물은 예를 들어 실리콘(Si)과 같은 n형 불순물이지만, 필요에 따라서는 채널 형성 불순물 영역(2, 2a)에서 적절한 영역으로 p형 매립 영역을 형성하는 것도 가능하다. 이온 주입 및 에피택셜 성장 방법에 대한 조건들과 같이, 어떠한 조건들도 본 공정의 접합 전계 효과 트랜지스터의 특성들의 관점으로부터 그리고 그에 대한 여지로서 선택되어질 수 있다.
도 1c에 도시된 바와 같이, 접합 전계 효과 트랜지스터의 게이트 불순물 영역(3) 및 소스 측정 불순물 영역(5)과 핀치-오프 전압 측정 트랜지스터의 음극 측 불순물 영역(4)이 동시에 형성된다.
특히, 먼저 이들 불순물 영역들의 형성을 위한 확산 마스크(6)가 형성된다. 이들 확산 마스크(6)의 형성에서, 예들 들면 실리콘 질화물 막이 화학적 증기 석출(CVD) 공정에 의해 전체 표면 상에 증착된다. 실리콘 질화물 막의 두께로서, 불순물 영역(2, 4 및 5)들에 주입된 불순물이 상기 막을 통과하지 않고 기판(1)에 도달되도록 적절한 두께가 선택되어진다. 이러한 실리콘 질화물 막에는 불순물을 주입하기 위해 채널 형성 영역(2 또는 2a) 상에 일부 개방된 개구부가 형성된다. 그러한 개구부들은 사진 석판술, 카본 테트라플루오라이드를 함유한 반응 가스를 이용하는 반응 이온 에칭(RIE)과 같은 건식 에칭 방법, 플루오르 산을 기본적으로 함유한 에칭 용액을 이용하는 습식 에칭 방법, 또는 이들을 조합한 방법에 의해 형성된다. 이러한 방법으로 형성된 확산 마스크(6) 상으로부터, p형 불순물[예를 들어, 아연(Zn)]이 게이트 불순물 영역(3), 음극 측 불순물 영역(4) 및 소스 측정 불순물 영역(5)을 동시에 형성하기 위하여 기판으로 확산된다. 그 확산 방법으로서, 예를 들어 확산원으로서 Zn(C2H5)2를 사용하는 증기상 확산 방법이 이용된다.
이러한 제1 확산 후에, 측정 트랜지스터는 접합 전계 효과 트랜지스터 내의 소정의 게이트 임계값 전압(Vth)을 얻기 위하여 접합 전계 효과 트랜지스터의 게이트 불순물 영역(3)의 깊이 및 농도를 조절하도록 이용된다. 즉, 다음에 설명되는 측정 방법을 사용함으로써, 프로브들은 핀치-오프 전압(Vpo)을 측정하기 위해 측정 트랜지스터의 2개의 측정 불순물 영역(4b 및 5)들 사이에서 접촉되어진다. 소정의 핀치-오프 전압(Vp)에 도달되지 않을 때, 소정의 핀치-오프 전압(Vp)이 얻어질 때까지 게이트 불순물 영역(3) 및 측정 불순물 영역(4 및 5)으로의 부가적인 확산 및 핀치-오프 전압(Vpo)의 측정이 반복된다.
도 1d에 도시된 바와 같이, 먼저 예를 들어 Ti/Pt/Au의 적층된 금속막으로 구성된 게이트 전극(8)이 게이트 불순물 영역(3) 상의 실리콘 질화물 막의 개구부 내로 매립된 방식으로 형성된다. 또한, 옴 전극들의 패턴은 게이트 전극(8)으로부터 이격된 확산 마스크(6)의 위치에 형성된다. AuGe/Ni의 적층된 금속막은 이러한 개구부에 의해 노출된 기판 표면 상에 형성된다. 이것은 GaAs와 함께 합금되고 옴 전극(7)들을 형성하기 위해 가열된다. 그 다음에, 저항을 낮추기 위해 제1 상호 접속 층(9)이 옴 전극(7)들 상에 형성됨으로써, 접합 전계 효과 트랜지스터의 기본 구조가 완성된다.
이러한 방식으로 형성된 접합 전계 효과 트랜지스터가 내장된 집적 회로를 제조할 때, 도 1e에 도시된 바와 같이, 층간 유전 막(10) 상에 제2 상호 접속 층(11)을 형성함으로써 다층 상호 접속 구조가 형성된다. 이러한 다층 상호 접속 구조는 다른 소자들과 효과적인 접속의 목적에 더하여 인턱터들 및 금속-절연체-금속 커패시터(MIM 커패시터)와 같은 수동 소자들의 형성에 이용된다.
본 실시예의 접합 전계 효과 트랜지스터의 제조 방법은 측정 트랜지스터가 단지 접합 전계 효과 트랜지스터의 통상의 제조 공정을 따름에 의해 동일한 기판 상에 형성되는 이점을 가진다. 접합 전계 효과 트랜지스터의 통상의 제조 공정에서 부가적인 단계 또는 광 마스크가 요구되지 않는다.
다음으로, 측정 트랜지스터를 사용하는 핀치-오프 전압의 측정 방법이 설명될 것이다. 도 2는 커패시턴스-전압 미터의 양측 측 프로브를 도 1의 소스 측정 불순물 영역(5)과 접촉되게 하고 음극 측 프로브를 드레인 측정 불순물 영역(4b)에 접촉되게 함으로써 커패시턴스-전압 특성을 측정할 때 얻어진 커패시턴스-전압 곡선을 도시하고 있다. 도 2에서, 도 11[도 1의 측정 패턴은 게이트 불순물 영역(4a) 및 접속 불순물 영역(4c)을 감함]의 관련 기술의 측정 패턴에 의해 측정된 커패시턴스-전압 곡선이 파단선에 의해 표시되었음을 주목해야 한다.
도 2에서 커패시턴스-전압 미터에 의해 검출된 커패시턴스(C)의 급격한 변화는 채널의 핀치-오프로 인해 발생되는 데, 그 이유는 캐리어 공핍 영역이 인가 전압의 증가와 함께 게이트 불순물 영역(4a)으로부터 확산되기 때문이다. 따라서, 여기에서 소위 게이트 핀치-오프 전압(Vp)을 측정할 수 있다.
게이트 불순물 영역(4a)에 의해 채널의 핀치-오프로 인한 검출된 커패시턴스(C)의 급격한 변화의 발생 원인은 도 3a 및 도 3b의 등가 회로를 이용하여 다음에 설명될 것이다. 도 3a 및 도 3b에서, C1 및 R1은 소스 측정 불순물 영역(5)과 채널의 소스 측 단부 사이에 직렬로 접속된 소스 측정 불순물 영역(5)의 접합 커패시턴스 및 저항이고, C2 및 R2는 드레인 측정 불순물 영역(4b)과 채널의 드레인 단부 사이에 직렬로 접속된 드레인 측정 불순물 영역(4b)의 접합 커패시턴스 및 저항이며, Rch는 채널 저항이다. 또한, Cgs, Cgd 및 Cds는 측정 트랜지스터의 트랜지스터 커패시턴스들이고, Cgs는 소스와 게이트 사이의 커패시턴스를 나타내며, Cgd는 드레인과 게이트 사이의 커패시턴스를 나타내고, Cds는 소스와 드레인 사이의 커패시턴스를 나타낸다.
전압이 소스 측정 불순물 영역(5)과 드레인 측정 불순물 영역(4b) 사이에 인가될 때, 대부분의 전압(V)은 드레인 측정 불순물 영역(4b)에 인가된다. 드레인 측정 불순물 영역(4b)과 동일한 전압이 게이트 불순물 영역(4a)에 인가되는 데, 그 이유는 게이트 불순물 영역이 접속 불순물 영역(4c)을 통해 드레인 측정 불순물 영역(4b)에 접속되기 때문이다.
인가된 전압(V)이 게이트 불순물 영역(4a)의 핀치-오프 전압(Vp)에 도달하지 못할 때, 도 3a에 도시된 바와 같이, 접합 커패시턴스(C1 및 C2)들은 채널 저항(Rch)에 의해 접속되고 접합 커패시턴스(C1 및 C2)들의 직렬 커패시턴스들과 동일한 실질적인 값이 측정된다. 측정시에 검출된 커패시턴스(C)는 다음의 수학식 3으로 표시된다.
≒ C1//C2
여기에서, //는 2개의 커패시턴스(Cx 및 Cy)들이 직렬로 접속된 것을 표시하는 동작 코드이고, Cx//Cy = Cx·Cy/(Cx+Cy)로 표시된다. 상기 기술된 바와 같이, C1 및 C2는 예를 들어 약 10 ㎊의 큰 커패시턴스들이고, Cgs 및 Cgd는 접합 영역이 작기 때문에 작다. 따라서, 상기 근사 수학식 3이 성립된다. 또한, 검출된 커패시턴스(C)는 접합 커패시턴스(C1 및 C2)들과 실질적으로 동일한 오더의 값이 된다.
인가된 접압(V)이 더 증가할 때, 채널은 깊은 확산 깊이를 가진 게이트 불순물 영역(4a) 바로 아래의 드레인 측정 불순물 영역(4b)보다 미리 핀치-오프되고 채널 저항(Rch)의 양측은 개방된다. 그 때, 검출된 커패시턴스(C)는 다음의 수학식에 따라 변화된다.
≒ C1//(Cgs + Cds)
≒ Cgs + CDs
여기에서, Cgs 및 Cgd와 같은 동일한 방법으로, Cds는 무시될 수 있는 큰 공핍 층 폭을 갖는 접합 커패시턴스(C1 및 C2)들 보다 매우 작다. 따라서, 상기 근사 수학식 4가 성립된다.
상기 2개의 근사 수학식 3 및 4를 비교하여 명백해 알 수 있는 바와 같이, 급격한 변화가 커패시턴스내에서 관찰되는 이유는 채널이 게이트 불순물 영역(4a)에 의해 핀치-오프될 때에 채널의 전기적 특성이 저항에서부터 접합 커패시턴스(C1 및 C2)에 직렬로 접속된 작은 커패시턴스로 변하기 때문이며, 이것은 접합 커패시턴스(C1 및 C2)들의 직렬 커패시턴스의 상한이 된다.
이러한 측정 원리에서, 게이트 불순물 영역(4a)으로 인한 채널의 핀치-오프 전압(Vp)이 드레인 측정 불순물 영역(4b)으로 인한 경우로부터 양의 측에서 값을 취하는 것으로 추정된다. 즉, 게이트 불순물 영역(4a)이 기판 응력으로 인해 기판 내에 더 깊이 형성되고, 따라서 채널이 드레인 측정 불순물 영역(4b)보다 더 일찍 핀치-오프되도록 유발한다는 사실을 이용하고 있다. 본 실시예에서, 그런 차이점을 적극적으로 만드는 것이 가능하다. 이와 관련하여 다양한 수정예들이 고려될 수 있다. 예를 들면, 드레인 측정 불순물 영역(4b) 바로 아래의 채널 농도가 게이트 불순물 영역(4a) 바로 아래의 채널 농도보다 더 높게 만들어지면, 2개의 불순물 영역(4a 및 4b)들의 확산 깊이들이 동일한 경우에도, 게이트 불순물 영역(4b)의 핀치-오프 전압(Vp)은 드레인 측정 불순물 영역(4b)로 인해 경우보다 더 양의 값이 된다. 따라서, 상기 측정 원리를 응용 가능하게 하는 상기 효과(차이점)가 얻어진다.
또한, 다양한 수정예들이 접속 불순물 영역(4C)의 접속부를 위해 가능하다.
예를 들면, 도 4에 도시된 바와 같이, 접속 불순물 영역(4C)은 반-절연 GaAs 기판(1)의 끝면에서 확장될 수 있으며 게이트 불순물 영역(4a)의 한 단부(또는 양 단부들)에 접속될 수 있다. 접속 불순물 영역(4C)이 이러한 방법으로 접속될 때, 측정 트랜지스터의 게이트 불순물 영역(4a)이 접합 전계 효과 트랜지스터의 게이트 불순물 영역(3)과 같게 될 수 있으며 따라서, 핀치-오프 전압(Vp)이 더욱 정밀하게 측정될 수 있는 이점이 있다.
이러한 접속 불순물 영역(4C)는 또한 생략될 수 있다. 이러한 경우에, 도 5에 도시된 바와 같이 게이트 불순물 영역(4a)의 한단 상의 반-절연 GaAs 기판(1) 상에 패드 영역(4d)을 제공할 필요가 있고, 이러한 패드 영역(4d)과 접촉된 프로브 및 바깥 드레인 측면 상의 프로브를 접속할 필요가 있다.
이것과는 다르게, 핀치-오프 전압(Vp)이 상기 설명의 커패시턴스-전압 특성을 측정하는 방법에 의해 측정되지만, 측정 방법이 이것으로만 한정되지는 않는다. 또한, 예를 들어 소자들의 임피던스의 전압의 변화를 측정하는 것이 가능하고 채널 저항(Rch)이 채널의 핀치-오프를 검출하기 위해서 개방될 때 공급된 등가 직렬 저항 소자의 피크를 사용하는 것이 가능하다.
본 실시예에 따라, 도 10에 도시된 관련 기술의 핀치-오프 전압의 측정 방법과 비교하여, 게이트의 핀치-오프 전압(Vp)은 제조 단계들의 수를 증가시키지 않거나 또는 검출된 커패시턴스(C)의 감소를 일으키지 않고 직접 측정될 수 있다. 따라서, 게이트 임계값 전압(Vth)의 고 정밀도 조정이 가능해진다.
본 실시예에서 드레인 접합 커패시턴스(C2) 등이 측정 불순물 영역과 채널 형성 불순물 영역 사이의 PN 접합에 의해 형성되나, 하부 전극, 유전막 및 예를 들어 n-타입 고농도 불순 영역 상의 상부 전극을 연속적으로 형성함으로써 구성된 금속-절연기-금속(MIM) 구조에 의해 드레인 접합 커패시턴스(C2) 등을 실현하는 것이 또한 가능하다는 것에 주목해야 한다.
제2 실시예
제2 실시예에서, 본 발명은 쇼트키 타입 전계 효과 트랜지스터(MESFET, HEMT, 등)에 적용된다.
도 6은 커패시턴스-전압 미터의 접속 구성과 함께 본 발명의 실시예에 따라 MESFET의 시험 소자 그룹(TEG)내에 정렬된 핀치-오프 전압의 측정을 위한 트랜지스터의 일반적인 구성의 단면도이다.
본 발명의 핀치-오프 전압의 측정에 관한 기본적인 구성에서, 본 실시예는 소스 접합 커패시턴스(C1) 및 드레인 접합 커패시턴스(C2)를 구현하기 위한 구조의 제1 실시예 내의 게이트 전극 구조와 다르나, 핀치-오프 전압(Vp)의 측정의 원리 내의 제1 실시예 와는 유사하다.
이러한 측정 트랜지스터(20)는 n-형 채널 형성 불순물 영역(2a)이 반-절연 GaAs 기판(1) 상에 형성된다는 점에 있어서 제1 실시예와 유사하다. 실리콘 등은 주입된 n-형 불순물으로서 사용된다.
제1 실시예에서, p-형 게이트 불순물 영역(4a), 소스 측정 불순물 영역(5) 및 드레인 측정 불순물 영역(4b)은 이러한 채널 형성 불순물 영역(2a) 내에서 동시에 형성됐으나, 본 실시예에서, 그것들은 전극들의 쇼트키 접합에 의해 구성된다. 즉, 게이트 불순물 영역(4a)의 배치에서, 게이트 전극(21)은 채널 형성 불순물 영역(2a)상에 형성된다. 또한, 소스 측정 불순물 영역(5) 및 드레인 측정 불순물 영역(4b)의 배치에서, 소스 전극(22) 및 드레인 전극(23)은 채널 방향으로 게이트 전극(21)의 양측들과 멀리 떨어진 방법으로 형성된다. 이들 3개의 쇼트키 접합 타입 전극(21 내지 23)들은 예를 들어 Ai, Ti/Pt/Au, W 등으로 구성된다. 게이트 전극 (21) 및 드레인 전극(23)은 예를 들어 동일한 레벨 또는 외부 라인을 연결하는 금속층으로 구성된 특별히 기술되지 않은 전극간 접속부에 의해 단락된다.
음극으로서 단락된 게이트 및 드레인 측과 양극으로서 소스측을 가지는 전압은 이러한 구성의 측정 트랜지스터(20)에 인가되고, 핀치-오프 전압(Vp)이 제1 실시예의 그것과 유사한 방법에 의해 측정된다.
게이트 전극 등은 이러한 측정시에 MESFET 측에서 형성되지 않고, 채널 형성 영역(2)을 형성한 후의 상태가 지속된다. 따라서, 채널 형성 불순물 영역(2) 내의 불순물의 추가적인 확산 또는 에칭에 의한 농도 및 깊이 등의 조정은 완성된 제품의 게이트 임계값 전압(Vth)을 조정하기 위한 핀치-오프 전압의 측정의 결과를 기초로 수행된다.
관련 기술의 게이트 임계값 전압을 조정하는 방법에 있어서, 일반적인 실행은 시험 소자 그룹(TEG)를 사용하지 않고 수은 프로브들에 의해 커패시턴스-전압 특성을 측정하였다. 따라서, 전계 효과 트랜지스터 측상의 쇼트키 접합 전극(21 내지 23)들을 형성하기 위한 단계들의 수는 본 발명에서 하나에 의해 증가되는 반면, MESFET의 이들과 동일한 면적들을 가지는 게이트 전극(21)을 사용하여 게이트 핀치-오프 전압의 측정은 가능해진다. 따라서, 게이트 임계값 전압의 고정밀도 조정이 가능해진다.
커패시턴스-전압 특성의 측정 대신에 소자들의 임피던스의 전압의 변화를 측정하는 것이 가능하다는 사실외에, 게이트 전극(21)에 의해 채널의 핀치-오프가 드레인 측보다 빠르다는 본 발명의 필수 조건이 얻어진 것과 다를 때, 제1 실시예의 수정의 동일한 방법으로 높은 드레인측 상에 채널 형성 불순물 영역(2a)의 농도를 만드는 것이 가능하다는 것에 주목해야 한다.
제3 실시예
제3 실시예에서, 본 발명은 절연된 게이트 타입 전계 효과 트랜지스터(MISFET)에 적용된다.
도 7은 커패시턴스-전압 미터의 접속 구성과 함께 본 실시예에 따라 MISFET의 시험 소자 그룹(TEG) 내에 배열된 핀치-오프 전압의 측정을 위한 트랜지스터의 일반적인 구성의 단면도이다.
본 실시예는 제2 실시예와 유사한 소스 접합 커패시턴스(C1)와 드레인 접합 커패시턴스(C2)를 구현하기 위한 구조로서 제1 실시예 내의 게이트 전극 구조와는 다르지만, 핀치-오프 전압(Vp)의 측정 원리내의 제1 실시예 와는 유사하다.
이러한 측정 트랜지스터(30)내의 채널 형성 불순물 영역은 비도프된(non-doped) 실리콘 기판상에 p-형 불순물 확산 영역으로서 또한 형성될 수 있으나, 도 7에 도시된 바와 같이, p-형 실리콘 기판이 사용되면, 채널 형성 불순물 영역을 형성하기 위해 특별히 필요하지는 않는다. 이러한 경우에 채널 형성 불순물 영역은 p-타입 실리콘 기판(31) 내의 표면 영역을 의미한다.
본 실시예에서, n-형 소스 불순물 영역(32)과 드레인 불순물 영역(33)은 p-형 실리콘 기판(31)의 표면 상에 서로 떨어져 일정한 간격을 두고 형성된다. n-형 소스 불순물 영역(32)과 드레인 불순물 영역(33)은 제1 실시예의 측정 불순물 영역(4b 및 5)들과 동일한 방법으로 대 커패시터(제1 실시예에서 접합 커패시턴스(C1 및 C2)를 가지는)의 하부 전극층을 구성한다.
p-형 실리콘 기판(31) 상에서, 소스 불순물 영역(32) 상에 열린 유전막(34)이 형성된다. 또한, 유전막(34) 상에, 게이트 전극(35)이 소스 불순물 영역(32)과 드레인 불순물 영역(33)(채널 형성 영역) 사이에서 마주 보는 거리의 위치에 형성된다. 또한, 드레인 전극(36)(대 커패시턴스의 상부 전극층)이 게이트 전극(35)으로부터 떨어진 드레인 불순물 영역(33) 상에 형성된다. 상기 대 커패시터는 이들 드레인 불순물 영역(33), 유전막(34) 및 드레인 전극(36)에 의해 포함된다. 또한, 게이트 전극(35) 및 드레인 전극(36)은 기술되지 않은 전극간 접속부 또는 외부 접속 라인에 의해 단락된다.
그런 구조를 가지는 측정 트랜지스터(30)로, 핀치-오프 전압(Vp)은 제1 실시예와 유사한 방법에 의해 측정된다.
본 실시예의 경우에서, MISFET의 게이트 전극 및 측정 트랜지스터(30)의 전극(35 및 36)들을 동시에 형성할 필요는 없지만, 측정 트랜지스터(30)측 상의 전극들은 미리 형성할 필요가 있다는 것에 주목해야 한다. 이것은 MISFET의 게이트 전극이 있다면, 추가적인 주입에 의해 채널 농도 등의 조정이 어렵기 때문이다.
또한, 많은 회에 걸쳐 핀치-오프 전압의 측정 및 추가적인 주입을 반복적으로 수행할 때, 예를 들어 다결정질 실리콘으로 구성된 전극(35 및 36)들을 형성하기 전에, 다수의 측정 트랜지스터(30)들은 동일한 기판 상에 동시에 형성된다. 전극들의 제1 형성 및 핀치-오프 전압(Vp)을 측정한 후에, 다른 측정 트랜지스터(30) 내에 전극들을 형성할 필요가 있으며 채널 농도의 매번 조정으로 핀치-오프 전압(Vp)을 측정할 필요가 있다. 바람직한 핀치-오프 전압(Vp)이 얻어질 때, MISFET의 게이트 전극이 형성되고, 게이트 임계값 전압(Vth)의 조정이 완료된다.
이러한 경우도 또한, 제2 실시예와 동일한 방법으로, 시험 소자 그룹(TEG) 측상의 게이트 전극(35) 등의 형성을 위한 단계들의 수는 증가되지만, MISFET의 이들과 동일한 면적을 가진 게이트 전극(35)을 사용하여 게이트 핀치-오프 전압의 측정이 가능해진다. 따라서, 게이트 임계값 전압의 고정밀도 조정이 가능해진다. 특히, MISFET의 게이트 길이(Lg)가 매우 짧은 경우라도, 단채널 효과와 같은 2차원의 효과들에 의해 영향을 받지 않고-게이트 전극과 기판 사이의 작업 기능들의 차이점, 게이트 유전막의 두께, 고정된 인터페이스 상태들, 인터페이스 캐리어 트래핑 레벨들 및 깊이의 방향으로 채널 형성 불순물 영역 등의 불순물의 농도 분배 등에 의해 결정된-채널의 핀치-오프 전압(Vp)을 직접적으로 측정하는 것이 가능하다.
본 실시예에서, 커패시턴스-전압 특성 측정의 배치로 소자의 임피던스의 전압 소자의 변화를 측정하는 것이 가능하다는 사실에 더하여, 대 커패시턴스를 가진MIM 타입을 형성하기 위해 드레인 불순물 영역(33)과 유전막(34)사이에 전극층을 넣는 것도 또한 가능하다는 것에 주목해야 한다.
제4 실시예
제4 실시예는 핀치-오프 전압의 측정을 위한 회로에 관한 것이다.
도 8a는 N-채널 타입 전계 효과 트랜지스터의 접속 구성 및 커패시턴스 전압 미터와 함께 이러한 측정 회로의 도면인 반면, 도 8b는 N-채널 타입 전계 효과 트랜지스터가 접속된 곳의 등가 회로도이다.
도 8a에 도시된 바와 같이, 이러한 측정 회로(40)는 커패시턴스-전압 미터의 양극이 접속된 제1 검출 단자(41), 음극이 접속된 제2 검출 단자(42), 전계 효과 트랜지스터(p-채널 타입의 경우에는 드레인)의 소스가 접속된 제1 소자 접속 단자(43), 드레인(p-채널 타입의 경우에는 소스)이 접속된 제2 소자 접속 단자(44), 및 게이트가 접속된 제3 소자 접속 단자(45)를 가진다. 제2 검출 단자(42)와 제2 소자 접속 단자(44) 사이에서(p-채널 타입의 경우에는 제1 검출 단자(41)와 제1 소자 접속 단자(43) 사이에), 이들 중, 소스와 게이트 사이의 커패시턴스(Cgs)와 전계 효과 트랜지스터 내의 드레인과 게이트 사이의 커패시턴스(Cgd)보다 충분히 큰 커패시턴스 값을 갖는 측정 커패시터(Cext1)가 접속된다. 또한, 이러한 측정 커패시터(Cext1)가접속된 제3 소자 접속 단자(45) 및 제2 검출 단자(42)가 단락된다.
이러한 측정 회로(40)에서, 제1 검출 단자(41)와 제1 소자 접속 단자(43)사이의 측정 커패시턴스(Cext1)와 유사한 대 커패시턴스 값을 갖는 다른 측정 커패시턴스(Cext2)를 제공하는 것이 가능하다.
도 9는 이러한 경우의 등가 회로도이다. 도 9의 등가 회로도는 제1 실시예(도 3a)의 등가 회로도에 대응한다. 즉, 측정 커패시터(Cext1)는 드레인 접합 커패시턴스(C2)에 대응하고, 측정 커패시터(Cext2)는 소스 접합 커패시턴스(C1)에 대응한다. 도 9에서, 소스 및 드레인 측 상의 직렬 저항(R1 및 R2)들이 생략되는 것은 주목해야 한다.
이러한 측정 회로(40)에 의해 전계 효과 트랜지스터의 핀치-오프 전압(Vp)의 측정 원리는 제1 실시예의 그것과 유사하다. 제1 실시예에 의해 이들에 유사한 효과들, 예를 들어 게이트의 핀치-오프 전압(Vp)을 직접 측정하는 능력은 이것에 의해 얻어진다.
상기 자세히 설명된 바와 같이, 핀치-오프 전압의 측정을 위한 회로, 측정 트랜지스터 및 본 발명의 측정 방법에 따라서, 찾아진 게이트의 핀치-오프에 대한 전계 효과 트랜지스터 자체와 이러한 전계 효과 트랜지스터의 그것과 동일한 게이트 구조를 실질적으로 갖는 측정 트랜지스터둘 중에서 검출된 커패시턴스 값의 큰 값을 갖는 동안 커패시턴스-전압 특성 등에 의해 단일 절연된 얇은 게이트 내의 핀치-오프 전압을 직접 측정하는 것이 가능해진다.
따라서, 전계 효과 트랜지스터를 제조하는 공정에 본 발명을 적용함으로써, 게이트 임계값 전압의 조절 능력을 향샹시킬 수 있다. 본 발명의 측정 트랜지스터가 이러한 제조 공정에서 사용된다면, 제조의 중간에 제품(웨이퍼)내에 상기 측정 회로를 형성하는 것이 용이하기 때문에, 이것에 측정 수단(커패시턴스-전압 미터 등)을 바로 연결함으로써 게이트의 핀치-오프 전압을 용이하게 측정할 수 있다. 특히, 절연된 게이트 타입 전계 효과 트랜지스터에 대한 측정 트랜지스터를 가지고, 단 채널 효과, 측정이 이미 불가능한 단일 절연된 얇은 게이트들과 같은 2차원 효과들에 영향을 받지 않고 깊이의 방향에서 채널 불순물 농도, 작업 기능들의 차이점 등과 같은 파라미터들에 의해 결정된 게이트의 핀치-오프 전압의 측정이 가능해진다.
이상 설명한 바와 같이, 본 발명에 의한 접합 전계 효과 트랜지스터의 제조 방법은 측정 트랜지스터가 단지 접합 전계 효과 트랜지스터의 통상의 제조 공정을 따름에 의해 동일한 기판 상에 형성되는 이점을 갖는다. 접합 전계 효과 트랜지스터의 통상의 제조 공정에서 부가적인 단계 또는 광 마스크가 요구되지 않는다.
본 발명의 접합 전계 효과 트랜지스터의 제조 공정에 따라, 측정 트랜지스터 와 접합 전계 효과 트랜지스터 내에, 농도, 면적(깊이 포함) 등으로 조절될 게이트 불순물 영역들을 동시에 형성하는 것이 가능하고, 이것으로 인해 채널의 핀치-오프 전압을 직접 측정하는 것이 가능하며, 이러한 측정값을 모니터하는 동안 게이트 불순물의 확산양 등을 조정하는 것이 가능하다. 이것에 의해, 게이트 특질(예를 들어, 기판 응력)의 차이점으로 인해 발생된 인자들에 의해 영향을 받지 않고 게이트 임계값 전압을 조정하는 것이 가능해지며 정밀도도 향상된다. 또한, 본 발명의 제조 공정에서, 측정 트랜지스터에 요구되는 추가적인 제조 단계는 없으며, 측정 수단(커패시턴스-전압 미터 등)을 즉시 접속함으로써 핀치-오프 전압의 측정이 가능해진다. 따라서, 제조 및 측정이 용이하다.
Claims (11)
- 전계 효과 트랜지스터의 핀치-오프(Pinch-off) 전압을 측정하기 위한 핀치-오프 전압 측정 회로에 있어서,측정수단,측정 커패시터, 및접속 회로를 포함하고,상기 측정 수단은 상기 전계 효과 트랜지스터에 전압을 인가하여, 상기 접속 회로를 통해 상기 인가된 전압에 대한 임피던스의 변화를 검출하여, 상기 전계 효과 트랜지스터의 핀치-오프 전압을 측정하고,상기 접속 회로는,상기 측정 수단이 접속되는 제1 검출 단자 및 제2 검출 단자,상기 전계 효과 트랜지스터의 소스 또는 드레인 중 하나가 접속되는 제1 소자 접속 단자,상기 전계 효과 트랜지스터의 소스 또는 드레인 중 다른 하나가 접속되는 제2 소자 접속 단자, 및게이트가 접속되는 제3 소자 접속 단자를 포함하고,상기 측정 커패시터가 접속되는 하나의 검출 단자와 제3 소자 접속 단자가 단락되고,상기 측정 커패시터는 상기 제1 검출 단자와 상기 제1 소자 접속 단자 사이 및/또는 상기 제2 검출 단자와 상기 제2 소자 접속 단자 사이에서 접속되고, 상기 전계 효과 트랜지스터 내의 상기 소스 또는 드레인과 상기 게이트 사이의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 것을 특징으로 하는 핀치-오프 전압 측정 회로.
- 전계 효과 트랜지스터와 동일한 반도체 기판 상에 형성되어, 상기 전계 효과 트랜지스터의 핀치-오프 전압을 모니터링하는 측정 트랜지스터에 있어서,상기 전계 효과 트랜지스트의 채널이 형성되는 불순물 영역과 실질적으로 동일한 깊이를 갖고, 상기 반도체 기판 내의 표면에 형성된 채널 형성 불순물 영역,소정의 간격으로 상기 채널 형성 불순물 영역의 표면 상에 형성된 소스부와 드레인부, 및채널 방향에서 상기 전계 효과 트랜지스터와 동일한 구조의 단면을 가지며, 상기 소스부와 드레인부 사이에서 상기 채널 형성 불순물 영역과 접촉하는 게이트부를구비하고,상기 전계 효과 트랜지스터 내의 상기 소스 또는 드레인과 게이트 사이의 상기 전계 효과 트랜지스터의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 커패시터가 상기 소스부 및 드레인부의 적어도 한 측면에 형성되고,상기 커패시터의 상부 전극층은 도전층을 통해 상기 게이트부에 접속된것을 특징으로 하는 측정 트랜지스터.
- 제2항에 있어서,상기 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터이고,상기 측정 트랜지스터는, 상기 채널 형성 불순물 영역의 도전형과 반대되는 도전형을 갖고 상기 채널 형성 불순물 영역 내의 표면에 형성된 게이트 불순물 영역을 상기 게이트부로서 구비하고,상기 소스부 및 드레인부는, 상기 게이트 불순물 영역과 동일한 도전형을 갖고, 상기 채널 형성 불순물 영역 내의 표면에 형성되고, 상기 채널 형성 불순물 영역과의 접합에 의해 상기 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 커패시터를 형성하는 소스 측정 불순물 영역과 드레인 측정 불순물 영역이고,상기 도전층은 상기 2개의 측정 불순물 영역들 중 하나와 상기 게이트 불순물 영역을 부분적으로 접속시키기 위한 접속 불순물 영역으로 구성되는 것을 특징으로 하는 측정 트랜지스터.
- 제2항에 있어서,상기 전계 효과 트랜지스터는 쇼트키 게이트형 전계 효과 트랜지스터이고,상기 측정 트랜지스터의 상기 소스부 및 드레인부는, 상기 채널 불순물 영역 상에 쇼트키 접합되고(schottky joined), 상기 쇼트키 접합에 의해 상기 채널 형성 불순물 영역에서의 상기 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 커패시터를 형성하는 소스 전극 및 드레인 전극이고,상기 도전층은 상기 소스 전극 및 드레인 전극 중 하나를 상기 게이트부에 부분적으로 접속시키는 전극간 접속부로 구성되는 것을 특징으로 하는 측정 트랜지스터.
- 제2항에 있어서,상기 전계 효과 트랜지스터는 절연 게이트형 전계 효과 트랜지스터이고,상기 측정 트랜지스터의 상기 소스부 및 드레인부 중 하나는, 상기 채널 형성 불순물 영역 내의 표면에 위치하고, 동일한 도전형을 갖고, 상기 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스를 갖는 하부 전극층을 구성하고,상기 커패시턴스의 상부 전극층은 유전막을 통해 상기 불순물 영역 상에 형성되고,상기 도전층은 상기 상부 전극 층과 상기 게이트부를 부분적으로 접속시키는 전극간 접속부로 구성되는 것을 특징으로 하는 측정 트랜지스터.
- 제2항에 있어서,상기 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 상기 커패시터는 유전막, 상부 전극층, 그리고 반절연(semi-insulative) 반도체 기판 상의 하부 전극층이나 반도체 기판 상의 유전막을 연속적으로 형성함으로써 형성되는 것을 특징으로 하는 측정 트랜지스터.
- 전계 효과 트랜지스터의 핀치-오프 전압의 측정 방법에 있어서,핀치-오프 전압이 구해지는 전계 효과 트랜지스터의 소스부 및 드레인부 중 적어도 하나에 제1 전극 측으로부터 전계 효과 트랜지스터 내의 소스 또는 드레인과 게이트 사이의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는 커패시터를 접속시키는 단계,상기 접속 상태에서, 상기 커패시터의 제2 전극과 상기 게이트 사이에 그리고 상기 소스 및 드레인의 나머지 다른 하나와 상기 소스 및 드레인의 상기 나머지 다른 하나에 접속된 또 다른 커패시터의 제2 전극 사이에 전압을 인가하는 단계,전압을 점차적으로 변경하여 전압이 인가되는 단자들 사이의 임피던스의 변화를 검출하는 단계, 및검출 결과에 기초하여 전계 효과 트랜지스터의 핀치-오프 전압을 찾아내는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 핀치-오프 전압의 측정 방법.
- 제7항에 있어서,핀치 오프 전압이 구해질 전계 효과 트랜지스트의 채널이 형성되는 불순물 영역과 실질적으로 동일한 깊이를 갖고, 상기 전계 효과 트랜지스터와 동일한 반도체 기판 내의 표면상에 형성된 채널 형성 불순물 영역,소정의 간격으로 채널 형성 불순물 영역의 표면 상에 형성된 소스부와 드레인부, 및채널 방향에서 상기 전계 효과 트랜지스터와 실질적으로 동일한 구조를 갖고, 상기 소스부와 드레인부 사이에서 상기 채널 형성 불순물 영역과 접촉하고, 상기 소스부와 드레인부의 적어도 한 측면 상에 형성된 상기 커패시터를 구비하고, 도전층을 통해 상기 게이트부에 접속된 상기 한 측면의 상기 커패시터의 상부 전극층을 구비한 게이트부, 및상기 한 측면의 상기 커패시터의 상부 전극층과 상기 소스부와 상기 드레인부의 나머지 한 측면 또는 상기 커패시터와 동일한 커패시터 값을 갖는 상기 나머지 한 측면에 접속된 또 다른 커패시터의 상부 전측층 사이에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 핀치 오프 전압의 측정 방법.
- 제7항에 있어서, 상기 측정 수단은 커패시턴스 변화를 검출하는 것을 특징으로 하는 핀치-오프 전압의 측정 방법
- 반도체 기판 내의 표면 측에 채널이 형성될 제1 도전형의 채널 형성 불순물 영역을 형성하고, 그 다음에 게이트 전극이 형성될 채널 형성 불순물 영역의 일부분 내에 제2 도전형의 게이트 불순물 영역을 형성함으로써, 접합 전계 효과 트랜지스터를 제조하는 방법에 있어서,상기 채널 형성 불순물 영역의 형성과 동시에 반도체 기판의 측정 패턴 형성 영역에 제1 도전형의 채널 형성 불순물 영역을 형성하는 단계,상기 게이트 불순물 영역의 형성시에, 상기 측정용 패턴 형성 영역 내의 상기 채널 형성 불순물 영역에, 적어도 상기 게이트 불순물 영역과 채널 방향에서 실질적으로 동일한 폭을 갖는 게이트 불순물 영역, 상기 접합 전계 효과 트랜지스터 내의 소스 또는 드레인 및 게이트 사이의 트랜지스터 커패시턴스보다 충분히 더 큰 커패시턴스 값을 갖는 커패시터를 제공하고 상기 게이트 불순물 영역의 양쪽 측면으로부터 채널 방향으로 소정 거리로 이격된 표면 영역을 구비한 제2 도전형의 소스 측정 불순물 영역과 드레인 측정 불순물 영역, 및 2개의 측정 불순물 영역들 중 하나와 상기 채널 불순물 영역 내의 상기 게이트 불순물 영역을 단락시키는 제2 도전형의 접속 불순물 영역을 동시에 형성하는 단계,상기 2개의 측정 불순물 영역 사이에 전압을 인가하고, 점차적으로 전압을 변경하면서 측정 불순물 영역들 사이의 임피던스 변화를 검출하고, 상기 검출 결과에 기초하여 상기 접합 전계 효과 트랜지스터의 핀치-오프 전압을 찾아내는 단계, 및찾아낸 결과가 바람직한 핀치-오프 전압을 나타내지 않을 때에 바람직한 핀치-오프 전압이 얻어질 때까지 상기 게이트 불순물 영역의 불순물 농도와 폭의 조절 및 상기 핀치-오프 전압의 측정을 반복하는 단계를 포함하는 것을 특징으로 하는 접합 전계 효과 트랜지스터의 제조 방법.
- 제10항에 있어서,상기 반도체 기판은 III-V족 복합 반도체 재료로 구성되고,상기 게이트 불순물 영역에 도입된 불순물은 아연인 것을 특징으로 하는 접합 전계 효과 트랜지스터의 제조 방법.
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|---|---|---|---|---|
| US6420880B1 (en) * | 1999-09-23 | 2002-07-16 | Koninklijke Philips Electronics N.V. | Method and arrangement for dielectric integrity testing using PLL loop capacitor |
| JP4608717B2 (ja) * | 1999-12-28 | 2011-01-12 | ソニー株式会社 | トランジスタ用ピンチオフ電圧測定回路およびその製造方法と、電界効果トランジスタの製造方法 |
| US6465830B2 (en) * | 2000-06-13 | 2002-10-15 | Texas Instruments Incorporated | RF voltage controlled capacitor on thick-film SOI |
| CN1311536C (zh) * | 2002-08-15 | 2007-04-18 | 联华电子股份有限公司 | 测量金属氧化半导体场效晶体管有效电流通道长度的方法 |
| US6750673B1 (en) * | 2003-04-10 | 2004-06-15 | United Microelectronics Corp. | Method for measuring an effective channel length of a MOSFET |
| CN100403038C (zh) * | 2003-12-30 | 2008-07-16 | 上海贝岭股份有限公司 | 双卢瑟福横向双扩散场效应晶体管导通电阻的测试电路 |
| US7417270B2 (en) * | 2004-06-23 | 2008-08-26 | Texas Instruments Incorporated | Distributed high voltage JFET |
| JP2007115861A (ja) * | 2005-10-20 | 2007-05-10 | Toyota Motor Corp | へテロ接合トランジスタ |
| JP5264597B2 (ja) * | 2008-04-03 | 2013-08-14 | 三菱電機株式会社 | 赤外線検出素子及び赤外線固体撮像装置 |
| JP2015109422A (ja) * | 2013-10-22 | 2015-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法 |
| CN115656765B (zh) * | 2022-12-29 | 2023-04-07 | 佛山市联动科技股份有限公司 | 一种场效应管晶圆的阻抗测试电路 |
| CN116298766B (zh) * | 2023-05-16 | 2023-08-01 | 成都思科瑞微电子股份有限公司 | 一种绝缘栅型场效应管的测试方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01268065A (ja) * | 1988-04-19 | 1989-10-25 | Nec Corp | 縦型電界効果トランジスタ |
| US4962411A (en) * | 1986-03-21 | 1990-10-09 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function |
| JPH03138576A (ja) * | 1989-10-25 | 1991-06-12 | Nippon Mining Co Ltd | 電界効果トランジスタの評価方法 |
| US5338949A (en) * | 1992-04-14 | 1994-08-16 | U.S. Philips Corporation | Semiconductor device having series-connected junction field effect transistors |
| KR100277452B1 (ko) * | 1992-11-03 | 2001-01-15 | 윌리엄 비. 켐플러 | 금속산화물 반도체 전계효과 트랜지스터의 드레인 전류 모니터용 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648170A (en) * | 1969-08-08 | 1972-03-07 | Bell Telephone Labor Inc | Measurement of field effect transistor pinch-off voltage |
| US4638341A (en) * | 1984-09-06 | 1987-01-20 | Honeywell Inc. | Gated transmission line model structure for characterization of field-effect transistors |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962411A (en) * | 1986-03-21 | 1990-10-09 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function |
| JPH01268065A (ja) * | 1988-04-19 | 1989-10-25 | Nec Corp | 縦型電界効果トランジスタ |
| JPH03138576A (ja) * | 1989-10-25 | 1991-06-12 | Nippon Mining Co Ltd | 電界効果トランジスタの評価方法 |
| US5338949A (en) * | 1992-04-14 | 1994-08-16 | U.S. Philips Corporation | Semiconductor device having series-connected junction field effect transistors |
| KR100277452B1 (ko) * | 1992-11-03 | 2001-01-15 | 윌리엄 비. 켐플러 | 금속산화물 반도체 전계효과 트랜지스터의 드레인 전류 모니터용 회로 |
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