JPH07263465A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH07263465A JPH07263465A JP5343494A JP5343494A JPH07263465A JP H07263465 A JPH07263465 A JP H07263465A JP 5343494 A JP5343494 A JP 5343494A JP 5343494 A JP5343494 A JP 5343494A JP H07263465 A JPH07263465 A JP H07263465A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- thickness
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】高周波特性を犠牲にすることなく、ＭＥＳＦＥ
Ｔのゲート耐圧不良による破壊を防止するためのＳＢＤ
自体の寿命を長くし、これにより信頼性を高めた半導体
素子を提供する。 【構成】基板１１上設けられた動作層１３の第１の領域
１９にＭＥＳＦＥＴ３０を形成した半導体素子におい
て、第１の領域１９の厚さＴ2 より厚い厚さＴ3 を有す
る動作層の第２の領域２８にＳＢＤ４０のアノード電極
２１を形成し、このアノード電極２１をＭＥＳＦＥＴ３
０のゲート電極１７に接続する。
Ｔのゲート耐圧不良による破壊を防止するためのＳＢＤ
自体の寿命を長くし、これにより信頼性を高めた半導体
素子を提供する。 【構成】基板１１上設けられた動作層１３の第１の領域
１９にＭＥＳＦＥＴ３０を形成した半導体素子におい
て、第１の領域１９の厚さＴ2 より厚い厚さＴ3 を有す
る動作層の第２の領域２８にＳＢＤ４０のアノード電極
２１を形成し、このアノード電極２１をＭＥＳＦＥＴ３
０のゲート電極１７に接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子に係わり、特
にショットキ障壁型電界効果トランジスタ（以下、ＭＥ
ＳＦＥＴ、と称す）を有する半導体素子に関する。
にショットキ障壁型電界効果トランジスタ（以下、ＭＥ
ＳＦＥＴ、と称す）を有する半導体素子に関する。
【０００２】
【従来の技術】入力段に使用されるＭＥＳＦＥＴを入力
サージ電圧から保護するために保護ダイオードを用いる
技術は、例えば特開昭６３−８１８４５号公報や特開昭
６２−２１３１７５号公報に開示されている。
サージ電圧から保護するために保護ダイオードを用いる
技術は、例えば特開昭６３−８１８４５号公報や特開昭
６２−２１３１７５号公報に開示されている。
【０００３】図５にその一例を示す。ＭＥＳＦＥＴ６１
のゲートＧが入力信号ＶINを供給する入力節点６４に接
続し、ドレインＤが第１の電源電圧ＶDDを供給する第１
の電源節点６５に接続し、ソースＳが第２の電源電圧Ｖ
SSを供給する第２の電源節点６６に接続している。第１
の保護ダイオード６２はカソードが第１の電源節点６５
に接続しアノードが入力節点６４に接続した逆バイアス
状態となっており、第２の保護ダイオード６３はカソー
ドが入力節点６４に接続しアノードが第２の電源節点６
６に接続した逆バイアス状態となっている。したがって
入力節点６４にＶDD＋Ｖf （Ｖf は第１の保護ダイオー
ドの順方向電圧）より高い異常サージ電圧が印加された
際に第１の保護ダイオード６２が順方向状態となってオ
ンし、一方、入力節点６４にＶSS−Ｖf （Ｖf は第２の
保護ダイオードの順方向電圧）より低い（絶対値が高
い）異常サージ電圧が印加された際に第２の保護ダイオ
ード６３がオンし、これによりゲートＧへの異常サージ
電圧の印加を防止してＭＥＳＦＥＴ６１を保護してい
る。
のゲートＧが入力信号ＶINを供給する入力節点６４に接
続し、ドレインＤが第１の電源電圧ＶDDを供給する第１
の電源節点６５に接続し、ソースＳが第２の電源電圧Ｖ
SSを供給する第２の電源節点６６に接続している。第１
の保護ダイオード６２はカソードが第１の電源節点６５
に接続しアノードが入力節点６４に接続した逆バイアス
状態となっており、第２の保護ダイオード６３はカソー
ドが入力節点６４に接続しアノードが第２の電源節点６
６に接続した逆バイアス状態となっている。したがって
入力節点６４にＶDD＋Ｖf （Ｖf は第１の保護ダイオー
ドの順方向電圧）より高い異常サージ電圧が印加された
際に第１の保護ダイオード６２が順方向状態となってオ
ンし、一方、入力節点６４にＶSS−Ｖf （Ｖf は第２の
保護ダイオードの順方向電圧）より低い（絶対値が高
い）異常サージ電圧が印加された際に第２の保護ダイオ
ード６３がオンし、これによりゲートＧへの異常サージ
電圧の印加を防止してＭＥＳＦＥＴ６１を保護してい
る。
【０００４】一方、入力節点に印加される異常サージ電
圧とは別に、高出力増幅器として用いられる出力が５０
０ｍＶ以上の高出力ＭＥＳＦＥＴの場合においては、ゲ
ートとドレイン間の電圧が通常の使用状態の範囲の上限
値付近においてもゲート耐圧が問題となる。
圧とは別に、高出力増幅器として用いられる出力が５０
０ｍＶ以上の高出力ＭＥＳＦＥＴの場合においては、ゲ
ートとドレイン間の電圧が通常の使用状態の範囲の上限
値付近においてもゲート耐圧が問題となる。
【０００５】図４を参照して説明すると、半絶縁性のＧ
ａＡｓ基板５１上にＧａＡｓバッフア層５２を介してｎ
型ＧａＡｓの動作層５３が形成され、ソース電極５５お
よびドレイン電極５６が動作層５３にオーミック接続
し、動作層５３層に形成されたリセス部５４の底面にゲ
ート電極５７がショットキー接続したＭＥＳＦＥＴにお
いて、ゲート電極５７とドレイン電極５６との間の電位
差が、例えば２０Ｖと高くなると、図４の円で囲った領
域６０，つまりドレイン側のゲート電極端に高電界が発
生し、時にはアバランシェ増倍を引き起こした状態にな
る。このような高電界をゲート電極端に印加した状態で
長時間保持すると、しだいに端部の半導体結晶性が損わ
れ、最終的にはゲート耐圧不良等によるＭＥＳＦＥＴの
破壊が生じる。
ａＡｓ基板５１上にＧａＡｓバッフア層５２を介してｎ
型ＧａＡｓの動作層５３が形成され、ソース電極５５お
よびドレイン電極５６が動作層５３にオーミック接続
し、動作層５３層に形成されたリセス部５４の底面にゲ
ート電極５７がショットキー接続したＭＥＳＦＥＴにお
いて、ゲート電極５７とドレイン電極５６との間の電位
差が、例えば２０Ｖと高くなると、図４の円で囲った領
域６０，つまりドレイン側のゲート電極端に高電界が発
生し、時にはアバランシェ増倍を引き起こした状態にな
る。このような高電界をゲート電極端に印加した状態で
長時間保持すると、しだいに端部の半導体結晶性が損わ
れ、最終的にはゲート耐圧不良等によるＭＥＳＦＥＴの
破壊が生じる。
【０００６】この対策として、ゲートとドレイン間にダ
イオードを逆方向接続してそのブレークダウンを利用す
る方法が考えられる。すなわちその使用目的は異なるが
図５の第１の保護ダイオード６２のようなダイオードを
設け、例えばＭＥＳＦＥＴのドレイン−ゲート間が２０
Ｖとなる直前にダイオードをその逆方向特性によりブレ
ークダウンさせる。したがってこのダイオードは一種の
リミッタとしての作用をする。
イオードを逆方向接続してそのブレークダウンを利用す
る方法が考えられる。すなわちその使用目的は異なるが
図５の第１の保護ダイオード６２のようなダイオードを
設け、例えばＭＥＳＦＥＴのドレイン−ゲート間が２０
Ｖとなる直前にダイオードをその逆方向特性によりブレ
ークダウンさせる。したがってこのダイオードは一種の
リミッタとしての作用をする。
【０００７】
【発明が解決しようとする課題】しかしながら上記ダイ
オードを集積度の向上や製造工程の容易性のためにＭＥ
ＳＦＥＴの動作層上にショットキーバリアダイオード
（以下、ＳＢＤ、と称す）を形成すると、ＭＥＳＦＥＴ
のゲート電極と同じようにＳＢＤのアノード電極の端部
で高電界が生じる。この結果、このＳＢＤの劣化寿命も
短くなり、素子全体の寿命の大幅な改善は望めない。
オードを集積度の向上や製造工程の容易性のためにＭＥ
ＳＦＥＴの動作層上にショットキーバリアダイオード
（以下、ＳＢＤ、と称す）を形成すると、ＭＥＳＦＥＴ
のゲート電極と同じようにＳＢＤのアノード電極の端部
で高電界が生じる。この結果、このＳＢＤの劣化寿命も
短くなり、素子全体の寿命の大幅な改善は望めない。
【０００８】一方この高電界を緩和するためにＳＢＤの
アノード電極端部の面積を増やすとＳＢＤの寿命の改善
が図られるが、必然的にアノード電極の全接触面積も、
例えばゲート幅（チャネル長）が１μｍ，ゲート長が５
ｍｍのＭＥＳＦＥＴに対して１０μｍ×５０μｍと増加
するからＳＢＤの寄生容量が、例えば０．６ｐＦと増大
し、高周波特性の犠牲を招いてしまう。
アノード電極端部の面積を増やすとＳＢＤの寿命の改善
が図られるが、必然的にアノード電極の全接触面積も、
例えばゲート幅（チャネル長）が１μｍ，ゲート長が５
ｍｍのＭＥＳＦＥＴに対して１０μｍ×５０μｍと増加
するからＳＢＤの寄生容量が、例えば０．６ｐＦと増大
し、高周波特性の犠牲を招いてしまう。
【０００９】したがって本発明の目的は、高周波特性を
犠牲にすることなく、ＭＥＳＦＥＴのゲート耐圧不良に
よる破壊を防止するためのＳＢＤ自体の寿命を長くし、
これにより信頼性を高めた半導体素子を提供することで
ある。
犠牲にすることなく、ＭＥＳＦＥＴのゲート耐圧不良に
よる破壊を防止するためのＳＢＤ自体の寿命を長くし、
これにより信頼性を高めた半導体素子を提供することで
ある。
【００１０】
【課題を解決するための手段】本発明の特徴は、基板、
例えば半絶縁性ＧａＡｓ基板上設けられた動作層、例え
ばｎ型ＧａＡｓ層の第１の領域にＭＥＳＦＥＴを形成し
た半導体素子において、第１の領域の厚さより厚い動作
層の第２の領域にＳＢＤのアノード電極を形成し、この
アノード電極をＭＥＳＦＥＴのゲート電極に接続した半
導体素子にある。ここで第１の領域の厚さはＭＥＳＦＥ
Ｔのソース電極およびドレイン電極が形成される箇所の
厚さである。そして、ソース電極とドレイン電極との間
の第１領域の箇所にリセス部が形成され、このリセス部
の底面にゲート電極を形成することができる。また、動
作層には第１の領域の厚さと同じ厚さの第３の領域を有
し、第３の領域にＳＢＤのカソード電極を形成すること
が好ましい。あるいは、ＳＢＤのカソード電極は、アノ
ード電極とともに第２の領域に形成することもできる。
そして、動作層の第２の領域の上面は第１の領域の上面
より突出している形状とすることができる。あるいは、
第２の領域の上面と第１の領域の上面とはたがいに平坦
面を形成し、第２の領域の底部が第１の領域の底部より
平坦面から深く形成された形状とすることもできる。
例えば半絶縁性ＧａＡｓ基板上設けられた動作層、例え
ばｎ型ＧａＡｓ層の第１の領域にＭＥＳＦＥＴを形成し
た半導体素子において、第１の領域の厚さより厚い動作
層の第２の領域にＳＢＤのアノード電極を形成し、この
アノード電極をＭＥＳＦＥＴのゲート電極に接続した半
導体素子にある。ここで第１の領域の厚さはＭＥＳＦＥ
Ｔのソース電極およびドレイン電極が形成される箇所の
厚さである。そして、ソース電極とドレイン電極との間
の第１領域の箇所にリセス部が形成され、このリセス部
の底面にゲート電極を形成することができる。また、動
作層には第１の領域の厚さと同じ厚さの第３の領域を有
し、第３の領域にＳＢＤのカソード電極を形成すること
が好ましい。あるいは、ＳＢＤのカソード電極は、アノ
ード電極とともに第２の領域に形成することもできる。
そして、動作層の第２の領域の上面は第１の領域の上面
より突出している形状とすることができる。あるいは、
第２の領域の上面と第１の領域の上面とはたがいに平坦
面を形成し、第２の領域の底部が第１の領域の底部より
平坦面から深く形成された形状とすることもできる。
【００１１】
【実施例】以下、図面を参照して本発明を説明する。
【００１２】図１は本発明の第１の実施例の半導体素子
を製造工程順に示した断面図であり、図２はそのレイア
ウトを示す平面図である。
を製造工程順に示した断面図であり、図２はそのレイア
ウトを示す平面図である。
【００１３】まず図１（Ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１１上に、ＭＢＥ法（分子線エピタキシャル
成長法）により膜厚５００ｎｍのＧａＡｓバッフア層１
２を成長し、引き続いて動作層１３を形成するために、
膜厚５００ｎｍでシリコン濃度が１×１０17ｃｍ-3のｎ
型ＧａＡｓ層１３を成長する。次に、領域２８を除いて
ウェットエッチングを行い膜厚を３００ｎｍとする。次
に、動作層１３以外の領域に酸素イオンを注入して高抵
抗化する。これにより膜厚（Ｔ2 ）が３００ｎｍの第１
の領域１９、膜厚（Ｔ3 ）が５００ｎｍの第２の領域２
８および膜厚（Ｔ2 ）が３００ｎｍの第３の領域２９を
有するＮ型ＧａＡｓの動作層１３が動作に不必要な高抵
抗領域（フィ−ルド領域）２５により囲まれて形成され
る。
ａＡｓ基板１１上に、ＭＢＥ法（分子線エピタキシャル
成長法）により膜厚５００ｎｍのＧａＡｓバッフア層１
２を成長し、引き続いて動作層１３を形成するために、
膜厚５００ｎｍでシリコン濃度が１×１０17ｃｍ-3のｎ
型ＧａＡｓ層１３を成長する。次に、領域２８を除いて
ウェットエッチングを行い膜厚を３００ｎｍとする。次
に、動作層１３以外の領域に酸素イオンを注入して高抵
抗化する。これにより膜厚（Ｔ2 ）が３００ｎｍの第１
の領域１９、膜厚（Ｔ3 ）が５００ｎｍの第２の領域２
８および膜厚（Ｔ2 ）が３００ｎｍの第３の領域２９を
有するＮ型ＧａＡｓの動作層１３が動作に不必要な高抵
抗領域（フィ−ルド領域）２５により囲まれて形成され
る。
【００１４】次に図１（Ｂ）に示すように、第１の領域
１９のゲート領域部近傍をエッチングして、深さ１００
ｎｍのリセス部１４を形成する。したがってリセス部１
４の膜厚（Ｔ1 ）、すなわちリセス部１４の底面（上
面）下の動作層の膜厚（Ｔ1 ）は２００ｎｍとなる。
１９のゲート領域部近傍をエッチングして、深さ１００
ｎｍのリセス部１４を形成する。したがってリセス部１
４の膜厚（Ｔ1 ）、すなわちリセス部１４の底面（上
面）下の動作層の膜厚（Ｔ1 ）は２００ｎｍとなる。
【００１５】次に、蒸着法でアルミニウムを堆積しパタ
ーニングする。これにより、動作層１３の第１の領域１
９におけるリセス部１４の底面（上面）部１７’にショ
ットキー接続するＭＥＳＦＥＴ３０のゲート電極１７、
および動作層１３の第２の領域２８の上面部２１’にシ
ョットキー接続するＳＢＤ４０のアノード電極２１をを
有し、かつゲート電極１７およびアノード電極２１とを
高抵抗領域２５上を延在して接続するアルミパターンを
形成する。そしてこのアルミパターンは入力電圧
（ＶIN）を入力する入力節点もしくは入力端子に結合す
る。
ーニングする。これにより、動作層１３の第１の領域１
９におけるリセス部１４の底面（上面）部１７’にショ
ットキー接続するＭＥＳＦＥＴ３０のゲート電極１７、
および動作層１３の第２の領域２８の上面部２１’にシ
ョットキー接続するＳＢＤ４０のアノード電極２１をを
有し、かつゲート電極１７およびアノード電極２１とを
高抵抗領域２５上を延在して接続するアルミパターンを
形成する。そしてこのアルミパターンは入力電圧
（ＶIN）を入力する入力節点もしくは入力端子に結合す
る。
【００１６】次に、蒸着法でＡｕＧｅ−Ｎｉを堆積しパ
ターニングする。これにより、動作層１３の第１の領域
１９において表面部分１５’にオーミック接続するＭＥ
ＳＦＥＴ３０のソース電極１５のＡｕＧｅ−Ｎｉパター
ンを形成する。そしてこのソース電極１５のパターンは
低電源電圧ＶSS側の節点もしくは端子に結合する。
ターニングする。これにより、動作層１３の第１の領域
１９において表面部分１５’にオーミック接続するＭＥ
ＳＦＥＴ３０のソース電極１５のＡｕＧｅ−Ｎｉパター
ンを形成する。そしてこのソース電極１５のパターンは
低電源電圧ＶSS側の節点もしくは端子に結合する。
【００１７】また上記ＡｕＧｅ−Ｎｉのパターニングに
より、動作層１３の第１の領域１９において表面部分１
６’にオーミック接続するＭＥＳＦＥＴ３０のドレイン
電極１６、および動作層１３の第３の領域２９において
表面部分２２’にオーミック接続するＳＢＤ４０のカソ
ード電極２２を有し、かつドレイン電極１６およびカソ
ード電極２２とを高抵抗領域２５上を延在して接続する
ＡｕＧｅ−Ｎｉパターン形成する。そしてこのカソード
電極２２およびドレイン電極１６のパターンは高電源電
圧ＶDD側の節点もしくは端子に結合する。
より、動作層１３の第１の領域１９において表面部分１
６’にオーミック接続するＭＥＳＦＥＴ３０のドレイン
電極１６、および動作層１３の第３の領域２９において
表面部分２２’にオーミック接続するＳＢＤ４０のカソ
ード電極２２を有し、かつドレイン電極１６およびカソ
ード電極２２とを高抵抗領域２５上を延在して接続する
ＡｕＧｅ−Ｎｉパターン形成する。そしてこのカソード
電極２２およびドレイン電極１６のパターンは高電源電
圧ＶDD側の節点もしくは端子に結合する。
【００１８】またこれらオ−ミック接続する動作層の表
面部分１５’，１６’，２２’には高濃度のｎ+ 表面層
を動作層の一部として形成することもできる。
面部分１５’，１６’，２２’には高濃度のｎ+ 表面層
を動作層の一部として形成することもできる。
【００１９】尚、図１および図２において、アルミパタ
ーンは右下り２本対の実線のハッチングで示し、ＡｕＧ
ｅ−Ｎｉパターンは左下りの実線のハッチングで示して
いる。またこれらの図において各層間絶縁膜は図示を省
略してある。
ーンは右下り２本対の実線のハッチングで示し、ＡｕＧ
ｅ−Ｎｉパターンは左下りの実線のハッチングで示して
いる。またこれらの図において各層間絶縁膜は図示を省
略してある。
【００２０】また、図２のソース−ドレイン電極１５、
１６間にはそれぞれ、図２で縦方向に延在する３箇所の
リセス部１４が形成されており、３本のゲート電極１７
はそれぞれのリセス部に形成されているが、図２ではこ
のリセス部の図示を省略してある。
１６間にはそれぞれ、図２で縦方向に延在する３箇所の
リセス部１４が形成されており、３本のゲート電極１７
はそれぞれのリセス部に形成されているが、図２ではこ
のリセス部の図示を省略してある。
【００２１】この実施例において膜厚（Ｔ2 ）の第１の
領域１９に形成されたリセス部１４の膜厚Ｔ1 はＭＥＳ
ＦＥＴ３０の特性、特にドレイン飽和電流を設計するた
めに重要な要因である。したがって動作層１３の厚いＴ
3 の状態からエッチングによりリセス部１４の膜厚Ｔ1
を制御性よく得ることは困難である。したがって本実施
例のように、ソース、ドレイン電極１５、１６を形成す
るための膜厚Ｔ2 の第１の領域１９をエッチングで形成
した後、実際に出来た膜厚Ｔ2 を実測しこれを基にして
リセス部形成のエッチング条件を定める必要がある。す
なわち、例えば第１の領域１９の膜厚Ｔ2 が設計値では
３００ｎｍであるが実測値が２９０ｎｍであった場合
は、その表面から９０ｎｍの深さだけエッチング除去し
てリセス部１４の膜厚Ｔ1 を設計値どうりに２００ｎｍ
になるように制御する。
領域１９に形成されたリセス部１４の膜厚Ｔ1 はＭＥＳ
ＦＥＴ３０の特性、特にドレイン飽和電流を設計するた
めに重要な要因である。したがって動作層１３の厚いＴ
3 の状態からエッチングによりリセス部１４の膜厚Ｔ1
を制御性よく得ることは困難である。したがって本実施
例のように、ソース、ドレイン電極１５、１６を形成す
るための膜厚Ｔ2 の第１の領域１９をエッチングで形成
した後、実際に出来た膜厚Ｔ2 を実測しこれを基にして
リセス部形成のエッチング条件を定める必要がある。す
なわち、例えば第１の領域１９の膜厚Ｔ2 が設計値では
３００ｎｍであるが実測値が２９０ｎｍであった場合
は、その表面から９０ｎｍの深さだけエッチング除去し
てリセス部１４の膜厚Ｔ1 を設計値どうりに２００ｎｍ
になるように制御する。
【００２２】一方、第１の領域１９の膜厚Ｔ2 はソース
抵抗やドレイン抵抗に影響するが、リセス部１４の膜厚
Ｔ1 のようにはＭＩＳＦＥＴ３０の特性に一次的な影響
を与えない。しかしドレイン電極１６を厚い膜厚Ｔ3 の
箇所に形成するとドレイン抵抗が低減してサージ電流が
流れやすくなり不都合となる。したがってＳＢＤ４０の
アノード電極２１を形成するような厚い膜厚Ｔ3 にドレ
イン電極１６を形成することはできない。
抵抗やドレイン抵抗に影響するが、リセス部１４の膜厚
Ｔ1 のようにはＭＩＳＦＥＴ３０の特性に一次的な影響
を与えない。しかしドレイン電極１６を厚い膜厚Ｔ3 の
箇所に形成するとドレイン抵抗が低減してサージ電流が
流れやすくなり不都合となる。したがってＳＢＤ４０の
アノード電極２１を形成するような厚い膜厚Ｔ3 にドレ
イン電極１６を形成することはできない。
【００２３】薄い動作層にアノード電極を形成した場合
は、アノ−ド電極のカソード電極に対向する端部を中心
とする円弧状の等電位線となりこの端部に強い電界領域
が形成されて破壊につながる。しかし厚い動作層にアノ
ード電極を形成した場合は、アノード電極下に平行に延
在する等電位線となりアノード電極の下面下に一様に緩
和された電界領域が形成されて破壊現象を回避すること
ができる。
は、アノ−ド電極のカソード電極に対向する端部を中心
とする円弧状の等電位線となりこの端部に強い電界領域
が形成されて破壊につながる。しかし厚い動作層にアノ
ード電極を形成した場合は、アノード電極下に平行に延
在する等電位線となりアノード電極の下面下に一様に緩
和された電界領域が形成されて破壊現象を回避すること
ができる。
【００２４】しかもこの実施例では、カソード電極がア
ノード電極より下に位置しているから電界はさらに一様
分布となり集中現象を一層緩和することができる。しか
し設計によってはカソード電極をアノード電極と同様に
動作層の厚いＴ3 の領域２８上に形成することもでき
る。
ノード電極より下に位置しているから電界はさらに一様
分布となり集中現象を一層緩和することができる。しか
し設計によってはカソード電極をアノード電極と同様に
動作層の厚いＴ3 の領域２８上に形成することもでき
る。
【００２５】上記したようにＭＥＳＦＥＴのゲート電極
下の動作層の厚さはＭＥＳＦＥＴの特性を決定するので
厚くすることに制約を生じる。しかしながらＭＥＳＦＥ
Ｔを破壊から防止するＳＢＤのアノード電極下の動作層
の厚さは上記制約がないから、ＳＢＤ自身の電界集中に
よる破壊回避を考量して厚くすることができる。
下の動作層の厚さはＭＥＳＦＥＴの特性を決定するので
厚くすることに制約を生じる。しかしながらＭＥＳＦＥ
Ｔを破壊から防止するＳＢＤのアノード電極下の動作層
の厚さは上記制約がないから、ＳＢＤ自身の電界集中に
よる破壊回避を考量して厚くすることができる。
【００２６】この実施例では、動作層のＭＩＳＦＥＴを
形成する第１の領域の厚さＴ2 とＳＢＤのアノード電極
を形成する第２の領域の厚さＴ3 との差は２００ｎｍで
あった。実際の半導体素子で本発明の効果が顕著に得ら
れるためには第１の領域の厚さＴ2 とＳＢＤのアノード
電極を形成する第２の領域の厚さＴ3 との差は１００ｎ
ｍ以上にすることが好ましく、また製造プロセス等を考
慮するとこの差は４００ｎｍ以下であることが好まし
い。
形成する第１の領域の厚さＴ2 とＳＢＤのアノード電極
を形成する第２の領域の厚さＴ3 との差は２００ｎｍで
あった。実際の半導体素子で本発明の効果が顕著に得ら
れるためには第１の領域の厚さＴ2 とＳＢＤのアノード
電極を形成する第２の領域の厚さＴ3 との差は１００ｎ
ｍ以上にすることが好ましく、また製造プロセス等を考
慮するとこの差は４００ｎｍ以下であることが好まし
い。
【００２７】そしてこれによりＳＢＤのアノード電極の
面積を増加させる必要がなくなるから寄生容量を抑制す
ることができ、半導体素子の高周波特性を犠牲にするこ
とがなくなる。
面積を増加させる必要がなくなるから寄生容量を抑制す
ることができ、半導体素子の高周波特性を犠牲にするこ
とがなくなる。
【００２８】この第１の実施例の半導体素子を周波数４
ＧＨｚで長時間動作させる試験を行った。試験条件は、
ＶDS（ソース−ドレイン間電圧）＝１２Ｖ，Ｔa （雰囲
気温度）＝２００℃，ゲインが−５ｄＢにダウンするま
での過入力を加えてた強制寿命試験であり、サンプル数
は１０本であった。
ＧＨｚで長時間動作させる試験を行った。試験条件は、
ＶDS（ソース−ドレイン間電圧）＝１２Ｖ，Ｔa （雰囲
気温度）＝２００℃，ゲインが−５ｄＢにダウンするま
での過入力を加えてた強制寿命試験であり、サンプル数
は１０本であった。
【００２９】その結果、出力が０．２ｄＢ低下するまで
の劣化寿命時間は、同一条件で行った保護ＳＢＤを結合
させないＭＥＳＦＥＴと比較して、１桁以上改善するこ
とが判明し、この実施例の半導体素子は実用上何ら問題
がないことが確認された。
の劣化寿命時間は、同一条件で行った保護ＳＢＤを結合
させないＭＥＳＦＥＴと比較して、１桁以上改善するこ
とが判明し、この実施例の半導体素子は実用上何ら問題
がないことが確認された。
【００３０】図３は本発明の第２の実施例の半導体素子
を示す断面図である。尚、図３において図１と同一もし
くは類似の機能の箇所は同じ符号で示してあるから重複
する説明は省略する。
を示す断面図である。尚、図３において図１と同一もし
くは類似の機能の箇所は同じ符号で示してあるから重複
する説明は省略する。
【００３１】この実施例は動作層の形成にイオン注入法
を用いた場合である。すなわち半絶縁性ＧａＡｓ基板１
１の表面からイオン注入法で動作層となるｎ層１３を形
成する。すなわち第１のイオン注入により動作層１３の
第１の領域１９を形成し、第１のイオン注入より高い加
速電圧の第２のイオン注入により第１の領域１９の底部
１９’より深い底部２８’を有する第２の領域２８を第
１の領域１９に隣接して形成する。ここで両領域は同じ
不純物濃度になるようにドーズ量を制御して形成するこ
ともできる。そして第１の実施例と同様にして、第１の
領域１９にＭＥＳＦＥＴ３０を設け、第２の領域にＳＢ
Ｄ４０を設けるが、この実施例においてはＳＢＤ４０の
カソード電極２２もアノード電極２１と同じ厚い（深
い）第２のｎ層上に形成する。この実施例ではＭＥＳＦ
ＥＴのソース電極１５およびドレイン電極１６ならびに
ＳＢＤのアノード電極２１およびカソード２２が同一平
坦面上に形成されるから全体の平坦性がよくなり、上層
電極配線が信頼性良く形成できる。
を用いた場合である。すなわち半絶縁性ＧａＡｓ基板１
１の表面からイオン注入法で動作層となるｎ層１３を形
成する。すなわち第１のイオン注入により動作層１３の
第１の領域１９を形成し、第１のイオン注入より高い加
速電圧の第２のイオン注入により第１の領域１９の底部
１９’より深い底部２８’を有する第２の領域２８を第
１の領域１９に隣接して形成する。ここで両領域は同じ
不純物濃度になるようにドーズ量を制御して形成するこ
ともできる。そして第１の実施例と同様にして、第１の
領域１９にＭＥＳＦＥＴ３０を設け、第２の領域にＳＢ
Ｄ４０を設けるが、この実施例においてはＳＢＤ４０の
カソード電極２２もアノード電極２１と同じ厚い（深
い）第２のｎ層上に形成する。この実施例ではＭＥＳＦ
ＥＴのソース電極１５およびドレイン電極１６ならびに
ＳＢＤのアノード電極２１およびカソード２２が同一平
坦面上に形成されるから全体の平坦性がよくなり、上層
電極配線が信頼性良く形成できる。
【００３２】上記いずれの実施例もＭＥＳＦＥＴを形成
する動作層の第１の領域にリセス部を設けてそこにゲー
ト電極を形成する場合を説明した。しかしリセス部を設
けないでゲート電極をソースおよびドレイン電極と同じ
平坦上面に形成したＭＥＳＦＥＴに本発明を適用するこ
とも可能である。
する動作層の第１の領域にリセス部を設けてそこにゲー
ト電極を形成する場合を説明した。しかしリセス部を設
けないでゲート電極をソースおよびドレイン電極と同じ
平坦上面に形成したＭＥＳＦＥＴに本発明を適用するこ
とも可能である。
【００３３】
【発明の効果】以上のように本発明は、基板１１上設け
られた動作層１３の第１の領域１９にＭＥＳＦＥＴ３０
を形成し、このＭＥＳＦＥＴ３０のゲート耐圧不良によ
る破壊を防止するためのＳＢＤ４０のアノード電極２１
を第１の領域の厚さ（Ｔ2 ）より厚い厚さ（Ｔ3 ）を有
する第２の領域２８に形成したから、アノード電極２１
の面積を広げることなく、すなわち寄生容量を大きくす
ることなくＳＢＤの寿命を長くすることができる。
られた動作層１３の第１の領域１９にＭＥＳＦＥＴ３０
を形成し、このＭＥＳＦＥＴ３０のゲート耐圧不良によ
る破壊を防止するためのＳＢＤ４０のアノード電極２１
を第１の領域の厚さ（Ｔ2 ）より厚い厚さ（Ｔ3 ）を有
する第２の領域２８に形成したから、アノード電極２１
の面積を広げることなく、すなわち寄生容量を大きくす
ることなくＳＢＤの寿命を長くすることができる。
【００３４】したがって本発明の保護用ＳＢＤを接続し
たＭＥＳＦＥＴを具備した半導体素子は、良好な高周波
特性を有して信頼性が高いものとなる。
たＭＥＳＦＥＴを具備した半導体素子は、良好な高周波
特性を有して信頼性が高いものとなる。
【図１】本発明の第１の実施例の半導体素子を示す断面
図（Ａ）およびその中間工程における断面図（Ｂ）であ
る。
図（Ａ）およびその中間工程における断面図（Ｂ）であ
る。
【図２】本発明の第１の実施例のレイアウトを示す平面
図である。
図である。
【図３】本発明の第２の実施例の半導体素子を示す断面
図である。
図である。
【図４】従来技術のＭＩＳＦＥＴを示す断面図である。
【図５】異常サージ入力電圧に対する保護手段を示す回
路図である。
路図である。
１１ 半絶縁性ＧａＡｓ基板 １２ ＧａＡｓバッフア層 １３ ｎ型ＧａＡｓ層の動作層 １４ リセス部 １５ ソース電極 １５’ ソース電極がオーミック接続する表面部分 １６ ドレイン電極 １６’ ドレイン電極がオーミック接続する表面部分 １７ ゲート電極 １７’ ゲート電極がショットキー接続する表面部分 １９ 動作層の第１の領域 ２１ アノード電極 ２１’ アノード電極がショットキー接続する表面部
分 ２２ カソード電極 ２２’ カソード電極がオーミック接続する表面部分 ２５ 高抵抗領域（フィ−ルド領域） ２８ 動作層の第２の領域 ２９ 動作層の第３の領域 ３０ ＭＥＳＦＥＴ ４０ ＳＢＤ ５１ 半絶縁性ＧａＡｓ基板 ５２ ＧａＡｓバッフア層 ５３ ｎ型ＧａＡｓの動作層 ５４ リセス部 ５５ ソース電極 ５６ ドレイン電極 ５７ ゲート電極 ６０ 高電界が発生するゲート電極端 ６１ ＭＥＳＦＥＴ ６２ 第１の保護ダイオード ６３ 第２の保護ダイオード ６４ 入力節点 ６５ 第１の電源節点 ６６ 第２の電源節点
分 ２２ カソード電極 ２２’ カソード電極がオーミック接続する表面部分 ２５ 高抵抗領域（フィ−ルド領域） ２８ 動作層の第２の領域 ２９ 動作層の第３の領域 ３０ ＭＥＳＦＥＴ ４０ ＳＢＤ ５１ 半絶縁性ＧａＡｓ基板 ５２ ＧａＡｓバッフア層 ５３ ｎ型ＧａＡｓの動作層 ５４ リセス部 ５５ ソース電極 ５６ ドレイン電極 ５７ ゲート電極 ６０ 高電界が発生するゲート電極端 ６１ ＭＥＳＦＥＴ ６２ 第１の保護ダイオード ６３ 第２の保護ダイオード ６４ 入力節点 ６５ 第１の電源節点 ６６ 第２の電源節点
Claims (8)
- 【請求項１】 基板上設けられた動作層の第１の領域に
ショットキ障壁型電界効果トランジスタを形成した半導
体素子において、前記第１の領域の厚さより厚い前記動
作層の第２の領域にショットキーバリアダイオードのア
ノード電極を形成し、前記アノード電極を前記トランジ
スタのゲート電極に接続したことを特徴とする半導体素
子。 - 【請求項２】 前記第１の領域の厚さは前記トランジス
タのソース電極およびドレイン電極が形成される箇所の
厚さであり、前記ソース電極と前記ドレイン電極との間
の前記第１領域の箇所にリセス部が形成され、前記リセ
ス部の底面に前記ゲート電極が形成されていることを特
徴とする請求項１に記載の半導体素子。 - 【請求項３】 前記動作層には前記第１の領域の厚さと
同じ厚さの第３の領域を有し、前記第３の領域に前記ダ
イオードのカソード電極を形成したことを特徴とする請
求項１又は請求項２に記載の半導体素子。 - 【請求項４】 前記基板は半絶縁性ＧａＡｓ基板であ
り、前記動作層はｎ型ＧａＡｓ層であることを特徴とす
る請求項１に記載の半導体素子。 - 【請求項５】 前記ｎ型ＧａＡｓ層はバッフア層を介し
て前記半絶縁性ＧａＡｓ基板上に形成されていることを
特徴とする請求項４に記載の半導体素子。 - 【請求項６】 前記ダイオードのカソード電極は、前記
アノード電極とともに前記第２の領域に形成されている
ことを特徴とする請求項１に記載の半導体素子。 - 【請求項７】 前記第２の領域の上面は前記第１の領域
の上面より突出していることを特徴とする請求項１に記
載の半導体素子。 - 【請求項８】 前記第２の領域の上面と前記第１の領域
の上面とはたがいに平坦面を形成し、前記第２の領域の
底部が前記第１の領域の底部より前記平坦面から深く形
成されていることを特徴とする請求項１に記載の半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053434A JP2762919B2 (ja) | 1994-03-24 | 1994-03-24 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053434A JP2762919B2 (ja) | 1994-03-24 | 1994-03-24 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263465A true JPH07263465A (ja) | 1995-10-13 |
| JP2762919B2 JP2762919B2 (ja) | 1998-06-11 |
Family
ID=12942746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6053434A Expired - Fee Related JP2762919B2 (ja) | 1994-03-24 | 1994-03-24 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762919B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065243A1 (ja) * | 2011-10-31 | 2013-05-10 | 株式会社デンソー | 半導体装置およびその製造方法 |
| WO2015079875A1 (ja) * | 2013-11-26 | 2015-06-04 | シャープ株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4866773A (ja) * | 1971-12-10 | 1973-09-12 | ||
| JPH05152348A (ja) * | 1991-11-28 | 1993-06-18 | Sony Corp | 接合形電界効果トランジスタ |
-
1994
- 1994-03-24 JP JP6053434A patent/JP2762919B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4866773A (ja) * | 1971-12-10 | 1973-09-12 | ||
| JPH05152348A (ja) * | 1991-11-28 | 1993-06-18 | Sony Corp | 接合形電界効果トランジスタ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013065243A1 (ja) * | 2011-10-31 | 2013-05-10 | 株式会社デンソー | 半導体装置およびその製造方法 |
| CN103890923A (zh) * | 2011-10-31 | 2014-06-25 | 株式会社电装 | 半导体器件 |
| US9818856B2 (en) | 2011-10-31 | 2017-11-14 | Denso Corporation | Semiconductor device with high electron mobility transistor |
| WO2015079875A1 (ja) * | 2013-11-26 | 2015-06-04 | シャープ株式会社 | 半導体装置 |
| JP6096932B2 (ja) * | 2013-11-26 | 2017-03-15 | シャープ株式会社 | 半導体装置 |
| JPWO2015079875A1 (ja) * | 2013-11-26 | 2017-03-16 | シャープ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2762919B2 (ja) | 1998-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7208386B2 (en) | Drain extended MOS transistor with improved breakdown robustness | |
| US4860072A (en) | Monolithic semiconductor device and method of manufacturing same | |
| US4396930A (en) | Compact MOSFET device with reduced plurality of wire contacts | |
| US6791810B2 (en) | Protection circuit of field effect transistor and semiconductor device | |
| JP3075831B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2007194411A (ja) | スイッチ集積回路装置およびその製造方法 | |
| US6200838B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| US6548356B2 (en) | Thin film transistor | |
| JP2762919B2 (ja) | 半導体素子 | |
| US10886418B2 (en) | Split-gate JFET with field plate | |
| US5270566A (en) | Insulated gate semiconductor device | |
| JP3932665B2 (ja) | 半導体装置 | |
| JP5415715B2 (ja) | 半導体装置の製造方法 | |
| CA2104745A1 (en) | Field effect transistor | |
| JPH0329326A (ja) | 接合型電界効果型トランジスタ | |
| JP7563802B2 (ja) | 半導体装置およびその製造方法 | |
| JP2007027334A (ja) | スイッチ集積回路装置およびその製造方法 | |
| JPH0493038A (ja) | 電界効果トランジスタ | |
| KR100794151B1 (ko) | 전계 효과 트랜지스터의 보호 회로 및 반도체 장치 | |
| JPS6314508B2 (ja) | ||
| JPH01181571A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| KR940004608B1 (ko) | 박막트랜지스터에서 선택적인 텅스텐 플러그를 이용한 콘택제조방법 | |
| JPH06260510A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPS59186371A (ja) | 半導体装置 | |
| JPS62283672A (ja) | 電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980224 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |