WO2013065243A1 - 半導体装置およびその製造方法 - Google Patents

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diode
gate
gallium nitride
element isolation
layer
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PCT/JP2012/006623
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真一 星
水野　祥司
加地　徹
上杉　勉
冨田　一義
伊藤　健治
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株式会社デンソー
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present disclosure relates to a semiconductor device having a gallium nitride (GaN) -based high electron mobility transistor (HEMT) structure and a manufacturing method thereof.
  • GaN gallium nitride
  • HEMT high electron mobility transistor
  • a nitride semiconductor typified by gallium nitride is a semiconductor having a very wide band gap, such as 3.4 eV for GaN and 6.2 eV for AlN. Further, GaN has a characteristic that the breakdown electric field and the saturation drift velocity of electrons are two to three times larger than those of other semiconductors such as GaAs and Si.
  • various multi-element mixed crystal semiconductors can be formed by using aluminum (Al) and indium (In), and a heterostructure can be designed by stacking semiconductors having different band gaps.
  • Al aluminum
  • In indium
  • a heterostructure can be designed by stacking semiconductors having different band gaps.
  • Al aluminum
  • In indium
  • a very high value of 1.0 ⁇ 10 13 cm ⁇ 2 or more is obtained from piezo-polarization caused by natural polarization and lattice mismatch distortion. It is known that a large sheet carrier concentration can be obtained.
  • nitride semiconductors are one of MOSFETs (metal-oxide-semiconductor field-effect transistors) using Si in devices having a 200V breakdown voltage as device limits of on-resistance and breakdown voltage due to their high capability. / 10, a low on-resistance of 1/3 or less of IGBT (Insulated Gate Double Port Transistor) is realized (for example, see Non-Patent Document 1).
  • GaN-HEMT when GaN-HEMT is applied to a power source with an inductive load or an inverter having an inductive load motor, there are the following problems.
  • a MOSFET using Si has a parasitic diode connected in reverse parallel between a drain and a source in a device structure. The cathode of the parasitic diode is connected to the drain, and the anode is connected to the source.
  • energy from the inductive load can be consumed by utilizing the avalanche region of the parasitic diode, so that it has a relatively large avalanche energy resistance.
  • the avalanche energy tolerance is an index of device breakdown resistance, and is defined as the maximum energy that can be consumed by the device when it is consumed by the device and the energy accumulated in the inductive load is consumed by the device.
  • compound semiconductor field effect transistor devices such as GaN-HEMT and GaAs-HEMT usually do not have a P-type region, and therefore do not have a parasitic diode structure and cannot consume energy from an inductive load inside the device. This exceeds the gate-drain breakdown voltage (BVgd) and the source-drain OFF breakdown voltage (BVdsoff), leading to device breakdown. Therefore, in an inductive load system having a self-inductance L such as an inverter, it is usually used together with a protective element.
  • BVgd gate-drain breakdown voltage
  • BVdsoff source-drain OFF breakdown voltage
  • FIG. 10A and FIG. 10B are diagrams showing an example of protection element connection.
  • FIG. 10A shows an example in which a diode is connected between the source and the drain
  • FIG. 10B shows an example in which the diode is connected between the gate and the drain and between the gate and the source.
  • connection form shown in FIG. 10 (a) is, for example, described in Japanese Patent Application Laid-Open No. 2009-164158.
  • the diode requires a current capacity similar to the rated current of the MOSFET, There is a disadvantage that the area becomes large.
  • connection form shown in FIG. 10B has not yet been proposed in the GaN-HEMT, it is a connection form equivalent to the protection circuit of the IGBT element. This is because when the gate-drain voltage rises, the gate-drain Zener diode works, and at the same time, the gate-source diode also works. For this reason, the gate voltage is raised, the channel is opened, and the avalanche energy is released.
  • the channel opens by modulating the drain voltage and transmitting it to the gate voltage, and the avalanche energy is released. And has the advantage of not.
  • a diode as a protective element for the GaN-HEMT as well as the IGBT element.
  • the protection element of the IGBT element is composed of a Si diode, it is natural to form, for example, polysilicon serving as a diode on the GaN layer similarly to this.
  • the GaN layer is semi-insulating, a polysilicon layer can be formed directly on the GaN layer, but silicon enters the GaN layer and becomes a dopant.
  • a polysilicon layer is directly formed on the GaN layer via an insulating layer, but parasitic capacitance is formed by the GaN layer, the insulating layer, and the polysilicon layer.
  • This disclosure has a first object to provide a semiconductor device including a diode structure that protects a gallium nitride (GaN) HEMT. It is a second object to provide a manufacturing method thereof.
  • GaN gallium nitride
  • the semiconductor device includes a high electron mobility transistor and a diode.
  • the high electron mobility transistor includes a gallium nitride layer that generates a two-dimensional electron gas and functions as a channel layer, an aluminum gallium nitride layer that is stacked on the gallium nitride layer and functions as a barrier layer, A source electrode in ohmic contact with the aluminum gallium nitride layer, and provided on the aluminum gallium nitride layer spaced apart from the source electrode.
  • the substrate has an active layer region in which the two-dimensional electron gas is generated in the gallium nitride layer.
  • the diode has an anode electrically connected to the gate electrode and a cathode electrically connected to the drain electrode. The diode provides a gate-drain diode.
  • the voltage of the drain electrode can be transmitted to the gate electrode by the diode between the gate and the drain, energy can flow through the channel of the gallium nitride high electron mobility transistor. Therefore, the gallium nitride high electron mobility transistor can be protected by the diode.
  • the method of manufacturing a semiconductor device provides the substrate, and the active layer region is formed on at least a part of the substrate excluding the active layer region. Forming an element isolation region which is electrically isolated, forming the high electron mobility transistor in the active layer region of the substrate, and forming an anode connected to the gate electrode in the element isolation region and the Forming a gate-drain diode having a cathode connected to the drain electrode.
  • FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
  • 2 is a cross-sectional view taken along the line II-II in FIG. 3 is a cross-sectional view taken along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view of the semiconductor device according to the second embodiment
  • FIG. 5 is a cross-sectional view of the semiconductor device according to the third embodiment.
  • FIG. 6 is a plan view of the semiconductor device according to the fourth embodiment.
  • FIG. 9 is a cross-sectional view of the semiconductor device according to the fifth embodiment
  • FIG. 10 is a diagram for explaining the problem.
  • the N type shown in the following embodiments corresponds to the first conductivity type of the present disclosure
  • the P type corresponds to the second conductivity type of the present disclosure
  • FIG. 1 is a plan view of the semiconductor device according to the present embodiment.
  • 2 is a sectional view taken along the line II-II in FIG. 1
  • FIG. 3 is a sectional view taken along the line III-III in FIG. The configuration of the semiconductor device according to the present embodiment will be described with reference to FIGS.
  • the semiconductor device includes a gallium nitride-based high electron mobility transistor (hereinafter referred to as GaN-HEMT).
  • GaN-HEMT gallium nitride-based high electron mobility transistor
  • the GaN-HEMT has a support substrate 11, a buffer layer 12, a gallium nitride layer 13 (hereinafter referred to as GaN layer 13), and an aluminum gallium nitride layer 14 (hereinafter referred to as AlGaN layer 14) in this order. It is formed on the laminated substrate 10.
  • the support substrate 11 is, for example, a single crystal Si substrate.
  • the buffer layer 12 is a compound layer for matching the lattice constant of the support substrate 11 with the lattice constant of the GaN layer 13.
  • the thickness of the buffer layer 12 is, for example, 1 ⁇ m to 2 ⁇ m.
  • the GaN layer 13 is a channel layer that generates a two-dimensional electron gas, and is stacked on the buffer layer 12. When a two-dimensional electron gas is generated in the GaN layer 13, a two-dimensional electron gas layer 15 is formed.
  • the thickness of the GaN layer 13 is 1 ⁇ m, for example.
  • the AlGaN layer 14 is a barrier layer that serves as an electron barrier for the channel layer, and is stacked on the GaN layer 13.
  • the thickness of the AlGaN layer 14 is 20 nm, for example.
  • an interlayer insulating film 20 of about 100 nm is formed on the surface of the substrate 10 having the laminated structure as described above, that is, the surface of the AlGaN layer 14.
  • a part of the interlayer insulating film 20 is opened, and a source electrode 30 and a drain electrode 31 spaced from the source electrode 30 are formed in the opening.
  • the interlayer insulating film 20 is opened along one direction parallel to the surface direction of the surface of the substrate 10, and is extended to the opening. Therefore, the source electrode 30 and the drain electrode 31 are provided on the AlGaN layer 14.
  • the interlayer insulating film 20 is naturally provided on the AlGaN layer 14 between the source electrode 30 and the drain electrode 31.
  • the source electrode 30 and the drain electrode 31 are ohmic metals that are in ohmic contact with the AlGaN layer 14.
  • the ohmic metal for example, a Ti / Al layer is formed.
  • the gate electrode 32 is formed on the interlayer insulating film 20 between the source electrode 30 and the drain electrode 31 along the one direction described above.
  • the gate electrode 32 is a Schottky electrode made of, for example, Ni.
  • one source electrode 30 is arranged between the two drain electrodes 31.
  • One gate electrode 32 is disposed between one drain electrode 31 and the source electrode 30.
  • the other gate electrode 32 is disposed between the other drain electrode 31 and the source electrode 30.
  • the active layer region 40 is an active region where the GaN-HEMT operates. As shown in FIG. 1, the active layer region 40 is partitioned into a quadrangular shape.
  • At least a part of the substrate 10 excluding the active layer region 40 is an element isolation region 50 that is electrically isolated from the active layer region 40.
  • all other regions except the active layer region 40 are element isolation regions 50.
  • the element isolation layer 51 is formed in the GaN layer 13 and the AlGaN layer 14 by implanting Ar ions or N ions into the GaN layer 13 and the AlGaN layer 14 in the element isolation region 50.
  • the element isolation region 50 is electrically isolated from the active layer region 40.
  • the depth of ion implantation in the substrate 10 is a depth that reaches the GaN layer 13.
  • ions are implanted deeper than the two-dimensional electron gas layer 15 of the GaN layer 13.
  • the element isolation region 50 is a region in which the GaN-HEMT is prevented from operating by ion implantation.
  • a source lead-out wiring 33 is provided on the source electrode 30.
  • the source lead-out wiring 33 is drawn out in one direction in the extending direction of the source electrode 30, and one of the directions perpendicular to the extending direction of the source electrode 30 on the interlayer insulating film 20. The ends are laid out in a pad shape.
  • a drain lead-out wiring 34 is provided on the drain electrode 31.
  • the drain lead wiring 34 is led out in the other direction of the extending direction of the source electrode 30, and is one direction in the direction perpendicular to the extending direction of the source electrode 30 on the interlayer insulating film 20. The ends are laid out in a pad shape.
  • the gate electrode 32 is connected to the gate lead-out wiring 35.
  • the gate lead-out wiring 35 is led out in the other direction of the extending direction of the source electrode 30, and is led in one direction perpendicular to the extending direction of the source electrode 30 on the interlayer insulating film 20.
  • the end portion is laid out in a pad shape.
  • the gate pad is disposed between the drain pad and the source pad. That is, the gate electrode 32 is an electrode formed in the same process as the source lead-out wiring 33 and the drain lead-out wiring 34, and a part thereof functions as a wiring.
  • Each pad is electrically connected to an external circuit (not shown) via a wire or the like.
  • a gate-drain diode 60 having an anode electrically connected to the gate electrode 32 and a cathode electrically connected to the drain electrode 31 is provided.
  • a gate-source diode 61 having an anode electrically connected to the source electrode 30 and a cathode electrically connected to the gate electrode 32 is provided.
  • each of the diodes 60 and 61 is arranged in an element isolation region 50 that is electrically isolated from the active layer region 40 in the substrate 10. Specifically, each of the diodes 60 and 61 is disposed on the interlayer insulating film 20 located in the other direction perpendicular to the extending direction of the source electrode 30.
  • each of the diodes 60 and 61 is configured by electrical connection in which N-type layers 62 and P-type layers 63 formed of polysilicon are alternately arranged. These N-type layers 62 and P-type layers 63 are alternately and repeatedly arranged along the extending direction of the source electrode 30.
  • the anode of the diode 60 between the gate and the drain is electrically connected to the gate electrode 32 through the first lead wiring 36 drawn from the gate lead wiring 35.
  • the cathode of the diode 60 between the gate and the drain is electrically connected to the drain electrode 31 via the second lead wiring 37 led out from the drain lead wiring 34.
  • the ends of the first lead-out wiring 36 and the second lead-out wiring 37 are disposed on the polysilicon constituting the diode 60.
  • the lead wiring of the diode 60 is not the same Ti / Al electrode as that of the source electrode 30 and the drain electrode 31, but the lead wiring of the upper layer, that is, the same wiring as that of the gate electrode 32 is adopted for the following reason. by.
  • the GaN-HEMT ohmic material is generally a Ti / Al electrode as described above.
  • An ohmic metal is formed by sintering annealing of about 600 ° C. of Ti / Al.
  • polysilicon and Al are silicided at around 600 ° C. Therefore, drawing out the electrode for the diode 60 with the ohmic metal of GaN-HEMT is an obstacle in terms of thermal history.
  • the polysilicon lead electrode is connected to the source lead wiring 33 and the drain lead wiring 34 in the upper layer of the source electrode 30 and the drain electrode 31. The same wiring layer.
  • the anode of the diode 61 between the gate and the source is electrically connected to the source electrode 30 through the third lead wire 38 drawn from the source lead wire 33.
  • the cathode of the diode 61 between the gate and the source is electrically connected to the gate electrode 32 via the first lead wiring 36 drawn from the gate lead wiring 35.
  • the third lead wiring 38 related to the gate-source diode 61 is not the Ti / Al electrode but has the same wiring layer as the source lead wiring 33 for the same reason as described above.
  • the breakdown voltage of the diode 60 between the gate and the drain will be described.
  • the polysilicon diode is generally designed to be turned on at a voltage slightly lower than the gate-drain withstand voltage (BVgd).
  • BVgd gate-drain withstand voltage
  • the switch is turned on with a voltage of 500V.
  • Zener voltage (reverse voltage) of polysilicon is 5 V to 6 V per stage, 83 to 100 stages of diodes 60 are required for a voltage of 500 V.
  • the insulating film thickness (film thickness of the interlayer insulating film 20) required for dielectric breakdown with the channel or electrode is 10 ⁇ m with SiO 2 or SiN. It reaches a very large thickness.
  • the insulating film (interlayer insulating film 20) on the GaN-HEMT is 1 ⁇ m or less, and the process consistency is very poor.
  • the lower isolation layer serves as a dielectric breakdown suppression layer, so that the film thickness required for dielectric breakdown is almost zero.
  • the GaN-HEMT device is made of a GaN epi layer on a low-resistance (111) Si substrate and the Si substrate electrode is used as the source electrode, so that the source-drain breakdown voltage depends on the GaN layer thickness. Yes.
  • the GaN epi film has a withstand voltage required to operate 600 V in the original GaN-HEMT device. Therefore, as described above, a structure in which the polysilicon diode 60 is formed in the element isolation region 50 of the GaN-HEMT is required.
  • Si diffuses into the GaN layer 13 at an annealing temperature (900 ° C.) necessary for polysilicon impurity activation, etc., and becomes a leakage current factor.
  • the interlayer insulating film 20 between polysilicon / GaN is necessary as a prevention film. The thickness may be about 100 nm as described above.
  • FIG. 10B is an equivalent circuit of the semiconductor device.
  • the substrate 10 having the AlGaN layer 14 formed on the GaN layer 13 is prepared.
  • an element isolation region 50 is formed on the substrate 10.
  • Ar ions and N ions are implanted into the substrate 10 using a mask.
  • the depth of the peak of the ion implantation is a depth that reaches the two-dimensional electron gas layer 15 that is 2DEG.
  • the region of the substrate 10 where the ion implantation is performed becomes the element isolation region 50, and the region where the ion implantation is not performed becomes the active layer region 40.
  • an interlayer insulating film 20 having a thickness of 100 nm is formed on the substrate 10, that is, on the AlGaN layer 14. Further, an opening is formed in the interlayer insulating film 20 located in the active layer region 40, and a Ti / Al layer is formed by vapor deposition and patterned. And the source electrode 30 and the drain electrode 31 which are ohmic metals are formed by performing ohmic annealing at 600 degreeC.
  • a Ni layer is formed on the interlayer insulating film 20 by vapor deposition and patterned to form the gate electrode 32.
  • a gate-drain diode 60 and a gate-source diode 61 are formed on the interlayer insulating film 20 in the element isolation region 50. That is, a polysilicon layer is formed on the interlayer insulating film 20, and ion implantation is performed on the polysilicon layer, whereby the polysilicon N-type layer 62 and the P-type layer 63 are alternately and repeatedly arranged.
  • the number of stages of the diode 60 is appropriately set according to the breakdown voltage.
  • the N-type layer 62 When the N-type layer 62 is formed, As (arsenic) is ion-implanted under conditions of 110 keV and 8 ⁇ 10 15 / cm 2 . Further, when forming the P-type layer 63, B (boron) is ion-implanted under the conditions of 50 keV and 2 ⁇ 10 15 / cm 2 . Then, the N-type layer 62 and the P-type layer 63 are formed by activation annealing of polysilicon in an N 2 atmosphere at 900 ° C. for 5 minutes.
  • the source lead wiring 33, the drain lead wiring 34, the gate lead wiring 35, the first lead wiring 36, the second lead wiring 37, and the third lead wiring 38 are formed.
  • a Ti / Al layer is formed as each wiring, and is patterned as shown in FIG.
  • the first to third lead wires 36 to 38 connected to the diodes 60 and 61 are not ohmic metal, the first to third lead wires 36 are formed on the polysilicon constituting the diodes 60 and 61. Even if .about.38 is formed, the polysilicon is not silicided. As described above, a GaN-HEMT in which the diodes 60 and 61 as protective elements are incorporated is completed.
  • the gate-drain diode 60 transmits the voltage of the drain electrode 31 to the gate electrode 32.
  • the GaN-HEMT operates, energy flows through the channel layer, and the GaN-HEMT can be protected. That is, current does not flow through the diode 60 as the protection element, but current flows through the GaN-HEMT.
  • the diode 60 as the protection element only has to play the role of voltage transmission means, and thus has an advantage that the size of the diode 60 can be reduced.
  • the diode 61 between the gate and the source flows to the source that flows through the diode 60 so that the driver circuit connected to the gate electrode 32 is not affected when a current flows through the diode 60 between the gate and drain. It plays a role.
  • this embodiment is characterized in that the element isolation region 50 provided on the substrate 10 includes the diodes 60 and 61 as the protective elements of the GaN-HEMT.
  • the diodes 60 and 61 are arranged in the element isolation region 50 different from the region in which the HEMT operates in the substrate 10, a structure in which both the GaN-HEMT and the protection element are provided on one substrate 10. Can be obtained. In this manner, a structure in which the diode 60 is incorporated in the gallium nitride high electron mobility transistor can be obtained.
  • the diodes 60 and 61 are disposed on the interlayer insulating film 20 provided in the element isolation region 50, silicon, which is a material constituting the diodes 60 and 61, diffuses into the substrate 10 during the activation annealing. Can be prevented. Therefore, the material constituting the diodes 60 and 61, that is, silicon, does not become a dopant for the substrate 10.
  • the N-type layer 62 corresponds to the “first conductivity type layer”
  • the P-type layer 63 corresponds to the “second conductivity type layer”.
  • the element isolation region 50 that is electrically isolated from the active layer region 40 is formed by ion implantation into the substrate 10.
  • This embodiment is characterized in that the element isolation region 50 is configured by mesa etching instead of ion implantation.
  • FIG. 4 is a cross-sectional view of the semiconductor device according to the present embodiment, and corresponds to the II-II cross section of FIG.
  • the element isolation region 50 a part of the GaN layer 13 and the AlGaN layer 14 in the element isolation region 50 are mesa-etched. That is, the periphery of the active layer region 40 is removed by etching so that the portion of the active layer region 40 remains in the substrate 10. Therefore, the active layer region 40 protrudes in a trapezoidal shape with respect to the element isolation region 50. In this way, the element isolation region 50 is electrically isolated from the active layer region 40.
  • the element isolation region 50 in the element isolation region 50 according to the present embodiment, after the substrate 10 is prepared, dry etching using a part of the GaN layer 13 and the AlGaN layer 14 located in the region to be the element isolation region 50 of the substrate 10 using a mask. Etch mesa. Thereby, the element isolation region 50 electrically isolated from the active layer region 40 can be formed.
  • the process for forming the interlayer insulating film 20 after this is the same as in the first embodiment.
  • the present embodiment is characterized in that the element isolation region 50 is provided by removing all portions other than the active layer region 40 in the laminated structure on the support substrate 11.
  • FIG. 5 is a cross-sectional view of the semiconductor device according to the present embodiment, which corresponds to the II-II cross section of FIG.
  • the element isolation region 50 all of the buffer layer 12, the GaN layer 13, and the AlGaN layer 14 located in the element isolation region 50 are removed. Thereby, the element isolation region 50 is electrically isolated from the active layer region 40.
  • the LOCOS film 21 is formed on the surface of the support substrate 11 in the element isolation region 50.
  • the thickness of the LOCOS film 21 is, for example, 10 ⁇ m.
  • diodes 60 and 61 as protective elements are formed on the LOCOS film 21.
  • the buffer layer 12, the GaN layer 13, and the AlGaN layer 14 located in the region to be the element isolation region 50 in the substrate 10 are all removed. .
  • This can be said to be an example of the mesa etching proposed in the second embodiment.
  • the element isolation region 50 electrically isolated from the active layer region 40 can be formed.
  • the interlayer insulating film 20 is formed in the active layer region 40, and the LOCOS film 21 is formed on the surface of the support substrate 11 in the element isolation region 50.
  • the step of forming the interlayer insulating film 20 and the LOCOS film 21 is a step of forming an insulating film.
  • the subsequent steps, that is, the step of forming the source electrode 30 and the like are the same as those in the first embodiment.
  • the LOCOS film 21 corresponds to an “interlayer insulating film”.
  • FIG. 6 is a plan view of the semiconductor device according to the present embodiment.
  • 7 is a sectional view taken along line VII-VII in FIG. 6, and
  • FIG. 8 is a sectional view taken along line VIII-VIII in FIG.
  • the configuration of the semiconductor device according to the present embodiment will be described with reference to FIGS.
  • the anode of the diode 70 between the gate and the drain is connected to the first lead wiring 36 and the cathode is connected to the second lead wiring 37.
  • the anode of the gate-source diode 71 is connected to the third lead wiring 38 and the cathode is connected to the first lead wiring 36.
  • the element isolation region 50 ion-implanted into the substrate 10 is electrically isolated from the active layer region 40, as in the first embodiment.
  • the diodes 70 and 71 are arranged in the element isolation region 50.
  • the two-dimensional electron gas layer 15 that is 2DEG is used as the Schottky diode. For this reason, as shown in FIG. 7, ion implantation is not performed on the entire element isolation region 50, but ions are formed in a region excluding the projection portions of the diodes 70 and 71 on the substrate 10 in the element isolation region 50. Injection is taking place. Further, as in the first embodiment, ions are implanted deeper than the two-dimensional electron gas layer 15 of the GaN layer 13. Therefore, the element isolation layer 51 is formed in the GaN layer 13 and the AlGaN layer 14 in which ion implantation has been performed in the element isolation region 50.
  • each of the diodes 70 and 71 includes a Schottky level shift constituted by a Schottky electrode 72 (“S” in FIG. 8) and an ohmic electrode 73 (“O” in FIG. 8). It is configured as a diode.
  • the Schottky electrode 72 and the ohmic electrode 73 are directly formed on the surface of the substrate 10, that is, the surface of the AlGaN layer 14. In order to ensure the withstand voltage of each of the diodes 70 and 71, the Schottky electrode 72 and the ohmic electrode 73 are alternately and repeatedly arranged.
  • the semiconductor device having the above configuration can be manufactured by the same method as in the first embodiment. The difference is that ion implantation is performed except for the region where the diodes 70 and 71 are arranged in the element isolation region 50, and the interlayer insulating film 20 at the position where the diodes 70 and 71 are arranged in the element isolation region 50. Is to remove.
  • a Schottky level shift diode can also be employed as a protective element.
  • This embodiment is characterized in that mesa etching is performed on the element isolation region 50 in a configuration in which Schottky level shift diodes are employed as the diodes 70 and 71.
  • FIG. 9 is a cross-sectional view of the semiconductor device according to this embodiment, and corresponds to a cross section taken along line III-III in FIG. As shown in this figure, in the element isolation region 50, a part of the GaN layer 13 and the AlGaN layer 14 in the element isolation region 50 are mesa-etched.
  • mesa etching is not performed on the entire GaN layer 13 and AlGaN layer 14 located in the element isolation region 50 in the substrate 10, but in the element isolation region 50 with respect to the substrate 10.
  • the region excluding the projected portions of the diodes 70 and 71 is mesa-etched. This is because, as described above, the two-dimensional electron gas layer 15 whose Schottky diode is 2DEG is used.
  • the element isolation region 50 can be electrically isolated from the active layer region 40 by performing mesa etching on the element isolation region 50. it can.
  • the configurations described in the above embodiments are examples, and the present disclosure is not limited to the configurations described above, and other configurations that can realize the present disclosure may be employed.
  • the Ti / Al layer is adopted as the material of the lead-out wiring such as the source lead-out wiring 33 and the first lead-out wiring 36, but this is an example, and other conductive materials may be adopted. good.
  • an aluminum gallium nitride layer having an Al ratio lower than that of the barrier layer may be used as the channel layer of the GaN-HEMT structure, and an aluminum indium nitride layer may be used as the barrier layer.
  • the single crystal Si substrate is used as the support substrate 11 constituting the substrate 10, another substrate such as a sapphire substrate or a SiC substrate may be used.
  • the above disclosure includes the following aspects.
  • the semiconductor device includes a high electron mobility transistor and a diode.
  • the high electron mobility transistor includes a gallium nitride layer that generates a two-dimensional electron gas and functions as a channel layer, an aluminum gallium nitride layer that is stacked on the gallium nitride layer and functions as a barrier layer, A source electrode in ohmic contact with the aluminum gallium nitride layer, and provided on the aluminum gallium nitride layer spaced apart from the source electrode.
  • the substrate has an active layer region in which the two-dimensional electron gas is generated in the gallium nitride layer.
  • the diode has an anode electrically connected to the gate electrode and a cathode electrically connected to the drain electrode. The diode provides a gate-drain diode.
  • the voltage of the drain electrode can be transmitted to the gate electrode by the diode between the gate and the drain, energy can flow through the channel of the gallium nitride high electron mobility transistor. Therefore, the gallium nitride high electron mobility transistor can be protected by the diode.
  • the substrate may have an element isolation region electrically isolated from the active layer region.
  • the diode is disposed in the element isolation region.
  • both the gallium nitride high electron mobility transistor and the diode are provided on one substrate. A structure can be obtained. In this manner, a structure in which a diode is incorporated in a gallium nitride high electron mobility transistor can be obtained.
  • the gallium nitride layer and the aluminum gallium nitride layer in the element isolation region may have an ion implantation region.
  • the element isolation region is electrically isolated from the active layer region by an ion implantation region.
  • the gallium nitride layer and the aluminum gallium nitride layer in the element isolation region may have a mesa etching region.
  • the element isolation region is electrically isolated from the active layer region by a mesa etching region.
  • the substrate may further include a support substrate.
  • the substrate is formed of a support substrate without the gallium nitride layer and the aluminum gallium nitride layer.
  • the element isolation region is electrically isolated from the active layer region due to the absence of the gallium nitride layer and the aluminum gallium nitride layer.
  • the element isolation region may include the interlayer insulating film disposed on the aluminum gallium nitride layer.
  • the diode is disposed on the interlayer insulating film. In this case, since the diode does not directly contact the substrate, the material constituting the diode can be prevented from diffusing into the substrate.
  • the diode may include a first conductivity type layer and a second conductivity type layer formed of polysilicon and electrically connected to each other.
  • the diode even if the diode is formed of polysilicon, diffusion of silicon into the gallium nitride layer or the aluminum gallium nitride layer can be prevented by the interlayer insulating film when the impurity of the polysilicon is activated. Therefore, a diode can be constituted by polysilicon.
  • the diode may be a Schottky level shift diode having a Schottky electrode and an ohmic electrode.
  • a diode having forward characteristics of a Schottky diode can be used as the protection element.
  • the semiconductor device includes a gate lead wire connected to the gate electrode, a drain lead wire connected to the drain electrode, and a first lead wire connecting between the anode of the diode and the gate lead wire. And a second lead line connecting the cathode of the diode and the drain lead line.
  • a part of the source electrode or drain electrode, which is an ohmic metal is used as a wiring, and the lead-out wiring is used without being routed around the diode between the gate and the drain. It is possible to prevent silicidation of the material and the material forming the source electrode or the drain electrode.
  • the semiconductor device may further include a gate-source diode.
  • the gate-source diode has an anode electrically connected to the source electrode and a cathode electrically connected to the gate electrode.
  • the substrate may have an element isolation region that is electrically isolated from the active layer region.
  • the gate-source diode is disposed in an element isolation region.
  • the semiconductor device connects between the gate lead-out wiring connected to the gate electrode, the source lead-out wiring connected to the source electrode, and the cathode of the diode between the gate and the source and the gate lead-out wiring.
  • the semiconductor device may further include a first lead wiring and a third lead wiring connecting the anode of the gate-source diode and the source lead wiring.
  • the source electrode or drain electrode which is an ohmic metal, is used as the wiring, and the lead-out wiring is used without being routed around the gate-source diode, so that the gate-source diode is configured. It is possible to prevent silicidation of the material and the material forming the source electrode or the drain electrode.
  • the method of manufacturing a semiconductor device provides the substrate, and the active layer region is formed on at least a part of the substrate excluding the active layer region. Forming an element isolation region which is electrically isolated, forming the high electron mobility transistor in the active layer region of the substrate, and forming an anode connected to the gate electrode in the element isolation region and the Forming a gate-drain diode having a cathode connected to the drain electrode.
  • the element isolation region may be formed by ion implantation into the gallium nitride layer and the aluminum gallium nitride layer in the element isolation region of the substrate.
  • the element isolation region may be formed by mesa-etching the gallium nitride layer and the aluminum gallium nitride layer in the element isolation region of the substrate.
  • the substrate may further include a support substrate.
  • the element isolation region all of the gallium nitride layer and the aluminum gallium nitride layer in the element isolation region are removed from the substrate.
  • the element isolation region is electrically isolated from the active layer region due to the absence of the gallium nitride layer and the aluminum gallium nitride layer.
  • the formation of the element isolation region may include forming the interlayer insulating film on the aluminum gallium nitride layer.
  • the gate-drain diode is formed on the interlayer insulating film. According to this, since the diode can be formed so as not to be in direct contact with the substrate, it is possible to suppress the material constituting the diode from diffusing into the substrate.
  • a polysilicon diode having a first conductivity type layer and a second conductivity type layer of polysilicon may be formed.
  • a Schottky level shift diode having a Schottky electrode and an ohmic electrode may be formed.
  • a method for manufacturing a semiconductor device includes: forming a gate-drain diode; then forming a gate lead-out wiring connected to the gate electrode; a drain lead-out wiring connected to the drain electrode; and between the gate-drain Forming a first lead wire connecting the anode of the diode and the gate lead wire, and a second lead wire connecting the cathode of the diode between the gate and the drain and the drain lead wire.
  • the lead wiring can be formed without silicidizing the material constituting the diode between the gate and the drain and the material constituting the source electrode and the drain electrode.
  • a gate-source diode is further formed in the element isolation region having an anode connected to the source electrode and a cathode connected to the gate electrode. May be.
  • the method may further include forming a first lead wire connecting the lead wire and a third lead wire connecting the anode of the gate-source diode and the source lead wire.
  • the lead wiring can be formed without siliciding the material constituting the diode between the gate and the source and the material constituting the source electrode and the drain electrode.

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Abstract

　半導体装置は、ＨＥＭＴ（１０、２０－２１、３０-３２）と、ダイオード（６０、７０）とを備える。ＨＥＭＴは、２次元電子ガスが生成されるチャネル層であるＧａＮ層（１３）と、前記ＧａＮ層の上のバリア層であるＡｌＧａＮ層（１４）とを含んだ基板（１０）と、前記ＡｌＧａＮ層の上に、前記ＡｌＧａＮ層とオーミック接触したソース電極（３０）と、前記ＡｌＧａＮ層の上に前記ソース電極から離間して設けられ、前記ＡｌＧａＮ層とオーミック接触したドレイン電極（３１）と、前記ソース電極と前記ドレイン電極との間の前記ＡｌＧａＮ層の上に形成された層間絶縁膜（２０、２１）と、前記層間絶縁膜の上に形成されたゲート電極（３２）とを有する。前記基板は、前記ＧａＮ層に前記２次元電子ガスが生成される活性層領域（４０）を有する。前記ダイオードは、前記ゲート電極に電気的に接続されているアノードと、前記ドレイン電極に電気的に接続されたカソードとを有する。

Description

半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１１年１０月３１日に出願された日本出願番号２０１１－２３９０４４号に基づくもので、ここにその記載内容を援用する。
　本開示は、窒化ガリウム（ＧａＮ）系の高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）構造を備えた半導体装置およびその製造方法に関するものである。
　窒化ガリウム（ＧａＮ）に代表される窒化物半導体は、バンドギャップがＧａＮで３．４ｅＶ、ＡｌＮで６．２ｅＶと非常に広いバンドギャップを持つ半導体である。さらにＧａＮは絶縁破壊電界および電子の飽和ドリフト速度がＧａＡｓやＳｉ等の他の半導体に比べて、２倍から３倍大きいという特徴を有している。
　また、窒化物半導体は、アルミニウム（Ａｌ）、インジウム（Ｉｎ）を用いることで種種の多元混晶半導体を形成し、異なるバンドギャップをもつ半導体を積層することでヘテロ構造を設計することができる。　例えば、Ｃ軸方向においてＡｌ組成比２５％の窒化アルミニウムガリウムと窒化ガリウムのヘテロ界面には、自然分極と格子不整合の歪みで生じるピエゾ分極から１．０×１０１３ｃｍ－２以上の非常に大きなシートキャリア濃度が得られることが知られている。この高濃度の２次元電子ガス（two dimensional electron gas：2DEG）を利用したＡｌＧａＮ／ＧａＮのＨＥＭＴにおいては、Ｓｉ系デバイスの１０倍、同じ化合物半導体のＡｌＧａＡｓ／ＧａＡｓ系の２ＤＥＧと比べても約４倍と非常に大きく高い駆動能力が示される。　さらに窒化物半導体は、その素材のもつ能力の高さから、オン抵抗、耐圧の素子リミットとして、２００Ｖ耐圧をもつデバイスにおいて、Ｓｉを用いたＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）の１／１０、ＩＧＢＴ（絶縁ゲート倍ポートトランジスタ）の１／３以下の低オン抵抗化が実現されている（例えば、非特許文献１参照）。
　しかしながら、ＧａＮ－ＨＥＭＴを誘導負荷のある電源や誘導負荷モータを有するインバータ等に応用する場合には以下のような問題がある。
　ＨＥＭＴに誘導性負荷が接続された場合、ターンオフした際に誘導性負荷に蓄積したエネルギーを回路内で消費する必要がある。ここで、エネルギーは自己インダクタンスをＬとし電流をＩとするとＥ＝（１／２）×ＬＩ２で表される。Ｓｉを用いたＭＯＳＦＥＴは、デバイス構造にドレイン－ソース間に逆並列に接続された寄生ダイオードを有している。寄生ダイオードのカソードはドレインに接続され、アノードはソースに接続されている。ＭＯＳＦＥＴをオフしたときは、寄生ダイオードのアバランシェ領域を利用して、誘導性負荷からのエネルギーを消費することができるため、比較的大きなアバランシェエネルギー耐量を有する。
　アバランシェエネルギー耐量とは、デバイスの破壊耐性の指標であり、誘導性負荷に蓄積されたエネルギーをデバイスで消費した場合、デバイスが破壊に至らすに消費できる最大エネルギーと定義される。
　一方、ＧａＮ－ＨＥＭＴやＧａＡｓ－ＨＥＭＴ等の化合物半導体の電界効果トランジスタデバイスは、通常、Ｐ型領域を持たないため、寄生ダイオード構造を持たず、誘導性負荷からのエネルギーを素子内部で消費できず、ゲート・ドレイン間耐圧（ＢＶｇｄ）、またソースドレインオフ間耐圧（ＢＶｄｓｏｆｆ）を上回り素子破壊に至る。したがって、インバータ等、自己インダクタンスＬを持つ誘導性負荷のシステムでは、保護素子とともに用いられるのが通例である。
　図１０（ａ）および図１０（ｂ）は、保護素子接続の一例を示した図である。図１０（ａ）はダイオードがソース－ドレイン間に接続された例であり、図１０（ｂ）はダイオードがゲート－ドレイン間、およびゲート－ソース間に接続された例である。
　図１０（ａ）に示された接続形態は例えば特開２００９－１６４１５８号公報に記載されたものであるが、ダイオードにＭＯＳＦＥＴの定格電流と同様の電流容量が要求されるため、保護素子の占有面積が大きくなるという欠点がある。
　また、図１０（ｂ）に示された接続形態はＧａＮ－ＨＥＭＴでは未だ提案されていないものの、ＩＧＢＴ素子の保護回路と同等の接続形態である。これは、ゲート－ドレイン間電圧が上昇すると、ゲート－ドレイン間のツェナーダイオードが働き、同時にゲート－ソース間のダイオードも働く。このためゲート電圧が持ち上がり、チャネルが開いてアバランシェエネルギーが放出される仕組みの接続である。
　ＩＧＢＴ素子に接続された誘導負荷のエネルギーでドレイン電圧が増大したとき、ゲート電圧にそのドレイン電圧を変調して伝達することでチャネルが開き、アバランシェエネルギーを放出する仕組みのため、大きな保護素子を必要としない利点を持つ。
　そこで、ＧａＮ－ＨＥＭＴについてもＩＧＢＴ素子と同様に保護素子としてダイオードを設けることが考えられる。ＩＧＢＴ素子の保護素子はＳｉダイオードで構成されるため、これと同様にＧａＮ層の上にダイオードとなる例えばポリシリコンを形成することが自然である。ＧａＮ層は半絶縁性なので、ＧａＮ層の上にポリシリコン層を直接形成できるが、シリコンがＧａＮ層に進入してドーパントになってしまう。これを回避するため、ＧａＮ層の上に絶縁層を介してポリシリコン層を直接形成することになるが、ＧａＮ層、絶縁層、およびポリシリコン層による寄生容量が形成されてしまう。
　以上のように、ＧａＮ－ＨＥＭＴにダイオード構造を設けることは困難であり、もちろん今日までＧａＮ－ＨＥＭＴに適した保護ダイオード構造が示されたことはなかった。
W. Saito et al., "High Breakdown Voltage AlGaN-GaN Power-HEMT Design and High CurrentDensity Switching Behavior", IEEE Transactions on Electron Devices, Vol. 50, No. 12,pp.2528-2531, 2003
　本開示は、窒化ガリウム（ＧａＮ）系のＨＥＭＴを保護するダイオード構造を備えた半導体装置を提供することを第１の目的とする。また、その製造方法を提供することを第２の目的とする。
　本開示の第一の態様において、半導体装置は、高電子移動度トランジスタと、ダイオードとを備えている。高電子移動度トランジスタは、２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層と、前記窒化ガリウム層の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層と、を含んだ基板と、前記窒化アルミニウムガリウム層の上に設けられていると共に、前記窒化アルミニウムガリウム層とオーミック接触したソース電極と、前記窒化アルミニウムガリウム層の上に前記ソース電極から離間して設けられていると共に、前記窒化アルミニウムガリウム層とオーミック接触したドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記窒化アルミニウムガリウム層の上に形成された層間絶縁膜と、前記層間絶縁膜の上に形成されたゲート電極と、を有する。前記基板は、前記窒化ガリウム層に前記２次元電子ガスが生成される活性層領域を有する。前記ダイオードは、前記ゲート電極に電気的に接続されているアノードと、前記ドレイン電極に電気的に接続されたカソードとを有する。前記ダイオードは、ゲート－ドレイン間のダイオードを提供する。
　上記の半導体装置において、ゲート－ドレイン間のダイオードによってゲート電極にドレイン電極の電圧を伝えることができるので、窒化ガリウム系の高電子移動度トランジスタのチャネルを通してエネルギーを流すことができる。したがって、ダイオードによって窒化ガリウム系の高電子移動度トランジスタを保護することができる。
　本開示の第二の態様において、本開示の第一の態様の半導体装置の製造方法は、前記基板を用意し、前記基板のうち前記活性層領域を除いた少なくとも一部に、前記活性層領域とは電気的に分離される素子分離領域を形成し、前記基板のうち前記活性層領域に前記高電子移動度トランジスタを形成し、前記素子分離領域に、前記ゲート電極に接続されたアノードと前記ドレイン電極に接続されたカソードを有する、ゲート－ドレイン間のダイオードを形成することを含む。
　上記の製造方法において、窒化ガリウム系の高電子移動度トランジスタにダイオードを内蔵した半導体装置を得ることができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図1は、第１実施形態に係る半導体装置の平面図であり、 図２は、図１のII－II断面図であり、 図３は、図１のIII－III断面図であり、 図４は、第２実施形態に係る半導体装置の断面図であり、 図５は、第３実施形態に係る半導体装置の断面図であり、 図６は、第４実施形態に係る半導体装置の平面図であり、 図７は、図６のVII－VII断面図であり、 図８は、図６のVIII－VIII断面図であり、 図９は、第５実施形態に係る半導体装置の断面図であり、 図１０は、課題を説明するための図である。
　以下、本開示の実施形態について図に基づいて説明する。以下の各実施形態で示されるＮ型は本開示の第１導電型に対応し、Ｐ型は本開示の第２導電型に対応している。
　（第１実施形態）
　図１は、本実施形態に係る半導体装置の平面図である。また、図２は図１のII－II断面図であり、図３は図１のIII－III断面図である。図１～図３を参照して本実施形態に係る半導体装置の構成について説明する。
　まず、本実施形態に係る半導体装置は窒化ガリウム系の高電子移動度トランジスタ（以下、ＧａＮ－ＨＥＭＴという）を備えている。
　図２に示されるように、ＧａＮ－ＨＥＭＴは、支持基板１１、バッファ層１２、窒化ガリウム層１３（以下、ＧａＮ層１３という）、および窒化アルミニウムガリウム層１４（以下、ＡｌＧａＮ層１４という）が順に積層された基板１０に形成されている。
　支持基板１１は、例えば単結晶Ｓｉ基板である。バッファ層１２は、支持基板１１の格子定数とＧａＮ層１３の格子定数を合わせるための化合物層である。バッファ層１２の厚みは例えば１μｍ～２μｍである。
　ＧａＮ層１３は、２次元電子ガスを生成するチャネル層であり、バッファ層１２の上に積層されている。ＧａＮ層１３に２次元電子ガスが発生すると、２次元電子ガス層１５が形成される。ＧａＮ層１３の厚みは例えば１μｍである。
　ＡｌＧａＮ層１４は、チャネル層の電子の障壁となるバリア層であり、ＧａＮ層１３の上に積層されている。ＡｌＧａＮ層１４の厚みは例えば２０ｎｍである。
　そして、上記のような積層構造の基板１０の表面、すなわちＡｌＧａＮ層１４の表面に１００ｎｍ程度の層間絶縁膜２０が形成されている。
　層間絶縁膜２０のうちの一部が開口し、この開口部にソース電極３０とソース電極３０から離間したドレイン電極３１とが形成されている。これらソース電極３０およびドレイン電極３１は、層間絶縁膜２０が基板１０の表面の面方向と平行な一方向に沿って開口しており、その開口部に延設されている。したがって、ソース電極３０およびドレイン電極３１はＡｌＧａＮ層１４の上に設けられている。
　なお、ソース電極３０とドレイン電極３１とは離間しているので、これらソース電極３０とドレイン電極３１との間のＡｌＧａＮ層１４の上には当然層間絶縁膜２０が設けられている。
　ソース電極３０およびドレイン電極３１は、ＡｌＧａＮ層１４とオーミック接触したオーミックメタルである。オーミックメタルとして、例えばＴｉ／Ａｌ層が形成されている。
　また、ソース電極３０とドレイン電極３１との間の層間絶縁膜２０の上に上述の一方向に沿ってゲート電極３２が形成されている。ゲート電極３２は、例えばＮｉで形成されたショットキー電極である。
　したがって、図２に示されるように、２つのドレイン電極３１の間に１つのソース電極３０が配置されている。そして、一方のドレイン電極３１とソース電極３０との間に一方のゲート電極３２が配置されている。また、他方のドレイン電極３１とソース電極３０との間に他方のゲート電極３２が配置されている。
　上記の構成において、基板１０のうちＧａＮ層１３に２次元電子ガスが発生する２次元電子ガス層１５の領域が活性層領域４０として機能する。すなわち、活性層領域４０はＧａＮ－ＨＥＭＴが動作するアクティブ領域である。この活性層領域４０は、図１に示されるように、四角形状に区画されている。
　一方、基板１０のうち活性層領域４０を除いた領域の少なくとも一部が、活性層領域４０とは電気的に分離された素子分離領域５０となっている。本実施形態では、活性層領域４０を除いた他の領域は全て素子分離領域５０となっている。
　そして、素子分離領域５０は、当該素子分離領域５０におけるＧａＮ層１３とＡｌＧａＮ層１４とにＡｒイオンやＮイオンがイオン注入されたことにより、ＧａＮ層１３およびＡｌＧａＮ層１４に素子分離層５１が形成されている。これにより、素子分離領域５０は活性層領域４０とは電気的に分離されている。図２に示されるように、基板１０におけるイオン注入の深さはＧａＮ層１３に達する深さである。具体的には、ＧａＮ層１３の２次元電子ガス層１５よりも深くイオン注入されている。このように、素子分離領域５０はイオン注入によってＧａＮ－ＨＥＭＴが動作しないようにされた領域である。
　図２に示されるように、ソース電極３０の上にはソース引き出し配線３３が設けられている。このソース引き出し配線３３は、図１に示されるように、ソース電極３０の延設方向の一方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。
　また、図２に示されるように、ドレイン電極３１の上にはドレイン引き出し配線３４が設けられている。図１に示されるように、ドレイン引き出し配線３４は、ソース電極３０の延設方向の他方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。
　図１に示されるように、ゲート電極３２はゲート引き出し配線３５に接続されている。このゲート引き出し配線３５は、ソース電極３０の延設方向の他方の方向に引き出され、層間絶縁膜２０上においてソース電極３０の延設方向に垂直な方向の一方の方向に引き回されていると共に端部がパッド状にレイアウトされている。ゲートパッドはドレインパッドとソースパッドとの間に配置されている。すなわち、ゲート電極３２はソース引き出し配線３３およびドレイン引き出し配線３４と同じ工程で形成された電極であり、その一部が配線として機能する。なお、各パッドはワイヤ等を介して図示しない外部回路と電気的に接続される。
　そして、基板１０上には、アノードがゲート電極３２に電気的に接続されていると共にカソードがドレイン電極３１に電気的に接続されたゲート－ドレイン間のダイオード６０が設けられている。また、基板１０上には、アノードがソース電極３０に電気的に接続されていると共にカソードがゲート電極３２に電気的に接続されたゲート－ソース間のダイオード６１が設けられている。
　これらのダイオード６０、６１は、基板１０のうち活性層領域４０とは電気的に分離された素子分離領域５０に配置されている。具体的には、各ダイオード６０、６１は、ソース電極３０の延設方向に垂直な方向の他方の方向に位置する層間絶縁膜２０上にそれぞれ配置されている。
　図１に示されるように、各ダイオード６０、６１は、ポリシリコンにより形成されたＮ型層６２とＰ型層６３とが交互に配置された電気的接続により構成されている。これらＮ型層６２およびＰ型層６３は、ソース電極３０の延設方向に沿って交互に繰り返し配置されている。
　そして、ゲート－ドレイン間のダイオード６０のアノードはゲート引き出し配線３５から引き出された第１引き出し配線３６を介してゲート電極３２に電気的に接続されている。また、ゲート－ドレイン間のダイオード６０のカソードはドレイン引き出し配線３４から引き出された第２引き出し配線３７を介してドレイン電極３１に電気的に接続されている。
　また、図２に示されるように、第１引き出し配線３６および第２引き出し配線３７の端部は、ダイオード６０を構成するポリシリコンの上に配置されている。このように、ダイオード６０の引き出し配線として、ソース電極３０やドレイン電極３１と同じＴｉ／Ａｌ電極ではなく、その上層の引き出し配線すなわちゲート電極３２と同じ配線を採用しているのは、次の理由による。
　ＧａＮ－ＨＥＭＴのオーミック材料は、上述のようにＴｉ／Ａｌ電極が一般的である。Ｔｉ／Ａｌの６００℃前後のシンタアニールでオーミックメタルが形成される。一方、ポリシリコンとＡｌは６００℃前後でシリサイド化してしまう。このため、ＧａＮ－ＨＥＭＴのオーミックメタルでダイオード６０用の電極を引き出すことは熱履歴的に障害である。このように、ダイオード６０を構成するポリシリコンにＴｉ／Ａｌ電極を接触させることができないので、ポリシリコンの引出電極はソース電極３０やドレイン電極３１の上層のソース引き出し配線３３やドレイン引き出し配線３４と同じ配線層となっている。
　また、ゲート－ソース間のダイオード６１のアノードはソース引き出し配線３３から引き出された第３引き出し配線３８を介してソース電極３０に電気的に接続されている。また、ゲート－ソース間のダイオード６１のカソードはゲート引き出し配線３５から引き出された第１引き出し配線３６を介してゲート電極３２に電気的に接続されている。
　このゲート－ソース間のダイオード６１に係る第３引き出し配線３８についても上記と同様の理由により、Ｔｉ／Ａｌ電極ではなく、ソース引き出し配線３３と同じ配線層となっている。
　次に、ゲート－ドレイン間のダイオード６０の耐圧について説明する。例えば６００Ｖ耐圧のＧａＮ－ＨＥＭＴの場合、一般にゲート－ドレイン耐圧（ＢＶｇｄ）より若干低い電圧でポリシリコンダイオードがオンするように設計される。ここでは、５００Ｖの電圧でオンされると仮定する。ポリシリコンのツェナー電圧（逆方向電圧）は一段あたり５Ｖ～６Ｖであるから、５００Ｖの電圧には８３段～１００段のダイオード６０が必要になる。
　ゲート－ドレイン間で動作するダイオード６０にはこのような高電圧が印加されるため、ダイオード動作時のリーク、または絶縁破壊を抑制する必要がある。ＧａＮ－ＨＥＭＴチャネルのアクティブ層上でポリシリコンのダイオード６０が形成された場合は、チャネルや電極との絶縁破壊に必要な絶縁膜厚（層間絶縁膜２０の膜厚）がＳｉＯ２やＳｉＮで１０μｍという非常に大きな厚みに達する。通常、ＧａＮ－ＨＥＭＴ上の絶縁膜（層間絶縁膜２０）は１μｍ以下であり、プロセスの整合性が非常に悪い。
　素子分離領域５０上にポリシリコンのダイオード６０を作製した場合は、下層のアイソレーション層が絶縁破壊抑制層になるため、絶縁破壊に必要な膜厚はほぼ０となる。この理由は、ＧａＮ－ＨＥＭＴ素子が、低抵抗（１１１）Ｓｉ基板上のＧａＮエピ層で作製され、Ｓｉ基板電極をソース電極とするため、ソース－ドレイン間耐圧は、ＧａＮ層厚に依存している。もともとのＧａＮ－ＨＥＭＴ素子で６００Ｖ動作させるために必要な耐圧は、ＧａＮエピ膜が有しているためである。したがって、上述のように、ポリシリコンのダイオード６０をＧａＮ－ＨＥＭＴの素子分離領域５０に作製する構造が必要となる。
　そして、ポリシリコンの製造方法にも因るが、ポリシリコンの不純物活性化等で必要なアニール温度（９００℃）でＧａＮ層１３にＳｉが拡散し、リーク電流因子になる場合には、その拡散防止膜としてポリシリコン／ＧａＮ間の層間絶縁膜２０は必要である。その厚さは、上述のように１００ｎｍ程度で良い。
　以上が、本実施形態に係る半導体装置の全体構成である。上記のＧａＮ－ＨＥＭＴは、例えばノーマリーオフ型で動作する。なお、図１０（ｂ）が半導体装置の等価回路となる。
　次に、上記の構造の半導体装置を製造する方法について説明する。まず、ＧａＮ層１３上にＡｌＧａＮ層１４が形成された基板１０を用意する。
　続いて、この基板１０に素子分離領域５０を形成する。本実施形態ではマスクを用いて基板１０にＡｒイオンやＮイオンをイオン注入する。ここで、イオン注入のピークの深さは、２ＤＥＧである２次元電子ガス層１５に達する深さである。これにより、基板１０のうちイオン注入が行われた領域が素子分離領域５０となり、イオン注入が行われていない領域が活性層領域４０となる。
　この後、基板１０の上すなわちＡｌＧａＮ層１４の上に１００ｎｍの層間絶縁膜２０を形成する。また、活性層領域４０に位置する層間絶縁膜２０に開口部を形成し、Ｔｉ／Ａｌ層を蒸着により形成してパターニングする。そして、６００℃でオーミックアニールを行うことでオーミックメタルであるソース電極３０およびドレイン電極３１を形成する。
　また、層間絶縁膜２０の上にＮｉ層を蒸着により形成してパターニングすることでゲート電極３２を形成する。
　次に、素子分離領域５０の層間絶縁膜２０の上にゲート－ドレイン間のダイオード６０およびゲート－ソース間のダイオード６１を形成する。すなわち、層間絶縁膜２０の上にポリシリコン層を形成し、このポリシリコン層にイオン注入を行うことでポリシリコンのＮ型層６２とＰ型層６３とを交互に繰り返し配置する。ダイオード６０の段数は耐圧に応じて適宜設定される。
　Ｎ型層６２を形成する際には、Ａｓ（ヒ素）を１１０ｋｅＶ、８×１０１５／ｃｍ２の条件でイオン注入する。また、Ｐ型層６３を形成する際には、Ｂ（ホウ素）を５０ｋｅＶ、２×１０１５／ｃｍ２の条件でイオン注入する。そして、ポリシリコンをＮ２雰囲気中、９００℃、５分の条件で活性化アニールすることにより、Ｎ型層６２およびＰ型層６３を形成する。
　続いて、ソース引き出し配線３３、ドレイン引き出し配線３４、ゲート引き出し配線３５、第１引き出し配線３６、第２引き出し配線３７、および第３引き出し配線３８の各配線を形成する。各配線としてＴｉ／Ａｌ層を形成し、図１に示されるようにパターニングする。
　このように各ダイオード６０、６１に接続される第１～第３引き出し配線３６～３８はオーミックメタルではないので、各ダイオード６０、６１を構成するポリシリコンの上に第１～第３引き出し配線３６～３８を形成したとしても、ポリシリコンがシリサイド化することはない。以上により、保護素子であるダイオード６０、６１が内蔵されたＧａＮ－ＨＥＭＴが完成する。
　次に、各ダイオード６０、６１の動作について説明する。ゲート－ドレイン間のダイオード６０は、ドレイン電極３１の電圧をゲート電極３２に伝達する。これにより、ＧａＮ－ＨＥＭＴが動作するため、チャネル層を介してエネルギーが流れ、ＧａＮ－ＨＥＭＴを保護することができる。すなわち、保護素子であるダイオード６０に電流が流れるのではなく、ＧａＮ－ＨＥＭＴに電流が流れる。このように、保護素子としてのダイオード６０は、電圧伝達手段としての役割を果たせば良いので、ダイオード６０のサイズが小さく済むという利点がある。
　一方、ゲート－ソース間のダイオード６１は、ゲート－ドレイン間のダイオード６０に電流が流れたときにゲート電極３２に接続されたドライバ回路に影響が及ばないように、ダイオード６０に流れたソースに流す役割を果たすものである。
　以上説明したように、本実施形態では、基板１０に設けた素子分離領域５０にＧａＮ－ＨＥＭＴの保護素子としてダイオード６０、６１を備えたことが特徴となっている。このように、ダイオード６０、６１は基板１０のうちＨＥＭＴが動作する領域とは異なる素子分離領域５０に配置されているので、１つの基板１０にＧａＮ－ＨＥＭＴと保護素子との両方を備えた構造を得ることができる。このようにして、窒化ガリウム系の高電子移動度トランジスタにダイオード６０を内蔵した構造を得ることができる。
　また、ダイオード６０、６１は素子分離領域５０に設けられた層間絶縁膜２０の上に配置されているので、活性化アニール時にダイオード６０、６１を構成する材料であるシリコンが基板１０に拡散してしまうことを防止することができる。このため、ダイオード６０、６１を構成する材料すなわちシリコンが基板１０のドーパントになってしまうことはない。
　なお、Ｎ型層６２が「第１導電型層」に対応し、Ｐ型層６３が「第２導電型層」に対応する。
　（第２実施形態）
　本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、基板１０に対するイオン注入によって活性層領域４０とは電気的に分離された素子分離領域５０を構成していた。本実施形態では、イオン注入ではなく、メサエッチングによって素子分離領域５０を構成していることが特徴となっている。
　図４は本実施形態に係る半導体装置の断面図であり、図１のII－II断面に相当する図である。この図に示されるように、素子分離領域５０は、当該素子分離領域５０におけるＧａＮ層１３の一部とＡｌＧａＮ層１４とがメサエッチングされている。すなわち、基板１０のうち活性層領域４０の部分が残されるように活性層領域４０の周囲がエッチングによって除去された構造である。したがって、活性層領域４０は素子分離領域５０に対して台形状に突出している。このようにして、素子分離領域５０は活性層領域４０とは電気的に分離されている。
　本実施形態に係る素子分離領域５０は、基板１０を用意した後、基板１０のうち素子分離領域５０となる領域に位置するＧａＮ層１３の一部とＡｌＧａＮ層１４とをマスクを用いたドライエッチングによってメサエッチングする。これにより、活性層領域４０とは電気的に分離された素子分離領域５０を形成することができる。なお、この後に層間絶縁膜２０を形成する工程等は第１実施形態と同じである。
　（第３実施形態）
　本実施形態では、第１、第２実施形態と異なる部分について説明する。本実施形態では、支持基板１１上の積層構造のうち活性層領域４０以外の部分を全て除去することにより、素子分離領域５０を設けていることが特徴となっている。
　図５は本実施形態に係る半導体装置の断面図であり、図１のII－II断面に相当する図である。この図に示されるように、素子分離領域５０では、当該素子分離領域５０に位置するバッファ層１２とＧａＮ層１３とＡｌＧａＮ層１４との全てが除去されている。これにより、素子分離領域５０は活性層領域４０とは電気的に分離されている。
　そして、素子分離領域５０には支持基板１１の表面にＬＯＣＯＳ膜２１が形成されている。ＬＯＣＯＳ膜２１の厚みは例えば１０μｍである。このＬＯＣＯＳ膜２１の上に保護素子である各ダイオード６０、６１が形成されている。
　したがって、本実施形態に係る素子分離領域５０は、基板１０を用意した後、基板１０のうち素子分離領域５０となる領域に位置するバッファ層１２、ＧａＮ層１３、およびＡｌＧａＮ層１４を全て除去する。これは、第２実施形態で提案したメサエッチングの一例であると言える。これにより、活性層領域４０とは電気的に分離された素子分離領域５０を形成することができる。
　この後、活性層領域４０に層間絶縁膜２０を形成し、素子分離領域５０の支持基板１１の表面にＬＯＣＯＳ膜２１を形成する。これら層間絶縁膜２０およびＬＯＣＯＳ膜２１を形成する工程は絶縁膜を形成する工程である。この後の工程すなわちソース電極３０等を形成する工程等は第１実施形態と同じである。
　なお、ＬＯＣＯＳ膜２１が「層間絶縁膜」に対応する。
　（第４実施形態）
　本実施形態では、第１～第３実施形態と異なる部分について説明する。上記各実施形態では、保護素子であるダイオード６０、６１としてポリシリコンダイオードを採用していたが、本実施形態ではショットキーレベルシフトダイオードを採用したことが特徴となっている。すなわち、電圧の伝達手段をＰＮ接合の逆方向特性を持つポリシリコンダイオードからショットキーダイオードの順方向特性を持つショットキーレベルシフトダイオードに変更した構成を提案する。
　図６は、本実施形態に係る半導体装置の平面図である。また、図７は図６のVII－VII断面図であり、図８は図６のVIII－VIII断面図である。図６～図８を参照して本実施形態に係る半導体装置の構成について説明する。
　図６に示されるように、本実施形態では、ゲート－ドレイン間のダイオード７０のアノードが第１引き出し配線３６に接続されていると共にカソードが第２引き出し配線３７に接続されている。また、ゲート－ソース間のダイオード７１のアノードが第３引き出し配線３８に接続されていると共にカソードが第１引き出し配線３６に接続されている。
　なお、ソース電極３０、ドレイン電極３１、ゲート電極、各引き出し配線のレイアウトは第１実施形態で説明したものと同じである。
　図７に示されるように、本実施形態では第１実施形態と同様に、基板１０にイオン注入された素子分離領域５０が活性層領域４０とは電気的に分離されている。そして、この素子分離領域５０に上記の各ダイオード７０、７１が配置されている。
　また、ショットキーダイオードは２ＤＥＧである２次元電子ガス層１５を使う。このため、図７に示されるように、素子分離領域５０の全体にイオン注入が施されているのではなく、素子分離領域５０において基板１０に対するダイオード７０、７１の投影部分を除いた領域にイオン注入が行われている。また、第１実施形態と同様にＧａＮ層１３の２次元電子ガス層１５よりも深くイオン注入されている。したがって、素子分離領域５０のうちイオン注入が行われたＧａＮ層１３およびＡｌＧａＮ層１４に素子分離層５１が形成されている。
　そして、図８に示されるように、各ダイオード７０、７１は、ショットキー電極７２（図８の「Ｓ」）とオーミック電極７３（図８の「Ｏ」）とにより構成されたショットキーレベルシフトダイオードとして構成されている。これらショットキー電極７２およびオーミック電極７３は基板１０の表面すなわちＡｌＧａＮ層１４の表面に直接形成されている。各ダイオード７０、７１の耐圧を確保するため、ショットキー電極７２とオーミック電極７３とは交互に繰り返し配置されている。
　第１実施形態で説明したように、６００Ｖ耐圧のＧａＮ－ＨＥＭＴの場合、ショットキーダイオードが５００Ｖの電圧でオンされると仮定する。そして、ショットキーゲートの順方向電圧（Ｖｆ）の積層で電圧を伝達する。Ｖｆ＝２Ｖ程度であるため、５００Ｖを伝達するためには２５０段のショットキーレベルシフトダイオードが必要となる。
　上記構成の半導体装置は、第１実施形態と同じ方法で製造することができる。異なる点は、素子分離領域５０のうち各ダイオード７０、７１が配置される領域を除いてイオン注入を行うことと、素子分離領域５０のうち各ダイオード７０、７１を配置する位置の層間絶縁膜２０を除去することである。
　以上のように、保護素子としてショットキーレベルシフトダイオードを採用することもできる。
　（第５実施形態）
　本実施形態では、第４実施形態と異なる部分について説明する。本実施形態では、ダイオード７０、７１としてショットキーレベルシフトダイオードを採用した構成において、素子分離領域５０にメサエッチングを施したことが特徴となっている。
　図９は、本実施形態に係る半導体装置の断面図であり、図１のIII－III断面に相当する図である。この図に示されるように、素子分離領域５０では、当該素子分離領域５０におけるＧａＮ層１３の一部とＡｌＧａＮ層１４とがメサエッチングされている。
　ここで、図９に示されるように、基板１０において素子分離領域５０に位置するＧａＮ層１３およびＡｌＧａＮ層１４の全体にメサエッチングが施されているのではなく、素子分離領域５０において基板１０に対するダイオード７０、７１の投影部分を除いた領域がメサエッチングされている。これは、上述のように、ショットキーダイオードが２ＤＥＧである２次元電子ガス層１５を使うからである。
　このように、ダイオード７０、７１としてショットキーレベルシフトダイオードを採用した構成においても、素子分離領域５０にメサエッチングを施すことで、素子分離領域５０を活性層領域４０から電気的に分離することができる。
　（他の実施形態）
　上記各実施形態で示された構成は一例であり、上記で示した構成に限定されることなく、本開示を実現できる他の構成とすることもできる。例えば、上記各実施形態ではソース引き出し配線３３や第１引き出し配線３６等の引き出し配線の材料としてＴｉ／Ａｌ層を採用していたが、これは一例であり、他の導電物質を採用しても良い。また、上記各実施形態では、ＧａＮ－ＨＥＭＴ構造のチャネル層としてバリア層よりＡｌ比率の低い窒化アルミニウムガリウム層を用いても良いし、バリア層として窒化アルミニウムインジウム層を用いても良い。さらに、基板１０を構成する支持基板１１として単結晶Ｓｉ基板が用いられていたが、サファイア基板やＳｉＣ基板等の他の基板が用いられても良い。
　上記の開示は、下記の態様を含む。
　本開示の第一の態様において、半導体装置は、高電子移動度トランジスタと、ダイオードとを備えている。高電子移動度トランジスタは、２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層と、前記窒化ガリウム層の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層と、を含んだ基板と、前記窒化アルミニウムガリウム層の上に設けられていると共に、前記窒化アルミニウムガリウム層とオーミック接触したソース電極と、前記窒化アルミニウムガリウム層の上に前記ソース電極から離間して設けられていると共に、前記窒化アルミニウムガリウム層とオーミック接触したドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記窒化アルミニウムガリウム層の上に形成された層間絶縁膜と、前記層間絶縁膜の上に形成されたゲート電極と、を有する。前記基板は、前記窒化ガリウム層に前記２次元電子ガスが生成される活性層領域を有する。前記ダイオードは、前記ゲート電極に電気的に接続されているアノードと、前記ドレイン電極に電気的に接続されたカソードとを有する。前記ダイオードは、ゲート－ドレイン間のダイオードを提供する。
　上記の半導体装置において、ゲート－ドレイン間のダイオードによってゲート電極にドレイン電極の電圧を伝えることができるので、窒化ガリウム系の高電子移動度トランジスタのチャネルを通してエネルギーを流すことができる。したがって、ダイオードによって窒化ガリウム系の高電子移動度トランジスタを保護することができる。
　代案として、前記基板は、前記活性層領域とは電気的に分離された素子分離領域を有してもよい。前記ダイオードは、前記素子分離領域に配置されている。この場合、基板のうち高電子移動度トランジスタが動作する領域とは異なる素子分離領域にダイオードを配置しているので、１つの基板に窒化ガリウム系の高電子移動度トランジスタとダイオードの両方を備えた構造を得ることができる。このようにして、窒化ガリウム系の高電子移動度トランジスタにダイオードを内蔵した構造を得ることができる。
　代案として、当該素子分離領域の前記窒化ガリウム層と前記窒化アルミニウムガリウム層は、イオン注入領域を有してもよい。前記素子分離領域は、イオン注入領域により、前記活性層領域とは電気的に分離されている。
　代案として、当該素子分離領域の前記窒化ガリウム層と前記窒化アルミニウムガリウム層は、メサエッチング領域を有してもよい。前記素子分離領域は、メサエッチング領域により、前記活性層領域とは電気的に分離されている。
　代案として、前記基板は、さらに、支持基板を有してもよい。前記素子分離領域では、基板は、前記窒化ガリウム層と前記窒化アルミニウムガリウム層のない、支持基板で構成されている。前記素子分離領域は、前記窒化ガリウム層と前記窒化アルミニウムガリウム層がないことで、前記活性層領域とは電気的に分離されている。
　代案として、前記素子分離領域は、前記窒化アルミニウムガリウム層の上に配置された前記層間絶縁膜を有してもよい。前記ダイオードは、前記層間絶縁膜の上に配置されている。この場合、ダイオードが基板の上に直接接触しないので、ダイオードを構成する材料が基板に拡散してしまうことを抑制することができる。
　代案として、前記ダイオードは、ポリシリコンにより形成され、相互に電気的に接続された第１導電型層と第２導電型層を有してもよい。この場合、ダイオードをポリシリコンで形成したとしても、ポリシリコンの不純物活性化時は層間絶縁膜によって窒化ガリウム層や窒化アルミニウムガリウム層へのシリコンの拡散を防止することができる。したがって、ポリシリコンによってダイオードを構成することができる。
　代案として、前記ダイオードは、ショットキー電極とオーミック電極とを有するショットキーレベルシフトダイオードであってもよい。このように、ショットキーダイオードの順方向特性をもつダイオードを保護素子とすることもできる。
　代案として、半導体装置は、前記ゲート電極に接続されたゲート引き出し配線と、前記ドレイン電極接続されたドレイン引き出し配線と、前記ダイオードのアノードと前記ゲート引き出し配線との間を接続する第１引き出し配線と、前記ダイオードのカソードと前記ドレイン引き出し配線との間を接続する第２引き出し配線と、をさらに備えていてもよい。このように、オーミックメタルであるソース電極やドレイン電極の一部を配線としてゲート－ドレイン間のダイオードにそのまま引き回さずに、引き出し配線を用いているので、ゲート－ドレイン間のダイオードを構成する材料とソース電極やドレイン電極を構成する材料とがシリサイド化してしまうことを防止することができる。
　代案として、半導体装置は、ゲート－ソース間のダイオードをさらに備えていてもよい。ゲート－ソース間のダイオードは、前記ソース電極に電気的に接続されたアノードと、前記ゲート電極に電気的に接続されたカソードを有する。さらには、前記基板は、前記活性層領域とは電気的に分離された素子分離領域を有してもよい。前記ゲート－ソース間のダイオードは、素子分離領域に配置されている。さらに、半導体装置は、前記ゲート電極に接続されたゲート引き出し配線と、前記ソース電極に接続されたソース引き出し配線と、前記ゲート－ソース間のダイオードのカソードと前記ゲート引き出し配線との間を接続する第１引き出し配線と、前記ゲート－ソース間のダイオードのアノードと前記ソース引き出し配線との間を接続する第３引き出し配線と、をさらに備えていてもよい。このように、オーミックメタルであるソース電極やドレイン電極の一部を配線としてゲート－ソース間のダイオードにそのまま引き回さずに、引き出し配線を用いているので、ゲート－ソース間のダイオードを構成する材料とソース電極やドレイン電極を構成する材料とがシリサイド化してしまうことを防止することができる。
　本開示の第二の態様において、本開示の第一の態様の半導体装置の製造方法は、前記基板を用意し、前記基板のうち前記活性層領域を除いた少なくとも一部に、前記活性層領域とは電気的に分離される素子分離領域を形成し、前記基板のうち前記活性層領域に前記高電子移動度トランジスタを形成し、前記素子分離領域に、前記ゲート電極に接続されたアノードと前記ドレイン電極に接続されたカソードを有する、ゲート－ドレイン間のダイオードを形成することを含む。
　上記の製造方法において、窒化ガリウム系の高電子移動度トランジスタにダイオードを内蔵した半導体装置を得ることができる。
　代案として、前記素子分離領域の形成において、前記基板のうち前記素子分離領域の前記窒化ガリウム層と前記窒化アルミニウムガリウム層とにイオン注入することにより、前記素子分離領域を形成してもよい。
　代案として、前記素子分離領域の形成において、前記基板のうち前記素子分離領域の前記窒化ガリウム層と前記窒化アルミニウムガリウム層とをメサエッチングすることにより、前記素子分離領域を形成してもよい。
　代案として、前記基板は、さらに、支持基板を有してもよい。前記素子分離領域の形成において、前記基板のうち前記素子分離領域の前記窒化ガリウム層と前記窒化アルミニウムガリウム層との全てを除去する。前記素子分離領域は、前記窒化ガリウム層と前記窒化アルミニウムガリウム層がないことで、前記活性層領域とは電気的に分離されている。
　代案として、前記素子分離領域の形成は、前記窒化アルミニウムガリウム層の上に前記層間絶縁膜を形成することを含んでいてもよい。前記ゲート－ドレイン間のダイオードの形成において、前記層間絶縁膜の上に前記ゲート－ドレイン間のダイオードを形成する。これによると、ダイオードを基板の上に直接接触させないように形成できるので、ダイオードを構成する材料が基板に拡散することを抑制することができる。
　代案として、前記ゲート－ドレイン間のダイオードの形成において、ポリシリコンの第１導電型層と第２導電型層とを有するポリシリコンダイオードを形成してもよい。
　代案として、前記ゲート－ドレイン間のダイオードの形成において、ショットキー電極とオーミック電極とを有するショットキーレベルシフトダイオードを形成してもよい。
　代案として、半導体装置の製造方法は、前記ゲート－ドレイン間のダイオードの形成の後、前記ゲート電極に接続されるゲート引き出し配線と、前記ドレイン電極接続されるドレイン引き出し配線と、前記ゲート－ドレイン間のダイオードのアノードと前記ゲート引き出し配線とを接続する第１引き出し配線と、前記ゲート－ドレイン間のダイオードのカソードと前記ドレイン引き出し配線とを接続する第２引き出し配線と、を形成することをさらに含んでもよい。これにより、ゲート－ドレイン間のダイオードを構成する材料とソース電極やドレイン電極を構成する材料とがシリサイド化させずに引き出し配線を形成することができる。
　代案として、前記ゲート－ドレイン間のダイオードの形成において、前記素子分離領域に、前記ソース電極に接続されたアノードと前記ゲート電極に接続されたカソードを有する、ゲート－ソース間のダイオードをさらに形成してもよい。
　代案として、前記ゲート－ソース間のダイオードの形成において、前記ゲート電極に接続されるゲート引き出し配線と、前記ソース電極に接続されるソース引き出し配線と、前記ゲート－ソース間のダイオードのカソードと前記ゲート引き出し配線とを接続する第１引き出し配線と、前記ゲート－ソース間のダイオードのアノードと前記ソース引き出し配線とを接続する第３引き出し配線と、を形成することをさらに含んでもよい。これにより、ゲート－ソース間のダイオードを構成する材料とソース電極やドレイン電極を構成する材料とがシリサイド化させずに引き出し配線を形成することができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (22)

  1. 　高電子移動度トランジスタ（１０、２０－２１、３０-３２）と、
    　ダイオード（６０、７０）とを備えている半導体装置であって、
    　高電子移動度トランジスタ（１０、２０－２１、３０-３２）は、
    　２次元電子ガスが生成されると共にチャネル層として機能する窒化ガリウム層（１３）と、前記窒化ガリウム層（１３）の上に積層されていると共に、バリア層として機能する窒化アルミニウムガリウム層（１４）と、を含んだ基板（１０）と、
    　前記窒化アルミニウムガリウム層（１４）の上に設けられていると共に、前記窒化アルミニウムガリウム層（１４）とオーミック接触したソース電極（３０）と、
    　前記窒化アルミニウムガリウム層（１４）の上に前記ソース電極（３０）から離間して設けられていると共に、前記窒化アルミニウムガリウム層（１４）とオーミック接触したドレイン電極（３１）と、
    　前記ソース電極（３０）と前記ドレイン電極（３１）との間の前記窒化アルミニウムガリウム層（１４）の上に形成された層間絶縁膜（２０、２１）と、
    　前記層間絶縁膜（２０、２１）の上に形成されたゲート電極（３２）と、を有し、
    　前記基板（１０）は、前記窒化ガリウム層（１３）に前記２次元電子ガスが生成される活性層領域（４０）を有し、
    　前記ダイオード（６０、７０）は、前記ゲート電極（３２）に電気的に接続されているアノードと、前記ドレイン電極（３１）に電気的に接続されたカソードとを有し、
    　前記ダイオード（６０、７０）は、ゲート－ドレイン間のダイオード（６０、７０）を提供する半導体装置。
  2. 　前記基板（１０）は、前記活性層領域（４０）とは電気的に分離された素子分離領域（５０）を有し、
    　前記ダイオード（６０、７０）は、前記素子分離領域（５０）に配置されている請求項１に記載の半導体装置。
  3. 　当該素子分離領域（５０）の前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）は、イオン注入領域（５１）を有し、
    　前記素子分離領域（５０）は、イオン注入領域（５１）により、前記活性層領域（４０）とは電気的に分離されている請求項２に記載の半導体装置。
  4. 　当該素子分離領域（５０）の前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）は、メサエッチング領域を有し、
    　前記素子分離領域（５０）は、メサエッチング領域により、前記活性層領域（４０）とは電気的に分離されている請求項２に記載の半導体装置。
  5. 　前記基板（１０）は、さらに、支持基板（１１）を有し、
    　前記素子分離領域（５０）では、基板（１０）は、前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）のない、支持基板（１１）で構成されており、
    　前記素子分離領域（５０）は、前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）がないことで、前記活性層領域（４０）とは電気的に分離されている請求項２に記載の半導体装置。
  6. 　前記素子分離領域（５０）は、前記窒化アルミニウムガリウム層（１４）の上に配置された前記層間絶縁膜（２０、２１）を有しており、
    　前記ダイオード（６０、７０）は、前記層間絶縁膜（２０、２１）の上に配置されている請求項２ないし５のいずれか１つに記載の半導体装置。
  7. 　前記ダイオード（６０、７０）は、ポリシリコンにより形成され、相互に電気的に接続された第１導電型層（６２）と第２導電型層（６３）を有する請求項６に記載の半導体装置。
  8. 　前記ダイオード（６０、７０）は、ショットキー電極（７２）とオーミック電極（７３）とを有するショットキーレベルシフトダイオードである請求項２ないし４のいずれか１つに記載の半導体装置。
  9. 　前記ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、
    　前記ドレイン電極（３１）接続されたドレイン引き出し配線（３４）と、
    　前記ダイオード（６０、７０）のアノードと前記ゲート引き出し配線（３５）との間を接続する第１引き出し配線（３６）と、
    　前記ダイオード（６０、７０）のカソードと前記ドレイン引き出し配線（３４）との間を接続する第２引き出し配線（３７）と、をさらに備えている請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 　ゲート－ソース間のダイオード（６１、７１）をさらに備えており、
    　ゲート－ソース間のダイオード（６１、７１）は、前記ソース電極（３０）に電気的に接続されたアノードと、前記ゲート電極（３２）に電気的に接続されたカソードを有する請求項１ないし９のいずれか１つに記載の半導体装置。
  11. 　前記基板（１０）は、前記活性層領域（４０）とは電気的に分離された素子分離領域（５０）を有し、
    　前記ゲート－ソース間のダイオード（６１、７１）は、素子分離領域（５０）に配置されている請求項１０に記載の半導体装置。
  12. 　前記ゲート電極（３２）に接続されたゲート引き出し配線（３５）と、
    　前記ソース電極（３０）に接続されたソース引き出し配線（３３）と、
    　前記ゲート－ソース間のダイオード（６１、７１）のカソードと前記ゲート引き出し配線（３５）との間を接続する第１引き出し配線（３６）と、
    　前記ゲート－ソース間のダイオード（６１、７１）のアノードと前記ソース引き出し配線（３３）との間を接続する第３引き出し配線（３８）と、をさらに備えている請求項１０または１１に記載の半導体装置。
  13. 　前記基板（１０）を用意し、
    　前記基板（１０）のうち前記活性層領域（４０）を除いた少なくとも一部に、前記活性層領域（４０）とは電気的に分離される素子分離領域（５０）を形成し、
    　前記基板（１０）のうち前記活性層領域（４０）に前記高電子移動度トランジスタ（１０、２０－２１、３０-３２）を形成し、
    　前記素子分離領域（５０）に、前記ゲート電極（３２）に接続されたアノードと前記ドレイン電極（３１）に接続されたカソードを有する、ゲート－ドレイン間のダイオード（６０、７０）を形成する請求項1に記載の半導体装置の製造方法。
  14. 　前記素子分離領域（５０）の形成において、前記基板（１０）のうち前記素子分離領域（５０）の前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とにイオン注入することにより、前記素子分離領域（５０）を形成する請求項１３に記載の半導体装置の製造方法。
  15. 　前記素子分離領域（５０）の形成において、前記基板（１０）のうち前記素子分離領域（５０）の前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）とをメサエッチングすることにより、前記素子分離領域（５０）を形成する請求項１３に記載の半導体装置の製造方法。
  16. 　前記基板（１０）は、さらに、支持基板（１１）を有し、
    　前記素子分離領域（５０）の形成において、前記基板（１０）のうち前記素子分離領域（５０）の前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）との全てを除去し、
    　前記素子分離領域（５０）は、前記窒化ガリウム層（１３）と前記窒化アルミニウムガリウム層（１４）がないことで、前記活性層領域（４０）とは電気的に分離されている請求項１３に記載の半導体装置の製造方法。
  17. 　前記素子分離領域（５０）の形成は、前記窒化アルミニウムガリウム層（１４）の上に前記層間絶縁膜（２０、２１）を形成することを含んでおり、
    　前記ゲート－ドレイン間のダイオード（６０、７０）の形成において、前記層間絶縁膜（２０、２１）の上に前記ゲート－ドレイン間のダイオード（６０、７０）を形成する請求項１３ないし１６のいずれか１つに記載の半導体装置の製造方法。
  18. 　前記ゲート－ドレイン間のダイオード（６０、７０）の形成において、ポリシリコンの第１導電型層（６２）と第２導電型層（６３）とを有するポリシリコンダイオードを形成する請求項１７に記載の半導体装置の製造方法。
  19. 　前記ゲート－ドレイン間のダイオード（６０、７０）の形成において、ショットキー電極（７２）とオーミック電極（７３）とを有するショットキーレベルシフトダイオードを形成する請求項１３ないし１５のいずれか１つに記載の半導体装置の製造方法。
  20. 　前記ゲート－ドレイン間のダイオード（６０、７０）の形成の後、前記ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、前記ドレイン電極（３１）接続されるドレイン引き出し配線（３４）と、前記ゲート－ドレイン間のダイオード（６０、７０）のアノードと前記ゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、前記ゲート－ドレイン間のダイオード（６０、７０）のカソードと前記ドレイン引き出し配線（３４）とを接続する第２引き出し配線（３７）と、を形成することをさらに含む請求項１３ないし１９のいずれか１つに記載の半導体装置の製造方法。
  21. 　前記ゲート－ドレイン間のダイオード（６０、７０）の形成において、前記素子分離領域（５０）に、前記ソース電極（３０）に接続されたアノードと前記ゲート電極（３２）に接続されたカソードを有する、ゲート－ソース間のダイオード（６１、７１）をさらに形成する請求項１３ないし２０のいずれか１つに記載の半導体装置の製造方法。
  22. 　前記ゲート－ソース間のダイオード（６１、７１）の形成において、前記ゲート電極（３２）に接続されるゲート引き出し配線（３５）と、前記ソース電極（３０）に接続されるソース引き出し配線（３３）と、前記ゲート－ソース間のダイオード（６１、７１）のカソードと前記ゲート引き出し配線（３５）とを接続する第１引き出し配線（３６）と、前記ゲート－ソース間のダイオード（６１、７１）のアノードと前記ソース引き出し配線（３３）とを接続する第３引き出し配線（３８）と、を形成することをさらに含んでいる請求項２１に記載の半導体装置の製造方法。
     
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