KR20140085543A - 반도체 장치 - Google Patents

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쇼지 미즈노
데츠 가치
츠토무 우에스기
가즈요시 도미타
겐지 이토
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가부시키가이샤 덴소
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Abstract

반도체 장치는 HEMT(10, 20―21, 30―32)와 다이오드(60, 70)를 구비한다. HEMT는 2차원 전자 가스가 생성되는 채널층인 GaN층(13)과, 상기 GaN층의 위의 배리어층인 AlGaN층(14)을 포함한 기판(10)과, 상기 AlGaN층의 위에 상기 AlGaN층과 오믹 접촉한 소스 전극(30)과, 상기 AlGaN층의 위에 상기 소스 전극으로부터 이격되어 설치되어, 상기 AlGaN층과 오믹 접촉한 드레인 전극(31)과, 상기 소스 전극과 상기 드레인 전극의 사이의 상기 AlGaN층의 위에 형성된 층간 절연막(20, 21)과, 상기 층간 절연막의 위에 형성된 게이트 전극(32)을 갖는다. 상기 기판은 상기 GaN층에 상기 2차원 전자 가스가 생성되는 활성층 영역(40)을 갖는다. 상기 다이오드는 상기 게이트 전극에 전기적으로 접속되어 있는 양극과, 상기 드레인 전극에 전기적으로 접속된 음극을 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
관련 출원의 상호 참조
본 개시는 2011년 10월 31일에 출원된 일본 출원 번호 2011―239044호에 기초하는 것으로, 여기에 그 기재 내용을 원용한다.
본 개시는 질화 갈륨(GaN)계의 고전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT) 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
질화 갈륨(GaN)으로 대표되는 질화물 반도체는 밴드 갭이 GaN에서 3. 4eV, AlN에서 6. 2eV로 매우 넓은 밴드 갭을 갖는 반도체이다. 또한, GaN은 절연 파괴 전계 및 전자의 포화 드리프트 속도가 GaAs나 Si 등의 다른 반도체에 비하여 2배에서 3배 크다는 특징을 갖고 있다.
또, 질화물 반도체는 알루미늄(Al), 인듐(In)을 이용하는 것으로 여러 가지 다원 혼정 반도체(multi-element mixed crystal semiconductor)를 형성하고, 다른 밴드 갭을 갖는 반도체를 적층하는 것으로 헤테로 구조를 설계할 수 있다. 예를 들면, C축 방향에 있어서 Al조성비 25％의 질화 알루미늄 갈륨과 질화 갈륨의 헤테로 계면에는 자연 분극과 격자 부정합의 변형으로 발생하는 피에조 분극으로부터 1. 0×1013㎝－2 이상의 매우 큰 시트 캐리어 농도가 얻어지는 것이 알려져 있다. 이 고농도의 2차원 전자 가스(two dimensional electron gas: 2DEG)를 이용한 AlGaN／GaN의 HEMT에 있어서는, Si계 디바이스의 10배, 같은 화합물 반도체의 AlGaAs／GaAs계의 2DEG와 비교해도 약 4배로 매우 크고 높은 구동 능력이 나타내어진다. 또한, 질화물 반도체는, 그 소재가 갖는 높은 능력 덕택에, 온 저항, 내압의 소자 리미트로서 200V내압을 갖는 디바이스에 있어서, Si를 이용한 MOSFET(금속―산화막―반도체 전계 효과 트랜지스터)의 1／10, IGBT(절연 게이트 바이폴라 트랜지스터)의 1／3 이하의 낮은 온 저항화(on-resistance as low)가 실현되어 있다(예를 들면, 특허 문헌 1 참조).
그러나 GaN―HEMT를 유도 부하가 있는 전원이나 유도 부하 모터를 갖는 인버터 등에 응용하는 경우에는 이하와 같은 문제가 있다.
HEMT에 유도성 부하가 접속된 경우, 턴 오프했을 때에 유도성 부하에 축적한 에너지를 회로 내에서 소비할 필요가 있다. 여기에서, 에너지는 자기 인덕턴스를 L로 하고 전류를 I로 하면, E＝(1／2)×LI2로 나타내어진다. Si를 이용한 MOSFET는 디바이스 구조에 있어서, 드레인―소스 간에 역병렬로 접속된 기생 다이오드를 갖고 있다. 기생 다이오드의 음극은 드레인에 접속되고, 양극은 소스에 접속되어 있다. MOSFET를 오프했을 때에는 기생 다이오드의 애벌란시 영역을 이용하여 유도성 부하로부터의 에너지를 소비할 수 있기 때문에 비교적 큰 애벌란시 에너지 내량(耐量)을 갖는다.
애벌란시 에너지 내량이란, 디바이스의 파괴 내성의 지표이고, 유도성 부하에 축적된 에너지를 디바이스에서 소비한 경우, 디바이스가 파괴에 이르지 않고 소비할 수 있는 최대 에너지로 정의된다.
한편, GaN―HEMT나 GaAs―HEMT 등의 화합물 반도체의 전계 효과 트랜지스터 디바이스는 통상 P형 영역을 갖지 않기 때문에 기생 다이오드 구조를 갖지 않고, 유도성 부하로부터의 에너지를 소자 내부에서 소비할 수 없어서 게이트ㆍ드레인 간 내압(BVgd), 또, 소스ㆍ드레인 오프 간 내압(BVdsoff)을 상회하여 소자 파괴에 이른다. 따라서, 인버터 등, 자기 인덕턴스(L)를 갖는 유도성 부하의 시스템에서는 보호 소자와 함께 이용되는 것이 통례이다.
도 10(a) 및 도 10(b)는 보호 소자 접속의 일례를 나타낸 도면이다. 도 10(a)는 다이오드가 소스―드레인 간에 접속된 예이고, 도 10(b)는 다이오드가 게이트―드레인 간 및 게이트―소스 간에 접속된 예이다.
도 10(a)에 나타내어진 접속 형태는 예를 들면, 특개2009―164158호 공보에 기재된 것인데, 다이오드에 MOSFET의 정격 전류와 동일한 전류 용량이 요구되기 때문에 보호 소자의 점유 면적이 커진다는 결점이 있다.
또, 도 10(b)에 나타내어진 접속 형태는 GaN―HEMT에서는 아직 제안되어 있지 않지만, IGBT소자의 보호 회로와 동등한 접속 형태이다. 이것은 게이트―드레인 간 전압이 상승하면, 게이트―드레인 간의 제너 다이오드가 작용하고, 동시에 게이트―소스 간의 다이오드도 작용한다. 이 때문에 게이트 전압이 상승하고, 채널이 열려서 애벌란시 에너지가 방출되는 구조의 접속이다.
IGBT소자에 접속된 유도 부하의 에너지에 의해 드레인 전압이 증대되었을 때, 게이트 전압에 그 드레인 전압을 변조하여 전달하는 것으로 채널이 열리고, 애벌란시 에너지를 방출하는 구조이기 때문에 큰 보호 소자를 필요로 하지 않는 잇점을 갖는다.
그래서 GaN―HEMT에 대해서도 IGBT소자와 마찬가지로 보호 소자로서 다이오드를 설치하는 것이 고려된다. IGBT소자의 보호 소자는 Si다이오드로 구성되기 때문에 이와 마찬가지로 GaN층의 위에 다이오드로 되는 예를 들면, 폴리실리콘을 형성하는 것이 자연스럽다. GaN층은 반절연성이기 때문에 GaN층의 위에 폴리실리콘층을 직접 형성할 수 있지만, 실리콘이 GaN층에 진입하여 도펀트로 되어 버린다. 이를 회피하기 위해, GaN층의 위에 절연층을 통하여 폴리실리콘층을 직접 형성하게 되지만, GaN층, 절연층 및 폴리실리콘층에 의한 기생 용량이 형성되어 버린다.
이상과 같이, GaN―HEMT에 다이오드 구조를 설치하는 것은 곤란하고, 물론, 오늘날까지 GaN―HEMT에 적합한 보호 다이오드 구조가 제안된 적은 없었다.
비특허 문헌 1: W. Saito et al., "High Breakdown Voltage AlGaN-GaN Power-HEMT Design and High Current Density Switching Behavior", IEEE Transactions on Electron Devices, Vol. 50, No. 12, pp.2528-2531, 2003
본 개시는 질화 갈륨(GaN)계의 HEMT를 보호하는 다이오드 구조를 구비한 반도체 장치를 제공하는 것을 제 1 목적으로 한다. 또, 그 제조 방법을 제공하는 것을 제 2 목적으로 한다.
본 개시의 제 1 양태에 있어서, 반도체 장치는, 고전자 이동도 트랜지스터와 다이오드를 구비하고 있다. 고전자 이동도 트랜지스터는 2차원 전자 가스가 생성되는 것과 함께, 채널층으로서 기능하는 질화 갈륨층과, 상기 질화 갈륨층의 위에 적층되어 있는 것과 함께, 배리어층으로서 기능하는 질화 알루미늄 갈륨층을 포함한 기판과, 상기 질화 알루미늄 갈륨층의 위에 설치되어 있는 것과 함께, 상기 질화 알루미늄 갈륨층과 오믹 접촉한 소스 전극과, 상기 질화 알루미늄 갈륨층의 위에 상기 소스 전극으로부터 이격되어 설치되어 있는 것과 함께, 상기 질화 알루미늄 갈륨층과 오믹 접촉한 드레인 전극과, 상기 소스 전극과 상기 드레인 전극의 사이의 상기 질화 알루미늄 갈륨층의 위에 형성된 층간 절연막과, 상기 층간 절연막의 위에 형성된 게이트 전극을 갖는다. 상기 기판은 상기 질화 갈륨층에 상기 2차원 전자 가스가 생성되는 활성층 영역을 갖는다. 상기 다이오드는 상기 게이트 전극에 전기적으로 접속되어 있는 양극과, 상기 드레인 전극에 전기적으로 접속된 음극을 갖는다. 상기 다이오드는 게이트―드레인 간의 다이오드를 제공한다.
상기의 반도체 장치에 있어서, 게이트―드레인 간의 다이오드에 의하여 게이트 전극에 드레인 전극의 전압을 전달할 수 있기 때문에 질화 갈륨계의 고전자 이동도 트랜지스터의 채널을 통하여 에너지를 흘릴 수 있다. 따라서, 다이오드에 의하여 질화 갈륨계의 고전자 이동도 트랜지스터를 보호할 수 있다.
본 개시의 제 2 양태에 있어서, 본 개시의 제 1 양태의 반도체 장치의 제조 방법은, 상기 기판을 준비하고, 상기 기판 중, 상기 활성층 영역을 제외한 적어도 일부에 상기 활성층 영역과는 전기적으로 분리되는 소자 분리 영역을 형성하고, 상기 기판 중, 상기 활성층 영역에 상기 고전자 이동도 트랜지스터를 형성하고, 상기 소자 분리 영역에, 상기 게이트 전극에 접속된 양극과 상기 드레인 전극에 접속된 음극을 갖는 게이트―드레인 간의 다이오드를 형성하는 것을 포함한다.
상기의 제조 방법에 있어서, 질화 갈륨계의 고전자 이동도 트랜지스터에 다이오드를 내장한 반도체 장치를 얻을 수 있다.
본 개시에 대해서의 상기 목적 및 그 밖의 목적, 특징이나 잇점은 첨부의 도면을 참조하면서 하기의 상세한 기술에 의해 보다 명확해진다. 그 도면은,
도 1은 제 1 실시 형태에 관련되는 반도체 장치의 평면도이고,
도 2는 도 1의 Ⅱ―Ⅱ단면도이고,
도 3은 도 1의 Ⅲ―Ⅲ단면도이고,
도 4는 제 2 실시 형태에 관련되는 반도체 장치의 단면도이고,
도 5는 제 3 실시 형태에 관련되는 반도체 장치의 단면도이고,
도 6은 제 4 실시 형태에 관련되는 반도체 장치의 평면도이고,
도 7은 도 6의 Ⅶ―Ⅶ단면도이고,
도 8은 도 6의 Ⅷ―Ⅷ단면도이고,
도 9는 제 5 실시 형태에 관련되는 반도체 장치의 단면도이고,
도 10은 과제를 설명하기 위한 도면이다.
이하, 본 개시의 실시 형태에 대하여 도면에 기초해서 설명한다. 이하의 각 실시 형태에서 나타내어지는 N형은 본 개시의 제 1 도전형에 대응하고, P형은 본 개시의 제 2 도전형에 대응해 있다.
(제 1 실시 형태)
도 1은 본 실시 형태에 관련되는 반도체 장치의 평면도이다. 또, 도 2는 도 1의 Ⅱ―Ⅱ단면도이고, 도 3은 도 1의 Ⅲ―Ⅲ단면도이다. 도 1∼도 3을 참조하여 본 실시 형태에 관련되는 반도체 장치의 구성에 대하여 설명한다.
우선, 본 실시 형태에 관련되는 반도체 장치는 질화 갈륨계의 고전자 이동도 트랜지스터(이하, GaN―HEMT라 한다)를 구비하고 있다.
도 2에 도시된 바와 같이, GaN―HEMT는 지지 기판(11), 버퍼층(12), 질화 갈륨층(13)(이하, GaN층(13)이라 한다) 및 질화 알루미늄 갈륨층(14)(이하, AlGaN층(14)이라 한다)이 차례로 적층된 기판(10)에 형성되어 있다.
지지 기판(11)은 예를 들면, 단결정 Si기판이다. 버퍼층(12)은 지지 기판(11)의 격자 정수와 GaN층(13)의 격자 정수를 맞추기 위한 화합물층이다. 버퍼층(12)의 두께는 예를 들면, 1㎛∼2㎛이다.
GaN층(13)은 2차원 전자 가스를 생성하는 채널층이고, 버퍼층(12)의 위에 적층되어 있다. GaN층(13)에 2차원 전자 가스가 발생되면, 2차원 전자 가스층(15)이 형성된다. GaN층(13)의 두께는 예를 들면, 1㎛이다.
AlGaN층(14)은 채널층의 전자의 장벽으로 되는 배리어층이고, GaN층(13)의 위에 적층되어 있다. AlGaN층(14)의 두께는 예를 들면, 20㎚이다.
그리고 상기와 같은 적층 구조의 기판(10)의 표면, 즉, AlGaN층(14)의 표면에 100㎚ 정도의 층간 절연막(20)이 형성되어 있다.
층간 절연막(20) 중의 일부가 개구하고, 이 개구부에 소스 전극(30)과, 소스 전극(30)으로부터 이격된 드레인 전극(31)이 형성되어 있다. 이들 소스 전극(30) 및 드레인 전극(31)은 층간 절연막(20)이 기판(10)의 표면의 면방향과 평행한 일방향을 따라서 개구해 있으며, 그 개구부에 연장 설치되어 있다. 따라서, 소스 전극(30) 및 드레인 전극(31)은 AlGaN층(14)의 위에 설치되어 있다.
또한, 소스 전극(30)과 드레인 전극(31)은 이격해 있기 때문에 이들 소스 전극(30)과 드레인 전극(31)의 사이의 AlGaN층(14)의 위에는 당연히 층간 절연막(20)이 설치되어 있다.
소스 전극(30) 및 드레인 전극(31)은 AlGaN층(14)과 오믹 접촉한 오믹 메탈이다. 오믹 메탈로서 예를 들면, Ti／Al층이 형성되어 있다.
또, 소스 전극(30)과 드레인 전극(31)의 사이의 층간 절연막(20)의 위에 상기의 일방향을 따라서 게이트 전극(32)이 형성되어 있다. 게이트 전극(32)은 예를 들면, Ni로 형성된 쇼트키 전극이다.
따라서, 도 2에 도시된 바와 같이, 2개의 드레인 전극(31)의 사이에 1개의 소스 전극(30)이 배치되어 있다. 그리고 한쪽의 드레인 전극(31)과 소스 전극(30)의 사이에 한쪽의 게이트 전극(32)이 배치되어 있다. 또, 다른쪽의 드레인 전극(31)과 소스 전극(30)의 사이에 다른쪽의 게이트 전극(32)이 배치되어 있다.
상기의 구성에 있어서, 기판(10) 중, GaN층(13)에 2차원 전자 가스가 발생되는 2차원 전자 가스층(15)의 영역이 활성층 영역(40)으로서 기능한다. 즉, 활성층 영역(40)은 GaN―HEMT가 동작하는 액티브 영역이다. 이 활성층 영역(40)은 도 1에 도시된 바와 같이, 사각형상으로 구획되어 있다.
한편, 기판(10) 중, 활성층 영역(40)을 제외한 영역의 적어도 일부가 활성층 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)으로 되어 있다. 본 실시 형태에서는 활성층 영역(40)을 제외한 다른 영역은 모두 소자 분리 영역(50)으로 되어 있다.
그리고 소자 분리 영역(50)은 해당 소자 분리 영역(50)에 있어서의 GaN층(13)과 AlGaN층(14)에 Ar이온이나 N이온이 이온 주입된 것에 의해 GaN층(13) 및 AlGaN층(14)에 소자 분리층(51)이 형성되어 있다. 이에 따라, 소자 분리 영역(50)은 활성층 영역(40)과는 전기적으로 분리되어 있다. 도 2에 도시된 바와 같이, 기판(10)에 있어서의 이온 주입의 깊이는 GaN층(13)에 도달하는 깊이이다. 구체적으로는, GaN층(13)의 2차원 전자 가스층(15)보다도 깊게 이온 주입되어 있다. 이와 같이, 소자 분리 영역(50)은 이온 주입에 의하여 GaN―HEMT가 동작하지 않도록 된 영역이다.
도 2에 도시된 바와 같이, 소스 전극(30)의 위에는 소스 인출 배선(33)이 설치되어 있다. 이 소스 인출 배선(33)은 도 1에 도시된 바와 같이, 소스 전극(30)의 연장 설치 방향의 한쪽 방향으로 인출되고, 층간 절연막(20) 상에서 소스 전극(30)의 연장 설치 방향에 수직인 방향의 한쪽 방향으로 끌어내어져 있는 것과 함께, 단부가 패드 형상으로 레이아웃되어 있다.
또, 도 2에 도시된 바와 같이, 드레인 전극(31)의 위에는 드레인 인출 배선(34)이 설치되어 있다. 도 1에 도시된 바와 같이, 드레인 인출 배선(34)은 소스 전극(30)의 연장 설치 방향의 다른쪽 방향으로 인출되고, 층간 절연막(20) 상에서 소스 전극(30)의 연장 설치 방향에 수직인 방향의 한쪽 방향으로 끌어내어져 있는 것과 함께, 단부가 패드 형상으로 레이아웃되어 있다.
도 1에 도시된 바와 같이, 게이트 전극(32)은 게이트 인출 배선(35)에 접속되어 있다. 이 게이트 인출 배선(35)은 소스 전극(30)의 연장 설치 방향의 다른쪽 방향으로 인출되고, 층간 절연막(20) 상에서 소스 전극(30)의 연장 설치 방향에 수직인 방향의 한쪽 방향으로 끌어내어져 있는 것과 함께, 단부가 패드 형상으로 레이아웃되어 있다. 게이트 패드는 드레인 패드와 소스 패드의 사이에 배치되어 있다. 즉, 게이트 전극(32)은 소스 인출 배선(33) 및 드레인 인출 배선(34)과 같은 공정으로 형성된 전극이고, 그 일부가 배선으로 기능한다. 또한, 각 패드는 와이어 등을 통하여 도시하지 않는 외부 회로와 전기적으로 접속된다.
그리고 기판(10) 상에는 양극이 게이트 전극(32)에 전기적으로 접속되어 있는 것과 함께, 음극이 드레인 전극(31)에 전기적으로 접속된 게이트―드레인 간의 다이오드(60)가 설치되어 있다. 또, 기판(10) 상에는 양극이 소스 전극(30)에 전기적으로 접속되어 있는 것과 함께, 음극이 게이트 전극(32)에 전기적으로 접속된 게이트―소스 간의 다이오드(61)가 설치되어 있다.
이들의 다이오드(60, 61)는 기판(10) 중, 활성층 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)에 배치되어 있다. 구체적으로는, 각 다이오드(60, 61)는 소스 전극(30)의 연장 설치 방향에 수직인 방향의 다른쪽 방향에 위치하는 층간 절연막(20) 상에 각각 배치되어 있다.
도 1에 도시된 바와 같이, 각 다이오드(60, 61)는 폴리실리콘에 의해 형성된 N형 층(62)과 P형 층(63)이 번갈아 배치된 전기적 접속에 의해 구성되어 있다. 이들 N형 층(62) 및 P형 층(63)은 소스 전극(30)의 연장 설치 방향을 따라서 번갈아 반복 배치되어 있다.
그리고 게이트―드레인 간의 다이오드(60)의 양극은 게이트 인출 배선(35)으로부터 인출된 제 1 인출 배선(36)을 통하여 게이트 전극(32)에 전기적으로 접속되어 있다. 또, 게이트―드레인 간의 다이오드(60)의 음극은 드레인 인출 배선(34)으로부터 인출된 제 2 인출 배선(37)을 통하여 드레인 전극(31)에 전기적으로 접속되어 있다.
또, 도 2에 도시된 바와 같이, 제 1 인출 배선(36) 및 제 2 인출 배선(37)의 단부는 다이오드(60)를 구성하는 폴리실리콘의 위에 배치되어 있다. 이와 같이, 다이오드(60)의 인출 배선으로서, 소스 전극(30)이나 드레인 전극(31)과 같은 Ti／Al전극은 아니고, 그 상층의 인출 배선, 즉, 게이트 전극(32)과 같은 배선을 채용하고 있는 것은 다음의 이유 때문이다.
GaN―HEMT의 오믹 재료는 상기와 같이 Ti／Al전극이 일반적이다. Ti／Al의 600℃ 전후의 신터(sinter) 어닐링으로 오믹 메탈이 형성된다. 한편, 폴리실리콘과 Al은 600℃ 전후에서 실리사이드화해 버린다. 이 때문에, GaN―HEMT의 오믹 메탈로 다이오드(60)용의 전극을 인출하는 것은 열이력적으로 장해이다. 이와 같이, 다이오드(60)를 구성하는 폴리실리콘에 Ti／Al전극을 접촉시킬 수 없기 때문에 폴리실리콘의 인출 전극은 소스 전극(30)이나 드레인 전극(31)의 상층의 소스 인출 배선(33)이나 드레인 인출 배선(34)과 같은 배선층으로 되어 있다.
또, 게이트―소스 간의 다이오드(61)의 양극은 소스 인출 배선(33)으로부터 인출된 제 3 인출 배선(38)을 통하여 소스 전극(30)에 전기적으로 접속되어 있다. 또, 게이트―소스 간의 다이오드(61)의 음극은 게이트 인출 배선(35)으로부터 인출된 제 1 인출 배선(36)을 통하여 게이트 전극(32)에 전기적으로 접속되어 있다.
이 게이트―소스 간의 다이오드(61)에 관련되는 제 3 인출 배선(38)에 대해서도 상기와 동일한 이유에 의해 Ti／Al전극은 아니고, 소스 인출 배선(33)과 같은 배선층으로 되어 있다.
다음으로, 게이트―드레인 간의 다이오드(60)의 내압에 대하여 설명한다. 예를 들면, 600V 내압의 GaN―HEMT의 경우, 일반적으로 게이트―드레인 내압(BVgd)보다 약간 낮은 전압에서 폴리실리콘 다이오드가 온하도록 설계된다. 여기에서는 500V의 전압에서 온된다고 가정한다. 폴리실리콘의 제너 전압(역방향 전압)은 일단(一段)당 5V∼6V이기 때문에 500V의 전압에는 83단∼100단의 다이오드(60)가 필요해진다.
게이트―드레인 간에서 동작하는 다이오드(60)에는 이와 같은 고전압이 인가되기 때문에 다이오드 동작 시의 리크, 또는 절연 파괴를 억제할 필요가 있다. GaN―HEMT채널의 액티브층 상에서 폴리실리콘의 다이오드(60)가 형성된 경우에는, 채널이나 전극의 절연 파괴에 필요한 절연 막두께(층간 절연막(20)의 막두께)가 SiO2나 SiN에서 10㎛라는 매우 큰 두께에 도달한다. 통상, GaN―HEMT 상의 절연막(층간 절연막(20))은 1㎛ 이하로, 프로세스의 정합성이 매우 나쁘다.
소자 분리 영역(50) 상에 폴리실리콘의 다이오드(60)를 제작한 경우에는, 하층의 아이솔레이션층이 절연 파괴 억제층으로 되기 때문에 절연 파괴에 필요한 막두께는 대략 0으로 된다. 이 이유는 GaN―HEMT소자가 저저항(111) Si기판 상의 GaN에피층으로 제작되고, Si기판 전극을 소스 전극으로 하기 때문에 소스―드레인 간 내압은 GaN층 두께에 의존하고 있다. 원래의 GaN―HEMT소자에서 600V 동작시키기 위해 필요한 내압은 GaN에피막이 갖고 있기 때문이다. 따라서, 상기와 같이 폴리실리콘의 다이오드(60)를 GaN―HEMT의 소자 분리 영역(50)에 제작하는 구조가 필요하게 된다.
그리고 폴리실리콘의 제조 방법에도 따르지만, 폴리실리콘의 불순물 활성화 등에서 필요한 어닐닝 온도(900℃)에서 GaN층(13)에 Si가 확산되고, 리크 전류 인자가 되는 경우에는, 그 확산 방지막으로서 폴리실리콘／GaN 간의 층간 절연막(20)이 필요하다. 그 두께는 상기와 같이 100㎚ 정도로 좋다.
이상이 본 실시 형태에 관련되는 반도체 장치의 전체 구성이다. 상기의 GaN―HEMT는 예를 들면, 노멀리 오프형(normally off type)으로 동작한다. 또한, 도 10(b)가 반도체 장치의 등가 회로로 된다.
다음으로, 상기 구조의 반도체 장치를 제조하는 방법에 대하여 설명한다. 우선, GaN층(13) 상에 AlGaN층(14)이 형성된 기판(10)을 준비한다.
이어서, 이 기판(10)에 소자 분리 영역(50)을 형성한다. 본 실시 형태에서는 마스크를 이용하여 기판(10)에 Ar이온이나 N이온을 이온 주입한다. 여기에서, 이온 주입의 피크의 깊이는 2DEG인 2차원 전자 가스층(15)에 도달하는 깊이이다. 이에 따라, 기판(10) 중, 이온 주입이 실시된 영역이 소자 분리 영역(50)으로 되고, 이온 주입이 실시되어 있지 않은 영역이 활성층 영역(40)으로 된다.
이후, 기판(10)의 위, 즉, AlGaN층(14)의 위에 100㎚의 층간 절연막(20)을 형성한다. 또, 활성층 영역(40)에 위치하는 층간 절연막(20)에 개구부를 형성하고, Ti／Al층을 증착에 의해 형성하여 패터닝한다. 그리고 600℃에서 오믹 어닐닝을 실시하는 것으로 오믹 메탈인 소스 전극(30) 및 드레인 전극(31)을 형성한다.
또, 층간 절연막(20)의 위에 Ni층을 증착에 의해 형성하여 패터닝하는 것으로 게이트 전극(32)을 형성한다.
다음으로, 소자 분리 영역(50)의 층간 절연막(20)의 위에 게이트―드레인 간의 다이오드(60) 및 게이트―소스 간의 다이오드(61)를 형성한다. 즉, 층간 절연막(20)의 위에 폴리실리콘층을 형성하고, 이 폴리실리콘층에 이온 주입을 실시하는 것으로 폴리실리콘의 N형 층(62)과 P형 층(63)을 번갈아 반복 배치한다. 다이오드(60)의 단수(the number of steps)는 내압에 따라서 적절히 설정된다.
N형 층(62)을 형성할 때에는 As(비소)를 110keV, 8×1015／㎠의 조건으로 이온 주입한다. 또, P형 층(63)을 형성할 때에는 B(붕소)를 50keV, 2×1015／㎠의 조건으로 이온 주입한다. 그리고 폴리실리콘을 N2분위기 중, 900℃, 5분의 조건으로 활성화 어닐링함으로써 N형 층(62) 및 P형 층(63)을 형성한다.
이어서, 소스 인출 배선(33), 드레인 인출 배선(34), 게이트 인출 배선(35), 제 1 인출 배선(36), 제 2 인출 배선(37) 및 제 3 인출 배선(38)의 각 배선을 형성한다. 각 배선으로서 Ti／Al층을 형성하고, 도 1에 도시된 바와 같이 패터닝한다.
이와 같이, 각 다이오드(60, 61)에 접속되는 제 1∼제 3 인출 배선(36∼38)은 오믹 메탈은 아니기 때문에 각 다이오드(60, 61)를 구성하는 폴리실리콘의 위에 제 1∼제 3 인출 배선(36∼38)을 형성했다고 해도 폴리실리콘이 실리사이드화하는 일은 없다. 이상에 의해, 보호 소자인 다이오드(60, 61)가 내장된 GaN―HEMT가 완성된다.
다음으로, 각 다이오드(60, 61)의 동작에 대하여 설명한다. 게이트―드레인 간의 다이오드(60)는 드레인 전극(31)의 전압을 게이트 전극(32)에 전달한다. 이에 따라, GaN―HEMT가 동작하기 때문에 채널층을 통하여 에너지가 흐르고, GaN―HEMT를 보호할 수 있다. 즉, 보호 소자인 다이오드(60)에 전류가 흐르는 것은 아니고, GaN―HEMT에 전류가 흐른다. 이와 같이, 보호 소자로서의 다이오드(60)는 전압 전달 수단으로서의 역할을 완수하면 좋기 때문에 다이오드(60)의 사이즈가 작게 마무리된다는 잇점이 있다.
한편, 게이트―소스 간의 다이오드(61)는 게이트―드레인 간의 다이오드(60)에 전류가 흘렀을 때에 게이트 전극(32)에 접속된 드라이버 회로에 영향이 미치지 않도록 다이오드(60)에 흐른 전류를 소스에 흘리는 역할을 완수하는 것이다.
이상 설명한 바와 같이, 본 실시 형태에서는 기판(10)에 설치한 소자 분리 영역(50)에 GaN―HEMT의 보호 소자로서 다이오드(60, 61)를 구비한 것이 특징으로 되어 있다. 이와 같이, 다이오드(60, 61)는 기판(10) 중, HEMT가 동작하는 영역과는 다른 소자 분리 영역(50)에 배치되어 있기 때문에 1개의 기판(10)에 GaN―HEMT와 보호 소자의 양쪽을 구비한 구조를 얻을 수 있다. 이와 같이 하여 질화 갈륨계의 고전자 이동도 트랜지스터에 다이오드(60)를 내장한 구조를 얻을 수 있다.
또, 다이오드(60, 61)는 소자 분리 영역(50)에 설치된 층간 절연막(20)의 위에 배치되어 있기 때문에 활성화 어닐링 시에 다이오드(60, 61)를 구성하는 재료인 실리콘이 기판(10)에 확산되어 버리는 것을 방지할 수 있다. 이 때문에, 다이오드(60, 61)를 구성하는 재료, 즉, 실리콘이 기판(10)의 도펀트로 되어 버리는 일은 없다.
또한, N형 층(62)이 “제 1 도전형 층”에 대응하고, P형 층(63)이 “제 2 도전형 층”에 대응한다.
(제 2 실시 형태)
본 실시 형태에서는 제 1 실시 형태와 다른 부분에 대하여 설명한다. 상기 제 1 실시 형태에서는 기판(10)에 대한 이온 주입에 의하여 활성층 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)을 구성하고 있었다. 본 실시 형태에서는 이온 주입은 아니고, 메사 에칭에 의하여 소자 분리 영역(50)을 구성하고 있는 것이 특징으로 되어 있다.
도 4는 본 실시 형태에 관련되는 반도체 장치의 단면도이고, 도 1의 Ⅱ―Ⅱ단면에 상당하는 도면이다. 이 도면에 도시된 바와 같이, 소자 분리 영역(50)은 해당 소자 분리 영역(50)에서의 GaN층(13)의 일부와 AlGaN층(14)이 메사 에칭되어 있다. 즉, 기판(10) 중, 활성층 영역(40)의 부분이 남겨지도록 활성층 영역(40)의 주위가 에칭에 의하여 제거된 구조이다. 따라서, 활성층 영역(40)은 소자 분리 영역(50)에 대하여 사다리꼴로 돌출해 있다. 이와 같이 하여, 소자 분리 영역(50)은 활성층 영역(40)과는 전기적으로 분리되어 있다.
본 실시 형태에 관련되는 소자 분리 영역(50)은 기판(10)을 준비한 후, 기판(10) 중, 소자 분리 영역(50)으로 되는 영역에 위치하는 GaN층(13)의 일부와 AlGaN층(14)을 마스크를 이용한 드라이 에칭에 의하여 메사 에칭한다. 이에 따라, 활성층 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)을 형성할 수 있다. 또한, 이후에 층간 절연막(20)을 형성하는 공정 등은 제 1 실시 형태와 같다.
(제 3 실시 형태)
본 실시 형태에서는 제 1, 제 2 실시 형태와 다른 부분에 대하여 설명한다. 본 실시 형태에서는 지지 기판(11) 상의 적층 구조 중, 활성층 영역(40) 이외의 부분을 모두 제거함으로써 소자 분리 영역(50)을 설치하고 있는 것이 특징으로 되어 있다.
도 5는 본 실시 형태에 관련되는 반도체 장치의 단면도이고, 도 1의 Ⅱ―Ⅱ단면에 상당하는 도면이다. 이 도면에 도시된 바와 같이, 소자 분리 영역(50)에서는 해당 소자 분리 영역(50)에 위치하는 버퍼층(12)과 GaN층(13)과 AlGaN층(14)의 전부가 제거되어 있다. 이에 따라, 소자 분리 영역(50)은 활성층 영역(40)과는 전기적으로 분리되어 있다.
그리고 소자 분리 영역(50)에는 지지 기판(11)의 표면에 LOCOS막(21)이 형성되어 있다. LOCOS막(21)의 두께는 예를 들면, 10㎛이다. 이 LOCOS막(21)의 위에 보호 소자인 각 다이오드(60, 61)가 형성되어 있다.
따라서, 본 실시 형태에 관련되는 소자 분리 영역(50)은 기판(10)을 준비한 후, 기판(10) 중, 소자 분리 영역(50)으로 되는 영역에 위치하는 버퍼층(12), GaN층(13) 및 AlGaN층(14)을 모두 제거한다. 이것은 제 2 실시 형태에서 제안한 메사 에칭의 일례라고 할 수 있다. 이에 따라, 활성층 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)을 형성할 수 있다.
이후, 활성층 영역(40)에 층간 절연막(20)을 형성하고, 소자 분리 영역(50)의 지지 기판(11)의 표면에 LOCOS막(21)을 형성한다. 이들 층간 절연막(20) 및 LOCOS막(21)을 형성하는 공정은 절연막을 형성하는 공정이다. 이후의 공정, 즉, 소스 전극(30) 등을 형성하는 공정 등은 제 1 실시 형태와 같다.
또한, LOCOS막(21)이 “층간 절연막”에 대응한다.
(제 4 실시 형태)
본 실시 형태에서는 제 1∼제 3 실시 형태와 다른 부분에 대하여 설명한다. 상기 각 실시 형태에서는 보호 소자인 다이오드(60, 61)로서 폴리실리콘 다이오드를 채용하고 있었지만, 본 실시 형태에서는 쇼트키 레벨 시프트 다이오드를 채용한 것이 특징으로 되어 있다. 즉, 전압의 전달 수단을 PN접합의 역방향 특성을 갖는 폴리실리콘 다이오드로부터 쇼트키 다이오드의 순방향 특성을 갖는 쇼트키 레벨 시프트 다이오드로 변경한 구성을 제안한다.
도 6은 본 실시 형태에 관련되는 반도체 장치의 평면도이다. 또, 도 7은 도 6의 Ⅶ―Ⅶ단면도이고, 도 8은 도 6의 Ⅷ―Ⅷ단면도이다. 도 6∼도 8을 참조하여 본 실시 형태에 관련되는 반도체 장치의 구성에 대하여 설명한다.
도 6에 도시된 바와 같이, 본 실시 형태에서는 게이트―드레인 간의 다이오드(70)의 양극이 제 1 인출 배선(36)에 접속되어 있는 것과 함께, 음극이 제 2 인출 배선(37)에 접속되어 있다. 또, 게이트―소스 간의 다이오드(71)의 양극이 제 3 인출 배선(38)에 접속되어 있는 것과 함께, 음극이 제 1 인출 배선(36)에 접속되어 있다.
또한, 소스 전극(30), 드레인 전극(31), 게이트 전극 및 각 인출 배선의 레이아웃은 제 1 실시 형태에서 설명한 것과 같다.
도 7에 도시된 바와 같이, 본 실시 형태에서는 제 1 실시 형태와 마찬가지로, 기판(10)에 이온 주입된 소자 분리 영역(50)이 활성층 영역(40)과는 전기적으로 분리되어 있다. 그리고 이 소자 분리 영역(50)에 상기의 각 다이오드(70, 71)가 배치되어 있다.
또, 쇼트키 다이오드는 2DEG인 2차원 전자 가스층(15)을 사용한다. 이 때문에, 도 7에 도시된 바와 같이, 소자 분리 영역(50)의 전체에 이온 주입이 실시되어 있는 것은 아니고, 소자 분리 영역(50)에 있어서 기판(10)에 대한 다이오드(70, 71)의 투영 부분을 제외한 영역에 이온 주입이 실시되어 있다. 또, 제 1 실시 형태와 마찬가지로, GaN층(13)의 2차원 전자 가스층(15)보다도 깊게 이온 주입되어 있다. 따라서, 소자 분리 영역(50) 중, 이온 주입이 실시된 GaN층(13) 및 AlGaN층(14)에 소자 분리층(51)이 형성되어 있다.
그리고 도 8에 도시된 바와 같이, 각 다이오드(70, 71)는 쇼트키 전극(72)(도 8의 “S”)과 오믹 전극(73)(도 8의 “O”)에 의해 구성된 쇼트키 레벨 시프트 다이오드로서 구성되어 있다. 이들 쇼트키 전극(72) 및 오믹 전극(73)은 기판(10)의 표면, 즉, AlGaN층(14)의 표면에 직접 형성되어 있다. 각 다이오드(70, 71)의 내압을 확보하기 위해, 쇼트키 전극(72)과 오믹 전극(73)은 번갈아 반복 배치되어 있다.
제 1 실시 형태에서 설명한 바와 같이, 600V 내압의 GaN―HEMT의 경우, 쇼트키 다이오드가 500V의 전압으로 온된다고 가정한다. 그리고 쇼트키 게이트의 순방향 전압(Vf)의 적층으로 전압을 전달한다. Vf＝2V 정도이기 때문에 500V를 전달하기 위해서는, 250단의 쇼트키 레벨 시프트 다이오드가 필요하게 된다.
상기 구성의 반도체 장치는 제 1 실시 형태와 같은 방법으로 제조할 수 있다. 다른 점은 소자 분리 영역(50) 중, 각 다이오드(70, 71)가 배치되는 영역을 제외하고 이온 주입을 실시하는 것과, 소자 분리 영역(50) 중, 각 다이오드(70, 71)를 배치하는 위치의 층간 절연막(20)을 제거하는 것이다.
이상과 같이, 보호 소자로서 쇼트키 레벨 시프트 다이오드를 채용할 수도 있다.
(제 5 실시 형태)
본 실시 형태에서는 제 4 실시 형태와 다른 부분에 대하여 설명한다. 본 실시 형태에서는 다이오드(70, 71)로서 쇼트키 레벨 시프트 다이오드를 채용한 구성에 있어서, 소자 분리 영역(50)에 메사 에칭을 실시한 것이 특징으로 되어 있다.
도 9는 본 실시 형태에 관련되는 반도체 장치의 단면도이고, 도 1의 Ⅲ―Ⅲ단면에 상당하는 도면이다. 이 도면에 도시된 바와 같이, 소자 분리 영역(50)에서는 해당 소자 분리 영역(50)에서의 GaN층(13)의 일부와 AlGaN층(14)이 메사 에칭되어 있다.
여기에서, 도 9에 도시된 바와 같이, 기판(10)에 있어서 소자 분리 영역(50)에 위치하는 GaN층(13) 및 AlGaN층(14)의 전체에 메사 에칭이 실시되어 있는 것은 아니고, 소자 분리 영역(50)에 있어서 기판(10)에 대한 다이오드(70, 71)의 투영 부분을 제외한 영역이 메사 에칭되어 있다. 이것은 상기와 같이, 쇼트키 다이오드가 2DEG인 2차원 전자 가스층(15)을 사용하기 때문이다.
이와 같이, 다이오드(70, 71)로서 쇼트키 레벨 시프트 다이오드를 채용한 구성에 있어서도, 소자 분리 영역(50)에 메사 에칭을 실시하는 것으로 소자 분리 영역(50)을 활성층 영역(40)으로부터 전기적으로 분리할 수 있다.
(다른 실시 형태)
상기 각 실시 형태에서 나타내어진 구성은 일례이고, 상기에서 나타낸 구성에 한정되는 것은 아니며, 본 개시를 실현할 수 있는 다른 구성으로 할 수도 있다. 예를 들면, 상기 각 실시 형태에서는 소스 인출 배선(33)이나 제 1 인출 배선(36) 등의 인출 배선의 재료로서 Ti／Al층을 채용하고 있었지만, 이것은 일례이고, 다른 도전 물질을 채용해도 좋다. 또, 상기 각 실시 형태에서는 GaN―HEMT구조의 채널층으로서 배리어층보다 Al비율이 낮은 질화 알루미늄 갈륨층을 이용해도 좋고, 배리어층으로서 질화 알루미늄 인듐층을 이용해도 좋다. 또한, 기판(10)을 구성하는 지지 기판(11)으로서 단결정 Si기판이 이용되고 있었지만, 사파이어 기판이나 SiC기판 등의 다른 기판이 이용되어도 좋다.
상기의 개시는 하기의 양태를 포함한다.
본 개시의 제 1 양태에 있어서, 반도체 장치는 고전자 이동도 트랜지스터와 다이오드를 구비하고 있다. 고전자 이동도 트랜지스터는 2차원 전자 가스가 생성되는 것과 함께, 채널층으로서 기능하는 질화 갈륨층과, 상기 질화 갈륨층의 위에 적층되어 있는 것과 함께, 배리어층으로서 기능하는 질화 알루미늄 갈륨층을 포함한 기판과, 상기 질화 알루미늄 갈륨층의 위에 설치되어 있는 것과 함께, 상기 질화 알루미늄 갈륨층과 오믹 접촉한 소스 전극과, 상기 질화 알루미늄 갈륨층의 위에 상기 소스 전극으로부터 이격되어 설치되어 있는 것과 함께, 상기 질화 알루미늄 갈륨층과 오믹 접촉한 드레인 전극과, 상기 소스 전극과 상기 드레인 전극의 사이의 상기 질화 알루미늄 갈륨층의 위에 형성된 층간 절연막과, 상기 층간 절연막의 위에 형성된 게이트 전극을 갖는다. 상기 기판은 상기 질화 갈륨층에 상기 2차원 전자 가스가 생성되는 활성층 영역을 갖는다. 상기 다이오드는 상기 게이트 전극에 전기적으로 접속되어 있는 양극과, 상기 드레인 전극에 전기적으로 접속된 음극을 갖는다. 상기 다이오드는 게이트―드레인 간의 다이오드를 제공한다.
상기의 반도체 장치에 있어서, 게이트―드레인 간의 다이오드에 의하여 게이트 전극에 드레인 전극의 전압을 전달할 수 있기 때문에 질화 갈륨계의 고전자 이동도 트랜지스터의 채널을 통하여 에너지를 흘릴 수 있다. 따라서, 다이오드에 의하여 질화 갈륨계의 고전자 이동도 트랜지스터를 보호할 수 있다.
대안으로서, 상기 기판은 상기 활성층 영역과는 전기적으로 분리된 소자 분리 영역을 가져도 좋다. 상기 다이오드는 상기 소자 분리 영역에 배치되어 있다. 이 경우, 기판 중, 고전자 이동도 트랜지스터가 동작하는 영역과는 다른 소자 분리 영역에 다이오드를 배치하고 있기 때문에 1개의 기판에 질화 갈륨계의 고전자 이동도 트랜지스터와 다이오드의 양쪽을 구비한 구조를 얻을 수 있다. 이와 같이 하여, 질화 갈륨계의 고전자 이동도 트랜지스터에 다이오드를 내장한 구조를 얻을 수 있다.
대안으로서, 해당 소자 분리 영역의 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층은 이온 주입 영역을 가져도 좋다. 상기 소자 분리 영역은 이온 주입 영역에 의해 상기 활성층 영역과는 전기적으로 분리되어 있다.
대안으로서, 해당 소자 분리 영역의 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층은 메사 에칭 영역을 가져도 좋다. 상기 소자 분리 영역은 메사 에칭 영역에 의해 상기 활성층 영역과는 전기적으로 분리되어 있다.
대안으로서, 상기 기판은 지지 기판을 더 가져도 좋다. 상기 소자 분리 영역에서는 기판은 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층이 없는 지지 기판으로 구성되어 있다. 상기 소자 분리 영역은 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층의 부재에 기인하여 상기 활성층 영역과는 전기적으로 분리되어 있다.
대안으로서, 상기 소자 분리 영역은 상기 질화 알루미늄 갈륨층의 위에 배치된 상기 층간 절연막을 가져도 좋다. 상기 다이오드는 상기 층간 절연막의 위에 배치되어 있다. 이 경우, 다이오드가 기판의 위에 직접 접촉하지 않기 때문에 다이오드를 구성하는 재료가 기판에 확산되어 버리는 것을 억제할 수 있다.
대안으로서, 상기 다이오드는 폴리실리콘에 의해 형성되고, 상호 전기적으로 접속된 제 1 도전형 층과 제 2 도전형 층을 가져도 좋다. 이 경우, 다이오드를 폴리실리콘으로 형성했다고 해도 폴리실리콘의 불순물 활성화 시에는 층간 절연막에 의하여 질화 갈륨층이나 질화 알루미늄 갈륨층으로의 실리콘의 확산을 방지할 수 있다. 따라서, 폴리실리콘에 의하여 다이오드를 구성할 수 있다.
대안으로서, 상기 다이오드는 쇼트키 전극과 오믹 전극을 갖는 쇼트키 레벨 시프트 다이오드이어도 좋다. 이와 같이, 쇼트키 다이오드의 순방향 특성을 갖는 다이오드를 보호 소자로 할 수도 있다.
대안으로서, 반도체 장치는 상기 게이트 전극에 접속된 게이트 인출 배선과, 상기 드레인 전극에 접속된 드레인 인출 배선과, 상기 다이오드의 양극과 상기 게이트 인출 배선의 사이를 접속하는 제 1 인출 배선과, 상기 다이오드의 음극과 상기 드레인 인출 배선의 사이를 접속하는 제 2 인출 배선을 더 구비하고 있어도 좋다. 이와 같이, 오믹 메탈인 소스 전극이나 드레인 전극의 일부를 배선으로 하여 게이트―드레인 간의 다이오드에 그대로 끌어내지 않고 인출 배선을 이용하고 있기 때문에 게이트―드레인 간의 다이오드를 구성하는 재료와 소스 전극이나 드레인 전극을 구성하는 재료가 실리사이드화해 버리는 것을 방지할 수 있다.
대안으로서, 반도체 장치는 게이트―소스 간의 다이오드를 더 구비하고 있어도 좋다. 게이트―소스 간의 다이오드는 상기 소스 전극에 전기적으로 접속된 양극과, 상기 게이트 전극에 전기적으로 접속된 음극을 갖는다. 나아가서는, 상기 기판은 상기 활성층 영역과는 전기적으로 분리된 소자 분리 영역을 가져도 좋다. 상기 게이트―소스 간의 다이오드는 소자 분리 영역에 배치되어 있다. 또한, 반도체 장치는 상기 게이트 전극에 접속된 게이트 인출 배선과, 상기 소스 전극에 접속된 소스 인출 배선과, 상기 게이트―소스 간의 다이오드의 음극과 상기 게이트 인출 배선의 사이를 접속하는 제 1 인출 배선과, 상기 게이트―소스 간의 다이오드의 양극과 상기 소스 인출 배선의 사이를 접속하는 제 3 인출 배선을 더 구비하고 있어도 좋다. 이와 같이, 오믹 메탈인 소스 전극이나 드레인 전극의 일부를 배선으로 하여 게이트―소스 간의 다이오드에 그대로 끌어내지 않고 인출 배선을 이용하고 있기 때문에 게이트―소스 간의 다이오드를 구성하는 재료와 소스 전극이나 드레인 전극을 구성하는 재료가 실리사이드화해 버리는 것을 방지할 수 있다.
본 개시의 제 2 양태에 있어서, 본 개시의 제 1 양태의 반도체 장치의 제조 방법은 상기 기판을 준비하고, 상기 기판 중, 상기 활성층 영역을 제외한 적어도 일부에 상기 활성층 영역과는 전기적으로 분리되는 소자 분리 영역을 형성하고, 상기 기판 중, 상기 활성층 영역에 상기 고전자 이동도 트랜지스터를 형성하고, 상기 소자 분리 영역에 상기 게이트 전극에 접속된 양극과 상기 드레인 전극에 접속된 음극을 갖는 게이트―드레인 간의 다이오드를 형성하는 것을 포함한다.
상기의 제조 방법에 있어서, 질화 갈륨계의 고전자 이동도 트랜지스터에 다이오드를 내장한 반도체 장치를 얻을 수 있다.
대안으로서, 상기 소자 분리 영역의 형성에 있어서, 상기 기판 중, 상기 소자 분리 영역의 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층에 이온 주입함으로써 상기 소자 분리 영역을 형성해도 좋다.
대안으로서, 상기 소자 분리 영역의 형성에 있어서, 상기 기판 중, 상기 소자 분리 영역의 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층을 메사 에칭함으로써 상기 소자 분리 영역을 형성해도 좋다.
대안으로서, 상기 기판은 지지 기판을 더 가져도 좋다. 상기 소자 분리 영역의 형성에 있어서, 상기 기판 중, 상기 소자 분리 영역의 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층의 전부를 제거한다. 상기 소자 분리 영역은 상기 질화 갈륨층과 상기 질화 알루미늄 갈륨층의 부재에 기인하여 상기 활성층 영역과는 전기적으로 분리되어 있다.
대안으로서, 상기 소자 분리 영역의 형성은 상기 질화 알루미늄 갈륨층의 위에 상기 층간 절연막을 형성하는 것을 포함하고 있어도 좋다. 상기 게이트―드레인 간의 다이오드의 형성에 있어서, 상기 층간 절연막의 위에 상기 게이트―드레인 간의 다이오드를 형성한다. 이에 따르면, 다이오드를 기판의 위에 직접 접촉시키지 않도록 형성할 수 있기 때문에 다이오드를 구성하는 재료가 기판에 확산되는 것을 억제할 수 있다.
대안으로서, 상기 게이트―드레인 간의 다이오드의 형성에 있어서, 폴리실리콘의 제 1 도전형 층과 제 2 도전형 층을 갖는 폴리실리콘 다이오드를 형성해도 좋다.
대안으로서, 상기 게이트―드레인 간의 다이오드의 형성에 있어서, 쇼트키 전극과 오믹 전극을 갖는 쇼트키 레벨 시프트 다이오드를 형성해도 좋다.
대안으로서, 반도체 장치의 제조 방법은 상기 게이트―드레인 간의 다이오드의 형성 후, 상기 게이트 전극에 접속되는 게이트 인출 배선과, 상기 드레인 전극에 접속되는 드레인 인출 배선과, 상기 게이트―드레인 간의 다이오드의 양극과 상기 게이트 인출 배선을 접속하는 제 1 인출 배선과, 상기 게이트―드레인 간의 다이오드의 음극과 상기 드레인 인출 배선을 접속하는 제 2 인출 배선을 형성하는 것을 더 포함해도 좋다. 이에 따라, 게이트―드레인 간의 다이오드를 구성하는 재료와 소스 전극이나 드레인 전극을 구성하는 재료가 실리사이드화되지 않고 인출 배선을 형성할 수 있다.
대안으로서, 상기 게이트―드레인 간의 다이오드의 형성에 있어서, 상기 소자 분리 영역에, 상기 소스 전극에 접속된 양극과 상기 게이트 전극에 접속된 음극을 갖는 게이트―소스 간의 다이오드를 더 형성해도 좋다.
대안으로서, 상기 게이트―소스 간의 다이오드의 형성에 있어서, 상기 게이트 전극에 접속되는 게이트 인출 배선과, 상기 소스 전극에 접속되는 소스 인출 배선과, 상기 게이트―소스 간의 다이오드의 음극과 상기 게이트 인출 배선을 접속하는 제 1 인출 배선과, 상기 게이트―소스 간의 다이오드의 양극과 상기 소스 인출 배선을 접속하는 제 3 인출 배선을 형성하는 것을 더 포함해도 좋다. 이에 따라, 게이트―소스 간의 다이오드를 구성하는 재료와 소스 전극이나 드레인 전극을 구성하는 재료가 실리사이드화되지 않고 인출 배선을 형성할 수 있다.
본 개시는 실시예에 준거하여 기술되었지만, 본 개시는 해당 실시예나 구조에 한정되는 것은 아니라고 이해된다. 본 개시는 여러 가지 변형예나 균등 범위 내의 변형도 포함한다. 덧붙여서, 여러 가지 조합이나 형태, 나아가서는 그들에 1요소만, 그 이상, 또는 그 이하를 포함하는 다른 조합이나 형태도 본 개시의 범주나 사상 범위에 들어가는 것이다.

Claims (22)

  1. 고전자 이동도 트랜지스터(10, 20―21, 30―32)와 다이오드(60, 70)를 구비하고 있는 반도체 장치로서,
    고전자 이동도 트랜지스터(10, 20―21, 30―32)는,
    2차원 전자 가스가 생성되는 것과 함께, 채널층으로서 기능하는 질화 갈륨층(13)과, 상기 질화 갈륨층(13)의 위에 적층되어 있는 것과 함께, 배리어층으로서 기능하는 질화 알루미늄 갈륨층(14)을 포함한 기판(10)과,
    상기 질화 알루미늄 갈륨층(14)의 위에 설치되어 있는 것과 함께, 상기 질화 알루미늄 갈륨층(14)과 오믹 접촉한 소스 전극(30)과,
    상기 질화 알루미늄 갈륨층(14)의 위에 상기 소스 전극(30)으로부터 이격되어 설치되어 있는 것과 함께, 상기 질화 알루미늄 갈륨층(14)과 오믹 접촉한 드레인 전극(31)과,
    상기 소스 전극(30)과 상기 드레인 전극(31)의 사이의 상기 질화 알루미늄 갈륨층(14)의 위에 형성된 층간 절연막(20, 21)과,
    상기 층간 절연막(20, 21)의 위에 형성된 게이트 전극(32)을 갖고,
    상기 기판(10)은 상기 질화 갈륨층(13)에 상기 2차원 전자 가스가 생성되는 활성층 영역(40)을 갖고,
    상기 다이오드(60, 70)는 상기 게이트 전극(32)에 전기적으로 접속되어 있는 양극과, 상기 드레인 전극(31)에 전기적으로 접속된 음극을 갖고,
    상기 다이오드(60, 70)는 게이트―드레인 간의 다이오드(60, 70)를 제공하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 기판(10)은 상기 활성층 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)을 갖고,
    상기 다이오드(60, 70)는 상기 소자 분리 영역(50)에 배치되어 있는
    반도체 장치.
  3. 제2항에 있어서,
    상기 소자 분리 영역(50)의 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)은 이온 주입 영역(51)을 갖고,
    상기 소자 분리 영역(50)은 이온 주입 영역(51)에 의해 상기 활성층 영역(40)과는 전기적으로 분리되어 있는
    반도체 장치.
  4. 제2항에 있어서,
    상기 소자 분리 영역(50)의 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)은 메사 에칭 영역을 갖고,
    상기 소자 분리 영역(50)은 메사 에칭 영역에 의해 상기 활성층 영역(40)과는 전기적으로 분리되어 있는
    반도체 장치.
  5. 제2항에 있어서,
    상기 기판(10)은 지지 기판(11)을 더 갖고,
    상기 소자 분리 영역(50)에 있어서 기판(10)은 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)이 없는 지지 기판(11)으로 구성되어 있으며,
    상기 소자 분리 영역(50)은 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)의 부재에 기인하여 상기 활성 영역(40)과는 전기적으로 분리되어 있는
    반도체 장치.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 소자 분리 영역(50)은 상기 질화 알루미늄 갈륨층(14)의 위에 배치된 상기 층간 절연막(20, 21)을 갖고 있으며,
    상기 다이오드(60, 70)는 상기 층간 절연막(20, 21)의 위에 배치되어 있는
    반도체 장치.
  7. 제6항에 있어서,
    상기 다이오드(60, 70)는 폴리실리콘에 의해 형성되고, 상호 전기적으로 접속된 제 1 도전형 층(62)과 제 2 도전형 층(63)을 갖는
    반도체 장치.
  8. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 다이오드(60, 70)는 쇼트키 전극(72)과 오믹 전극(73)을 갖는 쇼트키 레벨 시프트 다이오드인
    반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 전극(32)에 접속된 게이트 인출 배선(35)과,
    상기 드레인 전극(31)에 접속된 드레인 인출 배선(34)과,
    상기 다이오드(60, 70)의 양극과 상기 게이트 인출 배선(35) 사이를 접속하는 제 1 인출 배선(36)과,
    상기 다이오드(60, 70)의 음극과 상기 드레인 인출 배선(34) 사이를 접속하는 제 2 인출 배선(37)을 더 구비하고 있는
    반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    게이트―소스 간의 다이오드(61, 71)를 더 구비하고 있으며,
    게이트―소스 간의 다이오드(61, 71)는 상기 소스 전극(30)에 전기적으로 접속된 양극과, 상기 게이트 전극(32)에 전기적으로 접속된 음극을 갖는
    반도체 장치.
  11. 제10항에 있어서,
    상기 기판(10)은 상기 활성 영역(40)과는 전기적으로 분리된 소자 분리 영역(50)을 갖고,
    상기 게이트―소스 간의 다이오드(61, 71)는 소자 분리 영역(50)에 배치되어 있는
    반도체 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 게이트 전극(32)에 접속된 게이트 인출 배선(35)과,
    상기 소스 전극(30)에 접속된 소스 인출 배선(33)과,
    상기 게이트―소스 간의 다이오드(61, 71)의 음극과 상기 게이트 인출 배선(35)의 사이를 접속하는 제 1 인출 배선(36)과,
    상기 게이트―소스 간의 다이오드(61, 71)의 양극과 상기 소스 인출 배선(33)의 사이를 접속하는 제 3 인출 배선(38)을 더 구비하고 있는
    반도체 장치.
  13. 제 1 항에 따른 반도체 장치를 제조하는 방법으로서,
    상기 기판(10)을 준비하고,
    상기 기판(10) 중, 상기 활성층 영역(40)을 제외한 적어도 일부에 상기 활성층 영역(40)과는 전기적으로 분리되는 소자 분리 영역(50)을 형성하고,
    상기 기판(10) 중, 상기 활성 영역(40)에 상기 고전자 이동도 트랜지스터(10, 20―21, 30―32)를 형성하고,
    상기 소자 분리 영역(50)에, 상기 게이트 전극(32)에 접속된 양극과 상기 드레인 전극(31)에 접속된 음극을 갖는 게이트―드레인 간의 다이오드(60, 70)를 형성하는
    반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 소자 분리 영역(50)의 형성에 있어서, 상기 기판(10) 중, 상기 소자 분리 영역(50)의 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)에 이온 주입함으로써 상기 소자 분리 영역(50)을 형성하는
    반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 소자 분리 영역(50)의 형성에 있어서, 상기 기판(10) 중, 상기 소자 분리 영역(50)의 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)을 메사 에칭함으로써 상기 소자 분리 영역(50)을 형성하는
    반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 기판(10)은 지지 기판(11)을 더 갖고,
    상기 소자 분리 영역(50)의 형성에 있어서, 상기 기판(10) 중, 상기 소자 분리 영역(50)의 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)의 전부를 제거하고,
    상기 소자 분리 영역(50)은 상기 질화 갈륨층(13)과 상기 질화 알루미늄 갈륨층(14)의 부재에 기인하여 상기 활성층 영역(40)과는 전기적으로 분리되어 있는
    반도체 장치의 제조 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 소자 분리 영역(50)의 형성은 상기 질화 알루미늄 갈륨층(14)의 위에 상기 층간 절연막(20, 21)을 형성하는 것을 포함하고 있으며,
    상기 게이트―드레인 간의 다이오드(60, 70)의 형성에 있어서, 상기 층간 절연막(20, 21)의 위에 상기 게이트―드레인 간의 다이오드(60, 70)를 형성하는
    반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 게이트―드레인 간의 다이오드(60, 70)의 형성에 있어서, 폴리실리콘의 제 1 도전형 층(62)과 제 2 도전형 층(63)을 갖는 폴리실리콘 다이오드를 형성하는
    반도체 장치의 제조 방법.
  19. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 게이트―드레인 간의 다이오드(60, 70)의 형성에 있어서, 쇼트키 전극(72)과 오믹 전극(73)을 갖는 쇼트키 레벨 시프트 다이오드를 형성하는
    반도체 장치의 제조 방법.
  20. 제13항 내지 제19항 중 어느 한 항에 있어서,
    상기 게이트―드레인 간의 다이오드(60, 70)의 형성 후, 상기 게이트 전극(32)에 접속되는 게이트 인출 배선(35)과, 상기 드레인 전극(31)에 접속되는 드레인 인출 배선(34)과, 상기 게이트―드레인 간의 다이오드(60, 70)의 양극과 상기 게이트 인출 배선(35)을 접속하는 제 1 인출 배선(36)과, 상기 게이트―드레인 간의 다이오드(60, 70)의 음극과 상기 드레인 인출 배선(34)을 접속하는 제 2 인출 배선(37)을 형성하는 것을 더 포함하는
    반도체 장치의 제조 방법.
  21. 제13항 내지 제20항 중 어느 한 항에 있어서,
    상기 게이트―드레인 간의 다이오드(60, 70)의 형성에 있어서, 상기 소자 분리 영역(50)에, 상기 소스 전극(30)에 접속된 양극과 상기 게이트 전극(32)에 접속된 음극을 갖는 게이트―소스 간의 다이오드(61, 71)를 더 형성하는
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 게이트―소스 간의 다이오드(61, 71)의 형성에 있어서, 상기 게이트 전극(32)에 접속되는 게이트 인출 배선(35)과, 상기 소스 전극(30)에 접속되는 소스 인출 배선(33)과, 상기 게이트―소스 간의 다이오드(61, 71)의 음극과 상기 게이트 인출 배선(35)을 접속하는 제 1 인출 배선(36)과, 상기 게이트―소스 간의 다이오드(61, 71)의 양극과 상기 소스 인출 배선(33)을 접속하는 제 3 인출 배선(38)을 형성하는 것을 더 포함하고 있는
    반도체 장치의 제조 방법.
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