KR20210039893A - 갈륨 질화물-온-실리콘 디바이스 - Google Patents

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Abstract

갈륨 질화물-온-실리콘 구조물이 개시되며, 여기서 2차원 전자 가스(2DEG) 층은 적어도 2개의 2DEG 세그먼트를 포함하는 불연속 층이다. 각 2DEG 세그먼트는 또다른 2DEG 세그먼트로부터 갭에 의해 분리되어 있다. 2DEG 층은 알루미늄 갈륨 질화물 층의 일부분 위에 배치된 p-도핑된 갈륨 질화물 층에 의해 공핍될 수 있다. 추가적으로 또는 대안적으로, 구조물 내에 2DEG 층을 통해 트렌치가 형성되어 2DEG 층 내에 갭을 생성할 수 있다. 전기 컴포넌트는 갭의 적어도 일부분 위에 위치결정된다.

Description

갈륨 질화물-온-실리콘 디바이스{GALLIUM NITRIDE-ON-SILICON DEVICES}
반도체 디바이스 및 전자 디바이스의 설계자는 종종 회로 및 디바이스의 제조에 사용할 다른 재료를 찾는다. 갈륨 질화물 재료는 고주파에서 신호를 송신하는 능력 및 높은 전자 이동도를 포함한 다수의 매력적인 특성으로 인해 반도체 및 전자 디바이스에 점차적으로 사용되고 있다. 예를 들어, 갈륨 질화물 재료는 전력 변환기, 무선 주파수(radio frequency; RF) 디바이스 및 광전자 디바이스에 사용된다.
갈륨 질화물 재료로 제조된 구조물 및 디바이스는 인덕터, 커패시터, 저항기 및 변압기와 같은 전기 컴포넌트를 포함한다. 예를 들어, 전력 증폭기 디바이스는 인덕터를 포함한다. 전력 증폭기 디바이스에서 갈륨 질화물 재료의 사용에 대한 하나의 이점은 인덕터에 대한 높은 Q 값이다. Q 값은 인덕터의 품질을 나타낸다. 통상적으로, Q 값이 높은 인덕터는 Q 값이 낮은 인덕터보다 손실이 적다.
그러나, 갈륨 질화물(GaN) 구조물의 알루미늄 갈륨 질화물(AlGaN) 층 상에 인덕터가 제조될 때, Q 값은 AlGaN 층 및 GaN 층의 계면에 형성되는 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층에 의해 제한될 수 있다. 2DEG 층은 금속 층으로서 동작하며 인덕터의 Q 값에 부정적인 영향을 미친다.
이들 및 다른 일반적인 고려사항과 관련하여, 실시예들이 설명되었다. 또한, 비교적 특정 문제가 논의되었지만, 실시예는 배경에서 식별된 특정 문제를 해결하는 것으로 제한되어서는 안됨을 이해해야 한다.
본 개시는 첨부 도면과 관련하여 다음의 상세한 설명에 의해 쉽게 이해될 것이며, 여기서 유사한 참조 번호는 유사한 구조적 요소를 나타낸다:
도 1은 일부 실시예들에 따라 본 개시의 양상들이 실시될 수 있는 전자 디바이스의 블록도를 예시하고;
도 2는 일부 실시예에 따른 전기 컴포넌트 디바이스를 제조하는 예시적인 방법의 흐름도를 도시하고;
도 3은 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 1 예의 단면도를 예시하고;
도 4는 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 2 예의 단면도를 도시하고;
도 5는 도 3 및 도 4에 도시된 전기 컴포넌트 디바이스의 제 1 및 제 2 실시예를 제조하는 방법의 흐름도를 예시하고;
도 6a 내지 도 6d는 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 3 예를 제조하는 방법의 단면도를 도시하고;
도 7 내지 도 10은 도 6d에 도시된 전기 컴포넌트 디바이스의 제 3 예에 대한 대안적인 온-칩 인덕터의 단면도를 예시하고;
도 11a 내지 도 11d는 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 4 예를 제조하는 방법의 단면도를 도시하고;
도 12 내지 도 14는 일부 실시예에 따른 전기 컴포넌트 디바이스에 사용하기에 적합한 예시적인 인덕터를 예시하고;
도 15는 일부 실시예에 따라 본 개시의 양상이 실시될 수 있는 컴퓨팅 디바이스의 블록도를 도시한다.
다음의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 다양한 실시예들의 컴포넌트들은 다수의 상이한 배향으로 위치결정될 수 있기 때문에, 방향성 용어는 단지 예시의 목적으로 사용되며 결코 제한하는 것이 아니다. 집적 회로, 반도체 디바이스 또는 전자 디바이스의 층과 함께 사용될 때, 방향성 용어는 광범위하게 해석되도록 의도되며, 따라서 하나 이상의 개재하는 층 또는 다른 개재하는 피처 또는 요소의 존재를 배제하도록 해석되지 않아야 한다. 그러므로, 다른 층 상에 형성, 위에 형성, 상에 배치, 또는 위에 배치되는 것으로 본 명세서에 설명된 주어진 층은 하나 이상의 추가 층에 의해 후자 층으로부터 분리될 수 있다.
본 명세서에 기술된 실시예는 갈륨 질화물(GaN)-온-실리콘 구조물을 제공하고, 여기서 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 갭에 의해 분리된 2DEG 세그먼트들을 포함하는 불연속 층이다. 일 실시예에서, 2DEG 층은 AlGaN 층의 일부분 위에 배치된 p-도핑된 GaN 층에 의해 공핍(deplete)된다. 다른 실시예에서, 트렌치가 구조물의 전면 또는 후면으로부터 그리고 2DEG 층을 통해 구조물 내에 형성되어 2DEG 층 내에 갭을 생성한다. 개시된 갈륨 질화물(GaN)-온-실리콘 구조물에 대한 하나의 이점은 더 높은 Q 값을 갖는 온-칩(on-chip) 인덕터가 달성될 수 있다는 것이다. 추가적으로, 갈륨 질화물(GaN)-온-실리콘 구조물은 인덕터의 인덕턴스에 영향을 미지치 않거나, 실질적으로 영향을 미치지 않는다.
이들 및 다른 실시예는 도 1 내지 도 14를 참조하여 이하 논의된다. 그러나, 당업자는 이들 도면과 관련하여 본 명세서에 제공된 상세한 설명이 단지 설명을 위한 것이며 제한하는 것으로 해석되어서는 안된다는 것을 쉽게 이해할 것이다.
도 1은 일부 실시예들에 따라 본 개시의 양상들이 실시될 수 있는 전자 디바이스의 블록도를 도시한다. 전자 디바이스(100)는 하나 이상의 전기 컴포넌트 디바이스(전기 컴포넌트 디바이스(104)로 표시됨)에 동작가능하게 접속된 하나 이상의 전기 컴포넌트(전기 컴포넌트(102)로 표시됨)를 포함한다. 전기 컴포넌트(102)는 전기 컴포넌트 디바이스(104)로 신호를 송신하도록 그리고/또는 전기 컴포넌트 디바이스(104)로부터 신호를 수신하도록 구성된 하나 이상의 회로 또는 회로 컴포넌트를 포함한다. 전기 컴포넌트 디바이스(104)는 하나 이상의 인덕터, 하나 이상의 커패시터, 하나 이상의 변압기, 하나 이상의 저항기 및 이들의 조합과 같은 임의의 적합한 회로를 포함할 수 있다.
전자 디바이스(100)의 예로는 인쇄 회로 기판, 마이크로파 집적 회로(microwave integrated circuit; MIC), 모놀리식 마이크로파 집적 회로(monolithic microwave integrated circuit MMIC), 또는 다른 집적 회로 또는 전기 컴포넌트를 포함하지만 이에 제한되지는 않는다. 일 실시예에서, 전기 컴포넌트(102)는 제 1 전자 디바이스(예를 들어, 집적 회로) 내에 위치결정되고 전기 컴포넌트 디바이스(104)는 별도의 제 2 전자 디바이스 상에 위치된다. 다른 실시예에서, 전기 컴포넌트(102) 및 전기 컴포넌트 디바이스(104)는 동일한 전자 디바이스에 포함된다.
도 2는 일부 실시예에 따른 전기 컴포넌트 디바이스를 제조하는 예시적인 방법의 흐름도를 도시한다. 먼저, 블록(200)에 도시된 바와 같이, 버퍼 층이 기판 위에 형성된다. 일 실시예에서, 버퍼 층은 대략 0.01 ~ 20 마이크로미터의 두께를 갖는 갈륨 질화물 층(GaxN1-x)이고, 기판은 대략 10 ~ 1000 마이크로미터의 두께를 갖는 실리콘계 기판이다. 다른 실시예는 이들 두께로 제한되지 않는다.
다음으로, 블록(202)에 도시된 바와 같이, 제 1 층이 버퍼 층 위에 형성된다. 이어서, 제 2 층이 제 1 층 위에 형성된다(블록(204)). 일 실시예에서, 제 1 층은 대략 0.01 ~ 20 마이크로미터의 두께를 갖는 갈륨 질화물 층(GayN1-y)이고, 제 2 층은 대략 0.01 ~ 20 마이크로미터의 두께를 갖는 알루미늄 갈륨 질화물 층(AlGaN)이다. 다른 실시예는 이들 두께로 제한되지 않는다.
갈륨 질화물 층(예를 들어, 제 1 층)과 알루미늄 갈륨 질화물 층(예를 들어, 제 2 층) 사이의 계면에서, 전자는 갈륨 질화물 층으로 흐르고 계면에 축적되어 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층을 형성한다. 블록(206)에 도시된 바와 같이, 2DEG 세그먼트는 제 1 층과 제 2 층 사이의 계면에서 2DEG 층에 형성된다. 2DEG 세그먼트는 갭에 의해 분리된다. 이어서, 전기 컴포넌트가 제 2 층 위의 구조물 상에 배치된다(블록(208)).
전기 컴포넌트 디바이스에서 2DEG 세그먼트를 형성하기 위한 다양한 기술이 본 명세서에 개시된다. 도 3은 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 1 예의 단면도를 예시한다. 전기 컴포넌트 디바이스(300)는 기판(304) 위에 배치된 버퍼 층(302)을 포함한다. 상술된 바와 같이, 일 실시예에서, 버퍼 층(202)은 GaN 층이다. 버퍼 층(302)의 GaN은 격자 매칭을 위해 결정 격자를 기판(304)으로부터 버퍼 층(302)으로 점진적으로 전달하는데 사용된다. 비제한적인 예에서, 기판(304)은 고 저항 실리콘 기판이다.
제 1 층(306)이 버퍼 층(302) 위에 배치되고 제 2 층(308)이 제 1 층(306) 위에 위치결정된다. 일 실시예에서, 제 1 층(306)은 갈륨 질화물 층이고 제 2 층(308)은 알루미늄 갈륨 질화물 층(AlGaN)이다. 2DEG 층(310)은 갈륨 질화물 층(예를 들어, 제 1 층(306))과 알루미늄 갈륨 질화물 층(예를 들어, 제 2 층(308)) 사이의 계면에 형성된다.
제 3 층(312)이 제 2 층(308) 위에 배치된다. 예시적인 실시예에서, 제 3 층(312)은 대략 0.01 ~ 20 마이크로미터의 두께를 갖는 p-도핑된 갈륨 질화물 층(P-GaN)이다. 제 3 층(312)은 제 3 층이 개구부(314, 316)를 포함한다는 점에서 불연속 층이다. 따라서, 제 3 층(312)은 제 2 층(308)의 단지 일부분 위에 위치결정된다. 각각의 개구부(314, 316)는 임의의 형상을 가질 수 있고, 유전체 재료(318)가 개구부(314, 316) 내에 배치된다.
제 3 층(312)은 제 2 층(308) 상의 제 3 층(312)의 형상을 경계로 하는 아웃라인(outline) 또는 윤곽(contour)을 가진다. 제 3 층(312)은 2DEG 층(310)에서 갭(320)을 생성하여 2DEG 층(310)이 2DEG 세그먼트(322, 324)를 포함하는 불연속적인 3DEG가 되게 한다. 제 3 층(312)은 갭(320)이 제 3 층(312)의 윤곽에 대응하는 형상을 갖도록 2DEG 층(310)을 공핍시킨다. 2DEG 세그먼트(322, 324)는 제 3 층(312)이 존재하지 않는 영역에 존재한다. 도 3에 도시된 바와 같이, 2DEG 세그먼트(314, 316)는 개구부(314, 316)에 대응하는 영역에 형성된다.
하나 이상의 전기 컴포넌트(전기 컴포넌트(326)로 표시됨)가 제 3 층(312) 위에 배치된다. 일 실시예에서, 전기 컴포넌트는 (도 3에 도시된) 갭(320) 전체 위에 위치결정된다. 다른 실시예에서, 전기 컴포넌트(326)는 갭(320)의 단지 일부분 위에 놓인다. 비제한적인 예에서, 전기 컴포넌트(326)는 하나 이상의 인덕터를 포함하지만, 다른 실시예는 이 구현으로 제한되지 않는다. 전기 컴포넌트(326)의 다른 예는 하나 이상의 커패시터, 하나 이상의 저항기, 또는 하나 이상의 변압기 및 이들의 조합을 포함하지만, 이에 제한되지 않는다.
도 3에 도시된 바와 같이, 제 3 층(312)은 전기 컴포넌트(326) 아래에 놓인다. 제 3 층(312)은 임의의 적합한 치수를 가질 수 있다. 예를 들어, 일 실시예에서, 제 3 층(312)의 치수는 전기 컴포넌트(326)의 치수보다 크다. 따라서, 제 3 층(312)은 전기 컴포넌트(326)의 적어도 하나의 치수 이상으로 연장된다. 또다른 실시예에서, 제 3 층(312)의 치수는 전기 컴포넌트(326)의 치수에 실질적으로 일치한다. 일부 예에서, 제 3 층(312)의 치수는 전기 컴포넌트(326)의 치수보다 작다. 따라서, 전기 컴포넌트(326) 아래의 층은 제 3 층(312) 및 유전체 재료(318) 모두를 포함한다.
도 4는 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 2 예의 단면도를 도시한다. 전기 컴포넌트 디바이스(400)는, 제 3 층(312)이 제 3 층(312)에서 개구부(402, 404, 406, 308)를 생성하도록 패터닝되는 것을 제외하고, 도 3에 도시된 전기 컴포넌트 디바이스(300)와 유사하다. 제 3 층(312)의 개구부(402, 404, 406, 408)에 유전체 재료(318)가 배치된다.
2DEG 층(310)은 불연속 층이며, 제 3 층(312)이 존재하지 않는 영역에 대응하는 위치에 위치결정된 2DEG 세그먼트(410, 412, 414, 416)를 포함한다. 도 4에 도시된 바와 같이, 2DEG 세그먼트(410, 412, 414, 416)는 제 3 층(212)의 개구부(310, 312, 314, 316)에 대응하는 영역에 형성된다. 도 2에 도시된 바와 같이, 2DEG 세그먼트(310, 312, 314, 316) 사이의 갭은 제 3 층(312)의 윤곽에 대응하는 형상을 가진다.
도 3에 도시된 실시예와 마찬가지로, 제 3 층(312)은 임의의 적합한 치수를 가질 수 있다. 예를 들어, 일 실시예에서, 제 3 층(312)의 치수는 전기 컴포넌트(326)의 치수보다 크다. 따라서, 제 3 층(312)은 전기 컴포넌트(326)의 적어도 하나의 치수 이상으로 연장된다. 또다른 실시예에서, 제 3 층(312)의 치수는 전기 컴포넌트(326)의 치수에 실질적으로 일치한다. 일부 예에서, 제 3 층(312)의 치수는 전기 컴포넌트(326)의 치수보다 작다. 따라서, 전기 컴포넌트(326) 아래의 층은 제 3 층(312) 및 유전체 재료(318)를 포함한다.
도 5는 도 3 및 도 4에 도시된 전기 컴포넌트 디바이스의 제 1 및 제 2 실시예를 제조하는 방법의 흐름도를 예시한다. 먼저, 블록(500)에 도시된 바와 같이, 버퍼 층이 기판 위에 형성된다. 예를 들어, 일 실시예에서, 버퍼 층은 기판 상에 퇴적 또는 성장될 수 있다. 상술된 바와 같이, 일 실시예에서, 버퍼 층은 갈륨 질화물 층(GaxN1-x)이고 기판은 고 저항 실리콘 기판이다.
다음으로, 블록(502)에 도시된 바와 같이, 제 1 층이 버퍼 층 위에 형성된다. 이어서, 제 2 층이 제 1 층 위에 형성된다(블록 504). 비제한적인 예에서, 제 1 층 및 제 2 층은 기판 상에 퇴적 또는 성장될 수 있다. 일 실시예에서, 제 1 층은 갈륨 질화물 층(GayN1-y)이고 제 2 층은 알루미늄 갈륨 질화물(AlGaN) 층이다.
블록(506)에서 제 3 층이 될 층이 제 2 층 위에 형성된다. 일 실시예에서, 층은 GaN 층이다. 이어서, 층은 p형 도펀트로 도핑되고 패터닝되어 제 3 층에서 하나 이상의 개구부를 생성한다(블록 508). 예를 들어, p형 도펀트(예를 들어, 마그네슘)는 성장 공정 동안에 층으로 도입된다. 대안적으로, p형 도펀트는 p형 GaN 층(P-GaN)을 생성하기 위해 층으로 주입된다.
일 실시예에서, P-GaN 층의 하나 이상의 개구부는 P-GaN 층 위에 마스크를 형성하고 마스크를 패터닝하여 제 3 층의 개구부(들)의 위치에 대응하는 위치에서 마스크에 하나 이상의 개구부를 생성함으로써 생성된다. 이어서, 각각의 개구부에서 노출된 제 3 층의 부분은 예를 들어 화학적 에칭 또는 이온 에칭 공정을 사용하여 제거된다. 따라서, 불연속 제 3 층(예를 들어, 불연속 P-GaN 층)이 제 2 층 위에 생성된다.
다음으로, 블록(510)에 도시된 바와 같이, 유전체 재료가 제 3 층의 하나 이상의 개구부 내에 형성된다. 예를 들어, 유전체 재료는 하나 이상의 개구부로 퇴적된다. 이어서, 전기 컴포넌트는 블록(512)에서 제 3 층 위에 위치결정 또는 형성된다.
도 6a 내지 도 6d는 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 3 예를 제조하는 방법의 단면도를 예시한다. 예시된 공정은 구조물의 정면으로부터 2DEG 층에 갭을 생성한다. 도 5a에서, 버퍼 층(302)이 기판(304) 위에 형성된다. 제 1 층(306)이 버퍼 층(302) 위에 배치되고, 제 2 층(308)이 제 1 층(306) 위에 위치결정된다. 2DEG 층(500)은 제 1 층(306)과 제 2 층(308) 사이의 계면에 형성된다.
도 6b에 도시된 바와 같이, 트렌치(502)는 제 2 층(308), 2DEG 층(500) 및 제 1 층(306)을 통해 그리고 버퍼 층(302)의 일부분 내로 형성된다. 유전체 재료(318)는 트렌치(502) 내에 형성된다(도 6c). 일 실시예에서, 유전체 재료(318)는 개구부 내로 퇴적된다. 이어서, 평탄화 공정이 수행되어 구조물 상에 평면 표면을 생성한다. 비제한적인 예에서, 평탄화 공정은 화학적 기계적 연마 공정일 수 있다.
도 6d에서, 전기 컴포넌트(326)는 제 2 층(308) 위에 배치된다. 2DEG 층(500)을 통해 형성된 트렌치(도 6b의 502)는 2DEG 층(500)이 2DEG 세그먼트(504, 506)를 포함하는 불연속 층이 되게 한다. 도 6d에 도시된 바와 같이, 전기 컴포넌트(326)는 2DEG 세그먼트(504, 506) 사이의 갭(508) 위에 놓이고 갭(508) 이상으로 연장된다. 다른 실시예에서, 갭(508)의 치수는 전기 컴포넌트 디바이스(326)의 치수와 실질적으로 동등하거나, 또는 갭(508)의 적어도 하나의 치수는 전기 컴포넌트 디바이스(326)의 대응하는 치수보다 클 수 있다.
도 7 내지 도 10은 도 5d에 도시된 전기 컴포넌트 디바이스를 위한 대안적인 구조물의 단면도를 예시한다. 도 7에서, 트렌치(700)는 제 2 층(308) 및 2DEG 층(300)을 통해 그리고 제 1 층(306)의 일부분 내로 형성된다. 트렌치(700)는 도시된 실시예에서 유전체 재료(218)로 충전된다.
도 8에서, 트렌치(800)는 제 2 층(308), 2DEG 층(500) 및 제 1 층(306)을 통해 형성된다. 도 8에서 트렌치(800)는 버퍼 층(302) 내로 연장되지 않는다. 그러나, 도 9에서 트렌치(900)는 제 2 층(308), 2DEG 층(500), 제 1 층(306) 및 버퍼 층(302)을 통해 형성된다. 도 10에 도시된 바와 같이, 트렌치(1000)는 제 2 층(308), 2DEG 층(500), 제 1 층(306) 및 버퍼 층(302)을 통해 그리고 기판(204)의 일부분 내로 형성된다. 개구부는 도 9 및 도 10에 도시된 실시예에서 유전체 재료(218)로 충전된다.
도 11a 내지 도 11d는 일부 실시예에 따른 전기 컴포넌트 디바이스의 제 4 예를 제조하는 방법의 단면도를 도시한다. 예시된 공정은 구조물의 후면으로부터 2DEG 층에 갭을 형성한다. 도 11a에서, 버퍼 층(302)은 기판(304) 위에 형성된다. 제 1 층(306)은 버퍼 층(302) 위에 배치되고, 제 2 층(308)은 제 1 층(306) 위에 위치결정된다. 2DEG 층(500)은 제 1 층(306)과 제 2 층(308) 사이의 계면에 형성된다.
도 11b에 도시된 바와 같이, 트렌치(1100)는 기판(304)의 후면으로부터 기판(304), 버퍼 층(302), 제 1 층(306) 및 2DEG 층(500)을 통해 그리고 제 2 층(308)의 일부분 내로 형성된다. 도 11c에서, 트렌치(1100) 내에 유전체 재료(218)가 배치된다. 일 실시예에서, 유전체 재료(218)는 트렌치(1100) 내에 퇴적된다. 이어서, 평탄화 공정이 수행되어 구조물 상에 평면 표면을 생성한다.
도 11d에서, 전기 컴포넌트(326)는 제 2 층(308) 상에 배치된다. 2DEG 층(500)을 통해 형성된 트렌치(1100)는 2DEG 층(500)이 2DEG 세그먼트(1102, 1104)를 포함하는 불연속 층이 되게 한다. 도 11d에 도시된 바와 같이, 전기 컴포넌트(326)는 2DEG 세그먼트(1102, 1104) 사이의 갭(1106) 위에 놓이고 갭(1106) 이상으로 연장된다. 다른 실시예에서, 갭(1106)의 치수는 전기 컴포넌트 디바이스(326)의 치수와 실질적으로 동등할 수 있거나, 또는 갭(1106)의 적어도 하나의 치수는 전기 컴포넌트 디바이스(326)의 대응하는 치수보다 클 수 있다.
도 12 내지 도 14는 일부 실시예에 따른 전기 컴포넌트 디바이스에 사용하기에 적합한 예시적인 인덕터를 예시한다. 인덕터는 나선형 인덕터(1200, 1400)(도 12 및 14) 또는 직사각형 인덕터(1300)(도 13)일 수 있다. 인덕터는 2개의 단자 또는 그 이상의 단자를 가질 수 있다. 예를 들어, 도 12의 예시적인 인덕터(1200)는 2개의 단자(1202, 1204)를 가지며, 도 14에 도시된 인덕터(1400)는 4개의 단자(1402, 1404, 1406, 1408)를 가진다. 추가적으로, 인덕터는 단일 금속 층 또는 다중 금속 층으로 구성될 수 있다. 예를 들어, 인덕터(1300)는 제 1 금속 층(1302) 및 제 2 금속 층(1304)으로 구성된다.
전형적으로, 인덕터(예를 들어, 인덕터(1200, 1300, 1400))의 단자는 전기 컴포넌트 디바이스(예를 들어, 도 1의 104) 또는 전기 컴포넌트(예를 들어, 도 1의 102)의 전도성 층을 통해 전기 컴포넌트 디바이스 및/또는 전기 컴포넌트 내의 다른 회로부에 동작가능하게 접속된다. 일 실시예에서, 전도성 층은 금속 층이다. 단자는 전도성 층에 직접 접속될 수 있거나 또는 단자는 전도성 층 사이의 비아 층에서 비아에 접속될 수 있다.
도 15는 일부 실시예에 따라 본 개시의 양상이 실시될 수 있는 컴퓨팅 디바이스의 블록도를 도시한다. 기본 구성에서, 컴퓨팅 디바이스(1500)는 적어도 하나의 프로세싱 유닛(1502) 및 적어도 하나의 메모리(1504)를 포함할 수 있다. 임의의 적절한 프로세싱 유닛 또는 유닛들이 사용될 수 있다. 예시적인 프로세싱 유닛은 마이크로 프로세서, 주문형 집적 회로 및/또는 필드 프로그램가능 게이트 어레이를 포함하지만, 이에 제한되지는 않는다.
컴퓨팅 디바이스(1500)의 구성 및 유형에 따라, 메모리(1504)는 휘발성 스토리지(예를 들어, 랜덤 액세스 메모리), 비휘발성 스토리지(예를 들어, 판독 전용 메모리), 플래시 메모리, 또는 그러한 메모리의 임의의 조합을 포함하지만, 이에 제한되지 않는다. 메모리(1504)는 컴퓨팅 디바이스(1500)의 동작을 제어하기 위한 오퍼레이팅 시스템(1506), 수신된 입력을 파싱하는 것, 수신된 입력의 주제(subject matter)를 결정하는 것, 입력과 연관된 동작을 결정하는 것 등에 적합한 하나 이상의 프로그램 모듈(1508), 및 하나 이상의 다른 애플리케이션(1510)과 같은 다수의 프로그램 모듈 및 데이터 파일을 포함할 수 있다.
컴퓨팅 디바이스(1500)는 추가적인 피처 또는 기능을 가질 수 있다. 예를 들어, 컴퓨팅 디바이스(1500)는 또한 예를 들어 자기 디스크, 광 디스크 또는 테이프와 같은 추가 데이터 저장 디바이스(착탈식 및/또는 비착탈식)를 포함할 수 있다. 이러한 추가 스토리지는 착탈식 저장 디바이스(1512) 및 비착탈식 저장 디바이스(1514)에 의해 도 15에 예시된다.
컴퓨팅 디바이스(1500)는 또한 키보드, 트랙 패드, 마우스, 펜, 사운드 또는 음성 입력 디바이스, 터치, 포스 및/또는 스와이프 입력 디바이스와 같은 하나 이상의 입력 디바이스(들)(1516)를 가질 수 있다. 디스플레이, 스피커, 프린터 등과 같은 출력 디바이스(들)(1518)가 또한 포함될 수 있다. 상술된 디바이스는 예이며 다른 디바이스가 사용될 수 있다. 컴퓨팅 디바이스(1500)는 다른 컴퓨팅 디바이스(1522)와의 통신을 허용하는 하나 이상의 통신 디바이스(1520)를 포함할 수 있다. 적합한 통신 디바이스(1520)의 예는 셀룰러, IR, NFC, RF 및/또는 위성 송신기, 수신기, 및/또는 송수신기 회로, 범용 직렬 버스(universal serial bus; USB), 병렬 및/또는 직렬 포트를 포함하지만, 이에 한정되지 않는다.
본 명세서에서 사용되는 컴퓨터 판독 가능 매체라는 용어는 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어들, 데이터 구조 또는 프로그램 모듈과 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 착탈식 및 비착탈식 매체를 포함할 수 있다.
메모리(1504), 착탈식 저장 디바이스(1512) 및 비착탈식 저장 디바이스(1514)는 본 명세서에 개시된 LRD 회로의 다양한 조합을 포함할 수 있는 모든 컴퓨터 저장 매체 예시(예를 들어, 메모리 저장 또는 메모리 디바이스)이다. 컴퓨터 저장 매체는 RAM, ROM, 전기 소거가능 판독 전용 메모리(electrically erasable read-only memory; EEPROM), 플래시 메모리 또는 기타 메모리 기술, CD-ROM, 디지털 다목적 디스크(digital versatile disk; DVD) 또는 다른 광학 스토리지, 자기 카세트, 자기 테이프, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스, 또는 정보를 저장하는데 사용될 수 있고 컴퓨팅 디바이스(1500)에 의해 액세스될 수 있는 임의의 다른 제조 물품을 포함할 수 있다. 임의의 이러한 컴퓨터 저장 매체는 컴퓨팅 디바이스(1500)의 일부일 수 있다.
일 양상에 있어서, 전기 컴포넌트 디바이스는 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 제 1 층을 포함한다. 일 실시예에서, 제 1 층은 갈륨 질화물 층을 포함한다. 제 1 층 위에 제 2 층이 배치된다. 비제한적인 실시예에서, 제 2 층은 알루미늄 갈륨 질화물 층이다. 제 1 층과 제 2 층 사이의 계면에 형성된 2차원 전자 가스(2DEG) 층은 제 1 2DEG 세그먼트 및 제 2 2DEG 세그먼트, 및 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭을 포함한다. 전기 컴포넌트가 제 2 층 위에 그리고 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭의 적어도 일부분 위에 위치결정된다.
다른 양상에 있어서, 전자 디바이스는 제 1 전기 컴포넌트 및 전기 컴포넌트 디바이스를 포함한다. 전기 컴포넌트 디바이스는 기판 위에 배치된 버퍼 층 및 버퍼 층 위에 배치된 제 1 층을 포함한다. 일 실시예에서, 제 1 층은 갈륨 질화물 층을 포함한다. 제 1 층 위에 제 2 층이 배치된다. 비제한적인 실시예에서, 제 2 층은 알루미늄 갈륨 질화물 층이다. 제 1 층과 제 2 층 사이의 계면에 형성된 2차원 전자 가스(2DEG) 층은 제 1 2DEG 세그먼트 및 제 2 2DEG 세그먼트, 및 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭을 포함한다. 제 2 전기 컴포넌트가 제 2 층 위에 그리고 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭의 적어도 일부분 위에 위치결정된다. 제 2 전기 컴포넌트는 제 1 전기 컴포넌트에 동작가능하게 접속된다.
또다른 양상에 있어서, 전기 컴포넌트 디바이스를 제조하는 방법은 기판 위에 버퍼 층을 형성하는 단계 및 버퍼 층 위에 제 1 층을 형성하는 단계를 포함한다. 일 실시예에서, 제 1 층은 갈륨 질화물 층을 포함한다. 제 1 층 위에 제 2 층이 형성된다. 비제한적인 실시예에서, 제 2 층은 알루미늄 갈륨 질화물 층이다. 제 1 2차원 전자 가스(2DEG) 세그먼트 및 제 2 2DEG 세그먼트는 제 1 층과 제 2 층 사이의 계면에 형성된다. 제 1 2DEG 세그먼트는 제 2 2DEG 세그먼트로부터 갭에 의해 분리된다. 전기 컴포넌트가 제 2 층 위에 그리고 갭의 적어도 일부분 위에 배치된다.
일 양상에 있어서, 전기 컴포넌트 디바이스를 제조하는 방법은 기판 위에 버퍼 층을 형성하는 단계 및 버퍼 층 위에 제 1 층을 형성하는 단계를 포함한다. 일 실시예에서, 제 1 층은 갈륨 질화물 층을 포함한다. 제 1 층 위에 제 2 층이 형성된다. 비제한적인 실시예에서, 제 2 층은 알루미늄 갈륨 질화물 층이다. 제 2 층의 일부분 위에 제 3 층이 형성된다. 일 실시예에서, 제 3 층은 p-도핑된 갈륨 질화물 층이다. 제 1 2차원 전자 가스(2DEG) 세그먼트 및 제 2 2DEG 세그먼트가 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭과 함께 제 1 층과 제 2 층 사이의 계면에 형성된다. 갭은 제 3 층의 윤곽에 대응한다. 전기 컴포넌트가 제 3 층 및 갭의 적어도 일부분 위에 배치된다.
다른 양상에 있어서, 전기 컴포넌트 디바이스를 제조하는 방법은 기판 위에 버퍼 층을 형성하는 단계 및 버퍼 층 위에 제 1 층을 형성하는 단계를 포함한다. 일 실시예에서, 제 1 층은 갈륨 질화물 층을 포함한다. 제 1 층 위에 제 2 층이 형성된다. 비제한적인 실시예에서, 제 2 층은 알루미늄 갈륨 질화물 층이다. 2차원 전자 가스(2DEG) 층이 제 1 층과 제 2 층 사이의 계면에 배치된다. 2DEG 층을 통해 트렌치가 형성되고 트렌치 내에 유전체 재료가 형성된다. 전기 컴포넌트가 제 2 층 및 트렌치의 적어도 일부분 위에 배치된다.
본 개시의 양상은, 예를 들어, 본 개시의 양상에 따른 방법, 시스템 및 컴퓨터 프로그램 제품의 블록도 및/또는 동작 예시를 참조하여 상술된다. 블록에 언급된 기능/동작은 임의의 흐름도에 도시된 순서를 벗어날 수 있다. 예를 들어, 연속으로 도시된 2개의 블록은 실제 실질적으로 동시에 실행될 수 있거나, 또는 관련된 기능/동작에 따라 블록은 종종 반대 순서로 실행될 수 있다.
본 출원에 제공된 하나 이상의 양상의 설명 및 예시는 어떠한 방식으로든 청구된 본 개시의 범위를 제한하거나 구속하려는 것이 아니다. 본 출원에 제공된 양상, 예 및 상세는 소유권을 전달하고 다른 사람들이 청구된 개시의 최상의 모드를 제작 및 사용할 수 있게 하는데 충분한 것으로 간주된다. 청구된 개시는 본 출원에서 제공되는 임의의 양상, 예 또는 상세에 제한되는 것으로 해석되지 않아야 한다. 조합하여 또는 개별적으로 도시되고 설명되는지에 관계없이, 다양한 피처들(구조적 및 방법론적 양측 모두)은 특정 세트의 피처들을 갖는 실시예를 생성하기 위해 선택적으로 포함되거나 생략되도록 의도된다. 본 출원의 설명 및 예시와 함께 제공된 바와 같이, 당업자는 청구된 개시의 더 넓은 범위로부터 벗어나지 않는 본 출원에 구현된 일반적인 발명 개념의 더 넓은 양상의 사상 내에 속하는 변형, 수정 및 대안적인 양상을 구상할 수 있다.
실시예
1. 전기 컴포넌트 디바이스에 있어서,
기판 위에 배치된 버퍼 층;
상기 버퍼 층 위에 배치된 갈륨 질화물의 제 1 층;
상기 제 1 층 위에 배치된 알루미늄 갈륨 질화물의 제 2 층 - 상기 제 1 층과 상기 제 2 층 사이의 계면에 형성된 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제 1 2DEG 세그먼트 및 제 2 2DEG 세그먼트, 및 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭을 포함함 - ; 및
상기 제 2 층 위에 그리고 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭의 적어도 일부분 위에 위치결정된 전기 컴포넌트
를 포함하는, 전기 컴포넌트 디바이스.
2. 제 1 항에 있어서,
상기 제 2 층의 단지 일부분 위에 배치된 p-도핑된 갈륨 질화물의 제 3 층
을 더 포함하고, 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 p-도핑된 갈륨 질화물 층의 윤곽(contour)에 대응하는 것인, 전기 컴포넌트 디바이스.
3. 제 2 항에 있어서,
상기 전기 컴포넌트는 상기 제 2 층 위에 놓인 상기 제 3 층 위에 위치결정되는 것인, 전기 컴포넌트 디바이스.
4. 제 3 항에 있어서,
상기 전기 컴포넌트는 인덕터를 포함하는 것인, 전기 컴포넌트 디바이스.
5. 제 1 항에 있어서,
후면(backside)으로부터 상기 기판, 상기 버퍼 층, 상기 제 1 층 및 상기 2DEG의 층을 통해 형성된 트렌치
를 더 포함하고, 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 트렌치인 것인, 전기 컴포넌트 디바이스.
6. 제 1 항에 있어서,
전면(frontside)으로부터 상기 제 2 층 및 상기 2DEG 층을 통해 형성된 트렌치
를 더 포함하고, 상기 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭은 상기 트렌치인 것인, 전기 컴포넌트 디바이스.
7. 제 1 항에 있어서,
상기 전기 컴포넌트는 인덕터를 포함하는 것인, 전기 컴포넌트 디바이스.
8. 제 1 항에 있어서,
상기 기판은 고 저항 기판을 포함하는 것인, 전기 컴포넌트 디바이스.
9. 전자 디바이스에 있어서,
제 1 전기 컴포넌트; 및
전기 컴포넌트 디바이스
를 포함하고,
상기 전기 컴포넌트 디바이스는,
기판 위에 배치된 버퍼 층,
상기 버퍼 층 위에 배치된 갈륨 질화물의 제 1 층,
상기 제 1 층 위에 배치된 알루미늄 갈륨 질화물의 제 2 층 - 제 1 층과 제 2 층 사이의 계면에 형성된 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제 1 2DEG 세그먼트 및 제 2 2DEG 세그먼트, 및 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭을 포함함 - ,및
상기 제 2 층 위에 그리고 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭의 적어도 일부분 위에 위치결정된 제 2 전기 컴포넌트 - 상기 제 2 전기 컴포넌트는 상기 제 1 전기 컴포넌트에 동작가능하게 접속되어 있음 - 를 포함하는 것인, 전자 디바이스.
10. 제 9 항에 있어서,
상기 제 2 층의 단지 일부분 위에 배치된 p-도핑된 갈륨 질화물의 제 3 층
을 더 포함하고, 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 p-도핑된 갈륨 질화물 층의 윤곽에 대응하는 것인, 전자 디바이스.
11. 제 10 항에 있어서,
상기 제 2 전기 컴포넌트는 상기 제 2 층 위에 놓인 상기 제 3 층 위에 위치결정되는 것인, 전자 디바이스.
12. 제 11 항에 있어서,
상기 제 2 전기 컴포넌트는 인덕터를 포함하는 것인, 전자 디바이스.
13. 제 9 항에 있어서,
후면으로부터 상기 기판, 상기 버퍼 층, 상기 제 1 층 및 상기 2DEG 층을 통해 형성된 트렌치
를 더 포함하고, 상기 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭은 상기 트렌치인 것인, 전자 디바이스.
14. 제 9 항에 있어서,
전면으로부터 상기 제 2 층 및 상기 2DEG 층을 통해 형성된 트렌치
를 더 포함하고, 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 트렌치인 것인, 전자 디바이스.
15. 제 9 항에 있어서,
상기 제 2 전기 컴포넌트는 인덕터를 포함하는 것인, 전자 디바이스.
16. 제 9 항에 있어서,
상기 기판은 고 저항 기판을 포함하는 것인, 전자 디바이스.
17. 전기 컴포넌트 디바이스를 제조하는 방법에 있어서,
기판 위에 버퍼 층을 형성하는 단계;
상기 버퍼 층 위에 갈륨 질화물의 제 1 층을 형성하는 단계;
상기 제 1 층 위에 알루미늄 갈륨 질화물의 제 2 층을 형성하는 단계;
상기 제 1 층과 상기 제 2 층 사이의 계면에 제 1 2차원 전자 가스(two dimensional electron gas; 2DEG) 세그먼트 및 제 2 2DEG 세그먼트를 형성하는 단계 - 상기 제 1 2DEG 세그먼트는 상기 제 2 2DEG 세그먼트로부터 갭에 의해 분리되어 있음 - ; 및
상기 제 2 층 위에 그리고 상기 갭의 적어도 일부분 위에 전기 컴포넌트를 배치하는 단계
를 포함하는, 전기 컴포넌트 디바이스 제조 방법.
18. 제 17 항에 있어서,
상기 제 1 2DEG 세그먼트 및 상기 제 2 2DEG 세그먼트를 형성하는 단계는,
상기 제 2 층의 일부분 위에 p-도핑된 갈륨 질화물의 제 3 층을 형성하는 단계 - 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 제 3 층의 윤곽에 대응함 - 를 더 포함하고,
상기 전기 컴포넌트는 상기 제 2 층 및 상기 갭의 적어도 일부분 위에 놓인 상기 제 3 층 위에 배치되는 것인, 전기 컴포넌트 디바이스 제조 방법.
19. 제 18 항에 있어서,
상기 제 3 층 위에 상기 전기 컴포넌트를 배치하기 전에 상기 제 3 층 내에 하나 이상의 개구부를 형성하도록 상기 제 3 층을 패터닝하는 단계
를 더 포함하고, 상기 제 3 층의 상기 하나 이상의 개구부 각각 아래에 있는 상기 제 2 층과 상기 제 1 층 사이의 계면에 추가 2DEG 세그먼트가 형성되는 것인, 전기 컴포넌트 디바이스 제조 방법.
20. 제 17 항에 있어서,
상기 제 1 2DEG 세그먼트 및 상기 제 2 2DEG 세그먼트를 형성하는 단계는,
상기 2DEG 층을 통해 트렌치를 형성하여 상기 제 1 2DEG 세그먼트 및 상기 제 2 2DEG 세그먼트를 생성하는 단계 - 상기 트렌치는 상기 갭을 포함함 - , 및
상기 트레치 내에 유전체 재료를 형성하는 단계를 포함하는 것인, 전기 컴포넌트 디바이스 제조 방법.

Claims (10)

  1. 전기 컴포넌트 디바이스에 있어서,
    기판 위에 배치된 버퍼 층;
    상기 버퍼 층 위에 배치된 갈륨 질화물의 제 1 층;
    상기 제 1 층 위에 배치된 알루미늄 갈륨 질화물의 제 2 층 - 상기 제 1 층과 상기 제 2 층 사이의 계면에 형성된 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제 1 2DEG 세그먼트 및 제 2 2DEG 세그먼트, 및 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭을 포함함 - ; 및
    상기 제 2 층 위에 그리고 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭의 적어도 일부분 위에 위치결정된 전기 컴포넌트
    를 포함하는, 전기 컴포넌트 디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 층의 단지 일부분 위에 배치된 p-도핑된 갈륨 질화물의 제 3 층
    을 더 포함하고, 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 p-도핑된 갈륨 질화물 층의 윤곽(contour)에 대응하는 것인, 전기 컴포넌트 디바이스.
  3. 제 2 항에 있어서,
    상기 전기 컴포넌트는 상기 제 2 층 위에 놓인 상기 제 3 층 위에 위치결정되는 것인, 전기 컴포넌트 디바이스.
  4. 제 3 항에 있어서,
    상기 전기 컴포넌트는 인덕터를 포함하는 것인, 전기 컴포넌트 디바이스.
  5. 제 1 항에 있어서,
    후면(backside)으로부터 상기 기판, 상기 버퍼 층, 상기 제 1 층 및 상기 2DEG의 층을 통해 형성된 트렌치
    를 더 포함하고, 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭은 상기 트렌치인 것인, 전기 컴포넌트 디바이스.
  6. 제 1 항에 있어서,
    전면(frontside)으로부터 상기 제 2 층 및 상기 2DEG 층을 통해 형성된 트렌치
    를 더 포함하고, 상기 제 1 2DEG 세그먼트와 제 2 2DEG 세그먼트 사이의 갭은 상기 트렌치인 것인, 전기 컴포넌트 디바이스.
  7. 제 1 항에 있어서,
    상기 전기 컴포넌트는 인덕터를 포함하는 것인, 전기 컴포넌트 디바이스.
  8. 제 1 항에 있어서,
    상기 기판은 고 저항 기판을 포함하는 것인, 전기 컴포넌트 디바이스.
  9. 전자 디바이스에 있어서,
    제 1 전기 컴포넌트; 및
    전기 컴포넌트 디바이스
    를 포함하고,
    상기 전기 컴포넌트 디바이스는,
    기판 위에 배치된 버퍼 층,
    상기 버퍼 층 위에 배치된 갈륨 질화물의 제 1 층,
    상기 제 1 층 위에 배치된 알루미늄 갈륨 질화물의 제 2 층 - 제 1 층과 제 2 층 사이의 계면에 형성된 2차원 전자 가스(two-dimensional electron gas; 2DEG) 층은 제 1 2DEG 세그먼트 및 제 2 2DEG 세그먼트, 및 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭을 포함함 - ,및
    상기 제 2 층 위에 그리고 상기 제 1 2DEG 세그먼트와 상기 제 2 2DEG 세그먼트 사이의 갭의 적어도 일부분 위에 위치결정된 제 2 전기 컴포넌트 - 상기 제 2 전기 컴포넌트는 상기 제 1 전기 컴포넌트에 동작가능하게 접속되어 있음 - 를 포함하는 것인, 전자 디바이스.
  10. 전기 컴포넌트 디바이스를 제조하는 방법에 있어서,
    기판 위에 버퍼 층을 형성하는 단계;
    상기 버퍼 층 위에 갈륨 질화물의 제 1 층을 형성하는 단계;
    상기 제 1 층 위에 알루미늄 갈륨 질화물의 제 2 층을 형성하는 단계;
    상기 제 1 층과 상기 제 2 층 사이의 계면에 제 1 2차원 전자 가스(two dimensional electron gas; 2DEG) 세그먼트 및 제 2 2DEG 세그먼트를 형성하는 단계 - 상기 제 1 2DEG 세그먼트는 상기 제 2 2DEG 세그먼트로부터 갭에 의해 분리되어 있음 - ; 및
    상기 제 2 층 위에 그리고 상기 갭의 적어도 일부분 위에 전기 컴포넌트를 배치하는 단계
    를 포함하는, 전기 컴포넌트 디바이스 제조 방법.
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