DE102018204575A1 - Integriertes schaltungs-package mit mikrostreifen-leitungsführung und einer externen masseebene - Google Patents

Integriertes schaltungs-package mit mikrostreifen-leitungsführung und einer externen masseebene Download PDF

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Abstract

Es werden hier integrierte Schaltungsstrukturen beschrieben, die ein Package-Substrat mit Mikrostreifen-Übertragungsleitungen als der oberen Metallisierungsschicht, und eine außerhalb des Package-Substrats befindliche Masseebene, die mit einer innerhalb des Package-Substrats befindlichen Masseebene verbunden ist, aufweisen, sowie verwandte Vorrichtungen und Verfahren. In einem Aspekt der vorliegenden Offenbarung kann eine integrierte Schaltungsstruktur ein Package-Substrat, das eine interne Masseebene und eine Mikrostreifensignalschicht als die obere Metallisierungsschicht aufweist, und eine externe Masseebene auf der Oberfläche des Package-Substrats, die mit der internen Masseebene in dem Package-Substrat elektrisch verbunden ist, umfassen. In einem anderen Aspekt der vorliegenden Offenbarung kann eine integrierte Schaltungsstruktur ferner Änderungen einer Mikrostreifen-Übertragungsleitungsgeometrie umfassen, um Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an Impedanzwerte von Bereichen, die nicht durch die externe Masseebene abgedeckt sind, anzupassen.

Description

  • GEBIET
  • Diese Offenbarung betrifft im Allgemeinen das Gebiet von Halbleiter-Packages und insbesondere Verfahren und Vorrichtungen für Halbleiter-Packages mit einer verbesserten elektrischen Leistungsfähigkeit.
  • HINTERGRUND
  • Halbleiter-Dies werden routinemäßig mit größeren Leiterplatten, wie z.B. Hauptplatinen und anderen Typen von gedruckten Leiterplatten (PCBs), über ein Package-Substrat verbunden. Ein Package-Substrat weist typischerweise zwei Sätze von Verbindungspunkten auf, einen ersten Satz für eine Verbindung mit dem Die oder mehreren Dies und einen zweiten, weniger dicht gepackten Satz für eine Verbindung mit der Leiterplatte. Ein Package-Substrat besteht im Allgemeinen aus einer abwechselnden Sequenz einer Vielzahl von organischen Isolations- oder dielektrischen Schichten und einer Vielzahl von strukturierten, elektrisch leitfähigen Schichten, die Leiterbahnen zwischen den Isolationsschichten bilden. Eine Streifenleitung und ein Mikrostreifen stellen zwei übliche Designs integrierter Schaltungen für Package-Substrate dar. Streifenleitungsarchitektur weist eine Signalleitungsschicht auf, die zwischen zwei Masseebenen angeordnet ist. Mikrostreifenarchitektur weist lediglich eine Masseebene unterhalb der Signalleitungsschicht auf. Auch wenn sie eine zusätzliche Schicht erfordert, wird in den meisten Anwendungen eine Streifenleitung einem Mikrostreifen vorgezogen, da sie ein geringeres Nebensprechen aufweist. Kontinuierliche Fortschritte in der integrierten Schaltungstechnologie führten zum Bedarf nach Package-Substraten, die weniger Schichten, eine höhere elektrische Leistungsfähigkeit und ein niedrigeres Nebensprechen aufweisen.
  • Figurenliste
  • Die hier beschriebenen Ausführungsformen werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht, wobei gleiche Bezugszeichen ähnliche Merkmale anzeigen. Die nachfolgenden Figuren sind veranschaulichend und es können andere Verarbeitungstechniken oder Stufen gemäß dem hier beschriebenen Gegenstand verwendet werden. Die begleitenden Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet. Außerdem wurden einige herkömmliche Einzelheiten weggelassen, um die hier beschriebenen erfindungsgemäßen Konzepte nicht zu verschleiern.
    • 1 ist eine schematische Darstellung eines Beispiels eines integrierten Schaltungspackage gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2A ist eine schematische Darstellung einer Querschnittsansicht eines Beispiels eines integrierten Schaltungspackage, das eine Mikrostreifenleitungsführung und eine Masseebene außerhalb des Package-Substrats aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2B und 2C sind schematische Darstellungen einer Draufsicht auf ein Beispiel eines integrierten Schaltungspackage, das eine Mikrostreifenleitungsführung und eine Masseebene außerhalb des Package-Substrats aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3A bis 3F sind schematische Darstellungen des Fertigens eines Beispiels eines integrierten Schaltungspackage, das eine Mikrostreifenleitungsführung und eine Masseebene außerhalb des Package-Substrats aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4 ist ein Ablaufdiagramm eines Verfahrens zum Fertigen eines Beispiels eines integrierten Schaltungspackage, das eine Mikrostreifenleitungsführung und eine Masseebene außerhalb des Package-Substrats aufweist, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5A ist eine schematische Darstellung einer Querschnittsansicht eines Beispiels eines integrierten Schaltungspackage, das eine Mikrostreifenleitungsführung und eine Masseebene außerhalb des Package-Substrats aufweist, welche eine Impedanzdifferenz zeigt, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5B ist eine schematische Darstellung einer Draufsicht auf Signalleitungen in Fig. 5A, die eine Impedanzdifferenz zeigt, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6A ist eine schematische Darstellung einer Querschnittsansicht eines Beispiels eines integrierten Schaltungspackage, das eine Mikrostreifenleitungsführung und eine Masseebene außerhalb des Package-Substrats aufweist, welche eine korrigierte Impedanzdifferenz zeigt, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6B ist eine schematische Darstellung einer Draufsicht auf Signalleitungen in Fig. 6A, die eine korrigierte Impedanzdifferenz zeigt, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7A und 7B sind Draufsichten auf einen Wafer und Dies, die mit einer beliebigen der hier offenbarten Ausführungsformen der IC-Strukturen verwendet werden können.
    • 7C ist eine Querschnittsseitenansicht eines integrierten Schaltungsbauelements, das mit einer beliebigen der hier offenbarten Ausführungsformen der integrierten Schaltungsstrukturen verwendet werden kann.
    • 8 ist eine Querschnittsseitenansicht einer integrierten Schaltungsbauelementanordnung, die eine beliebige der hier offenbarten Ausführungsformen der integrierten Schaltungsstrukturen umfassen kann.
    • 9 ist ein Blockdiagramm eines Beispiels einer Rechenvorrichtung, die eine beliebige der hier offenbarten Ausführungsformen der IC-Strukturen umfassen kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Integrierte Schaltungsstrukturen mit einem Package-Substrat, das Mikrostreifen-Übertragungsleitungen als die obere Metallisierungsschicht aufweist, und einer außerhalb des Package-Substrats befindlichen Masseebene, die mit einer innerhalb des Package-Substrats befindlichen Masseebene verbunden ist, sowie verwandte Strukturen, Vorrichtungen und Verfahren werden hier offenbart. In einigen Ausführungsformen kann eine integrierte Schaltungsstruktur ein Package-Substrat, das eine interne Masseebene und eine Mikrostreifensignalschicht als die obere Metallisierungsschicht aufweist, und eine externe Masseebene auf der Oberfläche des Package-Substrats, die mit der internen Masseebene in dem Package-Substrat elektrisch verbunden ist, umfassen. In einigen Ausführungsformen kann ein Package-Substrat ferner eine dielektrische Schicht und eine Lötstopplackschicht umfassen. In einigen Ausführungsformen kann eine integrierte Schaltungsstruktur ferner umfassen: einen Die, Verbindungen erster Ebene, ein Package-Substrat, das eine interne Masseebene, eine dielektrische Schicht und eine Mikrostreifensignalschicht als die obere Metallisierungsschicht aufweist, und eine externe Masseebene auf der Oberfläche des Package-Substrats, die mit der internen Masseebene in dem Package-Substrat elektrisch verbunden ist. In einem anderen Beispiel kann eine integrierte Schaltungsstruktur Änderungen an einer Mikrostreifen-Übertragungsleitungsgeometrie umfassen, um Impedanzwerte von Bereichen unterhalb der externen Masseebene oder mit ihr abgedeckt an Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  • Eine herkömmliche Mikrostreifen-Schaltungsarchitektur umfasst ein Substrat, eine über dem Substrat angeordnete Masseebenestruktur, eine über der Masseebenestruktur angeordnete dielektrische Schicht und eine über der dielektrischen Schicht angeordnete Leiterstreifenstruktur (d.h. einen Streifen aus einem leitfähigen Material oder einem supraleitfähigen Material). In einer solchen Anordnung gibt ist eine einzelne Masseebene für einen gegebenen Leiterstreifen und der Leiterstreifen ist von der Masseebene durch die dielektrische Schicht getrennt. Eine solche Übertragungsleitung kann als eine „Mikrostreifenleitung“ bezeichnet werden.
  • Eine herkömmliche Streifenleitungs-Schaltungsarchitektur umfasst ein Substrat, eine über dem Substrat angeordnete untere Masseebene, eine über der unteren Masseebene angeordnete untere dielektrische Schicht, einen über der unteren dielektrischen Schicht angeordneten Leiterstreifen, eine über dem Leiterstreifen angeordnete obere dielektrische Schicht, eine über der oberen dielektrischen Schicht angeordnete obere Masseebene. In einer solchen Anordnung gibt es zwei Masseebenen für einen gegebenen Leiterstreifen und der Leiterstreifen ist von jeder Masseebene durch eine jeweilige dielektrische Schicht getrennt (d.h. ein Leiterstreifen wird zwischen den zwei Masseebenen bereitgestellt oder zwischen ihnen eingepfercht). Eine solche Übertragungsleitung kann als eine „Streifenleitung“ bezeichnet werden.
  • Ein Package-Substrat kann mehrere Mikrostreifen- und Streifenleitungsarchitekturen aufweisen, die aufeinander gestapelt sind, um die Package-Substrat-Aufbauschichten zu bilden. In solchen Architekturen kann die obere Masseebenenschicht einer Streifenleitungsstruktur als die untere Masseebenenschicht eines nächsten Mikrostreifen- oder Streifenleitungsstrukturstapels fungieren, und die obere dielektrische Schicht kann als das Substrat fungieren, auf dem die nächste Masseebenenschicht angeordnet wird.
  • Leistungsstarke elektronische Produkte nehmen typischerweise eher eine Streifenleitungsleitungsführung und nicht Mikrostreifenleitungsführung auf, da eine Streifenleitungsleitungsführung eine überlegene Fernnebensprechen-Leistungsfähigkeit, d.h. ein reduziertes Nebensprechen, und eine hohe thermomechanische Zuverlässigkeit bereitstellt. Aus der Perspektive einer elektrischen Leistungsfähigkeit kann die Überlegenheit von Streifenleitungsübertragungsleitungen zumindest teilweise auf das Phänomen zurückzuführen sein, dass eine Streifenleitungskonfiguration eine ausgeglichene Wellenausbreitung von geraden und ungeraden Moden unterstützen kann, was theoretisch zu Null-Fernnebensprechen führt. Jedoch haben die Vorteile einer Streifenleitungsleistungsfähigkeit wegen der zusätzlichen dielektrischen und Masseschichten ihren Preis, einschließlich erhöhter Kosten der gesamten Package-Herstellung und einer größeren z-Höhe, die hier auch als Dicke bezeichnet wird.
  • Verschiedene der hier beschriebenen integrierten Schaltungsstrukturen stellen Package-Substrate bereit, die Mikrostreifenleitungsführung mit einer verbesserten Fernnebensprechen-Leistungsfähigkeit aufweisen. Insbesondere stellen einige der hier offenbarten Ausführungsformen eine Halbleiter-Package-Anordnung bereit, die ein Package-Substrat, das eine Mikrostreifenarchitektur mit der Signalleitungsschicht als der obersten Metallisierungsschicht aufweist, und eine externe Leiterkomponente umfasst, die mit der Masseebene in dem Package-Substrat elektrisch gekoppelt ist, um eine Struktur zu erzeugen, in der die Mikrostreifensignalleitungsschicht zwischen zwei Masseschichten angeordnet ist, so dass Nebensprechen reduziert ist und elektrische Leistungsfähigkeit verbessert ist. Es werden hier integrierte Schaltungspackages offenbart, die ein Package-Substrat, welches eine Mikrostreifenleitungsstruktur als die obere Schicht aufweist, wobei die Mikrostreifenleitungsstruktur eine interne Masseebenenschicht, eine dielektrische Schicht und eine Mikrostreifen-Übertragungsleitungsschicht umfasst, und eine externe leitfähige Schicht auf der Oberseite des Package-Substrats umfassen, die über eine Durchkontaktierung mit der internen Masseebene der Mikrostreifenleitungsstruktur elektrisch verbunden ist. Eine interne Masseschicht kann hier auch als interne Masseebene und interne Masseebenenschicht bezeichnet werden. Daher können verschiedene hier offenbarte Ausführungsformen ein integriertes Schaltungspackage bereitstellen, bei dem die Mikrostreifenleitungen wirksam zwischen einer oberen und einer unteren Masseebene, wie in der Streifenleitungsstruktur, angeordnet sind, ohne dass Schichten dem Package-Substrat hinzugefügt werden. In verschiedenen hier offenbarten Ausführungsformen kann die externe Masseschicht lediglich einen Abschnitt des Package-Substrats abdecken, zum Beispiel kann die externe Masseebene ein Metallrahmen sein, der einen Die umgibt und dahingehen wirkt, eine Wölbung zu reduzieren. Verschiedene hier offenbarte Ausführungsformen stellen ferner eine Änderung einer Übertragungsleitungsgeometrie bereit, um Impedanzdifferenzen zu korrigieren, die zwischen Bereichen, die mit der externen Masseebenenschicht abgedeckt sind, und Bereichen, die nicht mit der externen Masseebenenschicht abgedeckt sind, auftreten können.
  • In der folgenden ausführlichen Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die von Fachleuten gewöhnlich verwendet werden, um die Grundlagen ihrer Arbeit anderen Fachleuten zu vermitteln. Zum Beispiel bezieht sich, wie hier verwendet, ein „High-k-Dielektrikum“ auf ein Material, das eine höhere Dielektrizitätskonstante aufweist als Siliziumoxid. In einem anderen Beispiel wird ein Begriff „Verbindung“ verwendet, um ein beliebiges Element zu beschreiben, das aus einem elektrisch leitfähigen Material ausgebildet ist, um eine elektrische Verbindungsmöglichkeit mit einer oder mehreren Komponenten, die mit einer integrierten Schaltung (IC) assoziiert sind, oder/und zwischen verschiedenen solchen Komponenten bereitzustellen. Im Allgemeinen kann sich die „Verbindung“ sowohl auf Gräben (die zuweilen auch als „Leitungen“ bezeichnet werden) als auch Durchkontaktierungen beziehen. Im Allgemeinen wird ein Begriff „Graben“ verwendet, um ein elektrisch leitfähiges Element zu beschreiben, das durch eine Verbindungsunterstützungsschicht isoliert ist, die typischerweise ein innerhalb der Ebene eines IC-Chips bereitgestelltes Low-k-Zwischenschichtdielektrikum umfasst. Solche Gräben werden typischerweise zu mehreren Ebenen gestapelt. Andererseits wird der Begriff „Durchkontaktierung“ verwendet, um ein elektrisch leitfähiges Element zu beschreiben, das sich durch die Isolationsschichten erstreckt und zwei oder mehr Gräben verschiedener leitfähiger Schichten verbindet. Zu diesem Zweck werden Durchkontaktierungen im Wesentlichen senkrecht zur Ebene eines IC-Package bereitgestellt. Eine Durchkontaktierung kann zwei Gräben in benachbarten Ebenen oder zwei Gräben in nicht benachbarten Ebenen verbinden. Typischerweise weist eine Mikrodurchkontaktierung einen Durchmesser auf, der kleiner gleich 150 Mikrometer (um) ist. Der Begriff „Metallisierungsstapel“ bezieht sich auf einen Stapel einer oder mehrerer Verbindungen zum Bereitstellen einer Verbindungsmöglichkeit mit verschiedenen Schaltungskomponenten eines IC-Package. Wie hier verwendet, können die Begriffe „Leiterstreifen“, „Verbindung“, „Leitung“, „Draht“, „Übertragungsleitung“, „Signalleitung“, „Leiterbahn“ und „Leitungsstrecke“ austauschbar verwendet werden, um Schaltungen des IC-Package zu beschreiben.
  • In der gesamten Beschreibung und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte Verbindung, wie z.B. eine elektrische, mechanische oder magnetische Verbindung, zwischen den Gegenständen, die verbunden sind, ohne jegliche Zwischenbauelemente. Der Begriff „gekoppelt“ bedeutet eine direkte oder indirekte Verbindung, wie z.B. eine direkte elektrische, mechanische oder magnetische Verbindung, zwischen den verbundenen Gegenständen oder eine indirekte Verbindung über ein oder mehrere passive oder aktive dazwischen liegende Bauelemente. Der Begriff „Schaltung“ oder „Modul“ kann auf eine oder mehrere passive und/oder aktive Komponenten verweisen, die angeordnet sind, um miteinander zusammenzuwirken, um eine gewünschte Funktion bereitzustellen. Der Begriff „Signal“ kann auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal verweisen. Die Bedeutung von „ein/eine“ und „der/die /das“ schließt Pluralbezüge mit ein. Die Bedeutung von „in“ schließt „in“ und „an“ mit ein.
  • Sofern nicht anders angegeben, zeigt die Verwendung der Ordnungsadjektive „erste“, „zweite“ und „dritte“ usw. zur Beschreibung eines allgemeinen Elements lediglich an, dass unterschiedliche Instanzen von ähnlichen Elementen bezeichnet werden, und sie soll nicht implizieren, dass sich die derart beschriebenen Elemente in einer gegebenen Sequenz, entweder zeitlich, räumlich, in der Rangfolge oder in irgendeiner anderen Weise befinden müssen.
  • Zu den Zwecken der vorliegenden Offenbarung bedeuten Formulierungen „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Zu den Zwecken der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C). Der Begriff „zwischen“, wenn er in Bezug auf Messbereiche verwendet wird, umfasst die Grenzen der Messbereiche. Wie hier verwendet, bedeutet die Schreibweise „A/B/C“ (A), (B) und/oder (C).
  • Die Begriffe „links“, „rechts“, „vorderer“, „oberer“, „unterer“, „hinterer“, „auf der Oberseite“, „auf der Unterseite“, „über“, „unter“, „auf“, „zwischen“ und dergleichen werden in der Beschreibung und in den Ansprüchen gegebenenfalls zu beschreibenden Zwecken und nicht notwendigerweise zur Beschreibung dauerhaften relativen Positionen verwendet. Eine Schicht über oder unter einer anderen Schicht kann sich zum Beispiel in direktem Kontakt mit der anderen Schicht befinden oder kann eine oder mehrere Zwischenschichten aufweisen. Des Weiteren kann sich eine Schicht zwischen zwei Schichten in direktem Kontakt mit den zwei Schichten befinden oder sie kann eine oder mehrere Zwischenschichten aufweisen. Dagegen steht eine erste Schicht „auf“ einer zweiten Schicht in direktem Kontakt mit der zweiten Schicht. Gleichermaßen kann, sofern nicht anders angegeben, ein Merkmal zwischen zwei Merkmalen in direktem Kontakt mit den benachbarten Merkmalen stehen oder es kann eine oder mehrere Zwischenschichten aufweisen.
  • Die Beschreibung verwendet die Formulierungen „in einer Ausführungsform“ oder „in Ausführungsformen“, die sich jeweils auf eine oder mehrere derselben oder verschiedener Ausführungsformen beziehen können. Des Weiteren sind die Begriffe „umfassend“, „enthaltend“ „aufweisend“ und dergleichen, wie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, synonym.
  • In der folgenden Beschreibung werden zahlreiche Einzelheiten erörtert, um eine gründlichere Erläuterung von Ausführungsformen der vorliegenden Offenbarung zu liefern. Für einen Fachmann wird es jedoch offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten praktiziert werden können. In anderen Fällen werden allgemein bekannte Strukturen und Vorrichtungen in Blockdiagrammform statt im Detail gezeigt, um eine Verschleierung von Ausführungsformen der vorliegenden Offenbarung zu vermeiden.
  • 1 ist eine Querschnittsansicht eines Abschnitts einer integrierten Schaltungsstruktur 100 gemäß verschiedenen Ausführungsformen, die eine externe Masseebene aufweist, welche mit einer internen Masseebene elektrisch gekoppelt ist. Eine Anordnung 100 kann ein integriertes Schaltungspackage umfassen, das einen Die 102, ein Package-Substrat 104 und eine leitfähige Komponente 106 aufweist, die sich außerhalb des Package-Substrats befindet und mit einer Masseebene innerhalb des Package-Substrats elektrisch gekoppelt ist. Die Anordnung 100 kann den Die 102 umfassen, der mit dem Package-Substrat 104 verbunden ist, das eine Seite mit Verbindungen erster Ebene 108 und eine Seite mit Verbindung zweiter Ebene 110 aufweist. Die Bauelementseite des Die 102 kann mit dem Package-Substrat 104 über Verbindungen erster Ebene (First Level Interconnects, FLI) 108 gekoppelt sein. In einigen Ausführungsformen kann der Bereich zwischen dem Die 102 und dem Package-Substrat 104 mit einem Underfill 140 gefüllt werden, der eine Moldmasse oder ein beliebiges anderes geeignetes Material sein kann, um den Spalt zwischen dem Die 102 und dem Package-Substrat 104 zu füllen. Der Underfill 140 kann unter Verwendung einer beliebigen geeigneten Technik, wie z.B. einer Transferform, einer Kapillarunterfüllung oder eines Epoxidflusses als Teil des TCB-Prozesses (Thermal Conductive Bonding, thermisches leitfähiges Bonding) aufgetragen werden. In einigen Ausführungsformen kann sich der Underfill 140 über den durch den Die 102 definierten Bereich hinaus erstrecken. Die Anordnung 100 kann eine Vielzahl von Dies umfassen, die mit dem Package-Substrat 104 gekoppelt sind oder mit einem anderen Die in einer Package-on-Package-Konfiguration (PoP) gekoppelt sind. Das Package-Substrat 104 kann mit einer anderen elektrischen Komponente (nicht dargestellt), wie z.B. einer Hauptplatine, über Verbindungen zweiter Ebene (Second Level Interconnects, SLI) 110 gekoppelt werden. Das Package-Substrat 104 kann elektrische Pfade umfassen, um Signale oder Strom zwischen den FLI 108 und den SLI 110 zu leiten, wie im Stand der Technik bekannt.
  • Das Package-Substrat 104 kann, wie dargestellt, einen Träger 112 (der hier auch als Substrat oder Kern bezeichnet wird), eine erste Metallschicht 120, eine erste dielektrische Schicht 122, eine zweite Metallschicht 124, eine zweite dielektrische Schicht 126, eine dritte Metallschicht 128, eine dritte dielektrische Schicht 130, eine vierte Metallschicht 132, eine Lötstopplackschicht 134 und leitfähige Durchkontaktierungen 138, 142, 144, 146, die die verschiedenen Metallschichten verbinden, umfassen. Die mehreren Metall- und dielektrischen Schichten werden auf beiden Seiten des Trägers 112 ausgebildet, jedoch wird der Einfachheit halber lediglich die obere Seite des Trägers 112 ausführlich beschrieben. Die Beschreibung des Metallisierungsstapels auf der oberen Seite des Trägers trifft gleichermaßen auf den Metallisierungsstapel auf der unteren Seite des Trägers 112 zu.
  • In einigen Ausführungsformen kann der Träger 112 steif sein, um eine flache und stabile Fläche bereitzustellen, um enge Entwurfsregeln während der Herstellung zu ermöglichen, oder er kann zum Beispiel ein sehr dünner Kern (Ultra-Thin Core, UTC) sein, um eine z-Höhe zu reduzieren. Der Träger 112 kann aus einem beliebigen geeigneten Material, wie z.B. unter anderem Edelstahl, Glas, Silizium, mit Faserglas verstärktem Epoxid, gefertigt sein. In einigen Ausführungsformen kann der Träger 112 eine Durchmetallisierung (Plated Through Hole, PTH) 114 umfassen. In einigen Ausführungsformen kann der Träger 112 temporär sein, so dass das Package-Substrat kernlos ist, und kann eine Löseschicht umfassen, auf der die erste Metallschicht 120 abgeschieden werden kann. Die erste Metallschicht 120 kann eine Folienschicht sein und kann aus einem beliebigen geeigneten Metall, zum Beispiel Kupfer, gefertigt werden. Die erste Metallschicht 120 kann auf den Flächen des Trägers 112 aufgeschichtet, plattiert oder auf eine andere Weise unter Verwendung beliebiger geeigneter Mittel abgeschieden werden. In bestimmten Beispielen können die Flächen des Trägers 112 die erste Metallschicht 120 umfassen, so dass der Träger als nickelplattierter Träger bezeichnet werden kann, wenn die erste Metallschicht 120 Nickel ist, oder er kann als ein kupferplattierter Träger bezeichnet werden, wenn die erste Metallschicht 120 Kupfer ist usw. Nickel und Kupfer sind vorteilhafte Metalle, da sie leicht abzuscheiden sind. In einigen Ausführungsformen kann die Metallschichtdicke zwischen 3 um und 20 um betragen.
  • Ein Metallisierungsteilstapel 116 kann die erste Metallschicht 120, die erste dielektrische Schicht 122, die zweite Metallschicht 124, die zweite dielektrische Schicht 126 und die dritte Metallschicht 128 umfassen, was eine Streifenleitungsarchitektur darstellt, bei der die Signalschicht (d.h. die zweite Metallschicht 124) zwischen zwei Masseschichten (d.h. der ersten und der dritten Metallschicht 120, 128) angeordnet ist. In einigen Ausführungsformen ist die Masseebene durchgehend. In anderen Ausführungsformen ist (wie dargestellt) die Masseebenenschicht diskontinuierlich.
  • Ein Metallisierungsteilstapel 118 kann die dritte Metallschicht 128, die dritte dielektrische Schicht 130 und die vierte Metallschicht 132 umfassen, was eine Mikrostreifenarchitektur darstellt, bei der sich die Signalschicht (d.h. die vierte Metallschicht 132) über einer Masseschicht (d.h. der dritten Metallschicht 128) befindet. Eine Lötstopplackschicht 134 kann auf der vierten Metallschicht abgeschieden und strukturiert werden, um leitfähige Kontaktpunkte für die FLI 108 und die externe leitfähige Komponente 106 bereitzustellen.
  • Die eine oder die mehreren dielektrischen Schichten 122, 126, 130 können unter Verwendung eines beliebigen geeigneten Prozesses, der unter anderem zum Beispiel eine chemische Gasphasenabscheidung (CVD), eine Folienlaminierung, , eine Schlitzbeschichtung und Aushärtung, eine Atomlagenabscheidung (ALD) oder einen Spin-on-Prozess umfasst, und mit einem beliebigen geeigneten Material ausgebildet werden. Beispiele dielektrischer Materialien, die verwendet werden können, umfassen Epoxid-basierte Materialien/Filme, mit Keramik/Silica gefüllte Epoxidfilme, Polyimidfilme, gefüllte Polyimidfilme, andere organische Materialien, und andere anorganische dielektrische Materialien, die aus der Halbleiterverarbeitung bekannt sind, sowie Siliziumdioxid (SiO2), mit Kohlenstoff dotiertes Oxid (CDO), Siliziumnitrid, organische Polymere, wie z.B. Perfluorcyclobutan oder Polytetrafluorethylen, Fluorosilikatglas (FSG) und Organosilikate wie Silsesquioxan, Siloxan oder Organosilikatglas (OSG), sind aber nicht darauf beschränkt. Die eine oder die mehreren dielektrischen Schichten können unter Verwendung dielektrischer Materialien ausgebildet werden, die für ihre Anwendbarkeit in integrierten Schaltungsstrukturen bekannt sind, wie z.B. Materialien, die eine niedrige Dielektrizitätskonstante (k) und/oder einen niedrigen dielektrischen Verlust (Df) aufweisen. Typischerweise weisen Low-k-Filme eine Dielektrizitätskonstante auf, die kleiner ist als jene von SiO2, das eine Dielektrizitätskonstante von ungefähr 4,0 aufweist. Low-k-Filme, die Dielektrizitätskonstanten von ungefähr 2,7 bis ungefähr 3 aufweisen, sind in gegenwärtigen Halbleiterfertigungsprozessen typisch. Typischerweise weisen Low-Df-filme einen Df-Wert von weniger als 0,004 auf. Die dielektrischen Schichten können Poren oder Luftspalte umfassen, um ihre Dielektrizitätskonstante weiter zu reduzieren.
  • In einigen Ausführungsformen kann die Dicke dielektrischer Schichten erhöht sein, um eine Planarisierung, zum Beispiel durch Schleifen, Läppen, chemisch-mechanisches Polieren (CMP) oder durch Nass- oder Trockenätzen, zu ermöglichen. In einigen Ausführungsformen kann die Dicke dielektrischer Schichten minimiert werden, um die Ätzzeit zu reduzieren, die zum Freilegen der einen oder der mehreren Durchkontaktierungen in einem anschließenden Verarbeitungsvorgang erforderlich ist. In einigen Ausführungsformen kann eine Dicke der dielektrischen Schicht 3 um bis 30 um betragen.
  • In einigen Ausführungsformen werden elektrische Verbindungen ausgebildet, indem eine dielektrische Schicht strukturiert wird, um einen oder mehrere Grab- oder Durchkontaktierungsöffnungen zu erzeugen, die dann mit einem leitfähigen Material gefüllt werden können, um Verbindungen auszubilden. Im Allgemeinen ist ein Merkmal, das zum Ausbilden einer elektrischen Verbindung verwendet wird, eine Vertiefung, die eine beliebige in einem Substrat oder einer auf dem Substrat abgeschiedenen Schicht ausgebildete Form aufweist. Zum Beispiel können leitfähige Durchkontaktierungspfade 136, 138, 142, 144, 146 unter Verwendung beliebiger geeigneter Durchkontaktierungs-Ausbildungstechniken ausgebildet werden. In einigen Ausführungsformen können leitfähige Gräben oder Durchkontaktierungsöffnungen durch Laserbohren, durch herkömmliche Nass- oder Trockenätzen-Halbleiterverarbeitungstechniken, oder durch einen anderen geeigneten Prozess ausgebildet werden. Durchkontaktierungen können auf einer einzelnen dielektrischen Schicht ausgebildet werden oder sie können durch mehrere dielektrische Schichten ausgebildet werden, und können Kontaktpads auf der oberen und der unteren Fläche aufweisen. In einigen Ausführungsformen können die Durchkontaktierungen mehrere Schichten leitfähiger Leiterbahnen umfassen, die durch mehrere Durchkontaktierungen verbunden sind. Der Durchmesser der Durchkontaktierungen kann eine beliebige geeignete Abmessung sein und kann auf der Grundlage der I/O-Abmessungen des Package-Substrats variieren. In einigen Ausführungsformen kann der Durchmesser/die Größe der Durchkontaktierung 50 Mikrometer (um) bis 100 um betragen. In einigen Ausführungsformen kann die Durchmesserabmessung der Durchkontaktierungen größenmäßig von der Oberseite zur Unterseite variieren, so dass die Größe des unteren Durchmessers kleiner ist als die Größe des oberen Durchmessers.
  • In einigen Ausführungsformen können elektrische Verbindungen durch Abscheiden und Strukturieren eines Fotolacks, zum Beispiel unter Verwendung eines lithografischen Strukturierungsprozesses, ausgebildet werden. Ein leitfähiges Material kann in Öffnungen, die durch die strukturierte Fotolackschicht ausgebildet sind, abgeschieden werden, um leitfähige Leiterbahnen und Pads auszubilden. Leitfähige Durchkontaktierungen können durch Abscheiden und Strukturieren einer zweiten Fotolackschicht über einer ersten Fotolackschicht und Füllen der Öffnungen mit einem leitfähigen Material ausgebildet werden. Wie im Stand der Technik bekannt, können Fotolackschichten mit einem beliebigen geeigneten Prozess, wie z.B. Laminieren, ausgebildet werden und können unter Verwendung von Ultraviolett zum Strukturieren einer leitfähigen Materialschicht positiv oder negativ aufgeladen werden, um vernetzte und nicht vernetzte Abschnitte zu erzeugen. Nicht vernetzte Abschnitte lösen sich, um Öffnungen zu bilden, in denen ein leitfähiges Material abgeschieden werden kann. In einigen Ausführungsformen wird ein leitfähiges Material unter Verwendung einer elytischen Verkupferung ausgebildet. In einigen Ausführungsformen können leitfähige Leitungen und Pfade mit einem Kupferelektroplattierungsprozess, gesputtertem Kupfer oder dergleichen ausgebildet werden. Obwohl Durchkontaktierungen, die in 1 dargestellt sind, derart gezeigt sind, dass sie im Wesentlichen parallele Seitenwände aufweisen, können Durchkontaktierungen ein beliebiges Profil aufweisen (wie es z.B. durch die zum Ausbilden der Durchkontaktierungen verwendeten Herstellungsvorgänge bestimmt wird). In einigen Ausführungsformen weisen Durchkontaktierungen im Wesentlichen vertikale Seitenwände auf. In einigen Ausführungsformen weisen Durchkontaktierungen geneigte Seitenwände auf, um konisch geformte Durchkontaktierungen auszubilden.
  • Ein leitfähiges Material kann ein beliebiger Typ von leitfähigem Metall, wie z.B. Kupfer, sein. In einigen Ausführungsformen können Öffnungen mit demselben oder mit unterschiedlichen leitfähigen Materialien gefüllt werden. Zum Beispiel kann eine Leitung Kupfer (Cu) umfassen, daraus bestehen oder im Wesentlichen daraus bestehen, während die Durchkontaktierung ein oder mehrere Bulk-Materialien umfassen, aus ihnen bestehen oder im Wesentlichen aus ihnen bestehen kann, die Aluminium (Al), Kupfer (Cu), Wolfram (W), Kobalt (Co), Ruthenium (Ru), Nickel (Ni), Eisen (Fe) und Molybdän (Mo) und/oder eine oder mehrere Legierungen umfassen, die Aluminium (Al), Kuper (Cu), Wolfram (W), Kobalt (Co), Ruthenium (Ru), Mangan (Mn), Magnesium (Mg), Bor (B), Phosphor (P), Stickstoff (N), Kohlenstoff (C) und Schwefel (S) umfassen.
  • Zusätzliche Aufbauschichten in dem Package-Substrat können gebildet werden, indem die dielektrische Schicht laminiert, gehärtet, gebohrt und zurückgeätzt wird, worauf ein Plattierungsprozess folgt, um leitfähige Schichten oder Leitungen und leitfähige Durchkontaktierungen gemäß bekannten Verfahren, wie z.B. einem Semiadditiv-Verfahren (SAP), auszubilden.
  • Wie in 1 dargestellt, kann die leitfähige Komponente 106 (die hier auch als eine externe Masseebene bezeichnet wird) an dem Package-Substrat unter Verwendung eines leitfähigen Haftmittels 148 oder mithilfe einer beliebigen anderen geeigneten Einrichtung, die unter anderem Lotkugel umfasst, jedoch nicht darauf beschränkt ist, angebracht werden. Die leitfähige Komponente 106 kann über Durchkontaktierungen 136, 138 mit einer internen Masseebene (d.h. der dritten Metallschicht 128) elektrisch verbunden werden. Die leitfähige Komponente 106 kann mit der internen Masseebene über eine Vielzahl von Durchkontaktierungen elektrisch verbunden werden. Die leitfähige Komponente 106 kann ein beliebiger geeigneter Leiter sein, der als eine externe Masseebene wirkt, wie z.B. eine Metallfolie oder ein Metallrahmen. In einigen Ausführungsformen kann die leitfähige Komponente 106 einfach ein planes Metallstück sein, das zu der oberen Fläche des Package-Substrats im Wesentlichen parallel ist. In einigen Ausführungsformen kann die leitfähige Komponente 106 ein Metallaussteifungselement sein, die den Die einrahmt und an das Package-Substrat gebondet ist. In einigen Ausführungsformen ist die leitfähige Komponente 106 durchgehend und deckt die freigelegte Fläche des Package-Substrats ab. In einigen Ausführungsformen kann die leitfähige Komponente 106 mehrere Segmente aufweisen und kann lediglich einen Abschnitt der Package-Substrat-Oberfläche abdecken.
  • 2A ist eine schematische Darstellung einer Querschnittsansicht eines Beispiel eines integrierten Schaltungspackage 200, das eine Mikrostreifenleitungsführung und eine externe Masseebene aufweist, die mit der Masseebene im Package-Substrat elektrisch verbunden ist. Eine Anordnung 200 kann ein integriertes Schaltungspackage umfassen, das einen Die 202, ein Package-Substrat 204 und eine leitfähige Komponente 206 aufweist, die sich außerhalb des Package-Substrats befindet und mit einer Masseebene innerhalb des Package-Substrats elektrisch gekoppelt ist. Die Vorrichtungsseite des Die 202 kann mit dem Package-Substrat 204 über die Verbindungen erster Ebene (FLI) 208 gekoppelt werden und der Bereich zwischen dem Die 202 und dem Package-Substrat 204 kann mit einem Underfill 210 gefüllt werden, der eine Moldmasse oder ein beliebiges anderes geeignetes Material zum Füllen des Spalts sein kann.
  • 2A zeiget eine vereinfachte schematische Darstellung eines Metallisierungsstapels, der lediglich die Mikrostreifenarchitektur 216, 218 auf beiden Seiten des Substrats 212 aufweist. Mikrostreifen-Packages umfassen typischerweise einen Kern, der 100 Mikrometer (um) bis 200 Mikrometer dick ist (üblicherweise als ein ultradünner Kern (UTC) bezeichnet), mit Aufbauschichten, ähnlich Kernsubstraten auf beiden Seiten des Kerns. Die Mikrostreifenschichten auf der oberen Seite 216 und der unteren Seite 218 des Kerns 212 umfassen eine interne Masseebenenschicht 220, 221, eine dielektrische Schicht 222, 223 und eine Mikrostreifen-Leiterbahnschicht 224, 225 als die obere und die untere Metallisierungsschicht. Wie dargestellt, ist die Masseschicht auf der oberen Seite des Kerns 220 mit der Masseschicht auf der unteren Seite des Kerns 221 über eine Durchmetallisierung 214 elektrisch verbunden. In einigen Ausführungsformen kann, wie in 2A dargestellt, eine Lötstopplackschicht 230, 231 über der oberen und/oder der unteren Mikrostreifen-Leiterbahnschicht abgeschieden werden. Die externe Masseebene 206 kann mit der internen Masseebene 220 über Durchkontaktierungen 226, 228, 234, 236 und das leitfähige Haftmittel 232 elektrisch verbunden werden.
  • 2B und 2C sind schematische Zeichnungen von Draufsichten auf ein Beispiel eines integrierten Schaltungspackage von 2A. 2B zeigt einen Die 202, einen Underfill 210, der sich über den Die hinaus erstreckt, und eine externe Masseebene 206a, die den Die 102 und den Underfill 210 einrahmt. Die externe Masseebene 206a ist von dem Die 202 durch den Underfill 210 versetzt. In einigen Ausführungsformen ist, wie in 2B dargestellt, die Masseebene 206a eine durchgehende Struktur, die die verbleibende oder die gesamte Fläche des Package-Substrats abdeckt (d.h. die gesamte freigelegte Fläche des Package-Substrats abdeckt, die nicht mit dem Die und/oder anderen Komponenten abgedeckt ist). Obwohl lediglich ein Die gezeigt ist, kann eine Vielzahl von Dies an dem Package-Substrat angebracht werden. 2C zeigt den Die 202, den Underfill 210, der sich über den Die 202 hinaus erstreckt, und Masseebenen 206b, 206c, die nicht durchgehend sind und lediglich einen Abschnitt der freigelegten Fläche des Package-Substrats abdecken (d.h. einen Teil der freigelegten Fläche des Package-Substrats abdecken, der nicht mit dem Die und/oder anderen Komponenten abgedeckt ist). In einigen Ausführungsformen kann, wie in 2B und 2C dargestellt, die externe Masseebene eine einzelne Masseebene sein oder sie kann eine Vielzahl von Masseebenen sein, und kann eine beliebige geeignete Form und Größe aufweisen. Zum Beispiel kann die externe Masseebene rechteckig, quadratisch, L-förmig oder eine beliebige andere Form sein. Die externe Masseebene kann aus einem beliebigen geeigneten leitfähigen Material gefertigt werden, das zum Beispiel Kupfer, Edelstahl, Beryllium (Be), Molybdän (Mo), Wolfram (W), Siliziumkarbid (SiC), Wolframkarbid (WC) oder ein beliebiges anderes geeignetes Material umfasst. In einigen Ausführungsformen kann die externe Masseebene auch als ein Aussteifungselement wirken und kann aus Kupfer, Edelstahl, Beryllium (Be), Molybdän (Mo), Wolfram (W), Siliziumkarbid (SiC), Wolframkarbid (WC) oder einem beliebigen anderen geeigneten Material mit einem hohen Elastizitätsmodul (d.h. einem Wert des Elastizitätsmoduls von ungefähr 90 GPa oder mehr) gefertigt werden. Die externe Masseebene kann an dem Package-Substrat unter Verwendung eines geeigneten Mittels, wie zum Beispiel eines Haftmittels, eines leitfähigen Haftmittels, Lotpastenmaterialien oder Lötkugeln, angebracht werden. Die externe Masseebene kann mehr als eine Einrichtung zur Befestigung am Package-Substrat aufweisen, zum Beispiel kann ein nicht leitfähiges Haftmittel, wie z.B. ein Epoxid oder Silizium, die externe Masseebene mit dem Package-Substrat verbinden und Lotkugeln können die externe Masseebene mit der internen Masseebene elektrisch verbinden. In einem anderen Beispiel kann ein anisotropes leitfähiges Haftmittel auf Oberflächenkontaktpads verteilt oder gedruckt werden und dann kann ein nicht leitfähiges Haftmittel in den Nicht-Padbereichen verteilt werden. Die Haftmittel können zum Beispiel unter hohem Druck gehärtet werden. In einer Ausführungsform kann ein anisotropes leitfähiges Haftmittel Füllstoffe umfassen. Ein repräsentatives Beispiel eines Füllstoffs stellt/stellen eine mit einem leitfähigen Material beschichtete (z.B. mit einem Metall beschichtete) elastomere Kugel (z.B. mit Gold oder Silber oder Silber/Gold beschichtete Kugeln) oder ähnlich ausgeformte Materialien dar, die unter Pressdruck zusammendrückbar sind. Füllstoffe, wie z.B. elastomere Kugeln, können zusätzlich zum Bereitstellen eines leitfähigen Pads zwischen dem Aussteifungselement und dem Package-Substrat eine verbesserte Toleranz gegenüber Prozessschwankungen und einen verbesserten Kontakt in elektrischer Leistungsfähigkeit bereitstellen. In einer anderen Ausführungsform ist der Füllstoff eine mit Gold-, Silber- oder Gold/Silber beschichtete Kupferkugel. In einigen Ausführungsformen ist die externe Masseebene ein Metallaussteifungselement, das vor einer Wölbung schützt und eine Struktur dem Package-Substrat verleiht, die bei integrierten kernlosen und Ultradünnkern-(UTC)-Schaltungsprodukten besonders nützlich ist.
  • In einigen Ausführungsformen können Kontaktpads zwischen der externen Masseebene und dem Package-Substrat ausgebildet werden. In einigen Ausführungsformen kann ein Lötstopplack auf dem Package-Substrat angeordnet werden und Öffnungen können durch den Lötstopplack und die dielektrischen Schichten ausgebildet und mit einem leitfähigen Material gefüllt werden, um die externe Masseebene mit der internen Masseebene elektrisch zu verbinden. In einigen Ausführungsformen kann ein leitfähiges Haftmittel zwischen der externen Masseebene und den leitfähigen Kontakten auf dem Package-Substrat angeordnet oder ausgebildet werden. 3F zeigt ein anisotropes leitfähiges Haftmittel, das zwischen der externen Masseebene und den Oberflächenkontaktpads auf dem Package-Substrat angeordnet ist, um die externe Masseebene an dem Package-Substrat anzubringen und die externe Masseebene mit der internen Masseebene elektrisch zu verbinden. Ein anisotropes leitfähiges Haftmittel kann auf leitfähigen Pads verteilt oder gedruckt werden und dann kann ein nicht leitfähiges Haftmittel, wie z.B. eine Siliziumhaftmittel, in den anderen, nicht leitfähigen Bereichen verteilt werden. Die Haftmittel können zum Beispiel unter hohem Druck gehärtet werden. In einer Ausführungsform kann ein anisotropes leitfähiges Haftmittel Füllstoffe umfassen. Ein repräsentatives Beispiel eines Füllstoffs stellt/stellen eine mit einem leitfähigen Material beschichtete (z.B. mit einem Metall beschichtete) elastomere Kugel (z.B. mit Gold oder Silber oder Silber/Gold beschichtete Kugeln) oder ähnlich ausgeformte Materialien dar, die unter Pressdruck des Aussteifungselements zusammendrückbar sind. Füllstoffe, wie z.B. elastomere Kugeln, können zusätzlich zum Bereitstellen eines leitfähigen Pads zwischen dem Aussteifungselement und dem Package-Substrat eine verbesserte Prozesstoleranz gegenüber Schwankungen und möglicherweise einen verbesserten Kontakt in elektrischer Leistungsfähigkeit bereitstellen. In einer anderen Ausführungsform ist der Füllstoff eine mit Gold-, Silber- oder Gold/Silber beschichtete Kupferkugel.
  • Verschiedene Operationen werden wiederum als mehrere diskrete Operationen auf eine Weise beschrieben, die zum Verständnis der vorliegenden Offenbarung am hilfreichsten ist. Jedoch sollte die Reihenfolge der Beschreibung nicht als eine Implikation ausgelegt werden, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind oder jeweils nur einmal durchgeführt werden. Insbesondere müssen diese Operationen nicht in der dargestellten Reihenfolge durchgeführt werden und können wiederholt oder in einer anderen Reihenfolge (z.B. parallel) durchgeführt werden. Beschriebene Operationen können in einer anderen Reihenfolge als die beschriebene(n) Ausführungsform(en) durchgeführt werden. Verschiedene zusätzliche Operationen können durchgeführt werden und/oder beschriebene Operationen können in zusätzlichen Ausführungsformen weggelassen werden.
  • Das Verfahren 300 ist in 3A bis 3F dargestellt, und es beginnt, wie in 3A dargestellt, mit einem Bereitstellen einer Schicht aus einem Masseebenenmaterial 304, 305 auf beiden Seiten des Substrats 302. Durchmetallisierungen 306 können durch mechanisches Durchbohren des Substrats 302 und der Masseschichten 304, 305, um Durchgangslöcher zu bilden, ausgebildet werden. Die Durchgangslöcher können mit einem Metall 308, 309, wie z.B. Kupfer, plattiert und mit einem leitfähigen Material, wie z.B. Kupfer, gefüllt (oder gestopft) werden, um die Durchmetallisierungen 306 auszubilden.
  • Das Substrat 302 kann, wie vorstehend beschrieben, aus einem beliebigen, zum Ausbilden eines Package-Substrats geeigneten Material gefertigt werden. In einigen Ausführungsformen kann die Dicke des Substrats oder des Kerns 302 in einem Bereich von ungefähr 100 um bis 1500 um liegen. In einigen Ausführungsformen beträgt die Dicke ungefähr 100 um bis 400 um.
  • Das Material der internen Masseschicht 304, 305 kann ein beliebiges leitfähiges oder supraleitfähiges Material umfassen, das geeignet ist, um als eine Verbindung in einer integrierten Schaltung zu dienen, wie z.B. Kupfer (Cu), Nickel (Ni), Aluminium (Al), Niob (Nb), Niobnitrid (NbN), Niobtitannitrid (NbTiN), Titannitrid (TiN), Molybdän-Rhenium (MoRe) usw. oder eine beliebige Legierung aus zwei oder mehr supraleitfähigen/leitfähigen Materialien. In einigen Ausführungsformen ist das Material der internen Masseebene Kupfer. Das Masseebenenmaterial 304, 305 kann über dem Substrat 302 unter Verwendung beliebiger bekannten Techniken zum Abscheiden leitfähiger/supraleitfähiger Materialien abgeschieden werden, wie z.B. einer Atomlagenabscheidung (ALD), einer physikalischen Gasphasenabscheidung (PVD) (z.B. einer Verdampfungsabscheidung, eines Magnetron-Sputterns oder einer Elektronenstrahlabscheidung), einer chemischen Gasphasenabscheidung (CVD) oder eines Elektroplattierens. In verschiedenen Ausführungsformen kann die Dicke der Schicht des Masseebenenmaterials 304, 305 zwischen 10 und 200 Mikrometer (um), einschließlich aller Werte und darin befindlichen Bereiche, betragen. Zum Beispiel liegt in einigen Ausführungsformen die Dicke zwischen 20 und 40 um, und in einigen Ausführungsformen beträgt die Dicke ungefähr 25 um.
  • Die Dicke der Metallplattierung kann im Beriech von 3 um bis 40 um liegen. In einigen Ausführungsformen beträgt die Dicke ungefähr 20 um. Der Durchmesser der Durchmetallisierungen kann im Beriech von 200 um bis 500 um liegen. In einigen Ausführungsformen beträgt der Durchmesser ungefähr 350 um.
  • Wie hier verwendet, bezieht sich der Begriff „Dicke“ auf eine Abmessung eines bestimmten Elements oder einer bestimmten Schicht wie sie entlang der z-Achse gemessen wird, der Begriff „Breite“ bezieht sich auf eine Abmessung eines bestimmten Elements oder einer bestimmten Schicht wie sie entlang der y-Achse gemessen wird, während sich der Begriff „Länge“ auf eine Abmessung eines bestimmten Elements oder einer bestimmten Schicht bezieht wie sie entlang der x-Achse gemessen wird.
  • Wie in 3B dargestellt, können der Durchmetallisierungsstecker 306 und die Metallplattierung 308, 309 durch Schleifen oder einen beliebigen anderen geeigneten Prozess planarisiert werden. Fakultativ kann eine Schicht aus Kupfer oder einem anderen Metall 310, 311 auf den Masseschichten 304, 305 ausgebildet werden, um die Durchmetallisierungen 306 abzudecken.
  • Wie in 3C dargestellt, kann das Verfahren 300 mit einem Strukturieren 312, 313 der Schicht des Masseebenenmaterials 304, 305 und, falls verwendet, eines Abdeckmaterials 310, 311, um eine Struktur auszubilden, die als eine Masseebenenschicht einer Übertragungsleitungsschicht dienen wird, und anschließend Abscheiden und Strukturieren einer dielektrischen Schicht 314, 315 fortfahren. Die Masseebenenstruktur 304, 305 und fakultativ 310, 311 können beliebige Formen/Geometrien aufweisen, die dazu geeignet sind, als ein Masseebenenleiter einer Mikrostreifenleitung zu dienen. In einigen Ausführungsformen ist die Masseebene 304, 305 durchgehend und deckt die gesamte Fläche des Substrats 302 ab. In einigen Ausführungsformen wird die Masseebene 312, 313 strukturiert und deckt einen Abschnitt der Fläche des Substrats 302 ab. Im Allgemeinen ist die Breite der Masseebenenstruktur durch praktische Anwendung begrenzt, da die Masseebenen im Idealfall unendliche Ebenen wären.
  • In einigen Ausführungsformen kann nach dem Strukturieren und Ätzen der Masseebenenschicht das Substrat gereinigt werden, um oberflächengebundene organische und metallische Kontaminationsstoffe sowie eine unter der Oberfläche befindliche Kontamination zu entfernen. In einigen Ausführungsformen kann das Reinigen ausgeführt werden, indem z.B. eine chemische Lösung (wie z.B. Peroxid) verwendet wird und/oder mit UV-Strahlung, die mit Ozon kombiniert wird, und/oder indem die Oberfläche oxidiert wird (z.B. unter Verwendung einer thermischen Oxidation) und anschließend das Oxid (z.B. unter Verwendung von Flusssäure) entfernt wird.
  • In verschiedenen Ausführungsformen können beliebige geeignete Strukturierungstechniken verwendet werden, um die Masseebene an den gewünschten Positionen auf dem Substrat auszubilden, wie z.B. Strukturierungstechniken, die einen Fotolack oder andere Masken verwenden, welche die Abmessungen und eine Position des zukünftigen Masseebenenleiters definieren. Ein Beispiel einer Fotolack-Strukturierungstechnik könnte ein Abscheiden eines Fotolacks über dem Substrat umfassen. Der Fotolack kann ein positiver oder ein negativer Resist sein und kann zum Beispiel Poly(methylmethacrylat), Poly(methylglutarimid), DNQ/Novolac oder SU-8 (einen auf Epoxid basierenden negativen Resist) umfassen. Der Fotolack kann chemisch verstärkt werden, indem er einen Fotosäurebildner enthält, und kann auf Polymeren oder Copolymeren basieren, die aromatische Ringe oder alizyklische Norbornenderivate (z.B. für Ätzbeständigkeit) enthalten, und Schutzgruppen, wie z.B. t-Butyl, aufweisen. Die Polymere können Polystyrol- oder Acrylatpolymere umfassen. Der Fotolack kann durch einen Gießprozess, wie zum Beispiel Rotationsbeschichtung, abgeschieden werden. Der Fotolack kann dann durch optisches Projizieren eines Bildes einer gewünschten Struktur auf den Fotolack unter Verwendung von Fotolithografie, wie z.B. optischer Fotolithografie, Immersionsfotolithografie, Tief-UV-Lithografie, Extreme-UV-Lithografie oder anderen Techniken, strukturiert werden. Ein Entwickler, wie z.B. Tetramethylammoniumhydroxid TMAH (mit oder ohne ein Tensid) mit einer Konzentration im Bereich von 0,1 N bis 0,3 N kann auf den Fotolack, wie z.B. durch Rotationsbeschichten, angewendet werden und Abschnitte des Fotolacks werden entfernt, um Bereiche der darunterliegenden Schicht, die mit der gewünschten Struktur übereinstimmen, freizulegen. In einigen Ausführungsformen kann ein Backen des Substrats vor oder nach einem beliebigen der vorstehenden Vorgänge stattfinden. Zum Beispiel kann das Substrat vorgebacken werden, um Oberflächenwasser zu entfernen. Nach dem Auftragen des Fotolacks kann ein Backen nach dem Auftragen stattfinden, wobei mindestens ein Teil der Lösungsmittel in dem Fotolack ausgetrieben wird. Nach einem Belichten mit Licht kann ein Backen nach der Belichtung stattfinden, um chemische Reaktionen, wie z.B. Entschützen des Fotolacks, einzuleiten. Nach dem Strukturieren kann der Fotolack hart gebacken werden.
  • Als Nächstes wird eine Schicht eines dielektrischen Materials 314, 315 über dem Substrat 302 mit der darauf ausgebildeten Masseebene 312, 313 bereitgestellt. Das dielektrische Material 314, 315 kann als ein beliebiges dielektrisches Material ausgewählt werden, das geeignet ist, um einer weiteren, hier beschriebenen Fertigungsverarbeitung unterzogen zu werden. Da zum Beispiel die dielektrische Schicht 314, 315 geätzt werden muss, um Durchkontaktierungen 316 auszubilden, müssen Ätzeigenschaften potenzieller in Frage kommender Materialien beim Auswählen eines geeigneten Materials zum Verwenden für die Schicht erwogen werden. Neben geeigneten Ätzeigenschaften können einige andere Überlegungen beim Auswählen eines geeigneten Materials z.B. Möglichkeiten einer Ausbildung von glatten Filmen, eine geringe Schrumpfung und Ausgasung und gute dielektrische Eigenschaften (wie z.B. geringe elektrische Leckströme, geeigneter Wert einer Dielektrizitätskonstante und thermische Stabilität) umfassen. Beispiele dielektrischer Materialien, die als das Material der dielektrischen Schicht 446 verwendet werden können, umfassen Siliziumdioxid (SiO2), mit Kohlenstoff dotiertes Oxid (CDO), Siliziumnitrid, organische Polymere, wie z.B. Perfluorcyclobutan oder Polytetrafluorethylen, Fluorosilikatglas (FSG), und Organosilikate, wie z.B. Silsesquioxan, Siloxan oder Organosilikatglas, sind aber nicht darauf beschränkt.
  • In einigen Ausführungsformen kann das dielektrische Material 314, 315 ein Oxid umfassen, das über dem Masseebenenleiter 312, 313 z.B. unter Verwendung einer chemischen Gasphasenabscheidung oder/und einer plasmaunterstützten chemischen Gasphasenabscheidung abgeschieden wird, wie es typischerweise in einer herkömmlichen Verarbeitung getan wird. In einigen Ausführungsformen kann das dielektrische Material 314, 315 ein dielektrisches Material umfassen, das über dem Masseebenenleiter 312, 313 unter Verwendung von Beschichtungstechniken, die Vernetzung von flüssigen Vorstufen zu festen dielektrischen Materialien umfassen, ausgebildet wird. In einigen Ausführungsformen kann die Fläche des Masseebenenleiters 312, 313 vor dem Auftragen des Dielektrikums zum Beispiel unter Verwendung einer chemischen oder Plasma-Reinigung, oder Anwendung von Wärme in einer kontrollierten Umgebung gereinigt oder behandelt werden, um eine Oberflächenkontamination zu reduzieren und Grenzflächenfangstellen zu minimieren und/oder eine Anhaftung zu fördern. In einigen Ausführungsformen kann eine „Grenzflächenschicht“ zwischen dem Masseebenenleiter 312, 313 und dem dielektrischen Material 314, 315 angewendet werden, um eine spontane und unkontrollierte Ausbildung anderer Grenzflächenschichten zu verhindern, verringern oder minimieren. In einigen Ausführungsformen kann ein Haftvermittler oder eine Haftschicht vor dem Anwenden des Dielektrikums aufgetragen werden.
  • Eine Planarisierung kann auch durchgeführt werden, um eine verhältnismäßig glatte, ebene Fläche der dielektrischen Schicht 314, 315 zu erzielen. In verschiedenen Ausführungsformen kann die Planarisierung unter Verwendung entweder eines Nass- oder eines Trockenplanarisierungsprozesses durchgeführt werden. In einer Ausführungsform kann die Planarisierung unter Verwendung einer chemisch-mechanischen Planarisierung (CMP) durchgeführt werden, die als ein Prozess verstanden werden kann, der eine Polierfläche, ein Schleifmittel und eine Suspension verwendet, um die Überlagerung zu entfernen und die Oberfläche zu planarisieren.
  • Eine Dicke der dielektrischen Schicht 314, 315 kann variieren und kann von dem gewünschten Abstand zwischen der Mikrostreifen-Signalschicht und der Masseebene abhängen. Zum Beispiel kann die dielektrische Schicht 314, 315 eine Dicke zwischen 10 um bis 40 um, einschließlich aller Werte und darin befindlichen Bereiche, typischerweise zwischen 15 um bis 25 um, aufweisen.
  • Das Verfahren 300 kann dann mit einem Ausbilden einer oder mehrerer Durchkontaktierungen 316 in der dielektrischen Schicht 314, 315 fortfahren, um die Masseebene 312, 313 zu verbinden. Die Anzahl, Abmessungen und eine Form der Durchkontaktierungen 316 können variieren und sie können zum Beispiel von dem leitfähigen oder supraleitfähigen Material, das zum Füllen der Durchkontaktierungen verwendet wird, Abmessungen und einer Form der Masseebene 312, 313 und dem zum Ausbilden der Durchkontaktierungen 316 verwendeten Ätzprozess abhängen. Zum Beispiel kann in einigen Ausführungsformen eine Vielzahl von Durchkontaktierungen verwendet werden, die entlang von zwei Leitungen an den Rändern der Masseebene 312, 313 angeordnet sind. Jedoch kann in anderen Ausführungsformen eine beliebige andere Anzahl von Durchkontaktierungen 316 verwendet werden, die in einer beliebigen Position und einer beliebigen Form/Geometrie, wie zum Bereitstellen einer elektrischen Verbindung mit dem Masseebenenleiter 312, 313 einer Mikrostreifenleitung geeignet, angeordnet werden.
  • Die Durchkontaktierungsöffnungen erstrecken sich von der Fläche der dielektrischen Schicht 314, 315 zu der Masseebenenstruktur 312, 313. Die dielektrische Schicht 314, 315 umgibt zumindest teilweise die Durchkontaktierungsöffnungen 316, 317, wodurch sie sie voneinander und von anderen Öffnungen, die ausgebildet sein können (nicht dargestellt), sowohl physisch als auch elektrisch isoliert werden.
  • In verschiedenen Ausführungsformen können Abmessungen der Durchkontaktierungen 316, 317 zwischen 50 um und 150 um sowohl für die x-Achse als auch die y-Achse, einschließlich aller Werte und darin befindlichen Bereiche, betragen. Obere und untere Kontaktpads 316, 317 können einen Durchmesser im Bereich von 100 um bis 200 um aufweisen, oder können eine beliebige andere geeignete Größe gemäß Herstellungstoleranzen und einer zuverlässigen Kontaktleistungsfähigkeit aufweisen.
  • In verschiedenen Ausführungsformen kann eine beliebige Art von Ätztechniken, möglicherweise von Techniken, die ein Ätzen in Kombination mit einem Strukturieren, z.B. dem vorstehend beschriebenen Strukturieren, umfassen, zum Ausbilden der Durchkontaktierungen 316, 317 verwendet werden. Nachdem das Strukturieren vorgenommen wurde, um Abschnitte der darunterliegenden Schicht 314, 315 in einer strukturierten Maske, die eine Position und Anordnung von zukünftigen Durchkontaktierungen 316, 317 definiert, freizulegen, werden dann zum Beispiel freigelegte Abschnitte der darunterliegenden Schicht 314, 315 chemisch geätzt. Während des Ätzens werden die freigelegten Abschnitte der Fläche der dielektrischen Schicht 314, 315 entfernt, bis eine gewünschte Tiefe erzielt wird, wodurch Durchkontaktierungsöffnungen 316, 317 in der dielektrischen Schicht 314, 315 ausgebildet werden. Wenn ein Fotolack-Strukturieren verwendet wird, um eine Maske zum Ausbilden von Durchkontaktierungen zu erzeugen, kann dann der verbleibende Fotolack fakultativ z.B. mithilfe eines Prozesses, wie z.B. einer Veraschung, entfernt werden, wobei der Fotolack Sauerstoff oder Fluor ausgesetzt wird, die sich mit dem Fotolack verbinden, um Asche zu bilden.
  • Wie in 3D dargestellt, kann das Verfahren 300 dann damit fortfahren, dass die eine oder die mehreren Durchkontaktierungen 316, 317 in der dielektrischen Schicht 314, 315 mit einem leitfähigen oder supraleitfähigen Material, das zum Bereitstellen einer elektrischen Verbindungsfähigkeit an die Masseebene 312, 313 geeignet ist, gefüllt wird. In verschiedenen Ausführungsformen kann das Durchkontaktierungsmaterial ein beliebiges leitfähiges oder supraleitfähiges Material umfassen, das geeignet ist, um als eine Verbindung in einer integrierten Schaltung zu dienen, wie z.B. die vorstehend unter Verweis auf das Material der Masseebenenschicht 304, 305 beschriebenen Materialien. In einigen Ausführungsformen kann das Durchkontaktierungsmaterial dem Material der Masseebenenschicht 304, 305 gleich sein. In anderen Ausführungsformen könnten mindestens einige der leitfähigen oder supraleitfähigen Materialien, die in verschiedenen hier beschriebenen Elementen verwendet werden, unterschiedlich sein.
  • Die Durchkontaktierungen 316, 317 können unter Verwendung beliebiger geeigneter Techniken zum Füllen von Durchkontaktierungsöffnungen, wie z.B. CVD oder PVD, gefüllt werden. Eine Planarisierung z.B. unter Verwendung beliebiger vorstehend beschriebenen Planarisierungsprozesse kann auch durchgeführt werden, um die Flächen der dielektrischen Schicht freizulegen, die als Folge des Abscheidens jenes Materials auf die Durchkontaktierungsöffnungen mit dem Durchkontaktierungsmaterial abgedeckt sein können.
  • In einigen Ausführungsformen können eine oder mehrere von Diffusions- und Haftbarriereschichten, wie im Stand der Technik bekannt, in den Durchkontaktierungsöffnungen vor dem Füllen der Öffnungen mit dem Durchkontaktierungsmaterial abgeschieden werden. Wie an sich bekannt, können Diffusionsbarrieren dazu dienen, eine Diffusion des leitfähigen/supraleitfähigen Durchkontaktierungsmaterials aus der Durchkontaktierung zu reduzieren, und Haftbarrieren können dazu dienen, eine Anhaftung zwischen dem leitfähigen/supraleitfähigen Durchkontaktierungsmaterial und den Wänden der Durchkontaktierungsöffnungen zu fördern.
  • Als Nächstes kann eine Schicht eines Leiterstreifenmaterials auf der Fläche des dielektrischen Materials 314, 315 mit den Durchkontaktierungen 316, 317 bereitgestellt und anschließend strukturiert 318, 319 werden. Vorstehend unter Verweis auf das Masseebenenmaterial 304, 305 beschriebene Überlegungen sind auf das Leiterstreifenmaterial 318, 319 und eine Abscheidung davon anwendbar und werden daher der Kürze wegen hier nicht wiederholt. In einigen Ausführungsformen kann das Leiterstreifenmaterial 318, 319 dem Material der Masseebenenschicht 304, 305 oder/und dem Material der Durchkontaktierungen 316, 317 in der dielektrischen Schicht 314, 315 gleich sein.
  • In einigen Ausführungsformen kann die Fläche des dielektrischen Materials 314, 315 oder, falls verwendet, die der Ätzstoppschicht (nicht dargestellt) vor dem Auftragen des Leiterstreifenmaterials 318, 319 zum Beispiel unter Verwendung einer chemischen oder Plasma-Reinigung, oder Anwendung von Wärme in einer kontrollierten Umgebung gereinigt oder behandelt werden, um eine Oberflächenkontamination zu reduzieren und Grenzflächenfangstellen zu minimieren und/oder eine Anhaftung zu fördern. In einigen Ausführungsformen kann ein Haftvermittler oder eine Haftschicht vor dem Anwenden des Leiterstreifenmaterials 318, 319 aufgetragen werden.
  • In verschiedenen Ausführungsformen kann die Dicke der Schicht des Leiterstreifenmaterials 318, 319 zwischen 10 um bis 40 um, einschließlich aller Werte und darin befindlichen Bereiche, z.B. zwischen 20 um bis 30 um, betragen. Das Verfahren 300 kann dann mit einem Strukturieren der Schicht des Leiterstreifenmaterials 318, 319 fortfahren, um eine Struktur auszubilden, die als ein Leiterstreifen einer Übertragungsleitung dienen wird. Im Allgemeinen variiert die Breite des Leiterstreifens in Abhängigkeit von dem Entwurf und kann von einigen Mikrometern bis Hunderten oder Tausenden von Mikrometern variieren. In verschiedenen Ausführungsformen kann die Breite des Leiterstreifens 318, 319 zwischen 0,05 und 20 Mikrometer, einschließlich aller Werte und darin befindlichen Bereiche, z.B. zwischen 1 und 11 Mikrometer, oder zwischen 3 und 5 Mikrometer, betragen. In verschiedenen Ausführungsformen kann die Breite des Leiterstreifens 318, 319 zwischen 20 Mikrometer bis 40 Mikrometer, einschließlich aller Werte und Bereiche darin, betragen. In verschiedenen Ausführungsformen kann eine beliebige Art von herkömmlichen Strukturierungstechniken verwendet werden, um den Leiterstreifen 318, 319 auszubilden. Vorstehend unter Verweis auf das Strukturieren der Masseebene 304, 304 bereitgestellten Beschreibungen sind auf das Strukturieren des Leiterstreifens 318, 319 anwendbar und werden daher der Kürze wegen hier nicht wiederholt.
  • Wie in 3E dargestellt, kann das Verfahren 300 damit fortfahren, eine Lötstopplackschicht 320, 321 auf der Fläche des dielektrischen Materials 314, 315 mit dem Leiterstreifenmaterial 318, 319 abzuscheiden und anschließend zu strukturieren 322, 323. Das Lötstopplackmaterial kann zum Beispiel ein Polyimid oder ein ähnliches Material sein.
  • Wie in 3F dargestellt, kann das Package-Substrat auf den oberen und den unteren Kontakten ausgestaltet werden, was ein Füllen von Durchkontaktierungen 324, 325 mit einem leitfähigen Material und ein Anbringen einer externen Masseebene 326 an den Durchkontaktierungen 324, 325 unter Verwendung eines leitfähigen Haftmittels 327, um die externe Masseebene 326 mit der internen Masseebene 304 elektrisch zu verbinden, umfasst. Wie vorstehend beschrieben, kann die externe Masseebene 326 aus einem beliebigen geeigneten Material, wie z.B. unter anderem Kupfer oder Edelstahl, gefertigt werden. In einigen Ausführungsformen kann die externe Masseebene auch als ein Aussteifungselement wirken und kann aus einem beliebigen geeigneten Metall gefertigt werden, das einen hohen Elastizitätsmodul aufweist, wie z.B. Kupfer, Edelstahl, Beryllium (Be), Molybdän (Mo), Wolfram (W), Siliziumkarbid (SiC) und Wolframkarbid (WC). Das leitfähige Haftmittel 327 kann aus einem beliebigen geeigneten Material, wie im Stand der Technik bekannt, gefertigt werden, wie z.B. einer Haftbasis mit einem leitfähigen Füllstoff (z.B. einer Epoxidbasis mit einem Silberfüllstoff). In einigen Ausführungsformen kann die externe Masseebene 326 mit den Durchkontaktierungen 324, 325 durch Lotkugeln oder eine andere geeignete Einrichtung elektrisch verbunden werden.
  • In einigen Ausführungsformen kann eine Oberflächenausgestaltung angewendet werden, wie z.B. ein stromloses Metall oder strukturiertes Kupfer, um die verfügbare Metallfläche für die Anbringung zu vergrößern. In einigen Ausführungsformen kann eine Zusammenfügung auf dem freigelegten Kupfer durchgeführt werden, wobei die Fläche mit durch eine dünne Oberflächenausgestaltung, wie z.B. OSP (Organic Solderability Preservative) oder Immersions-Gold (Au) geschützt wird. In einigen Ausführungsformen kann, wie dargestellt, ein Package-Substrat abgeschlossen werden, indem eine C4-Hügelbildung (Controlled Collapse Chip Connection) auf die oberen Die-Kontaktflächen 328 für eine Anbringung des Die 332 aufgetragen wird, und eine Chipkondensator-Anordnung (C/C-Anordnung) auf die unteren Kontaktflächen 329, 330 für eine Anbringung des Package-Substrats zum Beispiel an einer Hauptplatine (nicht dargestellt) aufgetragen wird.
  • Das ausgestaltete Substrat kann ein Einzelpackage-Substrat sein oder es kann eine Wiederholungseinheit sein, die einem Vereinzelungsprozess unterzogen werden kann, bei dem jede Einheit von anderen getrennt wird, um ein einzelnes Package-Substrat zu erzeugen. Der Vereinzelungsprozess kann nach dem C4-Hügelbildungsprozess oder zu einem beliebigen anderen geeigneten Zeitpunkt in dem Prozess stattfinden, auch nachdem die externe Masseebene an der Fläche des Package-Substrats angebracht wurde. Vereinzelte Substrate können eine beliebige geeignete Größe und eine beliebige geeignete Dicke aufweisen; typischerweise können Substrate eine Größe von 50 mm mal 50 mm und eine Dicke zwischen 100 um und 2000 um aufweisen. Obwohl 3A bis 3F lediglich zwei leitfähige Schichten und eine dielektrische Schicht darstellen, versteht es sich ohne Weiteres, dass das Package-Substrat mehrere Schichten aus abwechselnd einem leitfähigen Material und einem dielektrischen Material aufweisen kann, und eine unterschiedliche Signalarchitektur in den leitfähigen Schichten mit der Mikrostreifen-Leitungsführungsschicht als der obersten Metallisierungsschicht aufweisen kann.
  • 4 ist ein Ablaufdiagramm eines Beispielverfahrens zum Herstellen eines integrierten Schaltungspackage gemäß verschiedenen Ausführungsformen, das ein Package-Substrat, welches Mikrostreifensignalleitungen als die oberste Metallisierungsschicht umfasst, und eine externe Masseebene aufweist, die mit der internen Masseebene der Mikrostreifenstruktur in dem Package-Substrat elektrisch verbunden ist. Obwohl die verschiedenen unter Verweis auf das Verfahren besprochenen Operationen in einer bestimmten Reihenfolge gezeigt sind, können die Operationen in einer beliebigen geeigneten Reihenfolge (z.B. in einer beliebigen Kombination einer parallelen und seriellen Durchführung) durchgeführt werden und sie können auf eine geeignete Weise wiederholt oder weggelassen werden.
  • Bei 402 kann ein Package-Substrat ausgebildet werden, das eine interne Masseschicht, eine dielektrische Schicht auf der internen Masseschicht, eine Mikrostreifensignalschicht auf der dielektrischen Schicht, wobei die Mikrostreifensignalschicht die oberste Metallisierungsschicht ist, und eine Lötstopplackschicht auf der Mikrostreifensignalschicht aufweist. Zum Beispiel kann das Package-Substrat ausgebildet werden, wie unter Bezugnahme auf 3A bis 3F beschrieben.
  • Bei 404 kann die externe Masseebene an der Lötstopplackschicht des Package-Substrats angebracht werden.
  • Bei 406 kann eine elektrische Verbindung zwischen der externen Masseebene und der internen Masseebene der Mikrostreifenarchitektur ausgebildet werden. Die elektrische Verbindung kann aus einer oder mehreren Durchkontaktierungen ausgebildet werden. Die Anbringung der externen Masseebene kann an derselben Verbindung geschehen wie die Oberflächenverbindung, die die externe Masseebene mit der internen Masseebene elektrisch verbindet. Zum Beispiel kann die externe Masseebene an dem Package-Substrat unter Verwendung von Lotkugeln auf der Durchkontaktierungsfläche angebracht werden, die auch die externe Masseebene mit der internen Masseebene elektrisch verbindet. Die externe Masseebene kann angebracht werden, bevor oder nachdem der Die angebracht wird.
  • 5A ist eine schematische Darstellung einer Querschnittsansicht eines oberen Abschnitts eines Beispiels eines integrierten Schaltungspackage gemäß verschiedenen Ausführungsformen, das eine Impedanzdifferenz zwischen Bereichen, in denen Mikrostreifen-Übertragungsleitungen mit einer externen Masseebene abgedeckt sind, und Bereichen, in denen Mikrostreifen-Übertragungsleitungen nicht mit der externen Masseebene abgedeckt sind, aufweist. Wie in 5A dargestellt, kann ein integriertes Schaltungspackage 500 einen Die 502, ein Package-Substrat 504 und eine externe Masseebene 506 umfassen. Zur Klarheit ist lediglich die obere Seite (die hier auch als die Rückseite bezeichnet wird) des Package-Substrats in 5A dargestellt; jedoch können leitfähige und dielektrische Schichten auf beiden Seiten des Substrats 512 ausgebildet werden. Der Die 502 kann mit dem Package-Substrat 504 über FLI 508 verbunden werden und fakultativ einen Underfill 510 aufweisen. Das Package-Substrat 504 kann ein Substrat 512, eine Durchmetallisierung 514, eine interne Masseebene 516, eine dielektrische Schicht 518 und eine Mikrostreifen-Signalschicht 520 umfassen. Das Package-Substrat 504 kann eine Lötstopplackschicht 522 umfassen. Die externe Masseebene 506 kann an dem Package-Substrat unter Verwendung eines leitfähigen Haftmittels 528 angebracht und mit der internen Masseebene 516 über eine oder mehrere Durchkontaktierungen 524, 526 elektrisch verbunden werden. In einigen Ausführungsformen kann die externe Masseebene lediglich einen Abschnitt der Fläche des Package-Substrats abdecken, was eine Schwankung des Impedanzwertes zwischen Bereichen, die mit der externen Masseebene abgedeckt sind, und Bereichen, die nicht mit der externen Masseebene abgedeckt sind, verursachen kann. Die gestrichelte Linie A-A' 530 zeigt die Trennung zwischen Bereichen, die nicht abgedeckt sind, gegenüber Bereichen, die abgedeckt sind, an.
  • 5B ist eine schematische Darstellung einer Draufsicht auf Mikrostreifen-Übertragungsleitungen in Fig. 5A, die eine Impedanzdifferenz aufweisen, gemäß verschiedenen Ausführungsformen. Wie in 5B dargestellt, sind Mikrostreifen-Übertragungsleitungen auf der rechten Seite der der A-A'-Linie 530 nicht mit der externen Masseebene 506 abgedeckt und weisen zum Beispiel einen Impedanzwert von 40 Ohm auf 536. Mikrostreifen-Übertragungsleitungen auf der linken Seite der der A-A'-Linie 521 sind mit der externen Masseebene abgedeckt und weisen zum Beispiel eine Impedanz auf, die größer ist als 40 Ohm 538. Wie vorstehend in Bezug auf 5A beschrieben, zeigt die gestrichelte Linie A-A' die Trennung zwischen Bereichen, die nicht mit der externen Masseebene 506 abgedeckt sind, gegenüber Bereichen, die abgedeckt sind, an. Eine Impedanzdifferenz quer über die Länge von Übertragungsleitungen kann eine elektrische Leistungsfähigkeit reduzieren und ein Nebensprechen erhöhen. Ein Korrigieren einer Impedanzdifferenz, um eine Impedanzfehlanpassung zu reduzieren, wird bevorzugt. Eine Änderung der Übertragungsgeometrie kann den Impedanzwert ändern, do dass die Impedanzwerte ungefähr gleich sein können.
  • 6A ist eine schematische Darstellung einer Querschnittsansicht eines oberen Abschnitts eines Beispiels eines integrierten Schaltungspackage gemäß verschiedenen Ausführungsformen, wobei die Impedanzdifferenz durch Ändern der Geometrie der Mikrostreifen-Übertragungsleitungen korrigiert wird. Wie in 6A dargestellt, kann ein integriertes Schaltungspackage 600 einen Die 602, ein Package-Substrat 604 und eine externe Masseebene 606 umfassen. Gleichermaßen ist, wie in Fig. 5A, zur Klarheit lediglich die obere Seite des Package-Substrats in 6A dargestellt; jedoch können leitfähige und dielektrische Schichten auf beiden Seiten des Substrats 612 ausgebildet werden. Der Die 602 kann mit dem Package-Substrat 604 über FLI 608 verbunden werden und fakultativ einen Underfill 610 aufweisen. Das Package-Substrat 604 kann ein Substrat 612, eine Durchmetallisierung 614, eine interne Masseebene 616, eine dielektrische Schicht 618 und eine Mikrostreifen-Signalschicht 620, 621 umfassen. Die Mikrostreifen-Signalschicht kann Übertragungsleitungen umfassen, die verschiedene Geometren aufweisen, wobei ein Abschnitt der Leitung breiter 620 als ein anderer Abschnitt 621 ist. Das Package-Substrat 604 kann eine Lötstopplackschicht 622 umfassen. Die externe Masseebene 606 kann an dem Package-Substrat unter Verwendung eines leitfähigen Haftmittels 628 angebracht und mit der internen Masseebene 616 über eine oder mehrere Durchkontaktierungen 624, 626 elektrisch verbunden werden. In einigen Ausführungsformen kann, wie dargestellt, die externe Masseebene 606 lediglich einen Abschnitt der Fläche des Package-Substrats abdecken, was eine Schwankung des Impedanzwertes zwischen Bereichen, die mit der externen Masseebene abgedeckt sind, und Bereichen, die nicht mit der externen Masseebene abgedeckt sind, verursachen kann. Die gestrichelte Linie A-A' 630 zeigt die Trennung zwischen Bereichen, die nicht abgedeckt sind, gegenüber Bereichen, die abgedeckt sind, an.
  • 6B ist eine schematische Darstellung einer Draufsicht auf Mikrostreifen-Übertragungsleitungen in Fig. 6A, die die Änderung der Geometrie der Mikrostreifen-Übertragungsleitungen zeigt, um die Impedanzdifferenz zu korrigieren, welche davon herrühren kann, dass die externe Masseebene lediglich einen Abschnitt der Fläche des Package-Substrats abdeckt, gemäß verschiedenen Ausführungsformen. Wie in 6B dargestellt, sind Mikrostreifen-Übertragungsleitungen auf der rechten Seite 620 der A-A'-Linie nicht mit der externen Masseebene 606 abgedeckt und weisen zum Beispiel einen Impedanzwert von 40 Ohm 636 auf. Mikrostreifen-Übertragungsleitungen auf der linken Seite 621 der A-A'-Linie sind mit der externen Masseebene abgedeckt und weisen eine andere Geometrie auf, wobei die Übertragungsleitungen dünner sind, um die Impedanz auf ungefähr denselben Wert von 40 Ohm 638 zu reduzieren. Übertragungsleitungen können mit schmalen Segmenten und breiten Segmenten strukturiert sein, so dass Impedanzwerte ungefähr gleich sein und innerhalb der durch das integrierte Schaltungspackage geforderten Bereiche liegen können. Impedanzwerte können unter Verwendung von im Stand der Technik bekannten Verfahren berechnet werden und eine Übertragungsleitungsgeometrie kann dementsprechend geändert werden, um Impedanzwerte quer über die Länge der Leitung anzupassen. Durch Aufrechterhalten des Impedanzwertes quer über die Länge von Übertragungsleitungen kann eine elektrische Leistungsfähigkeit beibehalten werden und ein Nebensprechen kann reduziert werden.
  • Obwohl der Leiterstreifen derart dargestellt ist, dass er im Wesentlichen eine gerade Linie in 5B und 6B bildet, kann die Leiterstreifenstruktur beliebige andere Formen/Geometrien aufweisen, die dazu geeignet sind, um als ein Signalleitungsleiter einer Mikrostreifenleitung zu dienen. Zum Beispiel kann der Leiterstreifen verschiedene Formen aufweisen, wie z.B. eine im Wesentlichen gerade Linie, eine Linie mit Biegungen (z.B. eine sich schlängelnde Linie oder eine Linie, die einen oder mehrere Schleifenabschnitte aufweist), oder eine beliebige andere Konfiguration, die für einen bestimmten Entwurf einer integrierten Schaltung geeignet ist.
  • Die hier offenbarten Package-Substrate können in einem beliebigen geeigneten elektronischen Bauelement aufgenommen werden. 7 bis 9 zeigen verschiedene Beispiele von Vorrichtungen, die in einem oder mehreren von beliebigen der hier offenbarten Package-Substraten aufgenommen sein können oder welche diese umfassen können.
  • 7A bis B sind Draufsichten auf einen Wafer 701 und Dies 705, die in einem IC-Package zusammen mit einem beliebigen der hier offenbarten Package-Substrate aufgenommen sein können. Der Wafer 701 kann aus einem Halbleitermaterial gebildet sein und kann einen oder mehrere Dies 705 umfassen, die IC-Elemente aufweisen, welche auf einer Fläche des Wafers 701 ausgebildet sind. Jeder der Dies 705 kann eine Wiederholungseinheit eines Halbleiterprodukts sein, die eine beliebige geeignete IC umfasst. Nachdem die Herstellung des Halbleiterprodukts abgeschlossen wurde, kann der Wafer 701 einem Vereinzelungsprozess unterzogen werden, bei dem jeder der Dies 705 von anderen getrennt wird, um diskrete „Chips“ des Halbleiterprodukts bereitzustellen. Der Die 705 kann einen oder mehrere Transistoren (z.B. einige der Transistoren 740 von Fig. 7C, nachstehend besprochen) und/oder eine Unterstützungsschaltung, um elektrische Signale an die Transistoren zu leiten, sowie beliebige andere IC-Komponenten umfassen. In einigen Ausführungsformen kann der Wafer 701 oder der Die 705 ein Speicherbauelement (z.B. ein statisches Direktzugriffspeicherbauelement (SRAM-Bauelement), ein Logik-Bauelement (z.B. AND-, OR-, NAND- oder NOR-Gatter) oder ein beliebiges anderes geeignetes Schaltungselement umfassen. Mehrere dieser Bauelemente können auf einem einzelnen Die 705 kombiniert werden. Zum Beispiel kann ein Speicherarray durch mehrere Speicherbauelemente auf einem selben Die 705 als eine Verarbeitungsvorrichtung (z.B. die Verarbeitungsvorrichtung 902 von 9) oder eine andere Logik ausgebildet werden, die ausgelegt ist, um Informationen in den Speicherbauelementen zu speichern oder in dem Speicherarray gespeicherte Befehle auszuführen. In einigen Ausführungsformen kann der Die 705 eine Schaltung umfassen, die mit einer Schaltung, die durch integrierte Bauelemente in dem Package-Substrat bereitgestellt wird, gekoppelt werden soll, nachdem der Die 705 mit dem Package-Substrat verbunden wurde, wie vorstehend besprochen.
  • 7C ist eine Querschnittsseitenansicht eines IC-Bauelements 700, das in einem Die aufgenommen werden kann, der mit einem beliebigen der hier offenbarten Package-Substrate gekoppelt werden kann. Insbesondere kann eines oder mehrere der IC-Bauelemente 700 in einem oder mehreren Dies aufgenommen sein. Das IC-Bauelement 700 kann auf einem Substrat 702 (z.B. dem Wafer 701 von 7A) ausgebildet werden und kann in einem Die (z.B. dem Die 705 von 7B) aufgenommen sein. Das Substrat 702 kann ein Halbleitersubstrat sein, das aus Halbleitermaterialsystemen gebildet ist, die zum Beispiel n-Typ- oder P-Typ-Materialsysteme umfassen. Das Substrat 702 kann zum Beispiel ein kristallines Substrat umfassen, das unter Verwendung eines Bulk-Siliziums oder einer Silizium-auf-Isolator-Struktur ausgebildet wird. In einigen Ausführungsformen kann das Substrat 702 unter Verwendung alternativer Materialien ausgebildet werden, die möglicherweise mit Silizium kombiniert werden oder nicht, die Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid umfassen, jedoch nicht darauf beschränkt sind. Weitere Materialien, die als Gruppe II-VI, III-V oder IV klassifiziert sind, können ebenfalls verwendet werden, um das Substrat 702 auszubilden. Obwohl einige Beispiele für Materialien, aus denen das Substrat 702 ausgebildet werden kann, hier beschrieben sind, kann ein beliebiges Material verwendet werden, das als eine Grundlage für ein IC-Bauelement 700 dienen kann. Das Substrat 702 kann ein Teil eines vereinzelten Die (z.B. des Die 705 von 7B) oder eines Wafers (z.B. des Wafer 701 von 7A) sein.
  • Das IC-Bauelement 700 kann eine oder mehrere Bauelementschichten 704 umfassen, die auf dem Substrat 702 angeordnet sind. Die Bauelementschicht 704 kann Merkmale eines oder mehrerer Transistoren 740 (z.B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs)), die auf dem Substrat 702 ausgebildet sind, umfassen. Die Bauelementschicht 704 kann zum Beispiel ein oder mehrere Source- und/oder Drain-(S/D)-Gebiete 720, ein Gate 722 zum Steuern eines Stromflusses in den Transistoren 740 zwischen den S/D-Gebieten 720, und einen oder mehrere S/D-Kontakte 724, um elektrische Signale an die S/D-Gebiete 720 und von ihnen zu leiten, umfassen. Die Transistoren 740 können zusätzliche Merkmale umfassen, die der Klarheit wegen nicht dargestellt sind, wie z.B. Bauelement-Isolationsgebiete, Gatekontakte und dergleichen. Die Transistoren 740 sind nicht auf den Typ und die Konfiguration, die in 7C dargestellt sind, beschränkt und können eine breite Vielfalt anderer Typen und Konfigurationen umfassen, wie zum Beispiel planare Transistoren, nicht planare Transistoren oder eine Kombination von beiden. Nicht planare Transistoren können FinFET-Transistoren umfassen, wie z.B. Doppel-Gate-Transistoren oder TRi-Gate-Transistoren, und Wraparound- oder Allaround-Gate-Transistoren, wie etwa Nanoband- und Nanodraht-Transistoren.
  • Jeder Transistor 740 kann ein Gate 722 umfassen, das aus mindestens zwei Schichten, einer Gatedielektrikumsschicht und einer Gateelektrodenschicht, ausgebildet ist. Die Gatedielektrikumsschicht kann eine Schicht oder einen Stapel von Schichten umfassen. Die eine oder die mehreren Schichten können Siliziumoxid, Siliziumdioxid und/oder ein High-k-Dielektrikumsmaterial umfassen. Das High-k-Dielektrikumsmaterial kann Elemente, wie z.B. Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink, umfassen. Beispiele für High-k-Materialien, die in der Gatedielektrikumsschicht verwendet werden können, umfassen Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat, sind jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann ein Ausheilungsprozess an der Gatedielektrikumsschicht ausgeführt werden, um ihre Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gateelektrodenschicht kann auf der Gatedielektrikumsschicht ausgebildet werden und kann mindestens ein P-Typ-Austrittsarbeitsmetall oder N-Typ-Austrittsarbeitsmetall in Abhängigkeit davon umfassen, ob der Transistor 740 zu einem PMOS- oder ein NMOS-Transistor werden soll. In einigen Implementierungen kann die Gateelektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und mindestens eine Metallschicht eine Füllmetallschicht ist. Weitere Metallschichten können zu anderen Zwecken aufgenommen werden, wie z.B. eine Barriereschicht. Für einen PMOS-Transistor umfassen Metalle, die für die Gateelektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide (z.B. Rutheniumoxid), sind aber nicht darauf beschränkt. Für einen NMOS-Transistor umfassen, Metalle, die für die Gateelektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle, und Karbide dieser Metalle (z.B. Hafniumkarbid, Zirkoniumkarbid, Titankarbid, Tantalkarbid und Aluminiumkarbid), sind jedoch nicht darauf beschränkt.
  • In einigen Ausführungsformen kann die Gateelektrode, bei Betrachtung als ein Querschnitt des Transistors 740 entlang der Source-Kanal-Drain-Richtung, aus einer U-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind, umfasst. In anderen Ausführungsformen kann mindestens eine der Metallschichten, die die Gateelektrode bilden, einfach eine plane Schicht sein, die im Wesentlichen parallel zu der oberen Fläche des Substrats ist und keine Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind. In anderen Ausführungsformen kann die Gateelektrode aus einer Kombination von U-förmigen Strukturen und planen, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gateelektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planen, nicht U-förmigen Schichten ausgebildet sind.
  • In einigen Ausführungsformen kann ein Paar Seitenwandspacer auf gegenüberliegenden Seiten des Gatestapels ausgebildet werden, um den Gatestapel zu umklammern. Die Seitenwandspacer können aus einem Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumkarbid, mit Kohlenstoff dotiertem Siliziumnitrid und Siliziumoxinitrid, ausgebildet werden. Prozesse zum Ausbilden von Seitenwandspacern sind im Stand der Technik allgemein bekannt und umfassen im Allgemeinen Abscheidungs- und Ätzprozessschritte. In einigen Ausführungsformen kann eine Vielzahl von Spacerpaaren verwendet werden; zum Beispiel können zwei Paare, drei Paare oder vier Paare Seitenwandspacer auf gegenüberliegenden Seiten des Gatestapels ausgebildet werden.
  • Die S/D-Gebiete 720 können innerhalb des Substrats 702 benachbart zum Gate 722 jedes Transistors 740 ausgebildet werden. Die S/D-Gebiete 720 können zum Beispiel unter Verwendung entweder eines Implantations-/Diffusionsprozesses oder eines Ätz-/Abscheidungsprozesses ausgebildet werden. In dem ersteren Prozess können Dotierstoffe, wie z.B. Bor, Aluminium, Antimon, Phosphor oder Arsen als Ionen in das Substrat 702 implementiert werden, um die S/D-Gebiete 720 zu bilden. Ein Ausheilungsprozess, der die Dotierstoffe aktiviert und veranlasst, dass sie weiter in das Substrat 702 diffundieren, kann auf den lonenimplantationsprozess folgen. Im letzteren Prozess kann das Substrat 702 zuerst geätzt werden, um Aussparungen an den Positionen der S/D-Gebiete 720 auszubilden. Ein epitaktischer Abscheidungsprozess kann dann ausgeführt werden, um die Aussparungen mit einem Material zu füllen, das zum Herstellen der S/D-Gebiete 720 verwendet wird. In einigen Implementierungen können die S/D-Gebiete 720 unter Verwendung einer Siliziumlegierung, wie z.B. Siliziumgermanium oder Siliziumkarbid, gefertigt werden. In einigen Ausführungsformen kann die epitaktisch abgeschiedene Siliziumlegierung in-situ mit Dotierstoffen, wie z.B. Bor, Arsen oder Phosphor, dotiert werden. In einigen Ausführungsformen können die S/D-Gebiete 720 unter Verwendung eines oder mehrerer abwechselnden Halbleitermaterialien, wie z.B. Germanium oder eines Gruppe-II-V-Materials oder einer Legierung, ausgebildet werden. In weiteren Ausführungsformen können eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet werden, um die S/D-Gebiete 720 auszubilden.
  • Elektrische Signale, wie z.B. Strom- und/oder Eingangs/Ausgangs-(I/O)-Signale, können an die Transistoren 740 der Bauelementschicht 704 oder von ihnen über eine oder mehrere Verbindungsschichten, die auf der Bauelementschicht 704 angeordnet sind (dargestellt in 7C als Verbindungsschichten 706 bis 710), geleitet werden. Zum Beispiel können elektrisch leitfähige Merkmale der Bauelementschicht 704 (z.B. das Gate 722 und die S/D-Kontakte 724) mit den Verbindungsstrukturen 728 der Verbindungsschichten 706 bis 710 elektrisch gekoppelt werden. Die eine oder die mehreren Verbindungschichten 706 bis 710 können einen dielektrischen Zwischenschichtstapel (ILD-Stapel) 719 des IC-Bauelements 700 bilden.
  • Die Verbindungsstrukturen 728 können innerhalb der Verbindungsschichten 706 bis 710 angeordnet werden, um elektrische Signale gemäß einer breiten Vielfalt von Entwürfen zu leiten (insbesondere ist die Anordnung nicht auf die in 7C dargestellte konkrete Konfiguration der Verbindungsstrukturen 728 beschränkt). Obwohl eine konkrete Anzahl von Verbindungsschichten 706 bis 710 in 7C dargestellt ist, umfassen Ausführungsformen der vorliegenden Offenbarung IC-Bauelemente, die mehr oder weniger Verbindungsschichten aufweisen als dargestellt.
  • In einigen Ausführungsformen können die Verbindungsstrukturen 728 Grabenstrukturen 728a (zuweilen als „Leitungen“ bezeichnet) und/oder Durchkontaktierungsstrukturen 728b (zuweilen als „Löcher“ bezeichnet), die mit einem elektrisch leitfähigen Material, wie z.B. einem Metall, gefüllt sind, umfassen. Die Grabenstrukturen 728a können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu leiten, die im Wesentlichen parallel zu einer Fläche des Substrats 702 ist, auf der die Bauelementschicht 704 ausgebildet ist. Zum Beispiel können die Grabenstrukturen 728a elektrische Signale in einer Richtung leiten, die aus der Perspektive von 7C in die Seite hinein und aus ihr heraus verläuft. Die Durchkontaktierungsstrukturen 728b können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu leiten, die im Wesentlichen senkrecht zu einer Fläche des Substrats 702 ist, auf der die Bauelementschicht 704 ausgebildet ist. In einigen Ausführungsformen können die Durchkontaktierungsstrukturen 728b die Grabenstrukturen 728a verschiedener Verbindungschichten 706 bis 710 elektrisch miteinander koppeln.
  • Die Verbindungsschichten 706 bis 710 können ein dielektrisches Material 726 umfassen, das zwischen den Verbindungsstrukturen 728 angeordnet ist, wie in 7C dargestellt. In einigen Ausführungsformen kann das dielektrische Material 726, das zwischen den Verbindungsstrukturen 728 in verschiedenen der Verbindungsschichten 706 bis 710 angeordnet ist, verschiedene Zusammensetzungen aufweisen; in anderen Ausführungsformen kann die Zusammensetzung des dielektrischen Materials 726 zwischen verschiedenen Verbindungsschichten 706 bis 710 gleich sein.
  • Eine erste Verbindungsschicht 706 (die als Metall 1 oder „M1“ bezeichnet wird) kann direkt auf der Bauelementschicht 704 ausgebildet werden. In einigen Ausführungsformen kann die erste Verbindungsschicht 706 Grabenstrukturen 728a und/oder Durchkontaktierungsstrukturen 728b umfassen, wie dargestellt. Die Grabenstruktur 728a der ersten Verbindungsschicht 706 können mit Kontakten (z.B. den S/D-Kontakten 724) der Bauelementschicht 704 gekoppelt werden.
  • Eine zweite Verbindungsschicht 708 (die als Metall 2 oder „M2“ bezeichnet wird) kann direkt auf der ersten Verbindungsschicht 706 ausgebildet werden. In einigen Ausführungsformen kann die zweite Verbindungsschicht 708 Durchkontaktierungsstrukturen 728b umfassen, um die Grabenstrukturen 728a der zweiten Verbindungsschicht 708 mit den Grabenstrukturen 728a der ersten Verbindungsschicht 706 zu koppeln. Obwohl die Grabenstrukturen 728a und die Durchkontaktierungsstrukturen 728b der Klarheit wegen strukturell mit einer Linie innerhalb jeder Verbindungsschicht (z.B. innerhalb der zweiten Verbindungsschicht 708) skizziert sind, können in einigen Ausführungsformen die Grabenstrukturen 728a und die Durchkontaktierungsstrukturen 728b strukturell und/oder materiell zusammenhängend sein (z.B. werden sie gleichzeitig während eines Dual-Damascene-Prozesses gefüllt)
  • Eine dritte Verbindungsschicht 710 (die als Metall 3 oder „M3“ bezeichnet wird) (und nach Wunsch zusätzliche Verbindungsschichten) kann anschließend auf der zweiten Verbindungsschicht 708 gemäß ähnlichen Techniken und Konfigurationen, die in Verbindung mit der zweiten Verbindungsschicht 708 oder der ersten Verbindungsschicht 706 beschrieben sind, ausgebildet werden.
  • Das IC-Bauelement 700 kann ein Lötstopplackmaterial 734 (z.B. Polyimid oder ein ähnliches Material) und ein oder mehrere Bondpads 736, die auf den Verbindungsschichten 706 bis 710 ausgebildet werden, umfassen. Die Bondpads 736 können die Kontakte bereitstellen, um zum Beispiel die Verbindungen erster Ebene zu koppeln. Die Bondpads 736 können mit den Verbindungsstrukturen 728 elektrisch gekoppelt werden und derart ausgelegt sein, dass sie die elektrischen Signale des (der) Transistors (Transistoren) 740 an andere externe Bauelemente leiten. Zum Beispiel können Lötverbindungen auf dem einem oder den mehreren Bondpads 736 ausgebildet werden, um einen Chip, der das IC-Bauelement 700 umfasst, mit einer anderen Komponente (z.B. einer Leiterplatte) mechanisch und/oder elektrisch zu koppeln. Das IC-Bauelement 700 kann andere, alternative Konfigurationen aufweisen als die in anderen Ausführungsformen dargestellten, um die elektrischen Signale von den Verbindungsschichten 706 bis 710 zu leiten. Zum Beispiel können die Bondpads 736 durch andere analoge Merkmale (z.B. Säulen) ersetzt werden oder diese ferner umfassen, die die elektrischen Signale an externe Komponenten leiten.
  • 8 ist eine Querschnittsseitenansicht einer IC-Bauelementanordnung 800, die eine beliebige der hier offenbarten Ausführungsformen der Package-Substrate umfassen kann. Die IC-Bauelementanordnung 800 umfasst mehrere Komponenten, die auf einer Leiterplatte 802 angeordnet werden. Die IC-Bauelementanordnung 800 kann Komponenten umfassen, die auf einer ersten Fläche 840 der Leiterplatte 802 und einer gegenüberliegenden zweiten Fläche 842 der Leiterplatte 802 angeordnet werden; im Allgemeinen können Komponenten auf einer oder beiden Flächen 840 und 842 angeordnet werden.
  • In einigen Ausführungsformen kann die Leiterplatte 802 eine gedruckte Leiterplatte (PCB) sein, die mehrere Metallschichten umfasst, die voneinander durch Schichten aus einem dielektrischen Material getrennt und durch elektrisch leitfähige Durchkontaktierungen miteinander verbunden sind. Eine beliebige oder mehrere der Metallschichten können in einem gewünschten Schaltungsentwurf ausgebildet werden, um elektrische Signale (fakultativ in Verbindung mit anderen Metallschichten) zwischen den mit der Leiterplatte 802 gekoppelten Komponenten zu leiten. In anderen Ausführungsformen kann die Leiterplatte 802 ein Nicht-PCB-Substrat sein.
  • Die IC-Bauelementanordnung 800, die in 8 dargestellt ist, umfasst eine Package-on-Interposer-Struktur 836, die mit der ersten Fläche 840 der Leiterplatte 802 mithilfe von Kopplungskomponenten 816 gekoppelt ist. Die Kopplungskomponenten 816 können die Package-on-Interposer-Struktur 836 mit der Leiterplatte 802 elektrisch und mechanisch koppeln, und können Lotkugeln (wie in 8 dargestellt), männliche und weibliche Teile einer Fassung, ein Haftmittel, ein Underfillmaterial und/oder eine beliebige andere geeignete elektrische und/oder mechanische Kopplungsstruktur umfassen.
  • Die Package-on-Interposer-Struktur 836 kann ein IC-Package 820 umfassen, der mit einem Interposer 804 mithilfe von Kopplungskomponenten 818 gekoppelt ist. Die Kopplungskomponenten 818 können eine beliebige geeignete Form für die Anwendung annehmen, wie z.B. die vorstehend unter Bezugnahme auf die Kopplungskomponenten 816 besprochenen Formen. Zum Beispiel können die Kopplungskomponenten 818 Verbindungen zweiter Ebene sein. Obwohl ein einzelnes IC-Package 820 in 8 dargestellt ist, können mehrere IC-Packages mit dem Interposer 804 gekoppelt sein; in der Tat können zusätzliche Interposer mit dem Interposer 804 gekoppelt werden. Der Interposer 804 kann ein dazwischenliegendes Substrat bereitstellen, das zum Überbrücken der Leiterplatte 802 und des IC-Package 820 verwendet wird. Das IC-Package 820 kann zum Beispiel ein Die (der Die 705 von 7B), ein IC-Bauelement (z.B. das IC-Bauelement 700 von 7C) oder eine beliebige andere geeignete Komponente sein oder umfassen. Insbesondere kann das IC-Package 820 eine beliebige der hier offenbarten Ausführungsformen der IC-Package-Substrate aufnehmen, und kann ein Package-Substrat mit einer internen Masseebene, eine Mikrostreifenschaltung als die obere Metallisierungsschicht und eine externe Masseebene, die mit der internen Masseebene elektrisch verbunden ist, umfassen. Im Allgemeinen kann der Interposer 804 eine Verbindung zu einem breiteren Pitch verbreiten oder eine Verbindung zu einer anderen Verbindung umleiten. Zum Beispiel kann der Interposer 804 das IC-Package 820 (z.B. einen Die) mit einem Ball-Grid-Array (BGA) der Kopplungskomponenten 816 zum Koppeln mit der Leiterplatte 802 koppeln. In der in 8 dargestellten Ausführungsform sind das IC-Package 820 und die Leiterplatte 802 auf gegenüberliegenden Seiten des Interposers 804 angebracht; in anderen Ausführungsformen können das IC-Package 820 und die Leiterplatte 802 an einer selben Seite des Interposers 804 befestigt sein. In einigen Ausführungsformen können drei oder mehr Komponenten mithilfe des Interposers 804 miteinander verbunden werden.
  • Der Interposer 804 kann aus einem Epoxidharz, einem mit Faserglas verstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie z.B. Polyimid, ausgebildet werden. In einigen Ausführungsformen kann der Interposer 804 aus abwechselnden festen oder flexiblen Materialien ausgebildet werden, die dieselben Materialien umfassen können, die in einem Halbleitersubstrat verwendet werden, wie z.B. Silizium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien. Der Interposer 804 kann Metallverbindungen 808 und Durchkontaktierungen 810 umfassen, die Siliziumdurchkontaktierungen (TSVs) 806 umfassen, jedoch nicht darauf beschränkt sind. Der Interposer 804 kann ferner eingebettete Bauelemente 814 umfassen, die sowohl passive als auch aktive Bauelemente umfassen. Solche Bauelemente können Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Bauelemente (elektrostatische Entladung) und Speicherbauelemente umfassen, sind jedoch nicht darauf beschränkt. Komplexere Bauelemente, wie z.B. Hochfrequenz-(HF)-Bauelemente, Leistungsverstärker, Energieverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und mikroelektromechanische Systemvorrichtungen (MEMS) können ebenfalls auf dem Interposer 804 ausgebildet werden. Die Package-on-Interposer-Struktur 836 kann die Form beliebiger der im Stand der Technik bekannten Package-on-Interposer-Strukturen annehmen.
  • Die IC-Bauelementanordnung 800 kann ein IC-Package 824 umfassen, das mit der ersten Fläche 840 der Leiterplatte 802 mithilfe von Kopplungskomponenten 822 gekoppelt ist. Die Kopplungskomponenten 822 können die Form beliebiger der vorstehend unter Bezugnahme auf die Kopplungskomponenten 816 besprochenen Ausführungsformen annehmen, und das IC-Package 824 kann die Form beliebiger der vorstehend mit Verweis auf das IC-Package 820 besprochenen Ausführungsformen annehmen. Insbesondere kann das IC-Package 824 die Form einer beliebigen der hier offenbarten Ausführungsformen des IC-Package annehmen, und kann ein Package-Substrat mit einer internen Masseebene, einer Mikrostreifenschaltung als der oberen Metallisierungsschicht und eine externe Masseebene, die mit der internen Masseebene elektrisch verbunden ist, umfassen.
  • Die IC-Bauelementanordnung 800, die in 8 dargestellt ist, umfasst eine Package-on-Package-Struktur 834, die mit der zweiten Fläche 842 der Leiterplatte 802 mithilfe von Kopplungskomponenten 828 gekoppelt ist. Die Package-on-Package-Struktur 834 kann ein IC-Package 826 und ein IC-Package 832 umfassen, die miteinander durch Kopplungskomponenten 830 gekoppelt sind, so dass das IC-Package 826 zwischen der Leiterplatte 802 und dem IC-Package 832 angeordnet ist. Die Kopplungskomponenten 828 und 830 können die Form einer beliebigen der vorstehend besprochenen Ausführungsformen der Kopplungskomponenten 816 annehmen, und die IC-Packages 826 und 832 können die Form einer beliebigen der vorstehend besprochenen Ausführungsformen des IC-Package 820 annehmen. Insbesondere können die IC-Packages 826 und 832 eine beliebige der hier offenbarten Ausführungsformen des Package-Substrats mit einer internen Masseebene, einer Mikrostreifenschaltung als der oberen Metallisierungsschicht und einer externen Masseebene, die mit der internen Masseebene elektrisch verbunden ist, annehmen.
  • 9 ist ein Blockdiagramm eines Beispiels einer Rechenvorrichtung 900, die ein oder mehrere der hier offenbarten Package-Substrate umfassen kann. Zum Beispiel können beliebige geeignete der Komponenten der Rechenvorrichtung 900 ein IC-Package umfassen oder in ihm aufgenommen sein, das ein Package-Substrat mit einer internen Masseebene, einer Mikrostreifenschaltung als der oberen Metallisierungsschicht und eine externe Masseebene, die mit der internen Masseebene elektrisch verbunden ist, aufweist, gemäß beliebigen hier offenbarten Ausführungsformen. Mehrere Komponenten sind in 9 derart dargestellt, dass sie in der Rechenvorrichtung 900 aufgenommen sind, jedoch können eine beliebige oder mehrere dieser Komponenten weggelassen oder verdoppelt werden, wie es für die Anwendung geeignet ist. In einigen Ausführungsformen können einige oder alle der in der Rechenvorrichtung 900 aufgenommenen Komponenten an einer oder mehreren Hauptplatinen befestigt sein. In einigen Ausführungsformen werden einige oder alle dieser Komponenten auf einem einzelnen System-on-Chip-Die (SoC-Die) hergestellt.
  • Außerdem kann in verschiedenen Ausführungsformen die Rechenvorrichtung 900 eine Schnittstellenschaltung zum Koppeln mit der einen oder den mehreren Komponenten umfassen. Zum Beispiel kann die Rechenvorrichtung 900 keine Anzeigevorrichtung 906 umfassen, aber sie kann eine Anzeigevorrichtungs-Schnittstellenschaltung (z.B. einen Verbinder und eine Treiberschaltung) umfassen, mit der eine Anzeigevorrichtung 906 gekoppelt werden kann. In einer anderen Gruppe von Beispielen kann die Rechenvorrichtung 900 keine Audioeingabevorrichtung 924 oder keine Audioausgabevorrichtung 908 umfassen, aber sie kann eine Audioeingabe- oder Audioausgabevorrichtungs-Schnittstellenschaltung (z.B. Verbinder und Unterstützungsschaltung) umfassen, mit der eine Audioeingabevorrichtung 924 oder eine Audioausgabevorrichtung 908 gekoppelt werden kann.
  • Die Rechenvorrichtung 900 kann eine Verarbeitungsvorrichtung 902 (z.B. eine oder mehrere Verarbeitungsvorrichtungen) umfassen. Wie hier verwendet, kann der Begriff „Verarbeitungsvorrichtung“ oder „Prozessor“ auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung verweisen, die/der elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speichern gespeichert werden können. Die Verarbeitungsvorrichtung 902 kann einen oder mehrere Digitalsignalprozessoren (DSPs), anwendungsspezifische integrierte Schaltungen (ASICs), zentrale Verarbeitungseinheiten (CPUs), Grafikverarbeitungseinheiten (GPUs), Kryptoprozessoren (spezialisierte Prozessoren, die kryptografische Algorithmen innerhalb der Hardware ausführen), Serverprozessoren oder beliebige andere geeignete Verarbeitungsvorrichtungen umfassen. Die Rechenvorrichtung 900 kann einen Speicher 904 umfassen, der seinerseits ein oder mehrere Speichervorrichtungen umfassen kann, wie z.B. einen flüchtigen Speicher (z.B. einen dynamischen Direktzugriffsspeicher (DRAM)), einen nicht flüchtigen Speicher (z.B. einen Festwertspeicher (ROM)), einen Flash-Speicher, einen Festkörperspeicher und/oder eine Festplatte umfassen kann. In einigen Ausführungsformen kann der Speicher 904 einen Speicher umfassen, der einen Die mit der Verarbeitungsvorrichtung 902 gemeinsam nutzt. Dieser Speicher kann als Cache-Speicher verwendet werden und kann einen eingebetteten dynamischen Direktzugriffsspeicher (eDRAM) oder einen magnetischen Spin-Transfer-Torque-Direktzugriffsspeicher (STT-MRAM) umfassen.
  • In einigen Ausführungsformen kann die Rechenvorrichtung 900 einen Kommunikationschip 912 (z.B. einen oder mehrere Kommunikationschips) umfassen. Zum Beispiel kann der Kommunikationschip 912 ausgelegt sein, um drahtlose Kommunikationen für die Übertragung von Daten an die oder von der Rechenvorrichtung 900 zu verwalten. Der Begriff „drahtlos“ und davon abgeleitete Begriffe können verwendet sein, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie in einigen Ausführungsformen möglicherweise keine enthalten.
  • Der Kommunikationschip 912 kann einen beliebigen von mehreren drahtlosen Standards oder Protokollen implementierten, einschließlich von IEEE-Standards (Electrical and Electronic Engineers), die Wi-Fi (IEEE 5302.11-Familie), IEEE 5302.16-Standards (z.B. EEE 5302.16-2005-Änderung), Long-Term-Evolution-Projekt (LTE) zusammen mit allen Änderungen, Aktualisierungen und/oder Bearbeitungen (z.B. Advanced-LTE-Projekt, UMB-Projekt (Ultra-Mobile Broadband) (auch als „3GPP2“ bezeichnet) usw.) umfassen, jedoch nicht darauf beschränkt. BWA-Netzwerke (Broadband Wireless Access), die mit IEE 5302.16 kompatibel sind, werden im Allgemeinen als WiMAX-Netzwerke bezeichnet, ein Akronym, das für weltweite Interoperabilität für Mikrowellenzugriff (Worldwide Interoperability for Microwave Access) steht, was eine Zertifizierungsmarkierung für Produkte darstellt, die Konformitäts- und Interoperabilitätstests für die IEEE 5302.16-Standards bestehen. Der Kommunikationschip 912 kann gemäß GSM (globales System für Mobilkommunikation), GPRS (allgemeiner paketorientierter Funkdienst), MTS (universelles Mobiltelekommunikationssystem), HSPA (Hochgeschwindigkeits-Paketzugriff), E-HSPA (Evolved HSPA) oder LTE-Netzwerk arbeiten. Der Kommunikationschip 912 kann gemäß EDGE (Enhanced Data for GSM Evolution), GERAN (GSM EDGE Radio Access Network), UTRAN (Universal Terrestrial Radio Access Network) oder E-UTRAN (Evolved UTRAN) arbeiten. Der Kommunikationschip 912 kann gemäß CDMA (Code Division Multiple Access), TDMA (Time Division Multiple Access), DECT (Digital Enhanced Cordless Telecommunications), EV-DO (Evolution-Data Optimized) und Ableitungen davon, sowie beliebigen anderen drahtlosen Protokollen, die als 3G, 4G 5G oder höher gekennzeichnet sind, arbeiten. Der Kommunikationschip 912 kann gemäß anderen drahtlosen Protokollen in anderen Ausführungsformen arbeiten. Die Rechenvorrichtung 900 kann eine Antenne 922 umfassen, um drahtlose Kommunikation zu erleichtern und/oder andere drahtlose Kommunikation (wie z.B. AM- oder FM-Funkübertragungen) zu empfangen.
  • In einigen Ausführungsformen kann der Kommunikationschip 912 drahtlose Kommunikationen, wie z.B. elektrische, optische oder beliebige andere geeignete Kommunikationsprotokolle (z.B. das Ethernet), verwalten. Wie vorstehend erwähnt, kann der Kommunikationschip 912 mehrere Kommunikationschips umfassen. Zum Beispiel kann ein erster Kommunikationschip 912 für drahtlose Kommunikation kürzerer Reichweite, wie z. B. Wi-Fi oder Bluetooth, bestimmt sein, und ein zweiter Kommunikationschip 912 kann für drahtlose Kommunikation längerer Reichweite, wie z. B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO oder andere, bestimmt sein. In einigen Ausführungsformen kann ein erster Kommunikationschip 912 drahtlosen Kommunikationen gewidmet sein, und ein zweiter Kommunikationschip 912 kann drahtgebundenen Kommunikationen gewidmet sein.
  • Die Rechenvorrichtung 900 kann eine Akku-/Energieschaltung 914 umfassen. Die Akku-/Energieschaltung 914 kann eine oder mehrere Energiespeichervorrichtungen (z.B. Akkus oder Kondensatoren) und/oder Schaltungen für eine Kopplung von Komponenten der Rechenvorrichtung 900 mit einer von der Rechenvorrichtung 900 separaten Energiequelle (z.B. einer Wechselstromleitung) umfassen.
  • Die Rechenvorrichtung 900 kann eine Anzeigevorrichtung 906 (oder eine entsprechende Schnittstellenschaltung, wie vorstehend besprochen) umfassen. Die Anzeigevorrichtung 906 kann beliebige visuelle Anzeigen, wie zum Beispiel ein Heads-Up-Display, einen Rechnermonitor, einen Projektor, ein Touchscreen-Display, ein Flüssigkristalldisplay (LCD), ein Leuchtdioden-Display oder ein Flachbildschirmdisplay, umfassen.
  • Die Rechenvorrichtung 900 kann eine Audioausgabevorrichtung 908 (oder eine entsprechende Schnittstellenschaltung, wie vorstehend besprochen) umfassen. Die Audioausgabevorrichtung 908 kann eine beliebige Vorrichtung umfassen, die einen hörbaren Hinweis erzeugt, wie zum Beispiel Lautsprecher, Headsets oder Ohrhörer.
  • Die Rechenvorrichtung 900 kann eine Audioeingabevorrichtung 924 (oder eine entsprechende Schnittstellenschaltung, wie vorstehend besprochen) umfassen. Die Audioeingabevorrichtung 924 kann eine beliebige Vorrichtung umfassen, das ein Signal erzeugt, welches einen Ton repräsentiert, wie z.B. Mikrofone, Mikrofonanordnungen oder digitale Instrumente (z.B. Instrumente, die eine digitale Schnittstelle für Musikinstrumente (MIDI) aufweisen).
  • Die Rechenvorrichtung 900 kann eine GPS-Vorrichtung (globales Positionierungssystem) 918 (oder eine entsprechende Schnittstellenschaltung, wie vorstehend besprochen) umfassen. Die GPS-Vorrichtung 918 kann mit einem satellitengestützten System in Kommunikation stehen und kann eine Position der Rechenvorrichtung 900 empfangen, wie in der Technik bekannt ist.
  • Die Rechenvorrichtung 900 kann eine andere Ausgabevorrichtung 910 (oder eine entsprechende Schnittstellenschaltung, wie vorstehend besprochen) umfassen. Beispiele der anderen Ausgabevorrichtung 910 können einen Audio-Codec, einen Video-Codec, einen Drucker, einen drahtgebundenen oder drahtlosen Sender zum Bereitstellen von Informationen für andere Vorrichtungen oder eine zusätzliche Speichervorrichtung umfassen.
  • Die Rechenvorrichtung 900 kann eine andere Eingabevorrichtung 920 (oder eine entsprechende Schnittstellenschaltung, wie vorstehend besprochen) umfassen. Beispiele der anderen Eingabevorrichtung 920 können einen Beschleunigungsmesser, ein Gyroskop, einen Kompass, eine Bilderfassungsvorrichtung, eine Tastatur, eine Cursorsteuervorrichtung, wie z.B. eine Maus, einen Stift, ein Touchpad, einen Strichcodeleser, einen QR-Codeleser (Quick Response), einen beliebigen Sensor oder einen RFID-Leser (Radio Frequency Identification) umfassen.
  • Die Rechenvorrichtung 900 kann einen gewünschten Formfaktor aufweisen, wie z.B. eine handgehaltene oder eine mobile Rechenvorrichtung (z.B. ein Mobiltelefon, ein Smartphone, eine mobile Internetvorrichtung, ein Musikabspielgerät, einen Tablet-Computer, einen Laptop-Computer, einen Netbook-Computer, einen Ultrabook-Computer, einen Organizer (PDA), einen ultramobilen Personal-Computer usw.), eine Desktop-Rechenvorrichtung, einen Server oder eine andere vernetzte Rechenkomponente, einen Drucker, einen Scanner, einen Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Fahrzeugsteuereinheit, eine Digitalkamera, einen digitalen Videorekorder oder eine tragbare Rechenvorrichtung. In einigen Ausführungsformen kann die Rechenvorrichtung 900 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen. Die unterschiedlichen Merkmale der verschiedenen Ausführungsformen können auf verschiedene Weisen mit einigen aufgenommenen und anderen ausgenommenen Merkmalen kombiniert werden, um für eine Vielzahl von verschiedenen Anwendungen geeignet zu sein.
  • Beispiel 1 ist ein integriertes Schaltungspackage, umfassend: ein Package-Substrat, wobei das Package-Substrat umfasst: eine interne Masseschicht; und eine Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats darstellt; und eine externe Masseebene, wobei die externe Masseebene mit der internen Masseschicht elektrisch verbunden ist.
  • Beispiel 2 kann den Gegenstand nach Beispiel 1 umfassen, und kann ferner angeben, dass das Material der externen Masseebene eines oder mehrere von Kupfer, Edelstahl, Beryllium, Molybdän, Wolfram, Siliziumkarbid und Wolframkarbid umfasst.
  • Beispiel 3 kann den Gegenstand nach einem der Beispiele 1 bis 2 umfassen und kann ferner angeben, dass die externe Masseebene ein Metallaussteifungselement ist.
  • Beispiel 4 kann den Gegenstand nach einem der Beispiele 1 bis 3 umfassen und kann ferner angeben, dass die externe Masseebene die gesamte freigelegte Fläche des Package-Substrats abdeckt.
  • Beispiel 5 kann den Gegenstand nach einem der Beispiele 1 bis 3 umfassen und kann ferner angeben, dass die externe Masseebene einen Abschnitt der freigelegten Fläche des Package-Substrats abdeckt.
  • Beispiel 6 kann den Gegenstand nach Beispiel 5 umfassen und kann ferner angeben, dass sich die Leitungsgeometrie der Mikrostreifen-Signalschicht ändert, um Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an die Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  • Beispiel 7 kann den Gegenstand nach Beispiel 6 umfassen und kann ferner angeben, dass die Leitungsgeometrie der Mikrostreifen-Signalschicht in Bereichen, die mit der externen Masseebene abgedeckt sind, im Vergleich mit Bereichen, die nicht mit der externen Masseebene abgedeckt sind, schmaler ist.
  • Beispiel 8 kann den Gegenstand nach einem der Beispiele 1 bis 7 umfassen, und kann ferner angeben, dass eine oder mehrere Durchkontaktierungen die elektrische Verbindung zwischen der externen Masseebene und der internen Masseschicht bilden.
  • Beispiel 9 kann den Gegenstand nach einem der Beispiele 1 bis 8 umfassen und kann ferner einen Die, Verbindungen erster Ebene und Verbindungen zweiter Ebene umfassen.
  • Beispiel 10 kann den Gegenstand nach einem der Beispiele 1 bis 9 umfassen und kann ferner angeben, dass die Package-Substratschicht eine dielektrische Schicht auf der internen Masseschicht umfasst.
  • Beispiel 11 kann den Gegenstand nach einem der Beispiele 1 bis 10 umfassen und kann ferner angeben, dass das Package-Substrat eine Lötstopplackschicht auf der Mikrostreifenschicht umfasst.
  • Beispiel 12 ist ein Verfahren zum Herstellen eines integrierten Schaltungspackage, wobei das Verfahren umfasst: Ausbilden eines Package-Substrats, wobei das Verfahren zum Ausbilden des Package-Substrats umfasst: Ausbilden einer internen Masseschicht; Ausbilden einer Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats darstellt; und Anbringen einer externen Masseebene an der oberen Fläche des Package-Substrats; und Ausbilden einer elektrischen Verbindung zwischen der externen Masseebene und der internen Masseschicht über die Schichten des Package-Substrats.
  • Beispiel 13 kann den Gegenstand nach Beispiel 12 umfassen und kann ferner angeben, dass das Ausbilden des Package-Substrats ferner ein Ausbilden einer dielektrischen Schicht auf der internen Masseschicht umfasst.
  • Beispiel 14 kann den Gegenstand nach Beispiel 13 umfassen und kann ferner angeben, dass das Ausbilden des Package-Substrats ferner ein Ausbilden der Mikrostreifenschicht auf der dielektrischen Schicht umfasst.
  • Beispiel 15 kann den Gegenstand nach einem der Beispiele 12 bis 14 umfassen und kann ferner angeben, dass das Ausbilden des Package-Substrats ferner ein Ausbilden einer Lötstopplackschicht auf der Mikrostreifen-Signalschicht umfasst.
  • Beispiel 16 kann den Gegenstand nach Beispiel 15 umfassen und kann ferner umfassen: Ausbilden von Verbindungen erster Ebene auf der Lötstopplackschicht; und Verbinden eines Dies mit den Verbindungen erster Ebene.
  • Beispiel 17 kann den Gegenstand nach einem der Beispiele 12 bis 16 umfassen, und kann ferner angeben, dass das Material der externen Masseebene eines oder mehrere von Kupfer, Edelstahl, Beryllium, Molybdän, Wolfram, Siliziumkarbid und Wolframkarbid umfasst.
  • Beispiel 18 kann den Gegenstand nach einem der Beispiele 12 bis 17 umfassen und kann ferner angeben, dass die externe Masseebene ein Metallaussteifungselement ist.
  • Beispiel 19 kann den Gegenstand nach einem der Beispiele 12 bis 18 umfassen und kann ferner angeben, dass die externe Masseebene die gesamte freigelegte Fläche des Package-Substrats abdeckt.
  • Beispiel 20 kann den Gegenstand nach einem der Beispiele 12 bis 18 umfassen und kann ferner angeben, dass die externe Masseebene einen Abschnitt der freigelegten Fläche des Package-Substrats abdeckt.
  • Beispiel 21 kann den Gegenstand nach Beispiel 20 umfassen und kann ferner angeben, dass sich die Leitungsgeometrie der Mikrostreifen-Signalschicht ändert, um Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an die Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  • Beispiel 22 kann den Gegenstand nach Beispiel 21 umfassen und kann ferner angeben, dass das Ausbilden der Mikrostreifen-Signalschicht ferner umfasst: Schmälern von Mikrostreifenleitungsbreiten, um Impedanzwerte in Bereichen, die mit der externen Masseebene abgedeckt sind, an Impedanzwerte in Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  • Beispiel 23 kann den Gegenstand nach einem der Beispiele 12 bis 22 umfassen, und kann ferner angeben, dass eine oder mehrere Durchkontaktierungen die elektrische Verbindung zwischen der externen Masseebene und der internen Masseschicht bilden.
  • Beispiel 24 ist eine Rechenvorrichtung, umfassend: eine Leiterplatte; und ein integriertes Schaltungspackage, das mit der Leiterplatte gekoppelt ist, wobei das integrierte Schaltungspackage umfasst: ein Package-Substrat, wobei das Package-Substrat umfasst: eine interne Masseschicht, eine Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats ist; und eine externe Masseebene, wobei die externe Masseebene mit der internen Masseschicht elektrisch verbunden ist.
  • Beispiel 25 kann den Gegenstand nach Beispiel 24 umfassen, und kann ferner angeben, dass das Material der externen Masseebene eines oder mehrere von Kupfer, Edelstahl, Beryllium, Molybdän, Wolfram, Siliziumkarbid und Wolframkarbid umfasst.
  • Beispiel 26 kann den Gegenstand nach einem der Beispiele 24 bis 25 umfassen und kann ferner angeben, dass die externe Masseebene ein Metallaussteifungselement ist.
  • Beispiel 27 kann den Gegenstand nach einem der Beispiele 24 bis 26 umfassen und kann ferner angeben, dass die externe Masseebene die gesamte freigelegte Fläche des Package-Substrats abdeckt.
  • Beispiel 28 kann den Gegenstand nach einem der Beispiele 24 bis 26 umfassen und kann ferner angeben, dass die externe Masseebene einen Abschnitt der freigelegten Fläche des Package-Substrats abdeckt.
  • Beispiel 29 kann den Gegenstand nach Beispiel 28 umfassen und kann ferner angeben, dass sich die Leitungsgeometrie der Mikrostreifen-Signalschicht ändert, um Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an die Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  • Beispiel 30 kann den Gegenstand nach Beispiel 29 umfassen und kann ferner angeben, dass die Leitungsgeometrie der Mikrostreifen-Signalschicht in Bereichen, die mit der externen Masseebene abgedeckt sind, im Vergleich mit Bereichen, die nicht mit der externen Masseebene abgedeckt sind, schmaler ist.
  • Beispiel 31 kann den Gegenstand nach einem der Beispiele 24 bis 30 umfassen, und kann ferner angeben, dass eine oder mehrere Durchkontaktierungen die elektrische Verbindung zwischen der externen Masseebene und der internen Masseschicht bilden.
  • Beispiel 32 kann den Gegenstand nach einem der Beispiele 24 bis 31 umfassen und kann ferner einen Die, Verbindungen erster Ebene und Verbindungen zweiter Ebene umfassen.
  • Beispiel 33 kann den Gegenstand nach einem der Beispiele 24 bis 32 umfassen und kann ferner angeben, dass das Package-Substrat ferner eine dielektrische Schicht auf der internen Masseschicht umfasst.
  • Beispiel 34 kann den Gegenstand nach einem der Beispiele 24 bis 33 umfassen und kann ferner angeben, dass das Package-Substrat ferner eine Lötstopplackschicht auf der Mikrostreifenschicht umfasst.
  • Beispiel 35 ist ein Package-Substrat, umfassend: eine interne Masseschicht; eine Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats ist; und eine externe Masseebene, wobei die externe Masseebene mit der internen Masseschicht elektrisch verbunden ist.
  • Beispiel 36 kann den Gegenstand nach Beispiel 35 umfassen, und kann ferner angeben, dass das Material der externen Masseebene eines oder mehrere von Kupfer, Edelstahl, Beryllium, Molybdän, Wolfram, Siliziumkarbid und Wolframkarbid umfasst.
  • Beispiel 37 kann den Gegenstand nach einem der Beispiele 35 bis 36 umfassen und kann ferner angeben, dass die externe Masseebene ein Metallaussteifungselement ist.
  • Beispiel 38 kann den Gegenstand nach einem der Beispiele 35 bis 37 umfassen und kann ferner angeben, dass die externe Masseebene die gesamte freigelegte Fläche des Package-Substrats abdeckt.
  • Beispiel 39 kann den Gegenstand nach einem der Beispiele 35 bis 37 umfassen und kann ferner angeben, dass die externe Masseebene einen Abschnitt der freigelegten Fläche des Package-Substrats abdeckt.
  • Beispiel 40 kann den Gegenstand nach Beispiel 39 umfassen und kann ferner angeben, dass sich die Leitungsgeometrie der Mikrostreifen-Signalschicht ändert, um Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an die Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt ist, anzupassen.
  • Beispiel 41 kann den Gegenstand nach Beispiel 40 umfassen und kann ferner angeben, dass die Leitungsgeometrie der Mikrostreifen-Signalschicht in Bereichen, die mit der externen Masseebene abgedeckt sind, im Vergleich mit Bereichen, die nicht mit der externen Masseebene abgedeckt ist, schmaler ist.
  • Beispiel 42 kann den Gegenstand nach einem der Beispiele 35 bis 41 umfassen, und kann ferner angeben, dass eine oder mehrere Durchkontaktierungen die elektrische Verbindung zwischen der externen Masseebene und der internen Masseschicht bilden.

Claims (25)

  1. Integriertes Schaltungspackage, umfassend: ein Package-Substrat, wobei das Package-Substrat umfasst: eine interne Masseschicht, und eine Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats ist, und eine externe Masseebene, wobei die externe Masseebene mit der internen Masseschicht elektrisch verbunden ist.
  2. Integriertes Schaltungspackage nach Anspruch 1, wobei das Material der externen Masseebene eines oder mehrere von Kupfer, Edelstahl, Beryllium, Molybdän, Wolfram, Siliziumkarbid und Wolframkarbid umfasst.
  3. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 2, wobei die externe Masseebene ein Metallaussteifungselement ist.
  4. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 3, wobei die externe Masseebene die gesamte freigelegte Fläche des Package-Substrats abdeckt.
  5. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 3, wobei die externe Masseebene einen Abschnitt der freigelegten Fläche des Package-Substrats abdeckt.
  6. Integriertes Schaltungspackage nach Anspruch 5, wobei sich die Leitungsgeometrie der Mikrostreifen-Signalschicht ändert, um die Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an die Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  7. Integriertes Schaltungspackage nach Anspruch 6, wobei die Leitungsgeometrie der Mikrostreifen-Signalschicht in Bereichen, die mit der externen Masseebene abgedeckt sind, im Vergleich mit Bereichen, die nicht mit der externen Masseebene abgedeckt sind, schmaler ist.
  8. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 7, wobei eine oder mehrere Durchkontaktierungen die elektrische Verbindung zwischen der externen Masseebene und der internen Masseschicht bilden.
  9. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 8, wobei das integrierte Schaltungspackage ferner umfasst: einen Die, Verbindungen erster Ebene, und Verbindungen zweiter Ebene.
  10. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 9, wobei das Package-Substrat ferner umfasst: eine dielektrische Schicht auf der internen Masseschicht.
  11. Integriertes Schaltungspackage nach einem der Ansprüche 1 bis 10, wobei das Package-Substrat ferner umfasst: eine Lötstopplackschicht auf der Mikrostreifen-Signalschicht.
  12. Verfahren zum Fertigen eines integrierten Schaltungspackage, wobei das Verfahren umfasst: Ausbilden eines Package-Substrats, wobei das Verfahren zum Ausbilden des Package-Substrats umfasst: Ausbilden einer internen Masseschicht, und Ausbilden einer Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats ist, und Anbringen einer externen Masseebene auf der oberen Fläche des Package-Substrats, und Ausbilden einer elektrischen Verbindung zwischen der externen Masseebene und der internen Masseschicht über die Schichten des Package-Substrats.
  13. Verfahren nach Anspruch 12, wobei das Ausbilden des Package-Substrats ferner umfasst: Ausbilden einer dielektrischen Schicht auf der internen Masseschicht.
  14. Verfahren nach Anspruch 13, wobei das Ausbilden des Package-Substrats ferner umfasst: Ausbilden der Mikrostreifen-Signalschicht auf der dielektrischen Schicht.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Ausbilden des Package-Substrats ferner umfasst: Ausbilden einer Lötstopplackschicht auf der Mikrostreifen-Signalschicht.
  16. Verfahren nach Anspruch 15, ferner umfassend: Ausbilden von Verbindungen erster Ebene auf der Lötstopplackschicht, und Verbinden eines Die mit den Verbindungen erster Ebene.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei das Material der externen Masseebene eines oder mehrere von Kupfer, Edelstahl, Beryllium, Molybdän, Wolfram, Siliziumkarbid und Wolframkarbid umfasst.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei die externe Masseebene ein Metallaussteifungselement ist.
  19. Verfahren nach einem der Ansprüche 12 bis 18, wobei die externe Masseebene die gesamte freigelegte Fläche des Package-Substrats abdeckt.
  20. Verfahren nach einem der Ansprüche 12 bis 18, wobei die externe Masseebene einen Abschnitt der freigelegten Fläche des Package-Substrats abdeckt.
  21. Verfahren nach Anspruch 20, wobei sich die Leitungsgeometrie der Mikrostreifen-Signalschicht ändert, um die Impedanzwerte von Bereichen, die mit der externen Masseebene abgedeckt sind, an die Impedanzwerte von Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  22. Verfahren nach Anspruch 21, wobei das Ausbilden der Mikrostreifen-Signalschicht ferner umfasst: Schmälern von Mikrostreifenleitungsbreiten, um Impedanzwerte in Bereichen, die mit der externen Masseebene abgedeckt sind, an Impedanzwerte in Bereichen, die nicht mit der externen Masseebene abgedeckt sind, anzupassen.
  23. Verfahren nach einem der Ansprüche 12 bis 22, wobei eine oder mehrere Durchkontaktierungen die elektrische Verbindung zwischen der externen Masseebene und der internen Masseschicht bilden.
  24. Package-Substrat, umfassend: eine interne Masseschicht, eine Mikrostreifen-Signalschicht, wobei die Mikrostreifen-Signalschicht die oberste Metallisierungsschicht des Package-Substrats ist, und eine externe Masseebene, wobei die externe Masseebene mit der internen Masseschicht elektrisch verbunden ist.
  25. Package-Substrat nach Anspruch 24, wobei die externe Masseebene ein Metallaussteifungselement ist.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910325B2 (en) 2017-05-29 2021-02-02 Intel Corporation Integrated circuit packages with conductive element having cavities housing electrically connected embedded components
MY198980A (en) * 2017-06-30 2023-10-05 Tahoe Res Ltd Capacitors embedded in stiffeners for small form-factor and methods of assembling same
US11508648B2 (en) * 2018-06-29 2022-11-22 Intel Corporation Coupling mechanisms for substrates, semiconductor packages, and/or printed circuit boards
JP7261545B2 (ja) * 2018-07-03 2023-04-20 新光電気工業株式会社 配線基板、半導体パッケージ及び配線基板の製造方法
TWI726463B (zh) * 2018-10-30 2021-05-01 精材科技股份有限公司 晶片封裝體與電源模組
US11488918B2 (en) * 2018-10-31 2022-11-01 Intel Corporation Surface finishes with low rBTV for fine and mixed bump pitch architectures
TWI700802B (zh) * 2018-12-19 2020-08-01 財團法人工業技術研究院 射頻電子整合封裝結構及其製法
KR102609137B1 (ko) * 2019-02-14 2023-12-05 삼성전기주식회사 반도체 패키지
US11955436B2 (en) * 2019-04-24 2024-04-09 Intel Corporation Self-equalized and self-crosstalk-compensated 3D transmission line architecture with array of periodic bumps for high-speed single-ended signal transmission
JP7225052B2 (ja) * 2019-07-31 2023-02-20 株式会社東芝 電子部品モジュール
WO2021081867A1 (zh) * 2019-10-31 2021-05-06 鹏鼎控股(深圳)股份有限公司 薄型电路板及其制造方法
JP7413102B2 (ja) 2020-03-17 2024-01-15 キオクシア株式会社 半導体装置
US11848261B2 (en) * 2020-10-08 2023-12-19 Ciena Corporation Low RF crosstalk devices via a slot for isolation

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723954A (en) * 1995-04-14 1998-03-03 The Regents Of The University Of California Pulsed hybrid field emitter
JP3472430B2 (ja) * 1997-03-21 2003-12-02 シャープ株式会社 アンテナ一体化高周波回路
US6166692A (en) * 1999-03-29 2000-12-26 The United States Of America As Represented By The Secretary Of The Army Planar single feed circularly polarized microstrip antenna with enhanced bandwidth
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6495446B1 (en) * 2001-01-29 2002-12-17 Taiwan Semiconductor Manufacturing Company Lossless microstrip line in CMOS process
US6531932B1 (en) 2001-06-27 2003-03-11 Lsi Logic Corporation Microstrip package having optimized signal line impedance control
US6879039B2 (en) * 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US7459782B1 (en) 2005-10-05 2008-12-02 Altera Corporation Stiffener for flip chip BGA package
US8952511B2 (en) * 2007-12-18 2015-02-10 Intel Corporation Integrated circuit package having bottom-side stiffener
WO2013101127A1 (en) 2011-12-29 2013-07-04 Intel Corporation Mitigation of far-end crosstalk induced by routing and out-of-plane interconnects
US9041205B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
US20150380343A1 (en) * 2014-06-27 2015-12-31 Raytheon Company Flip chip mmic having mounting stiffener
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9832860B2 (en) 2014-09-26 2017-11-28 Intel Corporation Panel level fabrication of package substrates with integrated stiffeners
US9502368B2 (en) 2014-12-16 2016-11-22 Intel Corporation Picture frame stiffeners for microelectronic packages
CN107210282B (zh) * 2015-03-03 2021-02-26 英特尔公司 包括多层加强件的电子封装件
US20160268213A1 (en) 2015-03-09 2016-09-15 Intel Corporation On Package Floating Metal/Stiffener Grounding to Mitigate RFI and SI Risks
US9972589B1 (en) * 2017-03-30 2018-05-15 Intel Corporation Integrated circuit package substrate with microstrip architecture and electrically grounded surface conductive layer

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