KR102609137B1 - 반도체 패키지 - Google Patents

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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract

본 개시는 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 한층 이상의 제1재배선층을 포함하는 제1연결구조체; 상기 제1연결구조체의 제1면 상에 배치되며, 제1접속패드가 배치된 면이 상기 제1연결구조체의 제1면을 향하는 제1반도체칩; 상기 제1연결구조체의 제2면 상에 배치되며, 제2접속패드가 배치된 면이 상기 제1연결구조체의 제2면을 향하는 제2반도체칩; 상기 제1연결구조체의 제2면 상에 상기 제2반도체칩과 나란히 배치되며, 제3접속패드가 배치된 면이 상기 제1연결구조체의 제2면을 향하는 제3반도체칩; 및 상기 제1연결구조체의 제2면 상의 상기 제2 및 제3반도체칩 사이에 배치된 하나 이상의 제1수동부품; 을 포함하며, 상기 제1연결구조체는 평면 상에서, 상기 제1수동부품과 중첩되는 영역을 포함하는 제1영역, 및 상기 제2 및 제3반도체칩 각각의 적어도 일부와 중첩되는 영역을 포함하는 제2영역을 포함하며, 상기 제1영역은 상기 제2영역 사이에 위치하며, 상기 제1재배선층은 상기 제1영역에서 파워 패턴 및 그라운드 패턴 중 적어도 하나를 포함하며, 상기 제2영역에서 신호 패턴을 포함하는, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근 스마트 전자기기들이 발전함 따라 이에 사용되는 부품들의 사양도 높아져 가고 있다. 예를 들면, 스마트 전자기기의 핵심 칩인 어플리케이션 프로세서(AP: Application Process)의 사양은 급격하게 발전하고 있다. 이러한 높은 사양을 만족하기 위해 최근 POP(Package on Package)방식이 적용되고 있는데, 이 방식은 응용분야에 따라 여러 구조로 설계가 가능하다. 종래의 AP 패키지는 통상적으로 AP 칩을 패키징한 후 칩의 외곽의 팬-아웃 영역의 경로를 통하여 메모리 패키지로 신호 및 파워를 전달하는 구조를 가진다. 이때, 구체적인 구조의 경우 각 제조사에 따라서 서로 다른 패키지 구조가 채용되고 있다.
본 개시의 여러 목적 중 하나는 복수의 반도체칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는, 새로운 형태의 패키지 구조를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 한층 이상의 재배선층을 포함하는 연결구조체를 기준으로 양측에 반도체칩과 수동부품을 최적으로 배치하여 패키징하며, 이들의 배치에 따라서 연결구조체의 재배선층의 신호패턴, 파워패턴, 및/또는 그라운드 패턴의 배치를 설계하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 한층 이상의 제1재배선층을 포함하는 제1연결구조체; 상기 제1연결구조체의 제1면 상에 배치되며, 제1접속패드가 배치된 면이 상기 제1연결구조체의 제1면을 향하는 제1반도체칩; 상기 제1연결구조체의 제2면 상에 배치되며, 제2접속패드가 배치된 면이 상기 제1연결구조체의 제2면을 향하는 제2반도체칩; 상기 제1연결구조체의 제2면 상에 상기 제2반도체칩과 나란히 배치되며, 제3접속패드가 배치된 면이 상기 제1연결구조체의 제2면을 향하는 제3반도체칩; 및 상기 제1연결구조체의 제2면 상의 상기 제2 및 제3반도체칩 사이에 배치된 하나 이상의 제1수동부품; 을 포함하며, 상기 제1연결구조체는 평면 상에서, 상기 제1수동부품과 중첩되는 영역을 포함하는 제1영역, 및 상기 제2 및 제3반도체칩 각각의 적어도 일부와 중첩되는 영역을 포함하는 제2영역을 포함하며, 상기 제1영역은 상기 제2영역 사이에 위치하며, 상기 제1재배선층은 상기 제1영역에서 파워 패턴 및 그라운드 패턴 중 적어도 하나를 포함하며, 상기 제2영역에서 신호 패턴을 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 복수의 반도체칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는 패키지 구조를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 12는 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 13은 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 14는 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 15는 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 도 16의 반도체 패키지의 개략적인 Ⅲ-Ⅲ' 절단 평면도다.
도 18은 도 16의 반도체 패키지의 개략적인 Ⅳ-Ⅳ' 절단 평면도다.
도 19는 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 20은 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 21은 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 22는 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 23은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 24는 도 23의 반도체 패키지의 개략적인 Ⅴ-Ⅴ' 절단 평면도다.
도 25는 도 23의 반도체 패키지의 개략적인 Ⅵ-Ⅵ' 절단 평면도다.
도 26은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 27은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 28은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 29는 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 30은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도 31은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 세트 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 세트 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 세트 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 세트 관련부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 세트 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Image-able Dielectric)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 복수의 반도체칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는, 새로운 형태의 패키지 구조를, 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 서로 반대측인 상면 및 하면을 갖는 연결구조체(140), 연결구조체(140)의 하면 상에 배치되며 관통부(110H)를 갖는 프레임(110), 연결구조체(140)의 하면 상의 관통부(110H)에 배치된 제1반도체칩(120), 연결구조체(140)의 하면 상에 배치되며 프레임(110) 및 제1반도체칩(120) 각각의 적어도 일부를 덮으며 관통부(110H)의 적어도 일부를 채우는 봉합재(130), 연결구조체(140)의 상면 상에 배치된 제1패시베이션층(150), 제1패시베이션층(150) 상에 각각 배치된 제2 및 제3반도체칩(161, 162), 제1패시베이션층(150) 상의 제2 및 제3반도체칩(161, 162) 사이에 배치된 하나 이상의 수동부품(170), 제1패시베이션층(150) 상에 배치되며 제2 및 제3반도체칩(161, 162)과 수동부품(170) 각각의 적어도 일부를 덮는 몰딩재(191), 프레임(110)의 하측에 배치된 제2패시베이션층(180), 및 제2패시베이션층(180)의 복수의 개구에 각각 배치된 복수의 전기연결금속(190)을 포함한다.
연결구조체(140)는 한층 이상의 재배선층(142)을 포함한다. 제1반도체칩(120)은 제1접속패드(120P)가 배치된 면이 연결구조체(140)의 하면을 향하도록 연결구조체(140)의 하면 상에 배치된다. 제2 및 제3반도체칩(161, 162)은 각각 제2 및 제3접속패드(161P, 162P)가 배치된 면이 연결구조체(140)의 상면을 향하도록 연결구조체(140)의 상면 상에 배치된다. 연결구조체(140)는 평면 상에서 수동부품(170)과 중첩되는 영역을 포함하는 제1영역(R1)과, 제2 및 제3반도체칩(161, 162) 각각의 적어도 일부와 중첩되는 영역을 포함하는 제2영역(R2)을 가진다. 제1영역(R1)은 제2영역(R2) 사이에 위치한다. 제1영역(R1)은 평면 상에서 제2 및 제3반도체칩(161, 162) 각각의 다른 적어도 일부와 중첩될 수 있다. 재배선층(142)은 제1영역(R1)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제2영역(R2)에서 주로 신호 패턴을 포함한다.
한편, 최근 스마트 전자기기의 핵심 부품인 AP의 성능을 향상시키기 위해 여러 방법들을 적용하고 있는데, 그 방법들 중 최근에 적용하고 있는 방법이 AP의 기능별 분할(Partition)이다. 예를 들면, 기능별로 다이(Die)를 분할하여 최적의 공정 및 특성에 맞도록 각각의 반도체칩으로 설계하여 패키징하게 되면, 기존의 단일 AP 보다 더 우수한 성능을 구현할 수 있다. 다만, 이 경우 높은 기술의 패키징 방법이 요구된다. 따라서, 분할된 복수의 반도체칩을 최적의 신호 및 파워 특성을 가지도록 패키징할 수 있는, 새로운 형태의 패키지 구조가 요구되고 있다.
이에, 일례에 따른 반도체 패키지(100A)는 한층 이상의 재배선층(142)을 포함하는 연결구조체(140)의 양측에 각각 서로 다른 기능을 수행할 수 있는 제1반도체칩(120)과 제2 및 제3반도체칩(161, 162)을 제1접속패드(120P)와 제2 및 제3접속패드(161P, 162P)가 연결구조체(140)를 사이에 두고 서로 마주하도록 배치한다. 또한, 연결구조체(140)의 상면 상의 제2 및 제3반도체칩(161, 162) 사이에는 하나 이상의 수동부품(170)을 배치한다. 또한, 제1 내지 제3반도체칩(120, 161, 162)과 수동부품(170)의 배치에 대응하여, 연결구조체(140)의 재배선층(142)을 설계한다. 구체적으로, 수동부품(170)이 주로 배치된 제1영역(R1)에는 파워 및/또는 그라운드 패턴 위주로 설계하며, 제2 및 제3반도체칩(161, 162)이 주로 배치된 제2영역(R2)에는 신호 패턴 위주로 설계한다. 따라서, 이들 사이에 최적의 신호 및 파워 경로를 제공할 수 있으며, 그 결과 패키지의 신호 및 파워 특성을 향상시킬 수 있다.
한편, 제2 및 제3반도체칩(161, 162)은 각각 평면 상에서 제1반도체칩(120)과 적어도 일부가 중첩되도록 배치된다. 이때, 제1접속패드(120P)의 일부는 제2 및 제3접속패드(161P, 162P) 각각의 일부와, 제2영역(R2)에서의 재배선층(142)의 신호 패턴을 통하여 서로 전기적으로 연결된다. 또한, 수동부품(170)과 제1 내지 제3접속패드(120P, 161P, 162P) 각각의 다른 일부는, 각각 제1영역(R1)에서의 재배선층(142)의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 이와 같이, 제1반도체칩(120)과 제2 및 제3반도체칩(161, 162)은 연결구조체(140)의 제2영역(R2)의 재배선층(142)의 신호 패턴과 이에 대응되는 접속비아(143)를 통하여 수직방향으로 신호간 연결이 가능하다. 또한, 수동부품(170)과의 최적의 거리를 통하여 파워가 공급될 수 있다. 따라서, 신호 및 파워 특성을 최적화할 수 있다.
한편, 제1 내지 제3반도체칩(120, 161, 162)은 각각 어플리케이션 프로세서(AP)가 기능별로 분할된 칩들일 수 있다. 즉, 제1 내지 제3반도체칩(120, 161, 162)은 각각 어플리케이션 프로세서의 일부 기능 또는 전체 기능을 구성하는 칩일 수 있다. 일례에 따른 반도체 패키지(100A)는 이들 제1 내지 제3반도체칩(120, 161, 162)이 상술한 바와 같이 수동부품(170)과 함께 특정 형태로 배치될 수 있으며, 연결구조체(140)의 재배선층(142) 및 접속비아(143)도 이에 맞춰서 설계될 수 있다. 따라서, 기존의 어플리케이션 프로세서를 단일로 패키징하는 경우 대비, 보다 용이하게 우수한 신호 및 파워 특성을 갖는 패키지(100A)를 구현할 수 있다.
한편, 프레임(110)은 복수의 절연층(111a, 111b, 111c)과 복수의 배선층(112a, 112b, 112c, 112d)과 복수의 배선비아층(113a, 113b, 113c)을 포함한다. 이때, 프레임(110)의 관통부(110H)는 바닥면에 스타퍼층(112bM)이 배치된 블라인드 캐비티 형태이다. 제1반도체칩(120)은 제1접속패드(120P)가 배치된 면의 반대측 면이 스타퍼층(112bM)에 접착부재(125) 등을 매개로 부착되도록 블라인드 캐비티 형태의 관통부(110H)에 배치된다. 따라서, 발열이 가장 심한 제1반도체칩(120)을 배치하는 경우, 스타퍼층(112bM)을 통하여 패키지(100A)의 하측으로 보다 용이하게 열을 방출시킬 수 있다. 예를 들면, 인쇄회로기판(미도시) 등에 일례에 따른 반도체 패키지(100A)가 실장되는 경우, 인쇄회로기판(미도시)으로 열을 용이하게 방출시킬 수 있다. 또한, 복수의 배선층(112a, 112b, 112c, 112d) 중 적어도 하나의 배선층(112d)은 스타퍼층(112bM) 보다 하측에 배치될 수 있다. 이러한 배선층(112d)은 백사이드 배선층으로 기능할 수 있는바, 별도의 백사이드 공정이 불필요하다는 장점을 가진다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)은 배선층(112a, 112b, 112c, 112d)과 배선비아층(113a, 113b, 113c)을 포함하는바 전기연결부재로의 역할을 수행할 수도 있다. 프레임(110)은 제1반도체칩(120)의 백면보다 하측에 배치되는 배선층(112d)을 포함하는바, 별도의 백사이드 배선층의 형성 공정 없이도 제1반도체칩(120)을 위한 백사이드 배선층을 제공할 수 있다. 프레임(110)은 스타퍼층(112bM)을 스타퍼로 형성된 블라인드 캐비티 형태의 관통부(110H)를 가지며, 제1반도체칩(120)은 스타퍼층(112bM)에 백면이 다이부착필름(DAF: Die Attach Film)과 같은 공지의 접착부재(125) 등을 매개로 부착된다. 스타퍼층(112bM)은 금속판일 수 있는바, 제1반도체칩(120)으로부터 발생하는 열을 보다 용이하게 패키지(100A)의 하측으로 방출시킬 수 있다. 관통부(110H)는 샌드 블라스트 공정을 통하여 형성될 수 있으며, 소정의 경사각을 가질 수 있다. 이 경우, 제1반도체칩(120)의 배치가 보다 용이할 수 있다. 한편, 도면에는 도시하지 않았으나, 프레임(110)의 관통부(110H)의 벽면에는 금속층(미도시)이 배치될 수 있으며, 이를 통하여 전자파 차폐 효과와 방열 효과를 개선할 수도 있다.
프레임(110)은 제1절연층(111a), 제1절연층(111a)의 상면 상에 배치된 제1배선층(112a), 제1절연층(111a)의 하면 상에 배치된 제2배선층(112b), 제1절연층(111a)의 상면 상에 배치되어 제1배선층(112a)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 상면 상에 배치된 제3배선층(112c), 제1절연층(111a)의 하면 상에 배치되어 제2배선층(112b)의 적어도 일부를 덮는 제3절연층(111c), 및 제3절연층(111c)의 하면 상에 배치된 제4배선층(112d)을 포함한다. 또한, 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아층(113a), 제2절연층(112b)을 관통하며 제1 및 제3배선층(112a, 112c)을 전기적으로 연결하는 제2배선비아층(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아층(113c)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 서로 전기적으로 연결되며, 구체적인 기능에 따라서 연결구조체(140)의 재배선층(142)과도 각각 전기적으로 연결될 수 있다.
스타퍼층(112bM)은 제1절연층(111a)의 하면 상에 배치되며, 하면이 제2절연층(112b)으로 덮이되 상면의 적어도 일부가 관통부(110H)에 의하여 노출된다. 관통부(110H)는 제1 및 제2절연층(111a, 111b)을 관통하며, 제3절연층(111c)은 관통하지 않는다. 다만, 이는 일례에 불과하며, 스타퍼층(112bM)이 제3절연층(111c)의 하측에 배치됨으로써, 관통부(110H)가 제1 내지 제3절연층(111a, 111b, 111c)을 모두 관통할 수도 있다. 스타퍼층(112bM)은 제1절연층(111a)과 접하는 테두리 영역의 두께가 관통부(110H)에 의하여 제1절연층(111a)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 스타퍼층(112bM)의 노출된 영역 역시 일부 제거될 수 있기 때문이다.
스타퍼층(112bM)은 티타늄(Ti), 구리(Cu) 등과 같은 금속을 포함하는 금속판일 수 있다. 다만, 이에 한정되는 것은 아니며, 샌드 블라스트 공정의 가공성을 높이기 위하여, 샌드 블라스트 공정에 있어서 구리(Cu)와 같은 금속보다 에칭율(Etch rate)이 낮은 재료를 포함할 수도 있다. 예를 들면, 스타퍼층(112bM)은 절연물질을 포함하는 절연필름일 수도 있다. 보다 구체적으로는, 스타퍼층(112bM)은 감광성 폴리머를 포함하는, 예컨대 드라이 필름 포토레지스트(DFR: Dry Film Photo-resist)일 수도 있다.
절연층(111a, 111b, 111c)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(110)을 패키지(100A)의 워피지 제어를 위한 지지부재, 또는 코어부재로도 활용 할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c) 각각 보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있기 때문이다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아층(113a)의 배선비아는 제2 및 제3절연층(111b, 111c)을 관통하는 제2 및 제3배선비아층(113b, 113c) 각각의 배선비아 보다 평균직경이 클 수 있으며, 높이 역시 이들 각각 보다 높을 수 있다.
배선층(112a, 112b, 112c, 112d)은 배선비아층(113a, 113b, 113c)과 함께 패키지(100A) 내의 상하 전기적 연결 경로를 제공할 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결구조체(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 프레임(110)은 판넬(panel) 레벨로 기판 공정으로 형성될 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)는 파인 피치와 같은 미세 설계가 요구되는바, 재배선층(142)은 상대적으로 작은 사이즈로 형성할 수 있다.
배선비아층(113a, 113b, 113c)은 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아층(113a, 113b, 113c) 역시 형성물질로는 상술한 금속 물질을 사용할 수 있다. 배선비아층(113a, 113b, 113c) 각각의 배선비아는 금속 물질로 충전된 필드 타입(filled type)일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입(conformal type)일 수도 있다. 제1배선비아층(113a)의 배선비아는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3배선비아층(113b, 113c)의 배선비아는 테이퍼 단면 형상을 가질 수 있다. 이때, 제2 및 제3배선비아층(113b, 113c) 각각의 배선비아는 제1절연층(111a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다.
제1반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 제1반도체칩(120)은, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제1반도체칩(120)은 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다.
제1반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1접속패드(120P)는 제1반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 바디 상에는 제1접속패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제1반도체칩(120)은 각각 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 제1접속패드(120P)가 배치된 면, 즉 활성면 상에 별도의 재배선층(미도시)이 더 형성된 패키지드 다이(packaged die)일 수도 있다.
제1반도체칩(120)은 제1접속패드(120P) 상에 배치되어 이와 연결된 제1전기연결범프(120B)를 포함할 수 있다. 제1전기연결범프(120B)는 구리(Cu) 등의 금속재질일 수 있다. 일례에 따른 반도체 패키지(100A)는 봉합재(130)에 대한 그라인딩 공정을 거칠 수 있으며, 그 결과 프레임(110)의 최상측 배선층인 제3배선층(112c)의 접속비아(143)와 접하는 표면은 제1전기연결범프(120B)의 접속비아(143)와 접하는 표면과 동일 레벨에 위치할 수 있다. 여기서 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 제1전기연결범프(120B)를 재배선층(142)과 연결하는 접속비아(143)의 높이와 제3배선층(112c)을 재배선층(142)과 연결하는 접속비아(143)의 높이는 동일할 수 있다. 역시, 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이 연결구조체(140)가 형성되는 면이 평탄하면 절연층(141)을 평탄하게 형성할 수 있다. 따라서, 재배선층(142)이나 접속비아(143) 등을 보다 미세하게 형성할 수 있다. 필요에 따라서는, 구리 버(Cu burr) 등의 방지를 위하여, 제3배선층(112c) 상에 별도의 전기연결금속(미도시)이 배치될 수도 있다. 이 경우, 전기연결금속(미도시)이 그라인딩 되는바, 전기연결금속(미도시)의 접속비아(143)와 접하는 표면이 상술한 관계를 가질 수 있다.
봉합재(130)는 프레임(110), 제1반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않는다. 예를 들면, 봉합재(130)는 프레임(110) 및 제1반도체칩(120)의 제1접속패드(120P)가 배치된 면을 덮을 수 있으며, 관통부(110H)의 적어도 일부를 채울 수 있다. 봉합재(130)가 관통부(110H)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
연결구조체(140)는 제1 내지 제3반도체칩(120, 161, 162)의 제1 내지 제3접속패드(120P, 161P, 162P)를 재배선할 수 있다. 또한, 제1 내지 제3접속패드(120P, 161P, 162P)를 기능에 따라서 서로 전기적으로 연결할 수 있다. 또한, 제1 내지 제3접속패드(120P, 161P, 162P)를 기능에 따라서 수동부품(170)과 전기적으로 연결할 수 있다. 또한, 제1 내지 제3접속패드(120P, 161P, 162P)를 기능에 따라서 프레임(110)의 배선층(112a, 112b, 112c, 112d)과 전기적으로 연결할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 제1 내지 제3접속패드(120P, 161P, 162P)가 재배선 될 수 있으며, 전기연결금속(190)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하는 접속비아(143)를 포함한다. 연결구조체(140)의 절연층(141)과 재배선층(142)과 접속비아(143)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 갖는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
재배선층(142)은 실질적으로 제1 내지 제3접속패드(120P, 161P, 162P)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다. 재배선층(142)은 제1영역(R1)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제2영역(R2)에서 주로 신호 패턴을 포함한다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 제1 내지 제3접속패드(120P, 161P, 162P), 제3배선층(112c) 등을 서로 전기적으로 연결시키며, 그 결과 연결구조체(140) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 접속비아(143)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제2배선비아층(113b)의 배선비아와 동일할 수 있다.
제1패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1패시베이션층(150)은 각각 최상측 재배선층(142)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
제2 및 제3반도체칩(161, 162)도 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 제2 및 제3반도체칩(161, 162)도 각각, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제2 및 제3반도체칩(161, 162)도 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다. 제한되지 않는 일례로써, 제1 내지 제3반도체칩(120, 161, 162)이 합쳐져서 하나의 완전한 어플리케이션 프로세서(AP)를 구성할 수 있다. 이때, 제1반도체칩(120)이 메인 칩이고, 제2 및 제3반도체칩(161, 162)이 서브 칩일 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 및 제3반도체칩(161, 162)은 각각 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리일 수도 있다.
제2 및 제3반도체칩(161, 162)도 각각 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 각각 다양한 회로가 형성되어 있을 수 있다. 제2 및 제3접속패드(161P, 162P)는 제2 및 제3반도체칩(161, 162)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 바디 상에는 각각 제2 및 제3접속패드(161P, 162P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제2 및 제3반도체칩(161, 162)도 각각 베어 다이일 수 있으나, 필요에 따라서는, 각각 제2 및 제3접속패드(161P, 162P)가 배치된 면, 즉 활성면 상에 별도의 재배선층(미도시)이 더 형성된 패키지드 다이일 수도 있다.
제2 및 제3반도체칩(161, 162)은 연결구조체(140)의 상면 상에 표면 실장 기술(SMT: Surface Mount Technology)을 이용하여 표면 실장 형태로 배치된다. 제2 및 제3반도체칩(161, 162)은 각각 제2 및 제3접속패드(161P, 162P) 상에 배치된 제2 및 제3전기연결범프(161B, 162B)를 포함할 수 있다. 제2 및 제3전기연결범프(161B, 162B)도 구리(Cu) 등의 금속재질일 수 있다. 제2 및 제3반도체칩(161, 162)은 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예컨대 솔더(solder)와 같은 저융점 금속(161s, 162s)을 통하여 연결구조체(140)의 상면 상에 실장될 수 있다. 저융점 금속(161s, 162s)은 제1패시베이션층(150)의 복수의 개구 상에 각각 배치되어 노출된 재배선층(142)과 연결될 수 있다. 또한, 저융점 금속(161s, 162s)은 제2 및 제3접속패드(161P, 162P)와 연결되거나, 제2 및 제3전기연결범프(161B, 162B)와 연결될 수 있다. 그 결과, 전기적 연결 경로가 제공될 수 있다. 제2 및 제3반도체칩(161, 162)의 하측에는 각각 언더필 수지(161r, 162r)이 배치될 수 있다. 언더필 수지(161r, 162r)는 제2 및 제3반도체칩(161, 162)을 고정할 수 있다. 언더필 수지(161r, 162r)는 제2 및 제3접속패드(161P, 162P)와 제2 및 제3전기연결범프(161B, 162B)와 저융점 금속(161s, 162s) 각각의 적어도 일부를 덮을 수 있다. 언더필 수지(161r, 162r)는 예컨대 에폭시 접착제 등일 수 있으나, 이에 한정되지 않는다.
수동부품(170)은 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 수동부품(170)은 공지의 칩 타입의 수동부품일 수 있다. 여기서 칩 타입의 부품이라는 것은, 예를 들면, 바디와 바디 내부에 형성된 내부전극과 바디 상에 형성된 외부전극을 갖는, 독립적인 칩 형태의 부품인 것을 의미한다. 수동부품(170)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 수동부품(170)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다. 수동부품(170) 역시 솔더 등의 저융점 금속을 통하여 표면 실장 형태로 배치된다.
제2패시베이션층(180)은 프레임(110)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2패시베이션층(180) 역시 열경화성 수지를 포함할 수 있다. 예컨대, 제2패시베이션층(180)도 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2패시베이션층(180)은 각각 프레임(110)의 최하측 배선층인 제4배선층(112d)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
전기연결금속(190) 역시 부가적인 구성으로, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(190)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(190)은 제2패시베이션층(180)의 복수의 개구 상에 각각 배치된다. 따라서, 노출된 제4배선층(112d)과 전기적으로 연결될 수 있다. 필요에 따라서는, 제2패시베이션층(180)의 복수의 개구에 언더범프금속(미도시)이 형성될 수도 있으며, 이 경우에는 언더범프금속(미도시)을 통하여 노출된 제4배선층(112d)과 전기적으로 연결될 수 있다. 전기연결금속(190)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(190)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(190)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(190)의 수는 제1 내지 제3접속패드(120P, 161P, 162P)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(190) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터커넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
몰딩재(191)는 제2 및 제3반도체칩(161, 162)과 수동부품(170)을 보호하기 위한 부가적인 구성이다. 몰딩재(191)는 제2 및 제3반도체칩(161, 162)과 수동부품(170) 각각의 적어도 일부를 덮을 수 있다. 몰딩재(191)는 봉합재(130)와는 다른 재료를 포함할 수 있다. 예를 들면, 몰딩재(191)는 공지의 에폭시 몰딩 화합물(EMC: Epoxy Molding Compound)일 수 있다. 필요에 따라서는, 제2 및 제3반도체칩(161, 162)의 방열을 위하여, 몰딩재(191)를 그라인딩 처리할 수도 있다. 그라인딩 결과, 제2 및 제3반도체칩(161, 162)의 백면이 노출될 수도 있다.
도 12는 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 변형 예에 따른 반도체 패키지(100B)는 제1수동부품(170A)은 상술한 바와 같이 연결구조체(140)의 상면 상에 표면 실장 형태로 배치되되, 제2수동부품(170B)이 프레임(110) 내에 내장되어 배치된다. 제2수동부품(170B)은 프레임(110)의 제1 내지 제4배선층(112a, 112b, 112c, 112d)의 적어도 일부와 기능에 따라서 전기적으로 연결된다. 그 결과, 제1 내지 제3접속패드(120P, 161P, 162P)와도 기능에 따라서 전기적으로 연결될 수 있다. 제2수동부품(170B) 역시 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 제2수동부품(170B)도 공지의 칩 타입의 수동부품일 수 있다. 제2수동부품(170B)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 제2수동부품(170B)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
그 외에 다른 설명은 일례에 따른 반도체 패키지(100A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다.
도 13은 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(100C)는 메모리 패키지(197)가 패키지 온 패키지(POP) 형태로 더 배치되어 있다. 또한, 메모리 패키지(197)와 전기적 연결을 위하여 몰딩재(191)를 관통하는 관통배선(193)과, 관통배선(193)과 메모리 패키지(197)를 연결하는 제2전기연결금속(195)을 더 포함한다. 메모리 패키지(197)는 배선기판 상에 하나 이상의 메모리칩이 배치되어 와이어 본딩 등으로 연결된 형태일 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 메모리 패키지(197) 대신 다른 타입의 패키지가 배치될 수도 있다. 관통배선(193)은 금속 포스트(Metal Post)일 수 있으며, 제2전기연결금속(195)은 솔더와 같은 저융점 금속일 수 있다. 이와 같이, 다른 변형 예에 따른 반도체 패키지(100C)는 어플리케이션 프로세서와 메모리를 모두 포함하는 패키지일 수도 있다.
그 외에 다른 설명은 일례에 따른 반도체 패키지(100A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(100B)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(100C)에도 도입될 수 있음은 물론이다. 즉, 양자는 조합될 수 있다.
도 14는 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(100D)는 프레임(110)이 다른 형태를 가진다. 구체적으로, 다른 변형 예에서는 프레임(110)이 관통홀 형태의 관통부(110H)를 가지며, 제1반도체칩(120)은 제1접속패드(120P)가 배치된 면이 연결구조체(140)의 하면을 향하도록 관통부(110H)에 배치된다. 이때, 제1접속패드(120P)는 별도의 범프 없이 연결구조체(140)의 접속비아(143)와 연결될 수 있다. 또한, 다른 변형 예에서는 프레임(110)이 연결구조체(140)의 하면과 접하는 제1절연층(111a), 연결구조체(140)의 하면과 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1접속비아층(113a), 및 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 전기적으로 연결하는 제2접속비아층(113b)을 포함한다.
제1배선층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 즉, 제1절연층(111a)의 연결구조체(140)의 하면과 접하는 면은 제1배선층(112a)의 상기 연결구조체(140)의 하면과 접하는 면과 단차를 가질 수 있다. 이 경우, 봉합재(130)로 제1반도체칩(120)과 프레임(110)을 캡슐화할 때, 봉합재 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c) 각각의 두께는 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
제1배선비아층(113a)을 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)층 각각의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아층(113a)의 배선비아는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 마찬가지로, 제2배선비아층(113b)을 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아층(113b)의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아층(113b)의 배선비아는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
필요에 따라서, 봉합재(130)의 하측에는 백사이드 배선층(132)과 백사이드 비아(133)가 도입될 수 있다. 백사이드 비아(133)는 봉합재(130)의 적어도 일부를 관통함으로써, 제3배선층(112c)과 백사이드 배선층(132)을 전기적으로 연결할 수 있다. 제2패시베이션층(180)의 복수의 개구는 백사이드 배선층(132)의 적어도 일부를 각각 노출시킬 수 있다. 복수의 전기연결금속(190)은 노출된 백사이드 배선층(132)과 전기적으로 연결될 수 있다.
백사이드 배선층(132)도 제1 내지 제3접속패드(120P, 161P, 162P)를 재배선하는 역할을 수행할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 배선층(132)도 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
백사이드 비아(133)는 제3배선층(112c)과 백사이드 배선층(132)을 전기적으로 연결할 수 있다. 백사이드 비아(133)의 형성 물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 비아(133)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 백사이드 비아(133)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제1 및 제2배선비아층(113a, 113b) 각각의 배선비아와 동일할 수 있다.
그 외에 다른 설명은 일례에 따른 반도체 패키지(100A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(100B, 100C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(100D)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(100B, 100C, 100D)은 서로 여러 조합으로 조합될 수 있다.
도 15는 도 9의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(100E)는 프레임(110)이 다른 형태를 가진다. 구체적으로, 다른 변형 예에서도 프레임(110)이 관통홀 형태의 관통부(110H)를 가지며, 제1반도체칩(120)은 제1접속패드(120P)가 배치된 면이 연결구조체(140)의 하면을 향하도록 관통부(110H)에 배치된다. 이때, 제1접속패드(120P)는 별도의 범프 없이 연결구조체(140)의 접속비아(143)와 연결될 수 있다. 또한, 다른 변형 예에서는 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아층(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아층(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아층(113c)을 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c) 각각 보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아층(113a)의 배선비아는 제2 및 제3절연층(111b, 111c)을 관통하는 제2 및 제3배선비아층(113b, 113c) 각각의 배선비아 보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아층(113a)의 배선비아는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아층(113b, 113c) 각각의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4배선층(112a, 112b, 112c, 112d) 각각의 두께는 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
필요에 따라서, 마찬가지로, 봉합재(130)의 하측에는 백사이드 배선층(132)과 백사이드 비아(133)가 도입될 수 있다. 백사이드 비아(133)는 봉합재(130)의 적어도 일부를 관통함으로써, 제3배선층(112c)과 백사이드 배선층(132)을 전기적으로 연결할 수 있다. 제2패시베이션층(180)의 복수의 개구는 백사이드 배선층(132)의 적어도 일부를 각각 노출시킬 수 있다. 복수의 전기연결금속(190)은 노출된 백사이드 배선층(132)과 전기적으로 연결될 수 있다.
필요에 따라서, 프레임(110)의 관통부(110H)의 벽면에는 금속층(115)이 배치될 수 있으며, 금속층(115)은 벽면을 모두 덮도록 형성될 수 있다. 금속층(115)은 구리(Cu)와 같은 금속물질을 포함할 수 있다. 금속층(115)을 통하여 제1반도체칩(120)의 전자파 차폐 효과와 방열 효과를 개선할 수 있다.
그 외에 다른 설명은 일례에 따른 반도체 패키지(100A)나 다른 변형 예에 따른 반도체 패키지(100D)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(100B, 100C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(100E)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(100B, 100C, 100E)은 서로 여러 조합으로 조합될 수 있다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 도 16의 반도체 패키지의 개략적인 Ⅲ-Ⅲ' 절단 평면도다.
도 18은 도 16의 반도체 패키지의 개략적인 Ⅳ-Ⅳ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(200A)는, 서로 반대측인 상면 및 하면을 갖는 연결구조체(240), 연결구조체(240)의 하면 상에 배치되며 제1 및 제2관통부(210H1, 210H2)를 갖는 프레임(210), 연결구조체(240)의 하면 상의 제1관통부(210H1)에 배치된 제1반도체칩(220a), 연결구조체(240)의 하면 상의 제2관통부(210H2)에 배치된 제2반도체칩(220b), 연결구조체(240)의 하면 상에 배치되며 프레임(210)과 제1 및 제2반도체칩(220a, 220b) 각각의 적어도 일부를 덮으며 제1 및 제2관통부(210H1, 210H2) 각각의 적어도 일부를 채우는 봉합재(230), 연결구조체(240)의 상면 상에 배치된 제1패시베이션층(250), 제1패시베이션층(250) 상에 각각 배치된 제3 및 제4반도체칩(261, 262), 제1패시베이션층(250) 상의 제3 및 제4반도체칩(261, 262) 사이에 배치된 하나 이상의 수동부품(270), 제1패시베이션층(250) 상에 배치되며 제3 및 제4반도체칩(261, 262)과 수동부품(270) 각각의 적어도 일부를 덮는 몰딩재(291), 프레임(210)의 하측에 배치된 제2패시베이션층(280), 및 제2패시베이션층(280)의 복수의 개구에 각각 배치된 복수의 전기연결금속(290)을 포함한다.
연결구조체(240)는 한층 이상의 재배선층(242)을 포함한다. 제1 및 제2반도체칩(220a, 220b)은 각각 제1 및 제2접속패드(220aP, 220bP)가 배치된 면이 연결구조체(240)의 하면을 향하도록 연결구조체(240)의 하면 상에 서로 나란하게 배치된다. 제3 및 제4반도체칩(261, 262)은 각각 제3 및 제4접속패드(261P, 262P)가 배치된 면이 연결구조체(240)의 상면을 향하도록 연결구조체(240)의 상면 상에 서로 나란하게 배치된다. 연결구조체(240)는 평면 상에서 수동부품(270)과 중첩되는 영역을 포함하는 제1영역(R1)과, 제3 및 제4반도체칩(261, 262) 각각의 적어도 일부와 중첩되는 영역을 포함하는 제2영역(R2)을 가진다. 제1영역(R1)은 제2영역(R2) 사이에 위치한다. 제1영역(R1)은 평면 상에서 제3 및 제4반도체칩(261, 262) 각각의 다른 적어도 일부와 중첩될 수 있다. 재배선층(242)은 제1영역(R1)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제2영역(R2)에서 주로 신호 패턴을 포함한다.
수동부품(270) 중 적어도 하나는 평면 상에서 프레임(210)의 제1 및 제2관통부(210H1, 210H2) 사이의 영역(R3)과 적어도 일부 중첩되도록 배치된다. 프레임(210)의 복수의 배선층(212a, 212b, 212c, 212d)은 제1 및 제2관통부(210H1, 210H2) 사이의 영역(R3)에서 수동부품(270)과 전기적으로 연결된 파워 및/또는 그라운드 패턴을 포함한다. 재배선층(242)의 제1영역(R1)에서의 파워 및/또는 그라운드 패턴은, 복수의 배선층(212a, 212b, 212c, 212d)의 제1 및 제2관통부(210H1, 210H2) 사이의 영역(R3)에서의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다.
다른 일례에 따른 반도체 패키지(200A)는 한층 이상의 재배선층(242)을 포함하는 연결구조체(240)의 양측에, 각각 서로 다른 기능을 수행할 수 있는 제1 및 제2반도체칩(220a, 220b)과 제3 및 제4반도체칩(261, 262)을 제1 및 제2접속패드(220aP, 220bP)와 제3 및 제4접속패드(261P, 262P)가 연결구조체(240)를 사이에 두고 서로 마주하도록 배치한다. 또한, 연결구조체(240)의 상면 상의 제3 및 제4반도체칩(261, 262) 사이에는 하나 이상의 수동부품(270)을 배치한다. 또한, 제1 내지 제4반도체칩(220a, 220b, 261, 262)과 수동부품(270)의 배치에 대응하여, 연결구조체(240)의 재배선층(242)을 설계한다. 또한, 프레임(210)의 복수의 배선층(212a, 212b, 212c, 212d)을 설계한다. 구체적으로, 수동부품(270)이 주로 배치된 제1영역(R1)과 제1 및 제2관통부(210H1, 210H2) 사이의 영역(R3)에는 파워 및/또는 그라운드 패턴 위주로 설계하며, 제3 및 제4반도체칩(261, 262)이 주로 배치된 제2영역(R2)에는 신호 패턴 위주로 설계한다. 따라서, 최적의 신호 및 파워 경로를 제공할 수 있으며, 그 결과 패키지의 신호 및 파워 특성을 향상시킬 수 있다.
한편, 제3 및 제4반도체칩(261, 262)은 각각 평면 상에서 제1 및 제2반도체칩(220a, 220b)과 적어도 일부가 중첩되도록 배치된다. 이때, 제1 및 제2접속패드(220aP, 220bP)의 일부는 제3 및 제4접속패드(261P, 262P) 각각의 일부와, 제2영역(R2)에서의 재배선층(242)의 신호 패턴을 통하여 서로 전기적으로 연결된다. 또한, 수동부품(270)과 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P) 각각의 다른 일부는, 각각 제1영역(R1)에서의 재배선층(242)의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 또한, 제1영역(R1)에서의 재배선층(242)의 파워 및/또는 그라운드 패턴은, 제1 및 제2관통부(210H1, 210H2) 사이의 영역(R3)에서의 복수의 배선층(212a, 212b, 212c, 212d)의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 이와 같이, 제1 및 제2반도체칩(220a, 220b)과 제3 및 제4반도체칩(261, 262)은 연결구조체(240)의 제2영역(R2)의 재배선층(242)의 신호 패턴과 이에 대응되는 접속비아(243)를 통하여 수직방향으로 신호간 연결이 가능하다. 또한, 수동부품(270)과의 최적의 거리를 통하여 파워가 공급될 수 있다. 따라서, 신호 및 파워 특성을 최적화할 수 있다.
한편, 제1 내지 제4반도체칩(220a, 220b, 261, 262)은 각각 어플리케이션 프로세서(AP)가 기능별로 분할된 칩들일 수 있다. 즉, 제1 내지 제4반도체칩(220a, 220b, 261, 262)은 각각 어플리케이션 프로세서의 일부 기능 또는 전체 기능을 구성하는 칩일 수 있다. 다른 일례에 따른 반도체 패키지(200A)는 이들 제1 내지 제4반도체칩(220a, 220b, 261, 262)이 상술한 바와 같이 수동부품(270)과 함께 특정 형태로 배치될 수 있으며, 연결구조체(240)의 재배선층(242) 및 접속비아(243)와 프레임(210)의 복수의 배선층(212a, 212b, 212c, 212d) 역시 이에 맞춰서 설계될 수 있다. 따라서, 기존의 어플리케이션 프로세서를 단일로 패키징하는 경우 대비, 보다 용이하게 우수한 신호 및 파워 특성을 갖는 패키지(200A)를 구현할 수 있다.
한편, 프레임(210)은 복수의 절연층(211a, 211b, 211c)과 복수의 배선층(212a, 212b, 212c, 212d)과 복수의 배선비아층(213a, 213b, 213c)을 포함한다. 이때, 프레임(210)의 제1 및 제2관통부(210H1, 210H2)는 각각 바닥면에 스타퍼층(212bM)이 배치된 블라인드 캐비티 형태이다. 제1 및 제2반도체칩(220a, 220b)은 제1 및 제2접속패드(220aP, 220bP)가 배치된 면의 반대측 면이 각각 스타퍼층(212bM)에 접착부재(225) 등을 매개로 부착되도록 제1 및 제2관통부(210H1, 210H2)에 배치된다. 따라서, 발열이 가장 심한 제1 및 제2반도체칩(220a, 220b)을 배치하는 경우, 스타퍼층(212bM)을 통하여 패키지(200A)의 하측으로 보다 용이하게 열을 방출시킬 수 있다. 예를 들면, 인쇄회로기판(미도시) 등에 일례에 따른 반도체 패키지(200A)가 실장되는 경우, 인쇄회로기판(미도시)으로 열을 용이하게 방출시킬 수 있다. 복수의 배선층(212a, 212b, 212c, 212d) 중 적어도 하나의 배선층(212d)은 스타퍼층(212bM) 보다 하측에 배치될 수 있다. 배선층(212d)은 백사이드 배선층으로 기능할 수 있는바, 별도의 백사이드 공정이 불필요하다는 장점을 가진다.
이하, 다른 일례에 따른 반도체 패키지(200A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(210)은 구체적인 재료에 따라 패키지(200A)의 강성을 보다 개선시킬 수 있으며, 봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(210)은 배선층(212a, 212b, 212c, 212d)과 배선비아층(213a, 213b, 213c)을 포함하는바 전기연결부재로의 역할을 수행할 수도 있다. 프레임(210)은 제1 및 제2반도체칩(220a, 220b)의 백면보다 하측에 배치되는 배선층(212d)을 포함하는바, 별도의 백사이드 배선층의 형성 공정 없이도 제1 및 제2반도체칩(220a, 220b)을 위한 백사이드 배선층을 제공할 수 있다. 프레임(210)은 스타퍼층(212bM)을 스타퍼로 형성된 블라인드 캐비티 형태의 제1 및 제2관통부(210H1, 210H2)를 가지며, 제1 및 제2반도체칩(220a, 220b)은 스타퍼층(212bM)에 백면이 다이부착필름(DAF)과 같은 공지의 접착부재(225) 등을 매개로 부착된다. 스타퍼층(212bM)은 금속판일 수 있는바, 제1 및 제2반도체칩(220a, 220b)으로부터 발생하는 열을 보다 용이하게 패키지(200A)의 하측으로 방출시킬 수 있다. 제1 및 제2관통부(210H1, 210H2)는 샌드 블라스트 공정을 통하여 형성될 수 있으며, 각각 소정의 경사각을 가질 수 있다. 이 경우, 제1 및 제2반도체칩(220a, 220b)의 배치가 보다 용이할 수 있다. 한편, 프레임(210)의 제1 및 제2관통부(210H1, 210H2)의 벽면에는 금속층(미도시)이 배치될 수 있으며, 이를 통하여 전자파 차폐 효과와 방열 효과를 개선할 수도 있다.
프레임(210)은 제1절연층(211a), 제1절연층(211a)의 상면 상에 배치된 제1배선층(212a), 제1절연층(211a)의 하면 상에 배치된 제2배선층(212b), 제1절연층(211a)의 상면 상에 배치되어 제1배선층(212a)의 적어도 일부를 덮는 제2절연층(211b), 제2절연층(211b)의 상면 상에 배치된 제3배선층(212c), 제1절연층(211a)의 하면 상에 배치되어 제2배선층(212b)의 적어도 일부를 덮는 제3절연층(211c), 및 제3절연층(211c)의 하면 상에 배치된 제4배선층(212d)을 포함한다. 또한, 제1절연층(211a)을 관통하며 제1 및 제2배선층(212a, 212b)을 전기적으로 연결하는 제1배선비아층(213a), 제2절연층(212b)을 관통하며 제1 및 제3배선층(212a, 212c)을 전기적으로 연결하는 제2배선비아층(213b), 및 제3절연층(211c)을 관통하며 제2 및 제4배선층(212b, 212d)을 전기적으로 연결하는 제3배선비아층(213c)을 포함한다. 제1 내지 제4배선층(212a, 212b, 212c, 212d)은 서로 전기적으로 연결되며, 기능에 따라서 연결구조체(240)의 재배선층(242)과도 각각 전기적으로 연결될 수 있다.
스타퍼층(212bM)은 제1절연층(211a)의 하면 상에 배치되며, 하면이 제2절연층(212b)으로 덮이되 상면의 적어도 일부가 제1 및 제2관통부(210H1, 210H2)에 의하여 노출된다. 제1 및 제2관통부(210H1, 210H2)는 각각 제1 및 제2절연층(211a, 211b)을 관통하며, 제3절연층(211c)은 관통하지 않는다. 다만, 이는 일례에 불과하며, 스타퍼층(212bM)이 제3절연층(211c)의 하측에 배치됨으로써, 제1 및 제2관통부(210H1, 210H2)가 각각 제1 내지 제3절연층(211a, 211b, 211c)을 모두 관통할 수도 있다. 스타퍼층(212bM)은 제1절연층(211a)과 접하는 테두리 영역의 두께가 제1 및 제2관통부(210H1, 210H2)에 의하여 제1절연층(211a)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 스타퍼층(212bM)의 노출된 영역 역시 일부 제거될 수 있기 때문이다.
스타퍼층(212bM)은 티타늄(Ti), 구리(Cu) 등과 같은 금속을 포함하는 금속판일 수 있다. 다만, 이에 한정되는 것은 아니며, 샌드 블라스트 공정의 가공성을 높이기 위하여, 샌드 블라스트 공정에 있어서 구리(Cu)와 같은 금속보다 에칭율이 낮은 재료를 포함할 수도 있다. 예를 들면, 스타퍼층(212bM)은 절연물질을 포함하는 절연필름일 수도 있다. 보다 구체적으로는, 스타퍼층(212bM)은 감광성 폴리머를 포함하는, 예컨대 드라이 필름 포토레지스트(DFR)일 수도 있다.
절연층(211a, 211b, 211c)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(210)을 패키지(200A)의 워피지 제어를 위한 지지부재, 또는 코어부재로도 활용 할 수 있다.
제1절연층(211a)은 제2절연층(211b) 및 제3절연층(211c) 각각 보다 두께가 두꺼울 수 있다. 제1절연층(211a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(211b) 및 제3절연층(211c)은 더 많은 수의 배선층(212c, 212d)을 형성하기 위하여 도입된 것일 수 있기 때문이다. 유사한 관점에서, 제1절연층(211a)을 관통하는 제1배선비아층(213a)의 배선비아는 제2 및 제3절연층(211b, 211c)을 관통하는 제2 및 제3배선비아층(213b, 213c) 각각의 배선비아 보다 평균직경이 클 수 있으며, 높이 역시 이들 각각 보다 높을 수 있다.
배선층(212a, 212b, 212c, 212d)은 배선비아층(213a, 213b, 213c)과 함께 패키지(200A) 내의 상하 전기적 연결 경로를 제공할 수 있다. 배선층(212a, 212b, 212c, 212d) 각각의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(212a, 212b, 212c, 212d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
배선층(212a, 212b, 212c, 212d) 각각의 두께는 연결구조체(240)의 재배선층(242) 각각의 두께보다 두꺼울 수 있다. 프레임(210)은 판넬(panel) 레벨로 기판 공정으로 형성될 수 있는바, 배선층(212a, 212b, 212c, 212d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(240)는 파인 피치와 같은 미세 설계가 요구되는바, 재배선층(242)은 상대적으로 작은 사이즈로 형성할 수 있다.
배선비아층(213a, 213b, 213c)은 서로 다른 층에 형성된 배선층(212a, 212b, 212c, 212d)을 전기적으로 연결시키며, 그 결과 프레임(210) 내에 전기적 경로를 형성시킨다. 배선비아층(213a, 213b, 213c) 역시 형성물질로는 상술한 금속 물질을 사용할 수 있다. 배선비아층(213a, 213b, 213c) 각각의 배선비아는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제1배선비아층(213a)의 배선비아는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3배선비아층(213b, 213c)의 배선비아는 테이퍼 단면 형상을 가질 수 있다. 이때, 제2 및 제3배선비아층(213b, 213c) 각각의 배선비아는 제1절연층(211a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다.
제1 및 제2반도체칩(220a, 220b)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 제1 및 제2반도체칩(220a, 220b)은 각각, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2반도체칩(220a, 220b)은 각각 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다.
제1 및 제2반도체칩(220a, 220b)은 각각 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 각각 다양한 회로가 형성되어 있을 수 있다. 제1 및 제2접속패드(220aP, 220bP)는 제1 및 제2반도체칩(220a, 220b)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 바디 상에는 각각 제1 및 제2접속패드(220aP, 220bP)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제1 및 제2반도체칩(220a, 220b)은 각각 베어 다이일 수 있으나, 필요에 따라서는, 제1 및 제2접속패드(220aP, 220bP)가 배치된 면, 즉 활성면 상에 별도의 재배선층(미도시)이 더 형성된 패키지드 다이일 수도 있다.
제1 및 제2반도체칩(220a, 220b)은 각각 제1 및 제2접속패드(220aP, 220bP) 상에 배치되어 이와 연결된 제1 및 제2전기연결범프(220aB, 220bB)를 포함할 수 있다. 제1 및 제2전기연결범프(220aB, 220bB)는 구리(Cu) 등의 금속재질일 수 있다. 다른 일례에 따른 반도체 패키지(200A)는 봉합재(230)에 대한 그라인딩 공정을 거칠 수 있으며, 그 결과 프레임(210)의 최상측 배선층인 제3배선층(212c)의 접속비아(243)와 접하는 표면은 제1 및 제2전기연결범프(220aB, 220bB)의 접속비아(243)와 접하는 표면과 동일 레벨에 위치할 수 있다. 여기서 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 제1 및 제2전기연결범프(220aB, 220bB)를 재배선층(242)과 연결하는 접속비아(243)의 높이와 제3배선층(212c)을 재배선층(242)과 연결하는 접속비아(243)의 높이는 동일할 수 있다. 역시, 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이 연결구조체(240)가 형성되는 면이 평탄하면 절연층(241)을 평탄하게 형성할 수 있다. 따라서, 재배선층(242)이나 접속비아(243) 등을 보다 미세하게 형성할 수 있다. 한편, 구리 버 등의 방지를 위하여, 제3배선층(212c) 상에 별도의 전기연결금속(미도시)이 배치될 수도 있다. 이 경우, 전기연결금속(미도시)이 그라인딩 되는바, 전기연결금속(미도시)의 접속비아(243)와 접하는 표면이 상술한 관계를 가질 수 있다.
봉합재(230)는 프레임(210), 제1 및 제2반도체칩(220a, 220b) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않는다. 예를 들면, 봉합재(230)는 프레임(210) 및 제1 및 제2반도체칩(220a, 220b)의 제1 및 제2접속패드(220aP, 220bP)가 배치된 면을 덮을 수 있으며, 제1 및 제2관통부(210H1, 210H2)의 적어도 일부를 채울 수 있다. 봉합재(230)가 제1 및 제2관통부(210H1, 210H2)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(230)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, PIE를 사용할 수도 있다.
연결구조체(240)는 제1 내지 제4반도체칩(220a, 220b, 261, 262)의 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)를 재배선할 수 있다. 또한, 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)를 기능에 따라서 서로 전기적으로 연결할 수 있다. 또한, 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)를 기능에 따라서 수동부품(270)과 전기적으로 연결할 수 있다. 또한, 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)를 기능에 따라서 프레임(210)의 배선층(212a, 212b, 212c, 212d)과 전기적으로 연결할 수 있다. 연결구조체(240)를 통하여 다양한 기능을 갖는 수십 수백만 개의 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)가 재배선 될 수 있으며, 전기연결금속(290)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(240)는 절연층(241)과 절연층(241) 상에 배치된 재배선층(242)과 절연층(241)을 관통하는 접속비아(243)를 포함한다. 연결구조체(240)의 절연층(241)과 재배선층(242)과 접속비아(243)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
절연층(241)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(241)은 각각 감광성 절연층일 수 있다. 절연층(241)이 감광성의 성질을 갖는 경우, 절연층(241)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(243)의 파인 피치를 달성할 수 있다. 절연층(241)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(241)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(241)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
재배선층(242)은 실질적으로 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(242)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다. 재배선층(242)은 제1영역(R1)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제2영역(R2)에서 주로 신호 패턴을 포함한다.
접속비아(243)는 서로 다른 층에 형성된 재배선층(242), 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P), 제3배선층(212c) 등을 서로 전기적으로 연결시키며, 그 결과 연결구조체(240) 내에 전기적 경로를 형성시킨다. 접속비아(243)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(243)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 접속비아(243)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제2배선비아층(213b)의 배선비아와 동일할 수 있다.
제1패시베이션층(250)은 연결구조체(240)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1패시베이션층(250)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1패시베이션층(250)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1패시베이션층(250)은 각각 최상측 재배선층(242)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
제3 및 제4반도체칩(261, 262)도 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 제3 및 제4반도체칩(261, 262)도 각각, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제3 및 제4반도체칩(261, 262)도 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다. 제한되지 않는 일례로써, 제1 내지 제4반도체칩(220a, 220b, 261, 262)이 합쳐져서 하나의 완전한 어플리케이션 프로세서(AP)를 구성할 수 있다. 이때, 제1 및 제2반도체칩(220a, 220b)이 메인 칩이고, 제3 및 제4반도체칩(261, 262)이 서브 칩일 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 및 제4반도체칩(261, 262)은 각각 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리일 수도 있다.
제3 및 제4반도체칩(261, 262)도 각각 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 각각 다양한 회로가 형성되어 있을 수 있다. 제3 및 제4접속패드(261P, 262P)는 제3 및 제4반도체칩(261, 262)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 바디 상에는 각각 제3 및 제4접속패드(261P, 262P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제3 및 제4반도체칩(261, 262)도 각각 베어 다이일 수 있으나, 필요에 따라서는, 각각 제3 및 제4접속패드(261P, 262P)가 배치된 면, 즉 활성면 상에 별도의 재배선층(미도시)이 더 형성된 패키지드 다이일 수도 있다.
제3 및 제4반도체칩(261, 262)은 연결구조체(240)의 상면 상에 표면 실장 기술(SMT)을 이용하여 표면 실장 형태로 배치된다. 제3 및 제4반도체칩(261, 262)은 각각 제3 및 제4접속패드(261P, 262P) 상에 배치된 제3 및 제4전기연결범프(261B, 262B)를 포함할 수 있다. 제3 및 제4반도체칩(261, 262)도 구리(Cu) 등의 금속재질일 수 있다. 제3 및 제4반도체칩(261, 262)은 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예컨대 솔더와 같은 저융점 금속(261s, 262s)을 통하여 연결구조체(240)의 상면 상에 실장될 수 있다. 저융점 금속(261s, 262s)은 제1패시베이션층(250)의 복수의 개구 상에 각각 배치되어 노출된 재배선층(242)과 연결될 수 있다. 또한, 저융점 금속(261s, 262s)은 제3 및 제4접속패드(261P, 262P)와 연결되거나, 또는 제3 및 제4전기연결범프(261B, 262B)와 연결될 수 있다. 그 결과, 전기적 연결 경로가 제공될 수 있다. 제3 및 제4반도체칩(261, 262)의 하측에는 각각 언더필 수지(261r, 262r)이 배치될 수 있다. 언더필 수지(261r, 262r)는 제3 및 제4반도체칩(261, 262)을 고정할 수 있다. 언더필 수지(261r, 262r)는 제3 및 제4접속패드(261P, 262P)와 제3 및 제4전기연결범프(261B, 262B)와 저융점 금속(261s, 262s) 각각의 적어도 일부를 덮을 수 있다. 언더필 수지(261r, 262r)는 예컨대 에폭시 접착제 등일 수 있으나, 이에 한정되지 않는다.
수동부품(270)은 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 수동부품(270)은 공지의 칩 타입의 수동부품일 수 있다. 여기서 칩 타입의 부품이라는 것은, 예를 들면, 바디와 바디 내부에 형성된 내부전극과 바디 상에 형성된 외부전극을 갖는, 독립적인 칩 형태의 부품인 것을 의미한다. 수동부품(270)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 수동부품(270)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다. 수동부품(270) 역시 솔더 등의 저융점 금속을 통하여 표면 실장 형태로 배치된다.
제2패시베이션층(280)은 프레임(210)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2패시베이션층(280) 역시 열경화성 수지를 포함할 수 있다. 예컨대, 제2패시베이션층(280)도 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2패시베이션층(280)은 각각 프레임(210)의 최하측 배선층인 제4배선층(212d)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
전기연결금속(290) 역시 부가적인 구성으로, 반도체 패키지(200A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(200A)는 전기연결금속(290)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(290)은 제2패시베이션층(280)의 복수의 개구 상에 각각 배치된다. 따라서, 노출된 제4배선층(212d)과 전기적으로 연결될 수 있다. 필요에 따라서는, 제2패시베이션층(280)의 복수의 개구에 언더범프금속(미도시)이 형성될 수도 있으며, 이 경우에는 언더범프금속(미도시)을 통하여 노출된 제4배선층(212d)과 전기적으로 연결될 수 있다. 전기연결금속(290)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(290)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(290)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(290)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(290)의 수는 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(290) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 및 제2반도체칩(220a, 220b)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 다른 일례에 따른 반도체 패키지(200A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터커넥션이 용이하다. 또한, BGA 패키지, LGA 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
몰딩재(291)는 제3 및 제4반도체칩(261, 262)과 수동부품(270)을 보호하기 위한 부가적인 구성이다. 몰딩재(291)는 제3 및 제4반도체칩(261, 262)과 수동부품(270) 각각의 적어도 일부를 덮을 수 있다. 몰딩재(291)는 봉합재(230)와는 다른 재료를 포함할 수 있다. 예를 들면, 몰딩재(291)는 공지의 에폭시 몰딩 화합물(EMC)일 수 있다. 필요에 따라서는, 제3 및 제4반도체칩(261, 262)의 방열을 위하여, 몰딩재(291)를 그라인딩 처리할 수도 있다. 그라인딩 결과, 제3 및 제4반도체칩(261, 262)의 백면이 노출될 수도 있다.
도 19는 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 변형 예에 따른 반도체 패키지(200B)는 제1수동부품(270A)은 상술한 바와 같이 연결구조체(240)의 상면 상에 표면 실장 형태로 배치되되, 제2수동부품(270B)이 프레임(210) 내에 내장되어 배치된다. 제2수동부품(270B)은 프레임(210)의 제1 내지 제4배선층(212a, 212b, 212c, 212d)의 적어도 일부와 기능에 따라서 전기적으로 연결된다. 그 결과, 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)와도 기능에 따라서 전기적으로 연결될 수 있다. 제2수동부품(270B) 역시 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 제2수동부품(270B)도 공지의 칩 타입의 수동부품일 수 있다. 제2수동부품(270B)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 제2수동부품(270B)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(200A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다.
도 20은 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(200C)는 메모리 패키지(297)가 패키지 온 패키지(POP) 형태로 더 배치되어 있다. 또한, 메모리 패키지(297)와 전기적 연결을 위하여 몰딩재(291)를 관통하는 관통배선(293)과, 관통배선(293)과 메모리 패키지(297)를 연결하는 제2전기연결금속(295)을 더 포함한다. 메모리 패키지(297)는 배선기판 상에 하나 이상의 메모리칩이 배치되어 와이어 본딩 등으로 연결된 형태일 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 메모리 패키지(297) 대신 다른 타입의 패키지가 배치될 수도 있다. 관통배선(293)은 금속 포스트일 수 있으며, 제2전기연결금속(295)은 솔더와 같은 저융점 금속일 수 있다. 이와 같이, 다른 변형 예에 따른 반도체 패키지(200C)는 어플리케이션 프로세서와 메모리를 모두 포함하는 패키지일 수도 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(200A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 상술한 변형 예에 따른 반도체 패키지(200B)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(200C)에도 도입될 수 있음은 물론이다. 양자는 조합될 수 있다.
도 21은 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(200D)는 프레임(210)이 다른 형태를 가진다. 구체적으로, 다른 변형 예에서는 프레임(210)이 관통홀 형태의 제1 및 제2관통부(210H1, 210H2)를 가지며, 제1 및 제2반도체칩(220a, 220b)은 제1 및 제2접속패드(220aP, 220bP)가 배치된 면이 연결구조체(240)의 하면을 향하도록 제1 및 제2관통부(210H1, 210H2)에 배치된다. 이때, 제1 및 제2접속패드(220aP, 220bP)는 별도의 범프 없이 연결구조체(240)의 접속비아(243)와 연결될 수 있다. 또한, 다른 변형 예에서는 프레임(210)이 연결구조체(240)의 하면과 접하는 제1절연층(211a), 연결구조체(240)의 하면과 접하며 제1절연층(211a)에 매립된 제1배선층(212a), 제1절연층(211a)의 제1배선층(212a)이 매립된 측의 반대측 상에 배치된 제2배선층(212b), 제1절연층(211a)의 제1배선층(212a)이 매립된 측의 반대측 상에 배치되며 제2배선층(212b)의 적어도 일부를 덮는 제2절연층(211b), 제2절연층(211b)의 제2배선층(212b)이 매립된 측의 반대측 상에 배치된 제3배선층(212c), 제1절연층(211a)을 관통하며 제1 및 제2배선층(212a, 212b)을 전기적으로 연결하는 제1접속비아층(213a), 및 제2절연층(211b)을 관통하며 제2 및 제3배선층(212b, 212c)을 전기적으로 연결하는 제2접속비아층(213b)을 포함한다.
제1배선층(212a)은 제1절연층(211a)의 내부로 리세스 되어, 제1절연층(211a)의 연결구조체(240)의 하면과 접하는 면은 제1배선층(212a)의 상기 연결구조체(240)의 하면과 접하는 면과 단차를 가질 수 있다. 이 경우, 봉합재(230)로 제1 및 제2반도체칩(220a, 220b)과 프레임(210)을 캡슐화할 때, 봉합재 물질이 블리딩되어 제1배선층(212a)을 오염시키는 것을 방지할 수 있다. 제1 내지 제3배선층(212a, 212b, 212c) 각각의 두께는 재배선층(242) 각각의 두께보다 두꺼울 수 있다.
제1배선비아층(213a)을 위한 홀을 형성할 때 제1배선층(212a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(213a)층 각각의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아층(213a)의 배선비아는 제2배선층(212b)의 패드 패턴과 일체화될 수 있다. 마찬가지로, 제2배선비아층(213b)을 위한 홀을 형성할 때 제2배선층(212b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아층(213b)의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아층(213b)의 배선비아는 제3배선층(212c)의 패드 패턴과 일체화될 수 있다.
필요에 따라서, 봉합재(230)의 하측에는 백사이드 배선층(232)과 백사이드 비아(233)가 도입될 수 있다. 백사이드 비아(233)는 봉합재(230)의 적어도 일부를 관통함으로써, 제3배선층(212c)과 백사이드 배선층(232)을 전기적으로 연결할 수 있다. 제2패시베이션층(280)의 복수의 개구는 백사이드 배선층(232)의 적어도 일부를 각각 노출시킬 수 있다. 복수의 전기연결금속(290)은 노출된 백사이드 배선층(232)과 전기적으로 연결될 수 있다.
백사이드 배선층(232)도 제1 내지 제4접속패드(220aP, 220bP, 261P, 262P)를 재배선하는 역할을 수행할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 배선층(232)도 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
백사이드 비아(233)는 제3배선층(212c)과 백사이드 배선층(232)을 전기적으로 연결할 수 있다. 백사이드 비아(233)의 형성 물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 비아(233)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 백사이드 비아(233)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제1 및 제2배선비아층(213a, 213b) 각각의 배선비아와 동일할 수 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(200A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 상술한 변형 예에 따른 반도체 패키지(200B, 200C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(200D)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(200B, 200C, 200D)은 서로 여러 조합으로 조합될 수 있다.
도 22는 도 16의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(200E)는 프레임(210)이 다른 형태를 가진다. 구체적으로, 다른 변형 예에서도 프레임(210)이 관통홀 형태의 제1 및 제2관통부(210H1, 210H2)를 가지며, 제1 및 제2반도체칩(220a, 220b)은 제1 및 제2접속패드(220aP, 220bP)가 배치된 면이 연결구조체(240)의 하면을 향하도록 제1 및 제2관통부(210H1, 210H2)에 배치된다. 이때, 제1 및 제2접속패드(220aP, 220bP)는 별도의 범프 없이 연결구조체(240)의 접속비아(243)와 연결될 수 있다. 또한, 다른 변형 예에서는 프레임(210)이 제1절연층(211a), 제1절연층(211a)의 양면에 각각 배치된 제1배선층(212a)과 제2배선층(212b), 제1절연층(211a)의 양면에 각각 배치되며 제1 및 제2배선층(212a, 212b)을 각각 덮는 제2절연층(211b)과 제3절연층(211c), 제2절연층(211b)의 제1배선층(212a)이 매립된 측의 반대측 상에 배치된 제3배선층(212c), 제3절연층(211c)의 제2배선층(212b)이 매립된 측의 반대측 상에 배치된 제4배선층(212d), 제1절연층(211a)을 관통하며 제1 및 제2배선층(212a, 212b)을 전기적으로 연결하는 제1배선비아층(213a), 제2절연층(211b)을 관통하며 제1 및 제3배선층(212a, 213c)을 전기적으로 연결하는 제2배선비아층(213b), 및 제3절연층(211c)을 관통하며 제2 및 제4배선층(212b, 212d)을 전기적으로 연결하는 제3배선비아층(213c)을 포함한다. 프레임(210)은 보다 많은 수의 배선층(212a, 212b, 212c, 212d)를 가지는바, 연결구조체(240)를 더욱 간소화할 수 있다.
제1절연층(211a)은 제2절연층(211b) 및 제3절연층(211c) 각각 보다 두께가 두꺼울 수 있다. 제1절연층(211a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(211b) 및 제3절연층(211c)은 더 많은 수의 배선층(212c, 212d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(211a)을 관통하는 제1배선비아층(213a)의 배선비아는 제2 및 제3절연층(211b, 211c)을 관통하는 제2 및 제3배선비아층(213b, 213c) 각각의 배선비아 보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아층(213a)의 배선비아는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아층(213b, 213c) 각각의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4배선층(212a, 212b, 212c, 212d) 각각의 두께는 재배선층(242) 각각의 두께보다 두꺼울 수 있다.
필요에 따라서, 마찬가지로, 봉합재(230)의 하측에는 백사이드 배선층(232)과 백사이드 비아(233)가 도입될 수 있다. 백사이드 비아(233)는 봉합재(230)의 적어도 일부를 관통함으로써, 제3배선층(212c)과 백사이드 배선층(232)을 전기적으로 연결할 수 있다. 제2패시베이션층(280)의 복수의 개구는 백사이드 배선층(232)의 적어도 일부를 각각 노출시킬 수 있다. 복수의 전기연결금속(290)은 노출된 백사이드 배선층(232)과 전기적으로 연결될 수 있다.
필요에 따라서, 프레임(210)의 제1 및 제2관통부(210H1, 210H2)의 벽면에는 금속층(215)이 배치될 수 있으며, 금속층(215)은 벽면을 모두 덮도록 형성될 수 있다. 금속층(215)은 구리(Cu)와 같은 금속물질을 포함할 수 있다. 금속층(215)을 통하여 제1 및 제2반도체칩(220a, 220b) 각각의 전자파 차폐 효과와 방열 효과를 개선할 수 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(200A)나 다른 변형 예에 따른 반도체 패키지(200D)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(200B, 200C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(200E)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(200B, 200C, 200E)은 서로 여러 조합으로 조합될 수 있다.
도 23은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 24는 도 23의 반도체 패키지의 개략적인 Ⅴ-Ⅴ' 절단 평면도다.
도 25는 도 23의 반도체 패키지의 개략적인 Ⅵ-Ⅵ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(500A)는 제3 및 제4반도체칩(420a, 420b)과 수동부품(470)이 함께 패키징되어 제1연결구조체(340)의 상측에 패키지 온 패키지(POP) 형태로 배치된다. 구체적으로, 다른 일례에 따른 반도체 패키지(500A)는 제1패키징된 구조(300A) 및 제1패키징된 구조(300A) 상에 배치된 제2패키징된 구조(400A)를 포함한다.
제1패키징된 구조(300A)는 제1연결구조체(340), 제1연결구조체(340)의 하면 상에 배치되며 제1 및 제2관통부(310H1, 310H2)를 갖는 제1프레임(310), 제1연결구조체(340)의 하면 상의 제1관통부(310H1)에 배치된 제1반도체칩(320a), 제1연결구조체(340)의 하면 상의 제2관통부(310H2)에 배치된 제2반도체칩(320b), 제1연결구조체(340)의 하면 상에 배치되며 제1프레임(310)과 제1 및 제2반도체칩(320a, 320b) 각각의 적어도 일부를 덮으며 제1 및 제2관통부(310H1, 310H2) 각각의 적어도 일부를 채우는 제1봉합재(330), 제1연결구조체(340)의 상면 상에 배치된 제1패시베이션층(350), 제1프레임(310)의 하면 상에 배치된 제2패시베이션층(380), 및 제2패시베이션층(380)의 복수의 개구에 배치된 복수의 제1전기연결금속(390)을 포함한다.
제2패키징된 구조(400A)는 제2연결구조체(440), 제2연결구조체(440)의 상면 상에 배치되며 제3 및 제4관통부(410H1, 410H2)를 갖는 제2프레임(410), 제2연결구조체(440)의 상면 상의 제3관통부(410H1)에 배치된 제3반도체칩(420a), 제2연결구조체(440)의 상면 상의 제4관통부(410H2)에 배치된 제4반도체칩(420b), 제2연결구조체(440)의 상면 상에 배치되며 제2프레임(410)과 제3 및 제4반도체칩(420a, 420b) 각각의 적어도 일부를 덮으며 제3 및 제4관통부(410H1, 410H2) 각각의 적어도 일부를 채우는 제2봉합재(430), 제2연결구조체(440)의 하면 상에 배치된 제3패시베이션층(450), 및 제2프레임(410) 내에 매립된 수동부품(470)을 포함한다.
제1 및 제3패시베이션층(350, 450)은 각각 제1 및 제2재배선층(342, 442) 각각의 적어도 일부를 노출시키는 복수의 개구를 가지며, 노출된 제1 및 제2재배선층(342, 442)은 제1 및 제3패시베이션층(350, 450) 사이에 배치된 복수의 제3전기연결금속(490)을 통하여 전기적으로 연결된다. 필요에 따라서, 복수의 제3전기연결금속(490)은 제1 및 제3패시베이션층(350, 450) 사이에 배치된 언더필 수지(460)로 각각의 적어도 일부가 덮일 수 있다. 언더필 수지(460)는 예컨대 에폭시 접착제 등일 수 있으나, 이에 한정되지 않는다.
제1연결구조체(340)는 한층 이상의 제1재배선층(342)을 포함한다. 제1 및 제2반도체칩(320a, 320b)은 각각 제1 및 제2접속패드(320aP, 320bP)가 배치된 면이 제1연결구조체(340)의 하면을 향하도록 제1연결구조체(340)의 하면 상에 서로 나란하게 배치된다. 제2연결구조체(440)도 한층 이상의 제2재배선층(442)을 포함한다. 제3 및 제4반도체칩(420a, 420b)은 각각 제3 및 제4접속패드(420aP, 420bP)가 배치된 면이 제2연결구조체(440)의 상면을 향하도록 제2연결구조체(440)의 상면 상에 서로 나란하게 배치된다.
제1연결구조체(340)는 평면 상에서 수동부품(470)과 중첩되는 영역을 포함하는 제1영역(R1)과, 제3 및 제4반도체칩(420a, 420b) 각각의 적어도 일부와 중첩되는 영역을 포함하는 제2영역(R2)을 가진다. 제1영역(R1)은 제2영역(R2) 사이에 위치한다. 제1영역(R1)은 평면 상에서 제3 및 제4반도체칩(420a, 420b) 각각의 다른 적어도 일부와 중첩될 수 있다. 제1재배선층(342)은 제1영역(R1)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제2영역(R2)에서 주로 신호 패턴을 포함한다.
수동부품(470) 중 적어도 하나는 평면 상에서 제1프레임(310)의 제1 및 제2관통부(310H1, 310H2) 사이의 영역(R3)과 적어도 일부 중첩되도록 배치된다. 제1프레임(310)의 복수의 배선층(312a, 312b, 312c, 312d)은 제1 및 제2관통부(310H1, 310H2) 사이의 영역(R3)에서 수동부품(470)과 전기적으로 연결된 파워 및/또는 그라운드 패턴을 포함한다. 제1재배선층(342)의 제1영역(R1)에서의 파워 및/또는 그라운드 패턴은, 복수의 배선층(312a, 312b, 312c, 312d)의 제1 및 제2관통부(310H1, 310H2) 사이의 영역(R3)에서의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다.
제2연결구조체(440)는 평면 상에서 수동부품(470)과 중첩되는 제4영역(R4)과, 제3 및 제4반도체칩(420a, 420b) 각각의 적어도 일부와 중첩되는 제5영역(R5)을 가진다. 제4영역(R4)은 제5영역(R5) 사이에 위치한다. 제4영역(R4)은 평면 상에서 제3 및 제4반도체칩(420a, 420b) 각각의 다른 적어도 일부와 중첩될 수 있다. 제2재배선층(442)은 제4영역(R4)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제5영역(R5)에서 주로 신호 패턴을 포함한다. 제2재배선층(442)의 제4영역(R4)에서의 파워 및/또는 그라운드 패턴은, 제1재배선층(342)의 제1영역(R1)에서의 파워 및/또는 그라운드 패턴, 그리고 복수의 배선층(312a, 312b, 312c, 312d)의 제1 및 제2관통부(310H1, 310H2) 사이의 영역(R3)에서의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 제2재배선층(442)의 제5영역(R5)에서의 신호 패턴은, 제1재배선층(342)의 제2영역(R2)에서의 신호 패턴과 전기적으로 연결된다.
다른 일례에 따른 반도체 패키지(500A)는 각각 한층 이상의 제1 및 제2재배선층(342, 442)을 포함하는 제1 및 제2연결구조체(340, 440)의 양측에, 각각 서로 다른 기능을 수행할 수 있는 제1 및 제2반도체칩(320a, 320b)과 제3 및 제4반도체칩(420a, 420b)을 제1 및 제2접속패드(320aP, 320bP)와 제3 및 제4접속패드(420aP, 420bP)가 제1 및 제2연결구조체(340, 440)를 사이에 두고 서로 마주하도록 배치한다. 또한, 제2연결구조체(440)의 상면 상의 제3 및 제4반도체칩(420a, 420b) 사이에는 하나 이상의 수동부품(470)을 배치한다. 또한, 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)과 수동부품(470)의 배치에 대응하여, 제1 및 제2연결구조체(340, 440)의 제1 및 제2재배선층(342, 442)을 설계한다. 또한, 제1프레임(310)의 복수의 배선층(312a, 312b, 312c, 312d)을 설계한다. 구체적으로, 수동부품(470)이 주로 배치된 제1 및 제4영역(R1, R4)과 제1 및 제2관통부(310H1, 310H2) 사이의 영역(R3)에는 파워 및/또는 그라운드 패턴 위주로 설계하며, 제3 및 제4반도체칩(420a, 420b)이 주로 배치된 제2 및 제5영역(R2, R5)에는 신호 패턴 위주로 설계한다. 따라서, 최적의 신호 및 파워 경로를 제공할 수 있으며, 그 결과 패키지의 신호 및 파워 특성을 향상시킬 수 있다.
한편, 제3 및 제4반도체칩(420a, 420b)은 각각 평면 상에서 제1 및 제2반도체칩(320a, 320b)과 적어도 일부가 중첩되도록 배치된다. 이때, 제1 및 제2접속패드(320aP, 320bP)의 일부는 제3 및 제4접속패드(420aP, 420bP) 각각의 일부와, 제2및 제5영역(R2, R5)에서의 제1 및 제2재배선층(342, 442)의 신호 패턴을 통하여 서로 전기적으로 연결된다. 또한, 수동부품(470)과 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP) 각각의 다른 일부는, 각각 제1 및 제4영역(R1, R4)에서의 제1 및 제2재배선층(342, 442)의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 또한, 제1 및 제4영역(R1, R4)에서의 제1 및 제2재배선층(342, 442)의 파워 및/또는 그라운드 패턴은, 제1 및 제2관통부(310H1, 310H2) 사이의 영역(R3)에서의 복수의 배선층(312a, 312b, 312c, 312d)의 파워 및/또는 그라운드 패턴과 전기적으로 연결된다. 이와 같이, 제1 및 제2반도체칩(320a, 320b)과 제3 및 제4반도체칩(420a, 420b)은 제1 및 제2연결구조체(340, 440)의 제2 및 제5영역(R2, R5)의 제1 및 제2재배선층(342, 442)의 신호 패턴과 이에 대응되는 제1 및 제2접속비아(343, 443)을 통하여 수직방향으로 신호간 연결이 가능하다. 또한, 수동부품(470)과의 최적의 거리를 통하여 파워가 공급될 수 있다. 따라서, 신호 및 파워 특성을 최적화할 수 있다.
한편, 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)은 각각 어플리케이션 프로세서(AP)가 기능별로 분할된 칩들일 수 있다. 즉, 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)은 각각 어플리케이션 프로세서의 일부 기능 또는 전체 기능을 구성하는 칩일 수 있다. 다른 일례에 따른 반도체 패키지(500A)는 이들 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)이 상술한 바와 같이 수동부품(470)과 함께 특정 형태로 배치될 수 있으며, 제1 및 제2연결구조체(340, 440)의 제1 및 제2재배선층(342, 442) 및 제1 및 제2접속비아(343, 443)와 제1프레임(310)의 복수의 배선층(312a, 312b, 312c, 312d) 역시 이에 맞춰서 설계될 수 있다. 따라서, 기존의 어플리케이션 프로세서를 단일로 패키징하는 경우 대비, 보다 용이하게 우수한 신호 및 파워 특성을 갖는 패키지(500A)를 구현할 수 있다.
한편, 제1프레임(310)은 복수의 절연층(311a, 311b, 311c)과 복수의 배선층(312a, 312b, 312c, 312d)과 복수의 배선비아층(313a, 313b, 313c)을 포함한다. 이때, 제1프레임(310)의 제1 및 제2관통부(310H1, 310H2)는 각각 바닥면에 스타퍼층(312bM)이 배치된 블라인드 캐비티 형태이다. 제1 및 제2반도체칩(320a, 320b)은 제1 및 제2접속패드(320aP, 320bP)가 배치된 면의 반대측 면이 각각 스타퍼층(312bM)에 접착부재(325) 등을 매개로 부착되도록 제1 및 제2관통부(310H1, 310H2)에 배치된다. 따라서, 발열이 가장 심한 제1 및 제2반도체칩(320a, 320b)을 배치하는 경우, 스타퍼층(312bM)을 통하여 패키지(500A)의 하측으로 보다 용이하게 열을 방출시킬 수 있다. 예를 들면, 인쇄회로기판(미도시) 등에 일례에 따른 반도체 패키지(500A)가 실장되는 경우, 인쇄회로기판(미도시)으로 열을 용이하게 방출시킬 수 있다. 또한, 복수의 배선층(312a, 312b, 312c, 312d) 중 적어도 하나의 배선층(312d)은 스타퍼층(312bM) 보다 하측에 배치될 수 있으며, 이는 백사이드 배선층으로 기능할 수 있는바, 별도의 백사이드 공정이 불필요하다는 장점을 가진다.
이하, 다른 일례에 따른 반도체 패키지(500A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1프레임(310)은 구체적인 재료에 따라 제1패키지 구조(300A)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(330)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 제1프레임(310)은 배선층(312a, 312b, 312c, 312d)과 배선비아층(313a, 313b, 313c)을 포함하는바 전기연결부재로의 역할을 수행할 수도 있다. 제1프레임(310)은 제1 및 제2반도체칩(320a, 320b)의 백면보다 하측에 배치되는 배선층(312d)을 포함하는바, 별도의 백사이드 배선층의 형성 공정 없이도 제1 및 제2반도체칩(320a, 320b)을 위한 백사이드 배선층을 제공할 수 있다. 제1프레임(310)은 스타퍼층(312bM)을 스타퍼로 형성된 블라인드 캐비티 형태의 제1 및 제2관통부(310H1, 310H2)를 가지며, 제1 및 제2반도체칩(320a, 320b)은 스타퍼층(312bM)에 백면이 다이부착필름(DAF)과 같은 공지의 접착부재(325) 등을 매개로 부착된다. 스타퍼층(312bM)은 금속판일 수 있는바, 제1 및 제2반도체칩(320a, 320b)으로부터 발생하는 열을 보다 용이하게 패키지(500A)의 하측으로 방출시킬 수 있다. 제1 및 제2관통부(310H1, 310H2)는 샌드 블라스트 공정을 통하여 형성될 수 있으며, 각각 소정의 경사각을 가질 수 있다. 이 경우, 제1 및 제2반도체칩(320a, 320b)의 배치가 보다 용이할 수 있다. 한편, 제1프레임(310)의 제1 및 제2관통부(310H1, 310H2)의 벽면에는 금속층(미도시)이 배치될 수 있으며, 이를 통하여 전자파 차폐 효과와 방열 효과를 개선할 수도 있다.
제1프레임(310)은 제1절연층(311a), 제1절연층(311a)의 상면 상에 배치된 제1배선층(312a), 제1절연층(311a)의 하면 상에 배치된 제2배선층(312b), 제1절연층(311a)의 상측에 배치되어 제1배선층(312a)의 적어도 일부를 덮는 제2절연층(311b), 제2절연층(311b)의 상면 상에 배치된 제3배선층(312c), 제1절연층(311a)의 하면 상에 배치되어 제2배선층(312b)의 적어도 일부를 덮는 제3절연층(311c), 및 제3절연층(311c)의 하면 상에 배치된 제4배선층(312d)을 포함한다. 또한, 제1절연층(311a)을 관통하며 제1 및 제2배선층(312a, 312b)을 전기적으로 연결하는 제1배선비아층(313a), 제2절연층(312b)을 관통하며 제1 및 제3배선층(312a, 312c)을 전기적으로 연결하는 제2배선비아층(313b), 및 제3절연층(311c)을 관통하며 제2 및 제4배선층(312b, 312d)을 전기적으로 연결하는 제3배선비아층(313c)을 포함한다. 제1 내지 제4배선층(312a, 312b, 312c, 312d)은 서로 전기적으로 연결되며, 기능에 따라서 제1연결구조체(340)의 제1재배선층(342)과도 각각 전기적으로 연결될 수 있다.
스타퍼층(312bM)은 제1절연층(311a)의 하면 상에 배치되며, 하면이 제2절연층(312b)으로 덮이되 상면의 적어도 일부가 제1 및 제2관통부(310H1, 310H2)에 의하여 노출된다. 제1 및 제2관통부(310H1, 310H2)는 각각 제1 및 제2절연층(311a, 311b)을 관통하며, 제3절연층(311c)은 관통하지 않는다. 다만, 이는 일례에 불과하며, 스타퍼층(312bM)이 제3절연층(311c)의 하측에 배치됨으로써, 제1 및 제2관통부(310H1, 310H2)가 각각 제1 내지 제3절연층(311a, 311b, 311c)을 모두 관통할 수도 있다. 스타퍼층(312bM)은 제1절연층(311a)과 접하는 테두리 영역의 두께가 제1 및 제2관통부(310H1, 310H2)에 의하여 제1절연층(311a)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 스타퍼층(312bM)의 노출된 영역 역시 일부 제거될 수 있기 때문이다.
스타퍼층(312bM)은 티타늄(Ti), 구리(Cu) 등과 같은 금속을 포함하는 금속판일 수 있다. 다만, 이에 한정되는 것은 아니며, 샌드 블라스트 공정의 가공성을 높이기 위하여, 샌드 블라스트 공정에 있어서 구리(Cu)와 같은 금속보다 에칭율이 낮은 재료를 포함할 수도 있다. 예를 들면, 스타퍼층(312bM)은 절연물질을 포함하는 절연필름일 수도 있다. 보다 구체적으로는, 스타퍼층(312bM)은 감광성 폴리머를 포함하는, 예컨대 드라이 필름 포토레지스트(DFR)일 수도 있다.
절연층(311a, 311b, 311c)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 제1프레임(310)을 제1패키지 구조(300A)의 워피지 제어를 위한 지지부재, 또는 코어부재로도 활용 할 수 있다.
제1절연층(311a)은 제2절연층(311b) 및 제3절연층(311c) 각각 보다 두께가 두꺼울 수 있다. 제1절연층(311a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(311b) 및 제3절연층(311c)은 더 많은 수의 배선층(312c, 312d)을 형성하기 위하여 도입된 것일 수 있기 때문이다. 유사한 관점에서, 제1절연층(311a)을 관통하는 제1배선비아층(313a)의 배선비아는 제2 및 제3절연층(311b, 311c)을 관통하는 제2 및 제3배선비아층(313b, 313c) 각각의 배선비아 보다 평균직경이 클 수 있으며, 높이 역시 이들 각각 보다 높을 수 있다.
배선층(312a, 312b, 312c, 312d)은 배선비아층(313a, 313b, 313c)과 함께 제1패키지 구조(300A) 내의 상하 전기적 연결 경로를 제공할 수 있다. 배선층(312a, 312b, 312c, 312d) 각각의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(312a, 312b, 312c, 312d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
배선층(312a, 312b, 312c, 312d) 각각의 두께는 제1연결구조체(340)의 제1재배선층(342) 각각의 두께보다 두꺼울 수 있다. 제1프레임(310)은 판넬(panel) 레벨로 기판 공정으로 형성될 수 있는바, 배선층(312a, 312b, 312c, 312d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제1연결구조체(340)는 파인 피치와 같은 미세 설계가 요구되는바, 제1재배선층(342)은 상대적으로 작은 사이즈로 형성할 수 있다.
배선비아층(313a, 313b, 313c)은 서로 다른 층에 형성된 배선층(312a, 312b, 312c, 312d)을 전기적으로 연결시키며, 그 결과 제1프레임(310) 내에 전기적 경로를 형성시킨다. 배선비아층(313a, 313b, 313c) 역시 형성물질로는 상술한 금속 물질을 사용할 수 있다. 배선비아층(313a, 313b, 313c) 각각의 배선비아는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제1배선비아층(313a)의 배선비아는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3배선비아층(313b, 313c)의 배선비아는 테이퍼 단면 형상을 가질 수 있다. 이때, 제2 및 제3배선비아층(313b, 313c) 각각의 배선비아는 제1절연층(311a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다.
제1 및 제2반도체칩(320a, 320b)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 제1 및 제2반도체칩(320a, 320b)은 각각, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2반도체칩(320a, 320b)은 각각 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다.
제1 및 제2반도체칩(320a, 320b)은 각각 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 각각 다양한 회로가 형성되어 있을 수 있다. 제1 및 제2접속패드(320aP, 320bP)는 제1 및 제2반도체칩(320a, 320b)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 바디 상에는 각각 제1 및 제2접속패드(320aP, 320bP)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제1 및 제2반도체칩(320a, 320b)은 각각 베어 다이일 수 있으나, 필요에 따라서는, 제1 및 제2접속패드(320aP, 320bP)가 배치된 면, 즉 활성면 상에 별도의 재배선층(미도시)이 더 형성된 패키지드 다이일 수도 있다.
제1 및 제2반도체칩(320a, 320b)은 각각 제1 및 제2접속패드(320aP, 320bP) 상에 배치되어 이와 연결된 제1 및 제2전기연결범프(320aB, 320bB)를 포함할 수 있다. 제1 및 제2전기연결범프(320aB, 320bB)는 구리(Cu) 등의 금속재질일 수 있다. 다른 일례에 따른 반도체 패키지(500A)는 제1봉합재(330)에 대한 그라인딩 공정을 거칠 수 있으며, 그 결과 제1프레임(310)의 최상측 배선층인 제3배선층(312c)의 제1접속비아(343)와 접하는 표면은 제1 및 제2전기연결범프(320aB, 320bB)의 제1접속비아(343)와 접하는 표면과 동일 레벨에 위치할 수 있다. 여기서 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 제1 및 제2전기연결범프(320aB, 320bB)를 제1재배선층(342)과 연결하는 제1접속비아(343)의 높이와 제3배선층(312c)을 제1재배선층(342)과 연결하는 제1접속비아(343)의 높이는 동일할 수 있다. 역시, 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이 제1연결구조체(340)가 형성되는 면이 평탄하면 제1절연층(341)을 평탄하게 형성할 수 있다. 따라서, 제1재배선층(342)이나 제1접속비아(343) 등을 보다 미세하게 형성할 수 있다. 한편, 구리 버 등의 방지를 위하여, 제3배선층(312c) 상에 별도의 전기연결금속(미도시)이 배치될 수도 있다. 이 경우, 전기연결금속(미도시)이 그라인딩 되는바, 전기연결금속(미도시)의 제1접속비아(343)와 접하는 표면이 상술한 관계를 가질 수 있다.
제1봉합재(330)는 제1프레임(310), 제1 및 제2반도체칩(320a, 320b) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않는다. 예를 들면, 제1봉합재(330)는 제1프레임(310) 및 제1 및 제2반도체칩(320a, 320b)의 제1 및 제2접속패드(320aP, 320bP)가 배치된 면을 덮을 수 있으며, 제1 및 제2관통부(310H1, 310H2)의 적어도 일부를 채울 수 있다. 제1봉합재(330)가 제1 및 제2관통부(310H1, 310H2)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
제1봉합재(330)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, PIE를 사용할 수도 있다.
제1연결구조체(340)는 제2연결구조체(440)와 함께 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)의 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 재배선할 수 있다. 또한, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 기능에 따라서 서로 전기적으로 연결할 수 있다. 또한, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 기능에 따라서 수동부품(470)과 전기적으로 연결할 수 있다. 또한, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 기능에 따라서 제1프레임(310)의 배선층(312a, 312b, 312c, 312d)과 전기적으로 연결할 수 있다. 제1연결구조체(340)를 통하여 다양한 기능을 갖는 수십 수백만 개의 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)가 재배선 될 수 있으며, 제1전기연결금속(390)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제1연결구조체(340)는 제1절연층(341)과 제1절연층(341) 상에 배치된 제1재배선층(342)과 제1절연층(341)을 관통하는 제1접속비아(343)를 포함한다. 제1연결구조체(340)의 제1절연층(341)과 제1재배선층(342)과 제1접속비아(343)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
제1절연층(341)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 제1절연층(341)은 각각 감광성 제1절연층일 수 있다. 제1절연층(341)이 감광성의 성질을 갖는 경우, 제1절연층(341)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1접속비아(343)의 파인 피치를 달성할 수 있다. 제1절연층(341)은 각각 절연수지 및 무기필러를 포함하는 감광성 제1절연층일 수 있다. 제1절연층(341)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제1절연층(341)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
제1재배선층(342)은 실질적으로 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1재배선층(342)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다. 제1재배선층(342)은 제1영역(R1)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제2영역(R2)에서 주로 신호 패턴을 포함한다.
제1접속비아(343)는 서로 다른 층에 형성된 제1재배선층(342), 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP), 제3배선층(312c) 등을 서로 전기적으로 연결시키며, 그 결과 제1연결구조체(340) 내에 전기적 경로를 형성시킨다. 제1접속비아(343)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1접속비아(343)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제1접속비아(343)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제2배선비아층(313b)의 배선비아와 동일할 수 있다.
제1패시베이션층(350)은 제1연결구조체(340)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1패시베이션층(350)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1패시베이션층(350)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1패시베이션층(350)은 각각 최상측 제1재배선층(342)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
제2패시베이션층(380)은 제1프레임(310)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2패시베이션층(380) 역시 열경화성 수지를 포함할 수 있다. 예컨대, 제2패시베이션층(380)도 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2패시베이션층(380)은 각각 제1프레임(310)의 최하측 배선층인 제4배선층(312d)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
제1전기연결금속(390) 역시 부가적인 구성으로, 반도체 패키지(500A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(500A)는 제1전기연결금속(390)을 통하여 전자기기의 메인보드에 실장될 수 있다. 제1전기연결금속(390)은 제2패시베이션층(380)의 복수의 개구 상에 각각 배치된다. 따라서, 노출된 제4배선층(312d)과 전기적으로 연결될 수 있다. 필요에 따라서는, 제2패시베이션층(380)의 복수의 개구에 언더범프금속(미도시)이 형성될 수도 있으며, 이 경우에는 언더범프금속(미도시)을 통하여 노출된 제4배선층(312d)과 전기적으로 연결될 수 있다. 제1전기연결금속(390)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
제1전기연결금속(390)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1전기연결금속(390)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제1전기연결금속(390)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제1전기연결금속(390)의 수는 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
제1전기연결금속(390) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 및 제2반도체칩(320a, 320b)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 다른 일례에 따른 반도체 패키지(500A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터커넥션이 용이하다. 또한, BGA 패키지, LGA 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
제2프레임(410)은 구체적인 재료에 따라 제2패키지 구조(400A)의 강성을 보다 개선시킬 수 있으며, 제2봉합재(430)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제2프레임(410) 내부에는 하나 이상의 수동부품(470)이 내장된다. 제2프레임(410)은 관통홀 형태의 제3 및 제4관통부(410H1, 410H2)를 가진다. 제3 및 제4관통부(410H1, 410H2)에는 각각 제3 및 제4반도체칩(420a, 420b)이 각각의 제3 및 제4접속패드(420aP, 420bP)이 제2연결구조체(440)의 상면을 향하도록 배치된다. 필요에 따라서는, 수동부품(470)과 제2연결구조체(440)의 제2재배선층(442) 사이의 전기적 연결을 제공하기 위하여, 제2프레임(410) 내에는 수동부품(470) 및 제2재배선층(442)과 전기적으로 연결되는 별도의 배선층(412)괴 배선비아(413)가 더 형성될 수 있다. 제2프레임(420)은 한층 이상의 절연층(411a, 411b, 411c)을 포함하며, 이들의 재료로는 절연물질이 사용될 수 있다. 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 제2프레임(410)을 제2패키지 구조(400A)의 워피지 제어를 위한 지지부재, 또는 코어부재로도 활용 할 수 있다.
제3 및 제4반도체칩(420a, 420b)도 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 제3 및 제4반도체칩(420a, 420b)도 각각, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등의 프로세서칩, 즉 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 제3 및 제4반도체칩(420a, 420b)도 어플리케이션 프로세서(AP) 중 일부 기능이 분할된 칩, 예를 들면, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등일 수도 있으며, 이에 예시되지 않은 다른 기능의 분할된 칩일 수도 있다. 제한되지 않는 일례로써, 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)이 합쳐져서 하나의 완전한 어플리케이션 프로세서(AP)를 구성할 수 있다. 이때, 제1 및 제2반도체칩(320a, 320b)이 메인 칩이고, 제3 및 제4반도체칩(420a, 420b)이 서브 칩일 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 및 제4반도체칩(420a, 420b)은 각각 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리일 수도 있다.
제3 및 제4반도체칩(420a, 420b)도 각각 액티브 웨이퍼를 기반으로 형성된 다이일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 각각 다양한 회로가 형성되어 있을 수 있다. 제3 및 제4접속패드(420aP, 420bP)는 제3 및 제4반도체칩(420a, 420b)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al) 등의 금속 물질을 사용할 수 있다. 제3 및 제4접속패드(420aP, 420bP)는 각각 별도의 범프 없이 제2연결구조체(440)의 제2접속비아(443)와 연결될 수 있다. 바디 상에는 각각 제3 및 제4접속패드(420aP, 420bP)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제3 및 제4반도체칩(420a, 420b)도 각각 베어 다이일 수 있으나, 필요에 따라서는, 각각 제3 및 제4접속패드(420aP, 420bP)가 배치된 면, 즉 활성면 상에 별도의 재배선층(미도시)이 더 형성된 패키지드 다이일 수도 있다.
제2봉합재(430)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, PIE를 사용할 수도 있다.
제2연결구조체(440)는 제1연결구조체(340)와 함께 제1 내지 제4반도체칩(320a, 320b, 420a, 420b)의 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 재배선할 수 있다. 또한, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 기능에 따라서 서로 전기적으로 연결할 수 있다. 또한, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 기능에 따라서 수동부품(470)과 전기적으로 연결할 수 있다. 또한, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 기능에 따라서 제1프레임(310)의 배선층(412a, 412b, 412c, 412d)과 전기적으로 연결할 수 있다. 제2연결구조체(440)를 통하여 다양한 기능을 갖는 수십 수백만 개의 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)가 재배선 될 수 있으며, 결과적으로 제1전기연결금속(390)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결구조체(440)는 제2절연층(441)과 제2절연층(441) 상에 배치된 제2재배선층(442)과 제2절연층(441)을 관통하는 제2접속비아(443)를 포함한다. 제2연결구조체(440)의 제2절연층(441)과 제2재배선층(442)과 제2접속비아(443)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
제2절연층(441)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 제2절연층(441)은 각각 감광성 절연층일 수 있다. 제2절연층(441)이 감광성의 성질을 갖는 경우, 제2절연층(441)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제2접속비아(443)의 파인 피치를 달성할 수 있다. 제2절연층(441)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 제2절연층(441)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 제2절연층(441)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
제2재배선층(442)은 실질적으로 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2재배선층(442)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다. 제2재배선층(442)은 제4영역(R4)에서 주로 파워 및/또는 그라운드 패턴을 포함하며, 제5영역(R5)에서 주로 신호 패턴을 포함한다.
제2접속비아(443)는 서로 다른 층에 형성된 제2재배선층(442), 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP), 배선층(412) 등을 서로 전기적으로 연결시키며, 그 결과 제2연결구조체(440) 내에 전기적 경로를 형성시킨다. 제2접속비아(443)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2접속비아(443)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제2접속비아(443)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 배선비아(413)와 동일할 수 있다.
제3패시베이션층(450)은 제2연결구조체(440)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제3패시베이션층(450)은 열경화성 수지를 포함할 수 있다. 예컨대, 제3패시베이션층(450)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제3패시베이션층(450)은 각각 최하측 제2재배선층(442)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
수동부품(470)은 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 수동부품(470)은 공지의 칩 타입의 수동부품일 수 있다. 여기서 칩 타입의 부품이라는 것은, 예를 들면, 바디와 바디 내부에 형성된 내부전극과 바디 상에 형성된 외부전극을 갖는, 독립적인 칩 형태의 부품인 것을 의미한다. 수동부품(470)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 수동부품(470)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다. 수동부품(470)은 제2프레임(410) 내부의 적절한 위치에 내장되어 배치된다.
제3전기연결금속(490)은 제1 및 제2패키지 구조(300A, 400A)를 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 제3전기연결금속(490)은 제1 및 제3패시베이션층(350, 450)의 복수의 개구 상에 배치된다. 따라서, 노출된 제1 및 제2재배선층(342, 442)과 전기적으로 연결될 수 있다. 제3전기연결금속(490)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
제3전기연결금속(490)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제3전기연결금속(490)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제3전기연결금속(490)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제3전기연결금속(490)의 수는 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
도 26은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 변형 예에 따른 반도체 패키지(500B)는 제1수동부품(470)은 상술한 바와 같이 제2패키지 구조(400B)의 제2프레임(410) 내에 배치되되, 제2수동부품(370)이 제1패키지 구조(300B)의 제1프레임(310) 내에 내장되어 배치된다. 제2수동부품(370)은 제1프레임(310)의 제1 내지 제4배선층(312a, 312b, 312c, 312d)의 적어도 일부와 기능에 따라서 전기적으로 연결된다. 그 결과, 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)와도 기능에 따라서 전기적으로 연결될 수 있다. 제2수동부품(370) 역시 MLCC나 LICC와 같은 칩 타입의 커패시터, 또는 파워 인덕터와 같은 칩 타입의 인덕터 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 종류의 공지의 수동부품일 수도 있다. 즉, 제2수동부품(370)도 공지의 칩 타입의 수동부품일 수 있다. 제2수동부품(370)은 서로 동일한 종류일 수도 있고, 서로 다른 종류일 수도 있다. 제2수동부품(370)의 개수는 특별히 한정되지 않으며, 설계에 따라 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(500A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다.
도 27은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예예 따른 반도체 패키지(500C)는 제1패키지 구조(300C)는 실질적으로 동일하나, 제2패키지 구조(400C)의 제2프레임(410)의 형태가 다르다. 구체적으로, 제2프레임(410) 역시 바닥면에 스타퍼층(412M)이 배치된 블라인드 형태의 제3 및 제4관통부(410H1, 410H2)를 가진다. 제3 및 제4반도체칩(420a, 420b)은 각각 백면이 접착부재(425) 등을 매개로 스타퍼층(412M)에 부착되는 형태로 제3 및 제4관통부(410H1, 410H2)에 배치된다. 제3 및 제4접속패드(420aP, 420bP) 상에는 각각 제3 및 제4전기연결범프(420aB, 420bB)가 배치될 수 있다. 제3 및 제4전기연결범프(420aB, 420bB)는 구리(Cu) 등의 금속재질일 수 있다. 제3 및 제4전기연결범프(420aB, 420bB)를 제2재배선층(442)과 연결하는 제2접속비아(443)의 높이는, 배선층(412)을 제2재배선층(442)과 연결하는 제2접속비아(443)의 높이와 동일할 수 있다. 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 이와 같이, 제2연결구조체(440)가 형성되는 면이 평탄하면 제2절연층(441)을 평탄하게 형성할 수 있다. 따라서, 제2재배선층(442)이나 제2접속비아(443) 등을 보다 미세하게 형성할 수 있다. 한편, 구리 버 등의 방지를 위하여, 배선층(412) 상에 별도의 전기연결금속(미도시)이 배치될 수도 있다. 이 경우, 전기연결금속(미도시)이 그라인딩 되는바, 전기연결금속(미도시)의 제2접속비아(443)와 접하는 표면이 상술한 관계를 가질 수 있다. 한편, 필요에 따라서, 제2프레임(410) 상측에는 스타퍼층(412M)의 적어도 일부를 덮는 제4패시베이션층(495)이 배치될 수 있으며, 제4패시베이션층(495)은 ABF 등일 수 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(500A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 상술한 변형 예에 따른 반도체 패키지(500B)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(500C)에도 도입될 수 있음은 물론이다. 양자는 조합될 수 있다.
도 28은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(500D)는 제2패키지 구조(400D)는 실질적으로 동일하나, 제1패키지 구조(300D)의 제1프레임(310)의 형태가 다르다. 구체적으로, 다른 변형 예에서는 제1프레임(310)이 관통홀 형태의 제1 및 제2관통부(310H1, 310H2)를 가지며, 제1 및 제2반도체칩(320a, 320b)은 제1 및 제2접속패드(320aP, 320bP)가 배치된 면이 제1연결구조체(340)의 하면을 향하도록 제1 및 제2관통부(310H1, 310H2)에 배치된다. 이때, 제1 및 제2접속패드(320aP, 320bP)는 별도의 범프 없이 제1연결구조체(340)의 제1접속비아(343)와 연결될 수 있다. 또한, 다른 변형 예에서는 제1프레임(310)이 제1연결구조체(340)의 하면과 접하는 제1절연층(311a), 제1연결구조체(340)의 하면과 접하며 제1절연층(311a)에 매립된 제1배선층(312a), 제1절연층(311a)의 제1배선층(312a)이 매립된 측의 반대측 상에 배치된 제2배선층(312b), 제1절연층(311a)의 제1배선층(312a)이 매립된 측의 반대측 상에 배치되며 제2배선층(312b)의 적어도 일부를 덮는 제2절연층(311b), 제2절연층(311b)의 제2배선층(312b)이 매립된 측의 반대측 상에 배치된 제3배선층(312c), 제1절연층(311a)을 관통하며 제1 및 제2배선층(312a, 312b)을 전기적으로 연결하는 제1접속비아층(313a), 및 제2절연층(311b)을 관통하며 제2 및 제3배선층(312b, 312c)을 전기적으로 연결하는 제2접속비아층(313b)을 포함한다.
제1배선층(312a)은 제1절연층(311a)의 내부로 리세스 되어, 제1절연층(311a)의 제1연결구조체(340)의 하면과 접하는 면은 제1배선층(312a)의 상기 제1연결구조체(340)의 하면과 접하는 면과 단차를 가질 수 있다. 이 경우, 제1봉합재(330)로 제1 및 제2반도체칩(320a, 320b)과 제1프레임(310)을 캡슐화할 때, 봉합재 물질이 블리딩되어 제1배선층(312a)을 오염시키는 것을 방지할 수 있다. 제1 내지 제3배선층(312a, 312b, 312c) 각각의 두께는 제1재배선층(342) 각각의 두께보다 두꺼울 수 있다.
제1배선비아층(313a)을 위한 홀을 형성할 때 제1배선층(312a)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제1배선비아(313a)층 각각의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아층(313a)의 배선비아는 제2배선층(312b)의 패드 패턴과 일체화될 수 있다. 마찬가지로, 제2배선비아층(313b)을 위한 홀을 형성할 때 제2배선층(312b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아층(313b)의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아층(313b)의 배선비아는 제3배선층(312c)의 패드 패턴과 일체화될 수 있다.
필요에 따라서, 제1봉합재(330)의 하측에는 백사이드 배선층(332)과 백사이드 비아(333)가 도입될 수 있다. 백사이드 비아(333)는 제1봉합재(330)의 적어도 일부를 관통함으로써, 제3배선층(312c)과 백사이드 배선층(332)을 전기적으로 연결할 수 있다. 제2패시베이션층(380)의 복수의 개구는 백사이드 배선층(332)의 적어도 일부를 각각 노출시킬 수 있다. 복수의 제1전기연결금속(390)은 노출된 백사이드 배선층(332)과 전기적으로 연결될 수 있다.
백사이드 배선층(332)도 제1 내지 제4접속패드(320aP, 320bP, 420aP, 420bP)를 재배선하는 역할을 수행할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 배선층(332)도 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
백사이드 비아(333)는 제3배선층(312c)과 백사이드 배선층(332)을 전기적으로 연결할 수 있다. 백사이드 비아(333)의 형성 물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 비아(333)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 백사이드 비아(333)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제1 및 제2배선비아층(313a, 313b) 각각의 배선비아와 동일할 수 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(500A)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 상술한 변형 예에 따른 반도체 패키지(500B, 500C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(500D)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(500B, 500C, 500D)은 서로 여러 조합으로 조합될 수 있다.
도 29는 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(500E)는, 다른 변형 예에 따른 반도체 패키지(500D)에 있어서, 메모리 패키지(497)가 제4전기연결금속(498)을 통하여 패키지 온 패키지(POP) 형태로 더 배치되어 있다. 이때, 메모리 패키지(497)와 전기적 연결을 위하여 제2프레임(410)에 복수의 배선층(412a, 412b, 412c, 412d)과 한층 이상의 배선비아층(413a, 413b, 413c)이 더 배치되어 있다. 메모리 패키지(497)는 배선기판 상에 하나 이상의 메모리칩이 배치되어 와이어 본딩 등으로 연결된 형태일 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 메모리 패키지(497) 대신 다른 타입의 패키지가 배치될 수도 있다. 복수의 배선층(412a, 412b, 412c, 412d)과 한층 이상의 배선비아층(413a, 413b, 413c)은 금속 물질을 포함할 수 있으며, 이들은 파워, 그라운드, 및/또는 신호 연결을 위하여 설계될 수 있다. 제4전기연결금속(498)은 솔더와 같은 저융점 금속일 수 있다. 이와 같이, 다른 변형 예에 따른 반도체 패키지(500E)는 어플리케이션 프로세서와 메모리를 모두 포함하는 패키지일 수도 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(500A)나 다른 변형 예에 따른 반도체 패키지(500D)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(500B, 500C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(500E)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(500B, 500C, 500E)은 서로 여러 조합으로 조합될 수 있다.
도 30은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(500F)는 제2패키지 구조(400D)는 실질적으로 동일하나, 제1패키지 구조(300D)의 제1프레임(310)의 형태가 다르다. 구체적으로, 다른 변형 예에서도 제1프레임(310)이 관통홀 형태의 제1 및 제2관통부(310H1, 310H2)를 가지며, 제1 및 제2반도체칩(320a, 320b)은 제1 및 제2접속패드(320aP, 320bP)가 배치된 면이 제1연결구조체(340)의 하면을 향하도록 제1 및 제2관통부(310H1, 310H2)에 배치된다. 이때, 제1 및 제2접속패드(320aP, 320bP)는 별도의 범프 없이 제1연결구조체(340)의 제1접속비아(343)와 연결될 수 있다. 또한, 다른 변형 예에서는 제1프레임(310)이 제1절연층(311a), 제1절연층(311a)의 양면에 각각 배치된 제1배선층(312a)과 제2배선층(312b), 제1절연층(311a)의 양면에 각각 배치되며 제1 및 제2배선층(312a, 312b)을 각각 덮는 제2절연층(311b)과 제3절연층(311c), 제2절연층(311b)의 제1배선층(312a)이 매립된 측의 반대측 상에 배치된 제3배선층(312c), 제3절연층(311c)의 제2배선층(312b)이 매립된 측의 반대측 상에 배치된 제4배선층(312d), 제1절연층(311a)을 관통하며 제1 및 제2배선층(312a, 312b)을 전기적으로 연결하는 제1배선비아층(313a), 제2절연층(311b)을 관통하며 제1 및 제3배선층(312a, 313c)을 전기적으로 연결하는 제2배선비아층(313b), 및 제3절연층(311c)을 관통하며 제2 및 제4배선층(312b, 312d)을 전기적으로 연결하는 제3배선비아층(313c)을 포함한다. 제1프레임(310)은 보다 많은 수의 배선층(312a, 312b, 312c, 312d)를 가지는바, 제1연결구조체(340)를 더욱 간소화할 수 있다.
제1절연층(311a)은 제2절연층(311b) 및 제3절연층(311c) 각각 보다 두께가 두꺼울 수 있다. 제1절연층(311a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(311b) 및 제3절연층(311c)은 더 많은 수의 배선층(312c, 312d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(311a)을 관통하는 제1배선비아층(313a)의 배선비아는 제2 및 제3절연층(311b, 311c)을 관통하는 제2 및 제3배선비아층(313b, 313c) 각각의 배선비아 보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아층(313a)의 배선비아는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아층(313b, 313c) 각각의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4배선층(312a, 312b, 312c, 312d) 각각의 두께는 제1재배선층(342) 각각의 두께보다 두꺼울 수 있다.
필요에 따라서, 마찬가지로, 제1봉합재(330)의 하측에는 백사이드 배선층(332)과 백사이드 비아(333)가 도입될 수 있다. 백사이드 비아(333)는 제1봉합재(330)의 적어도 일부를 관통함으로써, 제3배선층(312c)과 백사이드 배선층(332)을 전기적으로 연결할 수 있다. 제2패시베이션층(380)의 복수의 개구는 백사이드 배선층(332)의 적어도 일부를 각각 노출시킬 수 있다. 복수의 제1전기연결금속(390)은 노출된 백사이드 배선층(332)과 전기적으로 연결될 수 있다.
필요에 따라서, 제1프레임(310)의 제1 및 제2관통부(310H1, 310H2)의 벽면에는 금속층(315)이 배치될 수 있으며, 금속층(315)은 벽면을 모두 덮도록 형성될 수 있다. 금속층(315)은 구리(Cu)와 같은 금속물질을 포함할 수 있다. 금속층(315)을 통하여 제1 및 제2반도체칩(320a, 320b) 각각의 전자파 차폐 효과와 방열 효과를 개선할 수 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(500A)나 다른 변형 예에 따른 반도체 패키지(500D)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(500B, 500C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(500F)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(500B, 500C, 300F)은 서로 여러 조합으로 조합될 수 있다.
도 31은 도 23의 반도체 패키지의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 변형 예에 따른 반도체 패키지(500G)는, 다른 변형 예에 따른 반도체 패키지(500F)에 있어서, 메모리 패키지(497)가 제4전기연결금속(498)을 통하여 패키지 온 패키지(POP) 형태로 더 배치되어 있다. 이때, 메모리 패키지(497)와 전기적 연결을 위하여 제2프레임(410)에 복수의 배선층(412a, 412b, 412c, 412d)과 한층 이상의 배선비아층(413a, 413b, 413c)이 더 배치되어 있다. 메모리 패키지(497)는 배선기판 상에 하나 이상의 메모리칩이 배치되어 와이어 본딩 등으로 연결된 형태일 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 메모리 패키지(497) 대신 다른 타입의 패키지가 배치될 수도 있다. 복수의 배선층(412a, 412b, 412c, 412d)과 한층 이상의 배선비아층(413a, 413b, 413c)은 금속 물질을 포함할 수 있으며, 이들은 파워, 그라운드, 및/또는 신호 연결을 위하여 설계될 수 있다. 제4전기연결금속(498)은 솔더와 같은 저융점 금속일 수 있다. 이와 같이, 다른 변형 예에 따른 반도체 패키지(500G)는 어플리케이션 프로세서와 메모리를 모두 포함하는 패키지일 수도 있다.
그 외에 다른 설명은 다른 일례에 따른 반도체 패키지(500A)나 다른 변형 예에 따른 반도체 패키지(500F)에 대하여 상세히 설명한 것과 실질적으로 동일한바, 자세한 설명은 상술한 내용으로 대체한다. 한편, 상술한 변형 예에 따른 반도체 패키지(500B, 500C)의 특징 구성이 다른 변형 예에 따른 반도체 패키지(500G)에도 도입될 수 있음은 물론이다. 즉, 반도체 패키지(500B, 500C, 500G)은 서로 여러 조합으로 조합될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (20)

  1. 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 한층 이상의 제1재배선층을 포함하는 제1연결구조체;
    상기 제1연결구조체의 제1면 상에 배치되며, 제1접속패드가 배치된 면이 상기 제1연결구조체의 제1면을 향하는 제1반도체칩;
    상기 제1연결구조체의 제2면 상에 배치되며, 제2접속패드가 배치된 면이 상기 제1연결구조체의 제2면을 향하는 제2반도체칩;
    상기 제1연결구조체의 제2면 상에 상기 제2반도체칩과 나란히 배치되며, 제3접속패드가 배치된 면이 상기 제1연결구조체의 제2면을 향하는 제3반도체칩; 및
    상기 제1연결구조체의 제2면 상의 상기 제2 및 제3반도체칩 사이에 배치된 하나 이상의 제1수동부품; 을 포함하며,
    상기 제1연결구조체는, 평면 상에서, 상기 제1수동부품과 중첩되는 영역을 포함하는 제1영역, 및 상기 제2 및 제3반도체칩 각각의 적어도 일부와 중첩되는 영역을 포함하는 제2영역을 포함하며,
    상기 제1영역은, 상기 제2영역 사이에 위치하며,
    상기 제1재배선층은, 상기 제1영역에서 파워 패턴 및 그라운드 패턴중 적어도 하나를 포함하며, 상기 제2영역에서 신호 패턴을 포함하며,
    상기 제2 및 제3반도체칩은 각각 상기 제2영역 내의 평면 상에서 상기 제1반도체칩과 적어도 일부가 중첩되도록 배치되며,
    상기 제1접속패드의 일부는, 상기 제2 및 제3접속패드 각각의 일부와, 상기 제2영역에서의 상기 제1재배선층의 신호 패턴을 통하여 서로 전기적으로 연결되며,
    상기 제1수동부품과, 상기 제1 내지 제3접속패드 각각의 다른 일부는, 각각 상기 제1영역에서의 상기 제1재배선층의 파워 패턴 및 그라운드 패턴 중 적어도 하나와 전기적으로 연결되는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1영역은 평면 상에서 상기 제2 및 제3반도체칩 각각의 다른 적어도 일부와 중첩되는 영역을 더 포함하는,
    반도체 패키지.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 내지 제3반도체칩은 각각 어플리케이션 프로세서(AP)의 일부 기능 또는 전체 기능을 구성하는 칩인,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1연결구조체의 제2면 상에 배치되며, 상기 제2 및 제3반도체칩과 상기 제1수동부품 각각의 적어도 일부를 덮는 몰딩재;
    상기 몰딩재의 적어도 일부를 관통하며, 상기 제1재배선층과 전기적으로 연결된 관통배선;
    상기 몰딩재 상에 배치된 메모리 패키지; 및
    상기 관통배선 및 상기 메모리 패키지를 전기적으로 연결하는 제2전기연결금속; 을 더 포함하는,
    반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1반도체칩이 배치되는 제1관통부를 갖는 제1프레임; 을 더 포함하며,
    상기 제1프레임은 상기 제1재배선층과 전기적으로 연결된 한층 이상의 배선층을 포함하는,
    반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1관통부는 바닥면에 스타퍼층이 배치된 블라인드 캐비티 형태이며,
    상기 제1반도체칩은 상기 제1접속패드가 배치된 면의 반대측 면이 상기 스타퍼층에 부착되도록 상기 제1관통부에 배치된,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1프레임 및 상기 제1반도체칩 각각의 적어도 일부를 덮는 봉합재;
    상기 제1프레임의 상기 제1연결구조체가 배치된 측의 반대측에 배치되며, 상기 배선층의 적어도 일부를 노출시키는 복수의 개구를 갖는 패시베이션층; 및
    상기 복수의 개구 상에 각각 배치되며, 상기 노출된 배선층과 전기적으로 연결된 복수의 제1전기연결금속; 을 더 포함하는,
    반도체 패키지.
  10. 제 7 항에 있어서,
    상기 제1관통부는 상기 제1프레임을 관통하는 관통홀 형태이며,
    상기 제1반도체칩은 상기 제1접속패드가 배치된 면이 상기 제1연결구조체의 제1면을 향하도록 상기 제1관통부에 배치된,
    반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1프레임 및 상기 제1반도체칩 각각의 적어도 일부를 덮는 봉합재;
    상기 봉합재의 상기 제1프레임이 배치된 측의 반대측에 배치된 백사이드 배선층;
    상기 봉합재의 적어도 일부를 관통하며, 상기 배선층 및 상기 백사이드 배선층을 전기적으로 연결하는 백사이드 비아;
    상기 봉합재의 상기 제1프레임이 배치된 측의 반대측에 배치되며, 상기 백사이드 배선층의 적어도 일부를 덮으며, 상기 백사이드 배선층의 적어도 일부를 노출시키는 복수의 개구를 갖는 패시베이션층; 및
    상기 복수의 개구 상에 각각 배치되며, 상기 노출된 백사이드 배선층과 전기적으로 연결된 복수의 제1전기연결금속; 을 더 포함하는,
    반도체 패키지.
  12. 제 10 항에 있어서,
    상기 제1프레임은 상기 제1연결구조체의 제1면과 접하는 제1절연층, 상기 제1연결구조체의 제1면과 접하며 상기 제1절연층에 매립된 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제2배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치되며 상기 제2배선층의 적어도 일부를 덮는 제2절연층, 및 상기 제2절연층의 상기 제2배선층이 매립된 측의 반대측 상에 배치된 제3배선층을 포함하며,
    상기 제1절연층의 상기 제1연결구조체의 제1면과 접하는 면은 상기 제1배선층의 상기 제1연결구조체의 제1면과 접하는 면과 단차를 갖는,
    반도체 패키지.
  13. 제 10 항에 있어서,
    상기 제1프레임은 제1절연층, 상기 제1절연층의 양면에 각각 배치된 제1 및 제2배선층, 상기 제1절연층의 양면에 각각 배치되며 상기 제1 및 제2배선층 각각의 적어도 일부를 덮는 제2 및 제3절연층, 상기 제2절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제3배선층, 및 상기 제3절연층의 상기 제2배선층이 매립된 측의 반대측 상에 배치된 제4배선층을 포함하며,
    상기 제1절연층은 상기 제2 및 제3절연층 각각 보다 두꺼운,
    반도체 패키지.
  14. 제 7 항에 있어서,
    상기 제1프레임 내에 배치되며, 상기 배선층 중 적어도 일부와 전기적으로 연결된 하나 이상의 제2수동부품; 을 더 포함하는,
    반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제1연결구조체의 제1면 상에 상기 제1반도체칩과 나란히 배치되며, 제4접속패드가 배치된 면이 상기 제1연결구조체의 제1면을 향하는 제4반도체칩; 및
    상기 제1연결구조체의 제1면 상에 배치되며, 상기 제1 및 제4반도체칩이 각각 배치되는 제1 및 제2관통부를 갖는 제1프레임; 을 더 포함하며,
    상기 제1프레임은 상기 제1재배선층과 전기적으로 연결된 한층 이상의 배선층을 포함하는,
    반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1수동부품 중 적어도 하나는 평면 상에서 상기 제1프레임의 상기 제1 및 제2관통부 사이의 영역과 적어도 일부 중첩되도록 배치되며,
    상기 배선층은 상기 제1 및 제2관통부 사이의 영역에서 상기 제1수동부품과 전기적으로 연결된 파워 패턴 및 그라운드 패턴 중 적어도 하나를 포함하는,
    반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제2 및 제3반도체칩과 상기 제1수동부품은 각각 상기 제1연결구조체의 제2면 상에 표면 실장 형태로 배치된,
    반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제2 및 제3반도체칩과 상기 제1수동부품은 함께 패키징 되어 상기 제1연결구조체의 제2면 상에 패키지 온 패키지 형태로 배치된,
    반도체 패키지.
  19. 제 18 항에 있어서,
    상기 패키징된 구조는, 상기 제1연결구조체의 제2면 상에 상기 제1연결구조체와 이격되어 배치되며 한층 이상의 제2재배선층을 포함하는 제2연결구조체, 상기 제2연결구조체 상에 배치된 상기 제2 및 제3반도체칩, 상기 제2연결구조체 상에 배치되며 상기 제2 및 제3반도체칩이 각각 배치되는 제3 및 제4관통부를 갖는 제2프레임, 및 상기 제2프레임 내에 매립된 상기 제1수동부품을 포함하며,
    상기 제1 및 제2재배선층은 상기 제1 및 제2연결구조체 사이에 배치된 복수의 제2전기연결금속을 통하여 전기적으로 연결된,
    반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제2프레임은 서로 전기적으로 연결된 한층 이상의 배선층을 포함하며,
    상기 패키징된 구조 상에는 메모리 패키지가 배치되며,
    상기 메모리 패키지는 제3전기연결금속을 통하여 상기 제2프레임의 배선층과 전기적으로 연결되며,
    상기 제1 내지 제4반도체칩은 각각 어플리케이션 프로세서(AP)의 일부 기능 또는 전체 기능을 구성하는 칩인,
    반도체 패키지.
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