CN111564432B - 半导体封装件 - Google Patents

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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
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    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：第一连接结构，具有第一表面和第二表面并且包括一个或更多个第一重新分布层；第一半导体芯片，设置在第一表面上；第二半导体芯片，设置在第二表面上；第三半导体芯片，设置在第二表面上；以及至少一个第一无源组件，设置在第二半导体芯片和第三半导体芯片之间且位于第二表面上。当从上方观察时，第一连接结构可包括：第一区域，包括与第一无源组件重叠的区域；以及第二区域，包括分别与第二半导体芯片的至少一部分和第三半导体芯片的至少一部分重叠的区域。第一区域可设置在第二区域之间。第一重新分布层在第一区域中可包括电力图案和接地图案中的至少一者并且在第二区域中包括信号图案。

Description

半导体封装件
本申请要求于2019年2月14日提交到韩国知识产权局的第10-2019-0017069号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
近来，随着智能电子装置的发展，在这样的智能电子装置中使用的组件的规格已经提高。例如，应用处理器(AP)(智能电子装置的核心芯片)的规格正在快速发展。近来，已经应用层叠封装(PoP)技术来满足这样的高规格。层叠封装(PoP)可根据应用领域而被设计为各种结构。根据现有技术的AP封装件具有这样的结构：在封装AP芯片之后，信号和电力通过位于AP芯片的外部的扇出区域中的路径被传输到存储器封装件。在具体结构的情况下，已经根据制造商而采用不同的封装结构。
发明内容
本公开的一方面在于提供一种可封装有多个半导体芯片并具有优异的信号特性和电力特性的封装结构。
本公开的提议之一是在包括至少一个重新分布层的连接结构的相对侧处最优化地布置和封装半导体芯片和无源组件，并且根据其布置设计连接结构的重新分布层的信号图案、电力图案和/或接地图案的布局。
根据本公开的一方面，一种半导体封装件包括：第一连接结构，具有第一表面和与所述第一表面相对的第二表面并且包括一个或更多个第一重新分布层；第一半导体芯片，按照设置有所述第一半导体芯片的第一连接焊盘的表面面对所述第一连接结构的所述第一表面这样的方式设置在所述第一连接结构的所述第一表面上；第二半导体芯片，按照设置有所述第二半导体芯片的第二连接焊盘的表面面对所述第一连接结构的所述第二表面这样的方式设置在所述第一连接结构的所述第二表面上；第三半导体芯片，按照设置有所述第三半导体芯片的第三连接焊盘的表面面对所述第一连接结构的所述第二表面这样的方式设置在所述第一连接结构的所述第二表面上；以及至少一个第一无源组件，设置在所述第二半导体芯片和所述第三半导体芯片之间且位于所述第一连接结构的所述第二表面上。当从上方观察时，所述第一连接结构可包括：第一区域，包括在所述半导体封装件的厚度方向上与所述第一无源组件重叠的区域；以及第二区域，包括在所述半导体封装件的所述厚度方向上分别与所述第二半导体芯片的至少一部分和所述第三半导体芯片的至少一部分重叠的区域。所述第一区域可设置在所述第二区域之间。所述一个或更多个第一重新分布层可在所述第一区域中包括电力图案和接地图案中的至少一者并且在所述第二区域中包括信号图案。
根据本公开的另一方面，一种半导体封装件包括：连接结构，具有第一表面和与所述第一表面相对的第二表面并且包括重新分布层；第一框架，设置在所述连接结构的所述第一表面上，具有通过所述第一框架的第一区域彼此间隔开的第一贯穿部和第二贯穿部，并且包括连接到所述重新分布层的布线层；第一半导体芯片和第二半导体芯片，分别设置在所述第一贯穿部和所述第二贯穿部中且位于所述第一表面上，所述第一半导体芯片的连接焊盘和所述第二半导体芯片的连接焊盘面对所述第一表面；以及无源组件，设置在所述第一框架的所述第一区域上。所述连接结构设置在所述无源组件和所述第一区域之间，位于所述第一框架的所述第一区域中的所述布线层包括连接到电力和地的图案，并且位于所述第一框架的所述第一区域外部的所述布线层包括传输信号的图案。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：
图1是示意性示出电子装置系统的示例的框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并最终被安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在BGA基板中并最终被安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出半导体封装件的示例的截面图；
图10是沿着图9中的半导体封装件的线I-I′截取的示意性平面图；
图11是沿着图9中的半导体封装件的线II-II′截取的示意性平面图；
图12是示意性示出图9中的半导体封装件的变型示例的截面图；
图13是示意性示出图9中的半导体封装件的变型示例的截面图；
图14是示意性示出图9中的半导体封装件的变型示例的截面图；
图15是示意性示出图9中的半导体封装件的变型示例的截面图；
图16是示意性示出半导体封装件的另一示例的截面图；
图17是沿着图16中的半导体封装件的线III-III′截取的示意性平面图；
图18是沿着图16中的半导体封装件的线IV-IV′截取的示意性平面图；
图19是示意性示出图16中的半导体封装件的变型示例的截面图；
图20是示意性示出图16中的半导体封装件的变型示例的截面图；
图21是示意性示出图16中的半导体封装件的变型示例的截面图；
图22是示意性示出图16中的半导体封装件的变型示例的截面图；
图23是示意性示出半导体封装件的另一示例的截面图；
图24是沿着图23中的半导体封装件的线V-V′截取的示意性平面图；
图25是沿着图23中的半导体封装件的线VI-VI′截取的示意性平面图；
图26是示意性示出图23中的半导体封装件的变型示例的截面图；
图27是示意性示出图23中的半导体封装件的变型示例的截面图；
图28是示意性示出图23中的半导体封装件的变型示例的截面图；
图29是示意性示出图23中的半导体封装件的变型示例的截面图；
图30是示意性示出图23中的半导体封装件的变型示例的截面图；以及
图31是示意性示出图23中的半导体封装件的变型示例的截面图。
具体实施方式
在下文中，将参照附图对本公开的实施例进行如下描述。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括实现各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可被容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，例如半导体封装件1121，但不限于此。电子装置不必然地限于智能电话1100，而可以为如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而是半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸以及主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如氧化物层、氮化物层等)，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑的尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使通过重新分布工艺增大半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且扇入型半导体封装件2200可在其安装在BGA基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且扇出型半导体封装是与诸如BGA基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述一种可在其中封装多个半导体芯片以具有优异的信号特性和电力特性的封装结构。
图9是示出半导体封装件的示例的截面图。图10是沿着图9中的半导体封装件的线I-I′截取的示意性平面图，图11是沿着图9中的半导体封装件的线II-II′截取的示意性平面图。
参照图9至图11，半导体封装件100A包括：连接结构140，具有设置为彼此相对的顶表面和底表面；框架110，设置在连接结构140的底表面上并且具有贯穿部110H；第一半导体芯片120，设置在贯穿部110H中并位于连接结构140的底表面上；包封剂130，设置在连接结构140的底表面上，覆盖框架110和第一半导体芯片120中的每个的至少一部分并且填充贯穿部110H的至少一部分；第一钝化层150，设置在连接结构140的顶表面上；第二半导体芯片161和第三半导体芯片162，分别设置在第一钝化层150上；至少一个无源组件170，设置在第二半导体芯片161和第三半导体芯片162之间且位于第一钝化层150上；模制材料191，设置在第一钝化层150上，覆盖第二半导体芯片161和第三半导体芯片162以及无源组件170中的每个的至少一部分；第二钝化层180，设置在框架110的下侧处；以及多个电连接金属190，分别设置在第二钝化层180的多个开口中。
连接结构140包括一个或更多个重新分布层142。第一半导体芯片120按照其上设置有第一连接焊盘120P的表面面对连接结构140的底表面这样的方式设置在连接结构140的底表面上。第二半导体芯片161和第三半导体芯片162按照其上设置有第二连接焊盘161P和第三连接焊盘162P的表面各自面对连接结构140的顶表面这样的方式设置在连接结构140的顶表面上。当从上方观察时，连接结构140具有：第一区域R1，包括与无源组件170重叠的区域；以及第二区域R2，包括分别与第二半导体芯片161和第三半导体芯片162的至少部分重叠的区域。从上方观察指的是沿着半导体封装件100A的厚度方向或者层叠方向观察。半导体封装件100A的厚度方向或层叠方向可与半导体芯片(诸如，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162中的一者)的厚度方向平行。第一区域R1设置在第二区域R2之间。当从上方观察时，第一区域R1可与第二半导体芯片161和第三半导体芯片162中的每个的至少另一部分重叠。重新分布层142在第一区域R1中主要包括电力图案和/或接地图案，并且在第二区域R2中主要包括信号图案。例如，在第一区域R1中，由重新分布层142的用于传输电力的图案和重新分布层142的连接到地的图案占据的面积大于由重新分布层142的用于传输信号的图案占据的面积。在第二区域R2中的每个中，由重新分布层142的用于传输信号的图案占据的面积大于由重新分布层142的用于传输电力的图案和重新分布层142的连接到地的图案占据的面积。
近来，已经应用各种方法以改善应用处理器(AP)(智能电子装置的核心组件)的性能。一种方法是AP的功能性分区。例如，当芯片被功能性地划分以被设计为半导体芯片并且根据优异的工艺和特性封装半导体芯片时，与根据现有技术的单个AP相比，可实现改善的性能。然而，需要高科技的封装方法。因此，需要一种新型封装结构，在该新型封装结构中，可封装多个被划分的半导体芯片以具有优异的信号特性和电力特性。
考虑到前述内容，根据示例实施例的半导体封装件100A包括执行不同功能的第一半导体芯片120以及第二半导体芯片161和第三半导体芯片162。第一半导体芯片120以及第二半导体芯片161和第三半导体芯片162按照下面的方式分别设置在包括一个或更多个重新分布层142的连接结构140的相对侧上：第一连接焊盘120P与第二连接焊盘161P和第三连接焊盘162P设置为彼此相对，并且连接结构140介于第一连接焊盘120P与第二连接焊盘161P和第三连接焊盘162P之间。至少一个无源组件170设置在第二半导体芯片161和第三半导体芯片162之间且位于连接结构140的顶表面上。连接结构140的重新分布层142被设计为与第一半导体芯片120、第二半导体芯片161、第三半导体芯片162以及无源组件170的布置相对应。更具体地，电力图案和/或接地图案主要被设计为位于其中主要设置有无源组件170的第一区域R1中，信号图案主要被设计为位于其中主要设置有第二半导体芯片161和第三半导体芯片162的第二区域R2中。因此，可在其间提供优异的信号和电力路径，以改善封装件的信号特性和电力特性。
当从上方观察时，第二半导体芯片161和第三半导体芯片162中的每个的至少一部分设置为与第一半导体芯片120重叠。在这种情况下，第一连接焊盘120P的一部分通过重新分布层142的位于第二区域R2中的信号图案电连接到第二连接焊盘161P和第三连接焊盘162P中的每个的一部分。无源组件170以及第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P中的每个的另一部分电连接到重新分布层142的位于第一区域R1中的电力图案和/或接地图案。因此，第一半导体芯片120以及第二半导体芯片161和第三半导体芯片162可允许信号通过重新分布层142的位于连接结构140的第二区域R2中的信号图案以及相对应的连接过孔143而竖直地连接。另外，电力可通过最优的距离供应到无源组件170。结果，可使信号特性和电力特性最优化。
第一半导体芯片120、第二半导体芯片161和第三半导体芯片162中的每个可以为应用处理器(AP)的功能被划分的芯片。例如，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162中的每个可以为构成应用处理器(AP)的一些功能或全部功能的芯片。在半导体封装件100A中，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162可与无源组件170一起按照特定形式设置，并且连接结构140的重新分布层142和连接过孔143可根据该特定形式而设计。因此，可比根据现有技术的应用处理器被封装在单个单元中的情况更容易实现具有改善的信号特性和电力特性的半导体封装件100A。
框架110包括多个绝缘层111a、111b和111c、多个布线层112a、112b、112c和112d以及多个布线过孔层113a、113b和113c。框架110的贯穿部110H呈盲腔(具有设置有阻挡层112bM的底表面)的形式。第一半导体芯片120按照与设置有第一连接焊盘120P的表面相对的底表面经由粘合构件125等附着到阻挡层112bM的方式设置在盲腔型贯穿部110H上。因此，当设置第一半导体芯片120(产生热量更严重)时，热通过阻挡层112bM容易地辐射到半导体封装件100A的下侧。例如，当半导体封装件100A安装在印刷电路板(未示出)上时，热可容易地辐射到印刷电路板。在多个布线层112a、112b、112c和112d中，至少一个布线层112d可设置在低于阻挡层112bM的位置。由于布线层112d可用作背侧布线层，因此不需要附加的背侧工艺。
在下文中，将更详细地描述包括在根据示例实施例的半导体封装件100A中的组件。
框架110还可根据具体的材料改善半导体封装件100A的刚性并且可用于确保包封剂130的厚度均匀性等。由于框架110包括布线层112a、112b、112c和112d以及布线过孔层113a、113b和113c，因此框架110可用作电连接构件。由于框架110包括设置在低于第一半导体芯片120的底表面的位置的布线层112d，因此可在没有形成背侧布线层的附加工艺的情况下设置用于第一半导体芯片120的背侧布线层。框架110具有形成为阻挡件的盲腔型贯穿部110H，并且第一半导体芯片120具有经由粘合构件125(诸如本领域已知的芯片附着膜(DAF))附着到阻挡层112bM的底表面。阻挡层112bM可以为将由第一半导体芯片120产生的热容易地辐射到半导体封装件100A的下侧的金属板。贯穿部110H可通过喷砂工艺形成并且具有预定的倾斜角。在这种情况下，可更容易地设置第一半导体芯片120。虽然附图中没有示出，但是金属层(未示出)可设置在框架110的贯穿部110H的壁表面上。可通过金属层改善电磁屏蔽效果和散热效果。
框架110包括：第一绝缘层111a；第一布线层112a，设置在第一绝缘层111a的顶表面上；第二布线层112b，设置在第一绝缘层111a的底表面上；第二绝缘层111b，设置在第一绝缘层111a的顶表面上以覆盖第一布线层112a的至少一部分；第三布线层112c，设置在第二绝缘层111b的顶表面上；第三绝缘层111c，设置在第一绝缘层111a的底表面上以覆盖第二布线层112b的至少一部分；以及第四布线层112d，设置在第三绝缘层111c的底表面上。框架110还包括：第一布线过孔层113a，贯穿第一绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二布线过孔层113b，贯穿第二绝缘层112b并且使第一布线层112a和第三布线层112c彼此电连接；以及第三布线过孔层113c，贯穿第三绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可彼此电连接。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d中的每个还可根据具体的功能电连接到连接结构140的重新分布层142。
阻挡层112bM设置在第一绝缘层111a的底表面上，并且具有底表面和顶表面，阻挡层112bM的底表面被第三绝缘层111c覆盖。阻挡层112bM的顶表面的至少一部分通过贯穿部110H暴露。贯穿部110H贯穿第一绝缘层111a和第二绝缘层111b，并且没有贯穿第三绝缘层111c。然而，这仅是示例，阻挡层112bM可设置在第三绝缘层111c的下侧上以使贯穿部110H贯穿第一绝缘层111a、第二绝缘层111b和第三绝缘层111c。在阻挡层112bM中，与第一绝缘层111a接触的边缘区域的厚度可大于通过贯穿部110H从第一绝缘层111a暴露的区域的厚度。这是因为：阻挡层112bM的暴露的区域的一部分也可在喷砂工艺期间被去除。
阻挡层112bM可以为包括诸如钛(Ti)、铜(Cu)等的金属的金属板。然而，阻挡层112bM的材料不限于此，并且阻挡层112bM可包括在喷砂工艺中蚀刻率低于诸如铜(Cu)的金属的蚀刻率的材料。例如，阻挡层112bM可以为包括绝缘材料的绝缘膜。更具体地，阻挡层112bM可以为例如包括感光聚合物的干膜光刻胶(DFR)。
绝缘层111a、111b和111c可利用绝缘材料形成。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。当使用诸如半固化片的高刚性的材料时，框架110可用作用于控制半导体封装件100A的翘曲的支撑构件或芯构件。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c中的每个的厚度。这是因为：第一绝缘层111a可基本上具有相对更大的厚度以保持刚性，并且第二绝缘层111b和第三绝缘层111c可被引入以形成更多数量的布线层112c和112d。从相似的观点来看，贯穿第一绝缘层111a的第一布线过孔层113a的布线过孔的平均直径和高度可大于贯穿第二绝缘层111b的第二布线过孔层113b和贯穿第三绝缘层111c的第三布线过孔层113c中的每个的布线过孔的平均直径和高度。
布线层112a、112b、112c和112d可与布线过孔层113a、113b和113c一起提供上电连接路径和下电连接路径。形成布线层112a、112b、112c和112d中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层112a、112b、112c和112d可根据它们的设计执行各种功能。例如，可包括接地图案、电力图案、信号图案等。接地图案和信号图案可包括布线和焊盘。信号图案包括除了接地图案、电力图案等之外的各种信号图案(诸如数据信号图案等)。术语“图案”指的是包括布线和焊盘的概念。
布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142的厚度。框架110可通过板工艺按照面板级形成，使得布线层112a、112b、112c和112d中的每个还可形成为具有更大的尺寸。另外，连接结构140需要诸如精细的节距的精细的设计，使得重新分布层142可形成为具有相对较小的尺寸。
布线过孔层113a、113b和113c使设置在不同层上的布线层112a、112b、112c和112d电连接以在框架110中形成电路径。上述金属材料可用作形成布线过孔层113a、113b和113c的材料。布线过孔层113a、113b和113c中的每个的布线过孔可以是填充有金属材料的填充型过孔，或者是沿着通路孔的壁表面形成的共形型过孔。第一布线过孔层113a的布线过孔可具有圆柱形截面形状或者沙漏形截面形状，并且第二布线过孔层113b和第三布线过孔层113c中的每个的布线过孔可具有锥形截面形状。在这种情况下，第二布线过孔层113b和第三布线过孔层113c中的每个的布线过孔可具有在基于第一绝缘层111a的相反的方向上渐缩的截面形状。
第一半导体芯片120可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。第一半导体芯片120可以为，例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且第一半导体芯片120可以为应用处理器(AP)的一些功能被划分的芯片(例如，中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器和/或微控制器)，或者可以为其他功能(在此未提及)被划分的芯片。
第一半导体芯片120可以为基于有效晶圆形成的芯片。第一半导体芯片120的主体的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。第一连接焊盘120P可使第一半导体芯片120电连接到其他组件。形成第一连接焊盘120P的材料可以为诸如铜(Cu)、铝(Al)等的金属材料。钝化层(未示出)可形成在主体上并使第一连接焊盘120P暴露。钝化层可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在需要的位置处。第一半导体芯片120可以为裸片，但也可以为封装型芯片，其中，附加的重新分布层(未示出)进一步设置在设置有第一连接焊盘120P的表面(例如，有效表面)上。
第一半导体芯片120还可包括连接到第一连接焊盘120P的第一电连接凸块120B。第一电连接凸块120B可利用铜(Cu)等形成。半导体封装件100A可经受针对包封剂130的研磨工艺。结果，包封剂130的上表面、第三布线层112c(框架110的最上布线层)的与连接过孔143接触的表面可与第一电连接凸块120B的与连接过孔143接触的表面共面。术语“共面”指的是包括根据工艺误差的细小差异的概念。因此，使第一电连接凸块120B连接到重新分布层142的连接过孔143可具有与使第三布线层112c连接到重新分布层142的连接过孔143的高度相同的高度。术语“相同”也指的是包括根据工艺误差的细小差异的概念。如上所述，当形成有连接结构140的表面是平面表面时，绝缘层141可形成为是平面的。因此，可更精细地形成重新分布层142、连接过孔143等。根据需要，附加的电连接金属(未示出)可设置在第三布线层112c上以防止铜(Cu)毛刺等。由于电连接金属(未示出)被研磨，因此电连接金属(未示出)的与连接过孔143接触的表面可具有上述关系。
包封剂130可保护框架110、第一半导体芯片120等。包封形式没有限制。例如，包封剂130可覆盖设置有框架110和第一半导体芯片120的第一连接焊盘120P的表面，并且可填充贯穿部110H的至少一部分。包封剂130可填充贯穿部110H以根据具体的材料用作粘合剂并用于减小屈曲。
包封剂130的材料没有限制。例如，绝缘材料可用作包封剂130的材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。根据需要，感光包封剂(PIE)树脂可用作包封剂130的材料。
连接结构140可使第一半导体芯片120的第一连接焊盘120P、第二半导体芯片161的第二连接焊盘161P和第三半导体芯片162的第三连接焊盘162P重新分布。连接结构140可根据功能使第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P彼此电连接。连接结构140可根据功能使第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P电连接到无源组件170。连接结构140可根据功能使第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P电连接到框架110的布线层112a、112b、112c和112d。数十至数百个第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P可重新分布并且可根据功能通过电连接金属190物理连接和/或电连接到外部器件。连接结构140包括绝缘层141、设置在绝缘层141上的重新分布层142和贯穿绝缘层141的连接过孔143。绝缘层141、重新分布层142和连接过孔143可包括比附图中示出的层数多的层数。可选地，绝缘层141、重新分布层142和连接过孔143可包括比附图中示出的层数少的层数。
绝缘层141的材料可以是绝缘材料。在这种情况下，除了上述绝缘材料之外，感光介电(PID)材料也可用作绝缘材料。例如，绝缘层141可以为感光绝缘层。当绝缘层141具有感光性质时，可更容易地实现连接过孔143的精细的节距。即使当绝缘层141包括多个层时，多个层的材料可彼此完全相同，并且，根据需要，可彼此不同。当绝缘层141包括多个层时，多个层的彼此一体化，使得它们之间的边界可不是很明显，但不限于此。
重新分布层142可基本上用于使第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P重新分布，并且可提供上述电连接路径。形成重新分布层142的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层142可包括接地图案、电力图案、信号图案等。信号图案可包括除了接地图案、电力图案等之外的诸如数据信号图案等的各种信号图案。术语“图案”指的是包括布线和焊盘的概念。重新分布层142在第一区域R1中主要包括电力图案和/或接地图案并且在第二区域R2中主要包括信号图案。
连接过孔143可使设置在不同层上的重新分布层142、第一连接焊盘120P、第二连接焊盘161P、第三连接焊盘162P、第三布线层112c等电连接。结果，在连接结构140中形成电路径。形成连接过孔143的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。连接过孔143可以为填充有金属材料的填充型过孔，或者可以为沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔143可具有锥形截面形状。锥形方向可与第二布线过孔层113b的布线过孔的锥形方向相同。
第一钝化层150为用于保护连接结构140免受外部物理损坏和化学损坏等的附加组件。第一钝化层150可包括热固性树脂。例如，第一钝化层150可以为ABF，但第一钝化层150的材料不限于此。第一钝化层150可具有使最上重新分布层142的至少一部分暴露的多个开口。可以有数十至数万个开口。开口的数量可大于数十至数万或小于数十至数万。每个开口可包括多个孔。
第二半导体芯片161和第三半导体芯片162中的每个也可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。第二半导体芯片161和第三半导体芯片162中的每个可以为，例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理器单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且第二半导体芯片161和第三半导体芯片162中的每个可以为应用处理器(AP)的一些功能被划分的芯片(例如，中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器和/或微控制器)，或者可以为在此未提及的其他功能被划分的芯片。作为非限制性示例，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162可组合以构成单个完整的应用处理器(AP)。在这种情况下，第一半导体芯片120可以为主芯片，第二半导体芯片161和第三半导体芯片162可以为副芯片。然而，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162不限于此，并且第二半导体芯片161和第三半导体芯片162中的每个可以为诸如易失性存储器(DRAM)、非易失性存储器(ROM)、闪存等的存储器。
第二半导体芯片161和第三半导体芯片162中的每个也可以为基于有效晶圆形成的芯片。第二半导体芯片161和第三半导体芯片162中的每个的主体的基体材料也可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在第二半导体芯片161和第三半导体芯片162中的每个的主体上。第二连接焊盘161P和第三连接焊盘162P可使第二半导体芯片161和第三半导体芯片162电连接到其他组件。形成第二连接焊盘161P和第三连接焊盘162P的材料也可以为诸如铜(Cu)、铝(Al)等的金属材料。钝化层(未示出)可形成在第二半导体芯片161和第三半导体芯片162中的每个的主体上并使第二连接焊盘161P和第三连接焊盘162P暴露。钝化层可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在需要的位置处。虽然第二半导体芯片161和第三半导体芯片162中的每个可以为裸片，但也可以为封装型芯片，其中，附加的重新分布层(未示出)进一步设置在设置有第二连接焊盘161P和第三连接焊盘162P的表面(例如，有效表面)上。
第二半导体芯片161和第三半导体芯片162可按照表面安装形式使用表面安装技术(SMT)设置在连接结构140的顶表面上。第二半导体芯片161和第三半导体芯片162可分别包括设置在第二连接焊盘161P上的第二电连接凸块161B和设置在第三连接焊盘162P上的第三电连接凸块162B。第二电连接凸块161B和第三电连接凸块162B也可利用诸如铜(Cu)等的金属材料形成。第二半导体芯片161和第三半导体芯片162可分别通过锡(Sn)或包含Sn的合金(例如，诸如焊料的低熔点金属161s和162s)安装在连接结构140的顶表面上。低熔点金属161s和162s可暴露于第一钝化层150的多个开口以分别连接到重新分布层142。低熔点金属可连接到第二连接焊盘161P和第三连接焊盘162P或者连接到第二电连接凸块161B和第三电连接凸块162B。结果，可提供电连接路径。底部填充树脂161r和162r可分别设置在第二半导体芯片161和第三半导体芯片162的下侧处。底部填充树脂161r和162r可固定第二半导体芯片161和第三半导体芯片162。底部填充树脂161r和162r可覆盖第二连接焊盘161P和第三连接焊盘162P中的每个的至少一部分、第二电连接凸块161B和第三电连接凸块162B中的每个的至少一部分以及低熔点金属161s和162s中的每个的至少一部分。底部填充树脂161r和162r中的每个可以为例如环氧树脂等，但不限于此。
无源组件170可以为诸如多层陶瓷电容器(MLCC)或低电感陶瓷电容器(LICC)的芯片型电容器或者诸如功率电感器的芯片型电感器。然而，无源组件170不限于此，并且可以为本领域公知的其他类型的无源组件。例如，无源组件170可以为本领域公知的芯片型无源组件。术语“芯片型组件”指的是例如包括主体、形成在主体内部的内电极和形成在主体上的外电极的独立的芯片型组件。无源组件170可以为相同类型或不同类型。无源组件170的数量没有限制，并且可根据设计而大于或小于附图中示出的无源组件的数量。无源组件170还通过诸如焊料等的低熔点金属按照表面安装形式设置。
第二钝化层180为用于保护框架110免受外部物理损坏和化学损坏等的附加组件。第二钝化层180也可包括热固性树脂。例如，第二钝化层180可以为ABF，但第二钝化层180的材料不限于此。每个第二钝化层180可具有使框架110的第四布线层112d(最下布线层)的至少一部分暴露的多个开口。可以有数十至数万个开口。开口的数量可大于数十至数万或小于数十至数万。每个开口可包括多个孔。
电连接金属190也是用于使半导体封装件100A电连接和/或物理连接到外部器件的附加组件。例如，半导体封装件100A可通过电连接金属190安装在电子装置的主板上。电连接金属190设置在第二钝化层180的每个开口上。因此，电连接金属190可电连接到暴露的第四布线层112d。根据需要，凸块下金属(未示出)可形成在第二钝化层180的多个开口上。在这种情况下，电连接金属190可通过凸块下金属(未示出)电连接到暴露的第四布线层112d。每个电连接金属190可包括低熔点金属(例如，锡(Sn)或包含Sn的合金)。更详细地，电连接金属190可利用焊料等形成。然而，这仅是示例，并且电连接金属190的材料不限于此。
电连接金属190可以是焊盘、焊球、引脚等。电连接金属190可形成为多层结构或单层结构。当电连接金属190形成为多层结构时，电连接金属190包括铜柱和焊料。当电连接金属190形成为单层结构时，电连接金属190包括锡-银焊料或铜。然而，这仅是示例，并且电连接金属190的结构和材料不限于此。电连接金属190的数量、间距、布置形式等没有限制，而是本领域技术人员可根据设计进行充分修改。例如，可根据连接焊盘的数量设置数十至数万个电连接金属190。电连接金属190的数量可大于数十至数万或小于数十至数万。
电连接金属190中的至少一个可设置在扇出区域中。术语“扇出区域”指的是除了设置有第一半导体芯片120的区域之外的区域。例如，半导体封装件100A可以为扇出型半导体封装件。与扇入型封装件相比，扇出型封装件可具有改善的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可在价格竞争力方面更优秀。
模制材料191为用于保护第二半导体芯片161和第三半导体芯片162以及无源组件170的附加组件。模制材料191可覆盖第二半导体芯片161和第三半导体芯片162中的每个的至少一部分以及无源组件170的至少一部分。模制材料191可包括与包封剂130的材料不同的材料。例如，模制材料191可以为环氧树脂模塑料(EMC)。根据需要，可研磨模制材料191以用于第二半导体芯片161和第三半导体芯片162的散热。作为研磨的结果，第二半导体芯片161和第三半导体芯片162的顶表面可被暴露。
图12是示意性示出图9中的半导体封装件的变型示例的截面图。
参照图12，根据变型实施例的半导体封装件100B包括：第一无源组件170A，按照表面安装形式设置在连接结构140的顶表面上；以及第二无源组件170B，嵌在框架110中。第二无源组件170B根据功能电连接到第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d中的至少一些。结果，第二无源组件170B也可根据功能电连接到第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P。第二无源组件170B可以为诸如多层陶瓷电容器(MLCC)和低电感陶瓷电容器(LICC)的芯片型电容器或者诸如功率电感器的芯片型电感器。然而，第二无源组件170B不限于此，并且可以为本领域公知的其他类型的无源组件。第二无源组件170B可以为相同类型或不同类型。无源组件的数量没有限制，并且可根据设计大于或小于附图中示出的无源组件的数量。
其他组件的描述与根据示例实施例的半导体封装件100A的其他组件的详细描述基本上相同，并且在此将被省略。
图13是示意性示出图9中的半导体封装件的变型示例的截面图。
参照图13，根据另一变型实施例的半导体封装件100C还包括按照层叠封装(PoP)形式设置的存储器封装件197。半导体封装件100C还包括：贯穿布线193，贯穿模制材料191以用于电连接到存储器封装件197；以及第二电连接金属195，使贯穿布线193和存储器封装件197彼此连接。存储器封装件197可具有一个或更多个存储器芯片设置在布线板上并且使用引线键合等连接到布线板的结构，但存储器封装件197的结构不限于此。根据需要，可设置其他类型的封装件而不是存储器封装件197。贯穿布线193可以为金属柱，并且第二电连接金属195可以为诸如焊料的低熔点金属。如此，根据另一变型实施例的半导体封装件100C可以为包括应用处理器(AP)和存储器两者的封装件。
其他组件的描述与根据示例实施例的半导体封装件100A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据另一变型实施例的半导体封装件100B的特征可引入到根据另一变型实施例的半导体封装件100C。例如，半导体封装件100B和100C可彼此组合。
图14是示意性示出图9中的半导体封装件的变型示例的截面图。
参照图14，半导体封装件100D包括另一类型的框架110。更具体地，框架110具有通孔型贯穿部110H，并且第一半导体芯片120按照设置有第一连接焊盘120P的表面面对连接结构140的底表面这样的方式设置在贯穿部110H上。在这种情况下，第一连接焊盘120P可在没有附加凸块的情况下连接到连接结构140的连接过孔143。在本实施例中，框架110包括：第一绝缘层111a，与连接结构140的底表面接触；第一布线层112a，嵌在第一绝缘层111a中同时与连接结构140的底表面接触；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一侧相对的一侧上，覆盖第二布线层112b的至少一部分；第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第二布线层112b的一侧相对的一侧上；第一连接过孔层113a，贯穿第一绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；以及第二连接过孔层113b，贯穿第二绝缘层111b并且使第二布线层112b和第三布线层112c彼此电连接。
第一布线层112a可凹入第一绝缘层111a中。例如，第一绝缘层111a的与连接结构140的底表面接触的表面可相对于第一布线层112a的与连接结构140的底表面接触的表面具有台阶。在这种情况下，当使用包封剂130包封第一半导体芯片120和框架110时，可抑制包封剂材料的渗出以防止第一布线层112a被包封剂材料污染。第一布线层112a、第二布线层112b和第三布线层112c中的每个的厚度可大于每个重新分布层142的厚度。
当形成用于第一布线过孔层113a的孔时，第一布线层112a的一些焊盘可用作阻挡件。因此，第一布线过孔层113a的布线过孔具有上侧的宽度小于下侧的宽度的锥形形状在工艺中是有利的。在这种情况下，第一布线过孔层113a的布线过孔可与第二布线层112b的焊盘图案一体化。类似地，当形成用于第二布线过孔层113b的孔时，第二布线层112b的一些焊盘可用作阻挡件。因此，第二布线过孔层113b的布线过孔具有上侧的宽度小于下侧的宽度的锥形形状在工艺中是有利的。在这种情况下，第二布线过孔层113b的布线过孔可与第三布线层112c的焊盘图案一体化。
根据需要，可将背侧布线层132和背侧过孔133引入到包封剂130的下侧。背侧过孔133可贯穿包封剂130的至少一部分以使第三布线层112c和背侧布线层132彼此电连接。第二钝化层180可具有多个开口，多个开口中的每个使背侧布线层132的至少一部分暴露。多个电连接金属190可电连接到暴露的背侧布线层132。
背侧布线层132也可用于使第一连接焊盘120P、第二连接焊盘161P和第三连接焊盘162P重新分布。形成背侧布线层132的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。背侧布线层132还可根据相应层的设计执行各种功能。例如，背侧布线层132可包括接地图案、电力图案、信号图案等。接地图案和信号图案可包括布线和焊盘。信号图案包括除了接地图案、电力图案等之外的各种信号图案(例如，数据信号图案等)。术语“图案”指的是包括布线和焊盘的概念。
背侧过孔133可使第三布线层112c和背侧布线层132彼此电连接。形成背侧过孔133的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。背侧过孔133可以为填充有金属的填充型过孔，或者沿着通路孔的壁表面形成的共形型过孔。背侧过孔133可具有锥形的截面形状。背侧过孔133的锥形方向可与第一布线过孔113a和第二布线过孔113b中的每个的布线过孔的锥形方向相同。
其他组件的描述与根据示例实施例的半导体封装件100A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据变型实施例的半导体封装件100B和100C的特征可引入到根据另一变型实施例的半导体封装件100D。例如，半导体封装件100B、100C和100D可按照各种组合而彼此组合。
图15是示意性示出图9中的半导体封装件的变型示例的截面图。
参照图15，半导体封装件100E包括另一类型的框架110。更具体地，框架110具有通孔型贯穿部110H，并且第一半导体芯片120按照设置有第一连接焊盘120P的表面面对连接结构140的底表面这样的方式设置在贯穿部110H上。在这种情况下，第一连接焊盘120P可在没有附加凸块的情况下连接到连接结构140的连接过孔143。在本实施例中，框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的两个表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的两个表面上，分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的嵌有第一布线层112a的一侧相对的一侧上；第四布线层112d，设置在第三绝缘层111c的与第三绝缘层111c的嵌有第二布线层112b的一侧相对的一侧上；第一布线过孔层113a，贯穿第一绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二布线过孔层113b，贯穿第二绝缘层111b并且使第一布线层112a和第三布线层112c彼此电连接；以及第三布线过孔层113c，贯穿第三绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。由于框架110包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c中的每个的厚度。第一绝缘层111a可具有相对更大的厚度以保持刚性，并且第二绝缘层111b和第三绝缘层111c可被引入以形成更多数量的布线层112c和112d。从相似的观点来看，贯穿第一绝缘层111a的第一布线过孔层113a的布线过孔的高度和平均直径可大于分别贯穿第二绝缘层111b和第三绝缘层111c的第二布线过孔层113b和第三布线过孔层113c中的每个的布线过孔的高度和平均直径。第一布线过孔层113a的布线过孔可具有沙漏形状或者圆柱形形状，而第二布线过孔层113b和第三布线过孔层113c的布线过孔可具有在相反的方向上渐缩的形状。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d中的每个的厚度可大于重新分布层142的厚度。
相似地，根据需要，可将背侧布线层132和背侧过孔133引入到包封剂130的下侧上。背侧过孔133可贯穿包封剂130的至少一部分以使第四布线层112d和背侧布线层132彼此电连接。第二钝化层180可具有多个开口，多个开口中的每个使背侧布线层132的至少一部分暴露。多个电连接金属190可电连接到暴露的背侧布线层132。
根据需要，可在框架110的贯穿部110H的壁表面上设置金属层115，并且金属层115可设置为完全地覆盖壁表面。金属层115可包括诸如铜(Cu)的金属材料。可通过金属层115改善第一半导体芯片120的电磁屏蔽效果和散热效果。
其他组件的描述与根据示例实施例的半导体封装件100A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据另一变型实施例的半导体封装件100B和100C的特征可引入到根据另一变型实施例的半导体封装件100E。例如，半导体封装件100B、100C和100E可按照各种组合而彼此组合。
图16是示意性示出半导体封装件的另一示例的截面图。图17是沿着图16中的半导体封装件的线III-III′截取的示意性平面图，图18是沿着图16中的半导体封装件的线IV-IV′截取的示意性平面图。
参照图16至图18，根据另一实施例的半导体封装件200A包括：连接结构240，具有设置为彼此相对的顶表面和底表面；框架210，设置在连接结构的底表面上并且具有第一贯穿部210H1和第二贯穿部210H2；第一半导体芯片220a，设置在第一贯穿部210H1处并位于连接结构240的底表面上；第二半导体芯片220b，设置在第二贯穿部210H2处并位于连接结构240的底表面上；包封剂230，设置在连接结构240的底表面上，覆盖框架210的至少一部分以及第一半导体芯片220a和第二半导体芯片220b中的每个的至少一部分并且填充第一贯穿部210H1和第二贯穿部210H2中的每个的至少一部分；第一钝化层250，设置在连接结构240的顶表面上；第三半导体芯片261和第四半导体芯片262，分别设置在第一钝化层250上；一个或更多个无源组件270，设置在第三半导体芯片261和第四半导体芯片262之间并位于第一钝化层250上；模制材料291，设置在第一钝化层250上，覆盖第三半导体芯片261和第四半导体芯片262中的每个的至少一部分以及无源组件270的至少一部分；第二钝化层280，设置在框架210的下侧上；以及多个电连接金属290，分别设置在第二钝化层280的多个开口上。
连接结构240包括一个或更多个重新分布层242。第一半导体芯片220a和第二半导体芯片220b按照其上设置有第一连接焊盘220aP和第二连接焊盘220bP的表面各自面对连接结构240的底表面这样的方式并排地设置在连接结构240的底表面上。第三半导体芯片261和第四半导体芯片262按照其上设置有第三连接焊盘261P和第四连接焊盘262P的表面面对连接结构240的顶表面这样的方式并排地设置在连接结构240的顶表面上。当从上方观察时，连接结构240具有：第一区域R1，包括与无源组件270重叠的区域；以及第二区域R2，包括分别与第三半导体芯片261和第四半导体芯片262的至少部分重叠的区域。从上方观察指的是沿着半导体封装件200A的厚度方向或者层叠方向观察。半导体封装件200A的厚度方向或层叠方向可与半导体芯片(诸如，第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262中的一者)的厚度方向平行。第一区域R1设置在第二区域R2之间。当从上方观察时，第一区域R1可与第三半导体芯片261和第四半导体芯片262中的每个的至少另一部分重叠。重新分布层242在第一区域R1中主要包括电力图案和/或接地图案，并且在第二区域R2中主要包括信号图案。例如，在第一区域R1中，由重新分布层242的用于传输电力的图案和重新分布层242的连接到地的图案占据的面积大于由重新分布层242的用于传输信号的图案占据的面积。在第二区域R2中的每个中，由重新分布层242的用于传输信号的图案占据的面积大于由重新分布层242的用于传输电力的图案和重新分布层242的连接到地的图案占据的面积。
当从上方观察时，无源组件270中的至少一个设置为与框架210的第一贯穿部210H1和第二贯穿部210H2之间的区域R3(第三区域)重叠。框架210的多个布线层212a、212b、212c和212d在位于第一贯穿部210H1和第二贯穿部210H2之间的区域R3中包括电连接到无源组件270的电力图案和/或接地图案。重新分布层242的位于第一区域R1中的电力图案和/或接地图案电连接到多个布线层212a、212b、212c和212d的位于第一贯穿部210H1和第二贯穿部210H2之间的区域R3中的电力图案和/或接地图案。
半导体封装件200A按照这样的方式设置：能够执行不同功能的第一半导体芯片220a和第二半导体芯片220b以及第三半导体芯片261和第四半导体芯片262在包括至少一个重新分布层242的连接结构240的两侧处彼此相对地设置，并且连接结构240介于第一半导体芯片220a和第二半导体芯片220b与第三半导体芯片261和第四半导体芯片262之间。一个或更多个无源组件270设置在位于连接结构240的顶表面上的第三半导体芯片261和第四半导体芯片262之间。连接结构240的重新分布层242被设计为与第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262以及无源组件270的布置相对应。对框架210的多个布线层212a、212b、212c和212d进行设计。更具体地，电力图案和/或接地图案主要被设计在其中主要设置有无源组件270的第一区域R1以及位于第一贯穿部210H1和第二贯穿部210H2之间的第三区域R3中。信号图案主要被设计在第三区域R3外部的用于各个布线层或过孔层的区域中。例如，在第三区域R3中，由布线层212a、212b、212c和212d中的一者或者过孔层213a、213b和213c中的一者的用于传输电力或者连接到地的图案占据的面积大于由布线层212a、212b、212c和212d中的一者或者过孔层213a、213b和213c中的一者的用于传输信号的图案占据的面积。在第三区域R3外部的区域中，由布线层212a、212b、212c和212d中的一者或者过孔层213a、213b和213c中的一者的用于传输信号的图案占据的面积大于由布线层212a、212b、212c和212d中的一者或者过孔层213a、213b和213c中的一者的用于传输电力或连接到地的图案占据的面积。信号图案主要被设计在主要设置有第三半导体芯片261和第四半导体芯片262的第二区域R2中。因此，可提供优异的信号路径和电力路径以改善封装件的信号特性和电力特性。
当从上方观察时，第三半导体芯片261的至少部分与第一半导体芯片220a重叠，第四半导体芯片262的至少部分与第二半导体芯片220b重叠。在这种情况下，第一连接焊盘220aP的一部分和第二连接焊盘220bP的一部分通过第二区域R2中的重新分布层242的信号图案分别电连接到第三连接焊盘261P的一部分和第四连接焊盘262P的一部分。无源组件270以及第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P中的每个的其他部分电连接到重新分布层242的位于第一区域R1中的电力图案和/或接地图案。重新分布层242的位于第一区域R1中的电力图案和/或接地图案电连接到多个布线层212a、212b、212c和212d的位于第三区域R3(在第一贯穿部210H1和第二贯穿部210H2之间)中的电力图案和/或接地图案。如上所述，第一半导体芯片220a和第二半导体芯片220b以及第三半导体芯片261和第四半导体芯片262通过连接结构240的位于第二区域R2中的重新分布层242的信号图案和相应的连接过孔243使得在竖直方向上实现信号之间的连接。另外，电力可按照最优的距离从无源组件270供应。因此，可使信号特性和电力特性最优化。
第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262中的每个可以为应用处理器(AP)的功能被划分的芯片。例如，第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262中的每个可以为构成应用处理器(AP)的一些功能或全部功能的芯片。在半导体封装件200A中，第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262可与无源组件270一起按照特定形式设置，并且连接结构240的重新分布层242和连接过孔243以及框架210的多个布线层212a、212b、212c和212d可根据该特定形式而设计。因此，可比根据现有技术的应用处理器被封装在单个单元中的情况更容易实现具有改善的信号特性和电力特性的半导体封装件200A。
框架210包括多个绝缘层211a、211b和211c、多个布线层212a、212b、212c和212d以及多个布线过孔层213a、213b和213c。框架210的第一贯穿部210H1和第二贯穿部210H2中的每个呈盲腔(具有其上设置有阻挡层212bM的底表面)的形式。第一半导体芯片220a和第二半导体芯片220b按照这样的方式分别设置在第一贯穿部210H1和第二贯穿部210H2中：将设置为与其上设置有第一连接焊盘220aP和第二连接焊盘220bP的表面相对的表面经由粘合构件225等分别附着到阻挡层212bM。因此，当设置第一半导体芯片220a和第二半导体芯片220b(产生热更严重)时，热通过阻挡层212bM容易地辐射到半导体封装件200A的下侧。例如，当半导体封装件200A安装在印刷电路板(未示出)上时，热可容易地辐射到印刷电路板。在多个布线层212a、212b、212c和212d中，至少一个布线层212d可设置在低于阻挡层212bM的位置。由于布线层212d可用作背侧布线层，因此不需要附加的背侧工艺。
在下文中，将更详细地描述包括在根据示例实施例的半导体封装件200A中的组件。
框架210还可根据具体的材料改善半导体封装件200A的刚性并且可用于确保包封剂230的厚度均匀性等。由于框架210包括布线层212a、212b、212c和212d以及布线过孔层213a、213b和213c，因此框架210可用作电连接构件。由于框架210包括设置在比第一半导体芯片220a和第二半导体芯片220b的底表面低的位置的布线层212d，因此可在没有形成背侧布线层的附加工艺的情况下设置用于第一半导体芯片220a和第二半导体芯片220b的背侧布线层。框架210具有形成为阻挡件的盲腔型第一贯穿部210H1和盲腔型第二贯穿部210H2，并且第一半导体芯片220a和第二半导体芯片220b中的每个具有经由粘合构件225(诸如本领域已知的芯片附着膜(DAF))附着到阻挡层212bM的底表面。阻挡层212bM可以为将由第一半导体芯片220a和第二半导体芯片220b产生的热容易地辐射到半导体封装件200A的下侧的金属板。第一贯穿部210H1和第二贯穿部210H2可通过喷砂工艺形成并且分别具有预定的倾斜角。在这种情况下，可更容易地设置第一半导体芯片220a和第二半导体芯片220b。虽然附图中没有示出，但是金属层(未示出)可设置在框架210的第一贯穿部210H1和第二贯穿部210H2的壁表面上。可通过金属层改善电磁屏蔽效果和散热效果。
框架210包括：第一绝缘层211a；第一布线层212a，设置在第一绝缘层211a的顶表面上；第二布线层212b，设置在第一绝缘层211a的底表面上；第二绝缘层211b，设置在第一绝缘层211a的顶表面上以覆盖第一布线层212a的至少一部分；第三布线层212c，设置在第二绝缘层211b的顶表面上；第三绝缘层211c，设置在第一绝缘层211a的底表面上以覆盖第二布线层212b的至少一部分；以及第四布线层212d，设置在第三绝缘层211c的底表面上。框架210还包括：第一布线过孔层213a，贯穿第一绝缘层211a并且使第一布线层212a和第二布线层212b彼此电连接；第二布线过孔层213b，贯穿第二绝缘层212b并且使第一布线层212a和第三布线层212c彼此电连接；以及第三布线过孔层213c，贯穿第三绝缘层211c并且使第二布线层212b和第四布线层212d彼此电连接。第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d可彼此电连接。第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d中的每个还可根据功能电连接到连接结构240的重新分布层242。
阻挡层212bM设置在第一绝缘层211a的底表面上，并且具有底表面和顶表面，底表面被第三绝缘层211c覆盖。阻挡层212bM的顶表面的至少一部分通过第一贯穿部210H1和第二贯穿部210H2暴露。第一贯穿部210H1和第二贯穿部210H2贯穿第一绝缘层211a和第二绝缘层211b，并且没有贯穿第三绝缘层211c。然而，这仅是示例，阻挡层212bM可设置在第三绝缘层211c的下侧上以使第一贯穿部210H1和第二贯穿部210H2贯穿第一绝缘层211a、第二绝缘层211b和第三绝缘层211c。在阻挡层212bM中，与第一绝缘层211a接触的边缘区域的厚度可大于通过第一贯穿部210H1和第二贯穿部210H2从第一绝缘层211a暴露的区域的厚度。这是因为：阻挡层212bM的暴露的区域的一部分也可在喷砂工艺期间被去除。
阻挡层212bM可以为包括诸如钛(Ti)、铜(Cu)等的金属的金属板。然而，阻挡层212bM的材料不限于此，并且阻挡层212bM可包括在喷砂工艺中蚀刻率低于诸如铜(Cu)的金属的蚀刻率的材料。例如，阻挡层212bM可以为包括绝缘材料的绝缘膜。更具体地，阻挡层212bM可以为例如包括感光聚合物的干膜光刻胶(DFR)。
绝缘层211a、211b和211c可利用绝缘材料形成。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。当使用诸如包括玻璃纤维等的半固化片的高刚性材料时，框架210可用作用于控制半导体封装件200A的翘曲的支撑构件或芯构件。
第一绝缘层211a的厚度可大于第二绝缘层211b和第三绝缘层211c中的每个的厚度。这是因为：第一绝缘层211a可基本上具有相对更大的厚度以保持刚性，并且第二绝缘层211b和第三绝缘层211c可被引入以形成更多数量的布线层212c和212d。从相似的观点来看，贯穿第一绝缘层211a的第一布线过孔层213a的布线过孔的平均直径和高度可大于贯穿第二绝缘层211b的第二布线过孔层213b和贯穿第三绝缘层211c的第三布线过孔层213c中的每个的布线过孔的平均直径和高度。
布线层212a、212b、212c和212d可与布线过孔层213a、213b和213c一起提供上下电连接路径。形成布线层212a、212b、212c和212d中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层212a、212b、212c和212d可根据它们的设计执行各种功能。例如，可包括接地图案、电力图案、信号图案等。接地图案和信号图案可包括布线和焊盘。信号图案包括除了接地图案、电力图案等之外的各种信号图案(诸如数据信号图案等)。术语“图案”指的是包括布线和焊盘的概念。
布线层212a、212b、212c和212d中的每个的厚度可大于连接结构240的重新分布层242的厚度。框架210可通过板工艺按照面板级形成，使得布线层212a、212b、212c和212d中的每个还可形成为具有更大的尺寸。另外，连接结构240需要诸如精细的节距的精细的设计，使得重新分布层242可形成为具有相对较小的尺寸。
布线过孔层213a、213b和213c使设置在不同层上的布线层212a、212b、212c和212d电连接以在框架210中形成电路径。上述金属材料也可用作形成布线过孔层213a、213b和213c的材料。布线过孔层213a、213b和213c中的每个的布线过孔可以是填充有金属材料的填充型过孔，或者是沿着通路孔的壁表面形成的共形型过孔。第一布线过孔层213a的布线过孔可具有圆柱形截面形状或者沙漏形截面形状，并且第二布线过孔层213b和第三布线过孔层213c中的每个的布线过孔可具有锥形截面形状。在这种情况下，第二布线过孔层213b和第三布线过孔层213c中的每个的布线过孔可具有在基于第一绝缘层211a的相反的方向上渐缩的截面形状。
第一半导体芯片220a和第二半导体芯片220b中的每个可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。第一半导体芯片220a和第二半导体芯片220b中的每个可以为，例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且第一半导体芯片220a和第二半导体芯片220b中的每个可以为应用处理器(AP)的一些功能被划分的芯片(例如，中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器和/或微控制器)，或者可以为其他功能(在此未提及)被划分的芯片。
第一半导体芯片220a和第二半导体芯片220b中的每个可以为基于有效晶圆形成的芯片。第一半导体芯片220a和第二半导体芯片220b中的每个的主体的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。第一连接焊盘220aP和第二连接焊盘220bP可使第一半导体芯片220a和第二半导体芯片220b电连接到其他组件。形成第一连接焊盘220aP和第二连接焊盘220bP的材料可以为诸如铜(Cu)、铝(Al)等的金属材料。钝化层(未示出)可形成在主体上并分别使第一连接焊盘220aP和第二连接焊盘220bP暴露。钝化层可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在需要的位置处。第一半导体芯片220a和第二半导体芯片220b中的每个可以为裸片，但也可以为在设置有第一连接焊盘220aP和第二连接焊盘220bP的表面(例如，有效表面)上进一步设置有附加的重新分布层(未示出)的封装的芯片。
第一半导体芯片220a和第二半导体芯片220b还可分别包括连接到第一连接焊盘220aP的第一电连接凸块220aB和连接到第二连接焊盘220bP的第二电连接凸块220bB。第一电连接凸块220aB和第二电连接凸块220bB中的每个可利用铜(Cu)等形成。半导体封装件200A可经受针对包封剂230的研磨工艺。结果，包封剂230的上表面、第三布线层212c(框架210的最上布线层)的与连接过孔243接触的表面可与第一电连接凸块220aB和第二电连接凸块220bB的与连接过孔243接触的表面共面。术语“共面”指的是包括根据工艺误差的细小差异的概念。因此，使第一电连接凸块220aB和第二电连接凸块220bB连接到重新分布层242的连接过孔243可具有与使第三布线层212c连接到重新分布层242的连接过孔243的高度相同的高度。术语“相同”也指的是包括根据工艺误差的细小差异的概念。如上所述，当其上形成有连接结构240的表面是平面表面时，绝缘层241可形成为是平面的。因此，可更精细地形成重新分布层242、连接过孔243等。附加的电连接金属(未示出)可设置在第三布线层212c上以防止铜(Cu)毛刺等。由于电连接金属(未示出)被研磨，因此电连接金属(未示出)的与连接过孔243接触的表面可具有上述关系。
包封剂230可保护框架210、第一半导体芯片220a和第二半导体芯片220b等。包封形式没有限制。例如，包封剂230可覆盖设置有框架210以及第一半导体芯片220a的第一连接焊盘220aP和第二半导体芯片220b的第二连接焊盘220bP的表面，并且可填充第一贯穿部210H1和第二贯穿部210H2中的每个的至少一部分。包封剂230可填充贯穿部210H1和210H2以根据具体的材料用作粘合剂并用于减小屈曲。
包封剂230的材料没有限制。例如，绝缘材料可用作包封剂230的材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。根据需要，感光包封剂(PIE)树脂可用作包封剂230的材料。
连接结构240可使第一半导体芯片220a的第一连接焊盘220aP、第二半导体芯片220b的第二连接焊盘220bP、第三半导体芯片261的第三连接焊盘261P和第四半导体芯片262的第四连接焊盘262P重新分布。连接结构240可根据功能使第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P彼此电连接。连接结构240可根据功能使第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P电连接到无源组件270。连接结构240可根据功能使第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P电连接到框架210的布线层212a、212b、212c和212d。数十至数百个第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P可重新分布并且可根据功能通过电连接金属290物理连接和/或电连接到外部器件。连接结构240包括绝缘层241、设置在绝缘层241上的重新分布层242和贯穿绝缘层241的连接过孔243。绝缘层241、重新分布层242和连接过孔243可包括比附图中示出的层数多的层数。可选地，绝缘层241、重新分布层242和连接过孔243可包括比附图中示出的层数少的层数。
绝缘层241的材料可以是绝缘材料。在这种情况下，除了上述绝缘材料之外，感光介电(PID)材料也可用作绝缘材料。例如，绝缘层241可以为感光绝缘层。当绝缘层241具有感光性质时，可更容易地实现连接过孔243的精细的节距。即使当绝缘层241包括多个层时，多个层的材料可彼此完全相同，并且，根据需要，可彼此不同。当绝缘层241包括多个层时，多个层彼此一体化，使得它们之间的边界可不是很明显，但不限于此。
重新分布层242可基本上用于使第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P重新分布，并且可提供上述电连接路径。形成重新分布层242的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层242可根据相应层的设计执行各种功能。例如，重新分布层242可包括接地图案、电力图案、信号图案等。信号图案可包括除了接地图案、电力图案等之外的诸如数据信号图案等的各种信号图案。术语“图案”指的是包括布线和焊盘的概念。重新分布层242在第一区域R1中主要包括电力图案和/或接地图案并且在第二区域R2中主要包括信号图案。
连接过孔243可使设置在不同层上的重新分布层242、第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P、第四连接焊盘262P、第三布线层212c等电连接。结果，在连接结构240中形成电路径。形成连接过孔243的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。连接过孔243可以为填充有金属材料的填充型过孔，或者可以为沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔243可具有锥形截面形状。锥形方向可与第二布线过孔层213b的布线过孔的锥形方向相同。
第一钝化层250为用于保护连接结构240免受外部物理损坏和化学损坏等的附加组件。第一钝化层250可包括热固性树脂。例如，第一钝化层250可以为ABF，但第一钝化层250的材料不限于此。每个第一钝化层250可具有使最上重新分布层242的至少一部分暴露的多个开口。可以有数十至数万个开口。开口的数量可大于数十至数万或小于数十至数万。每个开口可包括多个孔。
第三半导体芯片261和第四半导体芯片262中的每个还可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。第三半导体芯片261和第四半导体芯片262中的每个也可以为，例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理器单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且第三半导体芯片261和第四半导体芯片262中的每个可以为应用处理器(AP)的一些功能被划分的芯片(例如，中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器和/或微控制器)，或者可以为在此未提及的其他功能被划分的芯片。作为非限制性示例，第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262可组合以构成单个完整的应用处理器(AP)。在这种情况下，第一半导体芯片220a和第二半导体芯片220b可以为主芯片，第三半导体芯片261和第四半导体芯片262可以为副芯片。然而，第一半导体芯片220a、第二半导体芯片220b、第三半导体芯片261和第四半导体芯片262不限于此，并且第三半导体芯片261和第四半导体芯片262中的每个可以为诸如易失性存储器(DRAM)、非易失性存储器(ROM)、闪存等的存储器。
第三半导体芯片261和第四半导体芯片262中的每个也可以为基于有效晶圆形成的芯片。第三半导体芯片261和第四半导体芯片262中的每个的主体的基体材料也可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在第三半导体芯片261和第四半导体芯片262中的每个的主体上。第三连接焊盘261P和第四连接焊盘262P可使第三半导体芯片261和第四半导体芯片262电连接到其他组件。形成第三连接焊盘261P和第四连接焊盘262P的材料也可以为诸如铜(Cu)、铝(Al)等的金属材料。钝化层(未示出)可形成在第三半导体芯片261和第四半导体芯片262中的每个的主体上并使第三连接焊盘261P和第四连接焊盘262P暴露。钝化层可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在需要的位置处。第三半导体芯片261和第四半导体芯片262中的每个可以为裸片，但也可以为在设置有第三连接焊盘261P和第四连接焊盘262P的表面(例如，有效表面)上进一步设置有附加的重新分布层(未示出)的封装的芯片。
第三半导体芯片261和第四半导体芯片262可按照表面安装形式使用表面安装技术(SMT)设置在连接结构240的顶表面上。第三半导体芯片261和第四半导体芯片262可分别包括设置在第三连接焊盘261P上的第三电连接凸块261B和设置在第四连接焊盘262P上的第四电连接凸块262B。第三电连接凸块261B和第四电连接凸块262B也可利用诸如铜(Cu)等的金属材料形成。第三半导体芯片261和第四半导体芯片262可分别通过锡(Sn)或包含Sn的合金(例如，诸如焊料的低熔点金属261s和262s)安装在连接结构240的顶表面上。低熔点金属261s和262s可暴露于第一钝化层250的多个开口以分别连接到重新分布层242。低熔点金属可连接到第三连接焊盘261P和第四连接焊盘262P或者连接到第三电连接凸块261B和第四电连接凸块262B。结果，可提供电连接路径。底部填充树脂261r和262r可分别设置在第三半导体芯片261和第四半导体芯片262的下侧处。底部填充树脂261r和262r可固定第三半导体芯片261和第四半导体芯片262。底部填充树脂261r和262r可覆盖第三连接焊盘261P和第四连接焊盘262P中的每个的至少一部分、第三电连接凸块261B和第四电连接凸块262B中的每个的至少一部分以及低熔点金属261s和262s中的每个的至少一部分。底部填充树脂261r和262r中的每个可以为例如环氧树脂等，但不限于此。
无源组件270可以为诸如多层陶瓷电容器(MLCC)或低电感陶瓷电容器(LICC)的芯片型电容器或者诸如功率电感器的芯片型电感器。然而，无源组件270不限于此，并且可以为本领域公知的其他类型的无源组件。例如，无源组件270可以为本领域公知的芯片型无源组件。术语“芯片型组件”指的是例如包括主体、形成在主体内部的内电极和形成在主体上的外电极的独立的芯片型组件。无源组件270可以为相同类型或不同类型。无源组件270的数量没有限制，并且可根据设计而大于或小于附图中示出的无源组件的数量。无源组件270还通过诸如焊料等的低熔点金属按照表面安装形式设置。
第二钝化层280为用于保护框架210免受外部物理损坏和化学损坏等的附加组件。第二钝化层280还可包括热固性树脂。例如，第二钝化层280可以为ABF，但第二钝化层280的材料不限于此。每个第二钝化层280可具有使框架210的第四布线层212d(最下布线层)的至少一部分暴露的多个开口。可以有数十至数万个开口。开口的数量可大于数十至数万或小于数十至数万。每个开口可包括多个孔。
电连接金属290也是用于使半导体封装件200A电连接和/或物理连接到外部器件的附加组件。例如，半导体封装件200A可通过电连接金属290安装在电子装置的主板上。电连接金属290设置在第二钝化层280的每个开口上。因此，电连接金属290可电连接到暴露的第四布线层212d。根据需要，凸块下金属(未示出)可形成在第二钝化层280的多个开口上。在这种情况下，电连接金属290可通过凸块下金属(未示出)电连接到暴露的第四布线层212d。每个电连接金属290可包括低熔点金属(例如，锡(Sn)或包含Sn的合金)。更详细地，电连接金属290可利用焊料等形成。然而，这仅是示例，并且电连接金属290的材料不限于此。
电连接金属290可以是焊盘、焊球、引脚等。电连接金属290可形成为多层结构或单层结构。当电连接金属290形成为多层结构时，电连接金属290包括铜柱和焊料。当电连接金属290形成为单层结构时，电连接金属290包括锡-银焊料或铜。然而，这仅是示例，并且电连接金属290的结构和材料不限于此。电连接金属290的数量、间距、布置形式等没有限制，并且本领域技术人员可根据设计进行充分修改。例如，可根据第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P的数量设置数十至数万个电连接金属290。电连接金属290的数量可大于数十至数万或小于数十至数万。
电连接金属290中的至少一个可设置在扇出区域中。术语“扇出区域”指的是除了设置有第一半导体芯片220a和第二半导体芯片220b的区域之外的区域。例如，半导体封装件200A可以为扇出型半导体封装件。与扇入型封装件相比，扇出型封装件可具有改善的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可在价格竞争力方面更优秀。
模制材料291为用于保护第三半导体芯片261和第四半导体芯片262以及无源组件270的附加组件。模制材料291可覆盖第三半导体芯片261和第四半导体芯片262中的每个的至少一部分以及无源组件270的至少一部分。模制材料291可包括与包封剂230的材料不同的材料。例如，模制材料291可以为环氧树脂模塑料(EMC)。根据需要，可研磨模制材料291以用于第三半导体芯片261和第四半导体芯片262的散热。作为研磨的结果，第三半导体芯片261和第四半导体芯片262的顶表面可被暴露。
图19是示意性示出图16中的半导体封装件的变型示例的截面图。
参照图19，根据变型实施例的半导体封装件200B包括：第一无源组件270A，按照表面安装形式设置在连接结构240的顶表面上；以及第二无源组件270B，嵌在框架210中。第二无源组件270B根据功能电连接到框架210的第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d中的至少一些。结果，第二无源组件270B也可根据功能电连接到第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P。第二无源组件270B也可以为诸如多层陶瓷电容器(MLCC)或低电感陶瓷电容器(LICC)的芯片型电容器或者诸如功率电感器的芯片型电感器。然而，第二无源组件不限于此，并且可以为本领域公知的其他类型的无源组件。例如，第二无源组件270B还可以为本领域公知的芯片型无源组件。第二无源组件270B可以为相同类型或不同类型。无源组件的数量没有限制，并且可根据设计大于或小于附图中示出的无源组件的数量。
其他组件的描述与根据另一示例实施例的半导体封装件200A的其他组件的详细描述基本上相同，并且在此将被省略。
图20是示意性示出图16中的半导体封装件的变型示例的截面图。
参照图20，根据另一变型实施例的半导体封装件200C包括按照层叠封装(PoP)形式进一步设置的存储器封装件297。半导体封装件200C还包括：贯穿布线293，贯穿模制材料291以用于电连接到存储器封装件297；以及第二电连接金属295，使贯穿布线293和存储器封装件297彼此连接。存储器封装件297可包括设置在布线板上并且通过引线键合连接到布线板的一个或更多个存储器芯片，但不限于此。根据需要，可设置其他类型的封装件而不是存储器封装件297。贯穿布线293可以为金属柱，并且第二电连接金属295可以为诸如焊料的低熔点金属。如上所述，根据另一变型实施例的半导体封装件200C可以为包括应用处理器(AP)和存储器两者的封装件。
其他组件的描述与根据另一变型实施例的半导体封装件200A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据另一变型实施例的半导体封装件200B的特征可引入到根据另一变型实施例的半导体封装件200C。例如，半导体封装件200B和200C可彼此组合。
图21是示意性示出图16中的半导体封装件的变型示例的截面图。
参照图21，根据另一变型实施例的半导体封装件200D包括另一类型的框架210。更具体地，框架210具有通孔型第一贯穿部210H1和通孔型第二贯穿部210H2，并且第一半导体芯片220a和第二半导体芯片220b按照设置有第一连接焊盘220aP和第二连接焊盘220bP的表面面对连接结构240的底表面这样的方式设置在第一贯穿部210H1和第二贯穿部210H2处。在这种情况下，第一连接焊盘220aP和第二连接焊盘220bP可在没有附加凸块的情况下连接到连接结构240的连接过孔243。在本实施例中，框架210包括：第一绝缘层211a，与连接结构240的底表面接触；第一布线层212a，嵌在第一绝缘层211a中同时与连接结构240的底表面接触；第二布线层212b，设置在第一绝缘层211a的与第一绝缘层211a的嵌有第一布线层212a的一侧相对的一侧上；第二绝缘层211b，设置在第一绝缘层211a的与第一绝缘层211a的嵌有第一布线层212a的一侧相对的一侧上，覆盖第二布线层212b的至少一部分；第三布线层212c，设置在第二绝缘层211b的与第二绝缘层211b的嵌有第二布线层212b的一侧相对的一侧上；第一连接过孔层213a，贯穿第一绝缘层211a并且使第一布线层212a和第二布线层212b彼此电连接；以及第二连接过孔层213b，贯穿第二绝缘层211b并且使第二布线层212b和第三布线层212c彼此电连接。
第一布线层212a可凹入第一绝缘层211a中。例如，第一绝缘层211a的与连接结构240的底表面接触的表面可相对于第一布线层212a的与连接结构240的底表面接触的表面具有台阶。在这种情况下，当使用包封剂230包封第一半导体芯片220a和第二半导体芯片220b以及框架210时，可抑制包封剂材料的渗出以防止第一布线层212a被包封剂材料污染。第一布线层212a、第二布线层212b和第三布线层212c中的每个的厚度可大于每个重新分布层242的厚度。
当形成用于第一布线过孔层213a的孔时，第一布线层212a的一些焊盘可用作阻挡件。因此，第一布线过孔层213a的布线过孔具有上侧的宽度小于下侧的宽度的锥形形状在工艺中是有利的。在这种情况下，第一布线过孔层213a的布线过孔可与第二布线层212b的焊盘图案一体化。类似地，当形成用于第二布线过孔层213b的孔时，第二布线层212b的一些焊盘可用作阻挡件。因此，第二布线过孔层213b的布线过孔具有上侧的宽度小于下侧的宽度的锥形形状在工艺中是有利的。在这种情况下，第二布线过孔层213b的布线过孔可与第三布线层212c的焊盘图案一体化。
根据需要，可将背侧布线层232和背侧过孔233引入到包封剂230的下侧。背侧过孔233可贯穿包封剂230的至少一部分以使第三布线层212c和背侧布线层232彼此电连接。第二钝化层280可具有多个开口，多个开口中的每个使背侧布线层232的至少一部分暴露。多个电连接金属290可电连接到暴露的背侧布线层232。
背侧布线层232还可用于使第一连接焊盘220aP、第二连接焊盘220bP、第三连接焊盘261P和第四连接焊盘262P重新分布。形成背侧布线层232的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。背侧布线层232还可根据相应层的设计执行各种功能。例如，背侧布线层232可包括接地图案、电力图案、信号图案等。接地图案和信号图案可包括布线和焊盘。信号图案包括除了接地图案、电力图案等之外的各种信号图案(例如，数据信号图案等)。术语“图案”指的是包括布线和焊盘的概念。
背侧过孔233可使第三布线层212c和背侧布线层232彼此电连接。形成背侧过孔233的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。背侧过孔233可以为填充有金属的填充型过孔，或者沿着通路孔的壁表面形成的共形型过孔。背侧过孔233可具有锥形的截面形状。背侧过孔233的锥形方向可与第一布线过孔213a和第二布线过孔213b中的每个的布线过孔的锥形方向相同。
其他组件的描述与根据另一示例实施例的半导体封装件200A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据变型实施例的半导体封装件200B和200C的特征可引入到根据另一变型实施例的半导体封装件200D。例如，半导体封装件200B、200C和200D可按照各种组合而彼此组合。
图22是示意性示出图16中的半导体封装件的变型示例的截面图。
参照图22，根据另一变型实施例的半导体封装件200E包括另一类型的框架210。更具体地，框架210具有通孔型第一贯穿部210H1和通孔型第二贯穿部210H2，并且第一半导体芯片220a和第二半导体芯片220b按照设置有第一连接焊盘220aP和第二连接焊盘220bP的表面面对连接结构240的底表面这样的方式设置在第一贯穿部210H1和第二贯穿部210H2处。在这种情况下，第一连接焊盘220aP和第二连接焊盘220bP可在没有附加凸块的情况下连接到连接结构240的连接过孔243。在本实施例中，框架210包括：第一绝缘层211a；第一布线层212a和第二布线层212b，分别设置在第一绝缘层211a的两个表面上；第二绝缘层211b和第三绝缘层211c，分别设置在第一绝缘层211a的两个表面上，分别覆盖第一布线层212a和第二布线层212b中的每个的至少一部分；第三布线层212c，设置在第二绝缘层211b的与第二绝缘层211b的嵌有第一布线层212a的一侧相对的一侧上；第四布线层212d，设置在第三绝缘层211c的与第三绝缘层211c的嵌有第二布线层212b的一侧相对的一侧上；第一布线过孔层213a，贯穿第一绝缘层211a并且使第一布线层212a和第二布线层212b彼此电连接；第二布线过孔层213b，贯穿第二绝缘层211b并且使第一布线层212a和第三布线层212c电连接；以及第三布线过孔层213c，贯穿第三绝缘层211c并且使第二布线层212b和第四布线层212d彼此电连接。由于框架210包括更多数量的布线层212a、212b、212c和212d，因此可进一步简化连接结构240。
第一绝缘层211a的厚度可大于第二绝缘层211b和第三绝缘层211c中的每个的厚度。这是因为：第一绝缘层211a可基本上具有相对更大的厚度以保持刚性，并且第二绝缘层211b和第三绝缘层211c可被引入以形成更多数量的布线层212c和212d。从相似的观点来看，贯穿第一绝缘层211a的第一布线过孔层213a的布线过孔的高度和平均直径可大于贯穿第二绝缘层211b的第二布线过孔层213b和贯穿第三绝缘层211c的第三布线过孔层213c中的每个的布线过孔的高度和平均直径。第一布线过孔层213a的布线过孔具有沙漏形状或者圆柱形形状，而第二布线过孔层213b和第三布线过孔层213c的布线过孔具有在相反的方向上渐缩的形状。第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d中的每个的厚度可大于每个重新分布层242的厚度。
相似地，根据需要，可将背侧布线层232和背侧过孔233引入到包封剂230的下侧上。背侧过孔233可贯穿包封剂230的至少一部分以使第四布线层212d和背侧布线层232彼此电连接。第二钝化层280可具有多个开口，多个开口中的每个使背侧布线层232的至少一部分暴露。多个电连接金属290可电连接到暴露的背侧布线层232。
根据需要，可在框架210的第一贯穿部210H1和第二贯穿部210H2的壁表面上设置金属层215，并且金属层215可设置为完全地覆盖壁表面。金属层215可包括诸如铜(Cu)的金属材料。可通过金属层115改善第一半导体芯片220a和第二半导体芯片220b中的每个的电磁屏蔽效果和散热效果。
其他组件的描述与根据另一示例实施例的半导体封装件200A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据变型实施例的半导体封装件200B和200C的特征还可引入到根据另一变型实施例的半导体封装件200E。例如，半导体封装件200B、200C和200E可按照各种组合而彼此组合。
图23是示意性示出半导体封装件的另一示例的截面图。图24是沿着图23中的半导体封装件的线V-V′截取的示意性平面图，图25是沿着图23中的半导体封装件的线VI-VI′截取的示意性平面图。
参照图23至图25，根据另一示例实施例的半导体封装件500A包括：第一半导体芯片320a和第二半导体芯片320b；第三半导体芯片420a和第四半导体芯片420b以及无源组件470，第三半导体芯片420a和第四半导体芯片420b以及无源组件470一起被封装以按照层叠封装(PoP)的形式设置在第一连接结构340的上侧上。更具体地，半导体封装件500A包括第一封装结构300A和设置在第一封装结构300A上的第二封装结构400A。
第一封装结构300A包括：第一连接结构340；第一框架310，设置在第一连接结构340的底表面上并且具有第一贯穿部310H1和第二贯穿部310H2；第一半导体芯片320a，设置在第一贯穿部310H1处且位于第一连接结构340的底表面上；第二半导体芯片320b，设置在第二贯穿部310H2处且位于第一连接结构340的底表面上；第一包封剂330，设置在第一连接结构340的底表面上，覆盖第一框架310的至少一部分以及第一半导体芯片320a和第二半导体芯片320b中的每个的至少一部分并且填充第一贯穿部310H1和第二贯穿部310H2中的每个的至少一部分；第一钝化层350，设置在第一连接结构340的顶表面上；第二钝化层380，设置在第一框架310的底表面上；以及多个第一电连接金属390，设置在第二钝化层380的多个开口上。
第二封装结构400A包括：第二连接结构440；第二框架410，设置在第二连接结构440的顶表面上并且具有第三贯穿部410H1和第四贯穿部410H2；第三半导体芯片420a，设置在第三贯穿部410H1处且位于第二连接结构440的顶表面上；第四半导体芯片420b，设置在第四贯穿部410H2处且位于第二连接结构440的顶表面上；第二包封剂430，设置在第二连接结构440的顶表面上，覆盖第二框架410的至少一部分以及第三半导体芯片420a和第四半导体芯片420b中的每个的至少一部分并且填充第三贯穿部410H1和第四贯穿部410H2中的每个的至少一部分；第三钝化层450，设置在第二连接结构440的底表面上；以及无源组件470，嵌在第二框架410中。
第一钝化层350和第三钝化层450中的每个具有使第一重新分布层342和第二重新分布层442中的每个的至少一部分暴露的多个开口，并且暴露的第一重新分布层342和第二重新分布层442通过设置在第一钝化层350和第三钝化层450之间的多个第三电连接金属490电连接。根据需要，多个第三电连接金属490中的每个的至少一部分可被设置在第一钝化层350和第三钝化层450之间的底部填充树脂460覆盖。底部填充树脂460可以为例如环氧树脂粘合剂等，但不限于此。
第一连接结构340包括一个或更多个第一重新分布层342。第一半导体芯片320a和第二半导体芯片320b按照设置有第一连接焊盘320aP和第二连接焊盘320bP的表面各自面对第一连接结构340的底表面这样的方式并排地设置在第一连接结构340的底表面上。第二连接结构440也包括一个或更多个第二重新分布层442。第三半导体芯片420a和第四半导体芯片420b按照设置有第三连接焊盘420aP和第四连接焊盘420bP的表面各自面对第二连接结构440的顶表面这样的方式设置在第二连接结构440的顶表面上。
当从上方观察时，第一连接结构340具有：第一区域R1，包括与无源组件470重叠的区域；以及第二区域R2，包括分别与第三半导体芯片420a和第四半导体芯片420b的至少一部分重叠的区域。从上方观察指的是沿着半导体封装件500A的厚度方向或者层叠方向观察。半导体封装件500A的厚度方向或层叠方向可与半导体芯片(诸如，第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b中的一者)的厚度方向平行。第一区域R1设置在第二区域R2之间。当从上方观察时，第一区域R1可与第三半导体芯片420a和第四半导体芯片420b中的每个的至少另一部分重叠。重新分布层342在第一区域R1中主要包括电力图案和/或接地图案，并且在第二区域R2中主要包括信号图案。例如，在第一区域R1中，由第一重新分布层342的用于传输电力的图案和第一重新分布层342的连接到地的图案占据的面积大于由第一重新分布层342的用于传输信号的图案占据的面积。在第二区域R2中的每个中，由第一重新分布层342的用于传输信号的图案占据的面积大于由第一重新分布层342的用于传输电力的图案和第一重新分布层342的连接到地的图案占据的面积。
当从上方观察时，无源组件470中的至少一个按照其至少一部分与框架310的第一贯穿部310H1和第二贯穿部310H2之间的区域R3重叠这样的方式设置。框架310的多个布线层312a、312b、312c和312d在第一贯穿部310H1和第二贯穿部310H2之间的区域R3中包括电连接到无源组件470的电力图案和/或接地图案。
当从上方观察时，第二连接结构440具有：第四区域R4，与无源组件470重叠；以及第五区域R5，分别与第三半导体芯片420a和第四半导体芯片420b的至少部分重叠。第四区域R4设置在第五区域R5之间。当从上方观察时，第四区域R4可与第三半导体芯片420a和第四半导体芯片420b中的每个的至少另一部分重叠。第二重新分布层442在第四区域R4中主要包括电力图案和/或接地图案，并且在第五区域R5中主要包括信号图案。例如，在第四区域R4中，由第二重新分布层442的用于传输电力的图案和第二重新分布层442的连接到地的图案占据的面积大于由第二重新分布层442的用于传输信号的图案占据的面积。在第五区域R5中的每个中，由第二重新分布层442的用于传输信号的图案占据的面积大于由第二重新分布层442的用于传输电力的图案和第二重新分布层442的连接到地的图案占据的面积。第二重新分布层442的在第四区域R4中的电力图案和/或接地图案电连接到第一重新分布层342的在第一区域R1中的电力图案和/或接地图案以及多个布线层312a、312b、312c和312d的在位于第一贯穿部310H1和第二贯穿部310H2之间的第三区域R3中的电力图案和/或接地图案。信号图案主要被设计在第三区域R3外部的用于各个布线层或过孔层的区域中。例如，在第三区域R3中，由布线层312a、312b、312c和312d中的一者或者过孔层313a、313b和313c中的一者的用于传输电力或者连接到地的图案占据的面积大于由布线层312a、312b、312c和312d中的一者或者过孔层313a、313b和313c中的一者的用于传输信号的图案占据的面积。在第三区域R3外部的区域中，由布线层312a、312b、312c和312d中的一者或者过孔层313a、313b和313c中的一者的用于传输信号的图案占据的面积大于由布线层312a、312b、312c和312d中的一者或者过孔层313a、313b和313c中的一者的用于传输电力或连接到地的图案占据的面积。第二重新分布层442的在第五区域R5中的信号图案电连接到第一重新分布层342的在第二区域R2中的信号图案。
半导体封装件500A按照这样的方式设置：能够执行不同功能的第一半导体芯片320a和第二半导体芯片320b以及第三半导体芯片420a和第四半导体芯片420b设置在分别包括一个或更多个第一重新分布层342和第二重新分布层442的第一连接结构340和第二连接结构440的两侧处以彼此相对，并且第一连接结构340和第二连接结构440介于第一半导体芯片320a和第二半导体芯片320b与第三半导体芯片420a和第四半导体芯片420b之间。一个或更多个无源组件470设置在位于第二连接结构440的顶表面上的第三半导体芯片420a和第四半导体芯片420b之间。第一连接结构340的第一重新分布层342和第二连接结构440的第二重新分布层442被设计为与第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b以及无源组件470的布置相对应。对框架410的多个布线层312a、312b、312c和312d进行设计。更具体地，电力图案和/或接地图案主要被设计在主要设置有无源组件470的第一区域R1和第四区域R4中，信号图案主要被设计在主要设置有第三半导体芯片420a和第四半导体芯片420b的第二区域R2和第五区域R5中。因此，可提供优异的信号路径和电力路径以改善封装件的信号特性和电力特性。
当从上方观察时，第三半导体芯片420a的至少一部分与第一半导体芯片320a重叠，第四半导体芯片420b的至少一部分与第二半导体芯片320b重叠。在这种情况下，第一连接焊盘320aP的一部分和第二连接焊盘320bP的一部分通过第一重新分布层342的位于第二区域R2中的信号图案和第二重新分布层442的位于第五区域R5中的信号图案分别电连接到第三连接焊盘420aP的一部分和第四连接焊盘420bP的一部分。无源组件470以及第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP中的每个的其他部分电连接到第一重新分布层342的位于第一区域R1中的电力图案和/或接地图案和第二重新分布层442的位于第四区域R4中的电力图案和/或接地图案。第一重新分布层342的位于第一区域R1中的电力图案和/或接地图案以及第二重新分布层442的位于第四区域R4中的电力图案和/或接地图案电连接到多个布线层312a、312b、312c和312d的位于第三区域R3(在第一贯穿部310H1和第二贯穿部310H2之间)中的电力图案和/或接地图案。如上所述，第一半导体芯片320a和第二半导体芯片320b以及第三半导体芯片420a和第四半导体芯片420b通过第一连接结构340的位于第二区域R2中的第一重新分布层342的信号图案和相应的第一连接过孔343以及第二连接结构440的位于第五区域R5中的第二重新分布层442的信号图案和相应的第二连接过孔443使得在竖直方向上实现信号之间的连接。另外，电力可按照最优的距离从无源组件470供应。因此，可使信号特性和电力特性最优化。
第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b中的每个可以为应用处理器(AP)的功能被划分的芯片。例如，第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b中的每个可以为构成应用处理器(AP)的一些功能或全部功能的芯片。在半导体封装件500A中，第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b可与无源组件470一起按照特定形式设置，并且第一连接结构340的第一重新分布层342和第一连接过孔343、第二连接结构440的第二重新分布层442和第二连接过孔443以及第一框架310的多个布线层312a、312b、312c和312d可根据该特定形式而设计。因此，可比根据现有技术的应用处理器被封装在单个单元中的情况更容易实现具有改善的信号特性和电力特性的半导体封装件500A。
第一框架310包括多个绝缘层311a、311b和311c、多个布线层312a、312b、312c和312d以及多个布线过孔层313a、313b和313c。第一框架310的第一贯穿部310H1和第二贯穿部310H2中的每个呈盲腔(具有设置有阻挡层312bM的底表面)的形式。第一半导体芯片320a和第二半导体芯片320b按照这样的方式分别设置在第一贯穿部310H1和第二贯穿部310H2上：将设置为与其上设置有第一连接焊盘320aP和第二连接焊盘320bP的表面相对的表面经由粘合构件325等附着到阻挡层312bM。因此，当设置第一半导体芯片320a和第二半导体芯片320b(产生热更严重)时，热可通过阻挡层312bM容易地辐射到半导体封装件500A的下侧。例如，当半导体封装件500A安装在印刷电路板(未示出)上时，热可容易地辐射到印刷电路板。在多个布线层312a、312b、312c和312d中，至少一个布线层312d可设置在低于阻挡层312bM的位置。由于布线层312d可用作背侧布线层，因此不需要附加的背侧工艺。
在下文中，将更详细地描述包括在根据示例实施例的半导体封装件500A中的组件。
第一框架310还可根据具体的材料改善第一封装结构300A的刚性并且可用于确保包封剂330的厚度均匀性等。由于第一框架310包括布线层312a、312b、312c和312d以及布线过孔层313a、313b和313c，因此第一框架310可用作电连接构件。由于第一框架310包括设置在比第一半导体芯片320a和第二半导体芯片320b的底表面低的位置的布线层312d，因此可在没有形成背侧布线层的附加工艺的情况下设置用于第一半导体芯片320a和第二半导体芯片320b的背侧布线层。框架310具有形成为阻挡件的盲腔型第一贯穿部310H1和盲腔型第二贯穿部310H2，并且第一半导体芯片320a和第二半导体芯片320b中的每个的底表面经由粘合构件325(诸如现有技术中已知的芯片附着膜(DAF))附着到阻挡层312bM。阻挡层312bM可以为将由第一半导体芯片320a和第二半导体芯片320b产生的热容易地辐射到半导体封装件500A的下侧的金属板。第一贯穿部310H1和第二贯穿部310H2可通过喷砂工艺形成并且分别具有预定的倾斜角。在这种情况下，可更容易地设置第一半导体芯片320a和第二半导体芯片320b。金属层(未示出)可设置在第一框架310的第一贯穿部310H1和第二贯穿部310H2的壁表面上。可通过金属层改善电磁屏蔽效果和散热效果。
第一框架310包括：第一绝缘层311a；第一布线层312a，设置在第一绝缘层311a的顶表面上；第二布线层312b，设置在第一绝缘层311a的底表面上；第二绝缘层311b，设置在第一绝缘层311a的顶表面上并覆盖第一布线层312a的至少一部分；第三布线层312c，设置在第二绝缘层311b的顶表面上；第三绝缘层311c，设置在第一绝缘层311a的底表面上并覆盖第二布线层312b的至少一部分；以及第四布线层312d，设置在第三绝缘层311c的底表面上。框架310还包括：第一布线过孔层313a，贯穿第一绝缘层311a并且使第一布线层312a和第二布线层312b彼此电连接；第二布线过孔层313b，贯穿第二绝缘层312b并且使第一布线层312a和第三布线层312c彼此电连接；以及第三布线过孔层313c，贯穿第三绝缘层311c并且使第二布线层312b和第四布线层312d彼此电连接。第一布线层312a、第二布线层312b、第三布线层312c和第四布线层312d可彼此电连接。第一布线层312a、第二布线层312b、第三布线层312c和第四布线层312d中的每个还可根据功能电连接到连接结构340的重新分布层342。
阻挡层312bM设置在第一绝缘层311a的底表面上，并且具有底表面和顶表面，底表面被第三绝缘层311c覆盖。阻挡层312bM的顶表面的至少一部分通过第一贯穿部310H1和第二贯穿部310H2暴露。第一贯穿部310H1和第二贯穿部310H2贯穿第一绝缘层311a和第二绝缘层311b，并且没有贯穿第三绝缘层311c。然而，这仅是示例，阻挡层312bM可设置在第三绝缘层311c的下侧上以使第一贯穿部310H1和第二贯穿部310H2贯穿第一绝缘层311a、第二绝缘层311b和第三绝缘层311c。在阻挡层312bM中，与第一绝缘层311a接触的边缘区域的厚度可大于通过第一贯穿部310H1和第二贯穿部310H2从第一绝缘层311a暴露的区域的厚度。这是因为：阻挡层312bM的暴露的区域的一部分也可在喷砂工艺期间被去除。
阻挡层312bM可以为包括诸如钛(Ti)、铜(Cu)等的金属的金属板。然而，阻挡层312bM的材料不限于此，并且阻挡层312bM可包括在喷砂工艺中蚀刻率低于诸如铜(Cu)的金属的蚀刻率的材料。例如，阻挡层312bM可以为包括绝缘材料的绝缘膜。更具体地，阻挡层312bM可以为例如包括感光聚合物的干膜光刻胶(DFR)。
绝缘层311a、311b和311c可利用绝缘材料形成。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。当使用诸如包括玻璃纤维等的半固化片的高刚性材料时，框架310可用作用于控制半导体封装件500A的翘曲的支撑构件或芯构件。
第一绝缘层311a的厚度可大于第二绝缘层311b和第三绝缘层311c中的每个的厚度。这是因为：第一绝缘层311a可基本上具有相对更大的厚度以保持刚性，并且第二绝缘层311b和第三绝缘层311c可被引入以形成更多数量的布线层312c和312d。从相似的观点来看，贯穿第一绝缘层311a的第一布线过孔层313a的布线过孔的平均直径和高度可大于贯穿第二绝缘层311b的第二布线过孔层313b和贯穿第三绝缘层311c的第三布线过孔层313c中的每个的布线过孔的平均直径和高度。
布线层312a、312b、312c和312d可与布线过孔层313a、313b和313c一起提供上下电连接路径。形成布线层312a、312b、312c和312d中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层312a、312b、312c和312d可根据它们的设计执行各种功能。例如，可包括接地图案、电力图案、信号图案等。接地图案和信号图案可包括布线和焊盘。信号图案包括除了接地图案、电力图案等之外的各种信号图案(诸如数据信号图案等)。术语“图案”指的是包括布线和焊盘的概念。
布线层312a、312b、312c和312d中的每个的厚度可大于连接结构340的重新分布层342的厚度。第一框架310可通过板工艺按照面板级形成，使得布线层312a、312b、312c和312d中的每个还可形成为具有更大的尺寸。另外，连接结构340需要诸如精细的节距的精细的设计，使得重新分布层342可形成为具有相对较小的尺寸。
布线过孔层313a、313b和313c使设置在不同层上的布线层312a、312b、312c和312d电连接以在第一框架310中形成电路径。上述金属材料也可用作形成布线过孔层313a、313b和313c的材料。布线过孔层313a、313b和313c中的每个的布线过孔可以是填充有金属材料的填充型过孔，或者是沿着通路孔的壁表面形成的共形型过孔。第一布线过孔层313a的布线过孔可具有圆柱形截面形状或者沙漏形截面形状，并且第二布线过孔层313b和第三布线过孔层313c中的每个的布线过孔可具有锥形截面形状。在这种情况下，第二布线过孔层313b和第三布线过孔层313c中的每个的布线过孔可具有在基于第一绝缘层311a的相反的方向上渐缩的截面形状。
第一半导体芯片320a和第二半导体芯片320b中的每个可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。第一半导体芯片320a和第二半导体芯片320b中的每个可以为，例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且第一半导体芯片320a和第二半导体芯片320b中的每个可以为应用处理器(AP)的一些功能被划分的芯片(例如，中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器和/或微控制器)，或者可以为其他功能(在此未提及)被划分的芯片。
第一半导体芯片320a和第二半导体芯片320b中的每个可以为基于有效晶圆形成的芯片。第一半导体芯片320a和第二半导体芯片320b中的每个的主体的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。第一连接焊盘320aP和第二连接焊盘320bP可使第一半导体芯片320a和第二半导体芯片320b电连接到其他组件。形成第一连接焊盘320aP和第二连接焊盘320bP的材料可以为诸如铜(Cu)、铝(Al)等的金属材料。钝化层(未示出)可形成在主体上并分别使第一连接焊盘320aP和第二连接焊盘320bP暴露。钝化层可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在需要的位置处。第一半导体芯片320a和第二半导体芯片320b中的每个可以为裸片，但也可以为在设置有第一连接焊盘320aP和第二连接焊盘320bP的表面(例如，有效表面)上进一步设置有附加的重新分布层(未示出)的封装的芯片。
第一半导体芯片320a和第二半导体芯片320b还可分别包括连接到第一连接焊盘320aP的第一电连接凸块320aB和连接到第二连接焊盘320bP的第二电连接凸块320bB。第一电连接凸块320aB和第二电连接凸块320bB中的每个可利用铜(Cu)等形成。半导体封装件500A可经受针对包封剂330的研磨工艺。结果，包封剂330的上表面、第三布线层312c(第一框架310的最上布线层)的与连接过孔343接触的表面可设置为与第一电连接凸块320aB和第二电连接凸块320bB的与连接过孔343接触的表面共面。术语“共面”指的是包括根据工艺误差的细小差异的概念。因此，使第一电连接凸块320aB和第二电连接凸块320bB连接到重新分布层342的连接过孔343可具有与使第三布线层312c连接到重新分布层342的连接过孔343的高度相同的高度。术语“相同”也指的是包括根据工艺误差的细小差异的概念。如上所述，当形成有连接结构340的表面是平面表面时，绝缘层341可形成为是平面的。因此，可更精细地形成重新分布层342、连接过孔343等。附加的电连接金属(未示出)可设置在第三布线层312c上以防止铜(Cu)毛刺等。由于电连接金属(未示出)被研磨，因此电连接金属(未示出)的与连接过孔343接触的表面可具有上述关系。
包封剂330可保护第一框架310、第一半导体芯片320a和第二半导体芯片320b等。包封形式没有限制。例如，包封剂330可覆盖设置有第一框架310以及第一半导体芯片320a的第一连接焊盘320aP和第二半导体芯片320b的第二连接焊盘320bP的表面，并且可填充第一贯穿部310H1和第二贯穿部310H2中的每个的至少一部分。包封剂330可填充贯穿部310H1和310H2以根据具体的材料用作粘合剂并用于减小屈曲。
包封剂330的材料没有限制。例如，绝缘材料可用作包封剂330的材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。根据需要，感光包封剂(PIE)树脂可用作包封剂330的材料。
连接结构340可使第一半导体芯片320a的第一连接焊盘320aP、第二半导体芯片320b的第二连接焊盘320bP、第三半导体芯片420a的第三连接焊盘420aP和第四半导体芯片420b的第四连接焊盘420bP重新分布。连接结构340可根据功能使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP彼此电连接。连接结构340可根据功能使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP电连接到无源组件470。连接结构340可根据功能使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP电连接到第一框架310的布线层312a、312b、312c和312d。数十至数百个第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP可重新分布并且可根据功能通过电连接金属390物理连接和/或电连接到外部器件。连接结构340包括绝缘层341、设置在绝缘层341上的重新分布层342和贯穿绝缘层341的连接过孔343。绝缘层341、重新分布层342和连接过孔343可包括比附图中示出的层数多的层数。可选地，绝缘层341、重新分布层342和连接过孔343可包括比附图中示出的层数少的层数。
绝缘层341的材料可以是绝缘材料。在这种情况下，除了上述绝缘材料之外，感光介电(PID)材料也可用作绝缘材料。例如，绝缘层341可以为感光绝缘层。当绝缘层341具有感光性质时，可更容易地实现连接过孔343的精细的节距。即使当绝缘层341包括多个层时，多个层的材料可彼此完全相同，并且，根据需要，可彼此不同。当绝缘层341包括多个层时，多个层彼此一体化，使得它们之间的边界可不是很明显，但不限于此。
重新分布层342可基本上用于使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP重新分布，并且可提供上述电连接路径。形成重新分布层342的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层342可根据相应层的设计执行各种功能。例如，重新分布层342可包括接地图案、电力图案、信号图案等。信号图案可包括除了接地图案、电力图案等之外的诸如数据信号图案等的各种信号图案。术语“图案”指的是包括布线和焊盘的概念。重新分布层342在第一区域R1中主要包括电力图案和/或接地图案并且在第二区域R2中主要包括信号图案。
连接过孔343可使设置在不同层上的重新分布层342、第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP、第四连接焊盘420bP、第三布线层312c等电连接。结果，在连接结构340中形成电路径。形成连接过孔343的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。连接过孔343可以为填充有金属材料的填充型过孔，或者可以为沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔343可具有锥形截面形状。锥形方向可与第二布线过孔层313b的布线过孔的锥形方向相同。
第一钝化层350为用于保护连接结构340免受外部物理损坏和化学损坏等的附加组件。第一钝化层350可包括热固性树脂。例如，第一钝化层350可以为ABF，但第一钝化层350的材料不限于此。第一钝化层350可具有使最上重新分布层342的至少一部分暴露的多个开口。可以有数十至数万个开口。开口的数量可大于数十至数万或小于数十至数万。每个开口可包括多个孔。
第一电连接金属390也是用于使半导体封装件500A电连接和/或物理连接到外部器件的附加组件。例如，半导体封装件500A可通过电连接金属390安装在电子装置的主板上。电连接金属390设置在第二钝化层380的每个开口上。因此，电连接金属390可电连接到暴露的第四布线层312d。根据需要，凸块下金属(未示出)可形成在第二钝化层380的多个开口上。在这种情况下，电连接金属390可通过凸块下金属(未示出)电连接到暴露的第四布线层312d。每个电连接金属390可包括低熔点金属(例如，锡(Sn)或包含Sn的合金)。更详细地，电连接金属390可利用焊料等形成。然而，这仅是示例，并且电连接金属390的材料不限于此。
电连接金属390可以是焊盘、焊球、引脚等。电连接金属390可形成为多层结构或单层结构。当电连接金属390形成为多层结构时，电连接金属390包括铜柱和焊料。当电连接金属390形成为单层结构时，电连接金属390包括锡-银焊料或铜。然而，这仅是示例，并且电连接金属390的结构和材料不限于此。电连接金属390的数量、间距、布置形式等没有限制，并且本领域技术人员可根据设计进行充分修改。例如，可根据第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP的数量设置数十至数万个电连接金属390。电连接金属390的数量可大于数十至数万或小于数十至数万。
电连接金属390中的至少一个可设置在扇出区域中。术语“扇出区域”指的是除了设置有第一半导体芯片320a和第二半导体芯片320b的区域之外的区域。例如，半导体封装件500A可以为扇出型半导体封装件。与扇入型封装件相比，扇出型封装件可具有改善的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可在价格竞争力方面更优秀。
第二框架410还可根据具体的材料改善第二封装结构400A的刚性并且可用于确保第二包封剂430的厚度均匀性。一个或更多个无源组件470嵌在第二框架410中。第二框架410具有通孔型第三贯穿部410H1和通孔型第四贯穿部410H2。第三半导体芯片420a和第四半导体芯片420b按照第三连接焊盘420aP和第四连接焊盘420bP面对第二连接结构440的顶表面这样的方式分别连接到第三贯穿部410H1和第四贯穿部410H2。根据需要，还可在第二框架410中设置电连接到无源组件470和第二重新分布层442的附加布线层412和附加布线过孔413以提供无源组件470和第二连接结构440的第二重新分布层442之间的电连接。第二框架420包括可利用绝缘材料形成的一个或更多个绝缘层411a、411b和411c。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。当使用诸如半固化片的高刚性材料时，第二框架410可用作用于控制半导体封装件500A的翘曲的支撑构件或芯构件。
第三半导体芯片420a和第四半导体芯片420b中的每个也可以为在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。第三半导体芯片420a和第四半导体芯片420b中的每个可以为，例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理器单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，详细地，可以为应用处理器(AP)。然而，本公开不限于此，并且第三半导体芯片420a和第四半导体芯片420b中的每个可以为应用处理器(AP)的一些功能被划分的芯片(例如，中央处理器(CPU)、图形处理器(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器和/或微控制器)，或者可以为在此未提及的其他功能被划分的芯片。作为非限制性示例，第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b可组合以构成单个完整的应用处理器(AP)。在这种情况下，第一半导体芯片320a和第二半导体芯片320b可以为主芯片，第三半导体芯片420a和第四半导体芯片420b可以为副芯片。然而，第一半导体芯片320a、第二半导体芯片320b、第三半导体芯片420a和第四半导体芯片420b不限于此，并且第三半导体芯片420a和第四半导体芯片420b中的每个可以为诸如易失性存储器(DRAM)、非易失性存储器(ROM)、闪存等的存储器。
第三半导体芯片420a和第四半导体芯片420b中的每个也可以为基于有效晶圆形成的芯片。第三半导体芯片420a和第四半导体芯片420b中的每个的主体的基体材料也可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在第三半导体芯片420a和第四半导体芯片420b中的每个的主体上。第三连接焊盘420aP和第四连接焊盘420bP可使第三半导体芯片420a和第四半导体芯片420b电连接到其他组件。形成第三连接焊盘420aP和第四连接焊盘420bP的材料也可以为诸如铜(Cu)、铝(Al)等的金属材料。第三连接焊盘420aP和第四连接焊盘420bP中的每个可在没有附加凸块的情况下连接到第二连接结构440的第二连接过孔443。钝化层(未示出)可形成在第三半导体芯片420a和第四半导体芯片420b中的每个的主体上并使第三连接焊盘420aP和第四连接焊盘420bP暴露。钝化层可以为氧化物层、氮化物层等或者氧化物层和氮化物层的双层。绝缘层(未示出)等还可设置在需要的位置处。第三半导体芯片420a和第四半导体芯片420b中的每个可以为裸片，但也可以为在设置有第三连接焊盘420aP和第四连接焊盘420bP的表面(例如，有效表面)上进一步设置有附加的重新分布层(未示出)的封装的芯片。
第二包封剂430的材料没有限制。例如，第二包封剂430的材料可以为绝缘材料。绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT等)。根据需要，PIE可用作绝缘材料。
第二连接结构440可与第一连接结构340一起使第一半导体芯片320a的第一连接焊盘320aP、第二半导体芯片320b的第二连接焊盘320bP、第三半导体芯片420a的第三连接焊盘420aP和第四半导体芯片420b的第四连接焊盘420bP重新分布。连接结构440可根据功能使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP彼此电连接。连接结构440可根据功能使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP电连接到无源组件470。第二连接结构440可根据功能使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP电连接到第一框架310的布线层312a、312b、312c和312d。数十至数百个第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP可通过第二连接结构440重新分布，因此可根据功能通过第一电连接金属390物理连接和/或电连接到外部器件。第二连接结构440包括第二绝缘层441、设置在第二绝缘层441上的第二重新分布层442和贯穿第二绝缘层441的第二连接过孔443。第二连接结构440的第二绝缘层441、第二重新分布层442和第二连接过孔443可包括比附图中示出的层数多的层数。可选地，第二连接结构440的第二绝缘层441、第二重新分布层442和第二连接过孔443可包括比附图中示出的层数少的层数。
第二绝缘层441的材料可以是绝缘材料。在这种情况下，除了上述绝缘材料之外，感光介电(PID)材料也可用作绝缘材料。例如，第二绝缘层441可以为感光绝缘层。当第二绝缘层441具有感光性质时，可更容易地实现连接过孔443的精细的节距。即使当第二绝缘层441包括多个层时，多个层的材料可彼此完全相同，并且，根据需要，可彼此不同。当第二绝缘层441包括多个层时，多个层彼此一体化，使得它们之间的边界可不是很明显，但不限于此。
第二重新分布层442可基本上用于使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP重新分布，并且可提供上述电连接路径。形成第二重新分布层442的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第二重新分布层442可根据相应层的设计执行各种功能。例如，第二重新分布层442可包括接地图案、电力图案、信号图案等。接地图案和信号图案可彼此完全相同。信号图案可包括除了接地图案、电力图案等之外的诸如数据信号图案等的各种信号图案。术语“图案”指的是包括布线和焊盘的概念。第二重新分布层442在第四区域R4中主要包括电力图案和/或接地图案并且在第五区域R5中主要包括信号图案。
第二连接过孔443可使设置在不同层上的第二重新分布层442、第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP、第四连接焊盘420bP、布线层312c等电连接。结果，在第二连接结构440中形成电路径。形成第二连接过孔443的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第二连接过孔443可以为填充有金属材料的填充型过孔，或者可以为沿着通路孔的壁表面形成的共形型过孔。此外，第二连接过孔443可具有锥形截面形状。锥形方向可与布线过孔413的锥形方向相同。
第三钝化层450为用于保护第二连接结构440免受外部物理损坏和化学损坏等的附加组件。第三钝化层450可包括热固性树脂。例如，第三钝化层450可以为ABF，但第三钝化层450的材料不限于此。第三钝化层450可具有使最下重新分布层442的至少一部分暴露的多个开口。可以有数十至数万个开口。开口的数量可大于数十至数万或小于数十至数万。每个开口可包括多个孔。
无源组件470可以为诸如多层陶瓷电容器(MLCC)或低电感陶瓷电容器(LICC)的芯片型电容器或者诸如功率电感器的芯片型电感器。然而，无源组件470不限于此，并且可以为本领域公知的其他类型的无源组件。例如，无源组件470可以为本领域公知的芯片型无源组件。术语“芯片型组件”指的是例如包括主体、形成在主体内部的内电极和形成在主体上的外电极的独立的芯片型组件。无源组件470可以为相同类型或不同类型。无源组件470的数量没有限制，并且可根据设计而大于或小于附图中示出的无源组件的数量。无源组件470可嵌在位于第二框架410内部的合适的位置处。
第三电连接金属490是用于使第一封装结构300A和第二封装结构400A电连接和/或物理连接的组件。第三电连接金属490设置在第一钝化层350和第三钝化层450的多个开口上。因此，暴露的第一重新分布层342和第二重新分布层442可彼此电连接。每个第三电连接金属490可包括低熔点金属(例如，锡(Sn)或包含Sn的合金)。更具体地，每个第三电连接金属490可包括焊料等。然而，这仅是示例，并且每个第三电连接金属490的材料不限于此。
第三电连接金属490可以是焊盘、焊球、引脚等。第三电连接金属490可形成为多层结构或单层结构。当第三电连接金属490形成为多层结构时，第三电连接金属490包括铜柱和焊料。当第三电连接金属490形成为单层结构时，第三电连接金属490包括锡-银焊料或铜。然而，这仅是示例，并且第三电连接金属490的结构和材料不限于此。第三电连接金属490的数量、间距、布置形式等没有限制，而是本领域技术人员可根据设计进行充分修改。例如，可根据第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP、第四连接焊盘420bP的数量设置数十至数万个第三电连接金属490。第三电连接金属490的数量可大于数十至数万或小于数十至数万。
图26示意性示出图23中的半导体封装件的变型示例的截面图。
参照图26，根据变型实施例的半导体封装件500B包括：第一无源组件470，设置在第二封装结构400B的第二框架410中；以及第二无源组件370，嵌在如上所述的第一封装结构300B的第一框架310中。第二无源组件370根据功能电连接到第一框架310的第一布线层312a、第二布线层312b、第三布线层312c和第四布线层312d中的至少一些。结果，第二无源组件370可根据功能电连接到第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP。第二无源组件370也可以为诸如多层陶瓷电容器(MLCC)或低电感陶瓷电容器(LICC)的芯片型电容器或者诸如功率电感器的芯片型电感器。然而，第二无源组件370不限于此，并且可以为本领域公知的其他类型的无源组件。例如，第二无源组件370可以本领域公知的芯片型无源组件。第二无源组件370可以为相同类型或不同类型。第二无源组件370的数量没有限制，并且可根据设计大于或小于附图中示出的第二无源组件的数量。
其他组件的描述与根据另一示例实施例的半导体封装件500A的其他组件的详细描述基本上相同，并且在此将被省略。
图27是示意性示出图23中的半导体封装件的变型示例的截面图。
参照图27，根据另一变型实施例的半导体封装件500C包括：第一封装结构300C，具有与如上所述的构造基本相同的构造；以及第二封装结构400C，包括另一类型的第二框架410。更具体地，第二框架410也具有盲腔型第三贯穿部410H1和盲腔型第四贯穿部410H2，盲腔型第三贯穿部410H1和盲腔型第四贯穿部410H2均具有其上设置有阻挡层412M的顶表面。第三半导体芯片420a和第四半导体芯片420b按照第三半导体芯片420a和第四半导体芯片420b的顶表面经由粘合构件425等分别附着到阻挡层412M这样的方式设置在第三贯穿部410H1和第四贯穿部410H2中。第三电连接凸块420aB和第四电连接凸块420bB可分别设置在第三连接焊盘420aP和第四连接焊盘420bP上。第三电连接凸块420aB和第四电连接凸块420bB中的每个可以为诸如铜(Cu)等的金属材料。使第三电连接凸块420aB和第四电连接凸块420bB连接到第二重新分布层442的第二连接过孔443可具有与使布线层412连接到第二重新分布层442的第二连接过孔443的高度相同的高度。术语“相同”也指的是包括根据工艺误差的细小差异的概念。如上所述，当其上形成有第二连接结构440的表面是平面表面时，第二绝缘层441可形成为是平面的。因此，可更精细地形成第二重新分布层442、第二连接过孔443等。根据需要，附加的电连接金属(未示出)可设置在布线层412上以防止铜(Cu)毛刺等。由于电连接金属(未示出)被研磨，因此电连接金属(未示出)的与第二连接过孔443接触的表面可具有上述关系。根据需要，第四钝化层495可设置在第二框架410的上侧上以覆盖阻挡层412M的至少一部分。第四钝化层495可以为ABF等。
其他组件的描述与根据另一示例实施例的半导体封装件500A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据另一变型实施例的半导体封装件500B的特征可引入到根据另一变型实施例的半导体封装件500C。例如，半导体封装件500B和500C可彼此组合。
图28是示意性示出图23中的半导体封装件的变型示例的截面图。
参照图28，根据另一变型实施例的半导体封装件500D包括：第一封装结构300D，包括另一类型的第一框架310；以及第二封装结构400D，具有与如上所述的构造基本上相同的构造。更具体地，第一框架310具有通孔型第一贯穿部310H1和通孔型第二贯穿部310H2，并且第一半导体芯片320a和第二半导体芯片320b按照其上设置有第一连接焊盘320aP和第二连接焊盘320bP的表面面对第一连接结构340的底表面这样的方式设置。在这种情况下，第一连接焊盘320aP和第二连接焊盘320bP可连接到第一连接结构340的第一连接过孔343。在本实施例中，第一框架310包括：第一绝缘层311a，与第一连接结构340的底表面接触；第一布线层312a，嵌在第一绝缘层311a中同时与第一连接结构340的底表面接触；第二布线层312b，设置在第一绝缘层311a的与第一绝缘层311a的嵌有第一布线层312a的一侧相对的一侧上；第二绝缘层311b，设置在第一绝缘层311a的与第一绝缘层311a的嵌有第一布线层312a的一侧相对的一侧上，覆盖第二布线层312b的至少一部分；第三布线层312c，设置在第二绝缘层311b的与第二绝缘层311b的嵌有第二布线层312b的一侧相对的一侧上；第一连接过孔层313a，贯穿第一绝缘层311a并且使第一布线层312a和第二布线层312b彼此电连接；以及第二连接过孔层313b，贯穿第二绝缘层311b并且使第二布线层312b和第三布线层312c彼此电连接。
第一布线层312a可凹入第一绝缘层311a中。因此，第一绝缘层311a的与第一连接结构340的底表面接触的表面可相对于第一布线层312a的与第一连接结构340的底表面接触的表面具有台阶。在这种情况下，当使用第一包封剂330包封第一半导体芯片320a和第二半导体芯片320b以及第一框架310时，可抑制包封剂材料的渗出以防止第一布线层312a被包封剂材料污染。第一布线层312a、第二布线层312b和第三布线层312c中的每个的厚度可大于每个第一重新分布层342的厚度。
当形成用于第一布线过孔层313a的孔时，第一布线层312a的一些焊盘可用作阻挡件。因此，第一布线过孔层313a的布线过孔具有上侧的宽度小于下侧的宽度的锥形形状在工艺中是有利的。在这种情况下，第一布线过孔层313a的布线过孔可与第二布线层312b的焊盘图案一体化。类似地，当形成用于第二布线过孔层313b的孔时，第二布线层312b的一些焊盘可用作阻挡件。因此，第二布线过孔层313b的布线过孔具有上侧的宽度小于下侧的宽度的锥形形状在工艺中是有利的。在这种情况下，第二布线过孔层313b的布线过孔可与第三布线层312c的焊盘图案一体化。
根据需要，可将背侧布线层332和背侧过孔333引入到第一包封剂330的下侧。背侧过孔333可贯穿第一包封剂330的至少一部分以使第三布线层312c和背侧布线层332彼此电连接。第二钝化层380可具有多个开口，多个开口中的每个使背侧布线层332的至少一部分暴露。多个电连接金属390可电连接到暴露的背侧布线层332。
背侧布线层332还可用于使第一连接焊盘320aP、第二连接焊盘320bP、第三连接焊盘420aP和第四连接焊盘420bP重新分布。形成背侧布线层332的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。背侧布线层332还可根据相应层的设计执行各种功能。例如，背侧布线层332可包括接地图案、电力图案、信号图案等。接地图案和信号图案可包括布线和焊盘。信号图案包括除了接地图案、电力图案等之外的各种信号图案(例如，数据信号图案等)。术语“图案”指的是包括布线和焊盘的概念。
背侧过孔333可使第三布线层312c和背侧布线层332彼此电连接。形成背侧过孔333的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。背侧过孔333可以为填充有金属的填充型过孔，或者沿着通路孔的壁表面形成的共形型过孔。背侧过孔333可具有锥形的截面形状。背侧过孔333的锥形方向可与第一布线过孔313a和第二布线过孔313b中的每个的布线过孔的锥形方向相同。
其他组件的描述与根据另一示例实施例的半导体封装件500A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据其他变型实施例的半导体封装件500B和500C的特征可引入到根据另一变型实施例的半导体封装件500D。例如，半导体封装件500B、500C和500D可按照各种组合而组合。
图29是示意性示出图23中的半导体封装件的变型示例的截面图。
参照图29，在根据另一变型实施例的半导体封装件500D中，半导体封装件500E包括通过第四电连接金属498按照层叠封装(PoP)形式进一步设置的存储器封装件497。在这种情况下，在第二框架410中还设置有多个布线层412a、412b、412c和412d以及一个或更多个布线过孔层413a、413b和413c以实现到存储器封装件497的电连接。存储器封装件497可具有一个或更多个存储器芯片设置在布线板上并且使用引线键合等连接到布线板的结构，但存储器封装件497的结构不限于此。根据需要，可设置其他类型的封装件而不是存储器封装件497。多个布线层412a、412b、412c和412d以及一个或更多个布线过孔层413a、413b和413c可包括金属材料并且可被设计为用于电力、接地和/或信号连接。第四电连接金属498可以为诸如焊料的低熔点金属。如此，根据另一变型实施例的半导体封装件500E可以为包括应用处理器(AP)和存储器两者的封装件。
其他组件的描述与根据另一示例实施例的半导体封装件500A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据其他变型实施例的半导体封装件500B和500C的特征可引入到根据另一变型实施例的半导体封装件500E。例如，半导体封装件500B、500C和500E可按照各种组合而组合。
图30是示意性示出图23中的半导体封装件的变型示例的截面图。
参照图30，根据另一变型实施例的半导体封装件500F包括：第一封装结构300F，包括另一类型的第一框架310；以及第二封装结构400F，具有与如上所述的构造基本相同的构造。更具体地，框架310具有通孔型第一贯穿部30H1和通孔型第二贯穿部310H2，并且第一半导体芯片320a和第二半导体芯片320b按照其上设置有第一连接焊盘320aP和第二连接焊盘320bP的表面面对第一连接结构340的底表面这样的方式设置在第一贯穿部310H1和第二贯穿部310H2处。在这种情况下，第一连接焊盘320aP和第二连接焊盘320bP可在没有附加凸块的情况下连接到第一连接结构340的第一连接过孔343。在本实施例中，第一框架310包括：第一绝缘层311a；第一布线层312a和第二布线层312b，分别位于第一绝缘层311a的两个表面上；第二绝缘层311b和第三绝缘层311c，分别设置在第一绝缘层311a的两个表面上，分别覆盖第一布线层312a和第二布线层312b中的每个的至少一部分；第三布线层312c，设置在第二绝缘层311b的与第二绝缘层311b的嵌有第一布线层312a的一侧相对的一侧上；第四布线层312d，设置在第三绝缘层311c的与第三绝缘层311c的嵌有第二布线层312b的一侧相对的一侧上；第一布线过孔层313a，贯穿第一绝缘层311a并且使第一布线层312a和第二布线层312b彼此电连接；第二布线过孔层313b，贯穿第二绝缘层311b并且使第一布线层312a和第三布线层312c彼此电连接；以及第三布线过孔层313c，贯穿第三绝缘层311c并且使第二布线层312b和第四布线层312d彼此电连接。由于框架310包括更多数量的布线层312a、312b、312c和312d，因此可进一步简化第一连接结构340。
第一绝缘层311a的厚度可大于第二绝缘层311b和第三绝缘层311c中的每个的厚度。第一绝缘层311a可具有相对更大的厚度以保持刚性，并且第二绝缘层311b和第三绝缘层311c可被引入以形成更多数量的布线层312c和312d。从相似的观点来看，贯穿第一绝缘层311a的第一布线过孔层313a的布线过孔的高度和平均直径可大于分别贯穿第二绝缘层311b和第三绝缘层311c的第二布线过孔层313b和第三布线过孔层313c中的每个的布线过孔的高度和平均直径。第一布线过孔层313a的布线过孔可具有沙漏形状或者圆柱形形状，而第二布线过孔层313b和第三布线过孔层313c的布线过孔可具有在相反的方向上渐缩的形状。第一布线层312a、第二布线层312b、第三布线层312c和第四布线层312d中的每个的厚度可大于重新分布层342的厚度。
相似地，根据需要，可将背侧布线层332和背侧过孔333引入到第一包封剂330的下侧上。背侧过孔333可贯穿第一包封剂330的至少一部分以使第三布线层312c和背侧布线层332彼此电连接。第二钝化层380可具有多个开口，多个开口中的每个使背侧布线层332的至少一部分暴露。多个第一电连接金属390可电连接到暴露的背侧布线层332。
根据需要，可在第一框架310的第一贯穿部310H1和第二贯穿部310H2的壁表面上设置金属层315，并且金属层315可设置为完全地覆盖壁表面。可通过金属层315改善第一半导体芯片320a和第二半导体芯片320b的电磁屏蔽效果和散热效果。
其他组件的描述与根据另一示例实施例的半导体封装件500A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据其他变型实施例的半导体封装件500B和500C的特征可引入到根据另一变型实施例的半导体封装件500F。例如，半导体封装件500B、500C和500F可按照各种组合而组合。
图31是示意性示出图23中的半导体封装件的变型示例的截面图。
参照图31，在根据另一变型实施例的半导体封装件500F中，根据另一变型实施例的半导体封装件500G包括通过第四电连接金属498按照层叠封装(PoP)形式进一步设置的存储器封装件497。根据另一变型实施例的半导体封装件500G包括具有与如上所述的构造基本相同的构造的第一封装结构300G和第二封装结构400G。在这种情况下，在第二框架410中还设置有多个布线层412a、412b、412c和412d以及一个或更多个布线过孔层413a、413b和413c以实现到存储器封装件497的电连接。存储器封装件497可具有一个或更多个存储器芯片设置在布线板上并且使用引线键合等连接到布线板的结构，但存储器封装件497的结构不限于此。根据需要，可设置其他类型的封装件而不是存储器封装件497。多个布线层412a、412b、412c和412d以及一个或更多个布线过孔层413a、413b和413c可包括金属材料并且可被设计为用于电力、接地和/或信号连接。第四电连接金属498可以为诸如焊料的低熔点金属。如此，根据另一变型实施例的半导体封装件500G可以为包括应用处理器(AP)和存储器两者的封装件。
其他组件的描述与根据另一示例实施例的半导体封装件500A的其他组件的详细描述基本上相同，并且在此将被省略。应该明显的是，根据其他变型实施例的半导体封装件500B和500C的特征可引入到根据另一变型实施例的半导体封装件500G。例如，半导体封装件500B、500C和500G可按照各种组合而组合。
如上所述，提供了一种可封装有多个半导体芯片以具有优异的信号特性的电力特性的封装结构。
在本公开中，使用术语“下侧”、“下部”、“下表面”等来指示相对于附图的截面的朝向电子组件封装件的安装表面的方向，使用术语“上侧”、“上部”、“上表面”等来指示与由术语“下侧”、“下部”、“下表面”等指示的方向相反的方向。然而，这些方向仅是为了便于说明而定义的，并且权利要求不受如上所述定义的方向的具体限制。
在说明书中，组件“连接”到另一组件的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”意味着包括物理连接和物理断开。可以理解的是，当元件以“第一”和“第二”来提及时，该元件不由此受限。这些术语可仅用于将该元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。相似地，第二元件也可被称为第一元件。
这里使用的术语“示例实施例”不一直指示相同的示例实施例，而是被提供以强调与另一示例实施例的特征或特性不同的特定特征或特性。然而，这里提供的示例实施例被认为是能够通过彼此全部组合或部分组合而实现。例如，除非这里提供了相反或相矛盾的描述，否则即使在特定实施例中描述的一个元件没有在另一示例实施例中描述，其仍可按照与另一示例实施例相关的描述而理解。
这里使用的术语仅用于描述示例实施例而不是限制本公开。在这种情况下，除非基于特定语境必须按照其他方式解释，否则单数形式包括复数形式。
虽然上面已经示出和描述了示例实施例，但对于本领域技术人员来说将明显的是，在不脱离本公开的由所附权利要求限定的范围的情况下，可进行修改和变形。

Claims (32)

1.一种半导体封装件，包括：
第一连接结构，具有第一表面和与所述第一表面相对的第二表面并且包括一个或更多个第一重新分布层；
第一半导体芯片，设置在所述第一连接结构的所述第一表面上，所述第一半导体芯片的设置有所述第一半导体芯片的第一连接焊盘的表面面对所述第一连接结构的所述第一表面；
第二半导体芯片，设置在所述第一连接结构的所述第二表面上，所述第二半导体芯片的设置有所述第二半导体芯片的第二连接焊盘的表面面对所述第一连接结构的所述第二表面；
第三半导体芯片，设置在所述第一连接结构的所述第二表面上，所述第三半导体芯片的设置有所述第三半导体芯片的第三连接焊盘的表面面对所述第一连接结构的所述第二表面；以及
第一无源组件，设置在所述第二半导体芯片和所述第三半导体芯片之间且位于所述第一连接结构的所述第二表面上，
其中，所述第一连接结构包括：第一区域，包括在所述半导体封装件的厚度方向上与所述第一无源组件重叠的区域；以及第二区域，包括在所述半导体封装件的所述厚度方向上分别与所述第二半导体芯片的至少一部分和所述第三半导体芯片的至少一部分重叠的区域，
所述第一区域设置在所述第二区域之间，并且
所述一个或更多个第一重新分布层在所述第一区域中包括电力图案和接地图案中的至少一者并且在所述第二区域中包括信号图案。
2.根据权利要求1所述的半导体封装件，其中，所述第一区域还包括在所述半导体封装件的所述厚度方向上分别与所述第二半导体芯片的至少其它部分和所述第三半导体芯片的至少其它部分重叠的区域。
3.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片和所述第三半导体芯片中的每个被设置为在所述半导体封装件的所述厚度方向上与所述第一半导体芯片的至少一部分在所述第二区域中重叠，并且
所述第一连接焊盘的一部分通过所述一个或更多个第一重新分布层的位于所述第二区域中的所述信号图案电连接到所述第二连接焊盘和所述第三连接焊盘中的每者的一部分。
4.根据权利要求3所述的半导体封装件，其中，所述第一无源组件以及所述第一连接焊盘、所述第二连接焊盘和所述第三连接焊盘中的每者的其他部分电连接到所述电力图案和所述接地图案中的至少一者。
5.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片中的每个为构成应用处理器的一些功能或全部功能的芯片。
6.根据权利要求5所述的半导体封装件，所述半导体封装件还包括：
模制材料，设置在所述第一连接结构的所述第二表面上，覆盖所述第二半导体芯片、所述第三半导体芯片和所述第一无源组件中的每个的至少一部分；
贯穿布线，贯穿所述模制材料的至少一部分，电连接到所述一个或更多个第一重新分布层；
存储器封装件，设置在所述模制材料上；以及
第二电连接金属，使所述贯穿布线和所述存储器封装件彼此电连接。
7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第一框架，设置在所述第一连接结构的所述第一表面上，并且具有设置有所述第一半导体芯片的第一贯穿部，
其中，所述第一框架包括电连接到所述一个或更多个第一重新分布层的一个或更多个布线层。
8.根据权利要求7所述的半导体封装件，其中，所述第一贯穿部呈底表面上设置有阻挡层的盲腔的形式，并且
所述第一半导体芯片设置在所述第一贯穿部中，所述第一半导体芯片的与所述第一半导体芯片的设置有所述第一连接焊盘的表面相对的表面附着到所述阻挡层。
9.根据权利要求8所述的半导体封装件，所述半导体封装件还包括：
包封剂，设置在所述第一连接结构的所述第一表面上，覆盖所述第一框架和所述第一半导体芯片中的每个的至少一部分；
钝化层，设置在所述第一框架的与所述第一框架的设置有所述第一连接结构的一侧相对的一侧上，并且具有分别使所述布线层的部分暴露的多个开口；以及
多个电连接金属，分别设置在所述多个开口上并且电连接到所述布线层的暴露的部分。
10.根据权利要求7所述的半导体封装件，其中，所述第一贯穿部呈贯穿所述第一框架的通孔的形式，并且
所述第一半导体芯片设置在所述第一贯穿部中。
11.根据权利要求10所述的半导体封装件，所述半导体封装件还包括：
包封剂，设置在所述第一连接结构的所述第一表面上，并覆盖所述第一框架和所述第一半导体芯片中的每个的至少一部分；
背侧布线层，设置在所述包封剂上；
背侧过孔，贯穿所述包封剂的至少一部分并且使所述一个或更多个布线层和所述背侧布线层彼此电连接；
钝化层，覆盖所述背侧布线层的至少一部分并且具有分别使所述背侧布线层的部分暴露的多个开口；以及
多个第一电连接金属，分别设置在所述多个开口上并且电连接到暴露的所述背侧布线层。
12.根据权利要求10所述的半导体封装件，其中，所述第一框架包括：第一绝缘层，与所述第一连接结构的所述第一表面接触；第一布线层，嵌在所述第一绝缘层中同时与所述第一连接结构的所述第一表面接触；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一布线层的一侧相对的一侧上；第二绝缘层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一布线层的所述一侧相对的一侧上，并覆盖所述第二布线层的至少一部分；以及第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第二布线层的一侧相对的一侧上，并且
所述第一绝缘层的与所述第一连接结构的所述第一表面接触的表面相对于所述第一布线层的与所述第一连接结构的所述第一表面接触的表面具有台阶。
13.根据权利要求10所述的半导体封装件，其中，所述第一框架包括：第一绝缘层；第一布线层和第二布线层，分别设置在所述第一绝缘层的两个表面上；第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的两个表面上，覆盖所述第一布线层和所述第二布线层中的每个的至少一部分；第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌有所述第一布线层的一侧相对的一侧上；以及第四布线层，设置在所述第三绝缘层的与所述第三绝缘层的嵌有所述第二布线层的一侧相对的一侧上，并且
所述第一绝缘层的厚度大于所述第二绝缘层和所述第三绝缘层中的每个的厚度。
14.根据权利要求7所述的半导体封装件，所述半导体封装件还包括：
至少一个第二无源组件，设置在所述第一框架中并且电连接到所述一个或更多个布线层的至少一部分。
15.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第四半导体芯片，与所述第一半导体芯片并排地设置在所述第一连接结构的所述第一表面上，所述第四半导体芯片的设置有所述第四半导体芯片的第四连接焊盘的表面面对所述第一连接结构的所述第一表面；以及
第一框架，设置在所述第一连接结构的所述第一表面上，并具有分别设置有所述第一半导体芯片和所述第四半导体芯片的第一贯穿部和第二贯穿部，
其中，所述第一框架包括电连接到所述一个或更多个第一重新分布层的一个或更多个布线层。
16.根据权利要求15所述的半导体封装件，其中，所述第一无源组件在所述半导体封装件的所述厚度方向上与位于所述第一框架的所述第一贯穿部和所述第二贯穿部之间的区域的至少一部分重叠，并且
所述一个或更多个布线层在所述第一贯穿部和所述第二贯穿部之间的所述区域中包括电连接到所述第一无源组件的电力图案和接地图案中的至少一者。
17.根据权利要求15所述的半导体封装件，其中，所述第二半导体芯片和所述第三半导体芯片以及所述第一无源组件中的每个按照表面安装形式设置在所述第一连接结构的所述第二表面上。
18.根据权利要求15所述的半导体封装件，其中，所述第二半导体芯片和所述第三半导体芯片以及所述第一无源组件一起被封装以按照层叠封装的形式设置在所述第一连接结构的所述第二表面上。
19.根据权利要求18所述的半导体封装件，所述半导体封装件还包括：第二连接结构，设置在所述第一连接结构的所述第二表面上以与所述第一连接结构间隔开，并包括一个或更多个第二重新分布层，所述第二半导体芯片和所述第三半导体芯片设置在所述第二连接结构上；以及第二框架，设置在所述第二连接结构上，具有第三贯穿部和第四贯穿部，所述第二半导体芯片和所述第三半导体芯片分别设置在所述第三贯穿部和所述第四贯穿部处，并且所述第一无源组件嵌在所述第二框架中，并且
所述一个或更多个第一重新分布层和所述一个或更多个第二重新分布层通过设置在所述第一连接结构和所述第二连接结构之间的多个第二电连接金属电连接。
20.根据权利要求19所述的半导体封装件，其中，所述第二框架包括彼此电连接的一个或更多个布线层，
存储器封装件设置在所述第二框架上，
所述存储器封装件通过第三电连接金属电连接到所述第二框架的所述布线层，并且
所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片和所述第四半导体芯片中的每个是构成应用处理器的一些功能或全部功能的芯片。
21.根据权利要求1所述的半导体封装件，其中，所述一个或更多个第一重新分布层在所述第一区域中的电力图案和接地图案所占据的面积大于信号图案所占据的面积，并且在所述第二区域中的信号图案所占据的面积大于电力图案和接地图案所占据的面积。
22.一种半导体封装件，包括：
连接结构，具有第一表面和与所述第一表面相对的第二表面并且包括重新分布层；
第一框架，设置在所述连接结构的所述第一表面上，具有通过所述第一框架的第一区域彼此间隔开的第一贯穿部和第二贯穿部，并且包括连接到所述重新分布层的布线层；
第一半导体芯片和第二半导体芯片，分别设置在所述第一贯穿部和所述第二贯穿部中且位于所述第一表面上，所述第一半导体芯片的连接焊盘和所述第二半导体芯片的连接焊盘面对所述第一表面；以及
无源组件，设置在所述第一框架的所述第一区域之上，
其中，所述连接结构设置在所述无源组件和所述第一区域之间，
位于所述第一框架的所述第一区域中的所述布线层包括连接到电力和地的图案，并且
位于所述第一框架的所述第一区域外部的所述布线层包括传输信号的图案。
23.根据权利要求22所述的半导体封装件，其中，所述布线层在所述第一区域中的连接到电力和地的所述图案占据的面积大于传输信号的所述图案占据的面积，并且在所述第一区域的外部的传输信号的所述图案占据的面积大于连接到电力和地的所述图案占据的面积。
24.根据权利要求22所述的半导体封装件，所述半导体封装件还包括设置在所述第二表面上的第三半导体芯片和第四半导体芯片，所述第三半导体芯片的连接焊盘和所述第四半导体芯片的连接焊盘面对所述第二表面，
其中，所述无源组件设置在所述第三半导体芯片和所述第四半导体芯片之间。
25.根据权利要求24所述的半导体封装件，其中，所述第一半导体芯片和所述第三半导体芯片在所述半导体封装件的厚度方向上彼此至少部分重叠，并且所述第二半导体芯片和所述第四半导体芯片在所述半导体封装件的所述厚度方向上彼此至少部分重叠。
26.根据权利要求24所述的半导体封装件，其中，所述第一半导体芯片、所述第二半导体芯片、所述第三半导体芯片和所述第四半导体芯片中的每个为构成应用处理器的一些功能或全部功能的芯片。
27.根据权利要求24所述的半导体封装件，所述半导体封装件还包括覆盖所述第三半导体芯片和所述第四半导体芯片以及所述无源组件的树脂层。
28.根据权利要求24所述的半导体封装件，所述半导体封装件还包括第二框架，所述第二框架具有设置有所述第三半导体芯片和所述第四半导体芯片的至少一个通孔。
29.根据权利要求28所述的半导体封装件，所述半导体封装件还包括设置在所述第三半导体芯片和所述第四半导体芯片上的存储器封装件，
所述存储器封装件电连接到所述第二框架的布线层。
30.根据权利要求22所述的半导体封装件，所述半导体封装件还包括：
钝化层，具有多个开口；以及
多个电连接金属，分别设置在所述多个开口上并且电连接到所述布线层。
31.根据权利要求22所述的半导体封装件，其中，所述第一贯穿部和所述第二贯穿部中的每个为底表面上设置有阻挡层的盲腔，
所述第一半导体芯片的与所述第一半导体芯片的设置有连接焊盘的表面相对的表面附着到所述第一贯穿部中的所述阻挡层，并且
所述第二半导体芯片的与所述第二半导体芯片的设置有连接焊盘的表面相对的表面附着到所述第二贯穿部中的所述阻挡层。
32.根据权利要求22所述的半导体封装件，其中，所述第一贯穿部和所述第二贯穿部中的每个为贯穿所述第一框架的通孔。
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