TWI787496B - 半導體封裝 - Google Patents

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semiconductor
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semiconductor wafer
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李潤泰
金漢
金亨俊
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

一種半導體封裝包括：第一連接結構，具有第一表面及 第二表面且包括一或多個第一重佈線層；第一半導體晶片，配置於第一表面上；第二半導體晶片，配置於第二表面上；第三半導體晶片，配置於第二表面上；以及至少一個第一被動組件，在第二表面上配置於第二半導體晶片與第三半導體晶片之間。當自上方觀察時，第一連接結構可包括第一區域及第二區域，第一區域包括與第一被動組件交疊的區域，第二區域包括分別與第二半導體晶片及第三半導體晶片的至少部分交疊的區域。第一區域可配置於第二區域之間。第一重佈線層可包括位於第一區域中的電源圖案及接地圖案中的至少一者且包括位於第二區域中的訊號圖案。

Description

半導體封裝 [相關申請案的交叉參考]
本申請案主張2019年2月14日在韓國智慧財產局中申請的韓國專利申請案第10-2019-0017069號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
本揭露是有關於一種半導體封裝。
隨著智慧型電子裝置的近期發展，用於此類智慧型電子裝置中的組件的規格增加了。舉例而言，智慧型電子裝置的應用處理器(application processor，AP)即核心晶片的規格正快速發展。近來，已應用疊層封裝(package-on-package，PoP)技術來滿足此種高規格。疊層封裝(PoP)可端視應用領域而被設計成各種結構。根據先前技術的應用處理器封裝具有在封裝應用處理器晶片之後，訊號及電力藉由位於應用處理器晶片之外的扇出區域中的通路而被傳輸至記憶體封裝的結構。在具體結構的情形中，已端視製造商而採用不同的封裝結構。
本揭露的態樣將提供一種多個半導體晶片可被封裝以 具有最佳訊號及電力特性的封裝結構。
本揭露的一個提議是將半導體晶片及被動組件於包括至少一個重佈線層的連接結構的相對側處最佳地排列並封裝，且端視其排列來設計連接結構的重佈線層的訊號圖案、電源圖案及/或接地圖案的佈局。
根據本揭露的態樣，一種半導體封裝包括：第一連接結構，具有第一表面及與所述第一表面相對的第二表面，且包括一或多個第一重佈線層；第一半導體晶片，以使上面配置有所述第一半導體晶片的第一連接墊的表面面對所述第一連接結構的所述第一表面的方式配置於所述第一連接結構的所述第一表面上；第二半導體晶片，以使上面配置有所述第二半導體晶片的第二連接墊的表面面對所述第一連接結構的所述第二表面的方式配置於所述第一連接結構的所述第二表面上；第三半導體晶片，以使上面配置有所述第三半導體晶片的第三連接墊的表面面對所述第一連接結構的所述第二表面的方式配置於所述第一連接結構的所述第二表面上；以及至少一個第一被動組件，在所述第一連接結構的所述第二表面上配置於所述第二半導體晶片與所述第三半導體晶片之間。當自上方觀察時，所述第一連接結構可包括第一區域及第二區域，所述第一區域包括在所述半導體封裝的厚度方向上與所述第一被動組件交疊的區域，所述第二區域包括在所述半導體封裝的所述厚度方向上分別與所述第二半導體晶片及所述第三半導體晶片的至少部分交疊的區域。所述第一區域可配置於所述第 二區域之間。所述一或多個第一重佈線層可包括位於所述第一區域中的電源圖案及接地圖案中的至少一者，且包括位於所述第二區域中的訊號圖案。
根據本揭露的另一態樣，一種半導體封裝包括：連接結構，具有第一表面及與所述第一表面相對的第二表面，且包括重佈線層；第一框架，配置於所述連接結構的所述第一表面上，具有藉由所述第一框架的第一區域彼此間隔開的第一穿透部分及第二穿透部分，且包括連接至所述重佈線層的配線層；第一半導體晶片及第二半導體晶片，分別配置於所述第一表面上的所述第一穿透部分及所述第二穿透部分中，所述第一半導體晶片及所述第二半導體晶片的連接墊面對所述第一表面；以及被動組件，配置於所述第一框架的所述第一區域上。所述連接結構配置於所述被動組件與所述第一區域之間，所述框架的所述第一區域中的所述配線層包括連接至電源及接地的圖案，且所述框架的所述第一區域之外的所述配線層包括傳送訊號的圖案。
100A、200A、500A:半導體封裝/封裝
100B、100C、100D、100E、200B、200C、200D、200E、500B、500C、500D、500E、500F、500G、1121:半導體封裝
110、210:框架
110H:穿透部分
111a、211a、311a:絕緣層/第一絕緣層
111b、211b、311b:絕緣層/第二絕緣層
111c、211c、311c:絕緣層/第三絕緣層
112a、212a、312a:配線層/第一配線層
112b、212b、312b:配線層/第二配線層
112bM、212bM、312bM、412M:終止元件層
112c、212c、312c:配線層/第三配線層
112d、212d、312d:配線層/第四配線層
113a:配線通孔層/第一配線通孔層
113b:配線通孔層/第二配線通孔層
113c:配線通孔層/第三配線通孔層
115、215、315:金屬層
120:第一半導體晶片/半導體晶片
120B、220aB、320aB:第一電性連接凸塊
120P、220aP、320aP:第一連接墊
1101、2121、2221:本體
125、225、325、425:黏合構件
130、230、2130:包封體
132、232、332:背側配線層
133、233、333:背側通孔
140、240:連接結構
141、241、341、411a、411b、411c:絕緣層
142:重佈線層/最上重佈線層
143、243:連接通孔
150、250、350:第一鈍化層
161、220b、320b:第二半導體晶片
161B、220bB、320bB:第二電性連接凸塊
161P、220bP、320bP:第二連接墊
161r、162r、261r、262r、460、2280:底部填充樹脂
161s、162s、261s、262s:低熔點金屬
162、261、420a:第三半導體晶片
162B、261B、420aB:第三電性連接凸塊
162P、261P、420aP:第三連接墊
170、270:被動組件
170A、270A:第一被動組件
170B、270B、370:第二被動組件
180、280、380:第二鈍化層
190、290:電性連接金屬
191、291、2290:模製材料
193、293:穿透配線
195、295:第二電性連接金屬
197、297、497:記憶體封裝
210H1:第一穿透部分
210H2:第二穿透部分
213a、313a:通孔層/配線通孔層/第一配線通孔層
213b、313b:通孔層/配線通孔層/第二配線通孔層
213c、313c:通孔層/配線通孔層/第三配線通孔層
220a、320a:第一半導體晶片
242、2142:重佈線層
262、420b:第四半導體晶片
262B、420bB:第四電性連接凸塊
262P、420bP:第四連接墊
300A、300B、300C、300D、300E、300F、300G:第一封裝結構
310:第一框架/框架
310H1:第一穿透部分/穿透部分
310H2:第二穿透部分/穿透部分
330:第一包封體/包封體
340:第一連接結構/連接結構
342:第一重佈線層/重佈線層/最上重佈線層
343:第一連接通孔/連接通孔
390:第一電性連接金屬/電性連接金屬
400A、400B、400C、400D、400E、400F、400G:第二封裝結構
410:第二框架/框架
410H1:第三穿透部分
410H2:第四穿透部分
412:附加配線層
412a、412b、412c、412d:配線層
413:附加配線通孔
413a、413b、413c:配線通孔層
430:第二包封體
440:第二連接結構/連接結構
441:第二絕緣層
442:第二重佈線層/最下重佈線層
443:第二連接通孔
450:第三鈍化層
470:被動組件/第一被動組件
490:第三電性連接金屬/電性連接金屬
495:第四鈍化層
498:第四電性連接金屬
1000:電子裝置
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1110:母板
1120:電子組件
1130:照相機模組
2100:扇出型半導體封裝
2120、2220:半導體晶片
2122、2222:連接墊
2140、2240:連接構件
2141、2241:絕緣層
2143、2243:通孔
2150、2223、2250:鈍化層
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2301、2302:球柵陣列基板
I-I'、II-II'、III-III'、IV-IV'、V-V'、VI-VI':線
R1:第一區域
R2:第二區域
R3:區域/第三區域
R4:第四區域
R5:第五區域
藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及優點，在附圖中：
圖1為示意性地示出電子裝置系統的實例的方塊圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出半導體封裝的實例的剖面圖。
圖10為沿圖9所示半導體封裝的線I-I'所截取的平面示意圖。
圖11為沿圖9所示半導體封裝的線II-II'所截取的平面示意圖。
圖12為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
圖13為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
圖14為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
圖15為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
圖16為示意性地示出半導體封裝的另一實例的剖面圖。
圖17為沿圖16所示半導體封裝的線III-III'所截取的平面示 意圖。
圖18為沿圖16所示半導體封裝的線IV-IV'所截取的平面示意圖。
圖19為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
圖20為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
圖21為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
圖22為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
圖23為示意性地示出半導體封裝的另一實例的剖面圖。
圖24為沿圖23所示半導體封裝的線V-V'所截取的平面示意圖。
圖25為沿圖23所示半導體封裝的線VI-VI'所截取的平面示意圖。
圖26為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
圖27為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
圖28為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
圖29為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
圖30為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
圖31為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
在下文中，將參照附圖闡述本揭露的實施例如下。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器 (analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可 包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但不限於此。所述電子裝置未必限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等， 形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如，輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以進行快速的訊號傳輸同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內，因此扇入型半導體封裝具有顯著的空 間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由球柵陣列基板2301重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入球柵陣列基板2302中的狀態下，由球 柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在其嵌入球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中， 半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成具有較使用球柵陣列基板的扇入型半導體封裝的厚度小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外， 扇出型電子組件封裝具有優異的熱特性及電性特性，使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板(PCB)的一般疊層封裝(POP)類型的形式更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其是與例如球柵陣列基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照附圖闡述多個半導體晶片可被封裝以具有最佳訊號及電力特性的封裝結構。
圖9為示出半導體封裝的實例的剖面圖。圖10為沿圖9所示半導體封裝的線I-I'所截取的平面示意圖，且圖11為沿圖9所示半導體封裝的線II-II'所截取的平面示意圖。
參照圖9至圖11，半導體封裝100A包括：連接結構140，具有被配置成彼此相對的頂表面及底表面；框架110，配置於連接結構140的底表面上，具有穿透部分110H；第一半導體晶片120，在連接結構140的底表面上配置於穿透部分110H中；包封體130，配置於連接結構140的底表面上，覆蓋框架110及第一半導體晶片120中的每一者的至少一部分，且填充穿透部分110H的至少一部分；第一鈍化層150，配置於連接結構140的頂表面 上；第二半導體晶片161及第三半導體晶片162，分別配置於第一鈍化層150上；至少一個被動組件170，在第一鈍化層150上配置於第二半導體晶片161與第三半導體晶片162之間；模製材料191，配置於第一鈍化層150上，覆蓋第二半導體晶片161及第三半導體晶片162以及被動組件170中的每一者的至少一部分；第二鈍化層180，配置於框架110的下側處；以及多個電性連接金屬190，分別配置於第二鈍化層180的多個開口中。
連接結構140包括一或多個重佈線層142。第一半導體晶片120以使上面配置有第一連接墊120P的表面面對連接結構140的底表面的方式配置於連接結構140的底表面上。第二半導體晶片161及第三半導體晶片162以使上面配置有第二連接墊161P及第三連接墊162P的表面分別面對連接結構140的頂表面的方式配置於連接結構140的頂表面上。當自上方觀察時，第一連接結構140具有第一區域R1及第二區域R2，第一區域R1包括與被動組件170交疊的區域，第二區域R2包括分別與第二半導體晶片161及第三半導體晶片162的至少部分交疊的區域。自上方觀察是指在半導體封裝100A的厚度方向或層疊方向上觀察。半導體封裝100A的厚度方向或層疊方向可平行於半導體晶片(例如第一半導體晶片120、第二半導體晶片161及第三半導體晶片162中的一者)的厚度方向。第一區域R1配置於第二區域R2之間。當自上方觀察時，第一區域R1可與第二半導體晶片161及第三半導體晶片162中的每一者的至少另一部分交疊。重佈線層142於第一區域 R1中主要包括電源圖案及/或接地圖案，且於第二區域R2中主要包括訊號圖案。舉例而言，在第一區域R1中，由重佈線層142的傳送電力的圖案及重佈線層142的連接至接地的圖案佔用的面積大於由重佈線層142的傳送訊號的圖案佔用的面積。在第二區域R2中的每一者中，由重佈線層142的傳送訊號的圖案佔用的面積大於由重佈線層142的傳送電力的圖案以及重佈線層142的連接至接地的圖案佔用的面積。
近來，已應用各種方法來提高智慧型電子裝置的應用處理器(AP)、即核心組件的效能。所述方法中的一種方法是應用處理器的功能分區。舉例而言，當晶粒在功能上被劃分以設計成半導體晶片且根據最佳製程及特性來封裝所述半導體晶片時，相較於根據先前技術的單一應用處理器而言可實施提高的效能。然而，需要高科技封裝方法。因此，需要一種多個分開的半導體晶片可被封裝以具有最佳訊號及電力特性的新型封裝結構。
有鑒於上述，根據例示性實施例的半導體封裝100A包括執行不同功能的第一半導體晶片120以及第二半導體晶片161及第三半導體晶片162。第一半導體晶片120以及第二半導體晶片161及第三半導體晶片162分別採用以下方式配置於包括一或多個重佈線層142的連接結構140的相對側上：使第一連接墊120P以及第二連接墊161P及第三連接墊162P被配置成彼此相對且其間插置有連接結構140。至少一個被動組件170在連接結構140的頂表面上配置於第二半導體晶片161與第三半導體晶片162之 間。連接結構140的重佈線層142被設計成與第一半導體晶片120、第二半導體晶片161及第三半導體晶片162以及被動組件170的排列對應。更具體而言，電源圖案及/或接地圖案主要被設計成位於主要配置有被動組件170的第一區域R1中，且訊號圖案主要被設計成位於主要配置有第二半導體晶片161及第三半導體晶片162的第二區域R2中。因此，可在其之間提供最佳訊號及電力通路以改善封裝的訊號及電力特性。
當自上方觀察時，第二半導體晶片161及第三半導體晶片162中的每一者的至少一部分被配置成與第一半導體晶片120交疊。在此種情形中，第一連接墊120P的一部分藉由重佈線層142的位於第二區域R2中的訊號圖案電性連接至第二連接墊161P及第三連接墊162P中的每一者的一部分。被動組件170以及第一連接墊120P、第二連接墊161P及第三連接墊162P中的每一者的另一部分電性連接至重佈線層142的位於第一區域R1中的電源圖案及/或接地圖案。因此，第一半導體晶片120以及第二半導體晶片161及第三半導體晶片162可容許訊號藉由連接結構140的第二區域R2中的重佈線層142的訊號圖案以及對應的連接通孔143進行垂直連接。另外，可自最佳距離向被動組件170供應電力。因此，可將訊號及電力特性最佳化。
第一半導體晶片120、第二半導體晶片161及第三半導體晶片162中的每一者可為對應用處理器(AP)的功能進行劃分的晶片。舉例而言，第一半導體晶片120、第二半導體晶片161 及第三半導體晶片162中的每一者可為構成應用處理器(AP)的一些功能或全部功能的晶片。在半導體封裝100A中，第一半導體晶片120、第二半導體晶片161及第三半導體晶片162可與被動組件170一起以特定形式配置，且連接結構140的重佈線層142及連接通孔143可根據所述特定形式來設計。因此，相較於根據先前技術的應用處理器被封裝於單一單元中的情形而言，可更容易地實施具有改善的訊號及電力特性的封裝100A。
框架110包括多個絕緣層111a、111b及111c、多個配線層112a、112b、112c及112d以及多個配線通孔層113a、113b及113c。框架110的穿透部分110H呈具有上面配置有終止元件層112bM的底表面的盲腔(blind cavity)形式。第一半導體晶片120以使與上面配置有第一連接墊120P的表面相對的底表面經由黏合構件125等貼附至終止元件層112bM的方式配置於盲腔型穿透部分110H上。因此，當配置更嚴重地產生熱量的第一半導體晶片120時，熱量容易藉由終止元件層112bM輻射至半導體封裝100A的下側。舉例而言，當將半導體封裝100A安裝於未示出的印刷電路板上時，熱量可容易輻射至印刷電路板。在所述多個配線層112a、112b、112c及112d中，至少一個配線層112d可被配置於較終止元件層112bM低的位置中。由於配線層112d可用作背側配線層，因此不需要額外的背側製程。
在下文中，將更詳細地闡述根據例示性實施例的半導體封裝100A中所包括的組件。
框架110可根據詳細材料來進一步提高封裝100A的剛性，且可用於確保包封體130的厚度均勻性等。由於框架110包括配線層112a、112b、112c及112d以及配線通孔層113a、113b及113c，因此框架110可用作電性連接構件。框架110包括配置於較第一半導體晶片120的後表面低的位置中的配線層112d，無需形成背側配線層的額外製程即可提供用於第一半導體晶片120的背側配線層。框架110具有形成有終止元件層112bM的盲腔型穿透部分110H，且第一半導體晶片120的後表面經由此項技術中已知的黏合構件125(例如晶粒貼附膜(die attach film，DAF))貼附至終止元件層112bM。終止元件層112bM可為金屬板以易於將由第一半導體晶片120產生的熱量輻射至封裝100A的下側。穿透部分110H可藉由噴砂製程形成，且具有預定傾斜角。在此種情形中，第一半導體晶片120可更容易配置。儘管圖式中未示出，然而可在框架110的穿透部分110H的壁表面上配置未示出的金屬層。可藉由金屬層來改善電磁屏蔽效果及熱輻射效果。
框架110包括：第一絕緣層111a；第一配線層112a，配置於第一絕緣層111a的頂表面上；第二配線層112b，配置於第一絕緣層111a的底表面上；第二絕緣層111b，配置於第一絕緣層111a的頂表面上以覆蓋第一配線層112a的至少一部分；第三配線層112c，配置於第二絕緣層111b的頂表面上；第三絕緣層111c，配置於第一絕緣層111a的底表面上以覆蓋第二配線層112b的至少一部分；以及第四配線層112d，配置於第三絕緣層111c的底表面 上。框架110更包括：第一配線通孔層113a，貫穿第一絕緣層111a並將第一配線層112a與第二配線層112b彼此電性連接；第二配線通孔層113b，貫穿第二絕緣層111b並將第一配線層112a與第三配線層112c彼此電性連接；以及第三配線通孔層113c，貫穿第三絕緣層111c並將第二配線層112b與第四配線層112d彼此電性連接。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可彼此電性連接。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中的每一者亦可端視詳細功能而電性連接至連接結構140的重佈線層142。
終止元件層112bM配置於第一絕緣層111a的底表面上，且具有被第三絕緣層111c覆蓋的底表面、以及頂表面。終止元件層112bM的頂表面的至少一部分被穿透部分110H暴露出。穿透部分110H貫穿第一絕緣層111a及第二絕緣層111b，而不穿透第三絕緣層111c。然而，此僅為實例，且終止元件層112bM可配置於第三絕緣層111c的下側上，以貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c。在終止元件層112bM中，接觸第一絕緣層111a的邊緣區域的厚度可大於自第一絕緣層111a被穿透部分110H暴露出的區域的厚度。此乃因終止元件層112bM的被暴露區域的一部分亦可在噴砂製程期間被移除。
終止元件層112bM可為包含例如鈦(Ti)、銅(Cu)等金屬的金屬板。然而，終止元件層112bM的材料不限於此，且終止元件層112bM可包含在噴砂製程中蝕刻速率低於例如銅(Cu) 等金屬的材料。舉例而言，終止元件層112bM可為包含絕緣材料的絕緣膜。更具體而言，終止元件層112bM可為例如包含感光性聚合物的乾膜光阻(dry film photoresist，DFR)。
絕緣層111a、111b及111c可由絕緣材料形成。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當使用例如預浸體等高剛性材料時，框架110可用作用於控制封裝100A的翹曲的支撐構件、或核心構件。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c中的每一者的厚度。此乃因第一絕緣層111a可基本上具有相對較大的厚度以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成更大數目的配線層112c及112d。自類似觀點，貫穿第一絕緣層111a的第一配線通孔層113a的配線通孔的平均直徑及高度可大於貫穿第二絕緣層111b及第三絕緣層111c的第二配線通孔層113b及第三配線通孔層113c中的每一者的配線通孔的平均直徑及高度。
配線層112a、112b、112c及112d與配線通孔層113a、113b及113c一起可提供上下電性連接通路。形成配線層112a、 112b、112c及112d中的每一者的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。配線層112a、112b、112c及112d可端視其設計而執行各種功能。舉例而言，可包括接地圖案、電源圖案、訊號圖案等。接地圖案及訊號圖案可包括配線及接墊。訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。
配線層112a、112b、112c及112d中的每一者的厚度可大於連接結構140的重佈線層142的厚度。框架110可藉由板製程以面板級來形成，以使配線層112a、112b、112c及112d中的每一者亦可被形成為具有更大的尺寸。同時，連接結構140需要例如精密間距等精密設計，以使重佈線層142可被形成為具有相對較小的尺寸。
配線通孔層113a、113b及113c電性連接配置於不同層上的配線層112a、112b、112c及112d，以在框架110中形成電性通路。可使用上述金屬材料作為形成配線通孔層113a、113b及113c的材料。配線通孔層113a、113b及113c中的每一者的配線通孔可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。第一配線通孔層113a的配線通孔可具有圓柱剖面形狀或沙漏剖面形狀，且第二配線通孔層113b及第三配線通孔層113c中的每一者的配線通孔可具有錐形剖面形狀。在此種情形中，第二配線通孔層113b及第三配線通孔層113c中的每一者的 配線通孔可具有基於第一絕緣層111a為呈相反方向的錐形的剖面形狀。
第一半導體晶片120可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。第一半導體晶片120可為例如處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式化閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器(AP)。然而，本揭露不限於此，且第一半導體晶片120可為對應用處理器(AP)的一些功能進行劃分的晶片，例如中央處理器(CPU)、圖形處理器(GPU)、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器及/或微控制器，或者可為對本文中未提及的其他功能進行劃分的晶片。
第一半導體晶片120可為基於主動晶圓而形成的晶粒。第一半導體晶片120的本體的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體上可形成各種電路。第一連接墊120P可將半導體晶片120電性連接至其他組件。形成第一連接墊120P的材料可為例如銅(Cu)、鋁(Al)等金屬材料。可在本體上形成未示出的鈍化層，以暴露出第一連接墊120P。鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在需要的位置處進一步配置未示出的絕緣層等。第一半導體晶片120可為裸露晶粒，但可為在上面配置有第一連接墊 120P的表面(例如，主動面)上進一步配置未示出的附加重佈線的封裝晶粒。
第一半導體晶片120可更包括連接至第一連接墊120P的第一電性連接凸塊120B。第一電性連接凸塊120B可由銅(Cu)等形成。半導體封裝100A可在包封體130上經受研磨製程。因此，包封體130的上表面即第三配線層112c(框架110的最上配線層)的接觸連接通孔143的表面可與第一電性連接凸塊120B的接觸連接通孔143的表面共面。用語「共面」是指包括取決於製程誤差的細微差異的概念。因此，將第一電性連接凸塊120B連接至重佈線層142的連接通孔143的高度可相同於將第三配線層112c連接至重佈線層142的連接通孔143的高度。用語「相同」亦是指包括取決於製程誤差的細微差異的概念。如上所述，當上面形成有連接結構140的表面是平坦表面時，絕緣層141可被形成為平坦的。因此，可更精密地形成重佈線層142、連接通孔143等。根據需要，可在第三配線層112c上配置未示出的附加電性連接金屬以防止銅(Cu)毛邊(burr)等。由於未示出的電性連接金屬被研磨，因此未示出的電性連接金屬的接觸連接通孔143的表面可具有上述關係。
包封體130可保護框架110、第一半導體晶片120等。包封形式不受限制。舉例而言，包封體130可覆蓋上面配置有框架110及第一半導體晶片120的第一連接墊120P的表面，且可填充穿透部分110H的至少一部分。包封體130可填充穿透部分 110H，以根據詳細材料而用作黏合劑並減少彎曲。
包封體130的材料不受限制。舉例而言，可使用絕緣材料作為包封體130的材料。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。根據需要，可使用感光成像包封體(photoimagable encapsulant，PIE)樹脂作為包封體130的材料。
連接結構140可對第一半導體晶片120、第二半導體晶片161及第三半導體晶片162的第一連接墊120P、第二連接墊161P及第三連接墊162P進行重佈線。連接結構140可端視功能而將第一連接墊120P、第二連接墊161P及第三連接墊162P彼此電性連接。連接結構140可端視功能而將第一連接墊120P、第二連接墊161P及第三連接墊162P電性連接至被動組件170。連接結構140可端視功能而將第一連接墊120P、第二連接墊161P及第三連接墊162P電性連接至框架110的配線層112a、112b、112c及112d。數十至數百個第一連接墊120P、第二連接墊161P及第三連接墊162P可被重佈線，且可端視功能而藉由電性連接金屬190進行物理連接及/或電性連接。連接結構140包括絕緣層141；重佈線層142，配置於絕緣層141上；及連接通孔143，貫穿絕緣層141。絕緣層141、重佈線層142及連接通孔143可包括較圖式 所示數目更大數目的層。或者，絕緣層141、重佈線層142及連接通孔143可包括較圖式所示數目更小數目的層。
絕緣層141的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用感光成像介電(PID)材料作為所述絕緣材料。舉例而言，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，可更容易達成連接通孔143的精密間距。即使當絕緣層141包括多個層時，所述多個層的材料亦可彼此相同，且根據需要亦可彼此不同。當絕緣層141包括多個層時，所述多個層彼此整合，使得其之間的邊界可不顯而易見，但不限於此。
重佈線層142可實質上用於對第一連接墊120P、第二連接墊161P及第三連接墊162P進行重佈線，且可提供上述電性連接通路。形成重佈線層142的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層142可端視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。重佈線層142於第一區域R1中主要包括電源圖案及/或接地圖案，且於第二區域R2中主要包括訊號圖案。
連接通孔143可電性連接配置於不同層上的重佈線層142、第一連接墊120P、第二連接墊161P及第三連接墊162P、第三配線層112c等。因此，在連接結構140中形成電性通路。形成 連接通孔143的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔143可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。此外，連接通孔143可具有錐形剖面形狀。錐形方向可相同於第二配線通孔層113b的配線通孔的錐形方向。
第一鈍化層150是用於保護連接結構140不受外部物理及化學損害等的附加組件。第一鈍化層150可包含熱固性樹脂。舉例而言，第一鈍化層150可為ABF，但第一鈍化層150的材料不限於此。第一鈍化層150可具有暴露出最上重佈線層142的至少一部分的多個開口。可存在數十至數萬個開口。開口的數目可大於或小於數十至數萬個。每一開口可包括多個孔洞。
第二半導體晶片161及第三半導體晶片162中的每一者亦可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。第二半導體晶片161及第三半導體晶片162中的每一者可為例如處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器(AP)。然而，本揭露不限於此，且第二半導體晶片161及第三半導體晶片162中的每一者可為對應用處理器(AP)的一些功能進行劃分的晶片，例如中央處理器(CPU)、圖形處理器(GPU)、場域可程式化閘陣列 (FPGA)、數位訊號處理器、密碼處理器、微處理器及/或微控制器，或者可為對本文中未提及的其他功能進行劃分的晶片。作為不受限制的實例，第一半導體晶片120、第二半導體晶片161及第三半導體晶片162可進行組合以構成單一完整的應用處理器(AP)。在此種情形中，第一半導體晶片120可為主晶片，且第二半導體晶片161及第三半導體晶片162可為子晶片。然而，第一半導體晶片120、第二半導體晶片161及第三半導體晶片162不限於此，且第二半導體晶片161及第三半導體晶片162中的每一者可為記憶體，例如揮發性記憶體(DRAM)、非揮發性記憶體(ROM)、快閃記憶體等。
第二半導體晶片161及第三半導體晶片162中的每一者亦可為基於主動晶圓而形成的晶粒。第二半導體晶片161及第三半導體晶片162中的每一者的本體的基礎材料亦可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在第二半導體晶片161及第三半導體晶片162中的每一者的本體上形成各種電路。第二連接墊161P及第三連接墊162P可將第二半導體晶片161及第三半導體晶片162電性連接至其他組件。形成第二連接墊161P及第三連接墊162P的材料亦可為例如銅(Cu)、鋁(Al)等金屬材料。可在第二半導體晶片161及第三半導體晶片162中的每一者的本體上形成未示出的鈍化層，以暴露出第二連接墊161P及第三連接墊162P。鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在需要的位置處進一步配置未示出的絕緣層 等。第二半導體晶片161及第三半導體晶片162中的每一者可為裸露晶粒，但可為在上面配置有第二連接墊161P及第三連接墊162P的表面(例如，主動面)上進一步配置未示出的附加重佈線的封裝晶粒。
第二半導體晶片161及第三半導體晶片162可使用表面安裝技術(surface-mount technology，SMT)以表面安裝形式配置於連接結構140的頂表面上。第二半導體晶片161及第三半導體晶片162可包括分別配置於第二連接墊161P及第三連接墊162P上的第二電性連接凸塊161B及第三電性連接凸塊162B。第二電性連接凸塊161B及第三電性連接凸塊162B亦可由例如銅(Cu)等金屬材料形成。第二半導體晶片161及第三半導體晶片162可分別藉由錫(Sn)或含Sn的合金(例如，例如焊料等低熔點金屬161s及162s)安裝於連接結構140的頂表面上。低熔點金屬161s及162s可分別暴露於第一鈍化層150的多個開口以連接至重佈線層142。低熔點金屬可連接至第二連接墊161P及第三連接墊162P或連接至第二電性連接凸塊161B及第三電性連接凸塊162B。因此，可提供電性連接通路。可分別在第二半導體晶片161及第三半導體晶片162的下側處配置底部填充樹脂161r及162r。底部填充樹脂161r及162r可固定第二半導體晶片161及第三半導體晶片162。底部填充樹脂161r及162r可覆蓋第二連接墊161P及第三連接墊162P中的每一者的至少一部分、第二電性連接凸塊161B及第三電性連接凸塊162B的至少一部分以及低熔點金屬161s及 162s的至少一部分。底部填充樹脂161r及162r中的每一者可為例如環氧樹脂等，但不限於此。
被動組件170可為例如多層陶瓷電容器(MLCC)或低電感陶瓷電容器(low inductance ceramic capacitor，LICC)等晶片型電容器或者例如功率電感器等晶片型電感器。然而，被動組件170不限於此，且可為此項技術中眾所習知的另一種類型的被動組件。舉例而言，被動組件170可為此項技術中眾所習知的晶片型被動組件。用語「晶片型組件」是指例如包括本體、形成於本體內側的內部電極及形成於本體上的外部電極的獨立晶片型組件。被動組件170可為相同類型或不同類型的。被動組件170的數目不受限制，且可端視設計而大於或小於圖式所示被動組件170的數目。被動組件170亦藉由例如焊料等低熔點金屬以表面安裝形式配置。
第二鈍化層180是用於保護框架110不受外部物理及化學損害等的附加組件。第二鈍化層180亦可包含熱固性樹脂。舉例而言，第二鈍化層180可為ABF，但第二鈍化層180的材料不限於此。每一第二鈍化層180可具有暴露出框架110的第四配線層112d即最下配線層的至少一部分的多個開口。可存在數十至數萬個開口。開口的數目可大於或小於數十至數萬個。每一開口可包括多個孔洞。
電性連接金屬190亦為用於將半導體封裝100A電性連接及/或物理連接至外部裝置的附加組件。舉例而言，半導體封裝 100A可藉由電性連接金屬190安裝於電氣裝置的主板上。電性連接金屬190配置於第二鈍化層180的每一開口上。因此，電性連接金屬190可電性連接至被暴露的第四配線層112d。根據需要，可在第二鈍化層180的多個開口上形成未示出的凸塊下金屬。在此種情形中，電性連接金屬190可藉由未示出的凸塊下金屬電性連接至被暴露的第四配線層112d。每一電性連接金屬190可包含低熔點金屬(例如，錫(Sn)或含Sn的合金)。更詳言之，電性連接金屬190可由焊料等形成。然而，此僅為實例，且電性連接金屬190的材料不限於此。
電性連接金屬190可為接腳、球、引腳等。電性連接金屬190可形成為多層式結構或單層式結構。當電性連接金屬190被形成為多層式結構時，電性連接金屬190包含銅柱及焊料。當電性連接金屬190被形成為單層式結構時，電性連接金屬190包含錫-銀焊料或銅。然而，此僅為實例，且電性連接金屬190的結構及材料不限於此。電性連接金屬190的數目、間隔、配置形式等不受限制，而是可由熟習此項技術者端視設計而進行充分地修改。舉例而言，可根據連接墊120P的數目而提供數十至數萬個電性連接金屬190。電性連接金屬190的數目可大於或小於數十至數萬個。
電性連接金屬190中的至少一者可配置於扇出區域中。用語「扇出區域」是指除配置有半導體晶片120的區域之外的區域。舉例而言，半導體封裝100A可為扇出型半導體封裝。扇出型 封裝相較於扇入型封裝而言可具有提高的可靠性，可容許實施多個輸入/輸出(I/O)端子，且可有利於三維(three-dimensional，3D)內連線。此外，相較於球柵陣列(BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可在價格競爭力方面為優越的。
模製材料191是用於保護第二半導體晶片161及第三半導體晶片162以及被動組件170的附加組件。模製材料191可覆蓋第二半導體晶片161及第三半導體晶片162中的每一者的至少一部分以及被動組件170的至少一部分。模製材料191可包含與包封體130的材料不同的材料。舉例而言，模製材料191可為環氧模製成分(epoxy molding component，EMC)。根據需要，可對模製材料191進行研磨以用於第二半導體晶片161及第三半導體晶片162的熱輻射。由於研磨，第二半導體晶片161及第三半導體晶片162的後表面可被暴露出。
圖12為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
參照圖12，根據經修改實施例的半導體封裝100B包括以表面安裝形式配置於連接結構140的頂表面上的第一被動組件170A以及嵌入框架110中的第二被動組件170B。第二被動組件170B端視功能而電性連接至第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中的至少一些。因此，第二被動組件170B亦可端視功能而電性連接至第一連接墊120P、第 二連接墊161P及第三連接墊162P。第二被動組件170B可為例如多層陶瓷電容器(MLCC)及低電感陶瓷電容器(LICC)等晶片型電容器或者例如功率電感器等晶片型電感器。然而，第二被動組件170B不限於此，且可為此項技術中眾所習知的另一種類型的被動組件。第二被動組件170B可為相同類型或不同類型的。被動組件170的數目不受限制，且可端視設計而大於或小於圖式所示被動組件170的數目。
其他說明實質上相同於根據例示性實施例的半導體封裝100A的詳細說明，且此處將被省略。
圖13為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
參照圖13，根據另一經修改實施例的半導體封裝100C更包括以疊層封裝(PoP)形式配置的記憶體封裝197。半導體封裝100C更包括：穿透配線193，貫穿模製材料191以電性連接至記憶體封裝197；以及第二電性連接金屬195，將穿透配線193與記憶體封裝197彼此連接。記憶體封裝197可具有一或多個記憶體晶片配置於配線板上且使用焊線接合(wire bonding)等連接至配線板的結構，但記憶體封裝197的結構不限於此。根據需要，可配置另一類型的封裝而非記憶體封裝197。穿透配線193可為金屬柱，且第二電性連接金屬195可為例如焊料等低熔點金屬。因此，根據另一經修改實施例的半導體封裝100C可為包括應用處理器(AP)及記憶體二者的封裝。
其他說明實質上相同於根據例示性實施例的半導體封裝100A的詳細說明，且此處將被省略。應顯而易見的是，根據另一經修改實施例的半導體封裝100B的特徵可引入至根據另一經修改實施例的半導體封裝100C。舉例而言，半導體封裝100B及100C可彼此組合。
圖14為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
參照圖14，半導體封裝100D包括另一類型的框架110。更具體而言，框架110具有貫穿孔型穿透部分110H，且第一半導體晶片120以使上面配置有第一連接墊120P的表面面對連接結構140的底表面的方式配置於穿透部分110H上。在此種情形中，第一連接墊120P無需附加凸塊即可連接至連接結構140的連接通孔143。在本實施例中，框架110包括：第一絕緣層111a，接觸連接結構140的底表面；第一配線層112a，在接觸連接結構140的底表面的同時嵌入第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與嵌有第一配線層112a的一側相對的一側上；第二絕緣層111b，配置於第一絕緣層111a的與嵌有第一配線層112a的一側相對的一側上，覆蓋第二配線層112b的至少一部分；第三配線層112c，配置於第二絕緣層111b的與嵌有第二配線層112b的一側相對的一側上；第一配線通孔層113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此電性連接；以及第二配線通孔層113b，貫穿第二絕緣層111b且將第二配線層112b 與第三配線層112c彼此電性連接。
第一配線層112a可凹陷於第一絕緣層111a中。舉例而言，第一絕緣層111a的與連接結構140的底表面進行接觸的表面可相對於第一配線層112a的與連接結構140的底表面進行接觸的表面具有台階。在此種情形中，當第一半導體晶片120及框架110使用包封體130來包封時，可抑制包封體材料的滲漏以防止第一配線層112a被包封體材料污染。第一配線層112a、第二配線層112b及第三配線層112c中的每一者的厚度可大於各重佈線層142的厚度。
當為第一配線通孔層113a形成孔洞時，第一配線層112a的一些接墊可用作終止元件。因此，就使第一配線通孔層113a的配線通孔具有上側的寬度小於下側的寬度的錐形形狀的製程而言是有利的。在此種情形中，第一配線通孔層113a的配線通孔可與第二配線層112b的接墊圖案整合在一起。類似地，當形成用於第二配線通孔層113b的孔洞時，第二配線層112b的一些接墊可用作終止元件。因此，就使第二配線通孔層113a的配線通孔具有上側的寬度小於下側的寬度的錐形形狀的製程而言是有利的。在此種情形中，第二配線通孔層113b的配線通孔可與第三配線層112c的接墊圖案整合在一起。
根據需要，可向包封體130的下側引入背側配線層132及背側通孔133。背側通孔133可貫穿包封體130的至少一部分以將第三配線層112c與背側配線層132彼此電性連接。第二鈍化層 180可具有分別暴露出背側配線層132的至少一部分的多個開口。多個電性連接金屬190可電性連接至被暴露的背側配線層132。
背側配線層132亦可用於對第一連接墊120P、第二連接墊161P及第三連接墊162P進行重佈線。形成背側配線層132的材料可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側配線層132亦可端視其對應層的設計而執行各種功能。舉例而言，背側配線層132可包括接地圖案、電源圖案、訊號圖案等。接地圖案及訊號圖案可包括配線及接墊。訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。
背側通孔133可將第三配線層112c與背側配線層132彼此電性連接。形成背側通孔133的材料可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側通孔133可為利用金屬填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。背側通孔133可具有錐形剖面形狀。背側通孔133的錐形方向可相同於第一配線通孔層113a及第二配線通孔層113b中的每一者的配線通孔的錐形方向。
其他說明實質上相同於根據例示性實施例的半導體封裝100A的詳細說明，且此處將被省略。應顯而易見的是，根據經 修改實施例的半導體封裝100B及100C的特徵可引入至根據另一經修改實施例的半導體封裝100D。舉例而言，半導體封裝100B、100C及100D可以各種組合形式彼此組合。
圖15為示意性地示出圖9所示半導體封裝的經修改實例的剖面圖。
參照圖15，半導體封裝100E包括另一類型的框架110。更具體而言，框架110具有貫穿孔型穿透部分110H，且第一半導體晶片120以使上面配置有第一連接墊120P的表面面對連接結構140的底表面的方式配置於穿透部分110H上。在此種情形中，第一連接墊120P可藉由附加凸塊連接至連接結構140的連接通孔143。在本實施例中，框架110包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的兩個表面上；第二絕緣層111b及第三絕緣層111c，分別配置於第一絕緣層111a的兩個表面上，分別覆蓋第一配線層112a及第二配線層112b；第三配線層112c，配置於第二絕緣層111b的與嵌有第一配線層112a的一側相對的一側上；第四配線層112d，配置於第三絕緣層111c的與嵌有第二配線層112b的一側相對的一側上；第一配線通孔層113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此電性連接；第二配線通孔層113b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層112c彼此電性連接；以及第三配線通孔層113c，貫穿第三絕緣層111c且將第二配線層112b與第四配線層112d彼此電性連接。由於框架110包括 更大數目的配線層112a、112b、112c及112d，因此連接結構140可被進一步簡化。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c中的每一者的厚度。第一絕緣層111a可具有相對較大的厚度以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成更大數目的配線層112c及112d。自類似觀點，貫穿第一絕緣層111a的第一配線通孔層113a的配線通孔的高度及平均直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二配線通孔層113b及第三配線通孔層113c中的每一者的配線通孔的高度及平均直徑。第一配線通孔層113a的配線通孔可具有沙漏形狀或圓柱形狀，而第二配線通孔層113b及第三配線通孔層113c的配線通孔可具有為呈相反方向的錐形的形狀。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d中的每一者的厚度可大於重佈線層142的厚度。
類似地，根據需要，可在包封體130的下側上引入背側配線層132及背側通孔133。背側通孔133可貫穿包封體130的至少一部分以將第四配線層112d與背側配線層132彼此電性連接。第二鈍化層180可具有分別暴露出背側配線層132的至少一部分的多個開口。多個電性連接金屬190可電性連接至被暴露的背側配線層132。
根據需要，可在框架110的穿透部分110H的壁表面上配置金屬層115，且金屬層115可被配置成完全覆蓋所述壁表面。 可藉由金屬層115來改善第一半導體晶片120的電磁屏蔽效果及熱輻射效果。
其他說明實質上相同於根據例示性實施例的半導體封裝100A的詳細說明，且此處將被省略。應顯而易見的是，根據另一經修改實施例的半導體封裝100B及100C的特徵可引入至根據另一經修改實施例的半導體封裝100E。舉例而言，半導體封裝100B、100C及100E可以各種組合形式彼此組合。
圖16為示意性地示出半導體封裝的另一實例的剖面圖。圖17為沿圖16所示半導體封裝的線III-III'所截取的平面示意圖，且圖18為沿圖16所示半導體封裝的線IV-IV'所截取的平面示意圖。
參照圖16至圖18，根據另一實施例的半導體封裝200A包括：連接結構240，具有被配置成彼此相對的頂表面及底表面；框架210，配置於連接結構的底表面上，具有第一穿透部分210H1及第二穿透部分210H2；第一半導體晶片220a，在連接結構240的底表面上配置於第一穿透部分210H1處；第二半導體晶片220b，在連接結構240的底表面上配置於第二穿透部分210H2處；包封體230，配置於連接結構240的底表面上，覆蓋框架210的至少一部分以及第一半導體晶片220a及第二半導體晶片220b中的每一者的至少一部分，且填充第一穿透部分210H1及第二穿透部分210H2中的每一者的至少一部分；第一鈍化層250，配置於連接結構240的頂表面上；第三半導體晶片261及第四半導體晶片 262，分別配置於第一鈍化層250上；一或多個被動組件270，在第一鈍化層250上配置於第三半導體晶片261與第四半導體晶片262之間；模製材料291，配置於第一鈍化層250上，覆蓋第三半導體晶片261及第四半導體晶片262的至少一部分以及被動組件270的至少一部分；第二鈍化層280，配置於框架210的下側上；以及多個電性連接金屬290，分別配置於第二鈍化層280的多個開口上。
連接結構240包括一或多個重佈線層242。第一半導體晶片220a及第二半導體晶片220b以使上面配置有第一連接墊220aP及第二連接墊220bP的表面分別面對連接結構240的底表面的方式並排地配置於連接結構240的底表面上。第三半導體晶片261及第四半導體晶片262以使上面配置有第三連接墊261P及第四連接墊262P的表面面對連接結構240的頂表面的方式並排地配置於連接結構240的頂表面上。當自上方觀察時，連接結構240具有第一區域R1及第二區域R2，第一區域R1包括與被動組件270交疊的區域，第二區域R2包括分別與第三半導體晶片261及第四半導體晶片262的至少部分交疊的區域。自上方觀察是指在半導體封裝200A的厚度方向或層疊方向上觀察。半導體封裝200A的厚度方向或層疊方向可平行於半導體晶片(例如第一半導體晶片220a、第二半導體晶片220b、第三半導體晶片261及第四半導體晶片262中的一者)的厚度方向。第一區域R1配置於第二區域R2之間。當自上方觀察時，第一區域R1可與第三半導體晶片261 及第四半導體晶片262中的每一者的至少另一部分交疊。重佈線層242於第一區域R1中主要包括電源圖案及/或接地圖案，且於第二區域R2中主要包括訊號圖案。舉例而言，在第一區域R1中，由重佈線層242的傳送電力的圖案及重佈線層242的連接至接地的圖案佔用的面積大於由重佈線層242的傳送訊號的圖案佔用的面積。在第二區域R2中的每一者中，由重佈線層242的傳送訊號的圖案佔用的面積大於由重佈線層242的傳送電力的圖案以及重佈線層242的連接至接地的圖案佔用的面積。
當自上方觀察時，被動組件270中的至少一者被配置成與框架210的第一穿透部分210H1和第二穿透部分210H2之間的區域R3交疊。框架210的多個配線層212a、212b、212c及212d包括在第一穿透部分210H1與第二穿透部分210H2之間的區域R3中電性連接至被動組件270的電源圖案及/或接地圖案。重佈線層242的第一區域R1中的電源圖案及/或接地圖案電性連接至所述多個配線層212a、212b、212c及212d在第一穿透部分210H1與第二穿透部分210H2之間的區域R3中的電源圖案及/或接地圖案。
半導體封裝200A採用以下方式配置：在包括至少一個重佈線層242的連接結構240的兩側處，能夠執行不同功能的第一半導體晶片220a及第二半導體晶片220b以及第三半導體晶片261及第四半導體晶片262被配置成彼此相對且其之間插置有連接結構240。一或多個被動組件270在連接結構240的頂表面上配置於第三半導體晶片261與第四半導體晶片262之間。連接結構 240的重佈線層242被設計成與第一半導體晶片220a、第二半導體晶片220a、第三半導體晶片261及第四半導體晶片262以及被動組件270的排列對應。對框架210的所述多個配線層212a、212b、212c及212d進行設計。更具體而言，電源圖案及/或接地圖案主要被設計成位於主要配置有被動組件270的第一區域R1以及第一穿透部分210H1與第二穿透部分210H2之間的第三區域R3中。訊號圖案主要被設計成位於相應配線層或通孔層的第三區域R3之外的區域中。舉例而言，在第三區域R3中，由配線層212a、212b、212c及212d中的一者或者通孔層213a、213b及213c中的一者的傳送電力或連接至接地的圖案佔用的面積大於由配線層212a、212b、212c及212d中的所述一者或者通孔層213a、213b及213c中的所述一者的傳送訊號的圖案佔用的面積。在第三區域R3之外的區域中，由配線層212a、212b、212c及212d中的一者或者通孔層213a、213b及213c中的一者的傳送訊號的圖案佔用的面積大於由配線層212a、212b、212c及212d中的所述一者或者通孔層213a、213b及213c中的所述一者的傳送電力或連接至接地的圖案佔用的面積。訊號圖案主要被設計成位於主要配置有第三半導體晶片261及第四半導體晶片262的第二區域R2中。因此，可提供最佳訊號及電力通路以改善封裝的訊號及電力特性。
當自上方觀察時，第三半導體晶片261及第四半導體晶片262具有分別與第一半導體晶片220a及第二半導體晶片220b交疊的至少部分。在此種情形中，第一連接墊220aP及第二連接 墊220bP的部分分別藉由重佈線層242的位於第二區域R2中的訊號圖案電性連接至第三連接墊261P及第四連接墊262P的部分。被動組件270以及第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P中的每一者的另一部分電性連接至重佈線層242的位於第一區域R1中的電源圖案及/或接地圖案。重佈線層242的位於第一區域R1中的電源圖案及/或接地圖案電性連接至所述多個配線層212a、212b、212c及212d的位於第一穿透部分210H1與第二穿透部分210H2之間的第三區域R3中的電源圖案及/或接地圖案。如上所述，第一半導體晶片220a及第二半導體晶片220b以及第三半導體晶片261及第四半導體晶片262容許藉由連接結構240的第二區域R2中的重佈線層242的訊號圖案以及對應的連接通孔243在垂直方向上達成訊號之間的連接。另外，可自最佳距離處的被動組件270供應電力。因此，可將訊號及電力特性最佳化。
第一半導體晶片220a、第二半導體晶片220b、第三半導體晶片261及第四半導體晶片262中的每一者可為對應用處理器(AP)的功能進行劃分的晶片。舉例而言，第一半導體晶片220a、第二半導體晶片220b、第三半導體晶片261及第四半導體晶片262中的每一者可為構成應用處理器(AP)的一些功能或全部功能的晶片。在半導體封裝200A中，第一半導體晶片220a、第二半導體晶片220b、第三半導體晶片261及第四半導體晶片262可與被動組件270一起以特定形式配置，且連接結構210的重佈線層242 及連接通孔243以及框架210的所述多個配線層212a、212b、212c及212d可根據所述特定形式來設計。因此，相較於根據先前技術的應用處理器被封裝於單一單元中的情形而言，可更容易地實施具有改善的訊號及電力特性的封裝200A。
框架210包括多個絕緣層211a、211b及211c、多個配線層212a、212b、212c及212d以及多個配線通孔層213a、213b及213c。框架210的第一穿透部分210H1及第二穿透部分210H2中的每一者呈具有上面配置有終止元件層212bM的底表面的盲腔形式。第一半導體晶片220a及第二半導體晶片220b採用以下方式配置於第一穿透部分210H1及第二穿透部分210H2中：使與上面配置有第一連接墊220aP及第二連接墊220bP的表面相對配置的表面分別經由黏合構件225等貼附至終止元件層212bM。因此，當配置更嚴重地產生熱量的第一半導體晶片220a及第二半導體晶片220b時，熱量容易藉由終止元件層212bM輻射至半導體封裝200A的下側。舉例而言，當將半導體封裝200A安裝於未示出的印刷電路板上時，熱量可容易輻射至印刷電路板。在所述多個配線層212a、212b、212c及212d中，至少一個配線層212d可被配置於較終止元件層212bM低的位置中。由於配線層212d可用作背側配線層，因此不需要額外的背側製程。
在下文中，將更詳細地闡述根據例示性實施例的半導體封裝200A中所包括的組件。
框架210可根據詳細材料來進一步提高封裝200A的剛 性，且可用於確保包封體230的厚度均勻性等。由於框架210包括配線層212a、212b、212c及212d以及配線通孔層213a、213b及213c，因此框架210可用作電性連接構件。框架210包括配置於較第一半導體晶片220a及第二半導體晶片220b的後表面低的位置中的配線層212d，無需形成背側配線層的額外製程即可提供用於第一半導體晶片220a及第二半導體晶片220b的背側配線層。框架210具有形成有終止元件層212bM的盲腔型第一穿透部分210H1及第二穿透部分210H2，且第一半導體晶片220a及第二半導體晶片220b中的每一者的後表面經由此項技術中已知的黏合構件225(例如晶粒貼附膜(DAF))貼附至終止元件層212bM。終止元件層212bM可為金屬板以易於將由第一半導體晶片220a及第二半導體晶片220b產生的熱量輻射至封裝200A的下側。第一穿透部分210H1及第二穿透部分210H2可分別藉由噴砂製程形成，且分別具有預定傾斜角。在此種情形中，第一半導體晶片220a及第二半導體晶片220b可更容易配置。儘管圖式中未示出，然而可在框架210的第一穿透部分210H1及第二穿透部分210H2的壁表面上配置未示出的金屬層。可藉由金屬層來改善電磁屏蔽效果及熱輻射效果。
框架210包括：第一絕緣層211a；第一配線層212a，配置於第一絕緣層211a的頂表面上；第二配線層212b，配置於第一絕緣層211a的底表面上；第二絕緣層211b，配置於第一絕緣層211a的頂表面上以覆蓋第一配線層212a的至少一部分；第三配線 層212c，配置於第二絕緣層211b的頂表面上；第三絕緣層211c，配置於第一絕緣層211a的底表面上以覆蓋第二配線層212b的至少一部分；以及第四配線層212d，配置於第三絕緣層211c的底表面上。框架210更包括：第一配線通孔層213a，貫穿第一絕緣層211a並將第一配線層212a與第二配線層212b彼此電性連接；第二配線通孔層213b，貫穿第二絕緣層211b並將第一配線層212a與第三配線層212c彼此電性連接；以及第三配線通孔層213c，貫穿第三絕緣層211c並將第二配線層212b與第四配線層212d彼此電性連接。第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可彼此電性連接。第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d中的每一者亦可端視功能而電性連接至連接結構240的重佈線層242。
終止元件層212bM配置於第一絕緣層211a的底表面上，且具有被第三絕緣層211c覆蓋的底表面、以及頂表面。終止元件層212bM的頂表面的至少一部分被第一穿透部分210H1及第二穿透部分210H2暴露出。第一穿透部分210H1及第二穿透部分210H2貫穿第一絕緣層211a及第二絕緣層211b，而不貫穿第三絕緣層211c。然而，此僅為實例，且終止元件層212bM可配置於第三絕緣層211c的下側上，以貫穿第一絕緣層211a、第二絕緣層211b及第三絕緣層211c。在終止元件層212bM中，接觸第一絕緣層211a的邊緣區域的厚度可大於自第一絕緣層211a被第一穿透部分210H1及第二穿透部分210H2暴露出的區域的厚度。此乃因終止 元件層212bM的被暴露區域的一部分亦可在噴砂製程期間被移除。
終止元件層212bM可為包含例如鈦(Ti)、銅(Cu)等金屬的金屬板。然而，終止元件層212bM的材料不限於此，且終止元件層212bM可包含在噴砂製程中蝕刻速率低於例如銅(Cu)等金屬的材料。舉例而言，終止元件層212bM可為包含絕緣材料的絕緣膜。更具體而言，終止元件層212bM可為例如包含感光性聚合物的乾膜光阻(DFR)。
絕緣層211a、211b及211c可由絕緣材料形成。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。當使用例如包含玻璃纖維的預浸體等高剛性材料時，框架210可用作用於控制封裝200A的翹曲的支撐構件、或核心構件。
第一絕緣層211a的厚度可大於第二絕緣層211b及第三絕緣層211c中的每一者的厚度。此乃因第一絕緣層211a可基本上具有相對較大的厚度以維持剛性，且第二絕緣層211b及第三絕緣層211c可被引入以形成更大數目的配線層212c及212d。自類似觀點，貫穿第一絕緣層211a的第一配線通孔層213a的配線通孔的平均直徑及高度可大於貫穿第二絕緣層211b及第三絕緣層211c 的第二配線通孔層213b及第三配線通孔層213c中的每一者的配線通孔的平均直徑及高度。
配線層212a、212b、212c及212d與配線通孔層213a、213b及213c一起可提供上下電性連接通路。形成配線層212a、212b、212c及212d中的每一者的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。配線層212a、212b、212c及212d可端視其設計而執行各種功能。舉例而言，可包括接地圖案、電源圖案、訊號圖案等。接地圖案及訊號圖案可包括配線及接墊。訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。
配線層212a、212b、212c及212d中的每一者的厚度可大於連接結構240的重佈線層242的厚度。框架210可藉由板製程以面板級來形成，以使配線層212a、212b、212c及212d中的每一者亦可被形成為具有更大的尺寸。同時，連接結構240需要例如精密間距等精密設計，以使重佈線層242可被形成為具有相對較小的尺寸。
配線通孔層213a、213b及213c電性連接配置於不同層上的配線層212a、212b、212c及212d，以在框架210中形成電性通路。亦可使用上述金屬材料作為形成配線通孔層213a、213b及213c的材料。配線通孔層213a、213b及213c中的每一者的配線通孔可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表 面形成的共形型通孔。第一配線通孔層213a的配線通孔可具有圓柱剖面形狀或沙漏剖面形狀，且第二配線通孔層213b及第三配線通孔層213c中的每一者的配線通孔可具有錐形剖面形狀。在此種情形中，第二配線通孔層213b及第三配線通孔層213c中的每一者的配線通孔可具有基於第一絕緣層211a為呈相反方向的錐形的剖面形狀。
第一半導體晶片220a及第二半導體晶片220b中的每一者可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。第一半導體晶片220a及第二半導體晶片220b中的每一者可為例如處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器(AP)。然而，本揭露不限於此，且第一半導體晶片220a及第二半導體晶片220b中的每一者可為對應用處理器(AP)的一些功能進行劃分的晶片，例如中央處理器(CPU)、圖形處理器(GPU)、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器及/或微控制器，或者可為對本文中未提及的其他功能進行劃分的晶片。
第一半導體晶片220a及第二半導體晶片220b中的每一者可為基於主動晶圓而形成的晶粒。第一半導體晶片220a及第二半導體晶片220b中的每一者的本體的基礎材料可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在本體上形成各種電路。第一連 接墊220aP及第二連接墊220bP可將第一半導體晶片220a及第二半導體晶片220b電性連接至其他組件。形成第一連接墊220aP及第二連接墊220bP的材料可為例如銅(Cu)、鋁(Al)等金屬材料。可在本體上形成未示出的鈍化層，以分別暴露出第一連接墊220aP及第二連接墊220bP。鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在需要的位置處進一步配置未示出的絕緣層等。第一半導體晶片220a及第二半導體晶片220b中的每一者可為裸露晶粒，但可為在上面配置有第一連接墊220aP及第二連接墊220bP的表面(例如，主動面)上進一步配置未示出的附加重佈線層的封裝晶粒。
第一半導體晶片220a及第二半導體晶片220b可更包括分別連接至第一連接墊220aP及第二連接墊220bP的第一電性連接凸塊220aB及第二電性連接凸塊220bB。第一電性連接凸塊220aB及第二電性連接凸塊220bB中的每一者可由銅(Cu)等形成。半導體封裝200A可在包封體230上經受研磨製程。因此，包封體230的上表面即第三配線層212c(框架210的最上配線層)的接觸連接通孔243的表面可與第一電性連接凸塊220aB及第二電性連接凸塊220bB的接觸連接通孔243的表面共面。用語「共面」是指包括取決於製程誤差的細微差異的概念。因此，將第一電性連接凸塊220aB及第二電性連接凸塊220bB連接至重佈線層242的連接通孔243的高度可相同於將第三配線層212c連接至重佈線層242的連接通孔243的高度。用語「相同」亦是指包括取 決於製程誤差的細微差異的概念。如上所述，當上面形成有連接結構240的表面是平坦表面時，絕緣層241可被形成為平坦的。因此，可更精密地形成重佈線層242、連接通孔243等。可在第三配線層212c上配置未示出的附加電性連接金屬以防止銅(Cu)毛邊等。由於未示出的電性連接金屬被研磨，因此未示出的電性連接金屬的接觸連接通孔243的表面可具有上述關係。
包封體230可保護框架210、第一半導體晶片220a及第二半導體晶片220b等。包封形式不受限制。舉例而言，包封體230可覆蓋上面配置有框架210以及第一半導體晶片220a及第二半導體晶片220b的第一連接墊220aP及第二連接墊220bP的表面，且可填充第一穿透部分210H1及第二穿透部分210H2中的每一者的至少一部分。包封體230可填充穿透部分210H1及210H2，以根據詳細材料而用作黏合劑並減少彎曲。
包封體230的材料不受限制。舉例而言，可使用絕緣材料作為包封體230的材料。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。根據需要，可使用感光成像包封體(PIE)樹脂作為包封體230的材料。
連接結構240可對第一半導體晶片220a、第二半導體晶 片220b、第三半導體晶片261及第四半導體晶片262的第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P進行重佈線。連接結構240可端視功能而將第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P彼此電性連接。連接結構240可端視功能而將第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P電性連接至被動組件270。連接結構240可端視功能而將第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P電性連接至框架210的配線層212a、212b、212c及212d。數十至數百個第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P可被重佈線，且可端視功能而藉由電性連接金屬290進行物理連接及/或電性連接。連接結構240包括絕緣層241；重佈線層242，配置於絕緣層241上；及連接通孔243，貫穿絕緣層241。絕緣層241、重佈線層242及連接通孔243可包括較圖式所示數目更大數目的層。或者，絕緣層241、重佈線層242及連接通孔243可包括較圖式所示數目更小數目的層。
絕緣層241的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用感光成像介電(PID)材料作為所述絕緣材料。舉例而言，絕緣層241可為感光性絕緣層。當絕緣層241具有感光性質時，可更容易達成連接通孔243的精密間距。即使當絕緣層241包括多個層時，所述多個層的材料亦可彼此相同，且根據需要亦可彼此不同。當絕緣層241包括多個層時，所述多 個層彼此整合，使得其之間的邊界可不顯而易見，但不限於此。
重佈線層242可實質上用於對第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P進行重佈線，且可提供上述電性連接通路。形成重佈線層242的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層242可端視對應層的設計而執行各種功能。舉例而言，重佈線層242可包括接地圖案、電源圖案、訊號圖案等。訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。重佈線層242於第一區域R1中主要包括電源圖案及/或接地圖案，且於第二區域R2中主要包括訊號圖案。
連接通孔243可電性連接配置於不同層上的重佈線層242、第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P、第三配線層212c等。因此，在連接結構240中形成電性通路。形成連接通孔243的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔243可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。此外，連接通孔243可具有錐形剖面形狀。錐形方向可相同於第二配線通孔層213b的配線通孔的錐形方向。
第一鈍化層250是用於保護連接結構240不受外部物理 及化學損害等的附加組件。第一鈍化層250可包含熱固性樹脂。舉例而言，第一鈍化層250可為ABF，但第一鈍化層250的材料不限於此。各第一鈍化層250可具有暴露出最上重佈線層242的至少一部分的多個開口。可存在數十至數萬個開口。開口的數目可大於或小於數十至數萬個。每一開口可包括多個孔洞。
第三半導體晶片261及第四半導體晶片262中的每一者亦可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。第三半導體晶片261及第四半導體晶片262中的每一者亦可為例如處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器(AP)。然而，本揭露不限於此，且第三半導體晶片261及第四半導體晶片262中的每一者可為對應用處理器(AP)的一些功能進行劃分的晶片，例如中央處理器(CPU)、圖形處理器(GPU)、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器及/或微控制器，或者可為對本文中未提及的其他功能進行劃分的晶片。作為不受限制的實例，第一半導體晶片220a、第二半導體晶片220b、第三半導體晶片261及第四半導體晶片262可進行組合以構成單一完整的應用處理器(AP)。在此種情形中，第一半導體晶片220a及第二半導體晶片220b可為主晶片，且第三半導體晶片261及第四半導體晶片262可為子晶片。然而，第一半導體晶片220a、第 二半導體晶片220b、第三半導體晶片261及第四半導體晶片262不限於此，且第三半導體晶片261及第四半導體晶片262中的每一者可為記憶體，例如揮發性記憶體(DRAM)、非揮發性記憶體(ROM)、快閃記憶體等。
第三半導體晶片261及第四半導體晶片262中的每一者亦可為基於主動晶圓而形成的晶粒。第三半導體晶片261及第四半導體晶片262中的每一者的本體的基礎材料亦可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在第三半導體晶片261及第四半導體晶片262中的每一者的本體上形成各種電路。第三連接墊261P及第四連接墊262P可將第三半導體晶片261及第四半導體晶片262電性連接至其他組件。形成第三連接墊261P及第四連接墊262P的材料亦可為例如銅(Cu)、鋁(Al)等金屬材料。可在第三半導體晶片261及第四半導體晶片262中的每一者的本體上形成未示出的鈍化層，以暴露出第三連接墊261P及第四連接墊262P。鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在需要的位置處進一步配置未示出的絕緣層等。第三半導體晶片261及第四半導體晶片262中的每一者可為裸露晶粒，但可為在上面配置有第三連接墊261P及第四連接墊262P的表面(例如，主動面)上進一步配置未示出的附加重佈線的封裝晶粒。
第三半導體晶片261及第四半導體晶片262可使用表面安裝技術(SMT)以表面安裝形式配置於連接結構240的頂表面 上。第三半導體晶片261及第四半導體晶片262可包括分別配置於第三連接墊261P及第四連接墊262P上的第三電性連接凸塊261B及第四電性連接凸塊262B。第三電性連接凸塊261B及第四電性連接凸塊262B亦可由例如銅(Cu)等金屬材料形成。第三半導體晶片261及第四半導體晶片262可分別藉由錫(Sn)或含Sn的合金(例如，例如焊料等低熔點金屬261s及262s)安裝於連接結構240的頂表面上。低熔點金屬261s及262s可分別暴露於第一鈍化層250的多個開口以連接至重佈線層242。低熔點金屬可連接至第三連接墊261P及第四連接墊262P或連接至第三電性連接凸塊261B及第四電性連接凸塊262B。因此，可提供電性連接通路。可分別在第三半導體晶片261及第四半導體晶片262的下側處配置底部填充樹脂261r及262r。底部填充樹脂261r及262r可固定第三半導體晶片261及第四半導體晶片262。底部填充樹脂261r及262r可覆蓋第三連接墊261P及第四連接墊262P中的每一者的至少一部分、第三電性連接凸塊261B及第四電性連接凸塊262B的至少一部分以及低熔點金屬261s及262s的至少一部分。底部填充樹脂261r及262r中的每一者可為例如環氧樹脂等，但不限於此。
被動組件270可為例如多層陶瓷電容器(MLCC)或低電感陶瓷電容器(LICC)等晶片型電容器或者例如功率電感器等晶片型電感器。然而，被動組件270不限於此，且可為此項技術中眾所習知的另一種類型的被動組件。舉例而言，被動組件270可為此項技術中眾所習知的晶片型被動組件。用語「晶片型組件」 是指例如包括本體、形成於本體內側的內部電極及形成於本體上的外部電極的獨立晶片型組件。被動組件270可為相同類型或不同類型的。被動組件270的數目不受限制，且可端視設計而大於或小於圖式所示被動組件270的數目。被動組件270亦藉由例如焊料等低熔點金屬以表面安裝形式配置。
第二鈍化層280是用於保護框架210不受外部物理及化學損害等的附加組件。第二鈍化層280亦可包含熱固性樹脂。舉例而言，第二鈍化層280可為ABF，但第二鈍化層280的材料不限於此。每一第二鈍化層280可具有暴露出框架210的第四配線層212d即最下配線層的至少一部分的多個開口。可存在數十至數萬個開口。開口的數目可大於或小於數十至數萬個。每一開口可包括多個孔洞。
電性連接金屬290亦為用於將半導體封裝200A電性連接及/或物理連接至外部裝置的附加組件。舉例而言，半導體封裝200A可藉由電性連接金屬290安裝於電氣裝置的主板上。電性連接金屬290配置於第二鈍化層280的每一開口上。因此，電性連接金屬290可電性連接至被暴露的第四配線層212d。根據需要，可在第二鈍化層280的多個開口上形成未示出的凸塊下金屬。在此種情形中，電性連接金屬290可藉由未示出的凸塊下金屬電性連接至被暴露的第四配線層212d。每一電性連接金屬290可包含低熔點金屬(例如，錫(Sn)或含Sn的合金)。更詳言之，電性連接金屬290可由焊料等形成。然而，此僅為實例，且電性連接 金屬290的材料不限於此。
電性連接金屬290可為接腳、球、引腳等。電性連接金屬290可形成為多層式結構或單層式結構。當電性連接金屬290被形成為多層式結構時，電性連接金屬290包含銅柱及焊料。當電性連接金屬290被形成為單層式結構時，電性連接金屬290包含錫-銀焊料或銅。然而，此僅為實例，且電性連接金屬290的結構及材料不限於此。電性連接金屬290的數目、間隔、配置形式等不受限制，而是可由熟習此項技術者端視設計而進行充分地修改。舉例而言，可根據第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P的數目而提供數十至數萬個電性連接金屬290。電性連接金屬290的數目可大於或小於數十至數萬個。
電性連接金屬290中的至少一者可配置於扇出區域中。用語「扇出區域」是指除配置有第一半導體晶片220a及第二半導體晶片220b的區域之外的區域。舉例而言，半導體封裝200A可為扇出型半導體封裝。扇出型封裝相較於扇入型封裝而言可具有提高的可靠性，可容許實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。此外，相較於球柵陣列(BGA)封裝、接腳柵陣列(LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可在價格競爭力方面為優越的。
模製材料291是用於保護第三半導體晶片261及第四半導體晶片262以及被動組件270的附加組件。模製材料291可覆 蓋第三半導體晶片261及第四半導體晶片262中的每一者的至少一部分以及被動組件270的至少一部分。模製材料291可包含與包封體230的材料不同的材料。舉例而言，模製材料291可為環氧模製成分(EMC)。根據需要，可對模製材料291進行研磨以用於第三半導體晶片261及第四半導體晶片262的熱輻射。由於研磨，第三半導體晶片261及第四半導體晶片262的後表面可被暴露出。
圖19為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
參照圖19，根據經修改實施例的半導體封裝200B包括以表面安裝形式配置於連接結構240的頂表面上的第一被動組件270A以及嵌入框架210中的第二被動組件270B。第二被動組件270B端視功能而電性連接至框架210的第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d中的至少一些。因此，第二被動組件270B亦可端視功能而電性連接至第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P。第二被動組件270B亦可為例如多層陶瓷電容器(MLCC)或低電感陶瓷電容器(LICC)等晶片型電容器或者例如功率電感器等晶片型電感器。然而，第二被動組件不限於此，且可為此項技術中眾所習知的另一種類型的被動組件。舉例而言，第二被動組件270B亦可為此項技術中眾所習知的晶片型被動組件。第二被動組件270B可為相同類型或不同類型的。被動組件270的數目不受限 制，且可端視設計而大於或小於圖式所示被動組件270的數目。
其他說明實質上相同於根據另一例示性實施例的半導體封裝200A的詳細說明，且此處將被省略。
圖20為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
參照圖20，根據另一經修改實施例的半導體封裝200C包括以疊層封裝(PoP)形式配置的記憶體封裝297。半導體封裝200C更包括：穿透配線293，貫穿模製材料291以電性連接至記憶體封裝297；以及第二電性連接金屬295，將穿透配線293與記憶體封裝297彼此連接。記憶體封裝297可包括配置於配線板上且藉由焊線接合連接至配線板的一或多個記憶體晶片，但不限於此。根據需要，可配置另一類型的封裝而非記憶體封裝297。穿透配線293可為金屬柱，且第二電性連接金屬295可為例如焊料等低熔點金屬。如上所述，根據另一經修改實施例的半導體封裝200C可為包括應用處理器(AP)及記憶體二者的封裝。
其他說明實質上相同於根據另一經修改實施例的半導體封裝200A的詳細說明，且此處將被省略。應顯而易見的是，根據另一經修改實施例的半導體封裝200B的特徵可引入至根據另一經修改實施例的半導體封裝200C。舉例而言，半導體封裝200B及200C可彼此組合。
圖21為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
參照圖21，根據另一經修改實施例的半導體封裝200D包括另一類型的框架210。更具體而言，框架210具有貫穿孔型第一穿透部分210H1及第二穿透部分210H2，且第一半導體晶片220a及第二半導體晶片220b以使上面配置有第一連接墊220aP及第二連接墊220bP的表面面對連接結構240的底表面的方式配置於第一穿透部分210H1及第二穿透部分210H2處。在此種情形中，第一連接墊220aP及第二連接墊220bP無需附加凸塊即可連接至連接結構240的連接通孔243。在本實施例中，框架210包括：第一絕緣層211a，接觸連接結構240的底表面；第一配線層212a，在接觸連接結構240的底表面的同時嵌入第一絕緣層211a中；第二配線層212b，配置於第一絕緣層211a的與嵌有第一配線層212a的一側相對的一側上；第二絕緣層211b，配置於第一絕緣層211a的與嵌有第一配線層212a的一側相對的一側上，覆蓋第二配線層212b的至少一部分；第三配線層212c，配置於第二絕緣層211b的與嵌有第二配線層212b的一側相對的一側上；第一配線通孔層213a，貫穿第一絕緣層211a且將第一配線層212a與第二配線層212b彼此電性連接；以及第二配線通孔層213b，貫穿第二絕緣層211b且將第二配線層212b與第三配線層212c彼此電性連接。
第一配線層212a可凹陷於第一絕緣層211a中。舉例而言，第一絕緣層211a的與連接結構240的底表面進行接觸的表面可相對於第一配線層212a的與連接結構240的底表面進行接觸的表面具有台階。在此種情形中，當第一半導體晶片220a及第二半 導體晶片220b以及框架210使用包封體230來包封時，可抑制包封體材料的滲漏以防止第一配線層212a被包封體材料污染。第一配線層212a、第二配線層212b及第三配線層212c中的每一者的厚度可大於各重佈線層242的厚度。
當為第一配線通孔層213a形成孔洞時，第一配線層212a的一些接墊可用作終止元件。因此，就使第一配線通孔層213a的配線通孔具有上側的寬度小於下側的寬度的錐形形狀的製程而言是有利的。在此種情形中，第一配線通孔層213a的配線通孔可與第二配線層212b的接墊圖案整合在一起。類似地，當形成用於第二配線通孔層213b的孔洞時，第二配線層212b的一些接墊可用作終止元件。因此，就使第二配線通孔層213a的配線通孔具有上側的寬度小於下側的寬度的錐形形狀的製程而言是有利的。在此種情形中，第二配線通孔層213b的配線通孔可與第三配線層212c的接墊圖案整合在一起。
根據需要，可向包封體230的下側引入背側配線層232及背側通孔233。背側通孔233可貫穿包封體230的至少一部分以將第三配線層212c與背側配線層232彼此電性連接。第二鈍化層280可具有分別暴露出背側配線層232的至少一部分的多個開口。多個電性連接金屬290可電性連接至被暴露的背側配線層232。
背側配線層232亦可用於對第一連接墊220aP、第二連接墊220bP、第三連接墊261P及第四連接墊262P進行重佈線。 形成背側配線層232的材料可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側配線層232亦可端視對應層的設計而執行各種功能。舉例而言，背側配線層232可包括接地圖案、電源圖案、訊號圖案等。接地圖案及訊號圖案可包括配線及接墊。訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。
背側通孔233可將第三配線層212c與背側配線層232彼此電性連接。形成背側通孔233的材料可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側通孔233可為利用金屬填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。背側通孔233可具有錐形剖面形狀。背側通孔233的錐形方向可相同於第一配線通孔層213a及第二配線通孔層213b中的每一者的配線通孔的錐形方向。
其他說明實質上相同於根據另一例示性實施例的半導體封裝200A的詳細說明，且此處將被省略。應顯而易見的是，根據經修改實施例的半導體封裝200B及200C的特徵可引入至根據另一經修改實施例的半導體封裝200D。舉例而言，半導體封裝200B、200C及200D可以各種組合形式彼此組合。
圖22為示意性地示出圖16所示半導體封裝的經修改實例的剖面圖。
參照圖22，根據另一經修改實施例的半導體封裝200E包括另一類型的框架210。更具體而言，框架210具有貫穿孔型第一穿透部分210H1及第二穿透部分210H2，且第一半導體晶片220a及第二半導體晶片220b以使上面配置有第一連接墊220aP及第二連接墊220bP的表面面對連接結構240的底表面的方式配置於第一穿透部分210H1及第二穿透部分210H2處。在此種情形中，第一連接墊220aP及第二連接墊220bP無需附加凸塊即可連接至連接結構240的連接通孔243。在本實施例中，框架210包括：第一絕緣層211a；第一配線層212a及第二配線層212b，配置於第一絕緣層211a的兩個表面上；第二絕緣層211b及第三絕緣層，配置於第一絕緣層211a的兩個表面上；第三配線層212c，配置於第二絕緣層211b的與嵌有第二配線層212b的一側相對的一側上；第四配線層212d，配置於第二絕緣層211b的與嵌有第一配線層212a的一側相對的一側上；第一配線通孔層213a，貫穿第一絕緣層211a且將第一配線層212a與第二配線層212b彼此電性連接；第二配線通孔層213b，貫穿第二絕緣層211b且將第一配線層212a與第三配線層212c電性連接；以及第三配線通孔層213c，貫穿第三絕緣層211c且將第二配線層212b與第四配線層212d彼此電性連接。由於框架210包括更大數目的配線層212a、212b、212c及212d，因此連接結構240可被進一步簡化。
第一絕緣層211a的厚度可大於第二絕緣層211b及第三絕緣層211c中的每一者的厚度。此乃因第一絕緣層211a可基本上 具有相對較大的厚度以維持剛性，且第二絕緣層211b及第三絕緣層211c可被引入以形成更大數目的配線層212c及212d。自類似觀點，貫穿第一絕緣層211a的第一配線通孔層213a的配線通孔的平均直徑及高度可大於貫穿第二絕緣層211b及第三絕緣層211c的第二配線通孔層213b及第三配線通孔層213c中的每一者的配線通孔的平均直徑及高度。第一配線通孔層213a的配線通孔具有沙漏形狀或圓柱形狀，而第二配線通孔層213b及第三配線通孔層213c的配線通孔具有為呈相反方向的錐形的形狀。第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d中的每一者的厚度可大於各重佈線層242的厚度。
類似地，根據需要，可在包封體230的下側上引入背側配線層232及背側通孔233。背側通孔233可貫穿包封體230的至少一部分以將第四配線層212d與背側配線層232彼此電性連接。第二鈍化層280可具有分別暴露出背側配線層232的至少一部分的多個開口。多個電性連接金屬290可電性連接至被暴露的背側配線層232。
根據需要，可在框架210的第一穿透部分210H1及第二穿透部分210H2的壁表面上配置金屬層215，且金屬層215可被配置成完全覆蓋所述壁表面。金屬層215可包含例如銅(Cu)等金屬材料。可藉由金屬層215來改善第一半導體晶片220a及第二半導體晶片220b中的每一者的電磁屏蔽效果及熱輻射效果。
其他說明實質上相同於根據另一例示性實施例的半導 體封裝200A的詳細說明，且此處將被省略。應顯而易見的是，根據經修改實施例的半導體封裝200B及200C的特徵亦可引入至根據另一經修改實施例的半導體封裝200E。舉例而言，半導體封裝200B、200C及200E可以各種組合形式彼此組合。
圖23為示意性地示出半導體封裝的另一實例的剖面圖。圖24為沿圖23所示半導體封裝的線V-V'所截取的平面示意圖，且圖25為沿圖23所示半導體封裝的線VI-VI'所截取的平面示意圖。
參照圖23至圖25，根據另一例示性實施例的半導體封裝500A包括被封裝在一起以採用疊層封裝(PoP)形式配置於第一連接結構340的上側上的第三半導體晶片420a及第四半導體晶片420b以及被動組件470。更具體而言，半導體封裝500A包括第一封裝結構300A及配置於第一封裝結構300A上的第二封裝結構400A。
第一封裝結構300A包括：第一連接結構340；第一框架310，配置於第一連接結構340的底表面上，具有第一穿透部分310H1及第二穿透部分310H2；第一半導體晶片320a，在第一連接結構340的底表面上配置於第一穿透部分310H1處；第二半導體晶片320b，在第一連接結構340的底表面上配置於第二穿透部分310H2處；第一包封體330，配置於第一連接結構340的底表面上，覆蓋第一框架310的至少一部分以及第一半導體晶片320a及第二半導體晶片320b中的每一者的至少一部分，且填充第一穿 透部分310H1及第二穿透部分310H2中的每一者的至少一部分；第一鈍化層350，配置於第一連接結構340的頂表面上；第二鈍化層380，配置於第一框架310的底表面上；以及多個第一電性連接金屬390，配置於第二鈍化層380的多個開口上。
第二封裝結構400A包括：第二連接結構440；第二框架410，配置於第二連接結構440的頂表面上，具有第三穿透部分410H1及第四穿透部分410H2；第三半導體晶片420a，在第二連接結構440的頂表面上配置於第三穿透部分410H1處；第四半導體晶片420b，在第二連接結構440的頂表面上配置於第四穿透部分410H2處；第二包封體430，配置於第一連接結構440的頂表面上，覆蓋第二框架410的至少一部分以及第三半導體晶片420a及第四半導體晶片420b中的每一者的至少一部分，且填充第三穿透部分410H1及第四穿透部分410H2中的每一者的至少一部分；第三鈍化層450，配置於第二連接結構440的底表面上；以及被動組件470，嵌入第二框架410中。
第一鈍化層350及第三鈍化層450中的每一者具有暴露出第一重佈線層342及第二重佈線層442中的每一者的至少一部分的多個開口，且被暴露的第一重佈線層342與被暴露的第二重佈線層442藉由配置於第一鈍化層350與第三鈍化層450之間的多個第三電性連接金屬490進行電性連接。根據需要，所述多個第三電性連接金屬490中的每一者可具有被配置於第一鈍化層350與第三鈍化層450之間的底部填充樹脂460覆蓋的至少一部 分。底部填充樹脂460可為例如環氧黏合劑等，但不限於此。
第一連接結構340包括一或多個重佈線層342。第一半導體晶片320a及第二半導體晶片320b以使上面配置有第一連接墊320aP及第二連接墊320bP的表面分別面對第一連接結構340的底表面的方式並排地配置於第一連接結構340的底表面上。第二連接結構440亦包括一或多個第二重佈線層442。第三半導體晶片420a及第四半導體晶片420b以使上面配置有第三連接墊420aP及第四連接墊420bP的表面分別面對第二連接結構440的頂表面的方式配置於第二連接結構440的頂表面上。
當自上方觀察時，第一連接結構340具有第一區域R1及第二區域R2，第一區域R1包括與被動組件470交疊的區域，第二區域R2包括分別與第三半導體晶片420a及第四半導體晶片420b的至少部分交疊的區域。自上方觀察是指在半導體封裝500A的厚度方向或層疊方向上觀察。半導體封裝500A的厚度方向或層疊方向可平行於半導體晶片(例如第一半導體晶片320a、第二半導體晶片420b、第三半導體晶片420a及第四半導體晶片420b中的一者)的厚度方向。第一區域R1配置於第二區域R2之間。當自上方觀察時，第一區域R1可與第三半導體晶片420a及第四半導體晶片420b中的每一者的至少另一部分交疊。重佈線層342於第一區域R1中主要包括電源圖案及/或接地圖案，且於第二區域R2中主要包括訊號圖案。舉例而言，在第一區域R1中，由第一重佈線層342的傳送電力的圖案及第一重佈線層342的連接至接 地的圖案佔用的面積大於由第一重佈線層342的傳送訊號的圖案佔用的面積。在第二區域R2中的每一者中，由第一重佈線層342的傳送訊號的圖案佔用的面積大於由第一重佈線層342的傳送電力的圖案以及第一重佈線層342的連接至接地的圖案佔用的面積。
當自上方觀察時，被動組件470中的至少一者以使其至少一部分與框架310的第一穿透部分310H1與第二穿透部分310H2之間的區域R3交疊的方式配置。框架310的多個配線層312a、312b、312c及312d包括在第一穿透部分310H1與第二穿透部分310H2之間的區域R3中電性連接至被動組件470的電源圖案及/或接地圖案。
當自上方觀察時，第二連接結構440具有第四區域R4及第五區域R5，第四區域R4與被動組件470交疊，第五區域R5分別與第三半導體晶片420a及第四半導體晶片420b的至少部分交疊。第四區域R4配置於第五區域R5之間。當自上方觀察時，第四區域R4可與第三半導體晶片420a及第四半導體晶片420b中的每一者的至少另一部分交疊。第二重佈線層442於第四區域R4中主要包括電源圖案及/或接地圖案，且於第五區域R5中主要包括訊號圖案。舉例而言，在第四區域R4中，由第二重佈線層442的傳送電力的圖案及第二重佈線層442的連接至接地的圖案佔用的面積大於由第二重佈線層442的傳送訊號的圖案佔用的面積。在第五區域R5中的每一者中，由第二重佈線層442的傳送訊號的圖案佔用的面積大於由第二重佈線層442的傳送電力的圖案以及 第二重佈線層442的連接至接地的圖案佔用的面積。第二重佈線層442的第四區域R4中的電源圖案及/或接地圖案電性連接至第一重佈線層342的第一區域R1中的電源圖案及/或接地圖案以及所述多個配線層312a、312b、312c及312d的位於第一穿透部分310H1與第二穿透部分310H2之間的第三區域R3中的電源圖案及/或接地圖案。訊號圖案主要被設計成位於相應配線層或通孔層的第三區域R3之外的區域中。舉例而言，在第三區域R3中，由配線層312a、312b、312c及312d中的一者或者通孔層313a、313b及313c中的一者的傳送電力或連接至接地的圖案佔用的面積大於由配線層312a、312b、312c及312d中的所述一者或者通孔層313a、313b及313c中的所述一者的傳送訊號的圖案佔用的面積。在第三區域R3之外的區域中，由配線層312a、312b、312c及312d中的一者或者通孔層313a、313b及313c中的一者的傳送訊號的圖案佔用的面積大於由配線層312a、312b、312c及312d中的所述一者或者通孔層313a、313b及313c中的所述一者的傳送電力或連接至接地的圖案佔用的面積。第二重佈線層442的第五區域R5中的訊號圖案電性連接至第一重佈線層342的第二區域R2中的訊號圖案。
半導體封裝500A採用以下方式配置：在分別包括一或多個第一重佈線層342及第二重佈線層442的第一連接結構340及第二連接結構440的兩側處，能夠執行不同功能的第一半導體晶片320a及第二半導體晶片320b以及第三半導體晶片420a及第 四半導體晶片420b被配置成彼此相對且其之間插置有第一連接結構340及第二連接結構440。一或多個被動組件470在第二連接結構440的頂表面上配置於第三半導體晶片420a與第四半導體晶片420b之間。第一連接結構340及第二連接結構440的第一重佈線層342及第二重佈線層442被設計成與第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b以及被動組件470的排列對應。對框架310的所述多個配線層312a、312b、312c及312d進行設計。更具體而言，電源圖案及/或接地圖案主要被設計成位於主要配置有被動組件470的第一區域R1及第四區域R4中，且訊號圖案主要被設計成位於主要配置有第三半導體晶片420a及第四半導體晶片420b的第二區域R2及第五區域R5中。因此，可提供最佳訊號及電力通路以改善封裝的訊號及電力特性。
當自上方觀察時，第三半導體晶片420a及第四半導體晶片420b具有分別與第一半導體晶片320a及第二半導體晶片320b交疊的至少部分。在此種情形中，第一連接墊320aP及第二連接墊320bP的部分分別藉由第一重佈線層342及第二重佈線層442的位於第二區域R2及第五區域R5中的訊號圖案電性連接至第三連接墊420aP及第四連接墊420bP的部分。被動組件470以及第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP中的每一者的另一部分電性連接至第一重佈線層342及第二重佈線層442的位於第一區域R1及第四區域R4中的 電源圖案及/或接地圖案。第一重佈線層342及第二重佈線層442的位於第一區域R1及第四區域R4中的電源圖案及/或接地圖案電性連接至所述多個配線層312a、312b、312c及312d的位於第一穿透部分310H1與第二穿透部分310H2之間的第三區域R3中的電源圖案及/或接地圖案。如上所述，第一半導體晶片320a及第二半導體晶片320b以及第三半導體晶片420a及第四半導體晶片420b容許藉由第一連接結構340及第二連接結構440的第二區域R2及第五區域R5中的第一重佈線層342及第二重佈線層442的訊號圖案以及對應的第一連接通孔343及第二連接通孔443在垂直方向上達成訊號之間的連接。另外，可自最佳距離處的被動組件470供應電力。因此，可將訊號及電力特性最佳化。
第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b中的每一者可為對應用處理器(AP)的功能進行劃分的晶片。舉例而言，第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b中的每一者可為構成應用處理器(AP)的一些功能或全部功能的晶片。在半導體封裝500A中，第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b可與被動組件470一起以特定形式配置，且第一連接結構340及第二連接結構440的第一重佈線層342及第二重佈線層442以及第一連接通孔343及第二連接通孔443以及第一框架310的所述多個配線層312a、312b、312c及312d可根據所述特定形式來 設計。因此，相較於根據先前技術的應用處理器被封裝於單一單元中的情形而言，可更容易地實施具有改善的訊號及電力特性的封裝500A。
第一框架310包括多個絕緣層311a、311b及311c、多個配線層312a、312b、312c及312d以及多個配線通孔層313a、313b及313c。第一框架310的第一穿透部分310H1及第二穿透部分310H2中的每一者呈具有上面配置有終止元件層312bM的底表面的盲腔形式。第一半導體晶片320a及第二半導體晶片320b採用以下方式配置於第一穿透部分310H1及第二穿透部分310H2上：使與上面配置有第一連接墊320aP及第二連接墊320bP的表面相對配置的表面分別經由黏合構件325等貼附至終止元件層312bM。因此，當配置更嚴重地產生熱量的第一半導體晶片320a及第二半導體晶片320b時，熱量可容易藉由終止元件層312bM輻射至半導體封裝500A的下側。舉例而言，當將半導體封裝500A安裝於未示出的印刷電路板上時，熱量可容易輻射至印刷電路板。在所述多個配線層312a、312b、312c及312d中，至少一個配線層312d可被配置於較終止元件層312bM低的位置中。由於配線層312d可用作背側配線層，因此不需要額外的背側製程。
在下文中，將更詳細地闡述根據例示性實施例的半導體封裝500A中所包括的組件。
第一框架310可根據詳細材料來進一步提高封裝500A的剛性，且可用於確保包封體330的厚度均勻性等。由於第一框 架310包括配線層312a、312b、312c及312d以及配線通孔層313a、313b及313c，因此第一框架310可用作電性連接構件。第一框架310包括配置於較第一半導體晶片320a及第二半導體晶片320b的後表面低的位置中的配線層312d，無需形成背側配線層的額外製程即可提供用於第一半導體晶片320a及第二半導體晶片320b的背側配線層。框架310具有形成有終止元件層312bM的盲腔型第一穿透部分310H1及第二穿透部分310H2，且第一半導體晶片320a及第二半導體晶片320b中的每一者的後表面經由此項技術中已知的黏合構件325(例如晶粒貼附膜(DAF))貼附至終止元件層312bM。終止元件層312bM可為金屬板以易於將由第一半導體晶片320a及第二半導體晶片320b產生的熱量輻射至封裝500A的下側。第一穿透部分310H1及第二穿透部分310H2可分別藉由噴砂製程形成，且分別具有預定傾斜角。在此種情形中，第一半導體晶片320a及第二半導體晶片320b可更容易配置。可在第一框架310的第一穿透部分310H1及第二穿透部分310H2的壁表面上配置未示出的金屬層。可藉由金屬層來改善電磁屏蔽效果及熱輻射效果。
第一框架310包括：第一絕緣層311a；第一配線層312a，配置於第一絕緣層311a的頂表面上；第二配線層312b，配置於第一絕緣層311a的底表面上；第二絕緣層311b，配置於第一絕緣層311a的頂表面上以覆蓋第一配線層312a的至少一部分；第三配線層312c，配置於第二絕緣層311b的頂表面上；第三絕緣 層311c，配置於第一絕緣層311a的底表面上以覆蓋第二配線層312b的至少一部分；以及第四配線層312d，配置於第三絕緣層311c的底表面上。框架310更包括：第一配線通孔層313a，貫穿第一絕緣層311a並將第一配線層312a與第二配線層312b彼此電性連接；第二配線通孔層313b，貫穿第二絕緣層311b並將第一配線層312a與第三配線層312c彼此電性連接；以及第三配線通孔層313c，貫穿第三絕緣層311c並將第二配線層312b與第四配線層312d彼此電性連接。第一配線層312a、第二配線層312b、第三配線層312c及第四配線層312d可彼此電性連接。第一配線層312a、第二配線層312b、第三配線層312c及第四配線層312d中的每一者亦可端視功能而電性連接至連接結構340的重佈線層342。
終止元件層312bM配置於第一絕緣層311a的底表面上，且具有被第三絕緣層311c覆蓋的底表面、以及頂表面。終止元件層312bM的頂表面的至少一部分被第一穿透部分310H1及第二穿透部分310H2暴露出。第一穿透部分310H1及第二穿透部分310H2貫穿第一絕緣層311a及第二絕緣層311b，而不貫穿第三絕緣層311c。然而，此僅為實例，且終止元件層312bM可配置於第三絕緣層311c的下側上，以貫穿第一絕緣層311a、第二絕緣層311b及第三絕緣層311c。在終止元件層312bM中，接觸第一絕緣層311a的邊緣區域的厚度可大於自第一絕緣層311a被第一穿透部分310H1及第二穿透部分310H2暴露出的區域的厚度。此乃因終止元件層312bM的被暴露區域的一部分亦可在噴砂製程期間被移 除。
終止元件層312bM可為包含例如鈦(Ti)、銅(Cu)等金屬的金屬板。然而，終止元件層312bM的材料不限於此，且終止元件層312bM可包含在噴砂製程中蝕刻速率低於例如銅(Cu)等金屬的材料。舉例而言，終止元件層312bM可為包含絕緣材料的絕緣膜。更具體而言，終止元件層312bM可為例如包含感光性聚合物的乾膜光阻(DFR)。
絕緣層311a、311b及311c可由絕緣材料形成。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。當使用例如包含玻璃纖維的預浸體等高剛性材料時，框架310可用作用於控制封裝500A的翹曲的支撐構件、或核心構件。
第一絕緣層311a的厚度可大於第二絕緣層311b及第三絕緣層311c中的每一者的厚度。此乃因第一絕緣層311a可基本上具有相對較大的厚度以維持剛性，且第二絕緣層311b及第三絕緣層311c可被引入以形成更大數目的配線層312c及312d。自類似觀點，貫穿第一絕緣層311a的第一配線通孔層313a的配線通孔的平均直徑及高度可大於貫穿第二絕緣層311b及第三絕緣層311c的第二配線通孔層313b及第三配線通孔層313c中的每一者的配 線通孔的平均直徑及高度。
配線層312a、312b、312c及312d與配線通孔層313a、313b及313c一起可提供上下電性連接通路。形成配線層312a、312b、312c及312d中的每一者的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。配線層312a、312b、312c及312d可端視其設計而執行各種功能。舉例而言，可包括接地圖案、電源圖案、訊號圖案等。接地圖案及訊號圖案可包括配線及接墊。訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。
配線層312a、312b、312c及312d中的每一者的厚度可大於連接結構340的重佈線層342的厚度。第一框架310可藉由板製程以面板級來形成，以使配線層312a、312b、312c及312d中的每一者亦可被形成為具有更大的尺寸。同時，連接結構340需要例如精密間距等精密設計，以使重佈線層342可被形成為具有相對較小的尺寸。
配線通孔層313a、313b及313c電性連接配置於不同層上的配線層312a、312b、312c及312d，以在第一框架310中形成電性通路。亦可使用上述金屬材料作為形成配線通孔層313a、313b及313c的材料。配線通孔層313a、313b及313c中的每一者的配線通孔可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。第一配線通孔層313a的配線通孔可具有 圓柱剖面形狀或沙漏剖面形狀，且第二配線通孔層313b及第三配線通孔層313c中的每一者的配線通孔可具有錐形剖面形狀。在此種情形中，第二配線通孔層313b及第三配線通孔層313c中的每一者的配線通孔可具有基於第一絕緣層311a為呈相反方向的錐形的剖面形狀。
第一半導體晶片320a及第二半導體晶片320b中的每一者可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。第一半導體晶片320a及第二半導體晶片320b中的每一者可為例如處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器(AP)。然而，本揭露不限於此，且第一半導體晶片320a及第二半導體晶片320b中的每一者可為對應用處理器(AP)的一些功能進行劃分的晶片，例如中央處理器(CPU)、圖形處理器(GPU)、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器及/或微控制器，或者可為對本文中未提及的其他功能進行劃分的晶片。
第一半導體晶片320a及第二半導體晶片320b中的每一者可為基於主動晶圓而形成的晶粒。第一半導體晶片320a及第二半導體晶片320b中的每一者的本體的基礎材料可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在本體上形成各種電路。第一連接墊320aP及第二連接墊320bP可將第一半導體晶片320a及第二 半導體晶片320b電性連接至其他組件。形成第一連接墊320aP及第二連接墊320bP的材料可為例如銅(Cu)、鋁(Al)等金屬材料。可在本體上形成未示出的鈍化層，以分別暴露出第一連接墊320aP及第二連接墊320bP。鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在需要的位置處進一步配置未示出的絕緣層等。第一半導體晶片320a及第二半導體晶片320b中的每一者可為裸露晶粒，但可為在上面配置有第一連接墊320aP及第二連接墊320bP的表面(例如，主動面)上進一步配置未示出的附加重佈線層的封裝晶粒。
第一半導體晶片320a及第二半導體晶片320b可更包括分別連接至第一連接墊320aP及第二連接墊320bP的第一電性連接凸塊320aB及第二電性連接凸塊320bB。第一電性連接凸塊320aB及第二電性連接凸塊320bB中的每一者可由銅(Cu)等形成。半導體封裝500A可在包封體330上經受研磨製程。因此，包封體330的上表面即第三配線層312c(第一框架310的最上配線層)的接觸連接通孔343的表面可被配置成與第一電性連接凸塊320aB及第二電性連接凸塊320bB的接觸連接通孔343的表面共面。用語「共面」是指包括取決於製程誤差的細微差異的概念。因此，將第一電性連接凸塊320aB及第二電性連接凸塊320bB連接至重佈線層342的連接通孔343的高度可相同於將第三配線層312c連接至重佈線層342的連接通孔343的高度。用語「相同」亦是指包括取決於製程誤差的細微差異的概念。如上所述，當上 面形成有連接結構340的表面是平坦表面時，絕緣層341可被形成為平坦的。因此，可更精密地形成重佈線層342、連接通孔343等。可在第三配線層312c上配置未示出的附加電性連接金屬以防止銅(Cu)毛邊等。由於未示出的電性連接金屬被研磨，因此未示出的電性連接金屬的接觸連接通孔343的表面可具有上述關係。
包封體330可保護第一框架310、第一半導體晶片320a及第二半導體晶片320b等。包封形式不受限制。舉例而言，包封體330可覆蓋上面配置有第一框架310以及第一半導體晶片320a及第二半導體晶片320b的第一連接墊320aP及第二連接墊320bP的表面，且可填充第一穿透部分310H1及第二穿透部分310H2中的每一者的至少一部分。包封體330可填充穿透部分310H1及310H2，以根據詳細材料而用作黏合劑並減少彎曲。
包封體330的材料不受限制。舉例而言，可使用絕緣材料作為包封體330的材料。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。根據需要，可使用感光成像包封體(PIE)樹脂作為包封體330的材料。
連接結構340可對第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b的第一連 接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP進行重佈線。連接結構340可端視功能而將第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP彼此電性連接。連接結構340可端視功能而將第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP電性連接至被動組件470。連接結構340可端視功能而將第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP電性連接至第一框架310的配線層312a、312b、312c及312d。數十至數百個第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP可被重佈線，且可端視功能而藉由電性連接金屬390進行物理連接及/或電性連接。連接結構340包括絕緣層341；重佈線層342，配置於絕緣層341上；及連接通孔343，貫穿絕緣層341。絕緣層341、重佈線層342及連接通孔343可包括較圖式所示數目更大數目的層。或者，絕緣層341、重佈線層342及連接通孔343可包括較圖式所示數目更小數目的層。
絕緣層341的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用感光成像介電(PID)材料作為所述絕緣材料。舉例而言，絕緣層341可為感光性絕緣層。當絕緣層341具有感光性質時，可更容易達成連接通孔343的精密間距。即使當絕緣層341包括多個層時，所述多個層的材料亦可彼此相同，且根據需要亦可彼此不同。當絕緣層341包括多個層時，所述多個層彼此整合，使得其之間的邊界可不顯而易見，但不限於此。
重佈線層342可實質上用於對第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420aP進行重佈線，且可提供上述電性連接通路。形成重佈線層342的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。重佈線層342可端視對應層的設計而執行各種功能。舉例而言，重佈線層342可包括接地圖案、電源圖案、訊號圖案等。訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。重佈線層342於第一區域R1中主要包括電源圖案及/或接地圖案，且於第二區域R2中主要包括訊號圖案。
連接通孔343可電性連接配置於不同層上的重佈線層342、第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP、第三配線層312c等。因此，在連接結構340中形成電性通路。形成連接通孔343的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。連接通孔343可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。此外，連接通孔343可具有錐形剖面形狀。錐形方向可相同於第二配線通孔層313b的配線通孔的錐形方向。
第一鈍化層350是用於保護連接結構340不受外部物理及化學損害等的附加組件。第一鈍化層350可包含熱固性樹脂。 舉例而言，第一鈍化層350可為ABF，但第一鈍化層350的材料不限於此。第一鈍化層350可具有暴露出最上重佈線層342的至少一部分的多個開口。可存在數十至數萬個開口。開口的數目可大於或小於數十至數萬個。每一開口可包括多個孔洞。
第一電性連接金屬390亦為用於將半導體封裝500A物理連接及/或電性連接至外部裝置的附加組件。舉例而言，半導體封裝500A可藉由電性連接金屬390安裝於電氣裝置的主板上。電性連接金屬390配置於第二鈍化層380的每一開口上。因此，電性連接金屬390可電性連接至被暴露的第四配線層312d。根據需要，可在第二鈍化層380的多個開口上形成未示出的凸塊下金屬。在此種情形中，電性連接金屬390可藉由未示出的凸塊下金屬電性連接至被暴露的第四配線層312d。每一電性連接金屬390可包含低熔點金屬(例如，錫(Sn)或含Sn的合金)。更詳言之，電性連接金屬390可由焊料等形成。然而，此僅為實例，且電性連接金屬390的材料不限於此。
電性連接金屬390可為接腳、球、引腳等。電性連接金屬390可形成為多層式結構或單層式結構。當電性連接金屬390被形成為多層式結構時，電性連接金屬390包含銅柱及焊料。當電性連接金屬390被形成為單層式結構時，電性連接金屬390包含錫-銀焊料或銅。然而，此僅為實例，且電性連接金屬390的結構及材料不限於此。電性連接金屬390的數目、間隔、配置形式等不受限制，而是可由熟習此項技術者端視設計而進行充分地修 改。舉例而言，可根據第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP的數目而提供數十至數萬個電性連接金屬390。電性連接金屬390的數目可大於或小於數十至數萬個。
電性連接金屬390中的至少一者可配置於扇出區域中。用語「扇出區域」是指除配置有第一半導體晶片320a及第二半導體晶片320b的區域之外的區域。舉例而言，半導體封裝500A可為扇出型半導體封裝。扇出型封裝相較於扇入型封裝而言可具有提高的可靠性，可容許實施多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線結構。此外，相較於球柵陣列(BGA)封裝、接腳柵陣列(LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且可在價格競爭力方面為優越的。
第二框架410可根據詳細材料來進一步提高第二封裝結構400A的剛性，且可用於確保第二包封體430的厚度均勻性。第二框架410中嵌有一或多個被動組件470。第二框架410具有貫穿孔型第三穿透部分410H1及第四穿透部分410H2。第三半導體晶片420a及第四半導體晶片420b以使第三連接墊420aP及第四連接墊420bP分別面對第二連接結構440的頂表面的方式連接至第三穿透部分410H1及第四穿透部分410H2。根據需要，可在第二框架410中進一步配置電性連接至被動組件470及第二重佈線層442的附加配線層412及附加配線通孔413，以提供被動組件470與第二連接結構440的第二重佈線層442之間的電性連接。第二 框架420包括可由絕緣材料形成的一或多個絕緣層411a、411b及411c。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。當使用例如預浸體等高剛性材料時，第二框架410可用作用於控制封裝500A的翹曲的支撐構件、或核心構件。
第三半導體晶片420a及第四半導體晶片420b中的每一者亦可為以數百至數百萬個或更多個數量的元件整合於單一晶片中提供的積體電路(IC)。第三半導體晶片420a及第四半導體晶片420b中的每一者可為例如處理器晶片，例如中央處理器(例如，中央處理單元(CPU))、圖形處理器(例如，圖形處理單元(GPU))、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器(AP)。然而，本揭露不限於此，且第一半導體晶片320a及第二半導體晶片320b可為對應用處理器(AP)的一些功能進行劃分的晶片，例如中央處理器(CPU)、圖形處理器(GPU)、場域可程式化閘陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器及/或微控制器，或者可為對本文中未提及的其他功能進行劃分的晶片。作為不受限制的實例，第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b可進行組合以構成單一完整的 應用處理器(AP)。在此種情形中，第一半導體晶片320a及第二半導體晶片320b可為主晶片，且第三半導體晶片420a及第四半導體晶片420b可為子晶片。然而，第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b不限於此，且第三半導體晶片420a及第四半導體晶片420b中的每一者可為記憶體，例如揮發性記憶體(DRAM)、非揮發性記憶體(ROM)、快閃記憶體等。
第三半導體晶片420a及第四半導體晶片420b中的每一者亦可為基於主動晶圓而形成的晶粒。第三半導體晶片420a及第四半導體晶片420b中的每一者的本體的基礎材料亦可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在第三半導體晶片420a及第四半導體晶片420b中的每一者的本體上形成各種電路。第三連接墊420aP及第四連接墊420bP可將第三半導體晶片420a及第四半導體晶片420b電性連接至其他組件。形成第三連接墊420aP及第四連接墊420bP的材料亦可為例如銅(Cu)、鋁(Al)等金屬材料。第三連接墊420aP及第四連接墊420bP中的每一者無需附加凸塊即可連接至第二連接結構440的第二連接通孔443。可在第三半導體晶片420a及第四半導體晶片420b中的每一者的本體上形成未示出的鈍化層，以暴露出第三連接墊420aP及第四連接墊420bP。鈍化層可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。可在需要的位置處進一步配置未示出的絕緣層等。第三半導體晶片420a及第四半導體晶片420b中的每一者可為裸露晶 粒，但可為在上面配置有第三連接墊420aP及第四連接墊420bP的表面(例如，主動面)上進一步配置未示出的附加重佈線的封裝晶粒。
第二包封體430的材料不受限制。舉例而言，第二包封體430的材料可為絕緣材料。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。根據需要，可使用PIE作為所述絕緣材料。
第二連接結構340與第一連接結構340一起可對第一半導體晶片320a、第二半導體晶片320b、第三半導體晶片420a及第四半導體晶片420b的第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP進行重佈線。連接結構440可端視功能而將第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP彼此電性連接。連接結構440可端視功能而將第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP電性連接至被動組件470。第二連接結構440可端視功能而將第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP電性連接至第二框架410的配線層412。數十至數百個第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP可藉由第二連接結構440 被重佈線，且因此可端視功能而藉由第一電性連接金屬390物理連接及/或電性連接至外部裝置。第二連接結構440包括第二絕緣層441；第二重佈線層442，配置於第二絕緣層441上；及第二連接通孔443，貫穿第二絕緣層441。第二連接結構440的第二絕緣層441、第二重佈線層442及第二連接通孔443可包括較圖式所示數目更大數目的層。或者，第二連接結構440的第二絕緣層441、第二重佈線層442及第二連接通孔443可包括較圖式所示數目更小數目的層。
第二絕緣層441的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用感光成像介電(PID)材料作為所述絕緣材料。舉例而言，第二絕緣層441可為感光性絕緣層。當第二絕緣層441具有感光性質時，可更容易達成連接通孔443的精密間距。即使當第二絕緣層441包括多個層時，所述多個層的材料亦可彼此相同，且根據需要亦可彼此不同。當第二絕緣層441包括多個層時，所述多個層彼此整合，使得其之間的邊界可不顯而易見，但不限於此。
第二重佈線層442可實質上用於對第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420aP進行重佈線，且可提供上述電性連接通路。形成第二重佈線層442的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。第二重佈線層442可端視對應層的設計而執行各種功能。舉例而言，第二重 佈線層442可包括接地圖案、電源圖案、訊號圖案等。接地圖案與訊號圖案可彼此相同。訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。第二重佈線層442於第四區域R4中主要包括電源圖案及/或接地圖案，且於第五區域R5中主要包括訊號圖案。
第二連接通孔443可電性連接配置於不同層上的第二重佈線層442、第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP、配線層412等。因此，在第二連接結構440中形成電性通路。形成第二連接通孔443的材料可為金屬材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。第二連接通孔443可為利用金屬材料填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。此外，第二連接通孔443可具有錐形剖面形狀。錐形方向可相同於配線通孔413的錐形方向。
第三鈍化層450是用於保護第二連接結構440不受外部物理及化學損害等的附加組件。第三鈍化層450可包含熱固性樹脂。舉例而言，第三鈍化層450可為ABF，但第三鈍化層450的材料不限於此。第三鈍化層450可具有暴露出最下重佈線層442的至少一部分的多個開口。可存在數十至數萬個開口。開口的數目可大於或小於數十至數萬個。每一開口可包括多個孔洞。
被動組件470可為例如多層陶瓷電容器(MLCC)或低電感陶瓷電容器(LICC)等晶片型電容器或者例如功率電感器等 晶片型電感器。然而，被動組件470不限於此，且可為此項技術中眾所習知的另一種類型的被動組件。舉例而言，被動組件470可為此項技術中眾所習知的晶片型被動組件。用語「晶片型組件」是指例如包括本體、形成於本體內側的內部電極及形成於本體上的外部電極的獨立晶片型組件。被動組件470可為相同類型或不同類型的。被動組件470的數目不受限制，且可端視設計而大於或小於圖式所示被動組件470的數目。被動組件470可嵌於第二框架410內部的適當位置處。
第三電性連接金屬490是用於物理連接及/或電性連接第一封裝結構300A與第二封裝結構400A的組件。第三電性連接金屬490配置於第一鈍化層350及第三鈍化層450的多個開口上。因此，被暴露的第一重佈線層342與被暴露的第二重佈線層442可彼此電性連接。每一第三電性連接金屬490可包含低熔點金屬(例如，錫(Sn)或含Sn的合金)。更具體而言，每一第三電性連接金屬490可包含焊料等。然而，此僅為實例，且每一第三電性連接金屬490的材料不限於此。
第三電性連接金屬490可為接腳、球、引腳等。第三電性連接金屬490可形成為多層式結構或單層式結構。當第三電性連接金屬490被形成為多層式結構時，第三電性連接金屬490包含銅柱及焊料。當第三電性連接金屬490被形成為單層式結構時，第三電性連接金屬490包含錫-銀焊料或銅。然而，此僅為實例，且第三電性連接金屬490的結構及材料不限於此。第三電性連接 金屬490的數目、間隔、配置形式等不受限制，而是可由熟習此項技術者端視設計而進行充分地修改。舉例而言，可根據第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP的數目而提供數十至數萬個第三電性連接金屬490。第三電性連接金屬490的數目可大於或小於數十至數萬個。
圖26為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
參照圖26，根據經修改實施例的半導體封裝500B包括如下所述的配置於第二封裝結構400B的第二框架410中的第一被動組件470以及嵌入第一封裝結構300B的第一框架310中的第二被動組件370。第二被動組件370端視功能而電性連接至第一框架310的第一配線層312a、第二配線層312b、第三配線層312c及第四配線層312d中的至少一些。因此，第二被動組件370可端視功能而電性連接至第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP。第二被動組件370亦可為例如多層陶瓷電容器(MLCC)或低電感陶瓷電容器(LICC)等晶片型電容器或者例如功率電感器等晶片型電感器。然而，第二被動組件370不限於此，且可為此項技術中眾所習知的另一種類型的被動組件。舉例而言，第二被動組件370可為此項技術中眾所習知的晶片型被動組件。第二被動組件370可為相同類型或不同類型的。第二被動組件370的數目不受限制，且可端視設計而大於或小於圖式所示第二被動組件370的數目。
其他說明實質上相同於根據另一例示性實施例的半導體封裝500A的詳細說明，且此處將被省略。
圖27為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
參照圖27，根據另一經修改實施例的半導體封裝500C包括具有與上述實質上相同的配置的第一封裝結構300C以及包括另一類型的第二框架410的第二封裝結構400C。更具體而言，第二框架410亦具有盲腔型第三穿透部分410H1及第四穿透部分410H2，第三穿透部分410H1及第四穿透部分410H2各自具有上面配置有終止元件層412M的底表面。第三半導體晶片420a及第四半導體晶片420b採用以下方式配置於第三穿透部分410H1及第四穿透部分410H2中：使第三半導體晶片420a及第四半導體晶片420b的後表面分別經由黏合構件425等貼附至終止元件層412M。可分別在第三連接墊420aP及第四連接墊420bP上配置第三電性連接凸塊420aB及第四電性連接凸塊420bB。第三電性連接凸塊420aB及第四電性連接凸塊420bB中的每一者可為例如銅(Cu)等金屬材料。將第三電性連接凸塊420aB及第四電性連接凸塊420bB連接至第二重佈線層442的第二連接通孔443的高度可相同於將配線層412連接至第二重佈線層442的第二連接通孔443的高度。用語「相同」亦是指包括取決於製程誤差的細微差異的概念。如上所述，當上面形成有第二連接結構440的表面是平坦表面時，第二絕緣層441可被形成為平坦的。因此，可更精密地 形成第二重佈線層442、第二連接通孔443等。根據需要，可在配線層412上配置未示出的附加電性連接金屬以防止銅(Cu)毛邊等。由於未示出的電性連接金屬被研磨，因此未示出的電性連接金屬的接觸第二連接通孔443的表面可具有上述關係。根據需要，可在第二框架410的上側上配置第四鈍化層495以覆蓋終止元件層412M的至少一部分。第四鈍化層495可為ABF等。
其他說明實質上相同於根據另一例示性實施例的半導體封裝500A的詳細說明，且此處將被省略。應顯而易見的是，根據另一經修改實施例的半導體封裝500B的特徵可引入至根據另一經修改實施例的半導體封裝500C。舉例而言，半導體封裝500B及500C可彼此組合。
圖28為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
參照圖28，根據另一經修改實施例的半導體封裝500D包括包含另一類型的第一框架310的第一封裝結構300D以及具有與上述實質上相同的配置的第二封裝結構400D。更具體而言，第一框架310具有貫穿孔型第一穿透部分310H1及第二穿透部分310H2，且第一半導體晶片320a及第二半導體晶片320b以使上面配置有第一連接墊320aP及第二連接墊320bP的表面面對第一連接結構340的底表面的方式來配置。在此種情形中，第一連接墊320aP及第二連接墊320bP可連接至第一連接結構340的第一連接通孔343。在本實施例中，第一框架310包括：第一絕緣層311a， 接觸第一連接結構340的底表面；第一配線層312a，在接觸第一連接結構340的底表面的同時嵌入第一絕緣層311a中；第二配線層312b，配置於第一絕緣層311a的與嵌有第一配線層312a的一側相對的一側上；第二絕緣層311b，配置於第一絕緣層311a的與嵌有第一配線層312a的一側相對的一側上，覆蓋第二配線層312b的至少一部分；第三配線層312c，配置於第二絕緣層311b的與嵌有第二配線層312b的一側相對的一側上；第一配線通孔層313a，貫穿第一絕緣層311a且將第一配線層312a與第二配線層312b彼此電性連接；以及第二配線通孔層313b，貫穿第二絕緣層311b且將第二配線層312b與第三配線層312c彼此電性連接。
第一配線層312a可凹陷於第一絕緣層311a中。因此，第一絕緣層311a的與第一連接結構340的底表面進行接觸的表面可相對於第一配線層312a的與第一連接結構340的底表面進行接觸的表面具有台階。在此種情形中，當第一半導體晶片320a及第二半導體晶片320b以及第一框架310使用第一包封體330來包封時，可抑制包封體材料的滲漏以防止第一配線層312a被包封體材料污染。第一配線層312a、第二配線層312b及第三配線層312c中的每一者的厚度可大於各第一重佈線層342的厚度。
當形成用於第一配線通孔層313a的孔洞時，第一配線層312a的一些接墊可用作終止元件。因此，就使第一配線通孔層313a的配線通孔具有上側的寬度小於下側的寬度的錐形形狀的製程而言是有利的。在此種情形中，第一配線通孔層313a的配線通 孔可與第二配線層312b的接墊圖案整合在一起。類似地，當為第二配線通孔層313b形成孔洞時，第二配線層312b的一些接墊可用作終止元件。因此，就使第二配線通孔層313a的配線通孔具有上側的寬度小於下側的寬度的錐形形狀的製程而言是有利的。在此種情形中，第二配線通孔層313b的配線通孔可與第三配線層312c的接墊圖案整合在一起。
根據需要，可向第一包封體330的下側引入背側配線層332及背側通孔333。背側通孔333可貫穿第一包封體330的至少一部分以將第三配線層312c與背側配線層332彼此電性連接。第二鈍化層380可具有分別暴露出背側配線層332的至少一部分的多個開口。多個電性連接金屬390可電性連接至被暴露的背側配線層332。
背側配線層332亦可用於對第一連接墊320aP、第二連接墊320bP、第三連接墊420aP及第四連接墊420bP進行重佈線。形成背側配線層332的材料可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側配線層332亦可端視對應層的設計而執行各種功能。舉例而言，背側配線層332可包括接地圖案、電源圖案、訊號圖案等。接地圖案及訊號圖案可包括配線及接墊。訊號圖案包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。用語「圖案」是指包括配線及接墊的概念。
背側通孔333可將第三配線層312c與背側配線層332 彼此電性連接。形成背側通孔333的材料可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。背側通孔333可為利用金屬填充的填充型通孔或沿著通孔孔洞的壁表面形成的共形型通孔。背側通孔333可具有錐形剖面形狀。背側通孔333的錐形方向可相同於第一配線通孔層313a及第二配線通孔層313b中的每一者的配線通孔的錐形方向。
其他說明實質上相同於根據另一例示性實施例的半導體封裝500A的詳細說明，且此處將被省略。應顯而易見的是，根據其他經修改實施例的半導體封裝500B及500C的特徵可引入至根據另一經修改實施例的半導體封裝500D。舉例而言，半導體封裝500B、500C及500D可以各種組合形式加以組合。
圖29為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
參照圖29，半導體封裝500E包括記憶體封裝497，記憶體封裝497藉由第四電性連接金屬498以疊層封裝(PoP)形式進一步配置於根據另一經修改實施例的半導體封裝500D中。在此種情形中，在第二框架410中進一步配置有多個配線層412a、412b、412c及412d以及一或多個配線通孔層413a、413b及413c，以達成與記憶體封裝497的電性連接。記憶體封裝497可具有一或多個記憶體晶片配置於配線板上且使用焊線接合等連接至配線板的結構，但記憶體封裝497的結構不限於此。根據需要，可配 置另一類型的封裝而非記憶體封裝497。所述多個配線層412a、412b、412c及412d以及所述一或多個配線通孔層413a、413b及413c可包含金屬材料，且可被設計用於電源、接地及/或訊號連接。第四電性連接金屬498可為例如焊料等低熔點金屬。因此，根據另一經修改實施例的半導體封裝500E可為包括應用處理器(AP)及記憶體二者的封裝。
其他說明實質上相同於根據另一例示性實施例的半導體封裝500A的詳細說明，且此處將被省略。應顯而易見的是，根據其他經修改實施例的半導體封裝500B及500C的特徵可引入至根據另一經修改實施例的半導體封裝500E。舉例而言，半導體封裝500B、500C及500E可以各種組合形式加以組合。
圖30為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
參照圖30，根據另一經修改實施例的半導體封裝500F包括包含另一類型的第一框架310的第一封裝結構300F以及具有與上述實質上相同的配置的第二封裝結構400F。更具體而言，框架310具有貫穿孔型第一穿透部分310H1及第二穿透部分310H2，且第一半導體晶片320a及第二半導體晶片320b以使上面配置有第一連接墊320aP及第二連接墊320bP的表面面對第一連接結構340的底表面的方式配置於第一穿透部分310H1及第二穿透部分310H2處。在此種情形中，第一連接墊320aP及第二連接墊320bP無需附加凸塊即可連接至第一連接結構340的第一連接 通孔343。在本實施例中，第一框架310包括：第一絕緣層311a；第一配線層312a及第二配線層312b，分別配置於第一絕緣層311a的兩個表面上；第二絕緣層311b及第三絕緣層311c，分別覆蓋第一配線層312a及第二配線層312b；第三配線層312c，配置於與第二絕緣層311b的嵌有第一配線層312a的一側相對的一側上；第四配線層312d，配置於第三絕緣層311c的與嵌有第二配線層312b的一側相對的一側上；第一配線通孔層313a，貫穿第一絕緣層311a且將第一配線層312a與第二配線層312b彼此電性連接；第二配線通孔層313b，貫穿第二絕緣層311b且將第一配線層312a與第三配線層312c彼此電性連接；以及第三配線通孔層313c，貫穿第三絕緣層311c且將第二配線層312b與第四配線層312d彼此電性連接。由於框架310包括更大數目的配線層312a、312b、312c及312d，因此第一連接結構340可被進一步簡化。
第一絕緣層311a的厚度可大於第二絕緣層311b及第三絕緣層311c中的每一者的厚度。第一絕緣層311a可具有相對較大的厚度以維持剛性，且第二絕緣層311b及第三絕緣層311c可被引入以形成更大數目的配線層312c及312d。自類似觀點，貫穿第一絕緣層311a的第一配線通孔層313a的配線通孔的高度及平均直徑可大於分別貫穿第二絕緣層311b及第三絕緣層311c的第二配線通孔層313b及第三配線通孔層313c中的每一者的配線通孔的高度及平均直徑。第一配線通孔層313a的配線通孔可具有沙漏形狀或圓柱形狀，而第二配線通孔層313b及第三配線通孔層313c 的配線通孔可具有為呈相反方向的錐形的形狀。第一配線層312a、第二配線層312b、第三配線層312c及第四配線層312d中的每一者的厚度可大於重佈線層342的厚度。
類似地，根據需要，可在第一包封體330的下側上引入背側配線層332及背側通孔333。背側通孔333可貫穿第一包封體330的至少一部分以將第四配線層312d與背側配線層332彼此電性連接。第二鈍化層380可具有分別暴露出背側配線層332的至少一部分的多個開口。多個第一電性連接金屬390可電性連接至被暴露的背側配線層332。
根據需要，可在第一框架310的第一穿透部分310H1及第二穿透部分310H2的壁表面上配置金屬層315，且金屬層315可被配置成完全覆蓋所述壁表面。可藉由金屬層315來改善第一半導體晶片320a及第二半導體晶片320b的電磁屏蔽效果及熱輻射效果。
其他說明實質上相同於根據另一例示性實施例的半導體封裝500A的詳細說明，且此處將被省略。應顯而易見的是，根據其他經修改實施例的半導體封裝500B及500C的特徵可引入至根據另一經修改實施例的半導體封裝500F。舉例而言，半導體封裝500B、500C及500F可以各種組合形式加以組合。
圖31為示意性地示出圖23所示半導體封裝的經修改實例的剖面圖。
參照圖31，根據另一經修改實施例的半導體封裝500G 包括記憶體封裝497，記憶體封裝497藉由第四電性連接金屬498以疊層封裝(PoP)形式進一步配置於根據另一經修改實施例的半導體封裝500F中。根據另一經修改實施例的半導體封裝500G包括具有與上述實質上相同的配置的第一封裝結構300G以及第二封裝結構400G。在此種情形中，在第二框架410中進一步配置有多個配線層412a、412b、412c及412d以及一或多個配線通孔層413a、413b及413c，以達成與記憶體封裝497的電性連接。記憶體封裝497可具有一或多個記憶體晶片配置於配線板上且使用焊線接合等連接至配線板的結構，但記憶體封裝497的結構不限於此。根據需要，可配置另一類型的封裝而非記憶體封裝497。所述多個配線層412a、412b、412c及412d以及所述一或多個配線通孔層413a、413b及413c可包含金屬材料，且可被設計用於電源、接地及/或訊號連接。第四電性連接金屬498可為例如焊料等低熔點金屬。因此，根據另一經修改實施例的半導體封裝500G可為包括應用處理器(AP)及記憶體二者的封裝。
其他說明實質上相同於根據另一例示性實施例的半導體封裝500A的詳細說明，且此處將被省略。應顯而易見的是，根據其他經修改實施例的半導體封裝500B及500C的特徵可引入至根據另一經修改實施例的半導體封裝500G。舉例而言，半導體封裝500B、500C及500G可以各種組合形式加以組合。
如上所述，提供一種多個半導體晶片可被封裝以具有最佳訊號及電力特性的封裝結構。
在本揭露中，已使用用語「下側」、「下部分」、「下表面」等來指示相對於圖式的剖面朝向電子組件封裝的安裝表面的方向，已使用用語「上側」、「上部分」、「上表面」等來指示與由所述用語「下側」、「下部分」、「下表面」等指示的方向相反的方向。然而，定義該些方向僅是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意指包括物理連接及物理斷接(disconnection)。可理解，當以「第一」及「第二」來指稱元件時，所述元件不受其所限。該些用語可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為闡述例示性實施例使用，而非 限制本揭露。在此種情形中，除非需要基於特定上下文另有解釋，否則單數形式包括多數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，可在不背離如由所附申請專利範圍所界定的本揭露的範圍的條件下作出修改及變型。
100A:半導體封裝/封裝
110:框架
110H:穿透部分
111a:絕緣層/第一絕緣層
111b:絕緣層/第二絕緣層
111c:絕緣層/第三絕緣層
112a:配線層/第一配線層
112b:配線層/第二配線層
112bM:終止元件層
112c:配線層/第三配線層
112d:配線層/第四配線層
113a:配線通孔層/第一配線通孔層
113b:配線通孔層/第二配線通孔層
113c:配線通孔層/第三配線通孔層
120:第一半導體晶片/半導體晶片
120B:第一電性連接凸塊
120P:第一連接墊
125:黏合構件
130:包封體
140:連接結構
141:絕緣層
142:重佈線層/最上重佈線層
143:連接通孔
150:第一鈍化層
161:第二半導體晶片
161B:第二電性連接凸塊
161P:第二連接墊
161r、162r:底部填充樹脂
161s、162s:低熔點金屬
162:第三半導體晶片
162P:第三連接墊
162B:第三電性連接凸塊
170:被動組件
180:第二鈍化層
190:電性連接金屬
191:模製材料
I-I'、II-II':線
R1:第一區域
R2:第二區域

Claims (32)

  1. 一種半導體封裝，包括：第一連接結構，具有第一表面及與所述第一表面相對的第二表面，且包括一或多個第一重佈線層；第一半導體晶片，配置於所述第一連接結構的所述第一表面上，所述第一半導體晶片的上面配置有所述第一半導體晶片的第一連接墊的表面面對所述第一連接結構的所述第一表面；第二半導體晶片，配置於所述第一連接結構的所述第二表面上，所述第二半導體晶片的上面配置有所述第二半導體晶片的第二連接墊的表面面對所述第一連接結構的所述第二表面；第三半導體晶片，配置於所述第一連接結構的所述第二表面上，所述第三半導體晶片的上面配置有所述第三半導體晶片的第三連接墊的表面面對所述第一連接結構的所述第二表面；第一被動組件，在所述第一連接結構的所述第二表面上配置於所述第二半導體晶片與所述第三半導體晶片之間；以及第一框架，配置於所述第一連接結構的所述第一表面上，具有配置有所述第一半導體晶片的第一穿透部分，其中所述第一連接結構包括第一區域及第二區域，所述第一區域包括在所述半導體封裝的厚度方向上與所述第一被動組件交疊的區域，所述第二區域包括在所述半導體封裝的所述厚度方向上分別與所述第二半導體晶片及所述第三半導體晶片的至少部分交疊的區域， 所述第一區域配置於所述第二區域之間，所述一或多個第一重佈線層包括位於所述第一區域中的電源圖案及接地圖案中的至少一者，且包括位於所述第二區域中的訊號圖案，且所述第一框架包括電性連接至所述一或多個第一重佈線層的一或多個配線層。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一區域更包括在所述半導體封裝的所述厚度方向上分別與所述第二半導體晶片及所述第三半導體晶片的至少其他部分交疊的區域。
  3. 如申請專利範圍第1項所述的半導體封裝，其中在所述第二區域中所述第二半導體晶片及所述第三半導體晶片中的每一者被配置成在所述半導體封裝的所述厚度方向上與所述第一半導體晶片的至少一部分交疊，且所述第一連接墊的一部分藉由所述一或多個第一重佈線層的位於所述第二區域中的所述訊號圖案電性連接至所述第二連接墊及所述第三連接墊中的每一者的一部分。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述第一被動組件及所述第一連接墊至所述第三連接墊中的每一者的另一部分電性連接至所述電源圖案及所述接地圖案中的至少一者。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述第一半導體晶片至所述第三半導體晶片中的每一者是構成應用處理 器(AP)的一些功能或全部功能的晶片。
  6. 如申請專利範圍第5項所述的半導體封裝，更包括：模製材料，配置於所述第一連接結構的所述第二表面上，覆蓋所述第二半導體晶片及所述第三半導體晶片以及所述第一被動組件中的每一者的至少一部分；穿透配線，貫穿所述模製材料的至少一部分，電性連接至所述一或多個第一重佈線層；記憶體封裝，配置於所述模製材料上；以及第二電性連接金屬，將所述穿透配線與所述記憶體封裝彼此電性連接。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一穿透部分呈具有上面配置有終止元件層的底表面的盲腔形式，且所述第一半導體晶片配置於所述第一穿透部分中，所述第一半導體晶片的與所述第一半導體晶片的上面配置有所述第一連接墊的所述表面相對的表面貼附至所述終止元件層。
  8. 如申請專利範圍第7項所述的半導體封裝，更包括：包封體，配置於所述第一連接結構的所述第一表面上，覆蓋所述第一框架及所述第一半導體晶片中的每一者的至少一部分；鈍化層，配置於所述第一框架的與上面配置有所述第一連接結構的一側相對的一側上，具有分別暴露出所述一或多個配線層中的第一配線層的部分的多個開口；以及 多個電性連接金屬，分別配置於所述多個開口上且電性連接至所述第一配線層的被暴露的所述部分。
  9. 如申請專利範圍第1項所述的半導體封裝，其中所述第一穿透部分呈貫穿所述第一框架的貫穿孔的形式，且所述第一半導體晶片配置於所述第一穿透部分中。
  10. 如申請專利範圍第9項所述的半導體封裝，更包括：包封體，配置於所述第一連接結構的所述第一表面上，覆蓋所述第一框架及所述第一半導體晶片中的每一者的至少一部分；背側配線層，配置於所述包封體的與上面配置有所述第一框架的一側相對的一側上；背側通孔，貫穿所述包封體的至少一部分且將所述一或多個配線層與所述背側配線層彼此電性連接；鈍化層，配置於所述包封體的與上面配置有所述第一框架的一側相對的一側上，覆蓋所述背側配線層的至少一部分，且具有分別暴露出所述背側配線層的部分的多個開口；以及多個第一電性連接金屬，分別配置於所述多個開口上且電性連接至被暴露的所述背側配線層。
  11. 如申請專利範圍第9項所述的半導體封裝，其中所述第一框架包括第一絕緣層、第一配線層、第二配線層、第二絕緣層及第三配線層，所述第一絕緣層接觸所述第一連接結構的所述第一表面，所述第一配線層嵌入所述第一絕緣層中同時接觸所述第一連接結構的所述第一表面，所述第二配線層配置於所述第一 絕緣層的與嵌有所述第一配線層的一側相對的一側上，所述第二絕緣層配置於所述第一絕緣層的與嵌有所述第一配線層的所述側相對的一側上，覆蓋所述第二配線層的至少一部分，所述第三配線層配置於所述第二絕緣層的與嵌有所述第二配線層的一側相對的一側上，且所述第一絕緣層的與所述第一連接結構的所述第一表面進行接觸的表面相對於所述第一配線層的與所述第一連接結構的所述第一表面進行接觸的表面具有台階。
  12. 如申請專利範圍第9項所述的半導體封裝，其中所述第一框架包括第一絕緣層、第一配線層及第二配線層、第二絕緣層及第三絕緣層、第三配線層以及第四配線層，所述第一配線層及所述第二配線層分別配置於所述第一絕緣層的兩個表面上，所述第二絕緣層及所述第三絕緣層分別配置於所述第一絕緣層的兩個表面上，覆蓋所述第一配線層及所述第二配線層中的每一者的至少一部分，所述第三配線層配置於所述第二絕緣層的與嵌有所述第一配線層的一側相對的一側上，所述第四配線層配置於所述第三絕緣層的與嵌有所述第二配線層的一側相對的一側上，且所述第一絕緣層的厚度大於所述第二絕緣層及所述第三絕緣層中的每一者的厚度。
  13. 如申請專利範圍第1項所述的半導體封裝，更包括：至少一個第二被動組件，所述至少一個第二被動組件配置於所述第一框架中且電性連接至所述一或多個配線層的至少一部 分。
  14. 如申請專利範圍第1項所述的半導體封裝，其中所述一或多個第一重佈線層於所述第一區域中主要包括電源圖案及接地圖案，且於所述第二區域中主要包括訊號圖案。
  15. 一種半導體封裝，包括：第一連接結構，具有第一表面及與所述第一表面相對的第二表面，且包括一或多個第一重佈線層；第一半導體晶片，配置於所述第一連接結構的所述第一表面上，所述第一半導體晶片的上面配置有所述第一半導體晶片的第一連接墊的表面面對所述第一連接結構的所述第一表面；第二半導體晶片，配置於所述第一連接結構的所述第二表面上，所述第二半導體晶片的上面配置有所述第二半導體晶片的第二連接墊的表面面對所述第一連接結構的所述第二表面；第三半導體晶片，配置於所述第一連接結構的所述第二表面上，所述第三半導體晶片的上面配置有所述第三半導體晶片的第三連接墊的表面面對所述第一連接結構的所述第二表面；第一被動組件，在所述第一連接結構的所述第二表面上配置於所述第二半導體晶片與所述第三半導體晶片之間；第四半導體晶片，與所述第一半導體晶片並排地配置於所述第一連接結構的所述第一表面上，所述第四半導體晶片的上面配置有所述第四半導體晶片的第四連接墊的表面面對所述第一連接結構的所述第一表面；以及 第一框架，配置於所述第一連接結構的所述第一表面上，具有分別配置有所述第一半導體晶片及所述第四半導體晶片的第一穿透部分及第二穿透部分，其中所述第一連接結構包括第一區域及第二區域，所述第一區域包括在所述半導體封裝的厚度方向上與所述第一被動組件交疊的區域，所述第二區域包括在所述半導體封裝的所述厚度方向上分別與所述第二半導體晶片及所述第三半導體晶片的至少部分交疊的區域，所述第一區域配置於所述第二區域之間，所述一或多個第一重佈線層包括位於所述第一區域中的電源圖案及接地圖案中的至少一者，且包括位於所述第二區域中的訊號圖案，且所述第一框架包括電性連接至所述一或多個第一重佈線層的一或多個配線層。
  16. 如申請專利範圍第15項所述的半導體封裝，其中所述第一被動組件在所述半導體封裝的所述厚度方向上與所述第一框架的所述第一穿透部分和所述第二穿透部分之間的區域的至少一部分交疊，且於所述第一穿透部分與所述第二穿透部分之間的所述區域中，所述一或多個配線層包括電性連接至所述第一被動組件的電源圖案及接地圖案中的至少一者。
  17. 如申請專利範圍第15項所述的半導體封裝，其中所述 第二半導體晶片及所述第三半導體晶片以及所述第一被動組件中的每一者以表面安裝形式配置於所述第一連接結構的所述第二表面上。
  18. 如申請專利範圍第15項所述的半導體封裝，其中所述第二半導體晶片及所述第三半導體晶片以及所述第一被動組件被封裝在一起從而以疊層封裝(PoP)形式配置於所述第一連接結構的所述第二表面上。
  19. 如申請專利範圍第18項所述的半導體封裝，更包括第二連接結構以及第二框架，所述第二連接結構配置於所述第一連接結構的所述第二表面上以與所述第一連接結構間隔開並包括一或多個第二重佈線層，所述第二半導體晶片及所述第三半導體晶片配置於所述第二連接結構上，所述第二框架配置於所述第二連接結構上並具有分別配置有所述第二半導體晶片及所述第三半導體晶片的第三穿透部分及第四穿透部分，所述第一被動組件嵌入所述第二框架中，且所述一或多個第一重佈線層與所述一或多個第二重佈線層藉由配置於所述第一連接結構與所述第二連接結構之間的多個第二電性連接金屬來電性連接。
  20. 如申請專利範圍第19項所述的半導體封裝，其中所述第二框架包括彼此電性連接的一或多個配線層，在所述半導體封裝上配置有記憶體封裝，所述記憶體封裝藉由第三電性連接金屬電性連接至所述第二 框架的配線層，且所述第一半導體晶片至所述第四半導體晶片中的每一者是構成應用處理器(AP)的一些功能或全部功能的晶片。
  21. 如申請專利範圍第15項所述的半導體封裝，其中所述一或多個第一重佈線層於所述第一區域中主要包括電源圖案及接地圖案，且於所述第二區域中主要包括訊號圖案。
  22. 一種半導體封裝，包括：連接結構，具有第一表面及與所述第一表面相對的第二表面，且包括重佈線層；第一框架，配置於所述連接結構的所述第一表面上，具有藉由所述第一框架的第一區域彼此間隔開的第一穿透部分及第二穿透部分，且包括連接至所述重佈線層的配線層；第一半導體晶片及第二半導體晶片，分別配置於所述第一表面上所述第一穿透部分及所述第二穿透部分中，所述第一半導體晶片及所述第二半導體晶片的連接墊面對所述第一表面；以及被動組件，配置於所述第一框架的所述第一區域上，其中所述連接結構配置於所述被動組件與所述第一區域之間，所述第一框架的所述第一區域中的配線層包括連接至電源及接地的圖案，且所述第一框架的所述第一區域之外的配線層包括傳送訊號的圖案。
  23. 如申請專利範圍第22項所述的半導體封裝，其中所述配線層於所述第一區域中主要包括連接至電源及接地的圖案，且於所述第一區域之外主要包括傳送訊號的圖案。
  24. 如申請專利範圍第22項所述的半導體封裝，更包括配置於所述第二表面上的第三半導體晶片及第四半導體晶片，所述第三半導體晶片及所述第四半導體晶片的連接墊面對所述第二表面，其中所述被動組件配置於所述第三半導體晶片與所述第四半導體晶片之間。
  25. 如申請專利範圍第24項所述的半導體封裝，其中所述第一半導體晶片與所述第三半導體晶片在所述半導體封裝的厚度方向上至少部分地彼此交疊，且所述第二半導體晶片與所述第四半導體晶片在所述半導體封裝的所述厚度方向上至少部分地彼此交疊。
  26. 如申請專利範圍第24項所述的半導體封裝，其中所述第一半導體晶片至所述第四半導體晶片中的每一者是構成應用處理器(AP)的一些功能或全部功能的晶片。
  27. 如申請專利範圍第24項所述的半導體封裝，更包括覆蓋所述第三半導體晶片及所述第四半導體晶片以及所述被動組件的樹脂層。
  28. 如申請專利範圍第24項所述的半導體封裝，更包括具有配置有所述第三半導體晶片及所述第四半導體晶片的至少一個 貫穿孔的第二框架。
  29. 如申請專利範圍第28項所述的半導體封裝，更包括配置於所述第三半導體晶片及所述第四半導體晶片上的記憶體封裝，所述記憶體封裝電性連接至所述第二框架的配線層。
  30. 如申請專利範圍第22項所述的半導體封裝，更包括：鈍化層，具有多個開口；以及多個電性連接金屬，分別配置於所述多個開口上且電性連接至所述配線層。
  31. 如申請專利範圍第22項所述的半導體封裝，其中所述第一穿透部分及所述第二穿透部分中的每一者是具有上面配置有終止元件層的底表面的盲腔，所述第一半導體晶片的與所述第一半導體晶片的上面配置有第一連接墊的表面相對的表面貼附至所述第一穿透部分中的所述終止元件層，且所述第二半導體晶片的與所述第二半導體晶片的上面配置有第二連接墊的表面相對的表面貼附至所述第二穿透部分中的所述終止元件層。
  32. 如申請專利範圍第22項所述的半導體封裝，其中所述第一穿透部分及所述第二穿透部分中的每一者是貫穿所述第一框架的貫穿孔。
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