CN111584476B - 半导体封装件 - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4801—Structure
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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Abstract

本公开涉及一种半导体封装件，所述半导体封装件包括：第一半导体芯片，具有设置有第一连接焊盘的第一表面和设置有第二连接焊盘的第二表面，并且包括连接到所述第二连接焊盘的导通孔；连接结构，设置在所述第一表面上，并且包括第一重新分布层；第二重新分布层，设置在所述第二表面上；以及第二半导体芯片，设置在所述连接结构上。所述第一连接焊盘连接到所述第一重新分布层的信号图案，并且所述第二连接焊盘连接到所述第二重新分布层的电力图案和接地图案中的至少一者。

Description

半导体封装件
本申请要求于2019年2月15日在韩国知识产权局提交的第10-2019-0017872号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，具体地，涉及一种扇出型半导体封装件。
背景技术
随着智能电子装置的近期发展，对于在这样的智能电子装置中使用的组件的需求不断增长，以满足更先进的性能需求。例如，近年来，作为智能电子装置的核心组件之一的应用处理器(AP)的性能规范已经大大提高。用于改善AP的性能的许多方法之一涉及按功能将AP分区。例如，可通过按功能将裸片分区并通过适用于裸片的特性的优化工艺构造分区的裸片并将其封装到半导体芯片中来制造AP，由此制造的AP与传统的单个AP相比可实现优越的性能。然而，这样的AP的实现需要更先进的半导体封装技术。在这种情况下，有必要开发一种能够封装多个分区的半导体芯片以具有最佳的信号特性和电力特性的封装结构。
发明内容
本公开的一方面在于提供一种能够封装多个半导体芯片以具有最佳的信号特性和电力特性的封装结构。
根据本公开的一方面，一种半导体封装件包括贯穿半导体芯片的导通孔，并且半导体芯片的连接焊盘被构造为在彼此不同的方向上传输不同的信号。
本公开的一方面在于提供一种半导体封装件，所述半导体封装件包括：第一半导体芯片，具有第一表面和与所述第一表面背对的第二表面，并且包括分别设置在所述第一表面和所述第二表面上的第一连接焊盘和第二连接焊盘以及连接到所述第二连接焊盘的导通孔；连接结构，设置在所述第一半导体芯片的所述第一表面上，并且包括电连接到所述第一半导体芯片的所述第一连接焊盘的第一重新分布层；第二重新分布层，设置在所述第一半导体芯片的所述第二表面上，并且电连接到所述第一半导体芯片的所述第二连接焊盘；以及第二半导体芯片，设置在所述连接结构的与所述连接结构的其上设置有所述第一半导体芯片的第四表面背对的第三表面上。所述第二半导体芯片的其上设置有所述第二半导体芯片的第三连接焊盘的表面面对所述连接结构的所述第三表面。所述第一半导体芯片的所述第一连接焊盘连接到所述第一重新分布层的信号图案，并且所述第一半导体芯片的所述第二连接焊盘连接到所述第二重新分布层的电力图案和接地图案中的至少一者。
本公开的另一方面在于提供一种半导体封装件，所述一种半导体封装件包括：第一半导体芯片，具有第一表面和与所述第一表面背对的第二表面，并且包括设置在所述第一表面上用于发送并接收信号的第一连接焊盘、设置在所述第二表面上用于接收电力的第二连接焊盘和连接到所述第二连接焊盘的导通孔；连接结构，设置在所述第一半导体芯片的所述第一表面上，并且包括电连接到所述第一半导体芯片的所述第一连接焊盘的第一重新分布层；以及至少一个第二半导体芯片，设置在所述连接结构的与所述连接结构的设置有所述第一半导体芯片的第四表面背对的第三表面上，并且所述第二半导体芯片的设置有所述第二半导体芯片的第三连接焊盘的表面面对所述连接结构的所述第三表面。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性地示出电子装置系统的示例的框图；
图2是示意性地示出电子装置的示例的透视图；
图3A和图3B是示意性地示出扇入型半导体封装件在被封装之前和封装之后的截面图；
图4是示意性地示出扇入型半导体封装件的封装工艺的截面图；
图5是示意性地示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的情况的截面图；
图6是示意性地示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的情况的截面图；
图7是扇出型半导体封装件的示意性截面图；
图8是示意性地示出安装在电子装置的主板上的扇出型半导体封装件的截面图；
图9是示意性地示出半导体封装件的示例的截面图；
图10是沿着图9的线I-I′截取的图9的半导体封装件的平面图；
图11是示意性地示出半导体封装件的另一示例的截面图；
图12是示意性地示出半导体封装件的另一示例的截面图；
图13是示意性地示出半导体封装件的另一示例的截面图；
图14是示意性地示出半导体封装件的另一示例的截面图；以及
图15是示意性地示出半导体封装件的另一示例的截面图。
具体实施方式
在下文中，将参照附图描述本公开的示例实施例。在附图中，为了清楚起见，可夸大或简化组件的形状、尺寸等。
电子装置
图1是示意性地示出电子装置系统的示例的框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且可包括其他类型的芯片相关组件。此外，这些芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任合其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括根据多种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上面描述的芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可与上面描述的芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频解编码器(未示出)、视频解编码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，并且还可根据电子装置1000的类型包括用于各种用途等的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，并且可以是能够处理数据的任何其他电子装置。
图2是示意性地示出电子装置的示例的透视图。
参照图2，半导体封装件能够应用于如上所述的各种电子装置，以用于各种用途。例如，印刷电路板1110被容纳在智能电话1100的主体1101内，并且各种组件1120物理连接和/或电连接到印刷电路板1110。此外，可物理连接和/或电连接到印刷电路板1110或者可不物理连接和/或电连接到印刷电路板1110的其他组件(诸如，相机1130)被容纳在主体1101内。组件1120中的一些可以是例如半导体封装件1121的芯片相关组件，但不限于此。电子装置不限于智能电话1100，并且可以是如上所述的任何其他电子装置。
半导体封装件
通常，大量的微电子电路集成在半导体芯片中。然而，由于半导体芯片易受外部物理冲击或化学冲击影响，因此半导体芯片不能单独用作成品的半导体产品。因此，半导体芯片通常被封装并以封装状态在电子装置等中使用，而不是在其裸态下使用。
需要半导体封装的原因在于：就电连接而言，半导体芯片的电路与电子装置的主板的电路之间的宽度存在差异。更具体地，在半导体芯片的情况下，连接焊盘的尺寸和这样的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的情况下，组件安装焊盘的尺寸和这样的组件安装焊盘之间的间距与半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距相比明显更大。因此，难以将半导体芯片直接安装在这样的主板上，从而能够解决主板和半导体之间的电路宽度差异的封装技术是有必要的。
通过这样的封装技术制造的半导体封装件可根据其结构和期望用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示意性地示出扇入型半导体封装件在被封装之前和封装之后的状态的截面图。
图4是示意性地示出扇入型半导体封装件的封装工艺的截面图。
参照图3A、图3B和图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包含硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包含诸如铝(Al)等的导电材料；以及钝化膜2223(诸如，氧化物膜、氮化物膜等)，形成在主体2221的一个表面上，并且被设置为覆盖连接焊盘2222的至少部分。在此，由于连接焊盘2222非常小，因此甚至难以将IC安装在中等尺寸等级的印刷电路板(PCB)上，更不用说将IC安装在电子装置的主板上。
为解决这个问题，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，然后形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。接下来，形成保护连接结构2240的钝化层2250，形成开口2251，并且形成凸块下金属层2260等。换句话说，通过一系列工艺，可制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件为半导体芯片的所有的连接焊盘(诸如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，并且扇入型半导体封装件具有优异的电特性，并可低价地制造。因此，安装在智能电话中的许多元件已按照扇入型半导体封装件形式来制造。更具体地，安装在智能电话中的许多元件已经被开发为具有小尺寸的同时实现快速的信号传输。
然而，由于所有的I/O端子需要设置在扇入型半导体封装件中的半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上面描述的缺点，扇入型半导体封装件可能无法通过直接安装在电子装置的主板上而在电子装置的主板上使用，原因是：即使当半导体芯片的I/O端子的尺寸和I/O端子之间的间距通过重新分布工艺被扩大时，半导体芯片的I/O端子的尺寸和I/O端子之间的间距可能仍不足以使扇入型半导体封装件直接安装在电子装置的主板上。
图5是示意性地示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的情况的截面图。
图6是示意性地示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的情况的截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200可通过安装在中介基板2301上而最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外表面可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302内，并且在扇入型半导体封装件2200嵌在中介基板2302内的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，然后扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，由于难以通过在电子装置的主板上直接安装扇入型半导体封装件来使用扇入型半导体封装件，因此扇入型半导体封装件可首先安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者，可选地，扇入型半导体封装件可在嵌在中介基板内的状态下在电子装置的主板上安装并使用。
扇出型半导体封装件
图7是示意性地示出扇出型半导体封装件的截面图。
参照图7，在扇出型半导体封装件2100中，半导体芯片2120的外侧被包封剂2130保护，并且半导体芯片2120的连接焊盘2122通过连接结构2140而均匀地重新分布到半导体芯片2120的外部。这里，钝化层2150可进一步形成在连接结构2140上，并且凸块下金属层2160可进一步形成在钝化层2150的开口中。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化膜(未示出)等的集成电路。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，被构造为电连接连接焊盘2122、重新分布层2142等。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构而重新分布并延伸到半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距也需要减小，从而使得扇入型半导体封装件难以使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构而重新分布并设置在半导体芯片的外部的形式。因此，即使当半导体芯片的尺寸减小时，扇出型半导体封装件仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示意性地示出安装在电子装置的主板上的扇出型半导体封装件的截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。因此，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可具有比使用中介基板的扇入型半导体封装件的厚度小的厚度。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适用于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于发生翘曲现象而导致的问题。
此外，扇出型半导体封装是指如上所述用于将半导体芯片安装在电子装置的主板等上并保护半导体芯片免受外部冲击的影响的封装技术，并且扇出型半导体封装是与诸如中介基板的印刷电路板(PCB)等(还具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述能够在具有最优的信号特性和电力特性的情况下封装多个半导体芯片的封装结构。
图9是半导体封装件的示例的示意性截面图。
图10是沿着图9的线I-I′截取的图9的半导体封装件的平面图。
参照图9，根据示例实施例的半导体封装件100A包括：连接结构140，具有彼此背对的上表面和下表面；框架110，设置在连接结构140的下表面上，并具有通孔110H；第一半导体芯片120，设置在位于连接结构140的下表面上的通孔110H中；包封剂130，设置在连接结构140的下表面上，覆盖框架110和第一半导体芯片120中的每个的至少一部分，并且填充通孔110H的至少一部分；第一钝化层150，设置在连接结构140的上表面上；第二半导体芯片161和第三半导体芯片162，设置在第一钝化层150上；模制材料191，设置在第一钝化层150上，并覆盖第二半导体芯片161和第三半导体芯片162中的每个的至少一部分；第二重新分布层132，设置在框架110下方；第二钝化层180，被设置为覆盖第二重新分布层132；以及多个电连接金属件190。
第一半导体芯片120包括主体部121、第一连接焊盘122和第二连接焊盘123以及导通孔(through-via)125。第一半导体芯片120的其上设置有第一连接焊盘122的一个表面可以是有效表面，而第一半导体芯片120的与所述一个表面背对且其上设置有第二连接焊盘123的背对表面可以是无效表面，但第一半导体芯片120不限于此。具体地，第二连接焊盘123可被设置为从第一半导体芯片120的无效表面突出，但不限于此。导通孔125连接到第二连接焊盘123，并通过贯穿第一半导体芯片120的主体部121的至少一部分而从第二连接焊盘123延伸到有效表面或靠近有效表面的区域。例如，导通孔125可延伸为贯穿整个第一半导体芯片120，或者可从第二连接焊盘123延伸为贯穿被设置为与第一半导体芯片120的有效表面接触并且半导体器件设置在其上的有效层的至少一部分。导通孔125可电连接到第一半导体芯片120内部的半导体器件。在主体部121利用硅制成的情况下，导通孔125可以是硅通孔(TSV)。
在第一半导体芯片120中，第一连接焊盘122电连接到设置在其上方的连接结构140的第一重新分布层142。导通孔125通过第二连接焊盘123电连接到设置在其下方的第二重新分布层132。具体地，第一连接焊盘122连接到第一重新分布层142的信号图案，导通孔125连接到第二重新分布层132的电力图案和/或接地图案。因此，在第一半导体芯片120中，可通过第一连接焊盘122发送并接收信号(例如，数据信号)，并且可通过导通孔125供应电力。
为了提高作为智能电子装置的核心组件之一的AP的性能，可按功能将AP分区。例如，可通过按功能将裸片分区并根据裸片的特性设计分区的裸片且通过优化工艺将分区的裸片封装到半导体芯片中来制造AP，由此制造的AP与传统的单个AP相比可表现出优越的性能。
在这种情况下，在根据示例实施例的半导体封装件100A中，能够执行彼此不同的功能的第一半导体芯片120、第二半导体芯片161和第三半导体芯片162均设置在包括一个或更多个第一重新分布层142的连接结构140的任一表面上，使得第一连接焊盘122与第二半导体芯片161的第三连接焊盘161P和第三半导体芯片162的第四连接焊盘162P彼此面对，且连接结构140介于它们之间。第一半导体芯片120设置在连接结构140的下表面上，使得第一半导体芯片120的其上设置有第一连接焊盘122的有效表面面对连接结构140的下表面。第二半导体芯片161和第三半导体芯片162设置在连接结构140的上表面上，使得第二半导体芯片161的其上设置有第三连接焊盘161P的有效表面和第三半导体芯片162的其上设置有第四连接焊盘162P的有效表面面对连接结构140的上表面。第二半导体芯片161和第三半导体芯片162可被设置为使得：当从平面图观看时，第二半导体芯片161和第三半导体芯片162中的每个的至少一部分与第一半导体芯片120竖直地叠置。第一半导体芯片120、第二半导体芯片161和第三半导体芯片162中的每个可以是构成应用处理器(AP)的功能的至少一部分的芯片。换句话说，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162中的每个可构成AP的部分功能或全部功能。
如图10中所示，第一连接焊盘122可主要设置在位于第一半导体芯片120的有效表面上的与第二半导体芯片161和/或第三半导体芯片162叠置的叠置区域中。另一方面，导通孔125和连接到导通孔125的第二连接焊盘123设置在包括第一半导体芯片120的中央区域的区域中，但是导通孔125和第二连接焊盘123中的至少一部分可设置在第一半导体芯片120的与第二半导体芯片161或第三半导体芯片162不叠置的区域中。第一连接焊盘122设置在第一半导体芯片120的外周区域中。第一连接焊盘122和第二连接焊盘123可被布置为当从平面图观看时彼此不叠置，但不限于此。例如，第一连接焊盘122和导通孔125的在平面图上观看时的行数和列数可进行不同的修改。
这里，第一连接焊盘122的一部分在叠置区域中通过信号图案竖直地电连接到第三连接焊盘161P的一部分和第四连接焊盘162P的一部分。第一连接焊盘122的另一部分通过第一重新分布层142和框架110电连接到第二重新分布层132。第三连接焊盘161P和第四连接焊盘162P中的每个的主要位于与第一半导体芯片120不叠置的区域中的另一部分可电连接到第一重新分布层142的电力图案和/或接地图案。如上所述，通过连接结构140的第一重新分布层142的信号图案和连接到该信号图案的第一连接过孔143，第一半导体芯片120与第二半导体芯片161和第三半导体芯片162可彼此竖直地连接并且还可彼此信号连接。因此，由于第一半导体芯片120、第二半导体芯片161和第三半导体芯片162可通过最短距离彼此连接，因此可使信号特性最优化，此外，由于第一半导体芯片120和电连接金属件190可通过最短距离彼此连接，因此可使电力特性最优化。
在下文中，将更详细地描述包括在根据示例实施例的半导体封装件100A中的各个组件。
框架110包括呈通孔形状的通孔110H。第一半导体芯片120设置在通孔110H中，使得第一半导体芯片120的其上设置有第一连接焊盘122的表面面对连接结构140的下表面。这里，第一连接焊盘122可在不使用凸块的情况下连接到连接结构140的第一连接过孔143。此外，框架110包括：第一绝缘层111a，被设置为与连接结构140的下表面接触；第一布线层112a，被设置为与连接结构140的下表面接触，并埋设在第一绝缘层111a的一个表面中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的其中埋设有第一布线层112a的一个表面背对的另一表面上；第二绝缘层111b，被设置为覆盖第二布线层112b的至少一部分；第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的其中埋设有第二布线层112b的另一表面背对的一个表面上；第一布线/过孔层113a，被设置为贯穿第一绝缘层111a，以将第一布线层112a和第二布线层112b彼此电连接；第二布线/过孔层113b，贯穿第二绝缘层111b，以将第二布线层112b和第三布线层112c彼此电连接。框架110可用作支撑构件。
第一布线层112a可凹入到第一绝缘层111a中。换句话说，第一绝缘层111a的与连接结构140的下表面接触的一侧相对于第一布线层112a的与连接结构140接触的一侧可具有台阶。这可防止在使用包封剂130包封第一半导体芯片120和框架110时包封剂材料渗出而污染第一布线层112a。第一布线层112a、第二布线层112b和第三布线层112c中的每个的厚度可比第一重新分布层142中的每个的厚度大。
由于第一布线层112a的一些焊盘可在形成用于第一布线/过孔层113a的孔时用作阻挡件，因此如果第一布线/过孔层113a中的每个的连接过孔为锥形使得连接过孔的上表面的宽度比连接过孔的下表面的宽度小，则在处理方面可以是有利的。在这种情况下，第一布线/过孔层113a的布线过孔可与第二布线层112b的焊盘图案一体化。同样，由于第二布线层112b的一些焊盘可在形成用于第二布线/过孔层113b的孔时用作阻挡件，因此如果第二布线/过孔层113b的连接过孔为锥形使得连接过孔的上表面的宽度比连接过孔的下表面的宽度小，则在处理方面可以是有利的。在这种情况下，第二布线/过孔层113b的布线过孔可与第三布线层112c的焊盘图案一体化。
对于第一绝缘层111a和第二绝缘层111b，可使用绝缘材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂或者热固性树脂或热塑性树脂等与无机填料浸在诸如玻璃纤维(玻璃布、玻璃织物等)的芯材料中的树脂。例如，可使用半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等。
第一布线层112a、第二布线层112b和第三布线层112c可起到使第一半导体芯片120的第一连接焊盘122重新分布的作用，并且可起到向用于连接半导体封装件100A的上部和下部的布线/过孔层113a和113b提供焊盘图案的作用。第一布线层112a、第二布线层112b和第三布线层112c可利用金属材料形成。金属材料的示例包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)及它们的合金。第一布线层112a、第二布线层112b和第三布线层112c可根据相应层的电路设计而执行各种功能。例如，第一布线层112a、第二布线层112b和第三布线层112c可包括接地(GrouND:GND)图案、电力(PoWeR:PWR)图案、信号(Signal:S)图案等。这里，S图案包括诸如数据信号图案的各种信号图案，而不包括GND图案和与电源相关的PWR图案等。
第一布线/过孔层113a和第二布线/过孔层113b被构造为彼此电连接，第一布线层112a、第二布线层112b和第三布线层112c形成在彼此不同的高度，从而在框架110的内部形成电路径。此外，第一布线/过孔层113a和第二布线/过孔层113b在连接结构140和电连接金属件190之间形成电路径。第一布线/过孔层113a和第二布线/过孔层113b可利用金属材料形成。第一布线/过孔层113a和第二布线/过孔层113b中的每个可以是使用金属材料完全填充的填充型过孔，或者可以是金属材料沿着通路孔(via hole)的内壁形成的共形型过孔(conformal-type via)。此外，第一布线/过孔层113a和第二布线/过孔层113b中的每个可具有锥形形状。此外，第一布线/过孔层113a和第二布线/过孔层113b可与第一布线层112a的至少一部分、第二布线层112b的至少一部分和第三布线层112c的至少一部分一体化，但不限于此。
第一半导体芯片120可以是多于数百至数百万个器件集成在单个芯片中的集成电路(IC)。例如，第一半导体芯片120可以是处理器芯片(诸如，中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等)，具体地，第一半导体芯片120可以是应用处理器(AP)，但不限于此。第一半导体芯片120可以是形成AP的部分功能的分区芯片，分区芯片的示例包括中央处理器(CPU)、图形处理器(GPU)、微处理器和/或微控制器等。可选地，第一半导体芯片120可以是具有在此未公开的功能的分区芯片。
第一半导体芯片120可使用有效晶圆形成，并且在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作用于形成主体部121的基体材料。主体部121可具有形成在其中的各种半导体器件和电路。第一连接焊盘122和第二连接焊盘123以及导通孔125被构造为将第一半导体芯片120电连接到其他组件，并且可利用诸如铝(Al)和铜(Cu)的导电材料形成，但不限于此。在主体部121中，还可形成使第一连接焊盘122和第二连接焊盘123暴露的钝化膜，其中，钝化膜可以是氧化物层、氮化物层等，或者可以是包括氧化物层和氮化物层的双层。第一半导体芯片120可以是裸露的裸片，或者如有必要，第一半导体芯片120可以是其上设置有第一连接焊盘122的表面(即，有效表面)上还形成有另外的重新分布层的封装的裸片。
包封剂130可用于保护框架110、第一半导体芯片120等。包封剂130的包封形式不限于任何具体的形式。例如，包封剂130可被设置为覆盖其上设置有框架110和第一半导体芯片120的第二连接焊盘123的表面，并且可填充通孔110H的至少一部分。由于包封剂130填充通孔110H，因此包封剂可根据构成包封剂130的材料的具体类型而用作粘合剂并同时降低屈曲。
包封剂130不限于任何具体的材料。例如，包封剂130可利用绝缘材料形成，并且绝缘材料的示例可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂等与无机填料浸在诸如玻璃纤维(玻璃布、玻璃织物等)的芯材料中的树脂。例如，可使用半固化片、ABF、FR-4、BT等。如有必要，可使用感光包封剂(PIE)树脂。
连接结构140可使第一半导体芯片120的第一连接焊盘122、第二半导体芯片161的第三连接焊盘161P和第三半导体芯片162的第四连接焊盘162P重新分布。此外，连接结构140可根据第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P的功能而将第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P彼此电连接。此外，连接结构140可根据第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P的功能而将第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P电连接到框架110的布线层112a、112b和112c。具有各种功能的数十至数百万个第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P可通过连接结构140而重新分布。此外，通过电连接金属件190，第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P可根据它们各自的功能而进一步物理连接和/或电连接到外部组件。
绝缘层141可利用绝缘材料形成。绝缘材料的示例除包括上述绝缘材料的示例之外还包括诸如PID树脂的感光绝缘材料。换句话说，绝缘层141中的每个可以是感光绝缘层。当绝缘层141具有感光性质时，绝缘层141可被制造得更薄，从而使第一连接过孔143的细节距更易实现。绝缘层141中的每个可以是包含绝缘树脂和无机填料的感光绝缘层。当绝缘层141被设置为多层时，多层可根据需要而利用相同的材料或不同的材料形成。被设置为多层的绝缘层141可被加工为使得它们彼此一体化，并且两个相邻的绝缘层141之间的边界可以是不明显的，然而绝缘层141不限于此。
第一重新分布层142可基本使第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P重新分布，并且可提供上面描述的电路径。第一重新分布层142可利用金属材料形成。金属材料的示例包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)及它们的合金。第一重新分布层142可根据相应层的电路设计而提供各种功能。例如，第一重新分布层142可包括接地图案、电力图案、信号图案等。信号图案包括诸如数据信号图案的各种信号图案，而不包括接地图案和电力图案。这里，术语“图案”用于包括布线和焊盘。第一重新分布层142主要包括位于第一半导体芯片120与第二半导体芯片161和/或第三半导体芯片162叠置的叠置区域中的信号图案，并且通常包括位于其他(非叠置)区域中的电力图案和/或接地图案。
第一连接过孔143用于将形成在不同的高度的层(诸如，第一重新分布层142、第一连接焊盘122、第三连接焊盘161P和第四连接焊盘162P以及布线层112a、112b和112c)彼此电连接，从而在连接结构140的内部形成电路径。第一连接过孔143可利用金属材料形成。金属材料的示例包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)及它们的合金。第一连接过孔143中的每个可以是使用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的内壁形成的共形型过孔。第一连接过孔143中的每个可具有锥形截面。第一连接过孔143的渐缩方向可与框架110的布线/过孔层113a和113b的渐缩方向相反。
第一钝化层150是用于保护连接结构140免受外部的物理或化学损坏的另外的组件。第一钝化层150可包括热固性树脂。例如，第一钝化层150可利用ABF制成，但不限于此。第一钝化层150可具有分别使最上方的第一重新分布层142的至少一部分暴露的多个开口。开口可按照数十至数万的数量设置，或者可按照大于或小于数十至数万的数量设置。开口中的每个可包括多个孔。
第二半导体芯片161和第三半导体芯片162中的每个可以是多于数百至数百万个器件集成在单个芯片中的IC。第二半导体芯片161和第三半导体芯片162中的每个可以是例如处理器芯片(诸如，CPU、GPU、FPGA、数字信号处理器、密码处理器、微处理器和/或微控制器)，具体地，第二半导体芯片161和第三半导体芯片162中的每个可以是AP，但不限于此。第二半导体芯片161和第三半导体芯片162中的每个可以是构成AP的部分功能的分区芯片，分区芯片的示例包括CPU、GPU、FPGA、数字信号处理器、密码处理器、微处理器和/或微控制器等。作为非限制性示例，第一半导体芯片120、第二半导体芯片161和第三半导体芯片162可组合在一起来形成一个完整的AP。这里，第一半导体芯片120可用作AP的主芯片，并且第二半导体芯片161和第三半导体芯片162可用作AP的子芯片。然而，第二半导体芯片161和第三半导体芯片162不限于此，并且第二半导体芯片161和第三半导体芯片162均可以是诸如DRAM、ROM和闪存的存储器。
第二半导体芯片161和第三半导体芯片162中的每个可以是基于有效晶圆的裸片，并且第二半导体芯片161和第三半导体芯片162的主体部可通过使用硅(Si)、锗(Ge)、砷化镓(GaAs)等作为基体材料而形成。各种电路可形成在第二半导体芯片161和第三半导体芯片162的相应的主体部中。第三连接焊盘161P被构造为将第二半导体芯片161电连接到其他组件，第四连接焊盘162P被构造为将第三半导体芯片162电连接到其他组件，并且第三连接焊盘161P和第四连接焊盘162P可使用诸如铜(Cu)和铝(Al)的金属材料作为基体材料而形成。使第三连接焊盘161P和第四连接焊盘162P暴露的钝化层可分别形成在第二半导体芯片161的主体部和第三半导体芯片162的主体部上，并且钝化层可以是氧化物层、氮化物层等，或者可以是氧化物层和氮化物层的双层。此外，如有必要，绝缘层等可设置在钝化层上。第二半导体芯片161和第三半导体芯片162中的每个可以是裸露的裸片，但如有必要，第二半导体芯片161和第三半导体芯片162中的每个可以是这样的封装的裸片：另外的重新分布层形成在第二半导体芯片161和第三半导体芯片162中的每个的有效表面(其上设置有第三连接焊盘161P或第四连接焊盘162P的表面)上。
第二半导体芯片161和第三半导体芯片162通过表面安装技术(SMT)以表面安装状态安装在连接结构140的上表面上。第二半导体芯片161可包括设置在第三连接焊盘161P上的电连接凸块161B，第三半导体芯片162可包括设置在第四连接焊盘162P上的电连接凸块162B。电连接凸块161B和162B可利用诸如铜(Cu)的金属制成。第二半导体芯片161和第三半导体芯片162可通过诸如包括锡(Sn)的焊料或包括锡(Sn)的合金的低熔点金属构件161s和162s而安装在连接结构140的上表面上。低熔点金属构件161s和162s可设置在第一钝化层150的多个开口中，以连接到暴露的第一重新分布层142，结果，可提供电连接路径。根据示例实施例，低熔点金属构件161s和162s可分别直接连接到第三连接焊盘161P和第四连接焊盘162P。底部填充树脂161r和162r可分别设置在第二半导体芯片161和第三半导体芯片162下方。底部填充树脂161r和162r可分别固定第二半导体芯片161和第三半导体芯片162。底部填充树脂161r和162r可被设置为至少部分地覆盖第三连接焊盘161P和第四连接焊盘162P、电连接凸块161B和162B以及低熔点金属构件161s和162s。底部填充树脂161r和162r可以是例如环氧树脂粘合剂，但不限于此。
第二重新分布层132和第二连接过孔133可设置在包封剂130下方。第二连接过孔133可贯穿包封剂130的至少一部分，以将第三布线层112c和第二重新分布层132彼此电连接。
第二重新分布层132可用于使第一连接焊盘122、第二连接焊盘123、第三连接焊盘161P和第四连接焊盘162P重新分布，并且可提供下面描述的电连接路径。第二重新分布层132可通过使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)及它们的合金的金属材料而形成。第二重新分布层132可根据相应层的电路设计来提供各种功能。例如，第二重新分布层132可包括接地图案、电力图案、信号图案等。接地图案和信号图案可以是彼此相同的图案。这里，在此使用的术语“图案”包括布线和焊盘。
第二连接过孔133可将第三布线层112c和第二重新分布层132彼此电连接。连接过孔133可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)及它们的合金的金属材料形成。第二连接过孔133可以是使用金属材料填充的填充型过孔或金属材料沿着通路孔的内壁形成的共形型过孔。第二连接过孔133中的每个可具有锥形截面。第二连接过孔133的渐缩方向可与第一布线/过孔层113a和第二布线/过孔层113b的渐缩方向相同。在示例实施例中，第二重新分布层132和第二连接过孔133的层数可进行各种修改。
第二钝化层180是用于保护框架110免受外部的物理或化学损坏的另外的组件。第二钝化层180也可包括热固性树脂。例如，第二钝化层180可利用ABF制成，但不限于此。第二钝化层180可具有分别使第二重新分布层132的至少一部分暴露的多个开口。开口可按照数十至数万的数量设置，或者可按照大于或小于数十至数万的数量设置。开口中的每个可包括多个孔。
电连接金属件190可以是用于将半导体封装件100A物理连接和/或电连接到外部组件的另外的组件。例如，半导体封装件100A可通过电连接金属件190而安装在电子装置的主板上。电连接金属件190可分别设置在第二钝化层180的多个开口中。因此，电连接金属件190可电连接到暴露的第二重新分布层132。如有必要，下凸块金属可根据需要而形成在第二钝化层180的多个开口中，并且在这种情况下，电连接金属件190可通过下凸块金属连接到暴露的第二重新分布层132。电连接金属件190中的每个可包括例如锡(Sn)或包括锡(Sn)的合金的低熔点金属。更具体地，例如，电连接金属件190可通过焊料等形成。然而，这些仅是示例，并且电连接金属件190不限于任何具体的材料。
电连接金属件190可以是焊盘、焊球、引脚等。电连接金属件190可形成为多层或单层。当电连接金属件190形成为多层时，电连接金属件190可包括铜柱和焊料。可选地，当电连接金属件190形成为单层时，电连接金属件190可包括锡-银焊料或铜，但这些仅是示例，并且电连接金属件190不限于此。电连接金属件190在其数量、间距、布置等方面不受具体限制，并且可由本领域技术人员根据具体设计而进行各种修改。例如，电连接金属件190的数量可根据第一连接焊盘122、第二连接焊盘123、第三连接焊盘161P和第四连接焊盘162P的数量而从数十至数万，或者可大于或小于这个范围。
电连接金属件190中的至少一个可设置在扇出区域中。扇出区域是指位于设置有第一半导体芯片120的区域之外的区域。因此，根据示例的半导体封装件100A可以是扇出型半导体封装件。扇出型封装件与扇入型封装件相比具有优良的可靠性，可实现多个I/O端子，并且有利于3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有较小的厚度并具有更有竞争力的价格。
模制材料191是用于保护第二半导体芯片161和第三半导体芯片162的另外的组件。模制材料191可被设置为覆盖第二半导体芯片161和第三半导体芯片162中的每个的至少一部分。模制材料191可包括与包封剂130不同的材料。例如，模制材料191可以是环氧塑封料(EMC)。如有必要，为了第二半导体芯片161和第三半导体芯片162的散热，模制材料191可经受研磨处理。作为研磨处理的结果，第二半导体芯片161的上表面(无效表面)和第三半导体芯片162的上表面(无效表面)可被暴露。根据示例实施例，另外的封装件(例如，存储器封装件)还可按照层叠封装(POP)的形式设置在模制材料191的顶部上。
图11是示意性地示出半导体封装件的另一示例的截面图。
参照图11，根据另一示例的半导体封装件100B还包括设置在连接结构140上的一个或更多个无源组件170。此外，半导体封装件100B还可包括设置在框架110的通孔110H内的无源组件171。第一连接焊盘122、第二连接焊盘123、第三连接焊盘161P和第四连接焊盘162P可根据它们的功能而电连接到无源组件170和171。无源组件170的一部分可设置在第二半导体芯片161和第三半导体芯片162之间，以与第一半导体芯片120叠置，但不限于此。这里，当无源组件170被设置为与第一半导体芯片120叠置时，设置在无源组件170下方的连接结构140的第一重新分布层142可主要包括电力图案和/或接地图案，从而使与无源组件170的电路径最优化。此外，根据示例实施例，第一半导体芯片120的导通孔125的上端可连接到连接结构140的第一重新分布层142的电力图案和/或接地图案。
无源组件170通过诸如焊料的低熔点金属170s按照表面安装状态设置。位于通孔110H的内部的无源组件171可通过第二连接过孔133连接到第二重新分布层132，但不限于此。根据示例实施例，无源组件171可嵌在框架110内部以电连接到第一布线层112a、第二布线层112b和第三布线层112c中的至少一部分，或可与框架110一起模块化以电连接到第一重新分布层142。
无源组件170和171中的每个可以是例如片式电容器(诸如，MLCC和LICC)或片式电感器(诸如，功率电感器)，但不限于此。可选地，无源组件170和171中的每个可以是现有技术中公知的不同类型的无源组件。换句话说，无源组件170和171可以是现有技术中公知的片式无源组件。这里，片式组件是指具有主体、形成在主体内的内电极和形成在主体上的外电极的独立芯片形式的组件。无源组件170和171可以是相同的类型，或者可以是彼此不同的类型。无源组件170和171的数量不受具体限制，并且根据电路设计，无源组件170和171的数量可比附图中示出的无源组件170和171的数量多或者少。
除上面描述的组件之外的组件与针对半导体封装件100A等描述的组件基本相同，因此将省略它们的详细描述。
图12是示意性地示出半导体封装件的另一示例的截面图。
参照图12，根据另一示例的半导体封装件100C可具有不同形式的框架110。具体地，框架110包括：第一绝缘层111a；第一布线层112a，设置在第一绝缘层111a的一个表面上；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的所述一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的所述一个表面上，以覆盖第一布线层112a；第三绝缘层111c，设置在第一绝缘层111a的所述另一表面上，以覆盖第二布线层112b；第三布线层112c，设置在第二绝缘层111b的与第二绝缘层111b的其上埋设有第一布线层112a的另一表面背对的一个表面上；第四布线层112d，设置在第三绝缘层111c的与第三绝缘层111c的其上埋设有第二布线层112b的另一表面背对的一个表面上；第一布线/过孔层113a，被设置为贯穿第一绝缘层111a，以将第一布线层112a和第二布线层112b彼此电连接；第二布线/过孔层113b，被设置为贯穿第二绝缘层111b，以将第一布线层112a和第三布线层112c彼此电连接；以及第三布线/过孔层113c，被设置为贯穿第三绝缘层111c，以将第二布线层112b和第四布线层112d彼此电连接。由于框架110包括更多数量的布线层112a、112b、112c和112d，因此连接结构140可被进一步简化。
第一绝缘层111a可比第二绝缘层111b和第三绝缘层111c中的每个厚。第一绝缘层111a可形成得相对较厚以保持基本的硬度，并且第二绝缘层111b和第三绝缘层111c可并入到框架110中以容纳更多数量的布线层112c和112d。从类似的角度来看，第一布线/过孔层113a的贯穿第一绝缘层111a的布线过孔的高度和/或平均直径可形成为比第二布线/过孔层113b的贯穿第二绝缘层111b的布线过孔和第三布线/过孔层113c的贯穿第三绝缘层111c的布线过孔中的每个的高度和/或平均直径大。此外，当第一布线/过孔层113a的布线过孔中的每个可具有沙漏形状或圆柱形状时，第二布线/过孔层113b的布线过孔中的每个可具有在与第三布线/过孔层113c的布线过孔中的每个的渐缩方向相反的方向上渐缩的锥形形状。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d中的每个的厚度可比单个第一重新分布层142的厚度大。
如有必要，金属层115还可设置在框架110的通孔110H的内壁上，并且金属层115可形成为完全覆盖所述内壁的表面。金属层115可包括诸如铜(Cu)的金属材料。第一半导体芯片120可通过金属层115而具有改善的电磁屏蔽效果和散热。
除上面描述的组件之外的组件与参照半导体封装件100A描述的组件基本相同，因此将不再描述。此外，应理解，半导体封装件100C的前述特性特征可适用于根据另一示例实施例的半导体封装件100B。
图13是示意性地示出半导体封装件的另一示例的截面图。
参照图13，在根据另一示例的半导体封装件100D中，框架110的孔110Ha具有盲腔(blind cavity)的形状。因此，框架110的孔110Ha包括设置在其底表面上的阻挡层112bM。框架110包括多个绝缘层111a、111b和111c、多个布线层112a、112b、112c和112d以及多个布线/过孔层113a、113b和113c。第一半导体芯片120的其上设置有第二连接焊盘123的表面通过使用位于第二连接焊盘123的下表面上的诸如低熔点金属120s的连接端子而附着到阻挡层112bM。因此，当发热最多的第一半导体芯片120设置在孔110Ha内时，热可通过阻挡层112bM(为金属板)而从半导体封装件100D的下表面容易地释放。例如，当半导体封装件100D安装在印刷电路板等上时，热可容易地释放到印刷电路板。底部填充树脂120r可设置在第一半导体芯片120的下方，以固定第一半导体芯片120。底部填充树脂120r可设置为覆盖第二连接焊盘123和低熔点金属120s中的每个的至少一部分。此外，多个布线层112a、112b、112c和112d中的至少一个布线层112d可设置在阻挡层112bM的下方。这样的布线层112d可按照类似于图9的第二重新分布层132的形式而用作背面布线层，因此半导体封装件100D的优点在于它不需要另外的背面处理。
孔110Ha可通过喷沙工艺形成，并且可形成为具有预定的倾斜角。在这种情况下，可更容易放置第一半导体芯片120。此外，尽管未示出，但是还可在框架110的孔110Ha的内壁上设置金属层，并且可通过该金属层改善EMF屏蔽效果和散热。
阻挡层112bM设置在第一绝缘层111a的下表面上，并且阻挡层112bM的下表面被第三绝缘层111c覆盖，同时阻挡层112bM的上表面的至少一部分通过孔110Ha而暴露。孔110Ha贯穿第一绝缘层111a和第二绝缘层111b，但未贯穿第三绝缘层111c。然而，这些仅是示例，并且通过设置在第三绝缘层111c的下表面上的阻挡层112bM，孔110Ha可贯穿绝缘层111a、111b和111c中的全部。阻挡层112bM的与第一绝缘层111a接触的边缘区域可具有比阻挡层112bM的通过孔110Ha而从第一绝缘层111a暴露的暴露区域的厚度大的厚度，这是由于阻挡层112bM的暴露区域的一部分也可能在喷沙工艺期间被去除。
阻挡层112bM可以是包括诸如钛(Ti)、铜(Cu)等的金属的金属板。然而，阻挡层112bM的材料不限于此，并且可包括具有在喷沙工艺中比铜(Cu)的蚀刻速度低的蚀刻速度的材料，以提高喷沙工艺的加工性。例如，阻挡层112bM可以是包括绝缘材料的绝缘膜。更具体地，例如，阻挡层112bM可以是包括感光聚合物的干膜光致抗蚀剂(DFR)。
第一半导体芯片120还可包括连接到第一连接焊盘122的电连接凸块120B。电连接凸块120B可利用诸如铜(Cu)的金属材料制成。根据示例实施例的半导体封装件100D可经历对于包封剂130的研磨工艺，结果第三布线层112c(为框架110的最上方的布线层)的表面(为被设置为与连接过孔143接触的表面)可设置在与电连接凸块120B的表面(被设置为与连接过孔143接触)相同的高度。这里，相同的高度包括由于制造误差而引起的微小变化。因此，将电连接凸块120B连接到重新分布层142的连接过孔143的高度可与将第三布线层112c连接到重新分布层142的连接过孔143的高度基本相同。因此，当其上形成有连接结构140的表面是平面时，绝缘层141也可形成为平面。因此，可制造更精细的重新分布层142、连接过孔143等。如有必要，为了防止铜(Cu)毛刺等的形成，可在第三布线层112c上设置另外的电连接金属件。在这种情况下，由于另外的电连接金属件经受研磨，所以电连接金属件的被设置为与连接过孔143接触的表面可实现上述关系。
图14是示意性地示出半导体封装件的另一示例的截面图。
参照图14，根据另一示例的半导体封装件100E还可包括设置在连接结构140上的无源组件170、设置在框架110的孔110Ha内的无源组件171和设置在框架110下方的无源组件172中的至少一者。根据无源组件170、171和172的功能，第一连接焊盘122、第二连接焊盘123、第三连接焊盘161P和第四连接焊盘162P可电连接到无源组件170、171和172。设置在连接结构140上方的无源组件170的一部分可被设置为与第一半导体芯片120叠置，但不限于此。无源组件170通过诸如焊料的低熔点金属170s按照表面安装状态设置。孔110Ha内的无源组件171可通过第一连接过孔143连接到设置在其上方的第一重新分布层142，可连接到设置在其下方的框架110的第二布线层112b，但不限于此。根据示例实施例，无源组件171可嵌在框架110内并电连接到第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d中的至少一部分，或者可与框架110一起被模块化并电连接到第一重新分布层142。设置在框架110下方的无源组件172可连接到框架110的第四布线层112d，例如，无源组件172可通过诸如焊料的低熔点金属172s按照表面安装状态设置。
无源组件170、171和172可以是片式电容器(诸如，MLCC和LICC)或片式电感器(诸如，功率电感器)。无源组件170、171和172可以是彼此相同的类型，或者可以是彼此不同的类型。无源组件170、171和172的数量不受具体限制，并且可根据具体的电路设计而大于或小于附图中示出的无源组件170、171和172的数量。
除上面描述的组件之外的组件与参照半导体封装件100B和100D等描述的组件基本相同，因此将不再详细描述。
图15是示意性地示出半导体封装件的另一示例的截面图。
参照图15，与图9的半导体封装件100A不同，根据另一示例的半导体封装件100F不包括框架110。第一半导体芯片120设置为被封装在包封剂130a中。连接结构140的第一重新分布层142通过贯穿包封剂130a的连接部117而电连接到设置在其下方的位于绝缘层131上的第二重新分布层132。电连接凸块120B可代替图9的第二连接焊盘123设置在第一半导体芯片120的无效表面上。根据示例实施例，半导体封装件100F还可包括其上分别设置有电连接凸块120B的第二连接焊盘(未示出)。
除上面描述的组件之外的组件与参照半导体封装件100A描述的组件基本相同，因此将不再详细描述。
根据在此公开的示例实施例，可提供一种能够在具有最佳的信号特性和电力特性的情况下封装多个半导体芯片的封装结构。
在此使用的术语“下侧”、“下部”、“下表面”等是指面对扇出型半导体封装件的安装表面的侧部、部分、表面等，而“上侧”、“上部”、“上表面”等用于指面对“上侧”、“上部”、“上表面”的相反方向的侧部、部分、表面等。然而，这些术语为了便于描述而被如此定义，因此，这些术语不应用于限制本公开的范围。
元件“连接”或“结合”到另一元件的陈述包括元件直接地连接或结合到另一元件或元件通过使用粘合层等间接地连接或结合到另一元件的情况。此外，一个元件“电连接”到另一元件的陈述包括两个元件彼此物理连接的情况，并且也包括两个元件未彼此物理连接的情况。此外，在此使用的术语“第一”、“第二”及它们的变型不表示任何顺序和/或重要性等，而是用于将一个元件与另一元件相区分。在一些情况下，在不脱离本公开的范围的情况下，第一元件可被称为第二元件，反之亦然。
在本公开中使用的术语“实施例”不指相同的实施例，并且实施例被提供来强调一个实施例相对于另一实施例的特性特征。然而，在此描述的任何一个实施例可与针对另一实施例描述的其他特征或特性组合。例如，应理解的是，除非另外明确说明，否则针对一个实施例描述的特征也可应用于另一实施例。
在本公开中使用的术语仅用于示出本公开的实施例，而不用于限制本公开的范围。此外，除非另外明确说明，否则单数的使用包括复数。

Claims (14)

1.一种半导体封装件，包括：
第一半导体芯片，具有第一表面和与所述第一表面背对的第二表面，并且包括设置在所述第一表面上的第一连接焊盘、设置在所述第二表面上的第二连接焊盘以及连接到所述第二连接焊盘的导通孔；
连接结构，设置在所述第一半导体芯片的所述第一表面上，并且包括电连接到所述第一半导体芯片的所述第一连接焊盘的第一重新分布层；
第二重新分布层，设置在所述第一半导体芯片的所述第二表面上，并且电连接到所述第一半导体芯片的所述第二连接焊盘；以及
第二半导体芯片，设置在所述连接结构的与所述连接结构的设置有所述第一半导体芯片的第四表面背对的第三表面上，其中，所述第二半导体芯片的设置有所述第二半导体芯片的第三连接焊盘的表面面对所述连接结构的所述第三表面，
其中，所述第一半导体芯片的所述第一连接焊盘连接到所述第一重新分布层的信号图案，并且所述第一半导体芯片的所述第二连接焊盘连接到所述第二重新分布层的电力图案和接地图案中的至少一者，
其中，所述导通孔和所述第二连接焊盘设置在所述第一半导体芯片的中央区域中，所述第一连接焊盘设置在所述第一半导体芯片的外周区域中，并且
其中，所述第一半导体芯片的所述中央区域与所述第二半导体芯片不竖直叠置，所述第一半导体芯片的所述外周区域包括与所述第二半导体芯片竖直叠置的区域。
2.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片的所述第三连接焊盘的一部分通过所述第一重新分布层的所述信号图案电连接到设置在所述第三连接焊盘下方的所述第一半导体芯片的所述第一连接焊盘。
3.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片的所述导通孔通过贯穿所述第一半导体芯片而从所述第二连接焊盘延伸到所述第一表面或延伸到靠近所述第一表面的区域。
4.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片和所述第二半导体芯片中的每个构成应用处理器的部分功能或全部功能。
5.根据权利要求1所述的半导体封装件，所述半导体封装件还包括设置在所述连接结构的所述第三表面上的无源组件。
6.根据权利要求1所述的半导体封装件，所述半导体封装件还包括框架，所述框架设置在所述连接结构的所述第四表面上并具有孔，所述第一半导体芯片设置在所述孔中，
其中，所述框架包括电连接到所述第一重新分布层的一个或更多个布线层。
7.根据权利要求6所述的半导体封装件，其中，所述孔具有完全贯穿所述框架的孔的形状，并且所述第一半导体芯片设置在所述孔的内部，使得设置有所述第一连接焊盘的所述第一表面面对所述连接结构的所述第四表面。
8.根据权利要求7所述的半导体封装件，所述半导体封装件还包括：
包封剂，设置在所述连接结构的所述第四表面上，并且覆盖所述框架和所述第一半导体芯片中的每个的至少一部分；以及
连接过孔，贯穿所述包封剂的至少一部分，并且被构造为将所述布线层电连接到所述第二重新分布层。
9.根据权利要求7所述的半导体封装件，其中，所述框架包括：第一绝缘层，被设置为与所述连接结构的所述第四表面接触；第一布线层，被设置为与所述第四表面接触，并且埋设在所述第一绝缘层中；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的埋设有所述第一布线层的一个表面背对的另一表面上；第二绝缘层，设置在所述第一绝缘层的与所述第一绝缘层的埋设有所述第一布线层的所述一个表面背对的所述另一表面上，其中，所述第二绝缘层覆盖所述第二布线层的至少一部分；以及第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的埋设有所述第二布线层的另一表面背对的一个表面上，并且
其中，所述第一绝缘层的被设置为与所述连接结构的所述第四表面接触的表面相对于所述第一布线层的被设置为与所述连接结构的所述第四表面接触的表面具有台阶。
10.根据权利要求7所述的半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层和第二布线层，所述第一布线层设置在所述第一绝缘层的一个表面上，并且所述第二布线层设置在所述第一绝缘层的另一表面上；第二绝缘层和第三绝缘层，所述第二绝缘层设置在所述第一绝缘层的一个表面上，并且所述第三绝缘层设置在所述第一绝缘层的另一表面上，其中，所述第二绝缘层覆盖所述第一布线层的至少一部分，并且所述第三绝缘层覆盖所述第二布线层的至少一部分；第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的埋设有所述第一布线层的另一表面背对的一个表面上；以及第四布线层，设置在所述第三绝缘层的与所述第三绝缘层的埋设有所述第二布线层的另一表面背对的一个表面上，并且
其中，所述第一绝缘层比所述第二绝缘层和所述第三绝缘层中的每个厚。
11.根据权利要求6所述的半导体封装件，其中，所述孔具有阻挡层设置在所述孔的底表面上的盲腔的形状，并且所述框架包括所述第二重新分布层，
其中，所述第一半导体芯片设置在所述孔中，使得设置有所述第二连接焊盘的所述第二表面附着到所述阻挡层。
12.根据权利要求11所述的半导体封装件，所述半导体封装件还包括连接端子，所述连接端子为连接到所述第一连接焊盘的焊料或凸块的形状。
13.一种半导体封装件，包括：
第一半导体芯片，具有第一表面和与所述第一表面背对的第二表面，并且包括设置在所述第一表面上用于发送并接收信号的第一连接焊盘、设置在所述第二表面上用于接收电力的第二连接焊盘和连接到所述第二连接焊盘的导通孔；
连接结构，设置在所述第一半导体芯片的所述第一表面上，并且包括电连接到所述第一半导体芯片的所述第一连接焊盘的第一重新分布层；以及
至少一个第二半导体芯片，设置在所述连接结构的与所述连接结构的设置有所述第一半导体芯片的第四表面背对的第三表面上，并且所述第二半导体芯片的设置有所述第二半导体芯片的第三连接焊盘的表面面对所述连接结构的所述第三表面，
其中，所述导通孔和所述第二连接焊盘设置在所述第一半导体芯片的中央区域中，所述第一连接焊盘设置在所述第一半导体芯片的外周区域中，并且
其中，所述第一半导体芯片的所述中央区域与所述至少一个第二半导体芯片不竖直叠置。
14.根据权利要求13所述的半导体封装件，所述半导体封装件还包括第二重新分布层，所述第二重新分布层设置在所述第一半导体芯片的所述第二表面上并且电连接到所述第一半导体芯片的所述第二连接焊盘，
其中，所述第一连接焊盘电连接到设置在所述第一连接焊盘上方的所述连接结构的所述第一重新分布层，并且所述导通孔和所述第二连接焊盘电连接到设置在所述导通孔和所述第二连接焊盘下方的所述第二重新分布层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728278B2 (en) * 2019-03-25 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Board substrates, three-dimensional integrated circuit structures and methods of forming the same
US12107064B2 (en) 2022-04-13 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
CN118380409B (zh) * 2024-06-25 2024-09-20 江苏中科智芯集成科技有限公司 一种芯片封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263518A1 (en) * 2016-03-11 2017-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Package Including Voltage Regulators and Methods Forming Same
KR20180032148A (ko) * 2016-09-21 2018-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN107919343A (zh) * 2016-10-06 2018-04-17 美光科技公司 使用埋入式架桥硅穿通孔内连件的半导体封装

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5592053B2 (ja) * 2007-12-27 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
US8531012B2 (en) 2009-10-23 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die disposed in a cavity of an interconnect structure and grounded through the die TSV
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
KR102352677B1 (ko) * 2014-08-27 2022-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10943869B2 (en) * 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10763239B2 (en) 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101942746B1 (ko) 2017-11-29 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US11348897B2 (en) * 2017-12-29 2022-05-31 Intel Corporation Microelectronic assemblies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263518A1 (en) * 2016-03-11 2017-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Package Including Voltage Regulators and Methods Forming Same
KR20180032148A (ko) * 2016-09-21 2018-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
TW201814857A (zh) * 2016-09-21 2018-04-16 南韓商三星電子股份有限公司 扇出型半導體封裝
CN107919343A (zh) * 2016-10-06 2018-04-17 美光科技公司 使用埋入式架桥硅穿通孔内连件的半导体封装

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