KR102352677B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 내부 기판; 상기 내부 기판을 수직으로 관통하도록 형성되고, 상기 내부 기판의 상면으로부터 돌출된 TSV(Through Silicon Via); 상기 돌출된 TSV의 측면을 둘러싸도록 상기 내부 기판의 상면 상에 형성된 보호층; 상기 돌출된 TSV의 상면 상에 형성되고, 상기 보호층의 일부와 오버랩되는 접촉 패드; 및 상기 접촉 패드와 동일한 높이로 상기 보호층 상에 형성되는 더미 패드를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 산업을 비롯한 전자 산업에서는 높은 대역폭과 고용량에 대한 요구로 다중 칩을 적층하는 기술에 대한 요구가 커지고 있다. 다중 칩을 적층하는 기술 중 핵심적인 공정은 다중 칩의 본딩 공정이라고 할 수 있다. 그런데, 다중 칩을 본딩하는 공정, 특히 TSV(Through Silicon Via)를 구비하는 칩을 본딩하는 공정에서는 TSV, 다른 칩과의 연결 패드, 마이크로 범프(micro bump) 등에 힘이 집중되고, 본딩 공정 중 칩이 이러한 힘을 받아 휘게 되는 문제점이 발생할 수 있다. 이에 따라 본딩 공정 중 칩의 휨(warpage)을 방지하기 위한 많은 연구가 진행되고 있다.
미국공개특허 제2013-0264720호는 TSV를 구비한 반도체의 구부러짐을 방지한 반도체 칩 제조 방법을 개시하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 본딩 공정 중 반도체 칩 또는 반도체 칩의 휨(warpage)을 방지하기 위한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 본딩 공정 중 반도체 칩 또는 반도체 칩의 휨을 방지하기 위한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 내부 기판; 내부 기판을 수직으로 관통하도록 형성되고, 내부 기판의 상면으로부터 돌출된 TSV(Through Silicon Via); 돌출된 TSV의 측면을 둘러싸도록 내부 기판의 상면 상에 형성된 보호층; 돌출된 TSV의 상면 상에 형성되고, 보호층의 일부와 오버랩되는 접촉 패드; 및 접촉 패드와 동일한 높이로 보호층 상에 형성되는 더미 패드를 포함한다.
상기 더미 패드의 너비는 상기 접촉 패드의 너비와 동일할 수 있다.
상기 접촉 패드는 둘 이상의 접촉 패드를 포함하고, 상기 더미 패드는 둘 이상의 더미 패드를 포함하고, 상기 접촉 패드 사이의 피치는 상기 더미 패드 사이의 피치와 동일할 수 있다.
상기 더미 패드는 상기 접촉 패드와 동일 물질을 포함할 수 있다.
상기 더미 패드는 금속을 포함할 수 있다.
상기 접촉 패드의 하면은 상기 돌출된 TSV의 상면과 상기 보호층의 상면의 적어도 일부에 모두 접촉할 수 있다.
상기 더미 패드는 상기 보호층에 의해 상기 내부 기판으로부터 전기적으로 절연될 수 있다.
상기 더미 패드의 하부에는 상기 TSV가 미형성될 수 있다.
상기 내부 기판 및 상기 보호층을 포함하는 반도체 칩 상에 배치되고, 상기 접촉 패드를 통해 상기 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 더 포함하고, 상기 상부 반도체 칩의 두께는 상기 반도체 칩의 두께보다 두꺼울 수 있다.
상기 상부 반도체 칩과 상기 반도체 칩 사이의 공간을 채우고, 상기 상부 반도체 칩의 측면의 적어도 일부와 상기 반도체 칩의 측면의 적어도 일부를 감싸는 언더필재를 더 포함할 수 있다.
상기 언더필재는 NCF(Nonconductive Film)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 TSV(Through Silicon Via)를 구비하는 제1 반도체 칩; 제1 반도체 칩 상에 배치되고, 제1 TSV와 동일한 수직선 상에 형성된 제2 TSV를 구비하는 제2 반도체 칩; 제1 TSV 및 제2 TSV의 상면 상에 각각 형성된 복수의 접촉 패드; 복수의 접촉 패드와 동일한 높이로 제1 반도체 칩 및 제2 반도체 칩의 상면 상에 각각 형성된 복수의 더미 패드; 및 제2 반도체 칩 상에 배치되고, 그 두께가 제1 반도체 칩 및 제2 반도체 칩의 두께보다 두꺼운 상부 반도체 칩을 포함한다.
상기 더미 패드는 상기 접촉 패드와 동일 물질을 포함할 수 있다.
상기 더미 패드는 금속을 포함할 수 있다.
상기 제1 반도체 칩 상에 형성되는 접촉 패드의 배치 패턴은 상기 제2 반도체 칩 상에 형성되는 접촉 패드의 배치 패턴과 동일할 수 있다.
상기 제1 TSV의 상면 상에 형성된 접촉 패드와 상기 제2 TSV 상에 형성된 접촉 패드는 동일 수직선 상에 형성될 수 있다.
상기 제1 반도체 칩 상에 형성되는 더미 패드의 배치 패턴은 상기 제2 반도체 칩 상에 형성되는 더미 패드의 배치 패턴과 동일할 수 있다.
상기 제1 반도체 칩 상에 형성된 더미 패드와 상기 제2 반도체 칩 상에 형성된 더미 패드는 동일 수직선 상에 형성될 수 있다.
상기 반도체 장치는, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 채우고, 상기 제1 반도체 칩의 측면의 적어도 일부와 상기 제2 반도체 칩의 측면의 적어도 일부를 감싸는 제1 언더필재와, 상기 제2 반도체 칩과 상기 상부 반도체 칩 사이의 공간을 채우고, 상기 제2 반도체 칩의 측면의 적어도 일부와 상기 상부 반도체 칩의 측면의 적어도 일부를 감싸는 제2 언더필재를 더 포함할 수 있다.
상기 제1 언더필재 및 상기 제2 언더필재는 NCF(Nonconductive Film)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 TSV(Through Silicon Via)를 구비하는 제1 반도체 칩 상에, 제1 TSV와 동일한 수직선 상에 형성된 제2 TSV를 구비하는 제2 반도체 칩을 배치하고, 제2 반도체 칩의 상면을 리세스하여 제2 TSV를 돌출시키고, 제2 반도체 칩의 상면 상에 돌출된 제2 TSV를 덮는 보호층을 형성하고, 보호층을 평탄화하여 제2 TSV를 노출시키고, 노출된 제2 TSV의 상면 상에 접촉 패드를 형성하고, 접촉 패드와 동일한 높이를 갖는 더미 패드를 보호층 상에 형성하는 것을 포함한다.
상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치하는 것은, 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 열 압착 본딩하는 것을 포함할 수 있다.
상기 노출된 제2 TSV의 상면 상에 접촉 패드를 형성하고, 상기 접촉 패드와 동일한 높이를 갖는 더미 패드를 상기 보호층 상에 형성하는 것은,
상기 제2 반도체 칩의 상면에 배리어 금속층을 형성하고, 상기 접촉 패드 및 상기 더미 패드가 형성될 부분을 덮는 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 하여 상기 배리어 금속층을 식각하는 것을 포함할 수 있다.
상기 접촉 패드 및 상기 더미 패드가 형성될 부분을 덮는 포토 레지스트 패턴을 이루는 각각의 포토 레지스트의 형상은 서로 동일할 수 있다.
상기 제2 반도체 칩 상에 상기 접촉 패드를 통해 상기 제2 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 형성하는 것을 더 포함하고, 상기 상부 반도체 칩의 두께는 상기 제2 반도체 칩의 두께보다 두꺼울 수 있다.
상기 제2 반도체 칩 상에 상기 접촉 패드를 통해 상기 제2 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 형성하는 것은, 상기 제2 반도체 칩 상에 상기 상부 반도체 칩을 열 압착 본딩하는 것을 포함할 수 있다.
상기 제2 반도체 칩 상에 상기 접촉 패드를 통해 상기 제2 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 형성하는 것은, 상기 상부 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 채우는 언더필재를 형성하는 것을 더 포함할 수 있다.
상기 언더필재는 상기 상부 반도체 칩의 측면의 적어도 일부와 상기 반도체 칩의 측면의 적어도 일부를 감쌀 수 있다.
상기 언더필재는 NCF(Nonconductive Film)를 포함할 수 있다.
상기 제2 반도체 칩의 상면을 리세스하여 상기 제2 TSV를 돌출시키는 것은, 건식 식각 공정을 이용하여 상기 제2 반도체 칩의 상면을 리세스하는 것을 포함할 수 있다.
상기 보호층을 평탄화하여 상기 제2 TSV를 노출시키는 것은, CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 보호층을 평탄화하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 도 2의 C 부분을 확대한 도면이다.
도 4는 도 2의 D 부분을 확대한 도면이다.
도 5는 도 2의 반도체 장치의 적층 구조를 설명하기 위한 도면이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 15는 본 발명의 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 기판(100), 복수의 반도체 칩(200, 210, 220, 230) 및 상부 반도체 칩(300)을 포함한다.
기판(100)은 반도체 웨이퍼에 기반한 실리콘 기판일 수 있다. 본 발명의 몇몇의 실시예에서 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(Printed Circuit Board, PCB)일 수 있다. 기판(100)은 서로 대응하는 상면 및 하면을 포함한다. 기판(100)의 하면에는 본 발명의 다양한 실시예에 따른 반도체 장치를 외부 장치에 전기적으로 연결하는 외부 단자(102)가 형성될 수 있다. 상부 패드(106)는 외부 단자(102)와 전기적으로 연결될 수 있고, 복수의 반도체 칩(200, 210, 220, 230) 및 상부 반도체 칩(300)에 전기적 신호를 공급할 수 있다. 본 발명의 몇몇의 실시예에서, 상부 패드(106) 중 적어도 하나는 접지 패드일 수 있고, 기판(100) 내의 접지 라인과 전기적으로 연결될 수 있다.
복수의 반도체 칩(200, 210, 220, 230)은 기판(100) 상에 배치된다. 예를 들어, 복수의 반도체 칩(200, 210, 220, 230)은 수직 방향으로 순차적으로 적층되어 적층 구조를 형성할 수 있다. 본 발명의 몇몇의 실시예에서, 복수의 반도체 칩(200, 210, 220, 230)은 메모리 칩, 로직 칩 등을 포함할 수 있다. 예를 들어, 복수의 반도체 칩(200, 210, 220, 230) 중 적어도 하나가 로직 칩일 경우, 복수의 반도체 칩(200, 210, 220, 230) 중 적어도 하나는 수행되는 연산에 따라 다양하게 설계될 수 있다. 한편, 예를 들어, 복수의 반도체 칩(200, 210, 220, 230) 중 적어도 하나가 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 그러나 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇의 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
반도체 칩(200)은 반도체 칩(200)의 하면에 형성되는 연결 단자(207)에 의해 기판(100)과 전기적으로 연결될 수 있다. 즉, 연결 단자(207)는 반도체 칩(200)과 기판(200)의 상부 패드(106)를 전기적으로 연결할 수 있다. 본 발명의 몇몇의 실시예에서, 연결 단자(207)와 상부 패드(106) 사이에 범프(bump)(241)가 개재되어 연결 단자(207)와 상부 패드(106) 사이의 전기적인 연결을 매개할 수 있다. 본 도면에서 범프(241)는 볼 형태의 솔더 볼로 도시되어 있지만 이에 한정되는 것은 아니다.
기판(100)과 반도체 칩(200) 사이에는 기판(100)과 반도체 칩(200) 사이의 공간을 채우는 언더필재(221)가 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 언더필재(221)는 반도체 칩(200)의 측면의 적어도 일부를 감쌀 수 있다. 언더필재(221)는 전기가 통하지 않는 비도전성 물질을 포함할 수 있다. 언더필재(221)는 예를 들어 NCF(non-conductive film) 또는 DAF(die attach film) 등일 수 있지만, 이에 한정되는 것은 아니다. 반도체 칩(200)은 언더필재(221)에 의해 기판(100)에 본딩될 수 있다.
한편, 반도체 칩(200)은 내부 기판(203), TSV(Through Silicon Via)(204) 및 보호층(202)을 포함한다. 여기서 내부 기판(203)은 기판(100)과 마찬가지로, 예컨대, 실리콘 기판일 수 있다.
반도체 칩(200)에 구비된 TSV(204)는 내부 기판(203)을 수직으로 관통하도록 형성된다. 본 발명의 몇몇의 실시예에서, TSV(204)는 내부 기판(203)의 상면으로부터 돌출되도록 형성될 수 있다. 한편, 돌출된 TSV(204)의 측면은 내부 기판(203)의 상면 상에 형성된 보호층(202)에 의해 둘러싸일 수 있다.
본 발명의 몇몇의 실시예에서, TSV(204)는 적어도 하나의 금속을 포함할 수 있다. 예를 들어, TSV(204)는 그 중심에 형성되는 배선 금속층 및 상기 배선 금속층의 외곽에 형성되는 배리어(barrier) 금속층을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 배선 금속층은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있고, 배리어 금속층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
한편, 반도체 칩(200)의 상면에는 하나 이상의 접촉 패드(206)가 형성된다. 반도체 칩(200)의 상면에 형성된 접촉 패드(206)는 반도체 칩(200)의 상에 배치되는 반도체 칩(210)과 전기적으로 연결될 수 있다. 구체적으로, 접촉 패드(206)는 반도체 칩(200) 내에 형성된 TSV(204)와 반도체 칩(210)을 연결할 수 있다. 본 발명의 몇몇의 실시예에서, 접촉 패드(206)와 반도체 칩(210) 사이에는 범프(241)가 개재되어 접촉 패드(206)와 반도체 칩(210) 사이의 전기적인 연결을 매개할 수 있다. 본 발명의 몇몇의 실시예에서, 범프(241)는 마이크로 범프(micro bump)일 수 있다.
본 발명의 몇몇의 실시예에서, 접촉 패드(206)는 돌출된 TSV(204)의 상면 상에 형성되고 보호층(202)의 일부와 오버랩될 수 있다. 즉, 접촉 패드(206)의 하면은 돌출된 TSV(204)의 상면과 보호층(202)의 상면의 적어도 일부에 모두 접촉할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 접촉 패드(206)는 금속을 포함할 수 있다. 예를 들어, 접촉 패드(206)는 도금 처리가 된 도금 패드일 수 있고, Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나를 포함할 수 있다.
반도체 칩(200)의 상면에는 하나 이상의 더미 패드(208)도 형성된다. 더미 패드(208)는 보호층(202)에 의해 내부 기판(203)으로부터 전기적으로 절연되도록 형성된다. 본 발명의 다양한 실시예에서, 더미 패드(208)는 접촉 패드(206)와 동일한 높이로 형성될 수 있다. 물론, 접촉 패드(206)와 동일한 높이의 더미 패드(208)는 접촉 패드(206)의 너비 또는 모양과 다른 너비 또는 모양을 가질 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 접촉 패드(206)와 동일한 높이의 더미 패드(208)는 그 너비가 접촉 패드(206)의 너비와 동일할 수도 있다. 한편, 접촉 패드들(206) 사이의 피치는 더미 패드들(208) 사이의 피치와 동일할 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 더미 패드(208)는 접촉 패드(206)와 동일한 물질을 포함할 수 있고, 예를 들어, 더미 패드(208)는 금속을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 더미 패드(208)의 하부에는 TSV(204)가 형성되지 않을 수 있다.
반도체 칩(200) 상에 배치되는 반도체 칩(210, 220, 230)은 앞서 설명한 반도체 칩(200)과 유사하게 형성될 수 있다. 즉, 반도체 칩(210, 220, 230)은 반도체 칩(210, 220, 230) 각각의 하면에 형성되는 연결 단자(217, 227, 237)에 의해 반도체 칩(200, 210, 220)과 전기적으로 연결될 수 있다. 이 때, 반도체 칩(200, 210, 220)과 반도체 칩(210, 220, 230) 사이에는 언더필재(209, 219, 229)가 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 언더필재(209, 219, 229)는 각각 반도체 칩(200, 210, 220)의 측면의 적어도 일부와 반도체 칩(210, 220, 230)의 측면의 적어도 일부를 감쌀 수 있다.
한편, 반도체 칩(210, 220, 230)은 각각 내부 기판(211, 221, 231), TSV(214, 224, 234) 및 보호층(212, 222, 232)을 포함한다. 그리고 반도체 칩(210, 220, 230) 각각의 상면에는 하나 이상의 접촉 패드(216, 226, 236)가 형성되고, 또한, 반도체 칩(210, 220, 230) 각각의 상면에는 하나 이상의 더미 패드(218, 228, 238)도 형성된다.
반도체 칩(210, 220, 230)의 상기 여러 구성요소들은 반도체 칩(200)에 관해 설명된 구성요소들에 대응되고, 반도체 칩(210, 220, 230)의 상기 여러 구성요소들은 대응되는 반도체 칩(200)에 관해 설명된 구성요소들과 그 속성을 같이 한다. 따라서, 반도체 칩(210, 220, 230)의 상기 여러 구성요소들에 대해 반도체 칩(200)에 관해 설명된 구성요소들과 중복되는 설명은 생략하도록 한다.
다음으로, 상부 반도체 칩(300)은 복수의 반도체 칩(200, 210, 220, 230) 상에 배치된다. 예를 들어, 상부 반도체 칩(300)은 복수의 반도체 칩(200, 210, 220, 230)으로 이루어진 적층 구조에 추가적으로 적층될 수 있다. 예를 들어, 도 1에서는 상부 반도체 칩(300)이 접촉 패드(238)를 통해 반도체 칩(230)과 연결되는 것을 나타내고 있다. 본 발명의 다양한 실시예에서, 상부 반도체 칩(300)의 두께는 반도체 칩(200, 210, 220, 230)의 두께보다 두꺼울 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 상부 반도체 칩(300)은 복수의 반도체 칩(200, 210, 220, 230)과 마찬가지로 메모리 칩, 로직 칩 등을 포함할 수 있다.
반도체 칩(230)과 상부 반도체 칩(300) 사이에는 반도체 칩(230)과 상부 반도체 칩(300) 사이의 공간을 채우는 언더필재(239)가 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 언더필재(221)는 반도체 칩(230)의 측면의 적어도 일부와 상부 반도체 칩(300)의 측면의 적어도 일부를 감쌀 수 있다. 언더필재(239)는 전기가 통하지 않는 비도전성 물질을 포함할 수 있다. 언더필재(239)는 예를 들어 NCF(non-conductive film) 또는 DAF(die attach film) 등일 수 있지만, 이에 한정되는 것은 아니다. 상부 반도체 칩(300)은 언더필재(229)에 의해 반도체 칩(230)에 본딩될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 제1 반도체 칩(220), 제2 반도체 칩(230) 및 상부 반도체 칩(300)을 포함한다.
제1 반도체 칩(220)은 제1 반도체 칩(220)을 관통하는 하나 이상의 제1 TSV(224)를 구비한다. 제1 TSV(224)는 제1 반도체 칩(220)의 내부 기판(221)의 상면으로부터 돌출되도록 형성되고, 돌출된 제1 TSV(224)의 측면은 내부 기판(221)의 상면 상에 형성된 보호층(222)에 의해 둘러싸일 수 있다.
제2 반도체 칩(230)은 제1 반도체 칩(220) 상에 배치된다. 본 실시예에서, 제2 반도체 칩(230)은 열 압착 본딩 공정을 통해 제1 반도체 칩(220)에 본딩될 수 있다. 제2 반도체 칩(230)은 제1 반도체 칩(220)의 제1 TSV(224)와 동일한 수직선 상에 형성된 제2 TSV(234)를 구비한다. 제2 TSV(234)는 제2 반도체 칩(230)의 내부 기판(231)의 상면으로부터 돌출되도록 형성되고, 돌출된 제2 TSV(234)의 측면은 내부 기판(231)의 상면 상에 형성된 보호층(232)에 의해 둘러싸일 수 있다.
제1 반도체 칩(220)의 제1 TSV(224) 및 제2 반도체 칩(230)의 제2 TSV(234)의 상면 상에는 각각 복수의 접촉 패드(226, 236)가 형성될 수 있다. 본 발명의 몇몇의 실시예에서, 접촉 패드(226)는 제1 TSV(224)의 상면 상에 형성되고 보호층(222)의 일부와 오버랩될 수 있고, 접촉 패드(236)는 제2 TSV(234)의 상면 상에 형성되고 보호층(232)의 일부와 오버랩될 수 있다. 도 1과 관련하여 앞서 설명한 바와 같이, 접촉 패드(226, 236)는 금속을 포함할 수 있다. 본 실시예에서, 접촉 패드(226, 236)는 서로 동일한 높이를 가질 수 있다.
제1 반도체 칩(220) 및 제2 반도체 칩(230)의 상면 상에는 복수의 접촉 패드(226, 236)와 동일한 높이를 갖는 복수의 더미 패드(228, 238)가 더 형성될 수 있다. 본 실시예에서, 더미 패드(228, 238)는 접촉 패드(226, 236)와 동일 물질, 예컨대, 금속을 포함할 수 있다.
상부 반도체 칩(300)은 제2 반도체 칩(230) 상에 배치된다. 본 실시예에서, 상부 반도체 칩(300)은 열 압착 본딩 공정을 통해 제2 반도체 칩(230)에 본딩될 수 있다. 그리고 상부 반도체 칩(300)의 두께는 제1 반도체 칩(220) 및 제2 반도체 칩(230)의 두께보다 두꺼울 수 있다.
본 실시예에서, 제2 반도체 칩(230)은 제2 반도체 칩(230)의 하면에 형성된 연결 단자(237), 범프(241) 및 제1 반도체 칩(220)의 상면에 형성된 접촉 패드(226)를 통해 제1 반도체 칩(220)에 전기적으로 연결된다. 한편, 상부 반도체 칩(300)은 상부 반도체 칩(300)의 하면에 형성된 연결 단자(307), 범프(241) 및 제2 반도체 칩(230)의 상면에 형성된 접촉 패드(236)를 통해 제2 반도체 칩(230)에 전기적으로 연결된다. 이 때, 제1 반도체 칩(220)의 제1 TSV(224)의 상면 상에 형성된 접촉 패드(226)와 제2 반도체 칩(230)의 제2 TSV(234)의 상면 상에 형성된 접촉 패드(236)는 동일 수직선(B-B) 상에 형성될 수 있다. 나아가, 제1 반도체 칩(220) 상에 형성되는 접촉 패드(226)의 배치 패턴은 제2 반도체 칩(230) 상에 형성되는 접촉 패드(236)의 배치 패턴과 동일할 수 있다.
또한, 본 실시예에서, 제1 반도체 칩(220)의 상면 상에 형성된 더미 패드(228)와 제2 반도체 칩(230)의 상면 상에 형성된 더미 패드(238)는 동일 수직선(A-A) 상에 형성될 수 있다. 나아가, 제1 반도체 칩(220) 상에 형성되는 더미 패드(228)의 배치 패턴은 제2 반도체 칩(230) 상에 형성되는 더미 패드(238)의 배치 패턴과 동일할 수 있다.
또한, 본 실시예에서, 제1 반도체 칩(220)과 제2 반도체 칩(230)의 폭은 W로 서로 동일할 수 있다. 나아가, 제1 반도체 칩(220)과 제2 반도체 칩(230)은 동일한 종류의 반도체 칩일 수 있다.
한편, 본 실시예에 따른 반도체 장치(2)는 제1 반도체 칩(220)과 제2 반도체 칩(230) 사이의 공간을 채우고, 제1 반도체 칩(220)의 측면의 적어도 일부와 제2 반도체 칩(230)의 측면의 적어도 일부를 감싸는 제1 언더필재(229)와, 제2 반도체 칩(230)과 상부 반도체 칩(300) 사이의 공간을 채우고, 제2 반도체 칩(230)의 측면의 적어도 일부와 상부 반도체 칩(300)의 측면의 적어도 일부를 감싸는 제2 언더필재(239)를 더 포함할 수 있다. 도 1과 관련하여 앞서 설명한 바와 같이, 제1 언더필재(229) 및 제2 언더필재(239)는 전기가 통하지 않는 비도전성 물질을 포함할 수 있고, 예를 들어 NCF(non-conductive film)를 포함할 수 있다.
도 3은 도 2의 C 부분을 확대한 도면이고, 도 4는 도 2의 D 부분을 확대한 도면이고, 도 5는 도 2의 반도체 장치의 적층 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 반도체 칩(220)의 상면 상에 형성된 더미 패드(228)의 높이(H2)는 제1 반도체 칩(220)의 제1 TSV(224)의 상면 상에 형성된 접촉 패드(226)의 높이(H1)와 동일할 수 있다. 또한, 제1 반도체 칩(220)의 상면 상에 형성된 더미 패드(228)의 폭(W2)은 제1 반도체 칩(220)의 제1 TSV(224)의 상면 상에 형성된 접촉 패드(226)의 폭(W1)과 동일할 수 있다. 마찬가지로, 도 4를 참조하면, 제2 반도체 칩(230)의 상면 상에 형성된 더미 패드(238)의 높이(H2) 및 폭(W2)은 제2 반도체 칩(230)의 제2 TSV(234)의 상면 상에 형성된 접촉 패드(236)의 높이(H1) 및 폭(W1)과 동일할 수 있다.
도 5를 참조하면, 도 2의 반도체 장치(2)는 반도체 칩(200, 210)을 더 포함할 수 있고, 반도체 칩(200, 210, 220, 230)의 각각의 TSV의 상면 상에 형성된 접촉 패드(206, 216, 226, 236)는 동일 수직선 상에 형성될 수 있다. 다시 말해서, 복수의 반도체 칩(200, 210, 220, 230) 상호 간에 서로 전기적인 연결을 위해 형성되는 연결부는 동일 수직선 상에 형성된다. 또한, 반도체 칩(200, 210, 220, 230)의 각각의 상면 상에 형성된 더미 패드(208, 218, 228, 238)는 동일 수직선 상에 형성될 수 있다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 먼저 TSV(214)를 구비하는 반도체 칩(210) 상에, TSV(214)와 동일한 수직선 상에 형성된 TSV(224)를 구비하는 제2 반도체 칩을 배치한다. 본 발명의 몇몇의 실시예에서, 반도체 칩(210) 상에 반도체 칩(220)을 배치하는 것은, 제1 반도체 칩(210) 상에 제2 반도체 칩(220)을 열 압착 본딩하는 것을 포함할 수 있다.
도 7을 참조하면, 반도체 칩(220)의 상면을 리세스하여 TSV(224)를 돌출시킨다. 본 발명의 몇몇의 실시예에서, 반도체 칩(220)의 상면을 리세스하여 TSV(224)를 돌출시키는 것은 건식 식각 공정을 이용하여 반도체 칩(220)의 상면을 리세스하는 것을 포함할 수 있다.
도 8을 참조하면, 반도체 칩(220)의 상면 상에 돌출된 TSV(224)를 덮는 보호층(222)을 형성한다.
도 9를 참조하면, 보호층(222)을 평탄화하여 TSV(224)를 노출시킨다. 본 발명의 몇몇의 실시예에서, 보호층(222)을 평탄화하여 TSV(224)를 노출시키는 것은, CMP(Chemical Mechanical Polishing) 공정을 이용하여 보호층(222)을 평탄화하는 것을 포함할 수 있다.
도 10을 참조하면, 노출된 TSV(224)의 상면 상에 접촉 패드(226)를 형성하고, 접촉 패드(226)와 동일한 높이를 갖는 더미 패드(228)를 보호층(222) 상에 형성한다. 본 발명의 몇몇의 실시예에서, 노출된 TSV(224)의 상면 상에 접촉 패드(226)를 형성하고, 접촉 패드(226)와 동일한 높이를 갖는 더미 패드(228)를 보호층(222) 상에 형성하는 것은, 반도체 칩(220)의 상면에 배리어 금속층을 형성하고, 접촉 패드(226) 및 더미 패드(228)가 형성될 부분을 덮는 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 마스크로 하여 배리어 금속층을 식각하는 것을 포함할 수 있다. 이 때, 접촉 패드(226) 및 더미 패드(228)가 형성될 부분을 덮는 포토 레지스트 패턴을 이루는 각각의 포토 레지스트의 형상은 서로 동일할 수 있다.
도 11 및 도 12을 참조하면, 도 6 내지 도 10에서 설명한 방법으로 반도체 칩(220) 상에 반도체 칩(230), 상부 반도체 칩(300)을 차례로 형성한다. 여기서, 상부 반도체 칩(300)의 두께는 반도체 칩(220, 230)의 두께보다 두꺼울 수 있다. 본 발명의 몇몇의 실시예에서, 반도체 칩(220) 상에 반도체 칩(230) 및 상부 반도체 칩(300)을 형성하는 것은, 반도체 칩(220) 상에 반도체 칩(230)을 열 압착 본딩한 후, 반도체 칩(230) 상에 상부 반도체 칩(300) 열 압착 본딩하는 것을 포함할 수 있다.
한편, 반도체 칩(220) 상에 반도체 칩(230) 및 상부 반도체 칩(300)을 형성하는 것은, 반도체 칩(220)과 반도체 칩(230) 사이의 공간을 채우는 언더필재(229) 및 반도체 칩(230)과 상부 반도체 칩(300) 사이의 공간을 채우는 언더필재(239)를 형성하는 것을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 언더필재(229)는 반도체 칩(220)의 측면의 적어도 일부와 반도체 칩(230)의 측면의 적어도 일부를 감싸고, 언더필재(239)는 반도체 칩(230)의 측면의 적어도 일부와 상부 반도체 칩(300)의 측면의 적어도 일부를 감쌀 수 있다. 이 때, 언더필재(229, 239)는 NCF(Nonconductive Film)를 포함할 수 있다.
이상에서 설명된 바와 같이, 복수의 반도체 칩들이 수직 방향으로 적층되어 본딩되는 경우에 반도체 칩들은 본딩에 의한 힘을 받게 된다. 예를 들어, 예컨대, 열 압착 본딩 공정을 이용하여 하부 반도체 칩 상에 상부 반도체 칩을 본딩하는 경우, 하부 반도체 칩은 본딩에 의한 상당한 힘을 받는다. 그리고 이러한 힘은 주로 하부 반도체 칩의 상면에 형성된 접촉 패드와 상부 반도체 칩의 하면에 형성된 연결 단자 사이에 개재된 마이크로 범프에 집중된다. 이에 따라, 특히 얇은 반도체 칩을 본딩하는 경우일 수록, 힘을 적절하게 분산시키지 못하게 되어, 반도체 칩이 수평에 어긋나게 본딩이 되거나, 반도체 칩의 휨(warpage) 현상이 발생할 수 있다. 또한, 복수의 반도체 칩을 본딩하는 경우 각각의 반도체 칩의 휨 현상이 누적되어 반도체 장치의 결함으로 작용할 수도 있다.
이 경우, 이상에서 다양한 실시예로 설명된 본 발명에 따르면, 반도체 칩의 상면에 접착 패드와 동일한 높이의 더미 패드를 형성함으로써, 열 압착 본딩 시에 반도체 칩이 힘을 받는 영역을 확장시켜, 힘을 비교적 균일하게 분산시킬 수 있다. 이에 따라 수평을 유지하면서 반도체 칩을 본딩할 수 있을 뿐 아니라, 반도체 칩의 휨 현상을 방지할 수도 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드의 블록도이다.
도 13을 참조하면, 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 이용한 정보 처리 시스템의 블록도이다.
도 14를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 9에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 15는 본 발명의 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치의 블록도이다.
도 15를 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 반도체 장치 100: 기판
102: 외부 단자 106: 상부 패드
200, 210, 220, 230: 반도체 칩 201, 209, 219, 229, 239: 언더필재
203, 211, 221, 231: 내부 기판 202, 212, 222, 232: 보호층
204, 214, 224, 234: TSV 206, 216, 226, 236: 접촉 패드
207, 217, 227, 237, 307: 연결 단자
208, 218, 228, 238: 더미 패드 241: 범프
300: 상부 반도체 칩

Claims (20)

  1. 내부 기판;
    상기 내부 기판을 수직으로 관통하도록 형성되고, 상기 내부 기판의 상면으로부터 돌출된 TSV(Through Silicon Via);
    상기 돌출된 TSV의 측면을 둘러싸도록 상기 내부 기판의 상면 상에 형성된 보호층;
    상기 돌출된 TSV의 상면 상에 형성되고, 상기 보호층의 일부와 오버랩되는 접촉 패드; 및
    상기 접촉 패드와 동일한 높이로 상기 보호층 상에 형성되는 더미 패드를 포함하고,
    상기 돌출된 TSV는 상기 더미 패드의 하부에 형성되지 않는 반도체 장치.
  2. 제1항에 있어서,
    상기 접촉 패드는 둘 이상의 접촉 패드를 포함하고,
    상기 더미 패드는 둘 이상의 더미 패드를 포함하고,
    상기 접촉 패드 사이의 피치는 상기 더미 패드 사이의 피치와 동일한 반도체 장치.
  3. 제1항에 있어서,
    상기 더미 패드는 상기 접촉 패드와 동일 물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 접촉 패드의 하면은 상기 돌출된 TSV의 상면과 상기 보호층의 상면의 적어도 일부에 모두 접촉하는 반도체 장치.
  5. 제1항에 있어서,
    상기 더미 패드는 상기 보호층에 의해 상기 내부 기판으로부터 전기적으로 절연된 반도체 장치.
  6. 제1항에 있어서,
    상기 내부 기판 및 상기 보호층을 포함하는 반도체 칩 상에 배치되고, 상기 접촉 패드를 통해 상기 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 더 포함하고,
    상기 상부 반도체 칩의 두께는 상기 반도체 칩의 두께보다 두꺼운 반도체 장치.
  7. 제6항에 있어서,
    상기 상부 반도체 칩과 상기 반도체 칩 사이의 공간을 채우고, 상기 상부 반도체 칩의 측면의 적어도 일부와 상기 반도체 칩의 측면의 적어도 일부를 감싸는 언더필재를 더 포함하는 반도체 장치.
  8. 제1 TSV(Through Silicon Via)를 구비하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되고, 상기 제1 TSV와 동일한 수직선 상에 형성된 제2 TSV를 구비하는 제2 반도체 칩;
    상기 제1 TSV 및 상기 제2 TSV의 상면 상에 각각 형성된 복수의 접촉 패드;
    상기 복수의 접촉 패드와 동일한 높이로 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 상면 상에 각각 형성된 복수의 더미 패드; 및
    상기 제2 반도체 칩 상에 배치되고, 그 두께가 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 두께보다 두꺼운 상부 반도체 칩을 포함하고,
    상기 제1 TSV 및 상기 제2 TSV는 상기 복수의 더미 패드의 하부에 형성되지 않는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 반도체 칩 상에 형성되는 접촉 패드의 배치 패턴은 상기 제2 반도체 칩 상에 형성되는 접촉 패드의 배치 패턴과 동일한 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 TSV의 상면 상에 형성된 접촉 패드와 상기 제2 TSV 상에 형성된 접촉 패드는 동일 수직선 상에 형성되는 반도체 장치.
  11. 제8항에 있어서,
    상기 제1 반도체 칩 상에 형성되는 더미 패드의 배치 패턴은 상기 제2 반도체 칩 상에 형성되는 더미 패드의 배치 패턴과 동일한 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 반도체 칩 상에 형성된 더미 패드와 상기 제2 반도체 칩 상에 형성된 더미 패드는 동일 수직선 상에 형성되는 반도체 장치.
  13. 제8항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 채우고, 상기 제1 반도체 칩의 측면의 적어도 일부와 상기 제2 반도체 칩의 측면의 적어도 일부를 감싸는 제1 언더필재와,
    상기 제2 반도체 칩과 상기 상부 반도체 칩 사이의 공간을 채우고, 상기 제2 반도체 칩의 측면의 적어도 일부와 상기 상부 반도체 칩의 측면의 적어도 일부를 감싸는 제2 언더필재를 더 포함하는 반도체 장치.
  14. 제1 TSV(Through Silicon Via)를 구비하는 제1 반도체 칩 상에, 상기 제1 TSV와 동일한 수직선 상에 형성된 제2 TSV를 구비하는 제2 반도체 칩을 배치하고,
    상기 제2 반도체 칩의 상면을 리세스하여 상기 제2 TSV를 돌출시키고,
    상기 제2 반도체 칩의 상면 상에 돌출된 상기 제2 TSV를 덮는 보호층을 형성하고,
    상기 보호층을 평탄화하여 상기 제2 TSV를 노출시키고,
    상기 노출된 제2 TSV의 상면 상에 접촉 패드를 형성하고, 상기 접촉 패드와 동일한 높이를 갖는 더미 패드를 상기 보호층 상에 형성하여, 상기 제1 TSV 및 상기 제2 TSV는 상기 더미 패드의 하부에 형성되지 않는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치하는 것은,
    상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 열 압착 본딩하는 것을 포함하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 노출된 제2 TSV의 상면 상에 접촉 패드를 형성하고, 상기 접촉 패드와 동일한 높이를 갖는 더미 패드를 상기 보호층 상에 형성하는 것은,
    상기 제2 반도체 칩의 상면에 배리어 금속층을 형성하고,
    상기 접촉 패드 및 상기 더미 패드가 형성될 부분을 덮는 포토 레지스트 패턴을 형성하고,
    상기 포토 레지스트 패턴을 마스크로 하여 상기 배리어 금속층을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 접촉 패드 및 상기 더미 패드가 형성될 부분을 덮는 포토 레지스트 패턴을 이루는 각각의 포토 레지스트의 형상은 서로 동일한 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 제2 반도체 칩 상에 상기 접촉 패드를 통해 상기 제2 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 형성하는 것을 더 포함하고,
    상기 상부 반도체 칩의 두께는 상기 제2 반도체 칩의 두께보다 두꺼운 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 반도체 칩 상에 상기 접촉 패드를 통해 상기 제2 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 형성하는 것은,
    상기 제2 반도체 칩 상에 상기 상부 반도체 칩을 열 압착 본딩하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제2 반도체 칩 상에 상기 접촉 패드를 통해 상기 제2 반도체 칩과 전기적으로 연결되는 상부 반도체 칩을 형성하는 것은,
    상기 상부 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 채우는 언더필재를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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