CN111146095B - 半导体封装件及板组件 - Google Patents
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Abstract
本公开提供一种半导体封装件及板组件,所述半导体封装件包括:连接结构,包括多个绝缘层和分别设置在多个绝缘层上的重新分布层;半导体芯片,具有连接到重新分布层的连接垫;包封剂,包封半导体芯片;第一垫和第二垫,布置在连接结构的至少一个表面上,并且各自具有多个通孔;表面安装组件,设置在连接结构的至少一个表面上,并且包括分别位于第一垫和第二垫的区域中的第一外电极和第二外电极;第一连接过孔和第二连接过孔,布置在多个绝缘层中,并且分别将第一垫和第二垫连接到重新分布层;以及第一连接金属件和第二连接金属件,第一连接金属件使第一垫和第一外电极彼此连接,第二连接金属件使第二垫和第二外电极彼此连接。
Description
本申请要求于2018年11月6日在韩国知识产权局提交的第10-2018-0135129号韩国专利申请的优先权的权益,所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件及板组件。
背景技术
近来,与半导体芯片相关的技术开发中的重要的趋势已是减小半导体芯片的尺寸。因此,在封装技术的领域中,随着对于小尺寸的半导体芯片等的需求的迅速增加,需要实现在包括多个引脚的同时具有紧凑尺寸的半导体封装件。被提出满足如上所述的技术需求的一种类型的封装技术是扇出型半导体封装件。
半导体封装件可包括各种表面安装组件(诸如,电容器),以便改善电性能(例如,降低噪声和/或阻抗)。在这些表面安装组件中,由于热冲击和机械冲击而在电连接金属件(例如,焊料)中出现裂纹,或者应力集中在垫(pad,也称为“焊盘”)的外侧以导致可靠性缺陷(例如,破裂、剥落等)。
发明内容
本公开的一方面可提供一种可解决由于表面安装组件的安装引起的问题半导体封装件。
根据本公开的一方面,一种半导体封装件可包括:连接结构,包括彼此背对的第一表面和第二表面,并且包括多个绝缘层和分别设置在所述多个绝缘层上的重新分布层;半导体芯片,设置在所述连接结构的所述第一表面上,并且具有连接到所述重新分布层的连接垫;包封剂,设置在所述连接结构的所述第一表面上,并且包封所述半导体芯片;第一垫和第二垫,布置在所述连接结构的至少一个表面上,并且各自具有多个通孔;表面安装组件,设置在所述连接结构的所述至少一个表面上,并且包括位于所述第一垫的一个区域中的第一外电极和位于所述第二垫的一个区域中的第二外电极;第一连接过孔和第二连接过孔,位于所述多个绝缘层中,并且分别将所述第一垫和所述第二垫连接到所述重新分布层;以及第一连接金属件和第二连接金属件,所述第一连接金属件使所述第一垫和所述第一外电极彼此连接,所述第二连接金属件使所述第二垫和所述第二外电极彼此连接。
根据本公开的另一方面,一种半导体封装件可包括:连接结构,包括彼此背对的第一表面和第二表面,并且包括多个绝缘层和分别设置在所述多个绝缘层上的重新分布层;半导体芯片,设置在所述连接结构的所述第一表面上,并且具有连接到所述重新分布层的连接垫;包封剂,设置在所述连接结构的所述第一表面上,并且包封所述半导体芯片;第一垫和第二垫,彼此相邻并且布置在所述连接结构的所述第二表面上,各自具有多个通孔;以及第一连接过孔和第二连接过孔,布置在所述多个绝缘层中,并且分别将所述第一垫和所述第二垫连接到所述重新分布层,其中,所述第一垫包括与所述第二垫邻近的部分相对应的第一区域以及与除所述第一区域之外的剩余部分相对应的第二区域,所述第二垫包括与所述第一垫邻近的部分相对应的第一区域以及与除所述第一区域之外的剩余部分相对应的第二区域,并且所述第一连接过孔被布置为在与堆叠方向垂直的平面图中与所述第一垫的第一区域重叠,所述第二连接过孔被布置为在与堆叠方向垂直的平面图中与所述第二垫的第一区域重叠。
根据本公开的另一方面,一种板组件可包括:电路板,包括多个绝缘层和分别设置在所述多个绝缘层上的布线电路;第一垫和第二垫,布置在所述电路板的上表面上,并且各自具有多个通孔;表面安装组件,设置在所述电路板的所述上表面上,并且包括位于所述第一垫的一个区域中的第一外电极和位于所述第二垫的一个区域中的第二外电极;第一连接过孔和第二连接过孔,设置在所述多个绝缘层中,分别布置在在与堆叠方向垂直的平面图中与所述第一外电极重叠的区域和与所述第二外电极重叠的区域中,并且分别将所述第一垫和所述第二垫连接到所述布线电路;以及第一连接金属件和第二连接金属件,所述第一连接金属件使所述第一垫和所述第一外电极彼此连接,所述第二连接金属件使所述第二垫和所述第二外电极彼此连接。
附图说明
通过下面结合附图进行的详细描述,本公开的以上和其他方面、特征和优点将被更清楚地理解,在附图中:
图1是示出电子装置系统的示例的示意性框图;
图2是示出电子装置的示例的示意性透视图;
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性剖视图;
图4是示出扇入型半导体封装件的封装工艺的示意性剖视图;
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性剖视图;
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性剖视图;
图7是示出扇出型半导体封装件的示意性剖视图;
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性剖视图;
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性剖视图;
图10是沿着图9的半导体封装件的I-I′线截取的平面图;
图11是图9的半导体封装件的区域“A1”的放大剖视图;
图12是示出在图9的半导体封装件中使用的表面安装组件的垫的平面图;
图13是图11的半导体封装件的区域“AA1”的放大透视图;
图14A和图14B是示出可在本公开中的示例性实施例中使用的垫的不同示例的平面图;
图15是示出根据本公开中的另一示例性实施例的半导体封装件的示意性剖视图;
图16是图15的半导体封装件的区域“A2”的放大剖视图;
图17是示出在图15的半导体封装件中使用的凸块下金属(UBM)层的结构的平面图;以及
图18至图20是示出根据本公开中的不同示例性实施例的半导体封装件的示意性剖视图。
具体实施方式
在下文中,将参照附图描述本公开中的示例性实施例。在附图中,为了清楚起见,可夸大或缩小组件的形状、尺寸等。
在此,为了方便起见,下侧、下部、下表面等用于指示关于附图的截面的向下的方向,而上侧、上部、上表面等用于指示与向下的方向相反的方向。然而,这些方向是为了便于解释而定义的,并且权利要求不受如上所述定义的方向的具体限制,并且上部和下部的概念可彼此交换。
在说明书中,组件与另一组件的“连接”的含义在概念上包括两个组件之间通过粘合层的间接连接以及两个组件之间的直接连接。此外,“电连接”在概念上包括物理连接和物理断开。可理解的是,当使用诸如“第一”和“第二”的术语提及元件时,所述元件不会由此受到限制。它们可仅用于将所述元件与其他元件区分开的目的,并且可不限制元件的顺序或重要性。在一些情况下,在不脱离在此阐述的权利要求的范围的情况下,第一元件可被称作第二元件。类似地,第二元件也可被称作第一元件。
在此使用的术语“示例性实施例”不是指相同的示例性实施例,并且可被提供以强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而,在此提供的示例性实施例被认为能够通过彼此整体组合或者彼此部分组合来实现。例如,除非其中提供相反或对立的描述,否则特定示例性实施例中描述的一个元件即使其未在另一示例性实施例中描述,也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例,而非限制本公开。在这种情况下,除非上下文另外解释,否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1,电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到将在下面描述的其他组件。
芯片相关组件1020可包括:存储器芯片,诸如,易失性存储器(例如,动态随机存取存储器(DRAM))、非易失性存储器(例如,只读存储器(ROM))、闪存等;应用处理器芯片,诸如,中央处理器(例如,中央处理单元(CPU))、图形处理器(例如,图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等;以及逻辑芯片,诸如,模数转换器(ADC)、专用集成电路(ASIC)等。然而,芯片相关组件1020不限于此,而是还可包括其他类型的芯片相关组件。此外,芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件:无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、无线局域网(LAN)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而,网络相关组件1030不限于此,而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外,网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而,其他组件1040不限于此,而是还可包括用于各种其他目的的无源组件等。此外,其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型,电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如,硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而,这些其他组件不限于此,而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而,电子装置1000不限于此,而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2,半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如,母板1110可容纳在智能电话1100的主体1101中,并且各种电子组件1120可物理连接或电连接到母板1110。此外,可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如,相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件,并且半导体封装件100可以是例如芯片相关组件中的应用处理器,但不限于此。电子装置不必然地限于智能电话1100,而可以是如上所述的其他电子装置。
半导体封装件
通常,半导体芯片中集成了大量的微电子电路。然而,半导体芯片本身可能无法用作成品的半导体产品,并且可能由于外部的物理冲击或者化学冲击而损坏。因此,半导体芯片本身不被使用,而被封装并且在封装状态下在电子装置等中使用。
需要半导体封装的原因在于:就电连接而言,半导体芯片与电子装置的主板之间的电路宽度存在差异。详细地,半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距非常细小,而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此,可能难以将半导体芯片直接安装在主板上,并且需要用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中,将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性剖视图,图4是示出扇入型半导体封装件的封装工艺的示意性剖视图。
参照图3A至图4,半导体芯片2220可以是例如处于裸态的集成电路(IC),并且包括:主体2221,包括硅(Si)、锗(Ge)、砷化镓(GaAs)等;连接垫2222,形成在主体2221的一个表面上,并且包括诸如铝(Al)等的导电材料;以及钝化层2223(诸如,氧化物层、氮化物层等),形成在主体2221的一个表面上并且覆盖连接垫2222的至少部分。由于连接垫2222可能非常小,因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此,根据半导体芯片2220的尺寸,可在半导体芯片2220上形成连接结构2240,以使连接垫2222重新分布。连接结构2240可通过如下步骤形成:使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241,形成使连接垫2222敞开的通路孔2243h,然后形成布线图案2242和过孔2243。然后,可形成保护连接结构2240的钝化层2250,可形成开口2251,并且可形成凸块下金属层2260等。也就是说,可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述,扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如,输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式,可具有优异的电特性,并且可按照低成本生产。因此,安装在智能电话中的许多元件已经按照扇入型半导体封装件的形式来制造。详细地,安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而,在扇入型半导体封装件中,由于所有的I/O端子需要设置在半导体芯片的内部,因此扇入型半导体封装件具有显著的空间局限性。因此,难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。此外,由于上述缺点,可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是:即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下,半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍可能不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性剖视图,图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性剖视图。
参照图5,在扇入型半导体封装件2200中,半导体芯片2220的连接垫2222(即,I/O端子)可通过中介基板2301再次重新分布,并且在扇入型半导体封装件2200安装在中介基板2301上的状态下,扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下,低熔点金属或合金球2270等可通过底部填充树脂2280等固定,并且半导体芯片2220的外侧可利用包封剂2290等覆盖。可选地,参照图6,扇入型半导体封装件2200可嵌入在单独的中介基板2302中,在扇入型半导体封装件2200嵌入在中介基板2302中的状态下,半导体芯片2220的连接垫2222(即,I/O端子)可通过中介基板2302再次重新分布,并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述,可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此,扇入型半导体封装件可安装在单独的中介基板上并随后通过封装工艺安装在电子装置的主板上,或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性剖视图。
参照图7,在扇出型半导体封装件2100中,例如,半导体芯片2120的外侧可通过包封剂2130保护,并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下,还可在连接结构2140上形成钝化层2150,并且还可在钝化层2150的开口中形成凸块下金属层2160。还可在凸块下金属层2160上形成低熔点金属或合金球2170。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括:绝缘层2141;重新分布层2142,形成在绝缘层2141上;以及过孔2143,使连接垫2122和重新分布层2142彼此电连接。
在本制造工艺中,可在将包封剂2130形成在半导体芯片2120的外部之后形成连接结构2140。在这种情况下,可在将半导体芯片2120包封之后形成连接结构2140,因此,连接到重新分布层的过孔2143可具有随着它们变得接近半导体芯片而变小的宽度(参见放大区域)。
如上所述,扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述,在扇入型半导体封装件中,半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此,当半导体芯片的尺寸减小时,球的尺寸和节距需要减小,使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面,如上所述,扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此,即使在半导体芯片的尺寸减小的情况下,在扇出型半导体封装件中仍可按照原样使用标准化的球布局,使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上(如下所述)。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性剖视图。
参照图8,扇出型半导体封装件2100可通过低熔点金属或合金球2170等安装在电子装置的主板2500上。也就是说,如上所述,扇出型半导体封装件2100包括连接结构2140,连接结构2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到位于半导体芯片2120的尺寸的外部的扇出区域,使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果,扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述,由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上,因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此,扇出型半导体封装件可被小型化和纤薄化。此外,扇出型半导体封装件具有优异的热特性和电特性,使得其特别适合于移动产品。因此,扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现,并且可解决由于翘曲现象的发生而引起的问题。
此外,扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术,并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等,并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性剖视图,图10是沿着图9的半导体封装件的I-I′线截取的平面图。
参照图9和图10,根据本示例性实施例的半导体封装件100可包括:连接结构140,具有彼此背对的第一表面140A和第二表面140B;半导体芯片120,设置在连接结构140的第一表面140A上;以及包封剂130,设置在连接结构140的第一表面140A上并且包封半导体芯片120。
半导体封装件100还可包括框架110、布线图案层132、布线过孔133、钝化层150、表面安装组件190、凸块下金属层160和外连接金属件170。
连接结构140可包括实现在多个(例如,四个)绝缘层141上的三层重新分布层142,并且半导体芯片120的设置在连接结构140的第一表面140A上的连接垫122可连接到重新分布层142。框架110可设置在连接结构140的第一表面140A上,并且半导体芯片120可容纳在框架110的腔110H中。框架110可具有包括三个布线层112a、112b和112c以及使三个布线层112a、112b和112c彼此连接的布线过孔113a和113b的布线结构。框架110的布线结构可连接到连接结构140的重新分布层142。
表面安装组件190可安装在连接结构140的第二表面140B上。表面安装组件190可包括各种类型的表面安装组件以及无源组件(诸如,电容器和电感器)。在本示例性实施例中,例示了半导体封装件100包括两个表面安装组件190的情况,但半导体封装件100可包括至少一个表面安装组件,并且在一些示例性实施例(参见图18)中,表面安装组件190还可设置在连接结构140的第一表面140A上。
图11是图9的半导体封装件的区域“A1”的放大剖视图。这里,为了便于理解,在图11的放大剖视图中,区域“A1”以顶部和底部颠倒的状态被示出。
参照图11,表面安装组件190可包括用于将元件主体191连接到外部的第一外电极195a和第二外电极195b。可在连接结构140的绝缘层141上形成用于表面安装组件190的第一垫182a和第二垫182b。可在多个绝缘层141的最外层的绝缘层中形成第一连接过孔183a和第二连接过孔183b,并且第一垫182a和第二垫182b可分别通过第一连接过孔183a和第二连接过孔183b连接到连接结构140的重新分布层142。表面安装组件190可安装在第一垫182a和第二垫182b上,使得第一外电极195a位于第一垫182a的一个区域上并且第二外电极195b位于第二垫182b的一个区域上。表面安装组件190的第一外电极195a可通过第一连接金属件175a电连接或机械连接到第一垫182a,表面安装组件190的第二外电极195b可通过第二连接金属件175b电连接或机械连接到第二垫182b。第一连接金属件175a和第二连接金属件175b中的每者可包括低熔点金属,例如,诸如锡(Sn)-铝(Al)-铜(Cu)的低熔点金属。
图12是在本示例性实施例中使用的第一垫182a的平面图,图13是图11的半导体封装件的区域“AA1”的放大透视图。这里,可理解的是,第二垫182b具有与第一垫182a的结构相对应的结构。
参照图12,在本示例性实施例中使用的第一垫182a和第二垫182b可各自包括多个通孔h1和h2。在本示例性实施例中使用的通孔h1和h2可减小第一垫182a的体积和第二垫182b的体积,以减小由于第一垫182a和第二垫182b与绝缘层141之间的热膨胀系数的差异引起的应力。详细地,多个通孔h1和h2可根据其位置提供不同的有益功能。
第一垫182a可包括被第一外电极195a和第一连接金属件175a覆盖的第一区域P1以及与除第一区域P1之外的剩余部分相对应的第二区域P2,第二垫182b可包括被第二外电极195b和第二连接金属件175b覆盖的第一区域P1以及与除第一区域P1之外的剩余部分相对应的第二区域P2。多个通孔h1和h2可包括位于第一区域P1中的第一通孔h1以及位于第二区域P2中的第二通孔p2。
如图13中所示,第一通孔h1可具有其至少部分被第一连接金属件175a和第二连接金属件175b填充的部分175F,并且第二通孔h2可保持空的内部空间。
在回流工艺中,第一通孔h1可与第一连接金属件175a和第二连接金属件175b接触,使得第一通孔h1的内部的部分或全部可利用第一连接金属件175a和第二连接金属件175b填充。与不存在第一通孔h1的情况相比,在这种情况下,由于这种填充工艺,可增加使用的第一连接金属件175a和第二连接金属件175b的量(即,第一连接金属件175a的体积和第二连接金属件175b的体积),并且可确保第一连接金属件175a与第一垫182a之间的大的接触面积以及第二连接金属件175b与第二垫182b之间的大的接触面积。即使在第一连接金属件175a和第二连接金属件175b中出现裂纹,也可增大裂纹的传播路径,使得裂纹被隔离,从而使开路缺陷的可能性降低。
此外,第二通孔h2可在不与第一连接金属件175a和第二连接金属件175b接触的情况下保持连通到绝缘层141的表面的空的空间。因此,第二通孔h2还可用作排气孔(degassing hole)。此外,如上所述,第二通孔h2可减小第一垫182a的体积和第二垫182b的体积,以减小由于第一垫182a和第二垫182b与绝缘层141之间的热膨胀系数的差异引起的应力(或热冲击),从而有效抑制第一垫182a和第二垫182b从绝缘层141的剥落或裂纹的出现。
如上所述,在本示例性实施例中使用的第一通孔h1和第二通孔h2可根据其布置形式提供不同的有益功能。
在本示例性实施例中使用的第一通孔h1和第二通孔h2的形状或结构还可进行各种修改。例如,如图12中所示,第一通孔h1和第二通孔h2可包括:闭合孔(closed hole)h1'和h2',布置在第一垫182a的内部区域和第二垫182b的内部区域中并且被垫区域围绕;以及敞开孔(opened hole)h1”和h2”,沿着第一垫182a的边缘和第二垫182b的边缘布置并且分别在第一垫182a的侧表面和第二垫182b的侧表面中部分地敞开。具体地,如图13中所示,第一通孔h1的敞开孔h1”位于第一垫182a的边缘和第二垫182b的边缘,因此,在回流工艺中可更容易地利用第一连接金属件175a和第二连接金属件175b填充。
此外,第一垫182a的第一区域P1可被划分为在与堆叠方向垂直的平面图中与第一外电极195a重叠的区域P1a以及与除区域P1a之外的区域相对应并且被第一连接金属件175a覆盖的区域P1b,第二垫182b第一区域P1可被划分为在与堆叠方向垂直的平面图中与第二外电极195b重叠的区域P1a以及与除区域P1a之外的区域相对应并且被第二连接金属件175b覆盖的区域P1b。
在本示例性实施例中使用的第一连接过孔183a可位于在与堆叠方向垂直的平面图中与第一外电极195a重叠的区域P1a中,在本示例性实施例中使用的第二连接过孔183b可位于在与堆叠方向垂直的平面图中与第二外电极195b重叠的区域P1a中。在第一连接过孔183a和第二连接过孔183b的这些位置处,第一连接过孔183a和第二连接过孔183b可分别以最短路径将第一外电极195a和第二外电极195b连接到重新分布层142。
如图12中所示,在安装表面安装组件190之前,第一垫182a和第二垫182b中的每者可关于中心线L被划分为与垫的大体上一半的部分相对应的相邻区域以及与除相邻区域之外的剩余部分相对应的其他区域,所述中心线L将第一垫182a和第二垫182b中的每者大体上划分为彼此相邻的两半。此外,在这种情况下,第一连接过孔183a可呈现为被布置为与第一垫182a的相邻区域重叠,第二连接过孔183b可呈现为被布置为与第二垫182b的相邻区域重叠。
此外,如图12中所示,在与堆叠方向垂直的平面图中与第一外电极195a和第二外电极195b重叠的区域P1a中,可不形成第一通孔h1,以便确保第一垫182a与第一连接过孔183a之间的稳定连接以及第二垫182b与第二连接过孔183b之间的稳定连接,并且如上所述,利用第一连接金属件175a和第二连接金属件175b填充的敞开孔h1”可位于第一垫182a的边缘和第二垫182b的边缘处。在这样的布置中,热冲击或热应力可集中在第一垫182a的外侧区域和第二垫182b的外侧区域中,并且相对小的热冲击或相对小的热应力可施加到在与堆叠方向垂直的平面图中与第一外电极195a和第二外电极195b重叠的区域。
在本示例性实施例中使用的第一垫182a和第二垫182b中,例示了敞开孔h1”和h2”形成为围绕整个垫并且闭合孔h1'和h2'仅设置在特定区域P1b和P2中的形式,但第一垫182a和第二垫182b不限于此,并且可具有各种其他布置(如图14A和图14B中所示)。
参照图14A,与根据先前的示例性实施例的第一垫182a类似,根据本变型示例的垫182a'可包括位于第一区域P1中的第一通孔h1和位于第二区域P2中的第二通孔h2。第二通孔h2可包括在垫的内部区域中的闭合孔h2'和沿着垫的边缘布置的敞开孔h2”,而与根据先前的示例性实施例的第一垫182a不同,第一通孔h1可仅包括敞开孔h1”。也就是说,闭合孔h2'可仅设置在未布置有外电极和连接金属件的第二区域P2中。此外,第一连接过孔183a'可布置在仅布置有连接金属件的区域P1b以及在与堆叠方向垂直的平面图中与外电极重叠的区域P1a中。如上所述,在第一区域P1中,第一连接过孔183a'的数量以及第一连接过孔183a'的位置可进行修改。
参照图14B,与根据先前的示例性实施例的第一垫182a类似,根据本变型示例的垫182a”可包括位于第一区域P1中的第一通孔h1和位于第二区域P2中的第二通孔h2。然而,第一通孔h1和第二通孔h2两者可仅包括形成在垫的内部区域中的闭合孔。此外,在本变型示例中使用的第一通孔h1可形成在在与堆叠方向垂直的平面图中与外电极重叠的区域P1a以及仅布置有连接金属件的区域P1b中。然而,在与外电极重叠的区域P1a中,第一通孔h1可适当地布置,以不与第一连接过孔183a”重叠。在另一示例性实施例中,第一通孔h1和第二通孔h2两者可仅包括沿着垫的边缘布置的敞开孔。
在本示例性实施例中,连接结构140的其上安装有表面安装组件190的第二表面140B可通过多个绝缘层141的最外层的绝缘层来提供。最外层的绝缘层141可执行钝化功能,并且具有使重新分布层142的至少部分敞开的开口。凸块下金属层160可分别设置在开口中,并且可分别连接到外连接金属件170。外连接金属件170可用于将半导体封装件100物理连接和/或电连接到外部设备(诸如,电子装置的主板)。外连接金属件170可包括低熔点金属,例如,诸如锡(Sn)-铝(Al)-铜(Cu)等的焊料。外连接金属件170可以是单层或多层。例如,多层可包括铜柱和焊料,单层可包括锡-银焊料或铜。
例示了外连接金属件170具有球形形状的情况,但外连接金属件170可具有呈预定高度的另一结构,诸如,焊盘(land)或引脚。因此,可通过外连接金属件170的高度确保绝缘层141的下表面上的预定安装空间。在一些示例性实施例中,最外层的绝缘层可包括具有与其他绝缘层的材料不同的材料的单独的钝化层。
在本示例性实施例中,为了便于解释,例示了两个表面安装组件190,但可按照与上述方式类似的方式在连接结构140的第一表面140A以及连接结构140的第二表面140B上安装一个或更多个(三个或更多个)表面安装组件。
在下文中,将更详细地描述根据本示例性实施例的半导体封装件100的主要组件。
框架110可根据特定材料改善半导体封装件100的刚性,并且用于确保包封剂130的厚度的一致性。当布线层112a、112b和112c、布线过孔113a和113b等形成在框架110中时,半导体封装件100可用作层叠封装(POP)型封装件。框架110可具有腔110H。半导体芯片120可设置在腔110H中,以与框架110间隔开预定距离。半导体芯片120的侧表面可被框架110围绕。然而,这种形式仅是示例并且可进行各种修改以具有其他形式,并且框架110可根据这种形式执行另一功能。
框架110可包括:第一绝缘层111a,与连接结构140接触;第一布线层112a,与连接结构140接触并嵌入在第一绝缘层111a中;第二布线层112b,设置在第一绝缘层111a的与第一绝缘层111a的嵌入有第一布线层112a的一个表面背对的另一表面上;第二绝缘层111b,设置在第一绝缘层111a上并覆盖第二布线层112b;以及第三布线层112c,设置在第二绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c可电连接到连接垫122。第一布线层112a、第二布线层112b和第三布线层112c可通过贯穿第一绝缘层111a的第一布线过孔113a和贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。
当如本示例性实施例中将第一布线层112a嵌入在第一绝缘层111a中时,可显著减小由于第一布线层112a的厚度而产生的台阶,并且因此,连接结构140的绝缘距离可变得恒定。第一布线层112a可凹入到第一绝缘层111a中,使得第一绝缘层111a的下表面和第一布线层112a的下表面可在它们之间具有台阶。在这种情况下,可防止包封剂130的材料渗出而污染第一布线层112a的现象。框架110可通过基板工艺等以足够的厚度制造,而连接结构140可通过半导体工艺等制造为具有小的厚度。因此,框架110的第一布线层112a、第二布线层112b和第三布线层112c中的每者的厚度可大于连接结构140的重新分布层142中的每者的厚度。
第一绝缘层111a和第二绝缘层111b中的每者的材料可以是例如热固性树脂(诸如,环氧树脂)、热塑性树脂(诸如,聚酰亚胺树脂)、其中热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如,半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。在一些示例性实施例中,也可使用感光介电(PID)树脂作为第一绝缘层111a和第二绝缘层111b中的每者的材料。就刚性的保持而言,可使用半固化片作为第一绝缘层111a和第二绝缘层111b中的每者的材料。
第一布线层112a、第二布线层112b和第三布线层112c可用于使半导体芯片120的连接垫122重新分布。第一布线层112a、第二布线层112b和第三布线层112c中的每者可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一布线层112a、第二布线层112b和第三布线层112c可根据相应层的设计执行各种功能。例如,第一布线层112a、第二布线层112b和第三布线层112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里,信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如,数据信号图案等)。此外,第一布线层112a、第二布线层112b和第三布线层112c可包括过孔垫(via pad)、布线垫、球垫等。
第一布线过孔113a和第二布线过孔113b可使形成在不同层上的第一布线层112a、第二布线层112b和第三布线层112c彼此电连接,以在框架110内形成具有层间连接路径的布线结构。第一布线过孔113a和第二布线过孔113b中的每者的材料可以是上述导电材料。第一布线过孔113a和第二布线过孔113b中的每者可以是使用导电材料填充的填充型过孔,或者可以是导电材料可沿着通路孔中的每个的壁形成的共形型过孔。此外,根据工艺,第一布线过孔113a和第二布线过孔113b可具有方向彼此相同的锥形形状(即,相对于截面而言,其上部的宽度大于下部的宽度的锥形形状)。当第一布线过孔113a和第二布线过孔113b通过相同的镀覆工艺形成时,第一布线过孔113a可与第二布线层112b一体化,并且第二布线过孔113b可与第三布线层112c一体化。
半导体芯片120可以是设置为在单个芯片中集成数百至数百万或更多数量的元件的集成电路(IC)。在这种情况下,IC可以是例如诸如中央处理器(例如,CPU)、图形处理器(例如,GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(更具体地,应用处理器(AP),但不限于此。例如,IC可以是:存储器芯片,诸如,易失性存储器(例如,DRAM)、非易失性存储器(例如,ROM)、闪存等;逻辑芯片,诸如,模数转换器、专用IC(ASIC)等;或另一种类的芯片,诸如,电源管理IC(PMIC);或上述芯片中的一些的组合。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下,主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接垫122可将半导体芯片120电连接到其他组件。连接垫122中的每个连接垫的材料可以是诸如铝(Al)、铜(Cu)等的导电材料。使连接垫122敞开的钝化层123可形成在主体121的有效表面上,并且可以是氧化物层、氮化物层等,或者可以是氧化物层和氮化物层的双层。连接垫122的下表面相对于钝化层123的下表面可具有台阶。因此,包封剂130可填充钝化层123与连接结构140之间的空间的至少部分。在这种情况下,可在一定程度上防止包封剂130渗到连接垫122的下表面的现象。绝缘层(未示出)等还可设置在其他需要位置。半导体芯片120可以是裸片,因此,连接垫122可与连接结构140的连接过孔143物理接触。然而,根据半导体芯片120的种类,可在半导体芯片120的有效表面上进一步形成单独的重新分布层(未示出),并且可将凸块(未示出)等连接到连接垫122。
包封剂130可保护框架110、半导体芯片120等。包封剂130的包封形式不受特别限制,而可以是其中包封剂130围绕框架110和半导体芯片120中的每个的至少部分的形式。例如,包封剂130可覆盖框架110以及半导体芯片120的无效表面(其上未形成连接垫122的表面),并填充腔110H的至少部分。包封剂130可填充腔110H从而用作粘合剂并且根据特定材料减小半导体芯片120的屈曲(buckling)。
包封剂130的材料可以是,例如,诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、或者其中热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维等的芯材料中的树脂,但不限于此。在一些示例性实施例中,包封剂130的材料可以是热固性树脂(诸如,半固化片、ABF、FR-4、或BT)或者感光包封剂(PIE)树脂。
布线图案层132可形成在包封剂130上并且连接到布线结构(具体地,第三布线层112c)。布线过孔133可贯穿包封剂130的至少部分,并且可将作为框架110的最上面的布线层的第三布线层112c与布线图案层132彼此电连接。布线图案层132和布线过孔133中的每个的材料可以是上述导电材料,并且在一些示例性实施例中可以是诸如铜(Cu)的金属。此外,布线图案层132和布线过孔133中的每个可以是包括种子层和镀层的多个导体层。布线图案层132可根据设计执行各种功能。例如,布线图案层132可包括接地图案、电力图案、信号图案等。布线过孔133也可具有相对于截面而言的其上表面的宽度大于下表面的宽度的锥形形状。
连接结构140可使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫122可通过连接结构140被重新分布,并且可根据功能通过外连接金属件170物理连接和/或电连接到外部。连接结构140可包括:绝缘层141,与框架110和半导体芯片120接触;重新分布层142,设置在绝缘层141上;以及连接过孔143,贯穿绝缘层141并使连接垫122和重新分布层142彼此连接。在图9中例示了其中连接结构140包括三个绝缘层141以及三个的重新分布层142和连接过孔143的情况,但在另一示例性实施例中,连接结构140可实现为单层或两层或者可实现为比三层更多数量的层。
除了上述绝缘材料之外,绝缘层141中的每个绝缘层的材料可以是诸如PID树脂的感光绝缘材料。当绝缘层141具有感光性能时,绝缘层141可形成为具有更小的厚度,并且连接过孔143的精细节距可通过光刻工艺更容易地实现。在一些示例性实施例中,绝缘层141中的每个绝缘层可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141是多层时,绝缘层141的材料可彼此相同,并且如果需要,也可彼此不同。即使绝缘层141是多层,绝缘层141之间的边界也可不明显。
重新分布层142可用于使连接垫122基本上重新分布,并且可利用上述导电材料形成。重新分布层142可根据相应层的设计执行各种功能。例如,重新分布层142可包括接地图案、电力图案、信号图案等。这里,信号图案可包括除了接地图案、电力图案等之外的各种信号图案,诸如数据信号图案等,并且如果需要,可包括具有各种形状的垫图案。
连接过孔143可使形成在不同层上的重新分布层142、连接垫122等彼此电连接,并且在半导体封装件100内形成竖直方向上的电路径(层间电路径)。连接过孔143中的每个连接过孔的材料可以是上述导电材料。连接过孔143中的每个可以是使用导电材料完全填充的填充型过孔,或者可以是导电材料可沿着通路孔中的每个的壁形成的共形型过孔。此外,连接结构140的连接过孔143中的每个可具有锥形形状,所述锥形形状的方向与框架110的第一布线过孔113a和第二布线过孔113b中的每个的方向相反。也就是说,连接结构140的连接过孔143中的每个可具有相对于截面而言其上表面的宽度小于下表面的宽度的锥形形状。
钝化层150可保护连接结构140免受外部物理损坏或化学损坏。钝化层150可包括上述绝缘材料。在一些示例性实施例中,钝化层150可包括半固化片、ABF、FR-4、BT、阻焊剂或PID。钝化层150可具有使布线图案层132的部分区域敞开的开口H。表面处理层132P可通过镀覆(诸如,贵金属镀覆)形成在布线图案层132P的敞开区域中。表面处理层132P可通过例如电解镀金、无电镀金、有机可焊性保护剂(OSP)或无电镀锡、无电镀银、无电镀镍/置换镀金、直接浸金(DIG)镀覆、热风整平(HASL)等形成,但不限于此。
凸块下金属层160可使用任意已知的导电材料(诸如,金属)通过任意已知的金属化方法形成在最外层的绝缘层或钝化层的开口中,但不限于此。外连接金属件170的数量、间距、设置形式等不受特别限制,而是本领域技术人员可根据设计细节对其进行充分修改。例如,根据连接垫122的数量,外连接金属件170可按照数十至数千的数量设置,或者可按照数十至数千或更多的数量或者数十至数千或更少的数量设置。
外连接金属件170中的至少一个可设置在扇出区域中。扇出区域是指除了与半导体芯片120重叠的区域之外的区域。与扇入型封装件相比,扇出型封装件可具有优异的可靠性,可实现多个输入/输出(I/O)端子,并且可促进3D互连。此外,与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比,扇出型封装件可制造为具有小的厚度,并且可具有价格竞争力。
尽管在图9中未示出,但是执行彼此相同或彼此不同的功能的多个半导体芯片120可设置在腔110H中。在一些示例性实施例中,诸如电感器、电容器等的单独的无源组件可设置在腔110H中。此外,在一些示例性实施例中,多个腔110H可被形成,并且半导体芯片120和/或无源组件可分别设置在多个腔110H中。如果需要,可在腔110H的壁上形成金属层,以散热和阻挡电磁波。
图15是示出根据本公开中的另一示例性实施例的半导体封装件的示意性剖视图,图16是图15的半导体封装件的区域“A2”的放大剖视图。
参照图15,可理解的是,除了使用附加钝化层(或第一钝化层)150A并且垫182a和182b与连接过孔183a和183b彼此一起形成凸块下金属层160'之外,半导体封装件100A具有与图9至图11中所示的结构类似的结构。除非另外明确描述,否则根据本示例性实施例的组件可参照针对图9至图13中所示的半导体封装件100的相同或类似的组件的描述进行理解。
根据本示例性实施例的半导体封装件100A可包括:第一钝化层150A,设置在连接结构140的第二表面140B上;以及第二钝化层150B,设置在半导体封装件的上表面上。各自连接到重新分布层142的凸块下金属层160'可形成在第一钝化层150A上。凸块下金属层160'可包括凸块下金属(UBM)垫162a和多个UBM过孔163a。
如图15中所示,设置在第一钝化层150A上的第一垫182a和第二垫182b可分别通过贯穿第一钝化层150A的第一连接过孔183a和第二连接过孔183b连接到重新分布层142。第一垫182a和第二垫182b可包括通孔h,并且在与堆叠方向垂直的平面图中,第一连接过孔183a和第二连接过孔183b可分别位于与外电极195a和195b和/或连接金属件175a和175b重叠的垫区域中。
在本示例性实施例中,第一垫182a与第一连接过孔183a可具有一体化结构,第二垫182b与第二连接过孔183b可具有一体化结构。在本说明书中,术语“一体化结构”不意味着两个组件简单地彼此接触,而是指两个组件使用相同材料通过相同工艺彼此一体地形成的结构。也就是说,第一垫182a和第一连接过孔183a可被认为具有通过相同的镀覆工艺(例如,Cu镀覆工艺)同时形成的“一体化结构”,第二垫182b和第二连接过孔183b可被认为具有通过相同的镀覆工艺(例如,Cu镀覆工艺)同时形成的“一体化结构”。
此外,第一垫182a和第二垫182b以及第一连接过孔183a和第二连接过孔183b可以与凸块下金属层160'一起通过用于凸块下金属层160'的金属化工艺通过以下步骤形成:形成每个凸块下金属层160'的多个UBM过孔163a并且按照与第一垫182a和第二垫182b中的每者的厚度相似的小的厚度形成UBM垫162a。如上所述,第一垫182a和第二垫182b以及第一连接过孔183a和第二连接过孔183b可包括与UBM层160'的金属相同的金属。
参照图17,示出了在本示例性实施例中使用的凸块下金属层160'的平面结构。连接到重新分布层142的四个UBM过孔163a可布置在形成在第一钝化层150A上的UBM垫162a上。在该过孔布置中,即使单独的UBM过孔163a中的每个UBM过孔的直径减小,也可确保足够的连接面积,并且可通过多个UBM过孔163a分散应力,以改善半导体封装件100A的板级可靠性。
在上述示例性实施例中,例示了表面安装组件安装在连接结构的第二表面(其上形成有外连接金属件的表面)上的形式,但在另一示例性实施例中,表面安装组件可安装在连接结构的第一表面(半导体芯片的安装表面)上。
图18是示出根据本公开中的另一示例性实施例的半导体封装件的示意性剖视图。
参照图18,根据本示例性实施例的半导体封装件100B可包括:连接结构140,包括绝缘层141、形成在绝缘层141上的重新分布层142以及过孔143;第一半导体芯片121和第二半导体芯片122,设置在连接结构140的第一表面140A上,并且具有连接到重新分布层142的连接垫121P和122P;表面安装组件190,设置在连接结构140的第一表面140A上,并且具有连接到第一垫182a的第一外电极195a和连接到第二垫182b的第二外电极195b;以及包封剂130,设置在连接结构140的第一表面140A上,并且包封第一半导体芯片121和第二半导体芯片122。
第一半导体芯片121的连接垫121P和第二半导体芯片122的连接垫122P可通过形成在连接结构140的第一表面140A上的凸块121B和122B连接到重新分布层142。凸块121B和122B中的每者可利用低熔点金属或焊料形成。可在第一半导体芯片121和第二半导体芯片122与连接结构140的第一表面140A之间设置底部填充料(未示出)。
除非另外明确描述,否则根据本示例性实施例的组件可参照针对图9至图13中所示的半导体封装件100的相同或类似的组件的描述进行理解。
然而,可理解的是,根据本示例性实施例的半导体封装件100B通过与根据先前的示例性实施例的半导体封装件100和100A的工艺不同的工艺形成。详细地,与先前的示例性实施例不同,制造根据本示例性实施例的半导体封装件100B的工艺可通过在预先形成连接结构140之后安装第一半导体芯片121和第二半导体芯片122来执行。
此外,可理解的是,通过与在先前的示例性实施例中使用的工艺不同的工艺,在本示例性实施例中使用的连接结构140从形成在连接结构140中的重新分布层142和过孔143开始,在与先前的示例性实施例中使用的连接结构140的方向不同的方向(具体地,图9和图15的过孔143中的每个的渐缩方向)上形成。详细地,可理解的是,在本示例性实施例中使用的连接结构140中,重新分布层142和过孔143从第二表面140B朝向第一表面140A顺序地形成。
在本示例性实施例中,表面安装组件190可安装在连接结构140的第一表面140A上。设置在提供连接结构140的第一表面140A的绝缘层141上的第一垫182a和第二垫182b可分别通过贯穿绝缘层141的第一连接过孔183a和第二连接过孔183b连接到重新分布层142。第一垫182a和第二垫182b可包括通孔h,并且在与堆叠方向垂直的平面图中,第一连接过孔183a和第二连接过孔183b可分别位于与第一外电极195a和第二外电极195b和/或第一连接金属件175a和第二连接金属件175b重叠的垫区域中。
通过采取这样的结构,可减小垫的体积,以减小由于垫与绝缘层之间的热膨胀系数的差异引起的应力,并且可通过最短路径确保表面安装组件190与重新分布层142之间的稳定电连接(例如,降低噪声)。
图19和图20是示出根据本公开中的不同示例性实施例的半导体封装件的示意性剖视图。
参照图19,可理解的是,除了在包封剂130上引入附加重新分布结构132和133并且表面安装组件190安装在半导体封装件100C的上表面而不是连接结构140的第二表面140B上之外,根据本示例性实施例的半导体封装件100C具有与图9至图13或图15中所示的结构类似的结构。除非另外明确描述,否则根据本示例性实施例的组件可参照针对图9至图13和图15中所示的半导体封装件100和100A的相同或类似的组件的描述进行理解。
根据本示例性实施例的半导体封装件可包括布线图案层132和布线过孔133,布线过孔133实现在设置在包封剂130上的绝缘层131上。如图19中所示,表面安装组件190可设置在半导体封装件100C的上表面上。第一垫182a和第二垫182b可设置在绝缘层131上,并且可通过第二钝化层150B的开口敞开。第一垫182a和第二垫182b可分别通过贯穿绝缘层131的第一连接过孔183a和第二连接过孔183b连接到布线图案层132。第一垫182a和第二垫182b可包括通孔h,并且在与堆叠方向垂直的平面图中,第一连接过孔183a和第二连接过孔183b可分别位于与第一外电极195a和第二外电极195b和/或第一连接金属件175a和第二连接金属件175b重叠的垫区域中。半导体封装件还可包括设置在连接结构140的第二表面140B上的另外的表面安装组件190。
参照图20,可理解的是,除了框架110的布线结构的形式之外,根据本示例性实施例的半导体封装件100D具有与图9至图13和图15中所示的结构类似的结构。除非另外明确描述,否则根据本示例性实施例的组件可参照针对图9至图13和图15中所示的半导体封装件100和100A的相同或类似的组件的描述进行理解。
在本示例性实施例中使用的框架110可具有与上述框架110的结构不同的结构,并且因此可修改框架110的布线结构。详细地,框架110可包括:第一绝缘层111a;第一布线层112a,设置在第一绝缘层111a的一个表面上;第二布线层112b,设置在第一绝缘层111a的另一表面上;第二绝缘层111b,设置在第一绝缘层111a的一个表面上并覆盖第一布线层112a的至少部分;第三布线层112c,设置在第二绝缘层111b的与第二绝缘层111b的嵌有第一布线层112a的一个表面背对的另一表面上;第三绝缘层111c,设置在第一绝缘层111a的所述另一表面上并覆盖第二布线层112b的至少部分;第四布线层112d,设置在第三绝缘层111c的与第三绝缘层111c的嵌有第二布线层112b的一个表面背对的另一表面上;第一布线过孔113a,贯穿第一绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接;第二布线过孔113b,贯穿第二绝缘层111b并且使第一布线层112a和第三布线层112c彼此电连接;第三布线过孔113c,贯穿第三绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。由于在本示例性实施例中使用的框架110具有更多数量的布线层112a、112b、112c和112d,因此可进一步简化连接结构140的重新分布层142。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性,并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如,第一绝缘层111a可以是例如包括诸如玻璃纤维、无机填料的芯材料和绝缘树脂的半固化片,并且第二绝缘层111b和第三绝缘层111c可以是包括无机填料和绝缘树脂的ABF或者PID。然而,第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地,贯穿第一绝缘层111a的第一布线过孔113a的直径可大于贯穿第二绝缘层111b的第二布线过孔113b的直径和贯穿第三绝缘层111c的第三布线过孔113c的直径。此外,第一布线过孔113a可具有沙漏形形状或圆柱形形状,而第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d的厚度可大于重新分布层142的厚度。
在本公开中,尽管公开了安装有表面安装组件的半导体封装件的示例,但本公开的独特特征在于半导体封装件在未安装表面安装组件的状态下包括具有通孔的第一垫和第二垫以及连接到第一垫的第一连接过孔和连接到第二垫的第二连接过孔,因此,本公开的构思和范围可被认为包括未安装表面安装组件的另一板组件以及半导体封装件。
在这种情况下,如图12、图14A和图14B中所示,在安装表面安装组件190之前,第一垫182a和第二垫182b中的每者可被划分为相对于中心线L彼此相邻并且与大体上一半的部分相对应的相邻区域以及与除相邻区域之外的剩余部分相对应的其他区域,其中,中心线L将第一垫182a和第二垫182b中的每者大体上划分为两半,并且在与堆叠方向垂直的平面图中,第一连接过孔183a和第二连接过孔183b可分别呈现为被布置为与第一垫182a的相邻区域和第二垫182b的相邻区域重叠。
如以上所阐述的,根据本公开中的示例性实施例,可在其上将安装表面安装(SMT)组件的垫中形成多个通孔,并且可在垫的与表面安装组件的安装区域重叠的区域中布置连接过孔以减小垫的体积,使得可减小由于垫与绝缘层之间的热膨胀系数的差异引起的应力,并且可确保表面安装组件与内部电路(例如,重新分布层)之间的更可靠的电连接。
虽然以上已经示出和描述了示例性实施例,但是对本领域技术人员将明显的是,在不脱离本发明的由所附权利要求限定的范围的情况下,可以进行修改和变型。
Claims (16)
1.一种半导体封装件,包括:
连接结构,包括彼此背对的第一表面和第二表面,并且包括多个绝缘层和分别设置在所述多个绝缘层上的重新分布层;
半导体芯片,设置在所述连接结构的所述第一表面上,并且具有连接到所述重新分布层的连接垫;
包封剂,设置在所述连接结构的所述第一表面上,并且包封所述半导体芯片;
第一垫和第二垫,布置在所述连接结构的至少一个表面上,并且各自具有多个通孔;
表面安装组件,设置在所述连接结构的所述至少一个表面上,并且包括位于所述第一垫的部分中的第一外电极和位于所述第二垫的部分中的第二外电极;
第一连接过孔和第二连接过孔,布置在所述多个绝缘层中,并且分别将所述第一垫和所述第二垫连接到所述重新分布层;以及
第一连接金属件和第二连接金属件,所述第一连接金属件使所述第一垫和所述第一外电极彼此连接,所述第二连接金属件使所述第二垫和所述第二外电极彼此连接,
其中,所述第一垫包括被所述第一外电极和所述第一连接金属件覆盖的第一垫的第一区域以及与除所述第一垫的第一区域之外的剩余部分相对应的第一垫的第二区域,所述第二垫包括被所述第二外电极和所述第二连接金属件覆盖的第二垫的第一区域以及与除所述第二垫的第一区域之外的剩余部分相对应的第二垫的第二区域,并且
所述多个通孔包括第一通孔和第二通孔,所述第一通孔位于所述第一垫的第一区域和所述第二垫的第一区域中并且其中具有所述第一连接金属件的至少部分和所述第二连接金属件的至少部分,所述第二通孔位于所述第一垫的第二区域和所述第二垫的第二区域中并且具有空的内部空间。
2.根据权利要求1所述的半导体封装件,其中,所述第一通孔包括多个敞开通孔,所述多个敞开通孔沿着所述第一垫的边缘和所述第二垫的边缘布置并且部分地向所述第一垫的侧表面和所述第二垫的侧表面敞开。
3.根据权利要求1所述的半导体封装件,其中,所述第一连接过孔和所述第二连接过孔中的每者包括多个连接过孔。
4.根据权利要求3所述的半导体封装件,其中,所述多个连接过孔包括在与堆叠方向垂直的平面图中位于与所述第一连接金属件和所述第二连接金属件重叠的区域中的连接过孔。
5.根据权利要求1所述的半导体封装件,其中,
所述第一通孔包括:多个敞开通孔,沿着所述第一垫的第一区域的边缘和所述第二垫的第一区域的边缘布置并且部分地向所述第一垫的侧表面和所述第二垫的侧表面敞开,并且
所述第二通孔包括:多个闭合通孔,位于所述第一垫的第二区域和所述第二垫的第二区域中并且使所述多个绝缘层的表面暴露。
6.根据权利要求1所述的半导体封装件,其中,
所述第一通孔包括:多个闭合通孔,位于所述第一垫的第一区域和所述第二垫的第一区域中并且使所述多个绝缘层的表面暴露,并且
所述第二通孔包括:多个闭合通孔,位于所述第一垫的第二区域和所述第二垫的第二区域中并且使所述多个绝缘层的表面暴露。
7.根据权利要求1所述的半导体封装件,还包括框架,所述框架设置在所述连接结构的所述第一表面上并且具有腔,所述半导体芯片设置在所述腔中。
8.根据权利要求7所述的半导体封装件,其中,所述框架包括贯穿所述框架的上表面和下表面并且连接到所述重新分布层的布线结构。
9.根据权利要求8所述的半导体封装件,还包括布线图案层,所述布线图案层设置在所述包封剂上并且连接到所述布线结构。
10.根据权利要求1所述的半导体封装件,其中,所述第一连接过孔被布置为在与堆叠方向垂直的平面图中与所述第一外电极重叠,所述第二连接过孔被布置为在与堆叠方向垂直的平面图中与所述第二外电极重叠。
11.一种半导体封装件,包括:
连接结构,包括彼此背对的第一表面和第二表面,并且包括多个绝缘层和分别设置在所述多个绝缘层上的重新分布层;
半导体芯片,设置在所述连接结构的所述第一表面上,并且具有连接到所述重新分布层的连接垫;
包封剂,设置在所述连接结构的所述第一表面上,并且包封所述半导体芯片;
第一垫和第二垫,彼此相邻并且布置在所述连接结构的所述第二表面上,各自具有多个通孔;以及
第一连接过孔和第二连接过孔,布置在所述多个绝缘层中,并且分别将所述第一垫和所述第二垫连接到所述重新分布层,
其中,所述第一垫包括与所述第二垫邻近的部分相对应的第一区域以及与除所述第一区域之外的剩余部分相对应的第二区域,所述第二垫包括与所述第一垫邻近的部分相对应的第一区域以及与除所述第一区域之外的剩余部分相对应的第二区域,并且
所述第一连接过孔被布置为在与堆叠方向垂直的平面图中与所述第一垫的第一区域重叠,所述第二连接过孔被布置为在与堆叠方向垂直的平面图中与所述第二垫的第一区域重叠。
12.根据权利要求11所述的半导体封装件,还包括:
表面安装组件,设置在所述连接结构的所述第二表面上,并且包括位于所述第一垫的第一区域中的第一外电极和位于所述第二垫的第一区域中的第二外电极;以及
第一连接金属件和第二连接金属件,所述第一连接金属件使所述第一垫和所述第一外电极彼此连接,所述第二连接金属件使所述第二垫和所述第二外电极彼此连接。
13.根据权利要求11所述的半导体封装件,其中,所述多个通孔被布置为在与所述堆叠方向垂直的平面图中不与所述第一连接过孔和所述第二连接过孔重叠。
14.根据权利要求11所述的半导体封装件,其中,所述第一垫与所述第一连接过孔具有一体化结构,所述第二垫与所述第二连接过孔具有一体化结构。
15.根据权利要求14所述的半导体封装件,还包括凸块下金属层,所述凸块下金属层设置在所述连接结构的所述第二表面上并且连接到所述重新分布层,
其中,所述一体化结构包括与包括在所述凸块下金属层中的金属相同的金属。
16.一种板组件,包括:
电路板,包括多个绝缘层和分别设置在所述多个绝缘层上的布线电路;
第一垫和第二垫,布置在所述电路板的上表面上,并且各自具有多个通孔;
表面安装组件,设置在所述电路板的所述上表面上,并且包括位于所述第一垫的区域中的第一外电极和位于所述第二垫的区域中的第二外电极;
第一连接过孔和第二连接过孔,设置在所述多个绝缘层中,分别布置在在与堆叠方向垂直的平面图中与所述第一外电极重叠的区域和与所述第二外电极重叠的区域中,并且分别将所述第一垫和所述第二垫连接到所述布线电路;以及
第一连接金属件和第二连接金属件,所述第一连接金属件使所述第一垫和所述第一外电极彼此连接,所述第二连接金属件使所述第二垫和所述第二外电极彼此连接。
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