CN105977219A - 封装件中的smd、ipd和/或引线的安装 - Google Patents

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Abstract

本发明描述了各种封装结构以及形成封装结构的方法。根据一个实施例，一种结构包括第一封装件以及通过外部连接件附接至第一封装件的封装部件。第一封装件包括附接至第一焊盘和第二焊盘的器件。该器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合。该器件穿过介电层附接至第一焊盘和第二焊盘。间隔材料横向设置在第一焊盘和第二焊盘之间并且设置在该器件和介电层之间。密封剂环绕器件和间隔材料。

Description

封装件中的SMD、IPD和/或引线的安装
本申请是2014年7月17日提交的标题为“Anti-Fuse on and/or inPackage”的美国专利申请第14/334,217号的部分继续，其内容结合于此作为参考。
本申请要求2015年3月13日提交的标题为“SMD,IPD,and/or WireMount in a Package”的美国临时专利申请第62/132,643号的权益和优先权，其内容结合于此作为参考。
技术领域
本发明总体涉及半导体领域，更具体地，涉及半导体器件的封装结构以及形成封装结构的方法。
背景技术
半导体器件被用于各种电子应用，诸如个人计算机、蜂窝电话、数码相机或其他电子设备。半导体器件通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层并使用光刻来图案化各个材料层以在其上形成电路部件和元件来制造。通常在单个半导体晶圆上制造几十或几百个集成电路。通过沿着划线锯切集成电路来单一化各个管芯。然后，例如以多芯片模块或其他类型的封装形式来独立地封装各个管芯。
半导体工业继续通过不断减小最小特征尺寸来提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许将更多的部件集成到给定区域中。在一些应用中，这些更小的电子部件(诸如集成电路管芯)还可以要求更小的封装，其比过去的封装件占用更小的面积。
发明内容
根据本发明的一个方面，提供了一种结构，包括：第一封装件，包括附接至第一焊盘和第二焊盘的器件，所述器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合，所述器件穿过介电层而附接至所述第一焊盘和所述第二焊盘，第一间隔材料横向设置在所述第一焊盘和所述第二焊盘之间并且设置在所述器件和所述介电层之间，密封剂环绕所述器件和所述第一间隔材料；以及封装部件，通过外部连接件附接至所述第一封装件。
优选地，所述封装部件是衬底，所述外部连接件通过所述介电层附接至对应的金属下凸块，所述密封剂是进一步环绕所述外部连接件的底部填充材料。
优选地，所述结构还包括：第二间隔材料，设置在所述器件和所述衬底之间，所述密封剂进一步环绕所述第二间隔材料。
优选地，所述封装部件是第二封装件，所述外部连接件通过所述介电层附接至对应的连接焊盘，所述密封剂是进一步环绕所述外部连接件的底部填充材料。
优选地，所述的结构还包括：第二间隔材料，设置在所述器件和所述第二封装件之间，所述密封剂进一步环绕所述第二间隔材料。
优选地，所述密封剂进一步环绕集成电路管芯，所述介电层位于再分布结构中，所述再分布结构位于所述密封剂上并且设置在所述密封剂和所述封装部件之间。
优选地，所述密封剂的组分不同于所述第一间隔材料的组分。
优选地，所述介电层在所述第一焊盘和所述第二焊盘之间具有凹部，所述第一间隔材料至少部分地设置在所述凹部中。
优选地，在所述器件和所述介电层之间没有气隙。
根据本发明的另一方面，提供了一种结构，包括：第一封装件，包括：集成电路管芯，至少部分地被第一密封剂所密封；再分布结构，位于所述集成电路管芯和所述第一密封剂上，所述再分布结构包括第一焊盘、第二焊盘和介电层；以及器件，穿过所述介电层而附接至所述第一焊盘和所述第二焊盘，所述器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合，凹部位于所述第一焊盘与所述第二焊盘之间的所述介电层中。
优选地，所述第一焊盘和所述第二焊盘在与所述介电层的主面平行的平面中且在与从所述第一焊盘到所述第二焊盘的第二方向垂直的第一方向上具有一尺寸，所述凹部在所述平面中且在垂直于所述第二方向的第三方向上具有一长度，所述长度大于所述尺寸。
优选地，间隔材料设置在所述凹部中以及所述介电层和所述器件之间。
优选地，所述的结构还包括：封装部件，使用外部连接件将所述封装部件附接至所述第一封装件，所述外部连接件通过所述介电层机械耦合至所述再分布结构中的导电部件，底部填充材料设置在所述封装部件与所述第一封装件之间以及所述器件周围，所述底部填充材料设置在所述凹部中以及所述介电层与所述器件之间。
优选地，所述密封剂设置在所述凹部中以及所述介电层和所述器件之间。
根据本发明的又一方面，提供了一种方法，包括：进行图案化以形成穿过介电层的开口从而露出第一焊盘和第二焊盘，所述介电层位于第一封装件中的再分布结构中；在所述第一焊盘与所述第二焊盘之间的所述介电层上形成第一间隔材料；以及在形成所述第一间隔材料之后，将器件附接至所述第一焊盘和所述第二焊盘，所述器件为表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合，所述第一间隔材料设置在所述器件和所述介电层之间。
优选地，图案化所述开口还包括进行图案化以在所述第一焊盘和所述第二焊盘之间形成凹部，所述第一间隔材料设置在所述凹部中。
优选地，所述的方法还包括：在封装部件上形成第二间隔材料；以及在形成所述第二间隔材料之后，使用外部连接件将所述封装部件附接至所述第一封装件，所述外部连接件通过所述介电层机械耦合至所述再分布结构中的导电部件，所述第二间隔材料设置在所述器件与所述封装部件之间。
优选地，所述的方法还包括：将集成电路管芯粘附至所述再分布结构；以及在附接所述器件和粘附所述集成电路管芯之后，用密封剂密封所述器件和所述集成电路管芯。
优选地，所述的方法还包括：使用外部连接件将所述第一封装件附接至衬底，所述外部封装件机械耦合至所述再分布结构；以及在附接所述器件以及将所述第一封装件附接至所述衬底之后，在所述第一封装件和所述衬底之间形成底部填充材料，所述底部填充材料密封所述器件和所述外部连接件。
优选地，所述的方法还包括：使用外部连接件将所述第一封装件附接至第二封装件，所述外部连接件机械耦合至所述再分布结构；以及在附接所述器件以及将所述第一封装件附接至所述第二封装件之后，在所述第一封装件和所述第二封装件之间形成底部填充材料，所述底部填充材料密封所述器件和所述外部连接件。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1A是根据一些实施例的封装件的截面图。
图1B是根据一些实施例的图1A的封装件的修改的截面图。
图2是根据一些实施例的另一封装件的截面图。
图3是根据一些实施例的封装件的一部分的截面图。
图4A和图4B分别是根据一些实施例的封装件的一部分的截面图和布局图。
图5至图7均是根据一些实施例的封装件的一部分的截面图。
图8是根据一些实施例的又一封装件的截面图。
图9A和图9B是根据一些实施例的再分布结构的外表面的布局图。
图10至图29是根据一些实施例的在用于形成层叠封装结构的工艺期间的中间步骤的截面图。
图30A至图30D是根据一些实施例的在用于附接集成无源器件(IPD)的表面贴装器件(SMD)(以下称为“SMD/IPD”)的工艺期间的中间步骤的截面图。
图31、图32A和图32B是根据一些实施例的在用于密封SMD/IPD的工艺期间的中间步骤的截面图。
图33A至图33D是根据一些实施例的在用于附接SMD/IPD的工艺期间的中间步骤的截面图。
图34、图35A和图35B是根据一些实施例在用于密封SMD/IPD的工艺期间的中间步骤的截面图。
图36A至图36C是根据一些实施例的在用于附接SMD/IPD的工艺期间的中间步骤的截面图。
图37、图38A和图38B是根据一些实施例在用于密封SMD/IPD的工艺期间的中间步骤的截面图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
可以在具体背景下讨论本文所讨论的实施例，即在扇出或扇入晶圆级封装件中附接表面贴装器件(SMD)、集成无源器件(IPD)和/或引线(可用作反熔丝)。一些实施例考虑了这种层叠封装(PoP)结构中的封装。其他实施例考虑其他应用，诸如本领域技术人员在阅读本公开的基础上容易想到的不同封装类型或者不同结构。应该注意，本文所讨论的实施例不需要示出结构中存在的每一个部件或特征。例如，诸如在对一个部件的讨论足以涵盖实施例的各个方面时，可以在附图省略多个部件。此外，本文讨论的方法实施例可以以特定顺序来执行；然而，可以以任何逻辑顺序来执行其他方法实施例。
图1A示出了根据一些实施例的诸如扇出或扇入晶圆级封装件的封装件40A的截面图，其包括通过设置在封装件40A上或封装件40A中的一个或多个表面贴装器件(SMD)或集成无源器件(IPD)(以下称为“SMD/IPD”)74来设计(program)的一个或多个集成电路管芯42。每个集成电路管芯42均包括半导体衬底，诸如掺杂或非掺杂的硅或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括：另一种元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。还可以使用诸如多层或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在把半导体衬底中和/或上面，并且可以通过互连结构(例如，通过半导体衬底上的一个或多个介电层中的金属图案而形成)来互连，从而形成集成电路。
管芯连接件44(诸如导电柱或通孔(例如，包括诸如铜的金属))在集成电路管芯42外部，并且在可以被称为集成电路管芯42的对应有源侧上机械且电耦合至对应的集成电路管芯42。管芯连接件44电耦合集成电路管芯42的对应集成电路。
介电材料46位于集成电路管芯42的有源侧上。介电材料46横向密封管芯连接件44，管芯连接件44具有与介电材料46的上表面共面的上表面，并且介电材料46横向地与对应的集成电路管芯42共终端(co-terminus)。介电材料46可以是：聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、硅酸磷玻璃(PSG)、硼硅酸玻璃(BSG)、硼掺杂硅酸磷玻璃(BPSG)等；或它们的组合。
粘合剂48位于集成电路管芯42的背侧并将集成电路管芯42粘附至正面再分布结构50。粘合剂48可以是任何适当的粘合剂、环氧树脂、凝胶等。
正面再分布结构50包括位于一个或多个介电层54中的一个或多个金属化图案52。一个或多个金属化图案52可以包括任何线、通孔、焊盘等或它们的组合，并且可以包括诸如金属(如铜、钛、钨、铝等)的导电材料。一个或多个介电层54可以是：聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅，PSG、BSG、BPSG等；等等；或它们的组合。
密封剂56至少横向密封集成电路管芯42。密封剂56具有邻接再分布结构50的第一表面并具有与介电材料46和介电连接件44的上表面共面的第二表面。密封剂56可以是模塑料、环氧树脂等。
通孔58延伸穿过密封剂56，例如从密封剂56的第一表面到密封剂56的第二表面。通孔58将正面再分布结构50(例如一个或多个金属化图案52的至少一部分)与背面再分布结构60(例如，一个或多个金属化图案62的至少一部分)电耦合。通孔58可以包括诸如金属(如铜、钛、钨、铝等)的导电材料。
背面再分布结构60包括位于一个或多个介电层64中的一个或多个金属化图案62。一个或多个金属化图案62的至少一部分通过对应的管芯连接件44电耦合至集成电路管芯42上的对应集成电路。一个或多个金属化图案62可以包括任何线、通孔、焊盘等或它们的组合，并且可以包括诸如金属(如铜、钛、钨、铝等)的导电材料。一个或多个介电层64可以是聚合物(诸如PBO、聚酰亚胺、BCB等)、氮化物(诸如氮化硅等)、氧化物(诸如氧化硅、PSG、BSG、BPSG等)或它们的组合。
一个或多个金属化图案62包括在背面再分布结构60上暴露的焊盘66、68、70和72。焊盘66、68、70和72可以位于形成反熔丝的位置。例如，诸如电阻器或任何可接受的跳线的SMD/IPD 74接合至焊盘66和68以在焊盘66和68之间形成电连接。在该实例中，在焊盘70和72之间没有接合SMD/IPD，使得在焊盘70和72之间没有形成闭环电路。因此，SMD/IPD74可以是反熔丝以创建闭环电路，从而电耦合例如集成电路管芯42上的部分集成电路和/或再分布结构50和60中的各种金属化图案52和/或62。在一些实施例中，SMD/IPD 74是低阻电阻器，诸如具有小于约0.1欧姆的电阻，更具体地小于约0.05欧姆。在其他实施例中，诸如以下所讨论的，可以将诸如接合引线或其他可接受的跳线的其他部件用作反熔丝。
一个或多个金属化图案62还包括暴露在背面再分布结构60上的金属下凸块(under-metal)76。诸如焊球(如球栅阵列(BGA)焊球)的外部连接件78位于金属下凸块76上。在一些实施例中，外部连接件78包括焊料(诸如Sn-Ag合金、Sn-Ag-Cu合金等)，并且可以是无铅或含铅的。
在图1A中，介电层64位于金属化图案62(包括焊盘66、68、70和72以及金属下凸块76)上。可以形成该金属化图案62，并且随后在该金属化图案62上沉积和图案化介电层64，如以下参照图10至图29所讨论的工艺所示。介电层64的图案化可以暴露焊盘66、68、70和72以及金属下凸块76。图1B示出了修改。在形成包括焊盘盘66、68、70和72以及金属下凸块76的金属化图案62之后，在该金属化图案62上没有进一步沉积介电层。尽管在随后的附图中，背面再分布结构60可如图1A的封装件40A所示，但图1B的封装件40B的背面再分布结构60的修改可以结合到任何随后附图的结构中。
返回参照图1A，还可以暴露正面再分布结构50的一个或多个金属化图案52中的焊盘。诸如焊料凸块、焊球、金属柱等或者诸如金属柱与位于其上的焊料的组合的外部连接件82位于一个或多个金属化图案52中的焊盘上。在一些实施例中，外部连接件82包括焊料(诸如Sn-Ag合金、Sn-Ag-Cu合金等)，或者可以是无铅或含铅的。阻焊层80也位于正面再分布结构50上。
图2示出了根据一些实施例的封装件100，其包括通过设置在封装件100上或封装件100中的一个或多个SMD/IPD来设计的一个或多个集成电路管芯42。封装件100总的来说类似于图1A和图1B中的封装件40A和40B，因此，这里省略了上面参照图1A和图1B讨论且在图2中示出的部件的讨论。
一个或多个金属化图案52包括焊盘102、104、106、108、110和112。焊盘102、104、106、108、110和112可以是用于形成反熔丝的位置。例如，SMD/IPD 114(诸如电阻器或任何可接受的跳线)接合至焊盘102和104，从而在焊盘102和104之间形成电连接。SMD/IPD 114位于封装件100的外表面上。此外，在该实例中，SMD/IPD 116(诸如电阻器或任何可接受的跳线)接合至焊盘110和112，从而在焊料110和112之间形成电连接。SMD/IPD 116被嵌入到密封剂56中。因此，SMD/IPD 116被设置在正面再分布结构50中与SMD/IPD 114相对的一侧上。在该实例中，在焊盘106和108之间没有接合SMD/IPD，使得在焊盘106和108之间没有形成闭环电路。因此，SMD/IPD 114和116可以是反熔丝以创建闭环电路，从而电耦合例如集成电路管芯42上的部分集成电路和/或再分布结构50和60中的各种金属化图案52和/或62。在一些实施例中，SMD/IPD 114和116是低阻电阻器，诸如具有小于约0.1欧姆的阻抗，更具体地小于约0.05欧姆。在其他实施例中，诸如以下所讨论的，诸如接合引线或其他可接受的跳线的其他部件可用作反熔丝。所示实施例示出了反熔丝可置于封装件100中的多个位置。
图3示出了根据以下实施例的位于焊盘302和304上的SMD/IPD 300的截面图。SMD/IPD 300可以是图1A和图2所示的任何SMD/IPD 74、114和116，因此可以将图3所示的修改应用于图1A和图2的封装件。此外，SMD/IPD 300可以是用于任何应用的任何SMD/IPD，诸如电容器、电阻器等。图3示出了介电层306和308。焊盘302和304位于介电层306上，并且介电层308位于介电层306以及焊盘302和304上，其中开口穿过介电层308到达焊盘302和304。如上所述，介电层306和308中的每一个都可以是聚合物(诸如PBO、聚酰亚胺、BCB等)、氮化物(诸如氮化硅等)、氧化物(诸如氧化硅、PSG、BSG、BPSG等)或它们的组合。焊盘302和304可以是金属化图案的一部分，并且可以包括诸如金属(如铜、钛、钨、铝等)的导电材料。间隔材料310设置在介电层308的位于焊盘302和304之间的外表面上。间隔材料310可以是底部填充材料、间隔凝胶或间隔胶带(tape)，间隔材料310可以进一步为环氧树脂、有机材料等。SMD/IPD 300使用焊料312附接在焊盘302和304之间。SMD/IPD 300可接触设置在介电层308上且位于焊盘302和304之间的间隔材料310。
图4A和图4B示出了对图3的修改。在图4A的截面图中，在焊盘302和304之间穿过介电层308形成间隙314。间隙314可以是穿过介电层308且到达介电层306的开口。在一些实施例中，间隙314的深度可以在大约5μm至大约10μm的范围内。间隔材料316被设置在间隙314中以及介电层308的位于焊盘302和304之间的外表面上。间隔材料316可以是底部填充材料、间隔凝胶或间隔胶带，间隔材料316可以进一步为环氧树脂、有机材料等。SMD/IPD 300可以接触设置在间隙314中以及焊盘302和304之间的介电层308上的间隔材料316。
图4B示出了图4A中的部件的布局图。介电层308中的间隙314被示为位于焊盘302和304之间。在一些实施例中，焊盘302和304的第一尺寸D1在大约0.45mm至大约0.55mm的范围内，而焊盘302和304的第二尺寸D2在大约0.40mm至大约0.50mm的范围内。从焊盘302到焊盘304的间距S可以在大约0.45mm至大约0.55mm的范围内。在一些实施例中，间隙314可以具有大于焊盘302和304的第一尺寸D1的长度L，其可以在大约0.50mm至大约0.60mm的范围内。在一些实施例中，间隙314具有小于焊盘302和304之间的间距S的宽度W，其可以在大约0.1mm至大约0.5mm的范围内。
图5和图6示出了一些实施例的附加方面。本领域技术人员应该容易理解，图1A和图2所示的封装件可以附接至一个或多个其他封装部件，诸如另一封装件或衬底，诸如印刷电路板(PCB)。图5和图6分别示出了封装件的一部分(包括图3和图4A所示的部分)附接至封装部件322。其上附接有SMD/IPD 300的封装件进一步包括金属下凸块320，其可以具有与焊盘302和304相同的金属化图案，位于介电层306上并且通过穿过介电层308的开口暴露。封装件使用外部连接件326(诸如外部连接件78或80)附接至封装部件322。当封装件附接至封装部件322时，间隔材料328位于封装部件322上且在对应于SMD/IPD 300的位置的区域内。因此，当封装件附接至封装部件322时，间隔材料328设置在SMD/IPD 300和封装部件322之间。SMD/IPD 300可以接触间隔材料328。间隔材料328可以是底部填充材料、间隔凝胶或间隔胶带，间隔材料328可以进一步为环氧树脂、有机材料等。与间隔材料310、316和328隔开的底部填充材料330被设置在封装件和封装部件322之间并且环绕位于封装件和封装部件322之间的各种部件(包括外部连接件326和SMD/IPD 300)。在一些实施例中，诸如当SMD/IPD 300与封装部件322之间的间隔足够大而使得底部填充材料330可在它们之间流动并且填充SMD/IPD 300与封装部件322之间的间隔时，可以从图5和图6所示的结构中省略间隔材料328。
图7示出了对图6的修改。在图7所示结构中，底部填充材料330用作间隔材料来代替间隔材料316和328。间隙314的存在允许底部填充材料330更加自由地在SMD/IPD 300和封装件之间流动。此外，SMD/IPD 300和封装部件322之间的间隔足够大到而使得底部填充材料330在它们之间流动并且填充SMD/IPD 300与封装部件322之间的间隔。因此，在封装件附接至封装部件322之后分布的底部填充材料330可以在SMD/IPD 300和封装件之间以及SMD/IPD 300与封装部件322之间流动以用作间隔材料。在一些实施例中，图6所示间隔材料328可以包括在图7所示结构中。
尽管总体在封装件和封装部件322之间示出，但图7的各方面可以应用于其他情况。例如，间隙314可以形成在介电层54中以用于图2所示的SMD/IPD 116。然后，密封剂56可用作图7中的底部填充材料330，并且可以流动到SMD/IPD 116和正面再分布结构50之间的间隙314中以用作间隔材料。
图8示出了根据一些实施例的封装件120，其包括通过设置在封装件120上或封装件120中的一个或多个接合引线而设计的一个或多个集成电路管芯42。封装件120总体来说分别类似于图1A、图1B和图2的封装件40A、40B和100，因此这里省略上面参照图1A、图1B和图2讨论且在图8中示出的部件的讨论。
分别使用接合引线122、124和126代替SMD/IPD 74、114和116来用作图8中的反熔丝。接合引线122、124和126可以包括任何可接受引线，诸如铜、金、铝、银、铂、钯、锡等或它们的组合。所示实例示出了另一种跳线(例如接合引线)，其可以用作封装件120中的反熔丝。
图9A和图9B示出了根据一些实施例的背面再分布结构60的外表面的布局图。类似的布局还可以用于正面再分布结构50的外表面。这些布局的各个方面可以应用于反熔丝所在的任何位置处。
外表面包括焊盘140、142、144、146和148。焊盘140可以用于电耦合且机械耦合外部电连接件(诸如上述连接件78和/或82)。例如，焊盘140可以用于BGA球。在这些实施例中，焊盘140环绕其中设置有焊盘142、144、146和148的反熔丝区域。焊盘142、144、146和148用于连接或不连接跳线(诸如SMD/IPD 150或接合引线152)以设计集成电路管芯上的集成电路。在图9A中，SMD/IPD 150(诸如电阻器)连接在对应的焊盘142和146之间，而在对应的焊盘144和148之间没有连接反熔丝。在图9B中，接合引线152连接在对应的焊盘142和146之间，而在对应的焊盘144和148之间没有连接反熔丝。通过在焊盘142和146之间连接SMD/IPD150或接合引线152，形成闭合电路，而在焊盘144和148之间电路保持开路，因为在焊盘144和148之间没有连接反熔丝。因此，SMD/IPD 150、接合引线152或其他跳线可用作反熔丝。
图9A和图9B中的布局示出了用于反熔丝的焊盘可具有任何数量的焊盘对来连接反熔丝。此外，封装件可在任何表面上(诸如外表面或嵌入的内表面)上具有任何数量的用于反熔丝的焊盘的区域。此外，可以在封装件中将SMD、IPD、接合引线或其他跳线的任何组合用作反熔丝。
图10至图29示出了根据一些实施例的在用于形成层叠封装结构的工艺期间的各中间阶段的截面图。图10示出了载体200和形成在载体200上的剥离(release)层202。载体200可以是玻璃载体、陶瓷载体等。载体200可以是晶圆。剥离层202可以由基于聚合物的材料形成，剥离层202连同载体200可从将在随后步骤中形成的上覆结构处一起被去除。在一些实施例中，剥离层202是基于环氧树脂的热剥离材料，其在加热时失去其粘性。在其他实施例中，剥离层202可以是紫外(UV)凝胶，其在暴露于UV光时失去其粘性。剥离层202可以以液态分布然后固化，可以是层压在载体200上的层压膜等等。剥离层202的顶面可以是水平的，并且可以具有共面的高度。
介电层204形成在剥离层202上。介电层204的底面可以与剥离层202的顶面接触。在一些实施例中，介电层204由聚合物形成，诸如PBO、聚酰亚胺、BCB等。在其他实施例中，介电层204由氮化物(诸如氮化硅)、氧化物(诸如氧化硅、PSG、BSG、BPSG等)等形成。介电层204可以通过任何可接受的沉积工艺(诸如旋涂、化学气相沉积(CVD)、层压等或它们的组合)来形成。
参照图11，晶种层206形成在介电层204上方。在一些实施例中，晶种层206是金属层，其可以是单层或者包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层206包括钛层和位于钛层上方的铜层。晶种层206可以使用例如物理气相沉积(PVD)等形成。
在晶种层206上形成并且图案化光刻胶208。光刻胶208可以通过旋涂等形成，并且可以暴露于光以进行图案化。光刻胶208的图案对应于金属化图案。图案化形成穿过光刻胶208的开口以暴露晶种层206。
导电材料210形成在光刻胶208的开口中，并且形成在晶种层206的暴露部分上。导电材料210可以通过镀(诸如电镀或化学镀)等形成。导电材料210可以包括诸如金属的导电材料，如铜、钛、钨、铝等。
在图12中，光刻胶208和晶种层206的一部分(其上没有形成导电材料210)被去除。光刻胶208可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)来去除。一旦光刻胶208被去除，就诸如通过使用可接受的蚀刻工艺(诸如湿蚀刻或干蚀刻)来去除晶种层206的暴露部分。晶种层206的剩余部分和导电材料210形成金属化图案212。
在图13中，介电层214形成在金属化图案212和介电层204上。在一些实施例中，介电层214由聚合物形成，其可以是使用光刻掩模易于被图案化的光敏材料(诸如PBO、聚酰亚胺、BCB等)。在其他实施例中，介电层214由氮化物(诸如氮化硅)、氧化物(诸如氧化硅、PSG、BSG、BPSG)等形成。介电层214可以通过旋涂、层压、CVD等或它们的组合来形成。然后，介电层214被图案化以形成开口来暴露金属化图案212的一部分。可以通过可接受的工艺进行图案化，诸如在介电层是光敏材料时将介电层214暴露于光或者通过例如使用各向异性蚀刻的蚀刻。
参照图14，晶种层216形成在介电层214上和金属化图案212的暴露部分上。在一些实施例中，晶种层216是金属层，其可以是单层或者包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层216包括钛层和位于钛层上方的铜层。例如可以使用PVD等来形成晶种层216。
在晶种层216上形成并图案化光刻胶218。光刻胶218可以通过旋涂等形成并且可以暴露于光以进行图案化。光刻胶218的图案对应于通孔。图案化形成穿过光刻胶218的开口以暴露晶种层216。
导电材料220形成在光刻胶218的开口中以及晶种层216的暴露部分上。导电材料220可以通过镀(诸如电镀或化学镀)等来形成。导电材料220可以包括诸如金属的导电材料，如铜、钛、钨、铝等。
在图15中，去除光刻胶218以及晶种层216中其上没有形成导电材料220的部分。光刻胶218可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)来去除。一旦光刻胶218被去除，就诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)来去除晶种层216的暴露部分。晶种层216的剩余部分和导电材料220形成通孔222。
在图16中，集成电路管芯224粘附至介电层214，并且SMD/IPD 226接合至金属化图案212的暴露部分。在粘附至介电层214之间，集成电路管芯224可以根据可接受的制造工艺来处理以在集成电路管芯224中形成集成电路。例如，诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底(诸如半导体晶圆)中和/或上，并且可以通过例如通过半导体衬底上的一个或多个介电层中的金属化图案而形成的互连结构来互连以形成集成电路。例如通过镀法将管芯连接件228(诸如导电柱或通孔(例如包括诸如铜的金属))形成在集成电路管芯224的外部，管芯连接件228在集成电路管芯224的对应有源侧上机械且电耦合至集成电路管芯224。介电材料230可以通过例如旋涂、层压、CVD等形成在集成电路管芯224和管芯连接件228上方。粘合剂232可以应用于集成电路管芯224的背侧，诸如对应半导体晶圆的背侧。粘合剂232可以是任何适当的粘合剂、环氧树脂、凝胶等。集成电路管芯224可以通过诸如锯切或切割而被单一化，并且使用例如贴装(pick-and-place)工具通过粘合剂232粘附至介电层214。
SMD/IPD 226连接在金属化图案212的暴露部分(例如焊盘)之间。SMD/IPD 226可以使用例如贴装工具并且通过金属-金属接合、焊料回流等将SMD/IPD 226接合至暴露部分而连接至金属化图案212的暴露部分。在一些实施例中，SMD/IPD 226是低阻电阻器，诸如具有小于约0.1欧姆的阻抗，更具体地小于约0.05欧姆。在其他实施例中，诸如接合引线或其他可接受的跳线的其他部件可以被用作金属化图案212的各暴露部分(例如焊盘)之间的反熔丝。当使用接合引线时，任何可接受的引线接合技术都可用于在金属化图案的暴露部分上形成接合引线。本领域技术人员应该容易理解，其他适当的技术也可用于形成其他跳线。
在图17中，密封剂234形成在各种部件上。密封剂234可以是模塑料、环氧树脂等，并且可以通过压缩模制、转印模制等来施加。在图18中，在固化之后，密封剂234经受研磨工艺以露出通孔222和管芯连接件228。在研磨工艺之后，通孔222、管芯连接件228和密封剂234的顶面是共面的。SMD/IPD 226可以保持嵌入在密封剂234中。
在图19中，介电层236形成在密封剂234、通孔222和管芯连接件228上。在一些实施例中，介电层236由聚合物形成，其可以是使用光刻研磨而易于进行图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层236由氮化物(诸如氮化硅)、氧化物(诸如氧化硅、PSG、BSG、BPSG)等形成。介电层236可以通过旋涂、层压、CVD等或它们的组合来形成。然后，介电层236被图案化以形成开口，从而露出通孔222和管芯连接件228。图案化可以是可接收的工艺，诸如在介电层是光敏材料时将介电层236暴露于光或者通过例如使用各向异性蚀刻的蚀刻。
在图20中，晶种层238形成在介电层236上方以及介电层236的开口中。在一些实施例中，晶种层238是金属层，其可以是单层或者包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层238包括钛层和位于钛层上方的铜层。晶种层238例如使用PVD等形成。
在晶种层238上形成并图案化光刻胶240。光刻胶240可以通过旋涂等形成，并且可以暴露于光以进行图案化。光刻胶240的图案对应于金属化图案。图案化形成穿过光刻胶240的开口以暴露晶种层238。
导电材料242形成在光刻胶240的开口中以及晶种层238的暴露部分上。导电材料242可以通过镀(诸如电镀或化学镀)等形成。导电材料242可以包括诸如金属的导电材料，如铜、钛、钨、铝等。
在图21中，去除光刻胶240以及晶种层238中其上没有形成导电材料242的部分。光刻胶240可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体)等来去除。一旦光刻胶240被去除，就诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层238的暴露部分。晶种层238的剩余部分和导电材料242形成金属化图案244。
在图22中，通过重复上面参照图19至图21讨论的工艺来形成介电层246和250以及金属化图案248和252。在一些实施例中，省略这些附加介电层和金属化图案，而在其他实施例中，可以形成更多或更少的介电层和金属化图案。如图22所示，金属化图案252包括金属下凸块254以及焊盘256和258。此外，类似于上面参照图19讨论的工艺，介电层251形成在金属化图案252和介电层250上。介电层251被图案化以暴露金属化图案252中的金属下凸块254以及焊盘256和258。
在图23中，SMD/IPD 260连接在金属化图案252中的焊盘256和258之间。SMD/IPD 260可以使用例如贴装工具并且通过金属-金属接合、焊料回流等将SMD/IPD 260接合至焊盘256和258而连接至金属化图案252中的焊盘256和258。在一些实施例中，SMD/IPD 260是低阻电阻器，诸如具有小于约0.1欧姆的阻抗，更具体地小于约0.05欧姆。在其他实施例中，诸如引线接合或其他可接受的跳线的其他部件可用作金属化图案252的焊盘256和258之间的反熔丝。当使用接合引线时，任何可接受的引线接合技术都可用于在金属化图案的暴露部分上形成接合引线。本领域技术人员应该容易理解，其他适当的技术可用于形成其他跳线。
诸如通过使用适当的落球工艺，在金属下凸块254上形成外部连接件262(诸如焊球，如球栅阵列(BGA)球)。在一些实施例中，外部连接件262包括焊料(诸如Sn-Ag合金、Sn-Ag-Cu合金等)，并且可以是无铅或含铅的。
在图24中，执行载体脱离以从上覆结构中拆离(分离)载体。根据一些实施例中，分离包括将光(诸如激光或UV光)投射在剥离层202上，使得剥离层202在光的热量下分解从而可以去除载体200。然后，翻转结构并将其置放在切割胶带264上。
在图25中，穿过介电层204形成开口以露出金属化图案212的部分。金属化图案212的暴露部分形成焊盘270、272、274、276、278和280。例如，使用激光钻孔、蚀刻等形成开口。
在图26中，SMD/IPD 282连接在金属化图案212中的焊盘272和274之间。SMD/IPD 282可以例如使用贴装工具并且通过金属-金属接合、焊料回流等将SMD/IPD 282接合至焊盘272和274而连接至金属化图案212中的焊盘272和274。在一些实施例中，SMD/IPD 282是低阻电阻器，诸如具有小于约0.1欧姆的阻抗，更具体地小于约0.05欧姆。在其他实施例中，诸如接合引线或其他可接受的跳线的其他部件可用作金属化图案212中的焊盘272和274之间的反熔丝。当使用接合引线时，任何可接受的引线接合技术可用于在金属化图案的暴露部分上形成接合引线。本领域技术人员应该容易理解，其他适当的技术可用于形成其他跳线。
诸如通过使用适当的凸块(bumping)工艺、镀工艺等或它们的组合，在金属化图案212中的焊盘278和280上形成外部连接件284(诸如焊料凸块、金属柱等或者诸如金属柱与位于其上的焊料的组合)。在一些实施例中，外部连接件284包括焊料(诸如Sn-Ag合金、Sn-Ag-Cu合金等)，并且可以是无铅或含铅的。
图10至图26所示的前述工艺示出了SMD/IPD 226、260和282在未单一化的封装件中的不同放置。在其他实施例中，SMD/IPD 226、260和282可以放置在封装件中更少或更多的位置中。前面的附图仅示出了可放置SMD/IPD的示例性位置。此外，诸如接合引线等的其他跳线可以与SMD/IPD组合使用或者代替SMD/IPD使用。本领域技术人员应该容易理解这些修改。
在图27中，封装件400分别附接至图10至图26中形成的未单一化封装件中的对应封装件。封装件400可以是任何封装件，并且如图所示，通常每一个都包括衬底402(可以是中介片，其上粘附有管芯404)。管芯404通过引线接合电耦合至衬底402。管芯404进一步通过密封剂406(可以是模塑料、环氧树脂等)密封在衬底402上。封装件400可以使用例如贴装工具并且回流外部连接件284来附接至未单一化的封装件。然后，在封装件400和未单一化封装件之间分布底部填充材料408以环绕形成在封装件400和未单一化封装件之间的部件(诸如SMD/IPD 282和外部连接件284)。然后固化底部填充材料408。
图28示出了单一化(诸如通过切割或锯切)之后的层叠封装结构。层叠封装结构包括通常通过图10至图26中的工艺而形成的封装件401以及包括封装件400。在图29中，层叠封装结构通过外部连接件262(可以被回流来附接至衬底410)附接至衬底410(诸如PCB)。然后，在封装件401和衬底410之间分散底部填充材料412，以环绕形成在封装件401和衬底410之间的部件(诸如SMD/IPD 260和外部连接件262)。然后固化底部填充材料412。
图30A至图30D总体示出了用于附接SMD/IPD的实施例的各个方面。本领域技术人员容易理解如何将这些方面应用于上面参照图10至图29讨论的工艺。在图30A中，可以作为金属化图案的一部分的焊盘502和504形成在介电层500上。然后，在介电层500以及焊盘502和504上形成介电层506。然后，图案化介电层506以形成开口，从而露出焊盘502和504。图案化可以通过可接受的工艺，诸如通过在介电层为光敏材料时将介电层214暴露于光、通过例如使用各向异性蚀刻的蚀刻、通过激光钻孔等。在图30B中，可以通过印刷、喷射等方法，在焊盘502和504之间的介电层506上形成间隔材料508(诸如图3中的间隔材料310)。在图30C中，可以通过任何可接受的工艺(诸如印刷、镀等)，焊料510形成在焊盘502和504上。在图30D中，SMD/IPD 512连接至焊料510，并且焊料510被回流以附接SMD/IPD 512。SMD/IPD 512可以接触间隔材料508。
在一些实施例中，如图31所示，然后用密封剂514(可以是底部填充材料、模塑料、环氧树脂等)密封SMD/IPD 512。密封剂514可以是与间隔材料508的材料组成不同的材料组成。在其他实施例中，如图32A和图32B所示，另一间隔材料518可形成在衬底516上，将与SMD/IPD 512相对。在图32A中，可以通过印刷、喷射等方法，间隔材料518(诸如图5中的间隔材料328)形成在衬底516的区域上。在图32B中，诸如通过回流外部连接件(未示出)，衬底516附接至封装件(其上附接有SMD/IPD512)。然后，可以在衬底516和介电层506之间以及SMD/IPD 512周围分布并固化底部填充材料520。间隔材料518可以接触SMD/IPD 512。底部填充材料520可以是与间隔材料508和间隔材料518中的一种或两种的材料组成不同的材料组成。
图30A至图30D以及图31中的工艺可以应用于上面讨论的SMD/IPD226。在这种情况下，介电层500对应于介电层204；焊盘502和504属于金属化图案212；并且介电层506对应于介电层214。图30A所示介电层506的形成和图案化对应于图13中的介电层214的形成和图案化。图30B至图30D中的处理对应于参照图16发生的处理。图31中的密封剂514对应于图17中形成的密封剂234。
图30A至图30D、图31以及图32A和图32B中的处理可以应用于上述SMD/IPD 260。在这种情况下，介电层500对应于介电层250；焊盘502和504对应于金属化图案252中的焊盘256和258；并且介电层506对应于介电层251。图30A所示介电层506的形成和图案化对应于图22中的介电层251的形成和图案化。图30B至图30D中的处理对应于参照图23发生的处理。图31中的密封剂514对应于图29中形成的底部填充材料412。在衬底410附接至封装件401之前，图32A中的间隔材料518可以形成在衬底410上，并且图32B中的附接衬底516对应于图29中的将衬底410附接至封装件401。
图30A至图30D、图31以及图32A和图32B中的处理可以应用于上述SMD/IPD 282。在这种情况下，介电层500对应于介电层214；焊盘502和504对应于金属化图案212中的焊盘272和274；并且介电层506对应于介电层204。图30A所示介电层506的形成对应于图10中的介电层204的形成，并且图30A所示介电层506的图案化对应于图25中的介电层204的图案化。图30B至图30D中的处理对应于参照图26所发生的处理。图31中的密封剂514对应于图27中形成的底部填充材料408。在封装件400附接至封装件401之前，图32A中的间隔材料518可以形成在衬底402上，并且图32B中的附接衬底516对应于图27中的将封装件400附接至未单一化的封装件。
图33A至图33D总体示出了类似于图30A至图30D的用于附接SMD/IPD的实施例的各个方面。本领域技术人员容易理解如何将这些方面应用于上面参照图20至图29所讨论的工艺。这里为了简化而省略了图30A至图30D中的公同部件的讨论。在图33A中，介电层506被进一步图案化以在焊盘502和504之间形成间隙540。在图33B中，可以通过印刷、喷射等方法，间隔材料542(诸如图4A中的间隔材料316)形成在间隙540中以及焊盘502和504之间的介电层506上。在图33C中，焊料510形成在焊盘502和504上。在图33D中，SMD/IPD 512连接至焊料510，并且焊料510被回流以附接SMD/IPD 512。SMD/IPD 512可以接触间隔材料542。
在一些实施例中，如图34所示，然后用密封剂514(可以是底部填充材料、模塑料等)来密封SMD/IPD 512。密封剂514可以是与间隔材料542的材料组成不同的材料组成。在其他实施例中，如图35A和图35B所示，另一间隔材料518可形成在衬底516上且将与SMD/IPD 512相对。在图35A中，可以通过印刷、喷射等，间隔材料518(诸如图6中的间隔材料326)形成在衬底516的区域上。在图35B中，诸如通过回流外部连接件(未示出)，衬底516附接至其上附接有SMD/IPD 512的封装件。然后，可以在衬底516和介电层506之间和SMD/IPD 512周围分布并固化底部填充材料520。间隔材料518可以接触SMD/IPD 512。底部填充材料520可以是与间隔材料542和间隔材料518中的一个或两个的材料组成不同的材料组成。
类似于参照上面的图30A至图30D、图31以及图32A和图32B所讨论的，图33A至图33D、图34以及图35A和图35B中的处理可以应用于SMD/IPD 226、260和282。本领域技术人员容易理解，分别在图13、图22和图25中的图案化介电层214、251和204期间，对应的介电层214、251和204被图案化有间隙540，并且在上面所讨论的用于形成间隔材料508的处理期间，可以在间隙540中形成间隔材料542。
图36A至图36C总体示出了用于附接SMD/IPD的实施例的各个方面。本领域技术人员容易理解如何将这些方面应用于上面参照图10至图29所讨论的工艺。这里为了简化省略了图30A至图30D中的公同部件的讨论。在图36A中，介电层506进一步被图案化以在焊盘502和504之间形成间隙540。在图36B中，焊料510形成在焊盘502和504上。在图36C中，SMD/IPD 512连接至焊料510，并且焊料510被回流以附接SMD/IPD 512。
在一些实施例中，如图37所示，然后利用密封剂514(可以流动到间隙540中)来密封SMD/IPD 512，其中密封剂可以是底部填充材料、模塑料等。在其他实施例中，如图38A和图38B所示，另一间隔材料518可形成在衬底516上且将与SMD/IPD 512相对。在图38A中，可以通过印刷、喷射等方法，间隔材料518(诸如图6中的间隔材料328)形成在衬底516的区域上。在图38B中，诸如通过回流外部连接件(未示出)，衬底516附接至其上附接有SMD/IPD 512的封装件。然后可以在衬底516和介电层506之间以及SMD/IPD周围分布并且固化底部填充材料520。底部填充材料520可以流动到间隙540中。
类似于上面参照图30A至图30D、图31以及图32A和图32B所讨论的，图36A至图36C、图37以及图38A和图38B中的工艺可以应用于SMD/IPD 226、260和282。本领域技术人员容易理解，分别在图13、图22和图25中的介电层214、251和204的图案化期间，对应的介电层214、251和204可被图案化有间隙540。密封剂514可以对应于图17中的密封剂234、图27中的底部填充材料408或者图29中的底部填充材料412。
各实施例可具有优势。使用集成电路管芯外的反熔丝，设计电路可以被简化且更加可靠。在一些先前的应用中，熔丝位于集成电路管芯中并且可以使用电熔断或激光切割来设计。在这些应用中，熔丝的熔丝部分的厚度会较大，使得电熔断或激光切割较为困难，从而使得熔丝在这种电熔断或激光切割之后不会被熔断(blow)。在一些实施例中，为了设计电路，反熔丝被放置在集成电路管芯外的封装件中。这排除了熔断熔丝的任何需要。此外，在一些实施例中，可以增大放置反熔丝的灵活性。
一些实施例可以实现其他优势。在一些情况下，将SMD/IPD安装至一结构可以在SMD/IPD和该结构之间形成间隙。例如，如果在SMD/IPD周围形成底部填充材料，则底部填充材料不会流动到间隙中，从而在间隙中会形成气隙。在热循环期间，空气的膨胀会引起结构故障，很像爆米花芯的爆开。通过在SMD/IPD和结构之间具有间隔材料和/或通过在SMD/IPD和结构之间配置间隙，可以减小或避免气隙，使得在热循环期间存在很少或不存在空气来引起故障。
一个实施例是一种封装结构。该封装结构包括集成电路管芯、再分布结构、反熔丝和外部连接件。集成电路管芯嵌入到密封剂中。再分布结构位于密封剂上并且电耦合至集成电路管芯。反熔丝在集成电路管芯和再分布结构的外部。反熔丝机械且电耦合至再分布结构。外部连接件位于再分布结构上，而再分布结构设置在外部连接件和密封剂之间。
另一实施例是一种封装结构。该封装结构包括管芯、密封剂、再分布结构和反熔丝。管芯包括集成电路，并且管芯连接件位于管芯的有源侧上且电耦合至集成电路。密封剂至少横向地密封管芯。再分布结构位于密封剂上并且邻接密封剂。再分布结构的至少一部分直接耦合至管芯连接件。反熔丝机械且电耦合至再分布结构的外侧上的焊盘。
另一实施例是一种方法。该方法包括：用密封剂密封集成电路管芯；形成邻接密封剂的再分布结构，再分布结构包括焊盘；以及将反熔丝机械地附接至焊盘。
又一实施例是一种结构。该结构包括第一封装件和通过外部连接件附接至第一封装件的封装部件。第一封装件包括附接至第一焊盘和第二焊盘的器件。该器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合。器件穿过介电层附接至第一焊盘和第二焊盘。第一间隔材料横向设置在第一焊盘和第二焊盘之间并且设置在器件和介电层之间。密封剂环绕器件和间隔材料。
又一实施例是一种结构。该结构包括第一封装件。第一封装件包括用第一密封剂至少横向地密封的集成电路管芯、位于集成电路管芯和第一密封剂上的再分布结构以及器件。再分布结构包括第一焊盘、第二焊盘和介电层。器件穿过介电层附接至第一焊盘和第二焊盘。器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合。凹部位于第一焊盘和第二焊盘之间的介电层中。
另一实施例是一种方法。该方法包括进行图案化以形成穿过介电层的开口从而暴露第一焊盘和第二焊盘。介电层位于第一封装件中的再分布结构中。该方法还包括：在第一焊盘和第二焊盘之间的介电层上形成第一间隔材料；以及在形成第一间隔材料之后，将器件附接至第一焊盘和第二焊盘。器件是表面安全器件(SMD)、集成无源器件(IPD)或它们的组合。第一间隔材料设置在器件和介电层之间。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种结构，包括：
第一封装件，包括附接至第一焊盘和第二焊盘的器件，所述器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合，所述器件穿过介电层而附接至所述第一焊盘和所述第二焊盘，第一间隔材料横向设置在所述第一焊盘和所述第二焊盘之间并且设置在所述器件和所述介电层之间，密封剂环绕所述器件和所述第一间隔材料；以及
封装部件，通过外部连接件附接至所述第一封装件。
2.根据权利要求1所述的结构，其中，所述封装部件是衬底，所述外部连接件通过所述介电层附接至对应的金属下凸块，所述密封剂是进一步环绕所述外部连接件的底部填充材料。
3.根据权利要求2所述的结构，还包括：第二间隔材料，设置在所述器件和所述衬底之间，所述密封剂进一步环绕所述第二间隔材料。
4.根据权利要求1所述的结构，其中，所述封装部件是第二封装件，所述外部连接件通过所述介电层附接至对应的连接焊盘，所述密封剂是进一步环绕所述外部连接件的底部填充材料。
5.根据权利要求4所述的结构，还包括：第二间隔材料，设置在所述器件和所述第二封装件之间，所述密封剂进一步环绕所述第二间隔材料。
6.根据权利要求1所述的结构，其中，所述密封剂进一步环绕集成电路管芯，所述介电层位于再分布结构中，所述再分布结构位于所述密封剂上并且设置在所述密封剂和所述封装部件之间。
7.一种结构，包括：
第一封装件，包括：
集成电路管芯，至少部分地被第一密封剂所密封；
再分布结构，位于所述集成电路管芯和所述第一密封剂上，所述再分布结构包括第一焊盘、第二焊盘和介电层；以及
器件，穿过所述介电层而附接至所述第一焊盘和所述第二焊盘，所述器件是表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合，凹部位于所述第一焊盘与所述第二焊盘之间的所述介电层中。
8.根据权利要求7所述的结构，其中，所述第一焊盘和所述第二焊盘在与所述介电层的主面平行的平面中且在与从所述第一焊盘到所述第二焊盘的第二方向垂直的第一方向上具有一尺寸，所述凹部在所述平面中且在垂直于所述第二方向的第三方向上具有一长度，所述长度大于所述尺寸。
9.一种方法，包括：
进行图案化以形成穿过介电层的开口从而露出第一焊盘和第二焊盘，所述介电层位于第一封装件中的再分布结构中；
在所述第一焊盘与所述第二焊盘之间的所述介电层上形成第一间隔材料；以及
在形成所述第一间隔材料之后，将器件附接至所述第一焊盘和所述第二焊盘，所述器件为表面贴装器件(SMD)、集成无源器件(IPD)或它们的组合，所述第一间隔材料设置在所述器件和所述介电层之间。
10.根据权利要求9所述的方法，其中，图案化所述开口还包括进行图案化以在所述第一焊盘和所述第二焊盘之间形成凹部，所述第一间隔材料设置在所述凹部中。
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* Cited by examiner, † Cited by third party
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CN111146095A (zh) * 2018-11-06 2020-05-12 三星电子株式会社 半导体封装件及板组件
CN116960108A (zh) * 2023-09-21 2023-10-27 江苏展芯半导体技术有限公司 一种芯片封装结构及方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI587465B (zh) * 2016-10-03 2017-06-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101120445A (zh) * 2005-12-14 2008-02-06 新光电气工业株式会社 芯片内置基板和芯片内置基板的制造方法
US20100140736A1 (en) * 2008-12-10 2010-06-10 Stats Chippac, Ltd. Semiconductor Device and Method of Embedding Integrated Passive Devices into the Package Electrically Interconnected Using Conductive Pillars
US20140097535A1 (en) * 2012-10-08 2014-04-10 Qualcomm Incorporated Stacked multi-chip integrated circuit package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101120445A (zh) * 2005-12-14 2008-02-06 新光电气工业株式会社 芯片内置基板和芯片内置基板的制造方法
US20100140736A1 (en) * 2008-12-10 2010-06-10 Stats Chippac, Ltd. Semiconductor Device and Method of Embedding Integrated Passive Devices into the Package Electrically Interconnected Using Conductive Pillars
US20140097535A1 (en) * 2012-10-08 2014-04-10 Qualcomm Incorporated Stacked multi-chip integrated circuit package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146095A (zh) * 2018-11-06 2020-05-12 三星电子株式会社 半导体封装件及板组件
CN111146095B (zh) * 2018-11-06 2024-04-26 三星电子株式会社 半导体封装件及板组件
CN116960108A (zh) * 2023-09-21 2023-10-27 江苏展芯半导体技术有限公司 一种芯片封装结构及方法
CN116960108B (zh) * 2023-09-21 2023-12-08 江苏展芯半导体技术有限公司 一种芯片封装结构及方法

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