TWI636529B - 扇出型半導體封裝 - Google Patents

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TWI636529B TW106112104A TW106112104A TWI636529B TW I636529 B TWI636529 B TW I636529B TW 106112104 A TW106112104 A TW 106112104A TW 106112104 A TW106112104 A TW 106112104A TW I636529 B TWI636529 B TW I636529B
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Abstract

本發明提供一種扇出型半導體封裝，包含：第一互連構 件，具有貫穿孔；半導體晶片，配置於所述第一互連構件的所述貫穿孔中且具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，包覆所述第一互連構件的至少部分及所述半導體晶片的至少部分；第二互連構件，配置於第一互連構件及半導體晶片上；連接端子，配置於第二互連構件上。第一互連構件及第二互連構件分別包括電性連接至半導體晶片的連接墊的重佈線層，且連接墊中的一者及連接端子中的一者藉由穿過第一互連構件的重佈線層的通路而彼此電性連接。

Description

扇出型半導體封裝 [相關申請案的交叉引用]
本申請案主張於2016年6月23日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0078610號的優先權以及於2016年7月25日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0094309號的優先權，所述各韓國專利申請案的揭露內容全文併入本案供參考。
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的具有小型的尺寸的半導體封裝。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技 術。此種扇出型封裝具有小型的尺寸，並可藉由在配置有半導體晶片的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個樣態可提供一種具有極佳效能的扇出型半導體封裝，且其中可改善板級可靠性(board level reliability)。
根據本揭露的一個樣態，可提供一種扇出型半導體封裝，其中半導體晶片的連接墊經由蜿蜒(meandering)電性通路連接至連接端子，使得自連接端子轉移的應力可藉由電性通路而在應力穿過前述之蜿蜒電性通路的過程中抵銷(offset)。
根據本揭露的一個樣態，一種扇出型半導體封裝可包括：第一互連構件，具有貫穿孔；半導體晶片，配置於第一互連構件的貫穿孔中並具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；包封體，包覆第一互連構件的至少部分及半導體晶片的至少部分；第二互連構件，配置於第一互連構件及半導體晶片上；以及連接端子，配置於第二互連構件上，其中第一互連構件及第二互連構件分別包括電性連接至半導體晶片連接墊的重佈線層，且連接墊中的一者及連接端子中的一者藉由穿過第一互連構件重佈線層的電性通路而彼此電性連接。
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111、141‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
112C‧‧‧金屬層
112a-1、112a-2a、112a-2b、112b-2、142、142-1a、142-1b、2142‧‧‧重佈線層
112aP1、112aP2、112bP1、112bP2、142P1、142P2‧‧‧通孔連墊
113-2a、113-2b、143、143-1a、143-1b、143-1c、143-2a、143-2b、143-2c、2143、2243、2243h‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、122-1、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、2130‧‧‧包封體
140‧‧‧第二互連構件
141、2141、2241‧‧‧絕緣層
151、2251‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
2140、2240‧‧‧互連構件
2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
a、b1、b2、c1、c2‧‧‧水平截面積
I-I'‧‧‧剖線
II-II'‧‧‧剖線
P-1、P-2、P-3、P-4‧‧‧電性通路
下文特舉實施例，並配合所附圖式作詳細說明，本發明 的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中：圖1為說明電子裝置系統的實例的方塊示意圖；圖2為說明電子裝置的實例的立體示意圖；圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖；圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖；圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖；圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖；圖7為說明扇出型半導體封裝的剖視示意圖；圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖；圖9為說明扇出型半導體封裝的實例的剖視示意圖；圖10為沿圖9所示的扇出型半導體封裝的剖線I-I’截取的平面示意圖；圖11為說明圖9中扇出型半導體封裝的區域A的放大示意圖；圖12為說明扇出型半導體封裝的另一實例的剖視示意圖；圖13為沿圖12的扇出型半導體封裝的剖線II-II'獲取的平面示意圖；圖14為說明圖12中扇出型半導體封裝的區域B的放大示意圖；圖15為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖16是說明扇出型半導體封裝的另一實例的剖視示意圖；以及圖17及圖18分別為表格及圖表以示意性說明取決於半導體晶片連接墊及連接端子之間的電性通路的熱衝擊可靠性結果(thermal impact reliability results)。
在下文中，將參照所附圖式闡述本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀以及尺寸等。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使 用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
在本文中，所附圖式中說明上部分、下部分、上側、下側、上表面、下表面等。舉例而言，第一互連構件可高於重佈線層的水平高度而配置。另外，在本揭露中，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此情況下，垂直截面意指沿垂直方向上的平面截取的情形，且垂直截面的實例可為圖式中所示的剖視圖。此外，水平截面指代沿水平方向上的平面截取的情形，且水平截面的實例可為圖式中所示的平面圖。然而，本申請專利範圍並非僅限於此。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本發明。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1為電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容納主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連 接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、 增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)或其組合等。然而，其他組件1040並非僅限於此，而亦可包括用於各種其他目的之被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組 1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未繪示)、視訊編解碼器(圖中未繪示)、功率放大器(圖中未繪示)、羅盤(圖中未繪示)、加速度計(圖中未繪示)、陀螺儀(圖中未繪示)、揚聲器(圖中未繪示)、大容量儲存單元(例如硬碟驅動機)(圖中未繪示)、光碟(compact disk，CD)驅動機(圖中未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的示意立體圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件(例如：相機模組1130)可容置於本體1101中。電子組件1120中的一些電子 組件可為晶片相關組件，且半導體封裝100可為(例如)晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態(bare state)下的積體電路(integrated circuit，IC)，半導體晶片2220包括本體2221、連接墊2222以及保護層2223，本體2221包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；保護層2223例如是氧化物膜(oxide film)或氮化物膜(nitride film)等，保護層2223形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)、電子裝置的主板等上。
因此，互連構件2240可視其尺寸在半導體晶片2220上形成，以重新分佈連接墊2222。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護互連構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有一種封裝形式，其中所有連接墊，舉例而言，半導體晶片的輸入/輸出(I/O)端子配置於半導體晶片內，且可具有極佳的電子特性並可以低成本製造。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已經發展許多安裝於智慧型電話的元件以使得在具有相對較小尺寸時仍可以進行快速的信號傳送。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301 再次重新分佈，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可被模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上文所描述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在互連構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金 屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未繪示)等的積體電路。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由在半導體晶片上所形成的連接構件朝向半導體晶片之外重新分佈與配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的互連構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的示意性截面圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片 2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板(PCB)的一般疊層類型半導體封裝(package-on-package；POP)類型更小型化(compact)的形式來實施扇出型半導體封裝模組，且所述扇出型半導體封裝可解決因翹曲現象(warpage phenomenon)出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板(PCB)在概念方面不同，PCB具有與扇出型半導體封裝不同的規格及目的等，且嵌入具有扇入型半導體封裝中。
以下搭配圖式說明具有極佳效能及經改良板級可靠性的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的截面示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I'所截取的平面示意圖。
圖11為說明圖9中扇出型半導體封裝的區域A的放大示意圖。
參照圖式，根據本發明中的例示性實施例的扇出型半導體封裝100A可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170。第一互連構件110具有貫穿孔110H；半導體晶片120配置於貫穿孔110H並具有配置於其表面上的連接墊122；包封體包覆第一互連構件110及半導體晶片120至少部分；第二互連構件140配置於第一互連構件110及半導體晶片120上，並重新分佈連接墊122至扇出區域；鈍化層150配置於第二互連構件140上並具有開口151曝露至少部分第二互連構件的連接端子接墊；凸塊下金屬層160配置於鈍化層150的開口151中；而連接端子170配置於凸塊下金屬層160上。
在此情況下，半導體晶片120的連接墊122至少一個連接墊122-1，例如配置於其上有應力集中的扇出型半導體封裝的外部區域中的連接墊122-1，可經由電性通路P1電性連接至少一個連接端子170-1，而電性通路P1按照順序或相反順序穿過第二互連構件140的通孔143-1a、第二互連構件140的重佈線層142-1a、第二互連構件140的通孔143-1b、第一連接構件110的重佈線層112a-1、第二互連構件140的通孔143-1c以及第二互連構件140 的重佈線層142-1b。
一般而言，在扇出型半導體封裝直接安裝於電子裝置的主板等上的情況下，取決於主板的熱膨脹或收縮等的應力可經由連接端子傳遞至扇出型半導體封裝中。若此應力未分散，可能在半導體晶片的連接墊中產生破裂。因此，可能產生與連接墊相連的重佈線層的通孔的開路缺陷(open defect)。可將較重的應力施加於扇出型半導體封裝的外部區域，具體而言，相較於其中配置有半導體晶片的貫穿孔有關聯的中心區域，扇出型半導體封裝的外部區域是環繞著扇出型半導體封裝的中心區域。
另一方面，若至少一個半導體晶片120的連接墊122中的連接墊122-1，例如配置於其上有應力集中的扇出型半導體封裝的外部區域中的連接墊122-1，可經由穿過配置於第一連接構件110一側面上的重佈線層112a-1的電性通路P1而電性連接至連接端子170中的至少一連接端子170-1，如根據例示性實施例的扇出型半導體封裝100A中所述，在此情況下，電性通路P1的垂直截面形狀可為蜿蜒的形狀(meandering shape)且電性通路P1的方向可在一方向及另一其他方向之間交互變換，以使在扇出型半導體封裝100A安裝板上後從連接墊傳送的應力可在應力穿過電性通路P1的過程中抵銷。因此，可增加扇出型半導體封裝100A在板級可靠性(board level reliability)。
同時，形成於第一連接構件110一個表面上的重佈線層112a-1的一些通孔接墊112aP1及通孔接墊112aP2的水平截面積 (horizontal cross-sectional areas)b1及水平截面積b2可等於或大於連接墊122-1的水平截面積a。舉例而言，水平截面積之間的比值(b1/a或b2/a)可為1至2。更佳的是，比值(b1/a或b2/a)可超過1並可為2或小於2。另外，形成於第一連接構件110一個側面上的重佈線層112a-1的一些通孔接墊112aP1及通孔接墊112aP2的水平截面積b1及水平截面積b2可等於或大於第二互連構件140的重佈線層142-1a一些通孔接墊142P1及通孔接墊142P2的水平截面積c1及水平截面積c2。舉例而言，水平截面積之間的比值(b1/c1、b2/c1、b1/c2或b2/c2)可約為1至2。更佳的是，所述比值(b1/c1、b2/c1、b1/c2或b2/c2)可超過1並可為2或小於2。另外，連接墊122-1的水平截面積a可等於或大於第二互連構件140的重佈線層142-1a一些通孔接墊142P1及通孔接墊142P2的連接墊122-1的水平截面積c1及水平截面積c2。舉例而言，水平截面積之間的比值(a/c1或a/c2)可約為1至2。更佳的是，比值(a/c1或a/c2)可超過1並可為2或小於2。在滿足上述尺寸關係的情況下，可改善第二互連構件140的通孔143-1a在製程中的配合特性(matching properties)。
詳細而言，根據例示性實施例的扇出型半導體封裝100A可藉由以下方式製造：形成第一連接構件110、配置半導體晶片120在第一連接構件110中、以包封體包覆第一連接構件110及半導體晶片120以及在第一連接構件110及半導體晶片120的一表面上形成第二互連構件140。在此情況下，由於在配置半導體晶片 120時所產生的公差(tolerance)及包封體130收縮所造成的公差等，在通孔143-1a及通孔143-1b連接到連接墊122-1或通孔接墊112aP1及112aP2時，第二互連構件140的通孔143-1a及通孔143-1b與半導體晶片120的連接墊122-1或第一互連構件110的通孔接墊112aP1及通孔接墊112aP2之間的連接性會減低。半導體晶片120的連接墊122-1的水平截面積a或第一連接構件110的通孔接墊112aP1及112aP2的水平截面積b1及水平截面積b2必須被加寬以顯著地減小其公差。然而，半導體晶片120連接墊122-1的二維面積(two-dimensional area)的增加有所限制。因此，藉由使第一連接構件110的通孔接墊112aP1及通孔接墊112aP2具有相對最大的水平截面積b1及水平截面積b2，可顯著地減小各種原因所產生的公差。
類似地，在根據例示性實施例的扇出型半導體封裝100A中，連接墊122-1被曝露出的水平截面積(未以符號標示)可等於或大於與連接墊122-1接觸的第二互連構件140的通孔143-1a的連接面積(未以符號標示)。另外，形成在第一連接構件110的一表面上的重佈線層112a-1的一些通孔接墊112aP1及通孔接墊112aP2，其水平截面積b1及水平截面積b2可等於或大於與通孔接墊112aP1及通孔接墊112aP2連接的第二互連構件140的通孔143-1a的連接面積(未以符號標示)。在此情況下，類似地，可改善第二互連構件140的通孔143-1a及通孔143-1b在製程的搭配特性。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可用於維持扇出型半導體封裝100A的剛性並確保包封體130厚度的均勻性。另外，第一互連構件110可包括用於重新分佈半導體晶片120的連接墊122的重佈線層112a及重佈線層112b，因而減少第二互連構件140的層數。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可配置半導體晶片120，使得貫穿孔110與第一互連構件110以預定距離彼此間隔。半導體晶片120的側表面可被第一互連構件110環繞。然而，此形式僅為一舉例說明，並可經各式修改以具有其他形式。
第一連接構件110可包括絕緣層111。另外，第一連接構件110可包括分別配置在絕緣層111一表面及另一表面上的重佈線層112a及重佈線層112b。必要時，第一連接構件110可包括配置在貫穿孔110H孔壁上的金屬層112C。圖式中繪示出第一連接構件110包括一絕緣層111的情況，但絕緣層的數量亦可多於兩個。
絕緣層111的材料不受特定限制。舉例而言，絕緣材料可作為絕緣層的材料。在此情況下，所述絕緣材料可為：熱固性樹脂(例如：環氧樹脂)、熱塑性樹脂(例如：醯亞胺樹脂)、具有例如浸入於所述熱固性樹脂及所述熱塑性樹脂中的玻璃纖維及/或無機填料等加強材料的樹脂，例如預浸體、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4或雙馬來醯亞胺三嗪 (Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
重佈線層112a及112b可用作對連接墊122進行重新分佈。重佈線層112a及重佈線層112b中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層112a及重佈線層112b可視對應之層的設計而具有各種不同功能。舉例而言，重佈線層112a及重佈線層112b可包括接地(ground，GND)圖案、功率(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括通孔墊以及連接端子接墊等。
金屬層112C可用於阻擋半導體晶片120所產生的熱或電磁波。金屬層112C可配置於貫穿孔110H的孔壁上以環繞半導體晶片120。因此，自半導體晶片120產生的熱可有效地側向傳遞並接著向上及向下散熱。另外，電磁波可被有效阻擋。金屬層112C中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。在一些情況下，金屬層112C可連接至重佈線層112a及112b，從而作為接地(GND)圖案等使用。
半導體晶片120可為於單一晶片中整合數百至數百萬個元件或更多的數量設置的積體電路(IC)。所述積體電路可為已知 的半導體晶片，舉例而言可為應用處理器晶片，例如中央處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但不以此為限。
半導體晶片120可包括本體121、形成在本體一表面上的連接墊122以及形成在本體上並覆蓋部分連接墊122的鈍化層123。本體121可於(例如)主動晶圓的基底上形成。在此情況下，本體121的基材(basic material)可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。連接墊122可電性連接半導體晶片120至其他組件，且連接墊122材料中每一者可為導電材料，例如鋁(Al)等。連接墊122可藉由第二互連構件140及第一連接構件110等進行重新分佈。配置有連接墊122於其上的半導體晶片120的表面可為主動面，且半導體晶片120與主動面相對的表面可為非主動面。鈍化層123可用於保護本體121免於外部衝擊，且可例如為由一氧化矽(SiO)等所形成的氧化物膜(oxide film)、氮化矽(SiN)等所形成的氮化物膜(nitride film)等，或為包括氧化物層及氮化物層的雙層。另外，一氧化矽等所形成的絕緣膜等(圖中未繪示)可進一步配置於本體121與連接墊122之間或於本體121與鈍化層123之間。
包封體130可附加地用於保護第一互連構件110及/或半導體晶片120。包封體130的包覆形式不受特別限制，但形式可為包封體130環繞第一互連構件110的至少部分及/或半導體晶片 120的至少部分。舉例而言，包封體130可覆蓋第一互連構件110及半導體晶片120的上表面，且填滿半導體晶片120的貫穿孔110H壁面及側面之間的間隔。另外，包封體130亦可填充半導體晶片120的鈍化層123與第二互連構件140之間的至少一部分空間。同時，包覆體130可填充貫穿孔110H，以因此充當黏合劑並視特定材料而減少半導體晶片120的彎曲(buckling)。
可在包封體130中形成開口(圖中未繪示)，所述開口敞露形成在第一連接構件110之其他側面上的重佈線層112b之至少部分。可將重佈線層112b敞露的部分作為標誌圖案(marking pattern)。或者，個別的連接端子等可連接至重佈線層112b敞露的部分，以因而應用於堆疊封裝結構(package-on-package structure)，且表面安裝技術(SMT)組件可配置於重佈線層112b敞露的部分。
包封體130的材料不受特別限制，但可例如為絕緣材料。更詳細而言，包封體130的材料可例如為味之素構成膜(ABF)等，其包括無機填料及絕緣樹脂，但並不包括玻璃布。在此情況下，可解決例如空隙或分層的問題同時，無機填料可為已知的無機填料，且絕緣樹脂可為已知環氧樹脂等。然而無機填料及絕緣樹脂不以此為限。
第二互連構件140可用於重新分佈半導體晶片120的連接墊122至扇入區域或扇出區域。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重新分佈，且可經由 以下將端視所述功能所闡述的連接端子170而實體地連接至或電性地連接至外源。第二互連構件140可包括絕緣層141、重佈線層142以及通孔143，重佈線層142配置於絕緣層141上，通孔143貫穿絕緣層141並將各重佈線層142彼此連接。
可使用絕緣材料作為絕緣層141的材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為所述絕緣材料。在此情況下，絕緣層141可具有較小的厚度，且可更容易地達成通孔143的精細間距。當絕緣層141為多層時，個別絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界可為不明顯。
重佈線層142可用於實質地重新分佈連接墊122，且重佈線層142每一材料可為導電材料，例如：銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。視對應於重佈線層142的層的設計，重佈線層142可具有各種不同的功能。舉例而言，重佈線層142可作為接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可作為通孔墊、連接端子接墊等。視需要，表面處理層(未繪示)可進一步形成於自重佈線層142外露的部分重佈線層142。所述表面處理層(未繪示)只要為已知的相關技術即可而無特別限制，且可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑(organic solderability preservative，OSP)、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金(electroless nickel plating/substituted gold plating)、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等而形成。
通孔143可使在不同的層上所形成的重佈線層142或連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中產生電性通路。通孔143中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。導電材料可完全填充在通孔143中，或者導電材料亦可沿通孔中每一者的壁面形成。另外，各通孔143的垂直截面可具有所有此技術領域中已知的形狀，例如錐形、圓柱形等。
圖式中所繪示的情況為第二互連構件140具有一個絕緣層141、一個重佈線層142以及一個依附在絕緣層141的通孔143，但第二互連構件140不以此為限。亦即，第二互連構件140可視其設計而包括大量的絕緣層，且因而包括大量的分佈層與通孔。亦即，第二互連構件140亦可由多層形成。
若需要，則可引入保護層150，且保護層150可被配置成保護第二連接構件140不受外部物理損壞或化學損壞。保護層150可具有開口151，且開口151敞露出第二連接構件140的重佈線層142的至少部分(即，連接端子墊中的至少某些連接端子墊)。在保護層150中形成的開口151數目可為數十至數千個。。
鈍化層150的材料沒有特定限制，但可為感光絕緣材料， 例如感光成像介電(PID)樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，含無機填料及絕緣樹脂但不含玻璃布的絕緣材料可作為鈍化層150的材料，例如味之素構成膜(ABF)等。鈍化層150的表面粗糙度可較一般情況低。當所述表面粗糙度低如上述時，可改善在電路形成製程中產生的一些副作用，例如在表面上生銹、難以實施精細電路等。
必要時，凸塊下金屬層160可被導入以改善後述的連接端子170之連接可靠性，從而改善扇出型半導體封裝的可靠性。凸塊下金屬層160可形成於絕緣層141或鈍化層150的開口151上以連接至重佈線層142的敞露部分。凸塊下金屬層160可包括晶種層(seed layer)及形成於晶種層上的導體層。晶種層及導體層可包括已知的導電材料，較佳分別為無電鍍銅(electroless copper)及電解鍍銅(electrolytic copper)。晶種層可具有小於導體層厚度的厚度。
連接端子170可用於在外部物理連接或電連接扇出型半導體封裝100A。舉例而言，根據例示性實施例的扇出型半導體封裝100A可經由連接端子170直接安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為接腳(land)、球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅(Cu)柱及焊料。當連接端子170 形成為單層結構時，連接端子170可包含錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，連接端子170不以此為限。連接端子170的數目、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可設置為數十至數千的數量，但不以此為限，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。
可在扇出區域中配置連接端子170中的至少一者。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實施多個輸入/輸出(I/O)端子，且扇出型封裝可有利於3D互連。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，所述扇出型封裝可在無需單獨的板的條件下堆疊於電子裝置上。因此，扇出型封裝可製造成具有相對較小的厚度，且其可具有價格競爭力。
儘管圖式中未繪示，在第一互連構件110的貫穿孔110H中可配置多個半導體晶片，且第一互連構件110的貫穿孔110H的數目可為多個且半導體晶片可分別配置於貫穿孔中。另外，例如電容器(condenser)、感應器等單獨的被動組件可與半導體晶片一起被包覆於貫穿孔110H中。另外，表面安裝技術(SMT)組件可 安裝於鈍化層150上。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖13為沿圖12的扇出型半導體封裝的剖線II-II'獲取的平面示意圖。
圖14為說明圖12中扇出型半導體封裝的區域B的放大示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100B可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170。第一互連構件110具有貫穿孔110H；半導體晶片120配置於貫穿孔110H並具有配置於其表面上的連接墊122；包封體130包覆第一互連構件110及半導體晶片120至少部分；第二互連構件140配置於第一互連構件110及半導體晶片120上，並重新分佈連接墊122至扇出區域；鈍化層150配置於第二互連構件140上並具有被開口151以曝露至少部分第二互連構件的連接端子接墊；凸塊下金屬層160配置於鈍化層150的開口151中；而連接端子170配置於凸塊下金屬層160上。
在此情況下，半導體晶片120的連接墊122中的至少一個連接墊122-2，例如配置於其上有應力集中的扇出型半導體封裝的外部區域中的連接墊122-1，經由電性通路P2電性連接至連接端子170中的至少一個連接端子170-2，而電性通路P2依順序或 相反順序穿過第二互連構件140的通孔143-2a、第二互連構件140的重佈線層142-2a、第二互連構件140的通孔143-2b、第一互連構件110的重佈線層112a-2a、第一互連構件110的通孔113-2a、第一互連構件110的重佈線層112b-2、第一互連構件110的通孔113-2b、第一互連構件110的重佈線層112a-2b、第二互連構件140的通孔143-2c以及第二互連構件140的重佈線層142-2b。
若半導體晶片120的連接墊122中的至少一個連接墊122-2，例如配置於其上有應力集中的扇出型半導體封裝外部區域的連接墊122-2，可經由電性通路P2而電性連接至連接端子170中的至少一個連接端子170-2，而上述的電性通路P2穿過配置在第一互連構件110的一側面上的重佈線層112b-2的所有重佈線層112a-2a以及配置於第一互連構件110的另一側面上的重佈線層112b-2，在此情況下，電性通路P2的垂直截面形狀可例如為蜿蜒的形狀，且電性通路P2的方向可在一個方向與另一個方向之間交互變換，以使在扇出型半導體封裝100B安裝板上後從連接墊傳送的應力可在應力穿過電性通路P1的過程中抵銷。因此，可增加扇出型半導體封裝100B在板級可靠性(board level reliability)。
同時，形成於第一連接構件110的一側上的重佈線層112a-1的一些通孔接墊112aP1及通孔接墊112aP2的水平截面積b1及水平截面積b2可等於或大於連接墊122-2的水平截面積a。舉例而言，水平截面積之間的比值(b1/a或b2/a)可為1至2。更佳的是，比值(b1/a或b2/a)可超過1並可為2或小於2。另外， 形成於第一連接構件110一個側面上的重佈線層112a-2a及重佈線層112a-2b的一些通孔接墊112aP1及通孔接墊112aP2的水平截面積b1及水平截面積b2可等於或大於第二互連構件140的重佈線層142-1a的一些通孔接墊142P1及通孔接墊142P2的水平截面積c1及水平截面積c2。舉例而言，水平截面積之間的比值(b1/c1、b2/c1、b1/c2或b2/c2)可約為1至2。更佳的是，所述比值(b1/c1、b2/c1、b1/c2或b2/c2)可超過1並可為2或小於2。另外，連接墊122-2的水平截面積a可等於或大於第二互連構件140的重佈線層142-2a一些通孔接墊142P1及通孔接墊142P2的連接墊122-1的水平截面積c1及水平截面積c2。舉例而言，水平截面積之間的比值(a/c1或a/c2)可約為1至2。更佳的是，比值(a/c1或a/c2)可超過1並可為2或小於2。在此情況下，可改善第二互連構件140的通孔143-2a及通孔143-2b在製程的搭配特性。
詳細而言，根據另一例示性實施例的扇出型半導體封裝100B亦可藉由以下方式製造：形成第一連接構件110、在第一連接構件110中配置半導體晶片120、以包封體包覆第一連接構件110及半導體晶片120以及在第一連接構件110及半導體晶片120的一表面上形成第二互連構件140。在此情況下，由於在配置半導體晶片120時所產生的公差(tolerance)及包封體130收縮所造成的公差等，在通孔143-2a及通孔143-2b連接到連接墊122-2或者通孔接墊112aP1及通孔接墊112aP2時，第二互連構件140的通孔143-2a及通孔143-2b與半導體晶片120的連接墊122-1或第一 互連構件110的通孔接墊112aP1及112aP2之間的連接性會減低。半導體晶片120的連接墊122-2的水平截面積a或第一連接構件110的通孔接墊112aP1及通孔接墊112aP2的水平截面積b1及水平截面積b2必須被加寬以顯著地減小公差。然而，半導體晶片120連接墊122-2的二維面積(two-dimensional area)的增加有所限制。因此，藉由使第一連接構件110的通孔接墊112aP1及通孔接墊112aP2具有相對最大的水平截面積b1及水平截面積b2，可顯著地減小由各種原因產生的公差。
類似地，在根據另一例示性實施例的扇出型半導體封裝100B中，連接墊122-2被曝露出的水平截面積(未以符號標示)可等於或大於與連接墊122-2接觸的第二互連構件140的通孔143-2a的連接面積(未以符號標示)。另外，形成在第一連接構件110的一表面上的重佈線層112a-2的一些通孔接墊112aP1及通孔接墊112aP2，其水平截面積b1及水平截面積b2等於或大於與通孔接墊112aP1及通孔接墊112aP2連接的第二互連構件140通孔143-2b的連接面積(未以符號標示)。在此情況下，類似地，可改善第二互連構件140的通孔143-2a及通孔143-2b在製程的搭配特性。
同時，第一連接構件110的一側面上所形成的重佈線層112a-1的一些通孔接墊112aP1及通孔接墊112aP2的水平截面積b1及水平截面積b2可等於或大於第一連接構件110另一側面上所形成的一些連接墊122-2的通孔接墊112bP1及通孔接墊112bP2 的水平截面積b3及水平截面積b4。由於第一連接構件110的一側面上所特別形成的重佈線層112a-2的一些通孔接墊112aP1及通孔接墊112aP2與公差相關，因此可形成通孔接墊112aP1及通孔接墊112aP2以使得水平截面積b1及水平截面積b2相對大於水平截面積b3及水平截面積b4。
同時，通孔113可使形成於不同層上的重佈線層112a及重佈線層112b彼此電性連接，從而在第一互連構件110中形成電性通路。通孔113中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。導電材料可完全填充通孔113中每一者，或者導電材料可沿各個通孔的孔壁形成，與圖式中所繪示不同。另外，每一通孔113的垂直截面可為此技術領域中已知的所有形狀，例如：錐型、沙漏型以及圓柱型等。同時，儘管未繪示，當絕緣層為多層時，重佈線層可進一步形成於絕緣層之間。在此情況下，通孔亦可為多層。
除上述配置之外的其他配置的說明等與上述重疊，因此不再予以贅述。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100C可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及 連接端子170。第一互連構件110具有貫穿孔110H；半導體晶片120配置於貫穿孔110H並具有配置於其表面上的連接墊122；包封體130包覆第一互連構件110及半導體晶片120至少部分；第二互連構件140配置於第一互連構件110及半導體晶片120上並重新分佈連接墊122至扇出區域；鈍化層150配置於第二互連構件140上並具有開口151以曝露第二互連構件的連接端子接墊的至少部分；凸塊下金屬層160配置於鈍化層150的開口151中；而連接端子170配置於凸塊下金屬層160上。
第一互連構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一絕緣層111a與第二互連構件140接觸；第一重佈線層112a，與第二互連構件140接觸且嵌入第一絕緣層111a中；第二重佈線層112b配置於與嵌有第一重佈線層112a的第一絕緣層111a一表面相對的第一絕緣層111a另一表面上；第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b；而第三重佈線層112c配置於第二絕緣層111b上。在根據另一例示性實施例的扇出型半導體封裝100C中，第一互連構件110可包括大量的重佈線層112a、112b以及112c，從而進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率的下降。同時，儘管未在圖式中繪示，但第一重佈線層至第三重佈線層112a、112b以及112c可經由通孔(未繪示)穿透第一絕緣層111a及第二絕緣層111b而彼此電性連接。
第一互連構件110的第一重佈線層112a的下表面可配置在高於半導體晶片120的連接墊122的下表面的水平高度。第二互連構件140的重佈線層142與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。第一互連構件110的第二重佈線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。第一互連構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，可在半導體晶片120的主動面與非主動面之間的水平高度上配置形成於第一互連構件110中的第二重佈線層112b。第一互連構件110的第一重佈線層112a、第二重佈線層112b以及第三重佈線層112c的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，因此，視第一互連構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可具有相對較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可形成為相對較小的厚度。
半導體晶片120的至少一個連接墊122，例如配置於其上有應力集中的扇出型半導體封裝的外部區域中的連接墊122-1，可經由電性通路P3電性連接至至少一個連接端子170，而電性通路P3依順序或相反順序穿過第二互連構件140的通孔143、第二互連構件140的重佈線層142、第二互連構件140的通孔143、第一 互連構件110的第一重佈線層112a、第二互連構件140的通孔143以及第二互連構件140的重佈線層142。儘管圖式中未繪示，電性通路P3未穿過第一互連構件110的第一重佈線層112a，但亦可按照順序或相反順序穿過第一互連構件110的第一重佈線層112a、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第二重佈線層112b以及第一互連構件110的第一重佈線層112a。或者，儘管圖式中未繪示，電性通路P3未穿過第一互連構件110的第一重佈線層112a，但亦可按照順序或相反順序穿過第一互連構件110的重佈線層112a、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第二重佈線層112b、第一互連構件110的第二通孔(未繪示)、第一互連構件110的第三重佈線層112c、第一互連構件110的第二通孔(未繪示)、第一互連構件110的第二重佈線層112b、第一互連構件110的第一通孔(未繪示)以及第一互連構件110的重佈線層112a。在此情況下，類似地，可改善扇出型半導體封裝的板級可靠性。
除上述配置之外的其他配置的說明等與上述重疊，因此不再予以贅述。
圖16為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100D可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及 連接端子170。第一互連構件110具有貫穿孔110H；半導體晶片120配置於穿過孔110H並具有配置於其表面上的連接墊122；包封體包覆第一互連構件110及半導體晶片120至少部分；第二互連構件140配置於第一互連構件110及半導體晶片120上並重新分佈連接墊122至扇出區域；鈍化層150配置於第二互連構件140上並具有開口151曝露至少部分第二互連構件的連接端子接墊；凸塊下金屬層160配置於鈍化層150的開口151中；而連接端子170配置於凸塊下金屬層160上。
第一互連構件110可包括：第一絕緣層111a、第一重佈線層112a及第二重佈線層112b，分別配置於與第一絕緣層111a相對的表面上、第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a、第三重佈線層112c，配置於第二絕緣層111b上、第三絕緣層111c，配置於第二絕緣層111b上且覆蓋第二重佈線層112b以及第四重佈線層112d，配置於第三絕緣層111c上。在根據另一例示性實施例的扇出型半導體封裝100D中，第一互連構件110可包括大量的重佈線層112a、112b、112c以及112d以從而進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率下降。同時，儘管未在圖式中繪示，但第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的通孔(未繪示)而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可由例如玻璃布、無機填料及絕緣樹脂的預浸體形成，且第二絕緣層111b及第三絕緣層111c可由無機填料及絕緣樹脂的味之素構成膜(ABF)或感光性絕緣膜形成。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料不以此為限。第一互連構件110的第三重佈線層112c的下表面可低於半導體晶片120的連接墊122的下表面的水平高度而配置。第二互連構件140的重佈線層142與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二互連構件140。可在半導體晶片120的主動面與非主動面之間的水平高度上配置第一互連構件110的第一重佈線層112a及第二重佈線層112b。第一互連構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於第一互連構件110中的第一重佈線層112a及第二重佈線層112b可在半導體晶片120的主動面與非主動面之間的水平高度上而配置。第一互連構件110的第一重佈線層112a、第二重佈線層112b、第三重佈線層112c 以及第四重佈線層112d的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可形成為相對較小的厚度。
半導體晶片120的至少一個連接墊122，例如配置於其上有應力集中的扇出型半導體封裝的外部區域中的連接墊122-1，可經由電性通路P3電性連接至至少一個連接端子170，而電性通路P3依順序或相反順序穿過第二互連構件140的通孔143、第二互連構件140的重佈線層142、第二互連構件140的通孔143、第一互連構件110的第一重佈線層112a、第二互連構件140的通孔143以及第二互連構件140的重佈線層142。儘管圖式中未繪示，電性通路P4未穿過第一互連構件110的第三重佈線層112c，但亦可按照順序或相反順序穿過第一互連構件110的第一重佈線層112a、第一互連構件110的第二通孔(未繪示)、第一互連構件110的第二重佈線層112b以及第一互連構件110的第三重佈線層112c。或者，儘管圖式中未繪示，電性通路P4未穿過第一互連構件110的第三重佈線層112c，但亦可按照順序或相反順序穿過第一互連構件110的第一重佈線層112a、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第二重佈線層112b、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第一重佈線層 112a、第一互連構件110的第二重佈線層112b以及第一互連構件110的第三重佈線層112c。或者，儘管圖式中未繪示，電性通路P4未穿過第一互連構件110的第三重佈線層112c，但亦可按照順序或相反順序穿過第一互連構件110的第三重佈線層112c、第一互連構件110的第二通孔(未繪示)、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第二重佈線層112b、第一互連構件110的第三通孔(未繪示)、第一互連構件110的第四重佈線層112d、第一互連構件110的第三通孔(未繪示)、第一互連構件110的第二重佈線層112b、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第一通孔(未繪示)、第一互連構件110的第二通孔(未繪示)以及第一互連構件110的第三重佈線層112c。在此情況下，類似地，可改善扇出型半導體封裝的板級可靠性。
除上述配置之外的其他配置的說明等與上述重疊，因此不再予以贅述。
圖17及圖18分別為表格及圖表以示意性說明視半導體晶片的連接墊及連接端子之間的電性通路的熱衝擊可靠性結果(thermal impact reliability results)。
參照圖式，可理解的是，發明實例及比較實例1、2的熱衝擊可靠性結果彼此非常不同，且特定而言，在發明實例中之初始缺陷出現週期(initial defect occurrence cycle)的次數為2013，其約為五倍優於比較實例1中之初始缺陷出現週期所對應到的次 數442。另外，可理解的是，相較於比較實例2，發明實例對熱衝擊的耐受度(robust)為兩倍以上。同時，在圖式中，發明實例意指以下情況：連接墊及連接端子藉由透過第一互連構件的重佈線層的通路而彼此電性連接，所述連接墊配置於其上有應力集中的扇出型半導體封裝的區域，如根據例示性實施例的扇出型半導體封裝中所示；比較實例1意指連接墊及連接端子藉由堆疊通孔(stacked via)而彼此電性連接的情況，且比較實例2意指連接墊及連接端子藉由交錯通孔(staggered via)而彼此電性連接的情況。在此情況下，所有設計及製造的規格可彼此相同，例如在發明實例及比較實例中重佈線層通孔的尺寸(40μm)、重佈線層的絕緣層厚度以及作為連接端子等的焊球尺寸與間距。在此情況下，構成菊鏈(daisy chain)並且進行熱衝擊測試，以評估出(figure out)因應熱衝擊而產生的通孔開口傾向(via open tendency due to thermal impact)。
如上所述，可提供一種效能極佳且可改善板級可靠性的根據本揭露的扇出型半導體封裝。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。

Claims (20)

  1. 一種扇出型半導體封裝，包括：第一互連構件，具有貫穿孔；半導體晶片，配置於所述第一互連構件的所述貫穿孔中並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊；包封體，包覆所述第一互連構件的至少部分及所述半導體晶片的至少部分；第二互連構件，配置於所述第一互連構件及所述半導體晶片上；以及連接端子，配置於所述第二互連構件上，其中所述第一互連構件及所述第二互連構件各自包括電性連接至所述半導體晶片的所述連接墊的重佈線層，所述連接墊中的一者及所述連接端子中的一者藉由通過所述第一互連構件的所述重佈線層的電性通路而彼此電性連接，且其中所述電性通路至少依序通過所述連接墊、所述第二互連構件的所述重佈線層、所述第一互連構件的所述重佈線層、所述第二互連構件的所述重佈線層以及所述連接端子。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述電性通路依序通過配置於所述第一互連構件的第一表面上的所述重佈線層、貫穿所述第一互連構件的通孔、配置於所述第一互連構件的與所述第一表面相對的第二表面上的重佈線層、貫穿 所述第一互連構件的所述通孔以及配置於所述第一互連構件的所述第一表面上的所述重佈線層。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件的所述重佈線層包括通孔接墊，且所述第一互連構件的所述重佈線層的所述通孔接墊的水平截面積等於或大於所述半導體晶片的所述連接墊的水平截面積。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件及所述第二互連構件的所述重佈線層分別包括通孔接墊，且所述第一互連構件的所述重佈線層的所述通孔接墊的水平截面積等於或大於所述第二互連構件的所述重佈線層的所述通孔接墊的水平截面積。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二互連構件的所述重佈線層包括通孔接墊，且所述半導體晶片的所述連接墊的水平截面積等於或大於所述第二互連構件的所述重佈線層的所述通孔接墊的水平截面積。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包含：第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二互連構件接觸並嵌入所述第一絕緣層的第一表面中，而所述第二重佈線層配置於與所述第一絕緣層的所述第一表面相對的所述第一絕緣層的第二表面上。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中 所述第一互連構件更包含：第二絕緣層以及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第三重佈線層配置於所述第二絕緣層上。
  8. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第二互連構件的所述重佈線層及所述第一重佈線層之間的距離大於所述第二互連構件的所述重佈線層及所述連接墊之間的距離。
  9. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度大於所述第二互連構件的所述重佈線層的厚度。
  10. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面高於所述連接墊的下表面的水平高度而配置。
  11. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括第一絕緣層、分別配置於所述第一絕緣層相對表面上的第一重佈線層及第二重佈線層、配置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層以及配置於所述第二絕緣層上的第三重佈線層。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其 中所述第一互連構件更包括配置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及配置於所述第三絕緣層上的第四重佈線層。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  15. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第三重佈線層的厚度大於所述第二互連構件的所述重佈線層的厚度。
  16. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  17. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第三重佈線層的下表面低於所述連接墊的下表面的水平高度而配置。
  18. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述第一互連構件的所述連接墊的水平截面積對所述半導體晶片的所述連接墊的水平截面積比值為大於1及小於或等於2。
  19. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第一互連構件的所述連接墊的所述水平截面積對所述第二互連構件的所述重佈線層的水平截面積比值為大於1及小於或等於2。
  20. 如申請專利範圍第2項所述的扇出型半導體封裝，其 中配置於所述第一互連構件的所述第一側面及第二側面上的所述重佈線層各包括通孔接墊，且配置於所述第一互連構件的所述第一側面上的所述重佈線層的所述通孔接墊的水平截面積等於或大於配置於所述第一互連構件的所述第二側面上的所述重佈線層的水平截面積。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764120B2 (en) 2020-12-28 2023-09-19 Unimicron Technology Corp. Chip packaging structure and manufacturing method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102015910B1 (ko) * 2018-01-24 2019-10-23 삼성전자주식회사 팬-아웃 센서 패키지
KR102073295B1 (ko) 2018-06-22 2020-02-04 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
US20150115465A1 (en) * 2013-10-29 2015-04-30 Stats Chippac, Ltd. Semiconductor Device and Method of Balancing Surfaces of an Embedded PCB Unit with a Dummy Copper Pattern
US20150364394A1 (en) * 2014-06-16 2015-12-17 Stats Chippac, Ltd. Method for Building Up a Fan-Out RDL Structure with Fine Pitch Line-Width and Line-Spacing
US20160118333A1 (en) * 2014-10-24 2016-04-28 Stats Chippac, Ltd. Semiconductor Device and Method of Fabricating 3D Package with Short Cycle Time and High Yield

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
CN103703874A (zh) * 2011-07-13 2014-04-02 揖斐电株式会社 电子部件内置电路板及其制造方法
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
WO2015026344A1 (en) * 2013-08-21 2015-02-26 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
US20150115465A1 (en) * 2013-10-29 2015-04-30 Stats Chippac, Ltd. Semiconductor Device and Method of Balancing Surfaces of an Embedded PCB Unit with a Dummy Copper Pattern
US20150364394A1 (en) * 2014-06-16 2015-12-17 Stats Chippac, Ltd. Method for Building Up a Fan-Out RDL Structure with Fine Pitch Line-Width and Line-Spacing
US20160118333A1 (en) * 2014-10-24 2016-04-28 Stats Chippac, Ltd. Semiconductor Device and Method of Fabricating 3D Package with Short Cycle Time and High Yield

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764120B2 (en) 2020-12-28 2023-09-19 Unimicron Technology Corp. Chip packaging structure and manufacturing method thereof

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