TW201810574A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201810574A
TW201810574A TW106110219A TW106110219A TW201810574A TW 201810574 A TW201810574 A TW 201810574A TW 106110219 A TW106110219 A TW 106110219A TW 106110219 A TW106110219 A TW 106110219A TW 201810574 A TW201810574 A TW 201810574A
Authority
TW
Taiwan
Prior art keywords
fan
redistribution layer
semiconductor package
type semiconductor
semiconductor wafer
Prior art date
Application number
TW106110219A
Other languages
English (en)
Inventor
薛鏞津
李彰培
張珉碩
Original Assignee
三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電機股份有限公司 filed Critical 三星電機股份有限公司
Publication of TW201810574A publication Critical patent/TW201810574A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種扇出型半導體封裝，包括：具有貫穿孔的第一互連構件；半導體晶片，配置於第一互連構件的所述貫穿孔中且具有主動面及與主動面相對的非主動面，主動面上配置有連接墊；包封體，包覆第一互連構件的至少一些部分及半導體晶片的至少一些部分；以及第二互連構件，其配置於第一互連構件及半導體晶片上。第一互連構件及第二互連構件分別包括：多個電性連接至半導體晶片的連接墊的重佈線層，且半導體晶片具有凹槽，其於主動面中界定且位於半導體晶片的外緣與半導體晶片的連接墊之間。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在半導體晶片的配置區之外延伸的扇出(fan-out)型半導體封裝。
半導體晶片相關技術發展中的近期趨勢為減小半導體晶片的尺寸。因此，在封裝技術的情況中，因應對於小尺寸半導體晶片的需求快速增加，需要實現具有小尺寸而包括多個引腳的半導體封裝。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技術。此類扇出型封裝具有輕薄尺寸，且可使多個引腳藉由自配置有半導體晶片的區域向外重佈連接端子而實現。
然而，在扇出型封裝的製程中，包覆半導體晶片的包封體會滲入或流入連接墊或封裝的其他部分。
本揭露的一個樣態可提供一種扇出型半導體封裝，可防止或最小化包封體的滲出或流動，因而改善通孔(vias)的可靠性。
根據本揭露的一個樣態，可提供一種扇出型半導體封裝，其中藉由在配置有連接墊於其上的半導體晶片的主動面中形成凹槽，可最小化包封體的滲出或流動。
根據本揭露的一個樣態，扇出型半導體封裝可包括：第一互連構件，具有貫穿孔；半導體晶片，其配置於第一互連構件的貫穿孔中且包括主動面及與主動面相對的非主動面，主動面上配置有連接墊；包封體，包覆第一互連構件的至少一些部分及半導體晶片的至少一些部分；以及第二互連構件，其配置於第一互連構件及半導體晶片上，其中第一互連構件及第二互連構件分別包括多個電性連接至半導體晶片的連接墊的重佈線層，且半導體晶片具有凹槽，凹槽於主動面中界定且位於半導體晶片的外緣與半導體晶片的連接墊之間。
在下文中，將參照所附圖式闡述本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸以及類似者。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，此處所提供的例示性實施例可全部或部分與其他掲露的例示性實施例結合。舉例而言，即使未在文中明確描述，在一例示性實施例中的元件可包括於另一例示性實施例中，除非有提供相反或抵觸的描述。
如本文所使用，第一組件與第二組件的「連接」以及其任何變化包括：透過一或多個其他組件在第一組件與第一組件的間接連接以及第一組件與第二組件之間的直接連接。如本文中所使用，「電性連接」以及其任何變化參照物理性連接及物理性斷接。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況中，在不背離本發明的範疇下，第一元件可作為第二元件參照。同樣地，第二元件亦可被稱作第一元件。
在本文中，上部分、下部分、上側、下側、上表面、下表面等參照圖1至圖15所繪示的繪示性實施例。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1是繪示電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可包括主板（或母板）1010，主板1010具有與其連接的晶片相關組件1020、網路相關組件1030、電子組件1040以及類似組件。在所示的一實例中，相對於其他在主板1010外部並且透過信號線1090電性連接至主板1010的電子組件，晶片相關組件1020、網路相關組件1030以及電子組件1040可被視為裝設在主板1010上的內建組件（”on-board” components）。晶片相關組件1020、網路相關組件1030以及電子組件1040可彼此連接並且透過信號線1090連接至主板1010的其他外部組件。
晶片相關組件1020可包括記憶體晶片，例如揮發性記憶體（例如：動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如：唯讀記憶體（read only memory，ROM））、快閃記憶體或類似者；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等或類似者；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）、其組合或類似者。然而，晶片相關組件1020並不限於此，且在不背離本發明的範疇下，亦可包括其他種類的晶片相關組件。另外，雖然兩個或更多個晶片相關組件1020繪示為不連續的組件，但其可彼此結合。
網路相關組件1030可包括一個或更多個用於實施以下協定的電子組件：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族或類似者）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族或類似者）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的其他無線協定及有線協定、其組合以及類似者。然而，網路相關組件1030並不限於此，且在不背離本發明的範疇下，亦可包括各種其他無線或有線標準或協定。另外，雖然網路相關組件1030繪示為不連續的組件，但其可彼此結合，且可進一步與晶片相關組件1020結合。
電子組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）、其組合以及類似者。然而，電子組件1040並非僅限於此，且亦可包括用於各種其他目的的被動組件或類似者。另外，兩個或更多個電子組件1040可彼此結合，或者一個或多個電子組件1040可與晶片相關組件1020及/或網路相關組件1030結合。
視電子裝置1000的類型，且如上述所討論，電子裝置1000可包括在主板1010外部的電子組件。所述的電子組件例如可包括相機模組1050、天線1060、顯示裝置1070以及電池1080。雖然未繪示，其他外部電子組件可為或可包括音訊編碼解碼器（audio codec）、視訊編碼解碼器（video codec）、功率放大器、羅盤、加速計（accelerometer）、陀螺儀（gyroscope）、揚聲器、大容量儲存單元（例如：硬碟驅動機）、光碟（compact disk，CD）、驅動機（數位多功能光碟（digital versatile disk，DVD）驅動機、其組合以及類似者。應理解的是，電子裝置1000中的組件不限於此，且視應用與使用者的需求，電子組件1000可包括其他組件。
在一實例中，電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦（laptop PC）、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件、其組合以及類似者。然而，電子裝置1000不限於此，且可為或可包括其他電子裝置。
圖2是電子裝置1100實例的立體示意圖。在一實施例中，電子裝置1100可為或可包括一個或更多個上述的電子裝置1000。
參照圖2，半導體封裝可於上文所描述的電子裝置1100中使用於各種目的。舉例而言，主板1110可容納於電子裝置1000的主體1101中，如圖所示，電子裝置1000可為智慧型電話，且各種電子組件1120可物理性連接或電性連接至主板1110。然而，電子裝置1000並不限於此。另外，其他組件（例如：照相機模組1130）可容納於主體1101中，所述其他組件可物理性連接至或電性連接至主板1110，或可不非物理性連接至或不電性連接至主板1110。一些電子裝置1120可為晶片相關組件，例如應用處理器、信號處理器等。然而，電子組件1120不限於此。 半導體封裝
一般而言，可將多個不同的電路整合在半導體晶片中。半導體晶片可因外部物理性或化學性影響而受損。因此，半導體晶片可在使用於電子裝置中之前進行封裝。
此處，因為在半導體晶片及電子裝置的主板之間電性連接尺寸的差異，可能需要半導體封裝。詳細而言，半導體晶片的連接墊尺寸及半導體晶片的連接墊之間的間隔實質上小於主板的組件安裝墊（component mounting pads）的尺寸及主板的組件安裝墊之間的間隔。因此，可能難以直接在主板上安裝半導體晶片，且封裝技術可降低半導體晶片與主板之間連接尺寸的差異。
視半導體封裝的結構及其目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型半導體封裝
圖3A是扇入型半導體封裝在封裝前的剖視示意圖。圖3B是繪示於圖3A中的扇入型半導體封裝的平面圖。圖3C是圖3A與圖3B的扇入型半導體封裝在封裝後的示意性剖視圖。圖3D是繪示於圖3C中的扇入型半導體封裝的平面圖。
圖4A至圖4G繪示圖3C至圖3D中用於製造扇入型半導體封裝的製程步驟。
參照圖3A至圖3D及圖4A至圖4G，半導體晶片2220可例如為積體電路（IC），半導體晶片2220具有主體2221、連接墊2222以及保護層2223，主體2221包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）、其組合以及類似者連接墊2222形成於主體2221的一個表面上且包括例如鋁（Al）的導電材料、其組合以及類似者，保護層2223例如為氧化物膜、氮化物膜、其組合以及類似者，保護層2223形成於主體2221的一個表面上並且至少部分覆蓋連接墊2222。由於連接墊2222的尺寸相對較小，因此難以將積體電路（IC）安裝於中間階層的印刷電路板（intermediate level printed circuit board；PCB）上以及電子裝置的主板上。
因此，互連構件2240可視其尺寸在半導體晶片2220上形成，以重佈連接墊2222。圖4A繪示出圖3A中的扇入型半導體封裝。參照圖4B、圖4C以及圖4D，為了形成互連構件2240，絕緣層2241可沉積於半導體晶片2220上。更具體而言，絕緣層2241可沉積於保護層2223與連接墊2222之上方。絕緣層2241可包括絕緣材料，例如感光成像介電（photoimagable dielectric，PID）樹脂。如圖中4B及圖4C中所繪示，可接著使用微影與蝕刻方法，在絕緣層2241中形成通孔2243h。簡而言之，具有特定波長的光線2217會經過具有通孔2243之圖案形成於其中的罩幕2215而照射在絕緣層2241上。可執行蝕刻方法移除絕緣層2241，以形成通孔2243（圖4D）。
如圖4D中所繪示，佈線圖案2242可接著在絕緣層2241上以及通孔2243中形成以連接至連接墊2222。參照圖4E與圖4F，可形成保護互連構件2240的保護層2250，且可再次執行微影與蝕刻方法，以在保護層2250中形成開口2251。簡而言之，微影與蝕刻方法可包括經過包括有對應於開口2251的圖案的罩幕2219而在保護層2250上照光。接著，蝕刻保護層2250以形成開口2251且將下方的佈線圖案2242曝露。
如圖4G所繪示，凸塊下金屬層2260可沉積於開口2251中，且可獲得圖3D的扇入型半導體封裝。因此，包括有半導體晶片2220、互連構件2240、保護層2250以及凸塊下金屬層2260的扇入型半導體封裝2200可透過多個製程步驟而被製造。
如上所述，在扇入型半導體封裝中，所有的連接墊2222配置於半導體晶片2220內，所述連接墊例如可用作半導體晶片2220的輸入/輸出（input/output；I/O）端子。因此，扇入型半導體封裝可具有經改善的電子特性且可以低成本製造。因為低製造成本及經改善的電子特性，所以各種可攜帶式的電子裝置（例如：智慧型電話、媒體播放器等）包括以扇入型半導體封裝型態製造的組件。此類組件能夠有更快速的信號傳遞且具有小尺寸。
由於半導體晶片2220的連接墊2222相對小的尺寸及相鄰連接墊2222之間的小間隔（或分隔），可使用中間電路（亦指中介基板）以在電子裝置的主板（例如：圖1中的主板1010）上安裝扇入型半導體封裝。
圖5是安裝於中介基板上的扇入型半導體封裝的剖視示意圖，其中介基板安裝於電子裝置的主板上。
圖6是嵌入於中介基板中的扇入型半導體封裝的剖視示意圖，其中介基板安裝於電子裝置的主板上。
參照圖5及圖6，且延續對圖3A-3D及圖4的參考，在扇入型半導體封裝2200中，可透過中介基板2301將半導體晶片2220的連接墊2222重新分佈，且可藉由在中介基板2301上安裝扇入型半導體封裝2200而在電子裝置的主板（或母板）2500上安裝扇入型半導體封裝2200。在此情況下，可將焊球2270以及類似者藉由底部填充樹脂2280或類似者固定於半導體晶片2220。可以模製材料2290覆蓋半導體晶片2220的外表面。或者，如圖6中所繪示，為了重新分佈半導體晶片2220的連接墊2222，扇入型半導體封裝2200可嵌入於中介基板2302，且扇入型半導體封裝2200可接著安裝於電子裝置的主板2500上。
因此，具有相對小尺寸及小間隔（或分隔）的連接墊2222可連接至電子裝置的主板。 扇出型半導體封裝
圖7是繪示出扇出型半導體封裝2100的剖視示意圖。
參照圖7，扇出型半導體封裝2100可包括具有被包封體2130所保護的主體2121的半導體晶片2120。可藉由互連構件2140使半導體晶片2120的連接墊2122向外重新分佈或將連接墊2122「引出」至半導體晶片2120之外。如圖所示，保護層2150可形成或沉積於互連構件2140上，且凸塊下金屬層2160可形成或沉積於保護層2150的開口中。焊球2170可形成或沉積於凸塊下金屬層2160上。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，在扇入型半導體封裝中，所有半導體晶片的連接墊可配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，焊球的尺寸與間距（pitch）亦可減小，因而非標準化的焊球佈局(non-standardized ball layout)被使用於扇入型半導體封裝中。在另一方面，在圖7所掲露的扇出型半導體封裝中，透過形成於半導體晶片上所形成的互連構件可將半導體晶片的連接墊（I/O端子）重新分佈至半導體晶片外。因此，即使半導體晶片的尺寸減小，仍有可能在扇出型半導體封裝中使用標準化球佈局。所以，在電子裝置的主板上安裝扇出型半導體封裝可能不需要中介層（interposer），如以下所述。
圖8是安裝於電子裝置的主板2500上的扇出型半導體封裝2100的剖視示意圖。
參照圖8，可使用焊球2170或類似連接器，於電子裝置的主板2500上安裝扇出型半導體封裝2100。扇出型半導體封裝2100包括在半導體晶片2120上形成的互連構件2140，以重新分佈連接墊2122至半導體晶片2120外的扇出區域，進而使得標準化球佈局可被使用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可在不使用單獨的中介基板的條件下安裝於電子裝置的主板上，因此扇出型半導體封裝的厚度可小於使用中介基板的扇入型半導體封裝的厚度。所以，扇出型半導體封裝的尺寸可減小。另外，扇出型半導體封裝具有經改善的熱特性及電子特性，且其在行動裝置（例如：智慧型電話）中的使用可符合需求。因此，扇出型半導體封裝可以比使用印刷電路板（PCB）的一般疊層類型半導體封裝（package-on-package；POP）更為緊密（compact），且可防止彎曲。
如上述所討論，在扇出型半導體封裝中，半導體晶片安裝於電子裝置的主板上，且半導體晶片受到保護而免於外部影響。相反地，扇入型半導體封裝嵌入於安裝在電子裝置的主板上的中介基板。
以下，將參照圖9及圖10繪示，針對扇出型半導體封裝中如何防止或最小化包封體的溢出（或流動）情形以及改善通孔的可靠性進行說明。
圖9是扇出型半導體封裝100A的實例的剖視示意圖。
圖10是沿圖9所示的扇出型半導體封裝100A的剖線I-I’截取的平面示意圖。
參照圖9及圖10，根據一例示性實施例的扇出型半導體封裝100A可包括具有貫穿孔110H的第一互連構件110以及配置於第一互連構件110的貫穿孔110H中的半導體晶片120，且半導體晶片120具有其上配置有連接墊122的主動面以及面對主動面的非主動面。扇出型半導體半導體封裝100A可進一步包括包封體130、第二互連構件140以及保護層150，包封體130包覆至少部分的第一互連構件110及半導體晶片120，第二互連構件140配置於第一互連構件110及半導體晶片120上，保護層150配置於第二互連構件140上。凸塊下金屬層160配置於保護層150的開口151中，且連接端子170配置於凸塊下金屬層160上。在此情況下，半導體晶片120可具有凹槽120G，且凹槽120G形成於半導體晶片120的邊緣及位於主動面上的連接墊122之間。
一般而言，在扇出型半導體封裝中，可藉由以包封體覆蓋半導體晶片的非主動面及側面以保護半導體晶片。在包覆製程期間，包封體可能在硬化前意外地滲入或流入半導體晶片的主動面。簡略參照圖14，其為圖9與圖10的延續參考，圖14為扇出型半導體封裝的實例，其繪示出包封體流入連接墊及其他半導體晶片的組件。如圖所示，包封體130滲入配置於晶片120之主動面上的連接墊122上。因此，所形成的連接墊122可能被包封體損害。當在後續製程中形成連接至連接墊122的重佈線層112a及重佈線層112b（圖9及圖10）時，諸如通孔的開口缺陷、通孔連接性降低、電性短路等製造瑕疵會發生，進而降低通孔的可靠性。
另一方面，在根據例示性實施例的扇出型半導體晶片100A中，凹槽120G可形成於半導體晶片120的邊緣及位於半導體晶片120之主動面上的連接墊122之間。如圖10所繪示，凹槽120G可沿半導體晶片120的邊緣（或外緣）連續，並且圍繞多個連接墊122。因此，如圖10所繪示，即使包封體130流向半導體晶片120的主動面，仍可藉由凹槽120G防止包封體130流動至連接墊122上。因此，可增加通孔的可靠性。
如例示性實施例中所示，由於凹槽120G沿半導體晶片120的邊緣連續地形成，因此凹槽120G可使包封體130可能滲入或流動於主動面上的部分最小化。凹槽120G可自半導體晶片120的主動面向半導體晶片120的非主動面延伸，且具有預定的深度h。在一實例中，深度h可為半導體晶片120厚度t的三分之二。在此深度h，可增加凹槽120G防止包封體130流動至連接墊122上的效率。
將在下文中更詳細地闡述根據例示性實施例的包括於扇出型半導體封裝100A中的相應組件。
第一互連構件110可維持扇出型半導體封裝100A的剛性及維持包封體130的厚度均勻性。另外，第一互連構件110可包括用於重新分佈半導體晶片120的連接墊122的重佈線層112a及重佈線層112b，且減少第二互連構件140的層數。第一互連構件110可具有貫穿孔110H，貫穿孔110H中配置有半導體晶片120且以預定距離與第一互連構件110分隔。半導體晶片120的側表面可被第一互連構件110環繞。然而，此排列僅為舉例說明，且在不背離本發明的範疇下，第一互連構件110及晶片120的設置可不同。
第一互連構件110可包括接觸第二互連構件140的絕緣層111、接觸第二互連構件140且嵌入於絕緣層111中的第一重佈線層112a以及第二重佈線層112b，第二重佈線層112b配置於與嵌有第一重佈線層112a的絕緣層111的表面相對之絕緣層111的另一表面上。另外，第一互連構件110可包括貫穿絕緣層111並使第一重佈線層112a與第二重佈線層112b彼此電性連接的通孔113。由於第一重佈線層112a嵌入於絕緣層111中，第二互連構件140的絕緣層141a的範圍（extent）可相對恆常（constant）。第一重佈線層112a可凹陷至絕緣層111中，進而使得在絕緣層111的下表面與第一重佈線層112a的下表面之間具有台階（step）。所以，可最小化流入至第一重佈線層112a的包封體130。
絕緣層111可為或可包括絕緣材料、環氧樹脂、熱塑性樹脂，例如聚醯亞胺樹脂、熱固性樹脂，其具有增強材料例如浸漬於熱塑性樹脂與熱固性樹脂中的玻璃布或無機填料，例如，預浸體（prepreg）、味之素累積膜（Ajinomoto Build up Film；ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine；BT）或類似者。另外或替代地，亦可使用感光成像介電（PID）樹脂作為絕緣材料。
重佈線層142a及重佈線層112b可重新分佈半導體晶片120的連接墊122，且重佈線層142a及重佈線層112b中的每一者的材料可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金以及類似者。重佈線層112a及重佈線層112b可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案以及類似者。此處，信號（S）圖樣可包括資料信號、控制信號、指令信號以及類似者。另外，重佈線層112a及重佈線層112b可包括通孔墊（via pad）、連接端子墊以及類似者。
表面處理層（未繪示）可形成於被包封體130中所形成的開口131所曝露之部分重佈線層112b上。表面處理層可使用例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）、其結合以及類似技術形成。
通孔113可使形成於不同層上的重佈線層112a及重佈線層112b彼此電性連接，以於第一互連構件110中形成電性路徑（electrical path）。通孔113可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金以及類似者。通孔113中的每一者可完全填充有導電材料。或者，導電材料可沿通孔中每一者的孔壁（wall）而形成。通孔113的形狀並不限於任何特定形狀，且通孔113的形狀可為錐形（tapered）、圓柱形（cylindrical）以及類似者。
半導體晶片120可為包括整合在單一晶片中的數百至數百萬件組件的積體電路（IC）。舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器（例如：中央處理單元）、圖形處理器（例如：圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器以及類似者，但並非僅限於此。
半導體晶片120可包括主體121，其包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）、其組合以及類似者。在主體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一個可包括導電材料例如鋁（Al）或類似者。在主體121上可形成曝露出連接墊122的保護層123，且保護層123可為氧化物膜、氮化物膜或類似者、或氧化物層與氮化物層所構成的雙層。絕緣層（未繪示）等可進一步配置於晶片120所需的部分上。
包封體130可保護第一互連構件110及/或半導體晶片120。如圖所示，包封體130可覆蓋第一互連構件110及半導體晶片120的上表面，且填充於貫穿孔110H的孔壁及半導體晶片120的側面之間的空間。另外，包封體130亦可填充半導體晶片120的保護層123與第二互連構件140之間的至少一部分空間。同時，包封體130可填充貫穿孔110H以作為黏著劑並且降低半導體晶片120的彎曲情況。
包封體130可包括絕緣材料，例如熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：聚醯亞胺樹脂）、或一種樹脂（例如：ABF、FR-4、BT、PID樹脂或類似者），其具有增強材料，例如浸漬於熱固性樹脂及熱塑性樹脂中的無機填料。另外，亦可使用模製材料例如環氧模製化合物（EMC）或類似者。
第二互連構件140可被配置成對半導體晶片120的連接墊122進行重新分佈。可藉由第二互連構件140重新分佈具有數十至數百個具有不同功能的連接墊122，且視半導體晶片120的不同應用，可透過連接端子170（見下述繪示）物理性或電性連接至外部來源（external source）。第二互連構件140可包括絕緣層141a及絕緣層141b、分別配置於絕緣層141a及絕緣層141b上的重佈線層142a及重佈線層142b以及通孔143a及通孔143b，通孔143a及通孔143b分別穿透絕緣層141a及絕緣層141b且使重佈線層142a及重佈線層142b彼此連接。雖然所繪示的第二互連構件140包括兩個重佈線層142a及重佈線層142b，但在其他實施例中，第二互連構件140可包括單一層或多於兩層的重佈線層。
絕緣層141a及絕緣層141b中的每一個可包括絕緣材料。在一實例中，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為所述絕緣材料。在此情況下，絕緣層141a及絕緣層141b中的每一個可具有相對小的厚度，以使得通孔143a及通孔143b之間的較小間距（smaller pitch）相對容易達成。絕緣層141a及絕緣層141b可彼此相同或不同。絕緣層141a及絕緣層141b可彼此整合，使得絕緣層141a及絕緣層141b彼此在兩者之間的介面合併，且兩者間的不連續邊界可消失。
重佈線層142a及重佈線層142b可用以重新分佈連接墊122。重佈線層142a及重佈線層142b中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142a及重佈線層142b可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a及重佈線層142b可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，信號（S）圖樣可包括資料信號、控制信號、指令信號等。另外，重佈線層142a及重佈線層142b可包括通孔墊、連接端子墊及類似者。
必要時，表面處理層（未繪示）可進一步在從重佈線層142a及重佈線層142b曝露的重佈線層142b上形成。表面處理層可使用技術例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）或其他本技術中習知的方法形成。
通孔143a及通孔143b可使重佈線層142a、重佈線層142以及在不同層上形成的連接墊122彼此電性連接，以於扇出型半導體封裝100A中形成電性路徑。通孔143a及通孔143b分別可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金以及類似者。通孔143a及通孔143b可分別以導電材料完全填充，或者，導電材料可沿每個通孔的孔壁形成。通孔143a及通孔143b的形狀並不限於任何特定形狀，且通孔143a及通孔143b的形狀可為錐形、圓柱形以及類似者。
同時，可在高於半導體晶片120的連接墊122的下表面的水平高度上配置第一互連構件110的第一重佈線層112a的下表面。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷至絕緣層111中。
第一互連構件110的重佈線層112a及重佈線層112b的厚度可較第二互連構件140的重佈線層142a及重佈線層142b的厚度大。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此視第一互連構件110的規格，形成在第一互連構件110中的重佈線層112a及重佈線層112b可具有相對較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可相對較薄。
根據例示性實施例的扇出型半導體封裝100A可進一步包括配置於第二互連構件140上的保護層150。保護層150可用於保護第二互連構件140不受外部物理損壞或化學損壞。保護層150可具有開口151，其部分曝露第二互連構件140的重佈線層142b。每個開口151可完全或僅部分曝露重佈線層142b的表面。
保護層150的材料並無特定材料限制。在一實例中，可使用例如感光成像介電（PID）樹脂的感光性絕緣材料。或者，阻焊材料（solder resist）亦可作為保護層150使用。或者，可使用絕緣樹脂作為保護層150，絕緣樹脂不包括玻璃布但具有浸入其中的填料，例如包括無機填料及環氧樹脂的ABF或類似者。在此情況下，滿足方程式1至方程式4的材料可用於保護層150。因此，可增加扇出型半導體封裝在板層次的可靠性（board level reliability）。 方程式1：彈性係數x熱膨脹係數 ≤ 230 GPa•ppm/°C 方程式2：厚度 ≥ 10微米 方程式3：表面糙度 ≥ 1奈米 方程式4：吸水率 ≤ 1.5%
根據例示性實施例的扇出型半導體封裝100A可進一步包括凸塊下金屬層160，且凸塊下金屬層160配置於保護層150的開口151中以及被開口151所曝露的第二互連構件140的重佈線層142b上。凸塊下金屬層160可改善與連接端子170的連接可靠性（見以下繪示），以使扇出型半導體封裝100A的可靠性獲得整體的改善。凸塊下金屬層160可使用習知導電材料（例如：金屬）並藉由習知金屬化方法形成。
根據例示性實施例的扇出型半導體封裝100A可進一步包括配置於凸塊下金屬層160上的連接端子170。連接端子170可用於與扇出型半導體封裝100A（物理性或電性）外部連接。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。每個連接端子170可包括導電材料，例如焊料或類似者。然而，每個連接端子170的材料不限於此。
連接端子170中的每一者可為接墊（land）、球、引腳、其組合及類似者。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170並非僅限於此。連接端子170的數量、間隔、佈置等不受特別限制，而可視設計詳情進行充分地修改。舉例而言，依據半導體晶片120的連接墊122的數量，所設置的連接端子170的數量範圍可落在數十至數千之間，但不限於此，且連接端子170的數量可更高或更低。
連接端子170中的至少一者可配置於扇出區域中。所述扇出區為半導體晶片120的配置區以外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有實質上改善的可靠性，扇出型封裝可實作多個輸入/輸出（I/O）端子，且可有利於3D互連（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接墊柵陣列（land grid array，LGA）封裝或類似者而言，扇出型封裝可在無需單獨線路板（separate board）的條件下安裝於電子裝置上。因此，扇出型封裝可具有相對減小的厚度與相對低的成本。
雖然未在圖式中示出，可進一步在第一互連構件110的貫穿孔110H的內側壁（孔壁）上配置金屬層。亦即，半導體晶片120的側表面亦可被所述金屬層環繞。半導體晶片120產生的熱可有效地向扇出型半導體封裝100A之上或之下透過金屬層散熱，且電磁波可有效透過金屬層阻擋。
必要時，多個半導體晶片（未繪示）可配置於第一互連構件110的貫穿孔110H中。在一實例中，多個貫穿孔110H可在第一互連構件110中形成，且半導體晶片可配置於貫穿孔110H中。另外，例如電容器（condenser）、感應器等的被動組件（未繪示）可與半導體晶片一起配置於貫穿孔110H中。另外，表面安裝技術組件（未繪示）可安裝於保護層150上。
根據例示性實施例的扇出型半導體封裝100A可使用以下繪示方法步驟製造。
首先，可製備第一互連構件110。第一互連構件110可藉由以下步驟製造：在載體膜（carrier film）的表面上形成重佈線層112a，載體膜具有形成於其相對表面的金屬膜；形成覆蓋重佈線層112a的絕緣層111；以及形成通孔113，其貫穿絕緣層111以及配置於絕緣層111上的重佈線層112b。接著，形成於載體膜表面上的第一互連構件110可與載體膜分離，且貫穿孔110H可在第一互連構件110中形成。接著，可貼附黏著膜或類似者至第一互連構件110的表面，半導體晶片120可在第一互連構件110的貫穿孔110H中以向下的形式（例如：在圖9中向下的主動面）配置。接著，可藉由包封體130包封半導體晶片120。如上所討論，在包封體硬化前，半導體晶片120中的凹槽120G可使流動至半導體晶片120連接墊122上的包封體130最小化。凹槽120G可使用習知處理方法形成。舉例而言，凹槽120G可藉由以下方法形成：使用機械及/或雷射技術鑽入晶片120的主動面、使用用於拋光粒子（particles for polishing）的噴砂法、使用電漿的乾式蝕刻法、其組合等。然而，形成凹槽120G的方法不限定於任何特定方法，且在不背離本發明的範疇下，可使用任何合適的方法。
接著，可移除黏著膜，且第二互連構件140可在移除黏著膜的區域形成。第二互連構件140可藉由以下方法形成：依依序形成絕緣層141a及絕緣層141b，接著，藉由如上述的電鍍方法或類似製程，在絕緣層141a及絕緣層141b其上與其中分別形成重佈線層142a及重佈線層142b與通孔143a及通孔143b。接著，可在保護層150中形成開口151，以部分曝露第二互連構件140的重佈線層142b，且可藉由習知金屬化方法在開口151中形成凸塊下金屬層160。接著，可在凸塊下金屬層160上形成連接端子170。形成連接端子170的方法不限定於任何特定方法，且視其結構或形式，可藉由技術領域中習知的方法形成連接端子170。可藉由迴焊來固定連接端子170，且連接端子170的一些部分可嵌入於保護層150中以增強固定力，且連接端子170的其餘部分可向外曝露出，使得可靠性可增加。必要時，可形成曝露第一互連構件110的重佈線層112b的開口131，以用於標示、疊層封裝（package-on-package；POP）的連接、表面安裝技術（SMT）組件的安裝及類似者。開口131可貫穿包封體130，且可在包封體130形成之後形成。
此製程可接著包括：製備具有相對大尺寸的載體膜、透過上述製程製造多個扇出型半導體封裝100A，且接著使用切割製程從多個扇出型半導體封裝中獲得個別的扇出型半導體封裝100A，以進行大量生產。所以，可增加生產力。
圖11是沿圖9所示的扇出型半導體封裝的剖線I-I’截取的另一平面示意圖。圖11中的扇出型半導體封裝可在一些樣態與圖9及圖10中的扇出型半導體封裝100A相似，且因此可最佳理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。
參照圖11，在另一實例中，凹槽120G可包括多個不連續的（個別的或斷接的）分別沿半導體晶片120的邊緣120S1、120S2、120S3以及120S4所形成的凹槽120G1、120G2、120G3以及120G4。更詳細而言，所述多個凹槽120G1、120G2、120G3以及120G4可包括第一至第四凹槽120G1、120G2、120G3以及120G4，所述凹槽分別沿第一邊緣至第四邊緣120S1、120S2、120S3以及120S4形成，且在半導體晶片120的角落部分中或其周圍彼此斷接。如上所述，所述多個凹槽120G1、120G2、120G3以及120G4亦可最小化流動至所述多個連接墊122上的包封體130。然而，一些包封體130可能流動至未受凹槽120G保護的角落部分。
圖12是另一扇出型半導體封裝100B的剖視示意圖。扇出型半導體封裝100B可與圖9及圖10中的扇出型半導體封裝在一些樣態中相似，因此可理解為根據前述的相關參考，因此不再詳加說明相似符號所指代相似的組件。
參照圖12，根據一例示性實施例的扇出型半導體封裝100B可包括具有貫穿孔110H的第一互連構件110、半導體晶片120以及包封體130，半導體晶片120配置於貫穿孔110H中且具有其上配置有連接墊122的主動面以及與主動面相對的非主動面，包封體130包覆至少一些部分的第一互連構件110及半導體晶片120。扇入型半導體封裝100B可進一步包括配置於第一互連構件110及半導體晶片120上的第二互連構件140、配置於第二互連構件140上的保護層150、配置於保護層150的開口151中的凸塊下金屬層160以及配置於凸塊下金屬層160上的連接端子170。在此情況下，半導體晶片120可具有凹槽120G，其形成於半導體晶片120的周圍邊緣及主動面上的連接墊122之間。
第一互連構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及重佈線層112c，第一絕緣層111a與第二互連構件140接觸，第一重佈線層112a與第二互連構件140接觸且嵌入於第一絕緣層111a中，第二重佈線層112b配置於與第一重佈線層112a所嵌入的第一絕緣層111a相對的第一絕緣層111a表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，而重佈線層112c配置於第二絕緣層111b上。在扇出型半導體封裝100B中，第一互連構件110可包括數量增加的重佈線層112a、重佈線層112b以及重佈線層112c以更簡化形成第二互連構件140的製程。因此，在形成第二互連構件140時所出現的缺陷可以減少，進而可改善良率。雖然未在圖式中示出，但第一重佈線層至第三重佈線層112a、112b以及112c可經由通孔（未繪示）穿透第一絕緣層111a及第二絕緣層111b而彼此電性連接。
可在高於半導體晶片120的連接墊122的下表面的水平高度上配置第一互連構件110的第一重佈線層112a的下表面。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷至第一絕緣層111a中。
第一互連構件110的第二重佈線層112b可配置於半導體晶片120的主動面及非主動面之間。第一互連構件110可具有對應於半導體晶片120厚度的厚度。
第一互連構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可較第二互連構件140的重佈線層142a及重佈線層142b的厚度大。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此視第一互連構件110的規格，所形成的重佈線層112a、重佈線層112b及重佈線層112c可具有相對較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可相對較薄。
圖13是又另一扇出型半導體封裝100C的剖視示意圖。圖11中的扇出型半導體封裝100C可最佳理解為根據前述的圖9、圖10、圖11以及圖12相關參考，因此省略描述相似符號所指代相似的組件以及其說明。
參照圖13，根據另一例示性實施例的扇出型半導體封裝100C可包括具有貫穿孔110H的第一互連構件110、半導體晶片120、包封體130以及第二互連構件140，半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有其上配置有連接墊122的主動面以及與主動面相對的非主動面，包封體130包覆至少一些部分的第一互連構件110及半導體晶片120，第二互連構件140配置於第一互連構件110及半導體晶片120上。扇入型半導體封裝100C可進一步包括：配置於第二互連構件140上的保護層150、配置於保護層150的開口151中的凸塊下金屬層160以及配置於凸塊下金屬層160上的連接端子170。在此情況下，半導體晶片120可具有凹槽120G，其形成於半導體晶片120的周圍邊緣及主動面上的連接墊122之間。
第一互連構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第二絕緣層111b上且覆蓋第二重佈線層112b，第四重佈線層112d配置於第三絕緣層111c上。在扇出型半導體封裝100C中，第一互連構件110可包括更多數量的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，以更簡化形成第二互連構件140的製程。因此，在形成第二互連構件140時所出現的缺陷可以減少，且可改善良率。第一重佈線至第四重佈線層112a、112b、112c以及112d可經由貫穿配線（through-wirings，未繪示）貫穿第一絕緣層至第三絕緣層111a、111b以及111c而彼此電性連接。
第一絕緣層111a的厚度可較第二絕緣層111b及第三絕緣層111c的厚度大。第一絕緣層111a可為相對厚以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c以增加所形成重佈線層112c及重佈線層112d的數量。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c包括的絕緣材料不同。舉例而言，第一絕緣層111a可由例如包括玻璃布、無機填料及絕緣樹脂的預浸體形成，且第二絕緣層111b及第三絕緣層111c可由包括無機填料及絕緣樹脂的ABF或感光性絕緣膜形成。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。
可在低於半導體晶片120的連接墊122的下表面的水平高度上配置第一互連構件110的第三重佈線層112c的下表面。另外，第二互連構件140的重佈線層142與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可自第二絕緣層111b凸出，且可接觸第二互連構件140。
可在半導體晶片120的主動面與非主動面之間的水平高度上配置第一互連構件110的第一重佈線層112a及第二重佈線層112b。第一互連構件110可具有與半導體晶片120厚度相近的厚度。
第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可較第二互連構件140的重佈線層142a及重佈線層142b的厚度大。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可被形成為具有相對較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可為相對較薄。
圖15繪示扇出型半導體封裝的實例，其中包封體的滲入可被最小化。
如圖所示，當凹槽120G形成在半導體晶片120中時，若包封體130朝向有連接墊122形成於其上的半導體晶片120的主動面流動，包封體130可進入凹槽120G且不與連接墊122接觸。因此，增加通孔的可靠性。
如以上所闡述，根據例示性實施例，掲露一種扇出型半導體封裝，其中可使包封體的滲入最小化且改善通孔的可靠性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111、141a、141b、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
113、143、2143、2243‧‧‧通孔
120、2120、2220‧‧‧半導體晶片
120G‧‧‧凹槽
120G1‧‧‧第一凹槽120
120G2‧‧‧第二凹槽120
120G3‧‧‧第三凹槽120
120G4‧‧‧第四凹槽120
120S1‧‧‧第一邊緣120
120S2‧‧‧第二邊緣120
120S3‧‧‧第三邊緣120
120S4‧‧‧第四邊緣120
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧保護層
130、2130‧‧‧包封體
140‧‧‧第二互連構件
142a、142b、2142‧‧‧重佈線層
151、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2140、2240‧‧‧互連構件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2243h‧‧‧通孔
2280‧‧‧底填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵、及優點將能更明顯易懂，在所附圖式中： 圖1為電子裝置系統的實例的方塊示意圖。 圖2為電子裝置的立體示意圖。 圖3A為扇入型(fan-in)半導體封裝在封裝前的剖視示意圖。 圖3B是繪示於圖3A中的扇入型半導體封裝的平面圖。 圖3C是圖3A與圖3B的扇入型半導體封裝在封裝後的示意性剖視圖。 圖3D是繪示於圖3C中的扇入型半導體封裝的平面圖。 圖4A至圖4G繪示圖3C至圖3D中用於製造扇入型半導體封裝的製程步驟。 圖5是安裝於中介基板(interposer substrate)上的扇入型半導體封裝的剖視示意圖，其中介基板安裝於電子裝置的主板上。 圖6是嵌入於中介基板中的扇入型半導體封裝的剖視示意圖，其中介基板安裝於電子裝置的主板上。 圖7是扇出型半導體封裝的剖視示意圖。 圖8是安裝於電子裝置的主板上的扇出型半導體封裝的剖視示意圖。 圖9是扇出型半導體封裝的剖視示意圖。 圖10是沿圖9所示的扇出型半導體封裝的剖線I-I’截取的平面示意圖。 圖11是沿圖9所示的扇出型半導體封裝的剖線I-I’截取的另一平面示意圖。 圖12是另一扇出型半導體封裝的剖視示意圖。 圖13是又另一扇出型半導體封裝的剖視示意圖。 圖14繪示出扇出型半導體封裝的實例，描述包封體流入連接墊與其他半導體晶片的組件。 圖15繪示出扇出型半導體封裝的實例，其中滲入連接墊與其他半導體晶片組件的包封體可被最小化。

Claims (18)

  1. 一種扇出型半導體封裝，包括： 第一互連構件，具有貫穿孔； 半導體晶片，配置於所述第一互連構件的所述貫穿孔中且包括配置有連接墊的主動面及與所述主動面相對的非主動面； 包封體，包覆所述第一互連構件的至少一些部分及所述半導體晶片的至少一些部分； 第二互連構件，配置於所述第一互連構件及所述半導體晶片上，其中 所述第一互連構件及所述第二互連構件分別包括電性連接至所述半導體晶片的所述連接墊的多個重佈線層，且 所述半導體晶片具有凹槽，所述凹槽於所述主動面中界定且位於所述半導體晶片的外緣與所述半導體晶片的所述連接墊之間。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹槽連續地沿著所述半導體晶片的所述外緣。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹槽包括多個不連續的凹槽，每個凹槽沿著所述半導體晶片的邊緣界定。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹槽被界定為從所述半導體晶片的所述主動面向所述半導體晶片的所述非主動面延伸。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述凹槽凹陷的深度約等於所述半導體晶片三分之二的厚度。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中包封體覆蓋所述第一互連構件及所述半導體晶片的上表面，且配置於介於所述貫穿孔與所述半導體晶片之間的所述貫穿孔中。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二互連構件接觸並嵌入於所述第一絕緣層中，而所述第二重佈線層配置於與嵌有所述第一重佈線層的所述絕緣層的表面相對的所述第一絕緣層的另一表面上。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一互連構件更包括配置於所述第一絕緣層上並覆蓋所述第二重佈線層的第二絕緣層以及配置於所述第二絕緣層上的第三重佈線層。
  9. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二互連構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第二互連構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  10. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度較所述第二互連構件的所述重佈線層的厚度大。
  11. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面高於所述連接墊的下表面而配置。
  12. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第二重佈線層置於所述半導體晶片的所述主動面與所述非主動面之間。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及第二重佈線層分別配置於與所述第一絕緣層相對的表面上，所述第二絕緣層配置於所述第一絕緣層上且覆蓋所述第一重佈線層，且所述第三重佈線層配置於所述第二絕緣層上。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一互連構件更包括配置於所述第一絕緣層上並至少部分覆蓋所述第二重佈線層的第三絕緣層以及配置於所述第三絕緣層上的第四重佈線層。
  15. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度較所述第二絕緣層的厚度大。
  16. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第三重佈線層的厚度較所述第二互連構件的所述重佈線層的厚度大。
  17. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間。
  18. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第三重佈線層的下表面低於所述連接墊的下表面而配置。
TW106110219A 2016-06-23 2017-03-28 扇出型半導體封裝 TW201810574A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20160078487 2016-06-23
??10-2016-0078487 2016-06-23
??10-2016-0094307 2016-07-25
KR1020160094307A KR101973428B1 (ko) 2016-06-23 2016-07-25 팬-아웃 반도체 패키지

Publications (1)

Publication Number Publication Date
TW201810574A true TW201810574A (zh) 2018-03-16

Family

ID=61002186

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106110219A TW201810574A (zh) 2016-06-23 2017-03-28 扇出型半導體封裝

Country Status (2)

Country Link
KR (1) KR101973428B1 (zh)
TW (1) TW201810574A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680548B (zh) * 2018-10-22 2019-12-21 南亞科技股份有限公司 半導體封裝及其製備方法
CN111223822A (zh) * 2018-11-23 2020-06-02 三星电子株式会社 半导体封装件
TWI703902B (zh) * 2018-12-06 2020-09-01 欣興電子股份有限公司 內埋式晶片封裝及其製作方法與疊層封裝結構

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102570902B1 (ko) 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지
KR20210063518A (ko) 2019-11-22 2021-06-02 삼성전자주식회사 발광다이오드 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078382A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体装置とその製造方法
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101863462B1 (ko) * 2013-08-21 2018-05-31 인텔 코포레이션 범프리스 빌드업 층을 위한 범프리스 다이 패키지 인터페이스

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680548B (zh) * 2018-10-22 2019-12-21 南亞科技股份有限公司 半導體封裝及其製備方法
US10825796B2 (en) 2018-10-22 2020-11-03 Nanya Technology Corporation Semiconductor package and method for manufacturing the same
US11309282B2 (en) 2018-10-22 2022-04-19 Nanya Technology Corporation Method for manufacturing a semiconductor package having five-side protection
CN111223822A (zh) * 2018-11-23 2020-06-02 三星电子株式会社 半导体封装件
CN111223822B (zh) * 2018-11-23 2024-05-24 三星电子株式会社 半导体封装件
TWI703902B (zh) * 2018-12-06 2020-09-01 欣興電子股份有限公司 內埋式晶片封裝及其製作方法與疊層封裝結構

Also Published As

Publication number Publication date
KR101973428B1 (ko) 2019-04-29
KR20180000652A (ko) 2018-01-03

Similar Documents

Publication Publication Date Title
US10256192B2 (en) Fan-out semiconductor package
US10332843B2 (en) Fan-out semiconductor package
US11043441B2 (en) Fan-out semiconductor package
US10026703B2 (en) Fan-out semiconductor package
US10833041B2 (en) Fan-out semiconductor package
US10269721B2 (en) Fan-out semiconductor package
US10229865B2 (en) Fan-out semiconductor package
CN111048484B (zh) 半导体封装件
US10170382B2 (en) Fan-out semiconductor package
US10043772B2 (en) Fan-out semiconductor package
US10096552B2 (en) Fan-out semiconductor package
CN111199937B (zh) 半导体封装件
TW201810574A (zh) 扇出型半導體封裝
CN111146188B (zh) 半导体封装件
TW202038392A (zh) 半導體封裝
US11810848B2 (en) Fan-out semiconductor package
TW201929183A (zh) 扇出型半導體封裝
US20240014119A1 (en) Fan-out semiconductor package
TWI658553B (zh) 扇出型半導體封裝
TWI667748B (zh) 扇出型半導體封裝
TW201926611A (zh) 扇出型半導體封裝
US10403583B2 (en) Fan-out semiconductor package
US10515916B2 (en) Fan-out semiconductor package
KR102099748B1 (ko) 전자부품 패키지
CN111613602A (zh) 半导体封装件