TW201929183A - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TW201929183A
TW201929183A TW107121979A TW107121979A TW201929183A TW 201929183 A TW201929183 A TW 201929183A TW 107121979 A TW107121979 A TW 107121979A TW 107121979 A TW107121979 A TW 107121979A TW 201929183 A TW201929183 A TW 201929183A
Authority
TW
Taiwan
Prior art keywords
layer
fan
semiconductor package
item
package according
Prior art date
Application number
TW107121979A
Other languages
English (en)
Inventor
姜明杉
高永寬
李政昊
徐祥熏
薛鏞津
Original Assignee
南韓商三星電機股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電機股份有限公司 filed Critical 南韓商三星電機股份有限公司
Publication of TW201929183A publication Critical patent/TW201929183A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

一種扇出型半導體封裝包括：框架，包括絕緣層、配線層及連接通孔層，且框架具有凹陷部分及設置於凹陷部分的底表面上的終止元件層；半導體晶片，具有連接墊且設置於凹陷部分中以使非主動面設置於終止元件層上；第一金屬凸塊，設置於連接墊上；包封體，覆蓋框架、半導體晶片及第一金屬凸塊中的每一者的至少部分，且包封體填充凹陷部分的至少部分；連接構件，設置於框架上及半導體晶片的主動面上，且連接構件包括將配線層與連接墊彼此電性連接的重佈線層；以及第一阻擋結構，設置於凹陷部分的壁上以環繞半導體晶片的側表面。

Description

扇出型半導體封裝
本申請案主張2017年12月21日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0177399號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種電性連接結構可朝向半導體晶片所設置的區之外延伸的扇出型半導體封裝。
半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實作包括多個引腳（pin）的小型尺寸（compact size）半導體封裝。
扇出型半導體封裝即一種為滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可容許藉由朝半導體晶片所設置的區之外對連接端子進行重佈線而實作多個引腳。
在半導體封裝中，當電磁波可能影響半導體晶片等時，可能出現問題。因此，在半導體封裝中需要一種有效的電磁波阻擋結構。
本揭露的態樣可提供一種包括有效的電磁波阻擋結構且散熱效能提高的扇出型半導體封裝。
根據本揭露的態樣，一種扇出型半導體封裝可包括：框架，包括多個絕緣層、設置於所述多個絕緣層上的多個配線層及貫穿所述多個絕緣層且將所述多個配線層彼此電性連接的多個連接通孔層，且框架具有凹陷部分及設置於所述凹陷部分的底表面上的終止元件層；半導體晶片，設置於所述凹陷部分中且具有連接墊、主動面及與所述主動面相對的非主動面，所述主動面上設置有所述連接墊，所述非主動面設置於所述終止元件層上；第一金屬凸塊，設置於所述半導體晶片的所述連接墊上；包封體，覆蓋所述框架、所述半導體晶片及所述第一金屬凸塊中的每一者的至少部分，且包封體填充所述凹陷部分的至少部分；連接構件，設置於所述框架上及所述半導體晶片的所述主動面上，且連接構件包括將所述框架的所述多個配線層與所述半導體晶片的所述連接墊彼此電性連接的重佈線層；以及第一阻擋結構，設置於所述凹陷部分的壁上以環繞所述半導體晶片的側表面。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的一個方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」的概念包括物理連接及物理斷接。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可能並不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為繪示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如中央處理單元（central processing unit，CPU））、圖形處理器（例如圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器或多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或是可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（未示出）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型PC（laptop PC）、隨身型易網機PC（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而亦可為處理資料的任何其他電子裝置。
圖2為繪示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中，或者可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為例如所述晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為繪示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為繪示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上，並覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222在尺寸上可能為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可利用低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實作快速的訊號傳送並同時具有小型尺寸。
然而，由於在扇入型半導體封裝中所有I/O端子皆需要設置於半導體晶片內，因此扇入型半導體封裝的空間限制顯著。因此，難以將此種結構應用於具有大量I/O端子的半導體晶片或具有小型尺寸的半導體晶片。另外，由於以上所述的缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔，在此種情形中，半導體晶片的I/O端子的尺寸及半導體晶片的各I/O端子之間的間隔仍可能不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為繪示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為繪示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，I/O端子）可藉由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可利用模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（即，I/O端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為繪示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行設置。如上所述，在扇入型半導體封裝中，半導體晶片的所有I/O端子皆需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的I/O端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並朝半導體晶片之外進行設置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為繪示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實作。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適宜用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照圖式闡述根據本揭露中的例示性實施例的扇出型半導體封裝。
圖9為繪示出扇出型半導體封裝的實例的剖面示意圖。圖10為繪示出圖9的扇出型半導體封裝中的半導體晶片及阻擋結構的平面示意圖。圖11及圖12為繪示出根據經修改例示性實施例的扇出型半導體封裝的剖面示意圖。
參照圖式，根據本揭露中的例示性實施例的扇出型半導體封裝100可包括框架110、半導體晶片121、包封體131及連接構件140。框架110可具有凹陷部分110H。另外，根據例示性實施例的扇出型半導體封裝100可包括形成於凹陷部分110H的側壁上的第一阻擋結構127及形成於凹陷部分110H上的第二阻擋結構128來作為電磁波阻擋結構。第一阻擋結構127可電性連接至接地。因此，根據例示性實施例的扇出型半導體封裝100可更包括將第一阻擋結構127與第二阻擋結構128彼此連接的第三阻擋結構129。
另外，根據例示性實施例的扇出型半導體封裝100可更包括：第一鈍化層151，設置於連接構件140上且具有開口以暴露出連接構件140的重佈線層142的至少部分；第二鈍化層152，設置於框架110上且具有開口以暴露出框架110的配線層112c的至少部分；凸塊下金屬層160，設置於第一鈍化層151的開口中且電性連接至暴露出的重佈線層142；以及電性連接結構170，設置於凸塊下金屬層160上且必要時經由凸塊下金屬層160電性連接至暴露出的重佈線層142。
框架110可視特定材料而定改善扇出型半導體封裝100的剛性，且可用於確保包封體131的厚度均勻性。另外，框架110可包括配線層112a、配線層112b、配線層112c及配線層112d以及連接通孔層113a、連接通孔層113b及連接通孔層113c，且因此充當連接構件。框架110可包括設置於半導體晶片121的非主動面上的配線層112c，且配線層112c被設置成半導體晶片121的背側配線層而無需執行形成單獨的背側配線層的製程。
凹陷部分110H下方可設置金屬層126。金屬層可電性連接至接地。半導體晶片121可設置於金屬層126上。另外，金屬層126可充當用於形成凹陷部分110H的蝕刻終止層。另外，半導體晶片121的非主動面可藉由例如晶粒貼附膜（die attach film，DAF）等任何習知黏合構件125而貼附至金屬層126。凹陷部分110H可藉由噴砂製程（sandblasting process）形成。在此種情形中，凹陷部分110H可具有錐形。亦即，凹陷部分110H的壁可具有相對於金屬層126的預定斜度（gradient）。金屬層126可具有較半導體晶片121的非主動面的平面區域大的平面區域。凹陷部分110H的底表面具有較半導體晶片121的非主動面的平面區域大的平面區域。在此種情形中，對齊半導體晶片121的製程可更容易，且因此半導體晶片121的良率（yield）可提高。
半導體晶片121可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路（IC）。半導體晶片121可例如為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（例如CPU）、圖形處理器（例如GPU）、現場可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等，但並非僅限於此。
半導體晶片121可以主動晶圓為基礎而形成。在此種情形中，半導體晶片121的本體的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體上可形成各種電路。連接墊121P可將半導體晶片121電性連接至其他組件。連接墊121P中的每一者的材料可為例如鋁（Al）等的導電材料。在本體上可形成暴露出連接墊121P的鈍化層，且所述鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可在需要的位置中進一步設置絕緣層等。半導體晶片121可為裸晶粒（bare die），但必要時可進一步包括形成於半導體晶片121的主動面上的重佈線層。
半導體晶片121可包括設置於連接墊121P上且連接至連接墊121P的金屬凸塊121B。金屬凸塊121B中的每一者可由例如銅（Cu）等金屬形成或者可由焊料形成。如自以下將闡述的製程看出，根據例示性實施例的扇出型半導體封裝100可經歷研磨製程（grinding process）。在此種情形中，連接至重佈線層142的框架110的第四配線層112d的表面可與連接至重佈線層142的半導體晶片121的金屬凸塊121B中的每一者的表面設置於相同的水平高度上或者與金屬凸塊121B中的每一者的所述表面共面。在概念上，相同的水平高度或共面可包括因製程誤差而造成的細微差異。因此，將金屬凸塊121B連接至重佈線層142的連接通孔143的高度與將第四配線層112d連接至重佈線層142的連接通孔143的高度可彼此相同。在概念上，相同高度可包括因製程誤差而造成的細微差異。當如上所述之上面形成有連接構件140的表面為平坦的時，絕緣層141可形成為平坦的，且因此重佈線層142、連接通孔143等可形成為更精密。同時，在本例示性實施例中闡述一種扇出型半導體封裝100包括一個半導體晶片121的結構，但必要時亦可使用多個半導體晶片121。
框架110可包括：第一絕緣層111a；第一配線層112a與第二配線層112b，分別設置於第一絕緣層111a的彼此相對的第一表面與第二表面上；第二絕緣層111b，設置於第一絕緣層111a的第一表面上且覆蓋第一配線層112a；第三配線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第一絕緣層111a的第二表面上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c上。另外，框架110可包括：第一連接通孔層113a，貫穿第一絕緣層111a且將第一配線層112a與第二配線層112b彼此電性連接；第二連接通孔層113b，貫穿第二絕緣層111b且將第一配線層112a與第三配線層112c彼此電性連接；以及第三連接通孔層113c，貫穿第三絕緣層111c且將第二配線層112b與第四配線層112d彼此電性連接。第一配線層至第四配線層112a、112b、112c及112d可彼此電性連接，且可電性連接至半導體晶片121。凹陷部分110H可貫穿第一絕緣層111a及第三絕緣層111c，但可不貫穿第二絕緣層111b，且金屬層126可設置於第一絕緣層111a的第一表面上且利用第二絕緣層111b覆蓋。然而，根據另一例示性實施例，凹陷部分110H可貫穿另一絕緣層，例如第二絕緣層111b。
絕緣層111a、絕緣層111b及絕緣層111c中的每一者的材料可為絕緣材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體（prepreg）、味之素增層膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。當使用例如包括玻璃纖維的預浸體等具有高剛性的材料作為絕緣層111a、絕緣層111b及絕緣層111c中的每一者的材料時，框架110可用作為用於控制扇出型半導體封裝100的翹曲的支撐構件。
第一絕緣層111a具有的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為將絕緣樹脂與無機填料一起浸入玻璃纖維中的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括無機填料及絕緣樹脂的ABF或PID膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一連接通孔層113a具有的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二連接通孔層113b及第三連接通孔層113c的直徑。
配線層112a、配線層112b、配線層112c及配線層112d可對半導體晶片121的連接墊121P進行重佈線，且可與重佈線層142一起將半導體晶片121與另一晶片彼此電性連接。配線層112a、配線層112b、112c及配線層112d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、配線層112b、配線層112c及配線層112d可視對應層的設計而定執行各種功能。舉例而言，配線層112a、配線層112b、配線層112c及配線層112d可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b、配線層112c及配線層112d可包括通孔接墊、焊線接墊（wire pad）、電性連接結構接墊等。
配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142的厚度。由於框架110具有的厚度可等於或大於半導體晶片121的厚度，因此配線層配線層112a、配線層112b、配線層112c及配線層112d亦可形成為具有較大尺寸。另一方面，考量薄度，連接構件140的重佈線層142可形成為具有相對較小的尺寸。
連接通孔層113a、連接通孔層113b及連接通孔層113c可將形成於不同層上的配線層112a、配線層112b、配線層112c及配線層112d彼此電性連接，從而在框架110中形成電性通路（electrical path）。連接通孔層113a、連接通孔層113b及連接通孔層113c中的每一者的材料可為導電材料。連接通孔層113a、連接通孔層113b及連接通孔層113c中的每一者可利用導電材料完全填充，或者導電材料亦可沿著通孔孔洞中的每一者的壁形成。第一連接通孔層113a可具有圓柱形或沙漏形，且第二連接通孔層113b及第三連接通孔層113c可具有錐形。在此種情形中，第二連接通孔層113b與第三連接通孔層113c可具有相對於第一絕緣層111a方向彼此相反的錐形。
第一阻擋結構127可形成於凹陷部分110H的側壁上以環繞半導體晶片121的側表面，且可由能夠阻擋電磁波的材料（例如金屬等）形成。舉例而言，第一阻擋結構127可使用與重佈線層142、配線層112a、配線層112b、配線層112c及配線層112d等的材料相同的材料實作。可使用形成為環繞半導體晶片121的側表面的第一阻擋結構127，進而使得可有效阻擋電磁波。如圖9中所示，第一阻擋結構127可自凹陷部分110H的側壁延伸至框架110的上表面。
第二阻擋結構128可形成於凹陷部分110H上且覆蓋半導體晶片的主動面。第二阻擋結構128可由與第一阻擋結構127、重佈線層142、配線層112a、配線層112b、配線層112c及配線層112等的材料相同的材料形成，且可藉由例如製造重佈線層142的製程與重佈線層142一起製造。如圖10中所示，第二阻擋結構128可具有板形狀，且可以在半導體晶片121上實現有效的阻擋結構。在此種情形中，第二阻擋結構128可具有形成於與半導體晶片121的連接墊121P對應的區中的貫穿孔。另外，連接構件140中所包括的連接通孔143中的一些連接通孔143可形成於貫穿孔h中以將連接墊121P與重佈線層142彼此電性連接。另外，如圖所示，半導體晶片121的主動面的位於相鄰金屬凸塊121B之間的部分可被第二阻擋結構128覆蓋。第二阻擋結構128可自覆蓋第三絕緣層111c的區延伸以覆蓋凹陷部分110H的未被半導體晶片121佔用的邊緣部分以及半導體晶片121的邊緣部分。第二阻擋結構128可自覆蓋第三絕緣層111c的區延伸以覆蓋半導體晶片121的除與連接墊121P對應的區或與金屬凸塊121B對應的區以外的整個主動面，以使得由例如連接通孔143製成的電性連接部（electrical connection）能夠穿過第二阻擋結構128且亦與第二阻擋結構128電性隔離。在此種情形中，第二阻擋結構128可為積體元件（integral element）。必要時，可省略與連接至接地的金屬凸塊121B對應的貫穿孔h中的一者，且如此一來，可藉由接觸連接至接地的對應金屬凸塊121B及/或藉由接觸連接至接地的對應連接通孔而將第二阻擋結構128電性連接至接地。
第三阻擋結構129可將第一阻擋結構127與第二阻擋結構128彼此連接，且可由與第一阻擋結構127及第二阻擋結構128的材料相同的材料（例如金屬）形成。第三阻擋結構129可貫穿包封體131，且可物理連接至第一阻擋結構127及第二阻擋結構128。在連接墊121P設置於低於第四配線層112d的水平高度上的情形中，第三阻擋結構129可設置於與設置於半導體晶片121的連接墊121P上的金屬凸塊121B的上部分相同的水平高度上。在連接墊121P設置於與第四配線層112d相同的水平高度上的情形中，第三阻擋結構129可設置於與設置於半導體晶片121的連接墊121P上的金屬凸塊121B的水平高度相同的水平高度上。如圖10中所示，為實現有效的阻擋結構，與執行電性連接功能的連接通孔不同，第三阻擋結構129可具有構成閉環的環形狀。因此，可能在第三阻擋結構129附近洩漏電磁波的區可以減小，藉以與第一阻擋結構127及第二阻擋結構128一起改善總體阻擋效能。
實質上，半導體晶片121周圍的所有區皆可被以上所述的第一阻擋結構至第三阻擋結構127、128及129的電磁波阻擋材料環繞，且因此扇出型半導體封裝100的電磁波阻擋效能可改善。此外，第一阻擋結構至第三阻擋結構127、128及129可具有優異的散熱效率以有助於改善扇出型半導體封裝100的散熱效能。
包封體131可填充於凹陷部分110H中以保護框架110、半導體晶片121等。包封體131的包封形式不受特別限制，但可為包封體131環繞框架110的至少部分、半導體晶片121的至少部分等的形式。舉例而言，包封體131可覆蓋框架110以及半導體晶片121的主動面，且可填充凹陷部分110H的壁與半導體晶片121的側表面之間的空間。包封體131可填充凹陷部分110H，藉以充當黏合劑，並視特定材料而定減少半導體晶片121的彎曲（buckling）情況。
包封體131的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體131的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4、BT等。或者，亦可使用感光成像包封體（photoimagable encapsulant，PIE）樹脂作為所述絕緣材料。
連接構件140可設置於框架110的一個表面上，可電性連接至半導體晶片121，且可包括重佈線層142。舉例而言，連接構件140可對半導體晶片121的連接墊121P進行重佈線，且可將框架110的配線層112a、配線層112b、配線層112c及配線層112d電性連接至半導體晶片121的連接墊121P。半導體晶片121的數十至數百萬個具有各種功能的連接墊121P可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，設置於框架110上及半導體晶片121的主動面上；重佈線層142，設置於絕緣層141上；以及連接通孔143，貫穿絕緣層141且將連接墊121P、第四配線層112d以及重佈線層142中的每一者彼此連接。連接構件140的絕緣層、重佈線層、通孔層的數量可大於或小於圖式中所示出的數量。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如PID樹脂等感光絕緣材料作為所述絕緣材料。亦即，絕緣層141中的每一者可為感光絕緣層。當絕緣層141具有感光性質時，絕緣層141可形成為具有較小的厚度，且可更容易達成連接通孔143的精密間距。絕緣層141中的每一者可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而定彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於對連接墊121P實質上進行重佈線。重佈線層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視對應層的設計而定執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案等。
連接通孔143可將形成於不同層上的重佈線層142、連接墊121P及第四配線層112d等彼此電性連接，從而在扇出型半導體封裝100中形成電性通路。連接通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔143中的每一者可利用導電材料完全填充，或者導電材料亦可沿著連接通孔中的每一者的壁形成。另外，連接通孔143中的每一者可具有錐形等。
第一鈍化層151可保護連接構件140免受外部物理性或化學性損傷。第一鈍化層151可具有開口以暴露出連接構件140的重佈線層142的至少部分。在第一鈍化層151中形成的開口的數量可為數十至數百萬個。第一鈍化層151的材料不受特別限制。舉例而言，可使用絕緣材料作為第一鈍化層151的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4、BT等。或者，亦可使用阻焊劑（solder resist）。
第二鈍化層152可保護框架110免受外部物理性或化學性損傷。第二鈍化層152可具有開口以暴露出框架110的第三配線層112c的至少部分。在第二鈍化層152中形成的開口的數量可為數十至數百萬個。第二鈍化層152的材料不受特別限制。舉例而言，可使用絕緣材料作為第二鈍化層152的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等的核心材料中的樹脂，例如預浸體、ABF、FR-4、BT等。或者，亦可使用阻焊劑。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，藉以改善扇出型半導體封裝100的板級可靠性（board level reliability）。凸塊下金屬層160可連接至經由鈍化層151的開口而暴露出的連接構件140的重佈線層142。可藉由任何習知金屬化方法，使用任何習知導電材料（例如金屬）以在鈍化層151的開口中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可在外部物理連接或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等的導電材料形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別限定於此。電性連接結構170中的每一者可為接腳（land）、球或引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。
電性連接結構170的數量、間隔、佈置形式等不受特別限制，並可由熟習此項技術者視設計細節而定充分修改。舉例而言，電性連接結構170可根據連接墊121P的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至第一鈍化層151的一個表面上的凸塊下金屬層160的側表面，而連接可靠性可更加優異。
電性連接結構170中的至少一者可設置於扇出區中。所述扇出區指代半導體晶片121所設置的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實作多個輸入/輸出（I/O）端子，且可有利於三維內連（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
將參照圖11及圖12闡述根據經修改實例的扇出型半導體封裝。首先，在圖11的經修改實例中，第一阻擋結構127及金屬層126的形狀可被修改成使散熱特性相較於上述例示性實施例進一步改善。詳言之，第一阻擋結構127可包括自凹陷部分110H的側壁朝向框架110之內延伸的散熱部分127d。散熱部分127d可具有呈例如閉環形式等形式的環形狀且環繞半導體晶片121。散熱部分127d的層的數量可視所期望散熱效能、扇出型半導體封裝的尺寸等而增加。另外或可選地，金屬層126亦可在橫向方向上自凹陷部分110H的下表面朝向框架110之內延伸。由於半導體晶片121等所產生的熱量可藉由散熱部分127d及金屬層126在橫向方向上的延伸結構而在橫向方向上有效地耗散，因此扇出型半導體封裝的效能及穩定性可改善。
接下來，在圖12的另一經修改實例中，在金屬層126的表面中相鄰於半導體晶片121可形成凹槽T。凹槽T中可填充黏合構件125等。金屬層126的凹槽T可在加工凹陷部分110H時藉由利用噴砂製程等移除金屬層126的一些部分來形成。藉由凹槽T，半導體晶片121可具有較高的結構穩定性。
圖13至圖17是示出製造根據本揭露中的例示性實施例的扇出型半導體封裝的製程的示意圖。藉由閱讀對製造扇出型半導體封裝的製程的說明，可更清楚地理解具有以上所述結構的扇出型半導體封裝的結構特徵。
首先，參照圖13，可使用覆銅層壓板（copper clad laminate，CCL）等製備第一絕緣層111a，且可藉由任何習知鍍敷製程在第一絕緣層111a上及第一絕緣層111a中形成第一配線層112a及第二配線層112b、第一金屬層126及第一連接通孔層113a。可使用機械鑽孔（mechanical drill）、雷射鑽孔（laser drill）等形成第一連接通孔層113a的通孔孔洞。接著，可在第一絕緣層111a的相對兩表面上分別形成第二絕緣層111b與第三絕緣層111c。可藉由層壓ABF等並接著將所述ABF等硬化來形成第二絕緣層111b及第三絕緣層111c。接著，可藉由任何習知鍍敷製程在第二絕緣層111b及第三絕緣層111c上以及在第二絕緣層111b及第三絕緣層111c中分別形成第三配線層112c及第四配線層112d以及第二連接通孔層113b及第三連接通孔層113c。亦可使用機械鑽孔、雷射鑽孔等形成第二連接通孔層113b及第三連接通孔層113c的通孔孔洞。
接著，如圖14中所示，可將第二鈍化層152貼附至藉由以上所述製程而製備的框架110的第一表面，且可將包括絕緣層201及金屬層202的載體膜200（例如可拆載體膜（detachable carrier film，DCF））貼附至第二鈍化層152。接著，可將例如乾膜光阻（dry film photo-resist，DFR）等乾膜250貼附至框架110的另一表面，且可藉由噴砂製程形成貫穿第一絕緣層111a及第三絕緣層111c的凹陷部分110H。在此種情形中，金屬層126可充當蝕刻終止層。所形成的凹陷部分110H可具有錐形。接著，可移除乾膜250。
接著，如圖15中所示，可藉由濺鍍（sputtering）或鍍敷製程等在凹陷部分110H的側壁上形成第一阻擋結構127。接著，可在第一阻擋結構127上以例如閉環形式等形式形成第三阻擋結構129。在此種情形中，可將第三阻擋結構129與導電通孔143彼此一起形成。接著，可將半導體晶片121設置於凹陷部分110H中，以使非主動面貼附至金屬層126。可使用例如DAF等任何習知黏合構件125將非主動面貼附至金屬層126。同時，半導體晶片121可以在連接墊121P上形成有例如銅（Cu）柱等金屬凸塊121B的狀態下貼附。
接著，如圖16中所示，可使用包封體131包封框架110的至少部分及半導體晶片121的至少部分。可藉由層壓ABF等並接著對所述ABF等進行硬化來形成包封體131。接著，可對包封體131進行研磨，以使第四配線層112d的表面及金屬凸塊121B的表面暴露出。包封體131的上表面可藉由研磨而變平坦，且金屬凸塊121B的上表面、第三阻擋結構129的上表面等可自包封體131暴露出且彼此共面。
接著，如圖17中所示，可在包封體131上形成具有板形狀的第二阻擋結構128。在此種製程中，亦可形成重佈線層142。接著，可施加感光材料等並接著將所述感光材料等硬化來形成絕緣層141，且可藉由鍍敷製程在絕緣層141上及絕緣層141中形成重佈線層142及連接通孔143。可藉由此種製程形成連接構件140。接著，可藉由層壓ABF等並接著將所述ABF等硬化來在連接構件140上形成第一鈍化層151，且可移除載體膜200。接著，可藉由任何習知金屬化方法形成凸塊下金屬層160，且可藉由迴焊製程（reflow process）等、使用焊球等形成電性連接結構170，以獲得如圖9中所示的扇出型半導體封裝100。在藉由在加工凹陷部分110H時利用噴砂製程等移除金屬層126的一些部分來形成金屬層126的凹槽T的情形中，可獲得如圖12中所示的扇出型半導體封裝。
如上所述，根據本揭露中的例示性實施例，可實作一種包括有效的電磁波阻擋結構且散熱效能改善的扇出型半導體封裝。
儘管以上已示出並闡述例示性實施例，然而對於熟習此項技術者而言應顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變動。
100‧‧‧半導體封裝/扇出型半導體封裝
110‧‧‧框架
110H‧‧‧凹陷部分
111a‧‧‧絕緣層/第一絕緣層
111b‧‧‧絕緣層/第二絕緣層
111c‧‧‧絕緣層/第三絕緣層
112a‧‧‧配線層/第一配線層
112b‧‧‧配線層/第二配線層
112c‧‧‧配線層/第三配線層
112d‧‧‧配線層/第四配線層
113a‧‧‧連接通孔層/第一連接通孔層
113b‧‧‧連接通孔層/第二連接通孔層
113c‧‧‧連接通孔層/第三連接通孔層
121、2120、2220‧‧‧半導體晶片
121B‧‧‧金屬凸塊
121P、2122、2222‧‧‧連接墊
125‧‧‧黏合構件
126‧‧‧金屬層/第一金屬層
127‧‧‧第一阻擋結構
127d‧‧‧散熱部分
128‧‧‧第二阻擋結構
129‧‧‧第三阻擋結構
131、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
141、201、2141、2241‧‧‧絕緣層
142、2142‧‧‧重佈線層
143‧‧‧連接通孔
151‧‧‧鈍化層/第一鈍化層
152‧‧‧第二鈍化層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
200‧‧‧載體膜
202‧‧‧金屬層
250‧‧‧乾膜
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2143、2243‧‧‧通孔
2150、2223、2250‧‧‧鈍化層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
h‧‧‧貫穿孔
T‧‧‧凹槽
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他樣態、特徵及優點，在所附圖式中： 圖1為繪示出電子裝置系統的實例的方塊示意圖。 圖2為繪示出電子裝置的實例的立體示意圖。 圖3A及圖3B為繪示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為繪示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為繪示出扇入型半導體封裝安裝於中介基板（interposer substrate）上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為繪示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為繪示出扇出型半導體封裝的剖面示意圖。 圖8為繪示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。 圖9為繪示出扇出型半導體封裝的實例的剖面示意圖。 圖10為繪示出圖9的扇出型半導體封裝中的半導體晶片及阻擋結構的平面示意圖。 圖11及圖12為繪示出根據經修改例示性實施例的扇出型半導體封裝的剖面示意圖。 圖13至圖17是繪示出製造根據本揭露中的例示性實施例的扇出型半導體封裝的製程的示意圖。

Claims (24)

  1. 一種扇出型半導體封裝，包括： 框架，包括多個絕緣層、設置於所述多個絕緣層上的多個配線層及貫穿所述多個絕緣層且將所述多個配線層彼此電性連接的多個連接通孔層，且所述框架具有凹陷部分及設置於所述凹陷部分的底表面上的終止元件層； 半導體晶片，設置於所述凹陷部分中且具有連接墊、主動面及與所述主動面相對的非主動面，所述主動面上設置有所述連接墊，所述非主動面設置於所述終止元件層上； 第一金屬凸塊，設置於所述半導體晶片的所述連接墊上； 包封體，覆蓋所述框架、所述半導體晶片及所述第一金屬凸塊中的每一者的至少部分，且所述包封體填充所述凹陷部分的至少部分； 連接構件，設置於所述框架上及所述半導體晶片的所述主動面上，且所述連接構件包括重佈線層，所述重佈線層將所述框架的所述多個配線層與所述半導體晶片的所述連接墊彼此電性連接；以及 第一阻擋結構，設置於所述凹陷部分的壁上以環繞所述半導體晶片的側表面。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個配線層中的至少一者包括接地，且 所述第一阻擋結構電性連接至所述接地。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括設置於所述多個配線層中的最上配線層上的第二金屬凸塊， 其中所述第一金屬凸塊的上表面及所述第二金屬凸塊的上表面與所述包封體的上表面彼此共面。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括設置於所述凹陷部分上且覆蓋所述半導體晶片的所述主動面的至少部分的第二阻擋結構。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第二阻擋結構具有板形狀。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述第二阻擋結構具有貫穿孔，所述貫穿孔形成於與所述半導體晶片的所述連接墊對應的區中且暴露出所述第一金屬凸塊的上表面，且 所述連接構件包括連接通孔，所述連接通孔連接至經由所述貫穿孔而暴露出的所述第一金屬凸塊的所述上表面。
  7. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述第一阻擋結構自所述凹陷部分的所述壁延伸至所述框架的上表面。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，更包括將所述第一阻擋結構與所述第二阻擋結構彼此連接的第三阻擋結構， 其中所述第三阻擋結構貫穿所述包封體的至少部分，且 所述第一金屬凸塊的上表面、所述第三阻擋結構的上表面及所述包封體的上表面彼此共面。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第三阻擋結構具有構成閉環的環形狀。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一阻擋結構至所述第三阻擋結構中的每一者是由金屬形成。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一阻擋結構包括自所述凹陷部分的所述壁朝向所述框架之內延伸的散熱部分。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述散熱部分具有環形狀。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層是金屬層， 所述多個配線層中的至少一者包括接地，且 所述金屬層電性連接至所述接地。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層的藉由所述凹陷部分暴露出的區具有的厚度小於所述終止元件層的不藉由所述凹陷部分暴露出的邊緣區的厚度。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個絕緣層包括核心絕緣層、設置於所述核心絕緣層下方的一個或多個第一增層絕緣層及設置於所述核心絕緣層的上表面上的一個或多個第二增層絕緣層，且 所述核心絕緣層的厚度大於所述第一增層絕緣層及所述第二增層絕緣層中的每一者的厚度。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一增層絕緣層的數量與所述第二增層絕緣層的數量彼此相同。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述凹陷部分貫穿至少所述核心絕緣層且貫穿一個或多個所述第二增層絕緣層中的至少一者。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述多個連接通孔層包括貫穿所述第一增層絕緣層的第一連接通孔及貫穿所述第二增層絕緣層的第二連接通孔，所述第一連接通孔與所述第二連接通孔以彼此相反的方向呈錐形。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述壁呈錐形。
  20. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的所述非主動面藉由黏合構件貼附至所述終止元件層。
  21. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述終止元件層具有較所述半導體晶片的所述非主動面的平面區域大的平面區域。
  22. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹陷部分的所述底表面具有較所述半導體晶片的所述非主動面的平面區域大的平面區域。
  23. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括： 第一鈍化層，設置於所述連接構件上，且所述第一鈍化層具有暴露出所述重佈線層的至少部分的開口； 凸塊下金屬層，設置於所述第一鈍化層的所述開口中且連接至暴露出的所述重佈線層的至少部分；以及 電性連接結構，設置於所述第一鈍化層上且連接至所述凸塊下金屬層。
  24. 如申請專利範圍第23項所述的扇出型半導體封裝，更包括第二鈍化層，所述第二鈍化層設置於所述框架下方，且所述第二鈍化層具有暴露出所述多個配線層中的最下配線層的至少部分的開口。
TW107121979A 2017-12-21 2018-06-27 扇出型半導體封裝 TW201929183A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170177399A KR20190075647A (ko) 2017-12-21 2017-12-21 팬-아웃 반도체 패키지
??10-2017-0177399 2017-12-21

Publications (1)

Publication Number Publication Date
TW201929183A true TW201929183A (zh) 2019-07-16

Family

ID=66949627

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107121979A TW201929183A (zh) 2017-12-21 2018-06-27 扇出型半導體封裝

Country Status (3)

Country Link
US (1) US20190198429A1 (zh)
KR (1) KR20190075647A (zh)
TW (1) TW201929183A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741651B1 (en) * 2016-02-24 2017-08-22 Intel IP Corportaion Redistribution layer lines
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
KR20210111003A (ko) 2020-03-02 2021-09-10 삼성전자주식회사 반도체 패키지

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
EP1259103B1 (en) * 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
US6847115B2 (en) * 2001-09-06 2005-01-25 Silicon Bandwidth Inc. Packaged semiconductor device for radio frequency shielding
TWI221330B (en) * 2003-08-28 2004-09-21 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor device
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
TWI276192B (en) * 2005-10-18 2007-03-11 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
JP5188816B2 (ja) * 2005-12-16 2013-04-24 イビデン株式会社 多層プリント配線板およびその製造方法
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US8946873B2 (en) * 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces
EP2136610A4 (en) * 2008-01-25 2011-07-13 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE AND METHOD FOR THE PRODUCTION THEREOF
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
TWI418272B (zh) * 2009-08-25 2013-12-01 Samsung Electro Mech 處理核心基板之空腔的方法
US8432022B1 (en) * 2009-09-29 2013-04-30 Amkor Technology, Inc. Shielded embedded electronic component substrate fabrication method and structure
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
US8686543B2 (en) * 2011-10-28 2014-04-01 Maxim Integrated Products, Inc. 3D chip package with shielded structures
CN104241219B (zh) * 2014-08-26 2019-06-21 日月光半导体制造股份有限公司 元件嵌入式封装结构和其制造方法
US10242957B2 (en) * 2015-02-27 2019-03-26 Qualcomm Incorporated Compartment shielding in flip-chip (FC) module
US10068855B2 (en) * 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
US10410971B2 (en) * 2017-08-29 2019-09-10 Qualcomm Incorporated Thermal and electromagnetic interference shielding for die embedded in package substrate

Also Published As

Publication number Publication date
KR20190075647A (ko) 2019-07-01
US20190198429A1 (en) 2019-06-27

Similar Documents

Publication Publication Date Title
US10886192B2 (en) Semiconductor package
TWI689069B (zh) 扇出型半導體封裝
US10475748B2 (en) Fan-out semiconductor package
TWI660486B (zh) 扇出型半導體封裝
TWI674651B (zh) 扇出型半導體封裝
US11195790B2 (en) Fan-out semiconductor package
TWI772617B (zh) 扇出型半導體封裝
TWI689073B (zh) 扇出型半導體封裝
TW201917831A (zh) 扇出型半導體封裝
TW201917839A (zh) 扇出型半導體封裝
TWI771586B (zh) 半導體封裝
CN109509726B (zh) 扇出型半导体封装件
TW202023105A (zh) 天線模組
TWI702704B (zh) 扇出型半導體封裝
TW201926586A (zh) 扇出型半導體封裝
TWI702697B (zh) 半導體封裝
TWI636515B (zh) 扇出型半導體封裝以及製造扇出型半導體封裝的方法
US10580759B2 (en) Fan-out semiconductor package
TWI689051B (zh) 扇出型半導體封裝
TW201824471A (zh) 扇出型半導體封裝
US10756044B2 (en) Fan-out semiconductor package
TW201929183A (zh) 扇出型半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TW201929158A (zh) 扇出型半導體封裝
US20200168562A1 (en) Semiconductor package