TWI660486B - 扇出型半導體封裝 - Google Patents

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TWI660486B
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semiconductor wafer
hole
redistribution layer
active surface
connection
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Hyung Joon Kim
金亨俊
Jung Ho Shim
沈正虎
Dae Hyun Park
朴大賢
Han Kim
金漢
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Samsung Electro-Mechanics Co., Ltd.
南韓商三星電機股份有限公司
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Abstract

本揭露是關於一種扇出型半導體封裝，其中多個半導體晶片被堆疊與封裝，且多個半導體晶片以特殊形式配置，從而經由通孔而非焊線，電性連接至重佈線層。扇出型半導體封裝可進一步包括具有貫穿孔的連接構件，且半導體晶片中至少一者可配置於貫穿孔中。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用] 本申請案主張2016年12月16日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0172809號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種半導體扇出型封裝具有小型的尺寸，並可藉由在配置有半導體晶片的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個態樣可提供一種扇出型半導體封裝，儘管使用多個半導體晶片，扇出型半導體封裝仍可被薄化並具有改善後的效能與極佳的可靠性。
根據本揭露的一個態樣可提供一種扇出型半導體封裝，其中多個半導體晶片被堆疊與封裝，且多個半導體晶片以特殊形式配置，從而經由多個通孔而非多個焊線（wires），電性連接至重佈線層。
根據本揭露的一個態樣，扇出型半導體封裝可包括：第一連接構件，包括重佈線層；第一半導體晶片，配置於第一連接構件上，並具有主動面及與主動面相對的非主動面，主動面上有多個第一連接墊配置；第一包封體，配置於第一連接構件上，並包封第一半導體晶片的至少部分；第二半導體晶片，配置於第一包封體上，並具有主動面及與主動面相對的非主動面，主動面上有多個第二連接墊配置；以及第二包封體，配置於第一包封體上，並包封第二半導體晶片的至少部分。第一半導體晶片及第二半導體晶片的主動面面向第一連接構件，且第一連接墊及第二連接墊分別經由互不重疊的第一通孔及第二通孔而電性連接至第一連接構件的重佈線層。
根據本揭露的另一個態樣，扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；第一半導體晶片，配置於貫穿孔中，並具有主動面及與主動面相對的非主動面，主動面上有多個第一連接墊配置；第二半導體晶片，配置於第一半導體晶片的非主動面上，具有主動面及與主動面相對的非主動面，主動面上有多個第二連接墊配置；包封體，包封第一連接構件的至少部分、第一半導體晶片的至少部分以及第二半導體晶片的至少部分；以及第二連接構件，配置於第一連接構件、第一半導體晶片的主動面以及第二半導體晶片的主動面上，且第二連接構件包括重佈線層，重佈線層電性連接至第一連接墊及第二連接墊，其中第一連接墊配置於第一半導體晶片的主動面的中央部分上，第二連接墊配置於第二半導體晶片的主動面的中央部分上，且第一連接墊及第二連接墊分別經由互不重疊的第一通孔與第二通孔而電性連接至第二連接構件的重佈線層。
在下文中，將參照所附圖式說明本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，所附圖式中說明上部分、下部分、上側面、下側面、上表面、下表面等。舉例而言，第一連接構件配置在高於重佈線層的水平高度。然而，本申請專利範圍不以此為限。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此情況下，垂直截面意指沿垂直方向上的平面截取的情形，且垂直截面的實例可為圖式中所示的剖視圖。此外，水平截面指代沿水平方向上的平面截取的情形，且水平截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本發明。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為說明電子裝置系統實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置一實施例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，在本體2221的一個表面上形成且包括例如鋁（Al）等導電材料；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上，並覆蓋多個連接墊2222的至少部分。在此情況下，由於連接墊2222顯著地在尺寸上是小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，連接構件2240可視半導體晶片2220的尺寸而形成在半導體晶片2220上，以對連接墊2222進行重新分佈。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有一種封裝形式，其中所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已經發展許多安裝於智慧型電話的元件，其在具有相對較小尺寸時仍可以進行快速的訊號傳遞。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上文所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由在半導體晶片上所形成的連接部件朝向半導體晶片之外重新分佈與配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小焊球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板（PCB）的一般疊層封裝（package-on-package；POP）類型更小型的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決因彎曲現象出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格及目的等且具有扇入型半導體封裝嵌入其中。
以下將參考圖式說明扇出型半導體封裝，儘管使用多個半導體晶片，扇出型半導體封裝仍可被薄化並具有改善後的效能與極佳的可靠性。
圖9為說明扇出型半導體封裝的實例的立體示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的剖視示意圖。
參照圖式，根據本揭露例示性實施例的扇出型半導體封裝100A可包括第一連接構件110，具有貫穿孔110H；第一半導體晶片，配置於貫穿孔中，並具有主動面及與所述主動面相對的非主動面，主動面上有多個第一連接墊配置；第二半導體晶片122，與第一半導體晶片121在貫穿孔110H中並列配置，並具有主動面及與所述主動面相對的非主動面，主動面上有多個第一連接墊配置；第三半導體晶片123，配置於第一半導體晶片121的非主動面上，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有第三連接墊；第四半導體晶片124，與第三半導體晶片123並列配置在第二半導體晶片122的非主動面上，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有第四連接墊；第一包封體131，包封第一連接構件110的至少部分及第一半導體晶片121的非主動面及第二半導體晶片122的非主動面；第二包封體132，配置於第一包封體131上，並包封第三半導體晶片123的至少部分及第四半導體晶片124的至少部分；以及第二連接構件140，配置於第一連接構件110及第一半導體晶片121的主動面、第二半導體晶片122的主動面、第三半導體晶片123的主動面以及第四半導體晶片124的主動面上。第一連接構件110可包括重佈線層112a、重佈線層112b以及重佈線層112c，重佈線層112a、重佈線層112b以及重佈線層112c電性連接至第一連接墊121P、第二連接墊122P、第三連接墊123P以及第四連接墊124P。第二連接構件140可包括重佈線層142，重佈線層142電性連接至第一連接墊121P、第二連接墊122P、第三連接墊123P以及第四連接墊124P。此時，第一連接墊121P、第二連接墊122P、第三連接墊123P以及第四連接墊124P可分別配置於第一半導體晶片121的主動面之中央部分、第二半導體晶片122的主動面之中央部分、第三半導體晶片123的主動面之中央部分以及第四半導體晶片124的主動面之中央部分上。第三半導體晶片123可配置於第一半導體晶片121的非主動面上，以便與第一半導體晶片121不匹配（mismatch），使得第三連接墊123P被暴露。第四半導體晶片124可配置於第二半導體晶片122的非主動面上，以便與第二半導體晶片122不匹配，使得第四連接墊124P被暴露。第二連接構件140的重佈線層142可分別經由互不重疊的第一通孔121v、第二通孔122v、第三通孔123v以及第四通孔124v而連接至第一連接墊121P、第二連接墊122P、第三連接墊123P以及第四連接墊124P。第一通孔121v、第二通孔122v、第三通孔123v以及第四通孔124v可與第二連接構件140垂直。此處，用語「垂直」的概念包括角度約為90°以及角度完全為90°兩種情況。第三通孔123v及第四通孔124v在垂直於第二連接構件140的方向上的高度可大於第一通孔121v及第二通孔122v在垂直於第二連接構件140的方向上的高度。
同時，近年來已發展多個記憶體晶片的多級式（multiple stages）堆疊技術，以增加記憶體容量。舉例而言，如圖21與圖22左側所繪示，可將多個記憶體晶片堆疊成二級（或三級）、在中介基板上安裝被堆疊的記憶體晶片，接著使用模製材料對安裝在中介基板上的堆疊記憶體晶片進行模製（molding）以形成封裝。在此情況下，堆疊的記憶體晶片藉由焊線接合（wire bonding）而電性連接至中介基板。然而，在此結構中，由於中介基板顯著的厚度，因而在薄度（thinness）方面有所限制。另外，當以矽（silicon）為基礎製造中介基板時，需要相當大的成本。另外，當用以維持（hold）堆疊記憶體晶片之強化材料不單獨包括在內時，可能因翹曲而出現可靠性問題。另外，由於堆疊記憶體晶片藉由焊線接合而電性連接至中介基板，使得輸入端及輸出端（inputs and outputs）被重新分佈，由於訊號路徑相當長，使得訊號損失常常產生。
詳細而言，在此焊線接合方法中，為了堆疊半導體晶片，配置於半導體晶片的主動面的中央部分上的連接墊需要藉由形成重佈線層而刻意地在半導體晶片的主動面外被重新分佈。舉例而言，如圖20A中所繪示，在裸露狀態下的半導體晶片120B的主動面的中央部分上配置成一排的連接墊120P可藉由重佈線層120R的重佈線圖案120RP而被重新分佈在半導體晶片120B的主動面外。或者，如圖20B中所繪示，在裸露狀態下的半導體晶片120B的主動面的中央部分上配置成兩排的連接墊120P可藉由重佈線層120R的重佈線圖案120RP而被重新分佈在半導體晶片120B的主動面外。在任何情況下，被重新分佈的連接墊120P’可位於半導體晶片120B的主動面的兩側上。在此情況下，在有效率設計與配置半導體晶片120B方面會有所限制。舉例而言，訊號損失可因訊號路徑增加等而產生。另外，需要增加個別的重佈線層形成製程，因而降低生產力（productivity）。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，配置於扇出型半導體封裝100A的上部分的第三半導體晶片123及第四半導體晶片124以及配置於扇出型半導體封裝100A的下部分的第一半導體晶片121及第二半導體晶片122可在裸露狀態下被封裝。亦即，第一半導體晶片121的第一連接墊121P及第二半導體晶片122的第二連接墊122P可分別配置於第一半導體晶片121的主動面的中央部分上及第二半導體晶片122的主動面的中央部分上，且第三半導體晶片123的第三連接墊123P及第四半導體晶片124的第四連接墊124P可分別配置於第三半導體晶片123的主動面的中央部分上及第四半導體晶片124的主動面的中央部分上。原因在於，第三半導體晶片123及第四半導體晶片124分別配置於第一半導體晶片121及第二半導體晶片122上，且藉由引入多個包封體131及包封體132以使第三半導體晶片123及第四半導體晶片124分別與第一半導體晶片121及第二半導體晶片122不匹配，使得第三連接墊123P及第四連接墊124P分別不受第一半導體晶片121及第二半導體晶片122阻擋。在此情況下，第三半導體晶片123及第四半導體晶片124、第一半導體晶片121及第二半導體晶片122可經由通孔123v及通孔124v而連接至第二連接構件140的重佈線層142，且通孔123v及通孔124v具有導體形式（conductor form）而非經由焊線接合。如上所述，無需使用到用以重新設計半導體晶片121的連接墊121P、半導體晶片122的連接墊122P、半導體晶片123的連接墊123P以及半導體晶片124的連接墊124P之重佈線層，且基於最有效設計半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124之目的，配置於半導體晶片121、半導體晶片122、半導體晶片123以及半導體晶片124的中央部分上的連接墊121P、連接墊122P、連接墊123P以及連接墊124P可被使用於扇出型半導體封裝100A中而不需單獨被改變。
另外，在根據例示性實施例的扇出型半導體封裝100A中，具有重佈線層112a、重佈線層112b及重佈線層112c的第一連接構件110可被引入，且多個堆疊的半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124可配置於第一連接構件110的貫穿孔110H中。另外，包括重佈線層142的第二連接構件140可被形成而非引入中介基板。詳細而言，經由具有不同高度的多級式通孔121v、122v、123v以及124v而非經由焊線接合，多個堆疊的半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124可連接至第二連接構件140的重佈線層142。因此，如圖21中右側所示，重佈線（redistribution）可被分佈至不同位置，使得第二連接構件140的厚度可顯著地減小，且背面（backside）包封體的厚度或堆疊晶片的厚度亦可顯著地減小。另外，如圖22中右側所示，從堆疊的半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124到連接端子170的訊號路徑可顯著地減小，且因而減小訊號損失，使得訊號電子特性改善。另外，翹曲可經由第一連接構件110受到控制，並從而改善可靠性。
另外，在根據例示性實施例的扇出型半導體封裝100A中，第三半導體晶片123及第四半導體晶片124分別不貼附至第一半導體晶片121及第二半導體晶片122，但可分別配置於第一包封體131上，以與第一半導體晶片121及第二半導體晶片122不匹配，接著被第二包封體132所包封。因此，配置於扇出型半導體封裝100A的上部分的第三半導體晶片123及第四半導體晶片124不需要使用個別捲帶（tape）等來固定。捲帶等可省略，以使得扇出型半導體封裝100A的厚度可減小，且扇出型半導體封裝100A的成本可減小，而配置於扇出型半導體封裝100A的上部分的第三半導體晶片123及第四半導體晶片124可被個別的包封體132包封以更有效地被固定，使得扇出型半導體封裝100A的可靠性可改善。另外，在第三半導體晶片123及第四半導體晶片124直接貼附至第一半導體晶片121及第二半導體晶片122的情況下，包封製程中可能出現的問題，例如包封體被第三半導體晶片123及第四半導體晶片124阻擋，使得包封體未填充第一半導體晶片121及第二半導體晶片122之間的空間，而此問題可被避免。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可包括將半導體晶片121的連接墊121P、半導體晶片122的連接墊122P、半導體晶片123的連接墊123P及半導體晶片124的連接墊124P重新分佈的重佈線層112a、重佈線層112b及重佈線層112c，以減少第二連接構件140的層數。必要時，視特定材料，第一連接構件110可維持扇出型半導體封裝100A的剛性，並用於確保第一包封體131的厚度均勻性。另外，由於第一連接構件110，根據例示性實施例的扇出型半導體封裝100A可作為堆疊式封裝（package-on-package，POP）的一部分。第一連接構件110可具有貫穿孔110H。第一半導體晶片121及第二半導體晶片122可並列配置於貫穿孔中110H，以便以預定距離與第一連接構件110間隔。同時，圖式中繪示第一連接構件110配置於彼此相對的第一半導體晶片121的左部分及第二半導體晶片122右部分，但第一連接構件110不以此為限。亦即，第一連接構件110配置於第一半導體晶片121及第二半導體晶片122的前部與後部可被省略，以更清楚地說明扇出型半導體封裝100A的內部。亦即，第一半導體晶片121及第二半導體晶片122的多個側表面可被第一連接構件110環繞。然而，此形式僅為舉例說明，並可經各式修改以具有其他形式，且第一連接構件110可視該形式而進行另一功能。
第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c，第一絕緣層111a接觸第二連接構件140，第一重佈線層112a接觸第二連接構件140並嵌入於第一絕緣層111a中，第二重佈線層112b配置於第一絕緣層111a的表面上，所述表面與第一重佈線層112a所嵌入的第一絕緣層111a相對，第二絕緣層111b配置於第一絕緣層111a上，並覆蓋第二重佈線層112b，而重佈線層112c配置於第二絕緣層111b上。第一重佈線層至第三重佈線層112a、112b以及112c可電性連接至連接墊121P、連接墊122P、連接墊123P以及連接墊124P。第一重佈線層112a及第二重佈線層112b可經由第一通孔113a彼此電性連接，而第二重佈線層112b及第三重佈線層112c可經由第二通孔113b彼此電性連接。
由於第一重佈線層112a嵌入第一絕緣層111a中，第二連接構件140的絕緣層141的絕緣距離可為實質上恆常。由於第一連接構件110可包括數量較大的重佈線層112a、重佈線層112b及重佈線層112c，因此可簡化第二連接構件140。因此，在配置半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124之後，因形成第二連接構件140的製程中所出現的缺陷而導致的良率下降可被抑制。第一重佈線層112a可凹陷於第一絕緣層111a中，使得第一絕緣層111a的下表面及第一重佈線層112a的下表面之間可具有台階（step）。因此，當第一包封體131形成時，可防止第一包封體131的材料滲入而汙染第一重佈線層112a的現象。
第一連接構件110的重佈線層112a、重佈線層112b以及重佈線層112c的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於第一半導體晶片121的厚度及第二半導體晶片122的厚度，因此視第一連接構件110的規格，重佈線層112a、重佈線層112b及重佈線層112c可具有相對較大的尺寸。另一方面，考量薄度（thinness），第二連接構件140的重佈線層142可形成為相對較小的厚度。
絕緣層111a及絕緣層111b中每一者的材料不受特別限制。舉例而言，絕緣材料可作為絕緣層中每一者的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料浸入於例如玻璃纖維（或玻璃布、玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，感光成像介電（PID）樹脂亦可作為絕緣層111a及絕緣層111b中每一者的材料。
重佈線層112a、重佈線層112b以及重佈線層112c可用於重新分佈半導體晶片121的連接墊121P、半導體晶片122的連接墊122P、半導體晶片123的連接墊123P及半導體晶片124的連接墊124P，且重佈線層112a、重佈線層112b以及重佈線層112c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a、重佈線層112b以及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b以及重佈線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b以及重佈線層112c可包括各種不同接墊圖案等。
通孔113a及通孔113b可使形成於不同層上的重佈線層112a、重佈線層112b以及重佈線層112c彼此電性連接，以在第一連接構件110中形成電性路徑（electrical path）。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b可分別以導電材料完整填充，或者導電材料亦可沿每個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中的每一者可為相關技術中已知的所有形狀，例如錐形、圓柱形等。同時，通孔113a及通孔113b中每一者可具有上表面寬度大於下表面寬度的錐形，從而有利於形成通孔的製程。
半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124可為於單一晶片中整合的數百至數百萬個元件或更多數量的元件的積體電路（IC）。積體電路可為揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））等，但不以此為限。半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的主動面意指半導體晶片121、半導體晶片122、半導體晶片123以及半導體晶片124配置有連接墊121P、連接墊122P、連接墊123P及連接墊124P的表面，而半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的非主動面意指與所述主動面相對的表面。
半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124可以主動晶圓為基礎形成。在此情況下，半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的本體中每一者的材料之基礎材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊121P、連接墊122P、連接墊123P及連接墊124P可使半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124電性連接至其他組件。連接墊121P、連接墊122P、連接墊123P及連接墊124P中每一者的材料可為導電材料，例如鋁（Al）等。鈍化層可在本體121上形成，鈍化層暴露出連接墊121P、連接墊122P、連接墊123P及連接墊124P，且鈍化層可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。絕緣層（未繪示）等亦可進一步在需要的位置中配置。
半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124可分別經由通孔121v、通孔122v、通孔123v以及通孔124v而連接至第二連接構件140的重佈線層142。第一通孔121v及第二通孔122v不貫穿第一包封體131，但第三通孔123v及第四通孔124v可貫穿第一包封體131。第一通孔121v及第二通孔122v可不接觸第一包封體131，但第三通孔123v及第四通孔124v可接觸第一包封體131。第三通孔123v及第四通孔124v的高度可大於第一通孔121v及第二通孔122v的高度。第一通孔121v及第二通孔122v的高度可彼此實質地相同。第三通孔123v及第四通孔124v的高度可彼此實質地相同。這些通孔121v、122v、123v以及124v可具有一般通孔導體形式（via conductor form）。亦即，半導體晶片121的連接墊121P、半導體晶片122的連接墊122P、半導體晶片123的連接墊123P及半導體晶片124的連接墊124P可經由通孔121v、122v、123v以及124v連接至第二連接構件140的重佈線層142，且通孔121v、122v、123v以及124v具有通孔導體形式而非經由焊線接合。
第一半導體晶片121及第二半導體晶片122可並列配置於貫穿孔110H中，且第一半導體晶片121的至少部分及第二半導體晶片122的至少部分可被第一包封體131包封。第三半導體晶片123及第四半導體晶片124可配置於第一包封體131上，且第三半導體晶片123的至少部分及第四半導體晶片124的至少部分可被第二包封體132包封。在沿著第三半導體晶片123及第四半導體晶片124在第一包封體131上堆疊的堆疊方向上，第三半導體晶片123的至少部分及第四半導體晶片124的至少部分可與第一連接構件110重疊。亦即，第一半導體晶片121、第二半導體晶片122、第三半導體晶片123以及第四半導體晶片124可經由第一包封體131及第二包封體132而被固定與被封裝，無需使用個別的捲帶。
第一包封體131可保護第一連接構件110、第一半導體晶片121以及第二半導體晶片122。第一包封體131的包封形式不受特別限制，但形式可為第一包封體131環繞第一連接構件110的至少部分、第一半導體晶片121的至少部分及第二半導體晶片122半導體晶片120的至少部分。舉例而言，第一包封體131可覆蓋第一連接構件110的至少部分、第一半導體晶片121的非主動面及第二半導體晶片122的非主動面，且第一包封體131可填充貫穿孔110H的多個壁面與第一半導體晶片121及第二半導體晶片122的多個側表面之間的至少部分空間。同時，第一包封體131可填充貫穿孔110H，從而作為用以固定第一半導體晶片121及第二半導體晶片122的黏合劑，且視特定材料，第一包封體131可用於減小第一半導體晶片121及第二半導體晶片122的彎曲。
第一包封體131可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如注入熱固性樹脂及熱塑性樹脂浸泡的無機填料之加強材料的樹脂，例如味之素構成膜、FR-4、BT、感光絕緣介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。或者，一種將熱固性樹脂或熱塑性樹脂浸入無機填料以及/或例如玻璃纖維（或玻璃布、玻璃纖維布）等的核心材料中所製成的材料亦可作為絕緣材料使用。
第二包封體132可保護第三半導體晶片123及第四半導體晶片124。第二包封體132的包封形式不受特別限制，但形式可為第二包封體132環繞第三半導體晶片123的至少部分及第四半導體晶片124的至少部分。舉例而言，第二包封體132可覆蓋第三半導體晶片123的非主動面的至少部分及第四半導體晶片124的非主動面的至少部分，且第二包封體132可覆蓋第三半導體晶片123的多個側表面的至少部分及第四半導體晶片124的多個側表面的至少部分。第二包封體132可作為用以固定第三半導體晶片123及第四半導體晶片124的黏合劑，且視特定材料，第二包封體132可用於減小第三半導體晶片123及第四半導體晶片124的彎曲。
第二包封體132亦可包括絕緣材料。絕緣材料可為包括無機填料與絕緣樹脂的材料，例如：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有以例如熱固性樹脂及熱塑性樹脂浸泡的無機填料等加強材料的樹脂等，例如味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（epoxy molding compound，EMC）等。或者，一種將熱固性樹脂或熱塑性樹脂浸入無機填料以及/或例如玻璃纖維（或玻璃布、玻璃纖維布）等的核心材料中所製成的材料亦可作為絕緣材料使用。
第二連接構件140可用於將半導體晶片121的連接墊121P、半導體晶片122的連接墊122P、半導體晶片123的連接墊123P及半導體晶片124的連接墊124P重新分佈。可藉由第二連接構件140而將數十至數百個具有各種功能的連接墊121P、連接墊122P、連接墊123P及連接墊124P重新分佈，且可視功能經由以下將說明的連接端子170而物理連接至或電性連接至外源（external source）。第二連接構件140可包括絕緣層141、重佈線層142以及通孔143，重佈線層142配置於絕緣層141上，而通孔143貫穿絕緣層141並使重佈線層142彼此連接。在根據例示性實施例的扇出型半導體封裝100A中，第二連接構件140可包括單層，亦可包括多個層。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光特性時，可使絕緣層141形成較薄的厚度，且通孔143的精密間距可較容易達成。絕緣層141可為包括絕緣樹脂及無機填料的感光絕緣層。必要時，當絕緣層141為多個層時，絕緣層141的材料可彼此相同，亦可彼此不同。當絕緣層141為多個層時，絕緣層141可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於實質地對連接墊121P、連接墊122P、連接墊123P及連接墊124P進行重新分佈。重佈線層142中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案，例如通孔接墊、連接端子墊等。
通孔143可使在不同層上所形成的重佈線層彼此電性連接，以在扇出型半導體封裝100A中形成電性路徑。通孔143中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。導電材料可完全填充通孔143中的每一者，或導電材料亦可沿通孔中每一者的壁面形成。另外，通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可附加地用於保護第二連接構件140免受外部物理或化學損傷。鈍化層150可具有開口151以暴露第二連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口的數量可為數十至數千個。
鈍化層150的材料不受特別限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用絕緣樹脂作為鈍化層150的材料，絕緣樹脂不包括核心材料但包括填料，例如包括無機填料及環氧樹脂的味之素構成膜（ABF）。在以包括無機填料及絕緣樹脂但不包括核心材料，例如味之素構成膜（ABF）等之絕緣材料作為鈍化層150的材料之情況下，鈍化層150及樹脂層182可具有相互對稱效果並可控制翹曲分散，如此可更有效控制翹曲。當以包括無機填料及絕緣樹脂，例如味之素構成膜（ABF）等之絕緣材料作為鈍化層150的材料時，第二連接構件140的絕緣層141亦可包括無機填料及絕緣樹脂。在此情況下，鈍化層150所包括的無機填料的重量百分比可大於第二連接構件140的絕緣層141所包括的無機填料的重量百分比。在此情況下，鈍化層150可具有相對較低的熱膨脹係數（coefficient of thermal expansion，CTE），且可用以控制翹曲。
凸塊下金屬層160可另外用以改善連接端子170的連接可靠性，並改善扇出型半導體封裝100A的板級可靠性（board level reliability）。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露的第二連接構件140的重佈線層142。凸塊下金屬層160可藉由已知的金屬化方法在鈍化層150的開口151中形成，所述金屬化方法使用已知的導電材料（例如：金屬），但不以此為限。
連接端子170可另外用以外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為接腳（land）、球、引腳（pin）等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔（interval）或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋延伸至鈍化層150表面上之凸塊下金屬層160的多個側表面，且連接可靠性可為更優異。
可在扇出區域中配置連接端子170中的至少一者。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維（3D）連接。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可在無需單獨板（separate board）的條件下安裝於電子裝置上。因此，扇出型封裝可被製造成具有相對較小的厚度，並可具有價格競爭力。
同時，雖然圖中未繪示，必要時，可於貫穿孔110H的壁面上進一步配置一金屬層。金屬層可用於有效散出半導體晶片121及半導體晶片122所產生的熱。另外，金屬層亦可用於阻擋電磁波。另外，除了半導體晶片121及半導體晶片122，個別的被動組件（例如：電容器或感應器等）可進一步配置於貫穿孔110H中。除了上述的結構，可應用相關技術領域中的已知結構。
圖11A至圖11D為說明圖10中扇出型半導體封裝的製造過程實例示意圖。
參照圖11A，可製備具有貫穿孔110H的第一連接構件110。第一連接構件110可例如藉由以下步驟製備：製備具有金屬層的載體膜，金屬層在載體膜的一表面或相對的表面上形成；使用金屬層作為晶種層，形成第一重佈線層112a；形成第一絕緣層111a，第一絕緣層111a覆蓋金屬層上的第一重佈線層112a；在第一絕緣層111a上形成第二重佈線層112b；形成第二絕緣層111b，第二絕緣層111b覆蓋第一絕緣層111a上的第二重佈線層112b；在第二絕緣層111b上形成第三重佈線層112c，以形成第一連接構件110；將第一連接構件110自載體膜分離；接著移除在第一重佈線層112a上剩餘的金屬層。當金屬層被移除時，可在第一連接構件110中形成凹陷部分。藉由使用乾膜進行圖案化並藉由已知的電鍍製程填充圖案，可形成多個重佈線層112a、重佈線層112b以及重佈線層112c。藉由已知的層疊方法或施行方法（applying method）或硬化方法，可形成絕緣層111a及絕緣層111b。接著，可將黏合膜210貼附至第一連接構件110的一表面。任何可固定第一連接構件110的材料可作為黏合膜210。作為非限制性實例，可使用已知的捲帶等，而已知的捲帶實例可包括熱固性黏合捲帶以及紫外光可固化黏合捲帶等，熱固性黏合捲帶的黏性藉由熱處理弱化，紫外光可固化黏合捲帶的黏性藉由紫外光照射而弱化。接著，可將第一半導體晶片121及第二半導體晶片122配置於第一連接構件110的貫穿孔110H中。舉例而言，第一半導體晶片121及第二半導體晶片122可以面朝下形式在貫穿孔110H中的黏合膜210上配置，使得第一半導體晶片121的主動面及第二半導體晶片122的主動面附加至黏合膜210，而所述主動面上有多個第一連接墊121P及多個第二連接墊122P配置。接著，可使用第一包封體131將第一連接構件110的至少部分、第一半導體晶片121的至少部分及第二半導體晶片122的至少部分包封。第一包封體131可包封第一連接構件110的至少部分、第一半導體晶片121的非主動面及第二半導體晶片122的非主動面，且第一包封體131可填充貫穿孔110H中的至少部分空間。可藉由已知的方法形成第一包封體131。舉例而言，第一包封體131可藉由以下方法形成：將第一包封體131的前驅物（precursor）層疊，接著使前驅物硬化。或者，第一包封體131可藉由以下方法形成：施加第一包封體131的預包封體（pre-encapsulant）至黏合膜210以包封第一半導體晶片121的至少部分及第二半導體晶片122的至少部分等，並接著硬化預包封體。
接著，參照圖11B，第三半導體晶片123及第四半導體晶片124可配置於第一包封體131上。舉例而言，第三半導體晶片123及第四半導體晶片124可以面朝下的形式配置在第一包封體131上，以便分別與第一半導體晶片121及第二半導體晶片122不匹配，使得第三半導體晶片123及第四半導體晶片124的多個主動面貼附至第一包封體131，而所述主動面上有第三連接墊123P及第四連接墊124P配置。接著，黏合膜210可被剝離。剝離黏合膜的方法不受特別限制，但可為已知的方法。舉例而言，當使用黏性可藉由熱處理而弱化的熱固性黏合捲帶以及黏性可藉由紫外光照射而弱化的紫外光可固化黏合捲帶等作為黏合膜210時，黏合膜210可在對黏合膜210進行熱處理弱化黏性後被剝離，或者黏合膜210可在對黏合膜210進行紫外光照射弱化黏性後被剝離。接著，可使用第二包封體132將第三半導體晶片123的至少部分及第四半導體晶片124的至少部分包封。第二包封體132可覆蓋第三半導體晶片123的非主動面的至少部分及第四半導體晶片124的非主動面的至少部分，且第二包封體132可覆蓋第三半導體晶片123的多個側表面的至少部分及第四半導體晶片124的多個側表面的至少部分。可藉由已知的方法形成第二包封體132。舉例而言，第二包封體132可藉由以下方法形成：將第二包封體132的前驅物（precursor）層疊，接著使前驅物硬化。或者，第二包封體132可藉由以下方法形成：施加第二包封體132的預包封體（pre-encapsulant）至第一包封體131，以包封第三半導體晶片123的至少部分及第四半導體晶片124的至少部分等，並接著硬化預包封體。接著，必要時，可將可拆膜220（detachable film）貼附至第二包封體132。可拆膜220的材料等不受特別限制。
接著，參照圖11C，絕緣層141可在黏合膜210被移除的區域中形成。藉由使用絕緣材料的上述層疊方法或施行方法可形成絕緣層141。接著，可形成用於通孔143的通孔孔洞143h與用於第一通孔121v、第二通孔122v、第三通孔123v以及第四通孔124v的通孔孔洞121vh、通孔孔洞122vh、通孔孔洞123vh以及通孔孔洞124vh。可藉由曝光與顯影方法（exposure and development methods）、雷射鑽孔等形成通孔孔洞。接著，可藉由電鍍形成重佈線層142、通孔143、第一通孔121v、第二通孔122v、第三通孔123v以及第四通孔124v。電鍍製程可為相減法（subtractive process）、加成法（additive process）、半加成法（semi-additive process，SAP）、改良半加成方法（modified semi-additive process；MSAP）等，但不以此為限。第二連接構件140可經由一系列製程在第一連接構件110以及半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的多個主動面上形成。接著，必要時，可在第二連接構件140上形成鈍化層150。鈍化層150亦可藉由以下方法形成：將鈍化層150的前驅物（precursor）層疊，接著硬化前驅物；或者，施加用於形成鈍化層150的材料，接著硬化此材料等。
接著，參照圖11D，可在鈍化層150中形成開口151以暴露第二連接構件140的重佈線層142b的至少部分，且可藉由已知的金屬化方法在開口151中形成凸塊下金屬層160。接著，可在凸塊下金屬層160上形成連接端子170。形成連接端子170的方法並不特別受到限制。亦即，視結構與形式，連接端子170可藉由此技術領域中已知的方法形成。可藉由迴焊（reflow）來固定連接端子170，且連接端子170的部分可嵌入於鈍化層150中以增強固定力，且連接端子170的其餘部分可向外暴露出，使得可靠性可增加。同時，可拆膜220可在適當的製程中被移除。
同時，一系列製程可為以下製程：製備具有較大尺寸的載體膜、製造多個扇出型半導體封裝，且接著藉由切割製程（sawing process）將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝以有助於大量生產。在此情況下，生產力可為優異的。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露中例示性實施例的扇出型半導體封裝100B中，第一半導體晶片121可配置於貫穿孔110H中，且第二半導體晶片122及第三半導體晶片123可配置於第一包封體131上，以與第一半導體晶片121不匹配。第二半導體晶片122及第三半導體晶片123可並列配置。第一半導體晶片121的第一連接墊121P、第二半導體晶片122的第二連接墊122P以及第三半導體晶片123的第三連接墊123P可分別經由具有通孔導體形式的第一通孔121v、第二通孔122v以及第三通孔123v而連接至第二連接構件140的重佈線層142。第二通孔122v及第三通孔123v的高度可大於第一通孔121v的高度。如上所述，半導體晶片121、半導體晶片122及半導體晶片123的數量及配置可有各種變化。將省略與上述重複的組態與製造方法的說明。
圖13為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100C中，第一半導體晶片121及第二半導體晶片122可配置於貫穿孔110H中，且第三半導體晶片123可配置於第一包封體131上，以與第一半導體晶片121及第二半導體晶片122兩者不匹配。第一半導體晶片121的第一連接墊121P、第二半導體晶片122的第二連接墊122P以及第三半導體晶片123的第三連接墊123P可分別經由具有通孔導體形式的第一通孔121v、第二通孔122v以及第三通孔123v而連接至第二連接構件140的重佈線層142。第三通孔123v的高度可大於第一通孔121v及第二通孔122v的高度。第三通孔123v可貫穿填充於第一半導體晶片121及第二半導體晶片122之間的空間的第一包封體131。如上所述，半導體晶片121、半導體晶片122及半導體晶片123的數量及配置可有各種變化。將省略與上述重複的組態與製造方法的說明。
圖14為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100D中，第一半導體晶片至第三半導體晶片121、122及123可配置於貫穿孔110H中，第四半導體晶片124可配置於第一包封體131上以與第一半導體晶片121及第二半導體晶片122不匹配，且第五半導體晶片125可配置於第一包封體130上以與第二半導體晶片122及第三半導體晶片123不匹配。第一半導體晶片121的第一連接墊121P、第二半導體晶片122的第二連接墊122P、第三半導體晶片123的第三連接墊123P、第四半導體晶片124的第四連接墊124P以及第五半導體晶片125的第五連接墊125P可經由具有通孔導體形式的第一通孔121v、第二通孔122v、第三通孔123v、第四通孔124v以及第五通孔125v而連接至第二連接構件140的重佈線層142。第四通孔124v及第五通孔125v的高度可大於第一通孔121v、第二通孔122v以及第三通孔123v。第四通孔124v可貫穿填充於第一半導體晶片121及第二半導體晶片122之間的空間的第一包封體131。第五通孔125v可貫穿填充於第二半導體晶片122及第三半導體晶片123之間的空間的第一包封體131。如上所述，半導體晶片121、半導體晶片122、半導體晶片123、半導體晶片124以及半導體晶片125的數量及配置可有各種變化。將省略與上述重複的組態與製造方法的說明。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100E中，第一半導體晶片121及第二半導體晶片122可配置於貫穿孔110H中，第三半導體晶片123可配置於第一包封體131上以與第一半導體晶片121不匹配，第四半導體晶片124可配置於第一包封體131上以與第一半導體晶片121及第二半導體晶片122不匹配，且第五半導體晶片125可配置於第一包封體130上以與第二半導體晶片122不匹配。第一半導體晶片121的第一連接墊121P、第二半導體晶片122的第二連接墊122P、第三半導體晶片123的第三連接墊123P、第四半導體晶片124的第四連接墊124P以及第五半導體晶片125的第五連接墊125P可經由具有通孔導體形式的第一通孔121v、第二通孔122v、第三通孔123v、第四通孔124v以及第五通孔125v而連接至第二連接構件140的重佈線層142。第三通孔123v、第四通孔124v以及第五通孔125v的高度可大於第一通孔121v及第二通孔122v。第三通孔123v可貫穿填充於第一連接構件110及第一半導體晶片121之間的空間的第一包封體131。第四通孔124v可貫穿填充於第一半導體晶片121及第二半導體晶片122之間的空間的第一包封體131。第五通孔125v可貫穿填充於第二半導體晶片122及第一連接構件110之間的空間的第一包封體131。如上所述，半導體晶片121、半導體晶片122、半導體晶片123、半導體晶片124以及半導體晶片125的數量及配置可有各種變化。將省略與上述重複的組態與製造方法的說明。
圖16為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100F中，第一半導體晶片121及第二半導體晶片122可配置於貫穿孔110H中，且第三半導體晶片123可貼附至貫穿孔110H中的第一半導體晶片121的非主動面及第二半導體晶片122的非主動面。第三半導體晶片123可具有主動面，所述主動面貼附至第一半導體晶片121的非主動面及第二半導體晶片122的非主動面，且第三半導體晶片123可貼附至第一半導體晶片121及第二半導體晶片122以與第一半導體晶片121及第二半導體晶片122不匹配，使得第三半導體晶片123的第三連接墊123P可連接至第二連接構件140的重佈線層142。可使用黏合構件180進行貼附。此處，黏合構件180不受特別限制，但黏合構件180可為使第三半導體晶片123貼附至第一半導體晶片121及第二半導體晶片122之材料，例如已知的捲帶、黏合劑等。第一包封體131可包封第一半導體晶片至第三半導體晶片121、122以及123的至少部分。可省略第二包封體132。第一半導體晶片121的第一連接墊121P、第二半導體晶片122的第二連接墊122P以及第三半導體晶片123的第三連接墊123P可分別經由具有通孔導體形式的第一通孔121v、第二通孔122v以及第三通孔123v而連接至第二連接構件140的重佈線層142。第三通孔123v的高度可大於第一通孔121v及第二通孔122v的高度。第三通孔123v可貫穿填充於第一半導體晶片121及第二半導體晶片122之間的空間的第一包封體131。如上所述，半導體晶片121、半導體晶片122及半導體晶片123的數量及配置可有各種變化。將省略與上述重複的組態與製造方法的說明。同時，上述扇出型半導體封裝100F的結構特性可與上述扇出型半導體封裝100A至扇出型半導體封裝100E適當地組合。
圖17為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100G中，第三通孔123v可包括連接至第三連接墊123P的金屬柱123v1以及連接至第二連接構件140的重佈線層142的通孔導體123v2，而第四通孔124v可包括連接至第四連接墊124P的金屬柱124v1以及連接至第二連接構件140的重佈線層142的通孔導體124v2。金屬柱123v1及金屬柱124v1可嵌入第一包封體131中，且金屬柱123v1及金屬柱124v1的高度可大於第一半導體晶片121及第二半導體晶片122的厚度。通孔導體123v2及通孔導體124v2可貫穿第二連接構件140的絕緣層141，且通孔導體123v2及通孔導體124v2的高度可等於或小於第一通孔121v及第二通孔122v。金屬柱123v1以及金屬柱124v1可分別與通孔導體123v2以及通孔導體124v2彼此連接。可在第一包封體131形成之前，形成金屬柱123v1及金屬柱124v1。金屬柱123v1及金屬柱124v1可例如為銅柱（copper posts），但不以此為限。將省略與上述重複的組態與製造方法的說明。同時，上述扇出型半導體封裝100G的結構特性可與上述扇出型半導體封裝100A至扇出型半導體封裝100F適當地組合。
圖18為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露例示性實施例的扇出型半導體封裝100H中，第三通孔123v可包括連接至第三連接墊123P的金屬柱123v1以及連接至第二連接構件140的重佈線層142的通孔導體123v2，而第四通孔124v可包括連接至第四連接墊124P的金屬柱124v1以及連接至第二連接構件140的重佈線層142的通孔導體124v2，與圖17中所繪示的扇出型半導體封裝100G相似。然而，個別的金屬柱123v1及金屬柱124v1可嵌入第一包封體131中，且金屬柱123v1及金屬柱124v1的高度可小於第一半導體晶片121及第二半導體晶片122的厚度。因此，與金屬柱123v1及金屬柱124v1接觸的通孔導體123v2及通孔導體124v2可貫穿第二連接構件140的絕緣層141，亦可貫穿第一包封體131。亦即，通孔導體123v2及通孔導體124v2的高度可大於第一通孔121v及第二通孔122v。將省略與上述重複的組態與製造方法的說明。同時，上述扇出型半導體封裝100H的結構特性可與上述扇出型半導體封裝100A至扇出型半導體封裝100G適當地組合。
圖19為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，在根據本揭露另一實例的扇出型半導體封裝100I中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d，第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上，第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第二絕緣層111b上並覆蓋第二重佈線層112b，第四重佈線層112d配置於第三絕緣層111c上，與圖9中所繪示的扇出型半導體封裝100A不同。由於第一連接構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可藉由貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a所包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可為包括核心材料、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，第一通孔113a的直徑可大於第二通孔113b及第三通孔113c的直徑。
第一連接構件110的第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片121及半導體晶片122的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有較大的尺寸。另一方面，第二連接構件140的重佈線層142可形成相對較小的厚度。
將省略與上述重複的組態與製造方法的說明。同時，上述扇出型半導體封裝100B至扇出型半導體封裝100H的特性（亦即，多個半導體晶片的堆疊形式及數種多級式通孔的形式）可被引入上述扇出型半導體封裝100I的結構中。
在本揭露中，「第一組件與第二組件不匹配」意指第一組件及第二組件沿著第一組件及第二組件彼此堆疊的堆疊方向而彼此部分重疊，使得第一組件上所配置的第二組件有部分在堆疊方向不與第一組件的任何部分重疊。
如前所述，根據本揭露的例示性實施例，可提供一種扇出型半導體封裝，儘管使用多個半導體晶片，扇出型半導體封裝能夠被薄化且具有改善的效能與極佳的可靠性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C、100D、100E、100F、100G、100H、100I‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120B‧‧‧半導體晶片
120P‧‧‧連接墊
120P’‧‧‧連接墊
120R‧‧‧重佈線層
120RP‧‧‧重佈線圖案
121‧‧‧第一半導體晶片
122‧‧‧第二半導體晶片
123‧‧‧第三半導體晶片
124‧‧‧第四半導體晶片
125‧‧‧第五半導體晶片
121P‧‧‧第一連接墊
122P‧‧‧第二連接墊
123P‧‧‧第三連接墊
124P‧‧‧第四連接墊
125P‧‧‧第五連接墊
121v‧‧‧第一通孔
122v‧‧‧第二通孔
123v‧‧‧第三通孔
124v‧‧‧第四通孔
125v‧‧‧第五通孔
121vh、122vh、123vh、124vh‧‧‧通孔孔洞
123v1‧‧‧金屬柱
123v2‧‧‧通孔導體
124v1‧‧‧金屬柱
124v2‧‧‧通孔導體
130‧‧‧第一包封體
131‧‧‧第一包封體
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
143h‧‧‧通孔孔洞
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
210‧‧‧黏合膜
220‧‧‧可拆膜
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機模組
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140、2240‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的立體示意圖； 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖； 圖11A至圖11D為說明圖10中扇出型半導體封裝的製造過程實例； 圖12為說明扇出型半導體封裝另一實例的剖視示意圖； 圖13為說明扇出型半導體封裝另一實例的剖視示意圖； 圖14為說明扇出型半導體封裝另一實例的剖視示意圖； 圖15為說明扇出型半導體封裝另一實例的剖視示意圖； 圖16為說明扇出型半導體封裝另一實例的剖視示意圖； 圖17為說明扇出型半導體封裝另一實例的剖視示意圖； 圖18為說明扇出型半導體封裝另一實例的剖視示意圖； 圖19為說明扇出型半導體封裝另一實例的剖視示意圖； 圖20A至圖20B為說明將裸露狀態下的半導體晶片重新分佈的製程； 圖21為說明根據本揭露例示性實施例的扇出型半導體封裝之效果示意圖；以及 圖22為說明根據本揭露例示性實施例的扇出型半導體封裝之另一效果示意圖。

Claims (19)

  1. 一種扇出型半導體封裝，包括：連接構件，包括重佈線層；第一半導體晶片，配置於所述連接構件上，並具有主動面及與所述主動面相對的非主動面，所述主動面上有多個第一連接墊配置；第一包封體，配置於所述連接構件上，並包封所述第一半導體晶片的至少部分；第二半導體晶片，配置於所述第一包封體上並具有主動面及與所述主動面相對的非主動面，所述主動面上有多個第二連接墊配置；第二包封體，配置於所述第一包封體上，並包封所述第二半導體晶片的至少部分；以及核心構件，具有貫穿孔，其中所述第一半導體晶片配置於所述核心構件的所述貫穿孔中，所述第一包封體包封所述核心構件的至少部分所述第一半導體晶片及所述第二半導體晶片的所述主動面面向所述連接構件，且所述多個第一連接墊及所述多個第二連接墊分別經由互不重疊的第一通孔及第二通孔而電性連接至所述連接構件的所述重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一通孔及所述第二通孔與所述連接構件垂直。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第二通孔在垂直於所述連接構件的方向上的高度大於所述第一通孔在垂直於所述連接構件的方向上的高度。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一通孔未接觸所述第一包封體，且所述第二通孔接觸所述第一包封體。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二通孔包括金屬柱及通孔導體，所述金屬柱接觸所述多個第二連接墊，且所述通孔導體接觸所述連接構件的所述重佈線層，且所述金屬柱及所述通孔導體彼此連接。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個第一連接墊配置於所述第一半導體晶片的所述主動面的中央部分上，且所述多個第二連接墊配置於所述第二半導體晶片的所述主動面的中央部分上。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一半導體晶片及所述第二半導體晶片為彼此相同或不同的記憶體晶片。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括第三半導體晶片，所述第三半導體晶片在所述連接構件上與所述第一半導體晶片並列配置，且所述第三半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面上有多個第三連接墊配置，其中所述多個第三連接墊經由不與所述第一通孔及所述第二通孔重疊的第三通孔而電性連接至所述連接構件的所述重佈線層。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括第三半導體晶片，所述第三半導體晶片在所述第一包封體上與所述第二半導體晶片並列配置，且所述第三半導體晶片具有主動面以及與所述主動面相對的非主動面，所述主動面上具有多個第三連接墊配置，其中所述多個第三連接墊經由不與所述第一通孔及所述第二通孔重疊的第三通孔而電性連接至所述連接構件的所述重佈線層。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括：第三半導體晶片，所述第三半導體晶片在所述連接構件上與所述第一半導體晶片並列配置，且所述第三半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面上有多個第三連接墊配置；以及第四半導體晶片，所述第四半導體晶片在所述第一包封體上與所述第二半導體晶片並列配置，且所述第四半導體晶片具有主動面以及與所述主動面相對的非主動面，所述主動面上具有多個第四連接墊配置，其中所述多個第三連接墊及所述多個第四連接墊分別經由第三通孔及第四通孔而電性連接至所述連接構件的所述重佈線層，所述第三通孔及所述第四通孔未與所述第一通孔及所述第二通孔重疊且彼此互不重疊。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層接觸所述連接構件並嵌於所述第一絕緣層中，而所述第二重佈線層配置於所述第一絕緣層的另一表面上，而所述另一個表面與所述第一絕緣層的嵌有所述第一重佈線層一個表面相對，且所述第一重佈線層與所述第二重佈線層至少經由所述連接構件的所述重佈線層而電性連接至所述多個第一連接墊及所述多個第二連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述核心構件進一步包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第三重佈線層配置於所述第二絕緣層上，且所述第三重佈線層至少經由所述連接構件的所述重佈線層而電性連接至所述多個第一連接墊及所述多個第二連接墊。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一重佈線層、第二重佈線層、第二絕緣層以及第三重佈線層，所述第一重佈線層及所述第二重佈線層分別配置於所述第一絕緣層的相對表面上，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第一重佈線層，而第三重佈線層配置於所述第二絕緣層上，且所述第一重佈線層至所述第三重佈線層至少經由所述連接構件的所述重佈線層而電性連接至所述多個第一連接墊及所述多個第二連接墊。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述核心構件進一步包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第三絕緣層上，且所述第四重佈線層至少經由所述連接構件的所述重佈線層而電性連接至所述多個第一連接墊及所述多個第二連接墊。
  15. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；第一半導體晶片，配置於所述貫穿孔中，並具有主動面及與所述主動面相對的非主動面，所述主動面上有多個第一連接墊配置；第二半導體晶片，配置於所述第一半導體晶片的所述非主動面上，並具有主動面及與所述主動面相對的非主動面，所述主動面上有多個第二連接墊配置；包封體，包封所述第一連接構件的至少部分、所述第一半導體晶片的至少部分以及所述第二半導體晶片的至少部分；以及第二連接構件，配置於所述第一連接構件、所述第一半導體晶片的所述主動面以及所述第二半導體晶片的所述主動面上，且所述第二連接構件包括重佈線層，所述重佈線層電性連接至所述多個第一連接墊及所述多個第二連接墊，其中所述多個第一連接墊配置於所述第一半導體晶片的所述主動面的中央部分上，所述多個第二連接墊配置於所述第二半導體晶片的所述主動面的中央部分上，且所述多個第一連接墊及所述多個第二連接墊分別經由互不重疊的第一通孔與第二通孔而電性連接至所述第二連接構件的所述重佈線層。
  16. 一種扇出型半導體封裝，包括：連接構件，包括第一重佈線層；第一半導體晶片，具有配置在所述第一半導體晶片的主動面上的連接墊，且所述第一半導體晶片的所述主動面面向所述連接構件；第二半導體晶片，具有配置在所述第二半導體晶片的主動面上的連接墊，且所述第二半導體晶片的所述主動面面向所述連接構件；以及核心構件，具有貫穿孔，至少所述第二半導體晶片配置於所述貫穿孔中，且其中所述第一半導體晶片與所述連接構件的距離比所述第二半導體晶片與所述連接構件的距離遠，所述第一半導體晶片及所述第二半導體晶片在沿著所述第一半導體晶片及所述第二半導體晶片堆疊的堆疊方向上彼此部分重疊，且所述第一半導體晶片的所述連接墊至少經由通孔而電性連接至所述連接構件的所述第一重佈線層，所述通孔的厚度等於或大於所述第二半導體晶片的厚度。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述核心構件包括第二重佈線層，且所述核心構件的所述第二重佈線層經由所述連接構件的所述第一重佈線層而與所述第一半導體晶片的所述連接墊以及所述第二半導體晶片的所述連接墊彼此連接。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，進一步包括：第一包封體，配置於所述連接構件上，並包封所述核心構件的至少部分以及所述第二半導體晶片的至少部分，以及第二包封體，配置於所述第一包封體上，並包封所述第一半導體晶片的至少部分。
  19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述第二半導體晶片直接接觸所述連接構件，所述第一半導體晶片的所述連接墊在所述堆疊方向上不與所述第二半導體晶片重疊，且所述通孔的厚度等於或大於所述第二半導體晶片的厚度，所述通孔貫穿所述第一包封體。
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