TW202036798A - 半導體封裝 - Google Patents

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姜明杉
朴庸鎭
高永寬
金汶日
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：半導體晶片，在其一個表面上具有連接墊；第一包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，配置於所述半導體晶片的所述一個表面上，且包括電性連接至所述連接墊的一或多個重佈線層。配線結構配置於所述第一包封體的一個表面上，所述一個表面與所述第一包封體的面向所述連接結構的另一表面相對。所述配線結構具有嵌入其中的被動組件，且包括電性連接至所述被動組件的一或多個配線層。所述一或多個重佈線層及所述一或多個配線層彼此電性連接。

Description

半導體封裝
本揭露是有關於一種半導體封裝。
為了應對行動裝置的纖薄化（slimming）及行動裝置的發展趨勢，一直持續開發減小與應用處理器（application processor，AP）交互工作的行動動態隨機存取記憶體（dynamic random access memory，DRAM）封裝的高度的技術。舉例而言，已逐漸減小與高度相關的晶粒、晶粒貼附膜（die attach film，DAF）、印刷電路板（printed circuit board，PCB）、焊線接合、模製等的厚度來減小行動DRAM封裝的高度。然而，預期相關技術不久便會在減小行動DRAM封裝的高度方面受到限制。舉例而言，在印刷電路板的情形中，與其厚度相關的限制是明顯的，且因此，需要製備一種將用作半導體的重佈線圖案的新的結構。同時，記憶體的效能已得到改善且記憶體的驅動電壓減小，使得已考慮使用去耦電容器以穩定驅動電壓。
本揭露的態樣可提供一種半導體封裝，所述半導體封裝的厚度可充分減小且在所述半導體封裝中可改善所安裝的記憶體封裝的電性效能。
根據本揭露的態樣，可提供一種半導體封裝，在所述半導體封裝中，其中嵌入有被動組件的配線結構配置於包封體上以與所述包封體整合。
根據本揭露的態樣，一種半導體封裝可包括：半導體晶片，在其一個表面上具有連接墊；第一包封體，覆蓋所述半導體晶片的至少部分；以及連接結構，配置於所述半導體晶片的上面配置有所述連接墊的所述一個表面上，且包括電性連接至所述連接墊的一或多個重佈線層。配線結構配置於所述第一包封體的一個表面上，所述一個表面與所述第一包封體的面向所述連接結構的另一表面相對。所述配線結構具有嵌入其中的被動組件，且包括電性連接至所述被動組件的一或多個配線層。所述一或多個重佈線層及所述一或多個配線層彼此電性連接。
根據本揭露的另一態樣，一種半導體封裝可包括：連接結構，具有第一表面以及與所述第一表面相對的第二表面，且包括一或多個重佈線層；半導體晶片，配置於所述連接結構的所述第一表面上，且具有電性連接至所述重佈線層的連接墊；以及電性連接構件，配置於所述連接結構的所述第一表面上並提供垂直電性連接通路。第一包封體配置於所述連接結構的所述第一表面上，並覆蓋所述半導體晶片及所述電性連接構件中的每一者的至少部分。被動組件配置於所述第一包封體上，第二包封體配置於所述第一包封體上並覆蓋所述被動組件的至少部分，且背側配線層配置於所述第二包封體上。第一配線通孔貫穿所述第一包封體及所述第二包封體並將所述背側配線層與所述電性連接構件彼此電性連接，且第二配線通孔貫穿所述第二包封體並將所述背側配線層與所述被動組件彼此電性連接。
根據本揭露的又一態樣，一種半導體封裝包括：半導體晶片，具有相對的第一表面及第二表面，且具有位於所述第一表面中的連接墊；包封體，配置於所述半導體晶片的所述第二表面上；以及配線結構，配置於所述包封體上，具有嵌入於其中的被動組件，且包括貫穿所述配線結構且貫穿所述包封體的至少一個導電通孔。
在下文中，將參照附圖闡述本揭露中的例示性實施例。在附圖中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，為方便起見，使用下側、下部、下表面等來指代相對於圖式的剖面的向下方向，而使用上側、上部、上表面等來指代與所述向下方向相反的方向。然而，這些方向是為了便於解釋而界定的，並且申請專利範圍不受如上所述界定的方向的特別限制，並且上部及下部的概念可彼此互換。
在說明中，組件與另一組件的「連接」的意義在概念上包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。所述用語可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。類似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片組相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片組相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片組相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片組相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片組相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，例如主板等印刷電路板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至印刷電路板1110。另外，可物理連接或電性連接至印刷電路板1110的其他組件或可不物理連接或不電性連接至印刷電路板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的部份電子組件可為晶片組相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可進行封裝且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而使用半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而使用用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等金屬材料；以及鈍化層2223，其例如是氧化物層或氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：利用例如感光成像介電（photoimageable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於印刷電路基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入個別的印刷電路板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於個別的印刷電路板上，且可接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在嵌入印刷電路板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接結構2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬2160。可在凸塊下金屬2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122等的積體電路（IC）。連接結構2140可包括：絕緣層2141；配線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與配線層2142彼此電性連接。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用個別的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用個別的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用個別的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用印刷電路板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）型的形式更緊湊的形式實施，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌置於其中。
以下將參照圖式闡述一種半導體封裝，所述半導體封裝的厚度可充分減小且在所述半導體封裝中可改善所安裝的記憶體封裝的電性效能。
圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。
圖10為沿圖9所示半導體封裝的剖線I-I’所截取的平面示意圖。
圖11為沿圖9所示扇出型半導體封裝的剖線II-II’所截取的平面示意圖。
參照圖9至圖11，根據例示性實施例的半導體封裝300A可包括：第一框架110，具有第一貫穿部110H且包括一或多個導體圖案層112a、112b及112c；半導體晶片120，配置於第一貫穿部110H中且具有連接墊122；第一包封體130，覆蓋第一框架110及半導體晶片120中的每一者的至少部分；連接結構140，配置於半導體晶片120及第一框架110的下表面上，且包括電性連接至連接墊122的一或多個重佈線層142；配線結構200，配置於第一包封體130上，具有嵌入於其中的被動組件220且包括電性連接至被動組件220的一或多個配線層212a、212b及232；鈍化層150，配置於連接結構140的下表面上且具有暴露出重佈線層142的至少部分的開口；凸塊下金屬凸塊160，配置於鈍化層150的開口中且電性連接至被暴露出的重佈線層142；電性連接金屬170，配置於凸塊下金屬凸塊160上並電性連接至被暴露出的重佈線層142；以及電子組件180，以表面安裝形式配置於鈍化層150的下表面上。配線結構200可配置成與第一包封體130整合，且可例如配置成與第一包封體130的上表面物理接觸。
同時，如上所述，為了應對行動裝置的纖薄化及行動裝置的發展趨勢，一直持續開發減小與應用處理器（AP）交互工作的行動動態隨機存取記憶體（DRAM）封裝的高度的技術。舉例而言，已逐漸減小與高度相關的晶粒、晶粒貼附膜、印刷電路板、焊線接合、模製等的厚度來減小行動DRAM封裝的高度。然而，預期相關技術不久便會在減小行動DRAM封裝的高度方面受到限制。舉例而言，在印刷電路板的情形中，與厚度相關的限制是明顯的，且因此，需要製備一種將用作半導體的重佈線圖案的新的結構。同時，記憶體的效能已得到改善且記憶體的驅動電壓已減小，使得已考慮使用去耦電容器以穩定驅動電壓。
另一方面，在根據例示性實施例的半導體封裝300A中，被動組件220可嵌入第一包封體130中，且包括一或多個配線層212a、212b及232的配線結構200可配置成與第一包封體130整合。在此種情形中，被動組件220可用作去耦電容器。因此，當個別的記憶體封裝500以疊層封裝（POP）形式配置於根據例示性實施例的半導體封裝300A上時，可改善經由配線結構200安裝的記憶體封裝500的效能。舉例而言，可使驅動電壓穩定，且可減小訊號傳輸損失。然而，由於配線結構200包括一或多個配線層212a、212b及232，因此可簡化記憶體封裝500的印刷電路板的設計，使得安裝於半導體封裝300A上的記憶體封裝500的厚度亦可被減小。此外，由於配線結構200配置成與第一包封體130整合，因此根據例示性實施例的半導體封裝300A自身的厚度亦可被減小。
同時，記憶體封裝500可具有以下形式，其中多個記憶體晶片相堆疊、配置於印刷電路板上、藉由焊線彼此連接及/或然後以模製材料進行模製，但並非僅限於此。記憶體封裝500可藉由連接至被暴露出的背側配線層232的焊球510等以POP形式進行安裝。
同時，配線結構200可包括：第二框架210，配置於第一包封體130上，具有第二貫穿部210H且包括一或多個核心配線層212a及212b；被動組件220，配置於第二貫穿部210H中；第二包封體230，覆蓋第二框架210及被動組件220中的每一者的至少部分；背側配線層232，配置於第二包封體230上；第一配線通孔233，將背側配線層232與最上導體圖案層112c彼此電性連接；以及第二配線通孔235，將背側配線層232與被動組件220彼此電性連接。上述配線層212a、212b及232可包括核心配線層212a及核心配線層212b以及背側配線層232。
當如上所述引入具有第二貫穿部210H且包括一或多個核心配線層212a及212b的第二框架210且被動組件220配置於第二框架210的第二貫穿部210H中時，可達成更緊湊的設計。第二貫穿部210H的數量可為複數，且相同或不同的被動組件220可分別配置於第二貫穿部210中。在此種情形中，可藉由緊湊的設計進一步改善效能。
同時，第一配線通孔233可貫穿第二包封體230、第二框架210及第一包封體130，並將背側配線層232與第一框架110的最上導體圖案層112c彼此電性連接。第二配線通孔235可貫穿第二包封體230，並將背側配線層232與各別被動組件220彼此電性連接。因此，各別被動組件220可經由這些通路電性連接至半導體晶片120的連接墊122。同時，第一配線通孔233的高度可大於第二配線通孔235的高度。
同時，第一配線通孔233可貫穿核心配線層212a及核心配線層212b的至少部分，且第一配線通孔233以及核心配線層212a及核心配線層212b可在這些貫穿區域中彼此接觸以彼此電性連接。亦即，第一配線通孔233並非針對每一層與個別的接墊圖案一起形成，且可自背側配線層232至最上導體圖案層112c一次形成以將背側配線層232與最上導體圖案層112c彼此連接。在此種情形中，可在貫穿區域中以甜甜圈形式作出第一配線通孔233與核心配線層212a及核心配線層212b之間的電性連接。因此，可簡化製程，且可促進電性連接。
同時，配線結構200可更包括覆蓋層240，覆蓋層240配置於第二包封體230上且具有暴露出背側配線層232的至少部分的開口。可藉由覆蓋層240保護背側配線層232。
以下將參照圖式更詳細地闡述半導體封裝300A的各別組件。
第一框架110可視絕緣層111a及絕緣層111b的特定材料而進一步改善半導體封裝300A的剛性，且可用於確保第一包封體130的厚度均勻性。第一框架110可具有貫穿絕緣層111a及絕緣層111b的第一貫穿部110H。半導體晶片120可配置於第一貫穿部110H中，且一或多個被動組件（圖中未示出）可視需要與半導體晶片120一起配置於第一貫穿部110H中。第一貫穿部110H可具有其壁圍繞半導體晶片120的形式，但未必僅限於此。除絕緣層111a及絕緣層111b以外，第一框架110可包括導體圖案層112a、導體圖案層112b、導體圖案層112c、導體通孔113a及導體通孔113b，且可因此充當提供垂直電性連接通路的電性連接構件。可視需要引入可提供另一類型的垂直電性連接通路的電性連接構件（例如，金屬柱）作為第一框架110。
第一框架110可包括：第一絕緣層111a；第一導體圖案層112a，與連接結構140接觸且嵌入第一絕緣層111a中；第二導體圖案層112b，配置於第一絕緣層111a的另一表面上，所述另一表面與第一絕緣層111a的其中嵌入有第一導體圖案層112a的一個表面相對；第二絕緣層111b，配置於第一絕緣層111a的另一表面上且覆蓋第二導體圖案層112b的至少部分，所述另一表面與第一絕緣層111a的其中嵌入有第一導體圖案層112a的一個表面相對；以及第三導體圖案層112c，配置於第二絕緣層111b的另一表面上，所述另一表面與第二絕緣層111b的其中嵌入有第二導體圖案層112b的一個表面相對。分別而言，第一導體圖案層112a與第二導體圖案層112b可經由貫穿第一絕緣層111a的第一導體通孔113a而彼此電性連接，而第二導體圖案層112b與第三導體圖案層112c可經由貫穿第二絕緣層111b的第二導體通孔113b而彼此電性連接。第一導體圖案層112a、第二導體圖案層112b及第三導體圖案層112c可依據功能經由連接結構140的重佈線層142及連接通孔143而電性連接至連接墊122。
絕緣層111a及絕緣層111b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中的每一者的材料。在此種情形中，可使用以下樹脂作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂，例如味之素構成膜（Ajinomoto Build-up Film，ABF）等。或者，亦可使用其中將上述樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料（例如，預浸體等）作為絕緣材料。
導體圖案層112a、導體圖案層112b及導體圖案層112c可與導體通孔113a及導體通孔113b一起提供半導體封裝的垂直電性連接通路，且可用以對連接墊122進行重佈線。導體圖案層112a、導體圖案層112b及導體圖案層112c中的每一者的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導體圖案層112a、導體圖案層112b及導體圖案層112c可視對應層的設計而執行各種功能。舉例而言，導體圖案層122可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。接地（GND）圖案及電源（PWR）圖案可為相同的圖案。此外，導體圖案層112a、導體圖案層112b及導體圖案層112c可分別為各種種類的通孔接墊等。導體圖案層112a、導體圖案層112b及導體圖案層112c中的每一者可由鍍覆製程形成，且可包括晶種層及鍍覆層。
導體圖案層112a、導體圖案層112b及導體圖案層112c中的每一者的厚度可大於重佈線層142中的每一者的厚度。詳言之，第一框架110可具有等於或大於半導體晶片120的厚度的厚度，且可選擇預浸體等作為絕緣層111a及絕緣層111b中的每一者的材料以保持半導體封裝的剛性。因此，所形成的導體圖案層112a、導體圖案層112b及導體圖案層112c的厚度可相對較大。另一方面，連接結構140可提供精密電路及高密度設計。因此，可選擇PID等作為絕緣層141中的每一者的材料，且重佈線層142中的每一者的厚度可因此相對較小。
第一導體圖案層112a可凹陷於第一絕緣層111a中。如上所述，當以第一包封體130包封半導體晶片120及第一框架110時，在第一導體圖案層112a凹陷於第一絕緣層111a中使得第一絕緣層111a的與連接結構140接觸的表面與第一導體圖案層112a的與連接結構140接觸的表面之間具有台階的情形中，可防止第一包封體130的材料滲出污染第一導體圖案層112a的現象。
導體通孔113a及導體通孔113b可將在不同層上形成的導體圖案層112a、導體圖案層112b及導體圖案層112c彼此電性連接，從而在第一框架110中形成電性通路。導體通孔113a及導體通孔113b中的每一者的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導體通孔113a及導體通孔113b可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。導體通孔113a及導體通孔113b中的每一者可為填充以金屬材料的填充型通孔，或者可為其中金屬材料可沿著各個通孔孔洞的壁形成的共形型通孔。此外，導體通孔113a及導體通孔113b中的每一者可具有錐形形狀。導體通孔113a及導體通孔113b中的每一者可由鍍覆製程形成，且可包括晶種層及導體層。
當第一導體通孔113a的孔洞形成時，第一導體圖案層112a的一些接墊可作為終止元件（stopper），且因此，讓第一導體通孔113a中的每一者具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此種情形中，第一導體通孔113a可與第二導體圖案層112b的接墊圖案整合。另外，當第二導體通孔113b的孔洞形成時，第二導體圖案層112b的一些接墊可作為終止元件，且因此，讓第二導體通孔113b中的每一者具有上表面寬度大於下表面寬度的錐形形狀可有利於製程。在此種情形中，第二導體通孔113b可與第三導體圖案層112c的接墊圖案整合。
同時，儘管在圖式中未示出，但在第一框架110的第一貫穿部110H的壁上可配置金屬層（圖中未示出）以阻擋電磁波或散熱。所述金屬層（圖中未示出）可環繞半導體晶片120，且可配置於第一框架110的面向第一貫穿部110H的壁（例如，第一絕緣層111a及第二絕緣層111b的壁）上。
半導體晶片120可為以數百至數百萬個或更多個的數量的元件整合於單一晶片中提供的積體電路（IC）。在此種情形中，舉例而言，構成半導體晶片120的所述積體電路可為應用處理器晶片，例如中央處理器（比如中央處理單元（CPU））、圖形處理器（比如圖形處理單元（GPU））、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可為處於裸露狀態下的積體電路，其中未形成個別的凸塊或重佈線層。然而，半導體晶片120並非僅限於此，且可為封裝型積體電路。
積體電路可以主動晶圓為基礎而形成。在此情形下，半導體晶片120的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如銅（Cu）、鋁（Al）等金屬材料。在本體121上可形成具有暴露出連接墊122的開口的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。絕緣層（圖中未繪示）等可進一步配置於其它恰當的位置中。同時，半導體晶片120的主動面指代半導體晶片120的上面配置有連接墊122的表面，且半導體晶片120的非主動面指代半導體晶片120的與主動面相對的背面。然而，在一些情形中，藉由在半導體晶片的背面上配置連接墊，半導體晶片120的兩個相對表面可皆為主動面。同時，在例示性實施例中，當在半導體晶片120的主動面上形成有鈍化層123時，可基於鈍化層123的最下表面確定半導體晶片120的主動面的位置關係。
第一包封體130可覆蓋半導體晶片120及第一框架110的至少部分，並填充第一貫穿部110H的至少部分。第一包封體130可包含絕緣材料。在此種情形中，絕緣材料可為非PID，更具體而言，包含無機填料及絕緣樹脂的非PID，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用將熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於例如玻璃纖維布等核心材料及/或無機填料中的材料作為絕緣材料。因此，可抑制空隙及波狀起伏問題，且可更輕易地控制半導體封裝的翹曲。或者，可使用感光成像包封體（photoimageable encapsulant，PIE）作為絕緣材料。
連接結構140可將半導體晶片120的連接墊122重佈線。數十至數百個具有各種功能的半導體晶片120的連接墊122可藉由連接結構140進行重佈線，且取決於功能，可透過電性連接金屬170在外部物理連接或電性連接。連接結構140可包括：絕緣層141；重佈線層142，配置於絕緣層141的下表面上；及連接通孔143，貫穿絕緣層141並連接至重佈線層142。絕緣層141、重佈線層142及連接通孔143的數量可大於圖式中所示的數量，或小於圖式中所示的數量。亦即，可依據設計改變層的數量。
絕緣層141中的每一者的材料可為絕緣材料。此處，絕緣材料可為PID。在此種情形中，可經由光通孔（photo-via）引入精密節距，此有利於精密電路及高密度設計，使得可極有效地對半導體晶片120的數十至數百萬個連接墊122進行重佈線。絕緣層141之間的界線可為明顯的或可不為明顯的。
重佈線層142可對半導體晶片120的連接墊122進行重佈線，以將半導體晶片120的連接墊122電性連接至電性連接金屬170。重佈線層142中的每一者的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142可視其設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。接地（GND）圖案及電源（PWR）圖案可為相同的圖案。另外，重佈線層142可包括各種種類的通孔接墊、電性連接金屬接墊等。重佈線層142中的每一者可由鍍覆製程形成，且可包括晶種層及導體層。
連接通孔143可將形成於不同層上的重佈線層142彼此電性連接。此外，連接通孔143可將半導體晶片120的連接墊122及第一框架110的第一導體圖案層112a電性連接至重佈線層142。當半導體晶片120為裸露晶粒時，連接通孔143可與連接墊122物理接觸。連接通孔143中的每一者的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔143可包括訊號通孔、電源通孔、接地通孔等，且電源通孔與接地通孔可彼此相同。連接通孔143中的每一者可為填充以金屬材料的填充型通孔，或者可為其中金屬材料可沿著各個通孔孔洞的壁形成的共形型通孔。此外，連接通孔143中的每一者可具有錐形形狀，所述錐形形狀的方向與導體通孔113a及導體通孔113b中的每一者的方向相反。連接通孔143中的每一者可由鍍覆製程形成，且可包括晶種層及導體層。
鈍化層150可另外配置以保護連接結構140免受外部物理性或化學性損傷。鈍化層150可包含熱固性樹脂。舉例而言，鈍化層150可由味之素構成膜形成，但並非僅限於此。鈍化層150可具有開口，以暴露出重佈線層142的最下重佈線層142的至少部分。所述開口可以數十至數萬的量提供，或者可以數十至數萬或更多或者數十至數萬或更少的量提供。每一開口可包括多個孔。例如電容器等表面安裝組件（例如，180）可配置於鈍化層150的下表面上且可電性連接至重佈線層142。因此，表面安裝組件可電性連接至半導體晶片120。
凸塊下金屬凸塊160可另外配置以改善電性連接金屬170的連接可靠性，從而改善半導體封裝300A的板級可靠性。凸塊下金屬凸塊160可設置為數十至數百萬的數量，或可設置為數十至數百萬或更多的數量或數十至數百萬或更少的數量。凸塊下金屬凸塊160可形成於鈍化層150的開口中，並可電性連接至敞露的/被暴露出的最下重佈線層142。凸塊下金屬凸塊160可利用金屬藉由金屬化方法形成，但並非僅限於此。
電性連接金屬170可另外配置成在外部物理連接或電性連接半導體封裝300A。舉例而言，半導體封裝300A可藉由電性連接金屬170安裝於電子裝置的主板上。電性連接金屬170可配置於鈍化層150的下表面上，且可分別電性連接至凸塊下金屬凸塊160。電性連接金屬170中的每一者可由低熔點金屬（例如錫（Sn）或包含錫（Sn）的合金）形成。更詳言之，電性連接金屬170中的每一者可由焊料等形成。然而，此僅為舉例說明，且電性連接金屬170中的每一者的材料並不特別以此為限。
電性連接金屬170中的每一者可為接腳、球、引腳等。電性連接金屬170可形成為多層結構或單層結構。當電性連接金屬170形成為多層結構時，電性連接金屬170可包含銅（Cu）柱及焊料。當電性連接金屬170形成為單層結構時，電性連接金屬170可包含錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，且電性連接金屬170並非僅限於此。電性連接金屬170的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接金屬170可根據連接墊122的數量而設置為數十至數百萬的數量，或可設置為多於數十至數百萬的數量或少於數十至數百萬的數量。
電性連接金屬170的至少一者可配置於扇出區域中。扇出區域是指除配置有半導體晶片120的區域之外（或位於配置有半導體晶片120的區域外部）的區域（例如，在半導體晶片120在連接結構140上的堆疊方向上與半導體晶片120交疊的區域之外）。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
電子組件180可另外配置成以表面安裝形式配置於鈍化層150的下表面上，且可電性連接至被暴露出的重佈線層142。電子組件180可為例如接腳側電容器（land side capacitor，LSC）等被動組件，或可為積體被動裝置（integrated passive device，IPD）。或者，電子組件180可為積體電路晶粒。
第二框架210可視核心層211的特定材料而另外改善半導體封裝300A上方的半導體封裝300A的剛性，且可用於確保第二包封體230的厚度均勻性。第二框架210可具有貫穿核心層211的第二貫穿部210H。第二貫穿部210H的數量可為複數。被動組件220可分別配置於第二貫穿部210H中。各別第二貫穿部210H可環繞被動組件220，但未必僅限於此。第二框架210可包括核心層211及分別配置於核心層211的相對表面上的核心配線層212a及核心配線層212b。可藉由第二框架210緊湊地配置被動組件220，且電路可以各種方式設計於半導體封裝的背側上。
核心層211的材料不受特別限制。舉例而言，可使用絕緣材料作為核心層211的材料。在此種情形中，可使用以下樹脂作為絕緣材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂，例如味之素構成膜等。或者，亦可使用其中將上述樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料（例如，預浸體等）作為絕緣材料。
核心配線層212a及核心配線層212b可使得能夠在半導體封裝300A的背側上進行配線設計。核心配線層212a及核心配線層212b中的每一者的材料可為金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。核心配線層212a及核心配線層212b可視對應層的設計而執行各種功能。舉例而言，核心配線層212a及核心配線層212b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。接地（GND）圖案及電源（PWR）圖案可為相同的圖案。核心配線層212a及核心配線層212b中的每一者可由鍍覆製程形成，且可包括晶種層及鍍覆層。
被動組件220中的每一者可為晶片型組件。此處，晶片型組件是指例如個別的晶片型組件，在所述個別的晶片型組件中，內部電極形成於本體中且電性連接至內部電極的外部電極形成於本體的外表面上。被動組件220可為例如電容器、電感器、珠粒（beads）等被動組件。舉例而言，被動組件220可為去耦電容器。被動組件220的具體實例可包括例如多層陶瓷電容器（MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）等電容器以及例如功率電感器等電感器，但並非僅限於此。
第二包封體230可覆蓋被動組件220及第二框架210中的每一者的至少部分，並填充第二貫穿部210H中的每一者的至少部分。第二包封體230可包含絕緣材料。在此種情形中，絕緣材料可為非PID，更具體而言，包含無機填料及絕緣樹脂的非PID，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料（例如無機填料）的樹脂，例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。或者，亦可使用將熱固性樹脂或熱塑性樹脂等絕緣樹脂浸入於例如玻璃纖維布等核心材料及/或無機填料中的材料作為絕緣材料。因此，可抑制空隙及波狀起伏問題，且可更輕易地控制半導體封裝的翹曲。或者，可使用感光成像包封體作為絕緣材料。
背側配線層232可配置於第二包封體230上並向配線結構200提供導電背側電路。背側配線層232可包含金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。背側配線層232可視設計而執行各種功能。舉例而言，背側配線層232可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。接地（GND）圖案及電源（PWR）圖案可為相同的圖案。背側配線層232可由鍍覆製程形成，且可包括晶種層及導體層。
第一配線通孔233可貫穿第二包封體230、第二框架210及第一包封體130，並將背側配線層232電性連接至第三導體圖案層112c，例如第一框架110的最上導體圖案層。第一配線通孔233中的每一者可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第一配線通孔233中的每一者可為填充以金屬材料的填充型通孔，或者可為其中金屬材料可沿著各個通孔孔洞的壁形成的共形型通孔。此外，第一配線通孔233中的每一者可具有方向與導體通孔113a及導體通孔113b中的每一者的方向相同的錐形形狀（例如，其中第一配線通孔233的窄端接觸第三導體圖案層112c的錐形形狀）。第一配線通孔233可包括訊號通孔、接地通孔、電源通孔等，且電源通孔與接地通孔可彼此相同。第一配線通孔233中的每一者可由鍍覆製程形成，且可包括晶種層及導體層。第一配線通孔233可在形成背側配線層232時藉由鍍覆與背側配線層232一起形成，且第一配線通孔233及背側配線層232可因此彼此整合而在所述兩者之間不具有界線。
第二配線通孔235可貫穿第二包封體230，並將背側配線層232電性連接至各別被動組件220的外部電極。第二配線通孔235中的每一者可包含金屬材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。第二配線通孔235中的每一者可為填充以金屬材料的填充型通孔，或者可為其中金屬材料可沿著各個通孔孔洞的壁形成的共形型通孔。此外，第二配線通孔235中的每一者可具有方向與導體通孔113a及導體通孔113b中的每一者的方向相同的錐形形狀（例如，其中第二配線通孔235的窄端接觸各別被動組件220的外部電極的錐形形狀）。第二配線通孔235可包括訊號通孔、接地通孔、電源通孔等，且電源通孔與接地通孔可彼此相同。第二配線通孔235中的每一者可由鍍覆製程形成，且可包括晶種層及導體層。第二配線通孔235可在形成背側配線層232時藉由鍍覆與背側配線層232一起形成，且第二配線通孔235及背側配線層232可因此彼此整合而在所述兩者之間不具有界線。
覆蓋層240可另外配置以保護背側配線層232免受外部物理性或化學性損傷。覆蓋層240可包含熱固性樹脂。舉例而言，覆蓋層240可由味之素構成膜形成，但並非僅限於此。覆蓋層240可具有開口，以暴露出背側配線層232的至少部分。所述開口可以數十至數萬的量提供，或者可以數十至數萬或更多或者數十至數萬或更少的量提供。每一開口可包括多個孔。
圖12至圖15為示出製造圖9所示半導體封裝的製程的實例的示意圖。
首先，參照圖12，可利用覆銅層壓板（copper clad laminate，CCL）等製備第二框架210。然後，可利用雷射鑽孔等在第二框架210中形成第二貫穿部210H。然後，可在第二貫穿部210H中配置被動組件220，且可以第二包封體230覆蓋第二框架210及被動組件220。然後，可將第一載體410貼附至第二包封體230。此外，可在藉由無芯製程等製備的第一框架110中形成第一貫穿部110H，且可利用膠帶450將半導體晶片120配置於第一貫穿部110H中。隨後，可以第一包封體130覆蓋第一框架110及半導體晶片120。在此種情形中，第一載體410可層壓上述第二框架210、被動組件220及第二包封體230，以使得上述第二框架210、被動組件220及第二包封體230能夠配置於第一包封體130上。在此種情形中，可移除膠帶450。
然後，參照圖13，可在被移除膠帶450的區域上依序形成連接結構140、鈍化層150及凸塊下金屬凸塊160。可藉由重複以下製程來形成連接結構140：利用PID形成絕緣層141；藉由微影法形成通孔孔洞；以及藉由鍍覆形成重佈線層142及連接通孔143。此外，可藉由堆疊然後硬化味之素構成膜等來形成鈍化層150。此外，可藉由鍍覆製程形成凸塊下金屬凸塊160。然後，可將上面形成有絕緣層421的第二載體420貼附至凸塊下金屬凸塊160。在此種情形中，凸塊下金屬凸塊160的至少部分可嵌入絕緣層421中。同時，可移除第一載體410。
然後，參照圖14，可利用第三導體圖案層112c作為終止元件層而形成貫穿第二包封體230、第二框架210及第一包封體130的第一配線通孔孔洞233h。此外，可利用被動組件220的外部電極作為終止元件層而形成貫穿第二包封體230的第二通孔孔洞235h。然後，可藉由鍍覆製程形成背側配線層232以及第一配線通孔233及第二配線通孔235。
然後，參照圖15，可於第二包封體230上形成覆蓋背側配線層232的覆蓋層240。可藉由堆疊然後硬化味之素構成膜等來形成覆蓋層240。然後，可移除第二載體420及絕緣層421，且可視需要在覆蓋層240中形成開口。如此一來，可藉由所述一系列製程來製造其中配線結構200被配置成與第一包封體130整合的半導體封裝（例如，300A）。
圖16為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。
參照圖16，根據另一例示性實施例的半導體封裝300B可在第一框架110的形式方面不同於根據上述例示性實施例的半導體封裝300A。詳言之，第一框架110可包括：第一絕緣層111a；第一導體圖案層112a及第二導體圖案層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b及第三絕緣層111c，分別配置於第一絕緣層111a的相對表面上，並分別覆蓋第一導體圖案層112a及第二導體圖案層112b；第三導體圖案層112c，配置於第二絕緣層111b的另一表面上，所述另一表面與第二絕緣層111b的其中嵌入有第一導體圖案層112a的一個表面相對；第四導體圖案層112d，配置於第三絕緣層111c的另一表面上，所述另一表面與第三絕緣層111c的其中嵌入有第二導體圖案層112b的一個表面相對；第一導體通孔113a，貫穿第一絕緣層111a並將第一導體圖案層112a與第二導體圖案層112b彼此電性連接；第二導體通孔113b，貫穿第二絕緣層111b並將第一導體圖案層112a與第三導體圖案層112c彼此電性連接；以及第三導體通孔113c，貫穿第三絕緣層111c並將第二導體圖案層112b與第四導體圖案層112d彼此電性連接。由於第一框架110可包括大量的導體圖案層112a、導體圖案層112b、導體圖案層112c及導體圖案層112d，因此連接結構140可被進一步簡化。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的導體圖案層112c及導體圖案層112d。類似地，貫穿第一絕緣層111a的第一導體通孔113a的高度及平均直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二導體通孔113b及第三導體通孔113c的高度及平均直徑。此外，第一導體通孔113a可具有沙漏形狀或圓柱形狀，而第二導體通孔113b及第三導體通孔113c可具有方向彼此相反的錐形形狀。導體圖案層112a、導體圖案層112b、導體圖案層112c及導體圖案層112d中的每一者的厚度可大於重佈線層142中的每一者的厚度。
其他內容與以上在根據例示性實施例的半導體封裝300A中所述者重疊，且因此對其不再予以贅述。
如上所述，根據本揭露中的例示性實施例，可提供一種半導體封裝，所述半導體封裝的厚度可減小且其中所安裝的記憶體封裝的電性效能可得以改善。
儘管以上已顯示及闡述例示性實施例，但對熟習此項技術者而言顯而易見的是，可在不背離如由所附的申請專利範圍所界定的本發明的範圍的情況下作出修改及變化。
110:第一框架 110H:第一貫穿部 111a:第一絕緣層 111b:第二絕緣層 111c:第三絕緣層 112a:第一導體圖案層 112b:第二導體圖案層 112c:最上導體圖案層/第三導體圖案層 112d:第四導體圖案層 113a:第一導體通孔 113b:第二導體通孔 113c:第三導體通孔 120:半導體晶片 121:本體 122:連接墊 123:鈍化層 130:第一包封體 140:連接結構 141:絕緣層 142:重佈線層 143:連接通孔 150:鈍化層 160:凸塊下金屬凸塊 170:電性連接金屬 180:電子組件 200:配線結構 210:第二框架 210H:第二貫穿部 211:核心層 212a:配線層/核心配線層 212b:配線層/核心配線層 220:被動組件 230:第二包封體 232:配線層/背側配線層 233:第一配線通孔 233h:第一配線通孔孔洞 235:第二配線通孔 235h:第二通孔孔洞 240:覆蓋層 300A:半導體封裝 300B:半導體封裝 410:第一載體 420:第二載體 421:絕緣層 450:膠帶 500:記憶體封裝 510:焊球 1000:電子裝置 1010:主板 1020:晶片組相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 1101:本體 1110:印刷電路板 1120:電子組件 1121:半導體封裝 1130:照相機模組 2100:扇出型半導體封裝 2120:半導體晶片 2121:本體 2122:連接墊 2130:包封體 2140:連接結構 2141:絕緣層 2142:配線層 2143:通孔 2150:鈍化層 2160:凸塊下金屬 2170:焊球 2200:扇入型半導體封裝 2220:半導體晶片 2221:本體 2222:連接墊 2223:鈍化層 2240:連接結構 2241:絕緣層 2242:配線圖案 2243:通孔 2243h:通孔孔洞 2250:鈍化層 2251:開口 2260:凸塊下金屬層 2270:焊球 2280:底部填充樹脂 2290:模製材料 2301、2302:印刷電路板 2500:主板 I-I’:剖線 II-II’:剖線
藉由以下結合附圖的詳細闡述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，其中在附圖中： 圖1為示出電子裝置系統的實例的方塊示意圖。 圖2為示出電子裝置的實例的立體示意圖。 圖3A及圖3B為示出在封裝前及封裝後扇入型半導體封裝的剖面示意圖。 圖4示出扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為示出安裝於印刷電路基板上且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。 圖6為示出嵌入印刷電路板中且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。 圖7為示出扇出型半導體封裝的剖面示意圖。 圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。 圖9為示出根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。 圖10為沿圖9所示半導體封裝的剖線I-I’所截取的平面示意圖。 圖11為沿圖9所示扇出型半導體封裝的剖線II-II’所截取的平面示意圖。 圖12至圖15為示出製造圖9所示半導體封裝的製程的實例的示意圖。 圖16為示出根據本揭露中的另一例示性實施例的半導體封裝的剖面示意圖。
110:第一框架
110H:第一貫穿部
111a:第一絕緣層
111b:第二絕緣層
112a:第一導體圖案層
112b:第二導體圖案層
112c:最上導體圖案層/第三導體圖案層
113a:第一導體通孔
113b:第二導體通孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化層
130:第一包封體
140:連接結構
141:絕緣層
142:重佈線層
143:連接通孔
150:鈍化層
160:凸塊下金屬凸塊
170:電性連接金屬
180:電子組件
200:配線結構
210:第二框架
210H:第二貫穿部
211:核心層
212a:配線層/核心配線層
212b:配線層/核心配線層
220:被動組件
230:第二包封體
232:配線層/背側配線層
233:第一配線通孔
235:第二配線通孔
240:覆蓋層
300A:半導體封裝
500:記憶體封裝
510:焊球
I-I’:剖線
II-II’:剖線

Claims (20)

  1. 一種半導體封裝，包括： 半導體晶片，在其一個表面上具有連接墊； 第一包封體，覆蓋所述半導體晶片的至少部分； 連接結構，配置於所述半導體晶片的所述一個表面上，且包括電性連接至所述連接墊的一或多個重佈線層；以及 配線結構，配置於所述第一包封體的一個表面上，所述一個表面與所述第一包封體的面向所述連接結構的另一表面相對，所述配線結構具有嵌入其中的被動組件且包括電性連接至所述被動組件的一或多個配線層， 其中所述一或多個重佈線層及所述一或多個配線層彼此電性連接。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述配線結構被配置成與所述第一包封體的所述一個表面物理接觸。
  3. 如申請專利範圍第1項所述的半導體封裝，更包括： 第一框架，具有第一貫穿部且包括一或多個導體圖案層， 其中所述半導體晶片配置於所述第一貫穿部中，且 所述一或多個導體圖案層電性連接至所述一或多個重佈線層及所述一或多個配線層。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述配線結構包括： 第二框架，配置於所述第一包封體上，具有第二貫穿部，且包括一或多個核心配線層，所述被動組件被配置於所述第二貫穿部中， 第二包封體，覆蓋所述第二框架及所述被動組件中的每一者的至少部分， 背側配線層，配置於所述第二包封體上； 第一配線通孔，將所述背側配線層與所述第一框架的所述一或多個導體圖案層彼此電性連接，以及 第二配線通孔，將所述背側配線層與所述被動組件彼此電性連接，且 其中所述一或多個配線層包括所述一或多個核心配線層及所述背側配線層。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述第一配線通孔貫穿所述第二包封體、所述第二框架及所述第一包封體，且 所述第二配線通孔貫穿所述第二包封體。
  6. 如申請專利範圍第5項所述的半導體封裝，其中所述第一配線通孔貫穿所述核心配線層的至少部分，且 所述第一配線通孔及所述核心配線層在貫穿區域中彼此接觸。
  7. 如申請專利範圍第4項所述的半導體封裝，其中所述配線結構具有多個被動組件， 所述第二框架具有多個第二貫穿部，且 所述多個被動組件中的被動組件配置於所述多個第二貫穿部中的每一者中。
  8. 如申請專利範圍第4項所述的半導體封裝，其中所述配線結構更包括覆蓋層，所述覆蓋層配置於所述第二包封體上且具有暴露出所述背側配線層的至少部分的開口。
  9. 如申請專利範圍第3項所述的半導體封裝，其中所述第一框架包括：第一絕緣層；第一導體圖案層，與所述連接結構接觸且嵌入所述第一絕緣層中；第二導體圖案層，配置於所述第一絕緣層的另一表面上，所述另一表面與所述第一絕緣層的其中嵌入有所述第一導體圖案層的一個表面相對；第一導體通孔，貫穿所述第一絕緣層並將所述第一導體圖案層與所述第二導體圖案層彼此電性連接；第二絕緣層，配置於所述第一絕緣層的所述另一表面上並覆蓋所述第二導體圖案層的至少部分；第三導體圖案層，配置於所述第二絕緣層的另一表面上，所述另一表面與所述第二絕緣層的其中嵌入有所述第二導體圖案層的一個表面相對；以及第二導體通孔，貫穿所述第二絕緣層並將所述第二導體圖案層與所述第三導體圖案層彼此電性連接， 所述一或多個導體圖案層包括所述第一導體圖案層至所述第三導體圖案層，且 所述第一絕緣層的與所述連接結構接觸的表面相對於所述第一導體圖案層的與所述連接結構接觸的表面具有台階。
  10. 如申請專利範圍第3項所述的半導體封裝，其中所述第一框架包括：第一絕緣層；第一導體圖案層及第二導體圖案層，分配配置於所述第一絕緣層的相對表面上；第一導體通孔，貫穿所述第一絕緣層並將所述第一導體圖案層與所述第二導體圖案層彼此電性連接；第二絕緣層及第三絕緣層，分別配置於所述第一絕緣層的相對表面上，並分別覆蓋所述第一導體圖案層及所述第二導體圖案層的至少部分；第三導體圖案層，配置於所述第二絕緣層的另一表面上，所述另一表面與所述第二絕緣層的其中嵌入有所述第一導體圖案層的一個表面相對；第二導體通孔，貫穿所述第二絕緣層並將所述第一導體圖案層與所述第三導體圖案層彼此電性連接；第四導體圖案層，配置於所述第三絕緣層的另一表面上，所述另一表面與所述第三絕緣層的其中嵌入有所述第二導體圖案層的一個表面相對；以及第三導體通孔，貫穿所述第三絕緣層並將所述第二導體圖案層與所述第四導體圖案層彼此電性連接， 所述一或多個導體圖案層包括所述第一導體圖案層至所述第四導體圖案層，且 所述第一絕緣層具有較所述第二絕緣層及所述第三絕緣層中的每一者的厚度大的厚度。
  11. 如申請專利範圍第1項所述的半導體封裝，更包括： 鈍化層，配置於所述連接結構的另一表面上且具有暴露出所述一或多個重佈線層的至少部分的開口，所述另一表面與所述連接結構的上面配置有所述半導體晶片的一個表面相對； 凸塊下金屬凸塊，配置於所述鈍化層的所述開口中，並電性連接至所述一或多個重佈線層的被暴露出的部分；以及 電性連接金屬，配置於所述凸塊下金屬凸塊上，並藉由所述凸塊下金屬凸塊電性連接至所述一或多個重佈線層的被暴露出的部分。
  12. 如申請專利範圍第11項所述的半導體封裝，更包括： 電子組件，表面安裝於所述鈍化層的另一表面上並電性連接至所述一或多個重佈線層，所述另一表面與所述鈍化層的上面配置有所述連接結構的一個表面相對。
  13. 一種半導體封裝，包括： 連接結構，具有第一表面以及與所述第一表面相對的第二表面，且包括一或多個重佈線層； 半導體晶片，配置於所述連接結構的所述第一表面上，且具有電性連接至所述重佈線層的連接墊； 電性連接構件，配置於所述連接結構的所述第一表面上並提供垂直電性連接通路； 第一包封體，配置於所述連接結構的所述第一表面上，並覆蓋所述半導體晶片及所述電性連接構件中的每一者的至少部分； 被動組件，配置於所述第一包封體上； 第二包封體，配置於所述第一包封體上並覆蓋所述被動組件的至少部分； 背側配線層，配置於所述第二包封體上； 第一配線通孔，貫穿所述第一包封體及所述第二包封體，並將所述背側配線層與所述電性連接構件彼此電性連接；以及 第二配線通孔，貫穿所述第二包封體，並將所述背側配線層與所述被動組件彼此電性連接。
  14. 如申請專利範圍第13項所述的半導體封裝，其中所述第一配線通孔具有較所述第二配線通孔的高度大的高度。
  15. 如申請專利範圍第13項所述的半導體封裝，更包括框架，所述框架配置於所述第一包封體上、至少部分地被覆蓋以所述第二包封體，且具有其中配置有所述被動組件的貫穿部， 其中所述框架包括一或多個核心配線層，所述一或多個核心配線層經由所述第一配線通孔電性連接至所述背側配線層及所述電性連接構件。
  16. 一種半導體封裝，包括： 半導體晶片，具有相對的第一表面及第二表面，且具有位於所述第一表面中的連接墊； 包封體，配置於所述半導體晶片的所述第二表面上；以及 配線結構，配置於所述包封體上，具有嵌入於其中的被動組件，且包括貫穿所述配線結構且貫穿所述包封體的至少一個導電通孔。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述配線結構具有相對的第一表面及第二表面，所述配線結構的所述第一表面面向所述半導體晶片的所述第二表面，所述配線結構更包括： 背側配線層，配置於所述配線結構中位於所述被動組件與所述配線結構的所述第二表面之間，且與所述至少一個導電通孔接觸；以及 覆蓋層，在所述配線結構的所述第二表面上配置於所述背側配線層上，且具有暴露出所述背側配線層的部分的多個開口。
  18. 如申請專利範圍第17項所述的半導體封裝，更包括： 連接結構，配置於所述半導體晶片的所述第一表面上，且具有其中嵌入有導電重佈線層及導電連接通孔的絕緣層，所述導電連接通孔接觸所述半導體晶片的所述連接墊，且所述導電重佈線層將所述連接墊電性連接至所述配線結構的所述至少一個導電通孔。
  19. 如申請專利範圍第18項所述的半導體封裝，更包括： 框架，配置於所述連接結構上，具有其中配置有所述半導體晶片的貫穿孔，且具有一或多個導體圖案層，所述一或多個導體圖案層將所述連接墊電性連接至所述配線結構的所述至少一個導電通孔， 其中所述包封體延伸至所述框架與所述半導體晶片之間的所述貫穿孔中，且 所述至少一個導電通孔貫穿所述配線結構及所述包封體以接觸所述框架的所述一或多個導體圖案層。
  20. 如申請專利範圍第16項所述的半導體封裝，更包括： 連接結構，配置於所述半導體晶片的所述第一表面上，且具有其中嵌入有導電重佈線層及導電連接通孔的絕緣層，所述導電連接通孔接觸所述半導體晶片的所述連接墊，且所述導電重佈線層將所述連接墊電性連接至所述配線結構的所述至少一個導電通孔。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102524812B1 (ko) * 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
KR102589685B1 (ko) * 2019-02-26 2023-10-16 삼성전자주식회사 반도체 패키지
US11211299B2 (en) * 2019-06-27 2021-12-28 Advanced Semiconductor Engineering, Inc. Wiring structure having at least one sub-unit
US11227823B2 (en) * 2020-04-20 2022-01-18 Advanced Semiconductor Engineering, Inc. Wiring structure
TW202240842A (zh) * 2020-12-04 2022-10-16 日商東京威力科創股份有限公司 用於密集閘極上閘極３ｄ邏輯的多階層背面電力輸送網路
US11764171B2 (en) * 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method
CN116994964A (zh) * 2022-04-25 2023-11-03 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754928B2 (en) 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR101922875B1 (ko) * 2016-03-31 2018-11-28 삼성전기 주식회사 전자부품 패키지
KR101982040B1 (ko) * 2016-06-21 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10825780B2 (en) * 2016-11-29 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with electromagnetic interference protection and method of manufacture
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
KR102081086B1 (ko) * 2017-07-07 2020-02-25 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
KR101883108B1 (ko) * 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR102029535B1 (ko) * 2017-08-28 2019-10-07 삼성전기주식회사 팬-아웃 반도체 패키지

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