KR102596759B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시는 접속패드를 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 덮는 제1봉합재, 상기 반도체칩의 상기 접속패드가 배치된 면 상에 배치되며 상기 접속패드와 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체, 및 상기 제1봉합재의 상기 연결구조체가 배치된 측의 반대측에 배치되며 내부에 수동부품이 내장되며 상기 수동부품과 전기적으로 연결된 한층 이상의 배선층을 포함하는 배선구조체를 포함하며, 상기 재배선층 및 상기 배선층은 서로 전기적으로 연결된, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
모바일 기기의 개발 트렌드 중의 하나인 슬림화에 대응하기 위하여, 어플리케이션 프로세서(AP: Application Processor)와 연동되는 모바일 디램(DRAM) 패키지는 지속적으로 패키지 높이(heigh)를 감소시키기 위한 기술개발이 진행되고 있다. 예를 들면, 다이(die), 다이부착필름(DAF: Die Attach Film), 인쇄회로기판(PCB: Printed Circuit Board), 와이어 본딩(wire bonding), 몰딩(molding) 등에서, 높이와 연관되는 두께를 조금씩 낮추어서, 패키지의 높이를 낮춰가고 있다. 그러나, 관련된 기술들은 조만간 그 한계에 도달해 더 이상 패키지의 높이를 낮추는 부분에 대해서는 한계에 다다를 것으로 예상되고 있다. 예를 들면, 인쇄회로기판(PCB)의 경우 두꼐와 관련된 한계가 분명한바, 반도체의 재배선으로 사용할 새로운 기술의 준비요구가 발생되고 있다. 한편, 메모리도 고성능화 되고 있으며, 구동 전압이 낮아지고 있어, 전압 안정화를 위해서 디커플링 커패시터(decoupling capacitor)를 적용하는 부분도 검토되고 있다.
본 개시의 여러 목적 중 하나는 두께를 충분히 감소시키면서도, 탑재되는 메모리 패키지의 전기 성능을 향상시킬 수 있는, 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 봉합재 상에 수동부품이 내장된 배선구조체를 일체화(integrated)하여 배치하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드를 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 덮는 제1봉합재, 상기 반도체칩의 상기 접속패드가 배치된 면 상에 배치되며 상기 접속패드와 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체, 및 상기 제1봉합재의 상기 연결구조체가 배치된 측의 반대측에 배치되며 내부에 수동부품이 내장되며 상기 수동부품과 전기적으로 연결된 한층 이상의 배선층을 포함하는 배선구조체를 포함하며, 상기 재배선층 및 상기 배선층은 서로 전기적으로 연결된 것일 수 있다.
또는, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1면 및 상기 제1면의 반대측인 제2면을 가지며 한층 이상의 재배선층을 포함하는 연결구조체, 상기 연결구조체의 제1면 상에 배치되며 상기 재배선층과 전기적으로 연결된 접속패드를 갖는 반도체칩, 상기 연결구조체의 제1면 상에 배치되며 상하 전기적 연결 경로를 제공하는 전기연결부재, 상기 연결구조체의 제1면 상에 배치되며 상기 반도체칩 및 상기 전기연결부재 각각의 적어도 일부를 덮는 제1봉합재, 상기 제1봉합재 상에 배치된 수동부품, 상기 제1봉합재 상에 배치되며 상기 수동부품의 적어도 일부를 덮는 제2봉합재, 상기 제2봉합재 상에 배치된 백사이드 배선층, 상기 제1 및 제2봉합재를 관통하며 상기 백사이드 배선층 및 상기 전기연결부재를 전기적으로 연결하는 제1배선비아, 및 상기 제2봉합재를 관통하며 상기 백사이드 배선층 및 상기 수동부품을 전기적으로 연결하는 제2배선비아를 포함하는 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 두께를 충분히 감소시키면서, 탑재되는 메모리 패키지의 전기 성능을 향상시킬 수 있는, 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9이 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 12 내지 도 15는 도 9의 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 세트 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 세트 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 세트 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 세트 관련부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 세트 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Image-able Dielectric)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 두께를 충분히 감소시키면서도, 탑재되는 메모리 패키지의 전기 성능을 향상시킬 수 있는, 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9이 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(300A)는 제1관통부(110H)를 가지며 한층 이상의 도체 패턴층(112a, 112b, 112c)을 포함하는 제1프레임(110), 제1관통부(110H)에 배치되며 접속패드(122)를 갖는 반도체칩(120), 제1프레임(110) 및 반도체칩(120) 각각의 적어도 일부를 덮는 제1봉합재(130), 제1프레임(110) 및 반도체칩(120) 하측에 배치되며 접속패드(122)와 전기적으로 연결된 한층 이상의 재배선층(142)을 포함하는 연결구조체(140), 제1봉합재(130) 상측에 배치되며 내부에 수동부품(220)이 내장되며 수동부품(220)과 전기적으로 연결된 한층 이상의 배선층(212a, 212b, 232)을 포함하는 배선구조체(200), 연결구조체(140) 하측에 배치되며 재배선층(142)의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층(150), 패시베이션층(150)의 개구 상에 배치되어 노출된 재배선층(142)과 전기적으로 연결된 언더범프금속(160), 언더범프금속(160) 상에 배치되어 노출된 재배선층(142)과 전기적으로 연결된 전기연결금속(170), 및 패시베이션층(150)의 하측에 표면 실장 형태로 배치된 전자부품(180)을 포함한다. 배선구조체(200)는 일체화되어 배치되며, 예를 들면, 제1봉합재(130)의 상면에 물리적으로 접하도록 배치될 수 있다.
한편, 상술한 바와 같이, 모바일 기기의 개발 트렌드 중의 하나인 슬림화에 대응키 위해, 어플리케이션 프로세서와 연동되는 모바일 디램 패키지는 지속적으로 패키지 높이를 감소시키기 기술개발이 진행되고 있다. 예를 들면, 다이, 다이부착필름, 인쇄회로기판, 와이어 본딩, 몰딩 등에서, 높이와 연관되는 두께를 조금씩 낮추어서, 패키지의 높이를 낮춰가고 있다. 그러나, 관련된 기술들은 조만간 그 한계에 도달해 더 이상 패키지의 높이를 낮추는 부분에 대해서는 한계에 다다를 것으로 예상되고 있다. 예를 들면, 인쇄회로기판의 경우 두꼐와 관련된 한계가 분명한바, 반도체의 재배선으로 사용할 새로운 기술의 준비요구가 발생되고 있다. 한편, 메모리도 고성능화 되고 있으며, 구동 전압이 낮아지고 있어, 전압 안정화를 위해 디커플링 커패시터를 적용하는 부분도 검토되고 있다.
반면, 일례에 따른 반도체 패키지(300A)는 제1봉합재(130) 상측에 수동부품(220)이 내장되며 한층 이상의 배선층(212a, 212b, 232)으로 포함하는 배선구조체(200)가 일체로 배치되어 있다. 이때, 수동부품(220)은 디커플링 커패시터로 적용될 수 있는바, 일례에 따른 반도체 패키지(300A) 상에 별도의 메모리 패키지(500)가 패키지 온 패키지(POP: Package On Package)로 배치될 때, 배선구조체(200)를 통하여 탑재되는 메모리 패키지(500)의 성능을 개선할 수 있다. 예를 들면, 구동 전압을 안정화할 수 있으며, 신호전송 손실을 감소시킬 수 있다. 그럼에도 불구하고, 배선구조체(200)가 한층 이상의 배선층(212a, 212b, 232)을 포함하는바, 메모리 패키지(500)의 인쇄회로기판의 설계를 간소화시킬 수 있어, 탑재되는 메모리 패키지(500)의 두께 역시 낮출 수 있다. 또한, 배선구조체(200)는 일체로 배치되어 있기 때문에, 일례에 따른 반도체 패키지(300A) 자체의 두께 역시 낮출 수 있다. 한편, 메모리 패키지(500)는 복수 개의 메모리칩이 스택되어 인쇄회로기판 상에 배치된 후 와이어로 연결되고, 그 후 몰딩재로 몰딩된 형태일 수 있으나, 이에 한정되는 것은 아니다. 메모리 패키지(500)는 노출된 백사이드 배선층(232)과 연결되는 솔더볼(510) 등을 통하여 패키지 온 패키지로 탑재될 수 있다.
한편, 배선구조체(200)는, 제1봉합재(130) 상에 배치되며 제2관통부(210H)를 가지며 한층 이상의 코어 배선층(212a, 212b)을 포함하는 제2프레임(210), 제2관통부(210H)에 배치된 수동부품(220), 제2프레임(210) 및 수동부품(220) 각각의 적어도 일부를 덮는 제2봉합재(230), 제2봉합재(230) 상에 배치된 백사이드 배선층(232), 백사이드 배선층(232) 및 최상측 도체 패턴층(112c)을 전기적으로 연결하는 제1배선비아(233), 및 백사이드 배선층(232) 및 수동부품(220)을 전기적으로 연결하는 제2배선비아(235)를 포함한다. 상술한 배선층(212a, 212b, 232)은 코어 배선층(212a, 212b) 및 백사이드 배선층(232)을 포함한다. 이와 같이, 제2관통부(210H)를 가지며 한층 이상의 코어 배선층(212a, 212b)을 포함하는 제2프레임(210)을 도입하고, 제2프레임(210)의 제2관통부(210H)에 수동부품(220)을 배치하는 경우, 보다 컴팩트한 설계가 가능하다. 제2관통부(210H)는 복수 개일 수 있으며, 각각의 제2관통부(210H)는 동일하거나 상이한 수동부품(220)이 배치될 수 있다. 이 경우, 컴팩트한 설계와 함께 더욱 우수한 성능 개선을 도모할 수 있다.
한편, 제1배선비아(233)는 제2봉합재(230), 제2프레임(210), 및 제1봉합재(130)를 관통하여 백사이드 배선층(232)과 제1프레임(110)의 최상측 도체 패턴층(112c)을 전기적으로 연결한다. 제2배선비아(235)는 제2봉합재(230)를 관통하여 백사이드 배선층(232)과 각각의 수동부품(220)을 전기적으로 연결한다. 결과적으로, 각각의 수동부품(220)은 이러한 경로를 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다. 한편, 제1배선비아(233)의 높이는 제2배선비아(235)의 높이보다 높을 수 있다.
한편, 제1배선비아(233)는 코어 배선층(212a, 212b)의 적어도 일부를 관통할 수 있으며, 제1배선비아(233) 및 코어 배선층(212a, 212b)은 이러한 관통된 영역에서 접함으로써, 서로 전기적으로 연결될 수 있다. 즉, 제1배선비아(233)는 별도의 패드 패턴과 함께 층마다 형성하는 것이 아니라, 백사이드 배선층(232)으로부터 최상측 도체 패턴층(112c)까지 한 번에 연결하도록 형성될 수 있으며, 이때 코어 배선층(212a, 212b)과의 전기적 연결은 관통 영역에서 도넛 형태로 이루어질 수 있다. 따라서, 공정을 간소화하면서도 필요한 전기적 연결을 도모할 수 있다.
한편, 배선구조체(200)는 필요에 따라서 제2봉합재(230) 상에 배치되어 백사이드 배선층(232)의 적어도 일부를 노출시키는 개구를 갖는 커버층(240)을 더 포함할 수 있으며, 커버층(240)을 통하여 백사이드 배선층(232)을 보호할 수 있다.
이하에서는, 첨부된 도면을 참조하여, 일례에 따른 반도체 패키지(300A)의 각각의 구성에 대하여 보다 자세히 설명한다.
제1프레임(110)은 절연층(111a, 111b)의 구체적인 재료에 따라 패키지(300A)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1프레임(110)은 절연층(111a, 111b)을 관통하는 제1관통부(110H)를 가진다. 제1관통부(110H)에는 반도체칩(120)이 배치되며, 필요에 따라서는 수동부품(미도시)이 함께 배치될 수도 있다. 제1관통부(110H)는 벽면이 반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 제1프레임(110)은 절연층(111a, 111b) 외에도 도체 패턴층(112a, 112b, 112c)과 도체비아(113a, 113b)를 포함하며, 따라서 상하 전기적 연결 경로를 제공하는 전기연결부재로 기능할 수 있다. 필요에 따라서는, 제1프레임(110)으로 금속 포스트(Metal Post)와 같은 다른 형태의 상하 전기적 연결 경로를 제공할 수 있는 전기연결부재가 도입될 수 있다.
제1프레임(110)은, 제1절연층(111a), 연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1도체 패턴층(112a), 제1절연층(111a)의 제1도체 패턴층(112a)이 매립된 측의 반대측 상에 배치된 제2도체 패턴층(112b), 제1절연층(111a)의 제1도체 패턴층(112a)이 매립된 측의 반대측 상에 상에 배치되며 제2도체 패턴층(112b)의 적어도 일부를 덮는 제2절연층(111b), 및 제2절연층(111b)의 제2도체 패턴층(112b)이 매립된 측의 반대측 상에 배치된 제3도체 패턴층(112c)을 포함한다. 제1 및 제2도체 패턴층(112a, 112b)과 제2 및 제3도체 패턴층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2도체비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1 내지 제3도체 패턴층(112a, 112b, 112c)은 연결구조체(140)의 재배선층(142)과 접속비아(143)를 통하여 그 기능에 따라서 접속패드(122)와 전기적으로 연결될 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.
도체 패턴층(112a, 112b, 112c)은 도체비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 도체 패턴층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 도체 패턴층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 도체 패턴층(112a, 112b, 112c)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 도체 패턴층(112a, 112b, 112c)은 공지의 도금 공정으로 형성될 수 있으며, 각각 시드층 및 도금층을 포함할 수 있다.
도체 패턴층(112a, 112b, 112c) 각각의 두께는 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 구체적으로, 제1프레임(110)은 반도체칩(120) 이상의 두께를 가질 수 있으며, 강성 유지를 위하여 절연층(111a, 111b)의 재료를 프리프레그 등을 선택하는바, 이에 형성되는 도체 패턴층(112a, 112b, 112c)의 두께도 상대적으로 두꺼울 수 있다. 반면, 연결구조체(140)는 미세회로 및 고밀도 설계가 요구되며, 따라서 절연층(141)의 재료를 감광성 절연물질(PID) 등을 선택하는바, 이에 형성되는 재배선층(142)의 두께도 상대적으로 얇을 수 있다.
제1도체 패턴층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1도체 패턴층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 연결구조체(140)와 접하는 면과 제1도체 패턴층(112a)의 연결구조체(140)와 접하는 면이 단차를 가지는 경우, 제1봉합재(130)로 반도체칩(120)과 제1프레임(110)을 캡슐화할 때, 형성 물질이 블리딩되어 제1도체 패턴층(112a)을 오염시키는 것을 방지할 수 있다.
도체비아(113a, 113b)는 서로 다른 층에 형성된 도체 패턴층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 제1프레임(110) 내에 전기적 경로를 형성시킨다. 도체비아(113a, 113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 도체비아(113a, 113b)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 도체비아(113a, 113b)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 도체비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1도체비아(113a)를 위한 홀을 형성할 때 제1도체 패턴층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1도체비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1도체비아(113a)는 제2도체 패턴층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2도체비아(113b)를 위한 홀을 형성할 때 제2도체 패턴층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2도체비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2도체비아(113b)는 제3도체 패턴층(112c)의 패드 패턴과 일체화될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서 전자파 차폐의 목적이나 방열 목적으로 제1프레임(110)의 제1관통부(110H)의 벽면에 금속층(미도시)이 배치될 수도 있으며, 금속층(미도시)은 반도체칩(120)을 둘러쌀 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 반도체칩(120)을 구성하는 집적회로는, 예를 들면, 센트랄 프로세서, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 및/또는 마이크로 컨트롤러 등을 포함하는 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다.
집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 구리(Cu), 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 오픈시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측인 백면이 비활성면이 된다. 다만, 경우에 따라서는 백면에도 접속패드가 배치됨으로써, 양측 모두 활성면일 수도 있다. 한편, 일례에서는 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
제1봉합재(130)는 반도체칩(120)과 제1프레임(110)의 적어도 일부를 덮으며, 제1관통부(110H)의 적어도 일부를 채운다. 제1봉합재(130)는 절연물질을 포함하며, 절연물질로는 비감광성 절연재료, 보다 구체적으로는 무기필러 및 절연수지를 포함하는 비감광성 절연재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF나, EMC와 같은 비감광성 절연물질을 사용할 수 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 이를 통하여, 보이드와 언듈레이션 문제를 개선할 수 있고, 워피지 제어도 보다 용이할 수 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant)를 사용할 수도 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 절연층(141), 절연층(141)의 하면 상에 배치된 재배선층(142), 절연층(141)을 관통하며 재배선층(142)과 연결된 접속비아(143)를 포함한다. 절연층(141)과 재배선층(142)과 접속비아(143)는 도면에 도시한 것 보다 많을 수도, 적을 수도 있다. 즉, 설계에 따라서 층의 수는 달라질 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 미세회로 및 고밀도 설계에 유리하여, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 매우 효과적으로 재배선할 수 있다. 절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(170)과 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 재배선층(142)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 재배선층(142)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결한다. 또한, 반도체칩(120)의 접속패드(122) 및 제1프레임(110)의 제1도체 패턴층(112a)을 재배선층(142)과 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 접속비아(143) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 도체비아(113a, 113b)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 접속비아(143)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예컨대, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(150)은 재배선층(142) 중 최하측 재배선층(142)의 적어도 일부를 오픈시키는 개구를 가진다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다. 필요에 따라서, 패시베이션층(150)의 하면에는 커패시터와 같은 표면실장 부품이 배치되어 재배선층(142)과 전기적으로 연결될 수 있으며, 결과적으로 반도체칩(120)과도 전기적으로 연결될 수 있다.
언더범프금속(160) 역시 부가적인 구성으로, 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 반도체 패키지(300A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(160)은 수십 내지 수백만 개 있을 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 언더범프금속(160)은 패시베이션층(150)의 개구부에 형성되어 오픈된 최하측 재배선층(142)과 전기적으로 연결될 수 있다. 언더범프금속(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170) 역시 부가적인 구성으로, 반도체 패키지(300A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(300A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 패시베이션층(150)의 하측 상에 배치되며 각각 언더범프금속(160)과 전기적으로 연결될 수 있다. 전기연결금속(170)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수백만 개일 수 있으며, 더 많을 수도, 더 적을 수도 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
전자부품(180)은 부가적인 구성으로써, 패시베이션층(150)의 하측에 표면 실장 형태로 배치되어 노출된 재배선층(142)과 전기적으로 연결될 수 있다. 전자부품(180)은 랜드 사이드 커패시터(LSC: Land Side Capacitor) 등의 수동부품일 수 있고, 또는 일체화된 수동장치(IPD: Integrated Passive Device)일 수도 있다. 필요에 따라서는, 전자부품(180)은 직접회로 다이일 수도 있다.
제2프레임(210)은 코어층(211)으 구체적인 재료에 따라서 상부에서 패키지(300A)의 강성을 추가적으로 개선시킬 수 있으며, 제2봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제2프레임(210)은 코어층(211)을 관통하는 제2관통부(210H)를 가진다. 제2관통부(210H)는 복수 개일 수 있다. 제2관통부(210H) 각각에는 수동부품(220)이 배치된다. 각각의 제2관통부(210H)는 수동부품(220)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 제2프레임(210)은 코어층(211)과 코어층(212)의 양면에 각각 배치된 코어 배선층(212a, 212b)을 포함한다. 제2프레임(210)을 통하여 컴팩트하게 수동부품(220)을 배치할 수 있으며, 또한 백사이드 측에 회로를 다양하게 설계할 수 있다.
코어층(211)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그 등이 사용될 수 있다.
코어 배선층(212a, 212b)은 패키지(300A) 백사이드 측에 배선 설계를 가능하도록 한다. 코어 배선층(212a, 212B)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 코어 배선층(212a, 212b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 코어 배선층(212a, 212b)은 공지의 도금 공정으로 형성될 수 있으며, 각각 시드층 및 도금층을 포함할 수 있다.
수동부품(220)은 각각 칩 부품 형태일 수 있다. 여기서, 칩 형태의 부품이라는 것은, 예를 들면, 바디 내부에 내부전극이 형성되며, 바디 외부에 내부전극과 전기적으로 연결된 외부전극이 형성된 별도의 칩 형태의 부품을 의미한다. 수동부품(220)은 커패시터, 인덕터, 비즈 등의 공지의 수동부품일 수 있다. 예를 들면, 수동부품(220)은 디커플링 커패시터일 수 있다. 구체적인 예로는, MLCC(Multi-Layer Ceramic Capacitor), LICC(Low Inductacne Chip Capacitor) 등의 커패시터나, 파워 인덕터 등의 인덕터 등을 들 수 있으나, 이에 한정되는 것은 아니다.
제2봉합재(230)는 수동부품(220)과 제2프레임(210) 각각의 적어도 일부를 덮으며, 제2관통부(210H) 각각의 적어도 일부를 채운다. 제2봉합재(230)는 절연물질을 포함하며, 절연물질로는 비감광성 절연재료, 보다 구체적으로는 무기필러 및 절연수지를 포함하는 비감광성 절연재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF나, EMC와 같은 비감광성 절연물질을 사용할 수 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 이를 통하여, 보이드와 언듈레이션 문제를 개선할 수 있고, 워피지 제어도 보다 용이할 수 있다. 필요에 따라서는, PIE를 사용할 수도 있다.
백사이드 배선층(232)은 제2봉합재(230) 상에 배치되어 배선구조체(200)에 백사이드 회로를 제공한다. 백사이드 배선층(232)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 백사이드 배선층(232)은 설계 디자인에 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 백사이드 배선층(232)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1배선비아(233)는 제2봉합재(230), 제2프레임(210), 및 제1봉합재(130)를 관통하며 백사이드 배선층(232)을 최상측 도체 패턴층(112c)인 제3도체 패턴층(112c)과 전기적으로 연결시킨다. 제1배선비아(233) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1배선비아(233)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 도체비아(113a, 113b)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 제1배선비아(233)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제1배선비아(233)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 제1배선비아(233)는 백사이드 배선층(232)을 형성할 때 함께 도금으로 형성될 수 있는바, 양자는 경계 없이 일체화될 수 있다.
제2배선비아(235)는 제2봉합재(230)를 관통하며 백사이드 배선층(232)을 수동부품(220) 각각의 외부전극과 전기적으로 연결시킨다. 제2배선비아(235) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제2배선비아(233)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 도체비아(113a, 113b)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 제2배선비아(233)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제2배선비아(233)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 제2배선비아(235)도 백사이드 배선층(232)을 형성할 때 함께 도금으로 형성될 수 있는바, 양자는 경계 없이 일체화될 수 있다.
커버층(240)은 백사이드 배선층(232)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 커버층(240)은 열경화성 수지를 포함할 수 있다. 예컨대, 커버층(240)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 커버층(240)은 백사이드 배선층(232)의 적어도 일부를 오픈시키는 개구를 가진다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
도 12 내지 도 15는 도 9의 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 12를 참조하면, 먼저, 동박적층판(CCL: Copper Clad Laminate) 등을 이용하여 제2프레임(210)을 준비한다. 그 후, 레이저 드릴 등을 이용하여 제2프레임(210)에 제2관통부(210H)를 형성한다. 그 후, 제2관통부(210H)에 수동부품(220)을 배치하고, 제2봉합재(230)로 제2프레임(210)과 수동부품(220)을 덮는다. 그 후, 제2봉합재(230) 상에 제1캐리어(410)를 부착한다. 또한, 코어리스 공정 등을 통하여 준비된 제1프레임(110)에 제1관통부(110H)를 형성하고, 테이프(450)를 이용하여 제1관통부(110H)에 반도체칩(120)을 배치한다. 다음으로, 제1봉합재(130)를 이용하여 제1프레임(110)과 반도체칩(120)을 덮으며 이때 제1캐리어(410)가 상술한 구성들(210, 220, 230)을 합지하여 제1봉합재(130) 상에 상술한 구성들(210, 220, 230)이 배치되도록 한다. 이때, 테이프(450)는 제거한다.
도 13을 참조하면, 다음으로, 테이프(450)가 제거된 영역에 연결구조체(140)와 패시베이션층(150)과 언더범프금속(160)을 순차적으로 형성한다. 연결구조체(140)는 PID 등으로 절연층(141)을 형성한 후, 포토리소그래피 방법으로 비아홀을 형성하고, 도금으로 재배선층(142)이 접속비아(143)를 형성하는 과정을, 반복하여 형성할 수 있다. 또한, 패시베이션층(150)은 ABF 등을 적층한 후 경화하는 방법으로 형성할 수 있다. 또한, 언더범프금속(160)은 도금 공정으로 형성할 수 있다. 다음으로, 언더범프금속(160) 상에 절연층(421)이 형성된 제2캐리어(420)를 부착한다. 이때, 언더범프금속(160)의 적어도 일부가 절연층(421)에 매립될 수 있다. 이와 함께, 제1캐리어(410)는 제거한다.
도 14를 참조하면, 다음으로, 제3도체 패턴층(112c)을 스타퍼층으로 이용하여, 제2봉합재(230)와 제2프레임(210)와 제1봉합재(210)를 관통하는 제1배선비아홀(232h)을 형성한다. 또한, 수동부품(220)의 외부전극을 스타퍼층으로 이용하여, 제2봉합재(@30)를 관통하는 제2배선비아홀(235h)을 형성한다. 다음으로, 도금 공정으로 백사이드 배선층(232)과 제1 및 제2배선비아(233, 235)를 형성한다.
도 15를 참조하면, 다음으로, 제2봉합재(230) 상에 백사이드 배선층(232)을 덮는 커버층(240)을 형성한다. 커버층(240)은 ABF 등을 적층한 후 경화하는 방법으로 형성할 수 있다. 다음으로, 제2캐리어(420) 및 절연층(410)을 제거하고, 커버층(240)에 필요에 따라 개구를 형성한다. 일련의 과정을 통하여 배선구조체(200)가 일체로 배치된 반도체 패키지가 제조될 수 있다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(300B)는, 상술한 일례에 따른 반도체 패키지(300A)에 있어서, 제1프레임(110)이 다른 형태를 가진다. 구체적으로, 제1프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1도체 패턴층(112a)과 제2도체 패턴층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2도체 패턴층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1도체 패턴층(112a)이 매립된 측의 반대측 상에 배치된 제3도체 패턴층(112c), 제3절연층(111c)의 제2도체 패턴층(112b)이 매립된 측의 반대측 상에 배치된 제4도체 패턴층(112d), 제1절연층(111a)을 관통하며 제1 및 제2도체 패턴층(112a, 112b)을 전기적으로 연결하는 제1도체비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3도체 패턴층(112a, 113c)을 전기적으로 연결하는 제2도체비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4도체 패턴층(112b, 112d)을 전기적으로 연결하는 제3도체비아(113c)를 포함한다. 제1프레임(110)은 보다 많은 수의 도체 패턴층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 도체 패턴층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1도체비아(113a)는 제2 및 제3빌드업층(111b, 111c)을 관통하는 제2및 제3도체비아(113b, 113c)보다 높이와 평균직경이 클 수 있다. 또한, 제1도체비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3도체비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 도체 패턴층(112a, 112b, 112c, 112d) 각각의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다.
그 외에 다른 내용은 일례에 따른 반도체 패키지(300A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 접속패드를 갖는 반도체칩;
    상기 반도체칩의 적어도 일부를 덮는 제1봉합재;
    상기 반도체칩의 상기 접속패드가 배치된 면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 한층 이상의 재배선층을 포함하는 연결구조체;
    상기 제1봉합재의 상기 연결구조체가 배치된 측의 반대측에 배치되며, 내부에 수동부품이 내장되며, 상기 수동부품과 전기적으로 연결된 한층 이상의 배선층을 포함하는 배선구조체; 및
    상기 한층 이상의 재배선층 및 상기 한층 이상의 배선층과 전기적으로 연결되는 전기연결부재를 포함하되,
    상기 배선구조체는, 상기 제1봉합재 상에 배치되며 제2관통부를 가지며 한층 이상의 코어 배선층을 포함하는 제2프레임, 상기 제2관통부에 배치된 상기 수동부품, 상기 제2프레임 및 상기 수동부품 각각의 적어도 일부를 덮는 제2봉합재, 상기 제2봉합재 상에 배치된 백사이드 배선층, 상기 백사이드 배선층 및 상기 전기연결부재를 전기적으로 연결하는 제1배선비아, 및 상기 백사이드 배선층 및 상기 수동부품을 전기적으로 연결하는 제2배선비아를 포함하며,
    상기 배선층은 상기 코어 배선층 및 상기 백사이드 배선층을 포함하고,
    상기 재배선층 및 상기 배선층은 서로 전기적으로 연결된,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 배선구조체는 상기 제1봉합재의 상면에 물리적으로 접하도록 배치된,
    반도체 패키지.
  3. 제 1 항에 있어서,
    제1관통부를 가지며, 상기 전기연결부재를 포함하는 제1프레임; 을 더 포함하며,
    상기 반도체칩은 상기 제1관통부에 배치되는,
    반도체 패키지.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 제1배선비아는 상기 제2봉합재, 상기 제2프레임, 및 상기 제1봉합재를 관통하며,
    상기 제2배선비아는 상기 제2봉합재를 관통하는,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1배선비아는 상기 코어 배선층의 적어도 일부를 관통하며,
    상기 제1배선비아 및 상기 코어 배선층은 상기 관통된 영역에서 접하는,
    반도체 패키지.
  7. 제 1 항에 있어서,
    상기 연결구조체의 상기 반도체칩이 배치된 측의 반대측 상에 배치되며 상기 재배선층의 적어도 일부를 노출시키는 개구를 갖는 패시베이션층;
    상기 패시베이션층의 개구 상에 배치되며, 상기 노출된 재배선층과 전기적으로 연결된 언더범프금속;
    상기 언더범프금속 상에 배치되며, 상기 언더범프금속을 통하여 상기 노출된 재배선층과 전기적으로 연결된 전기연결금속; 및
    상기 패시베이션층의 상기 연결구조체가 배치된 측의 반대측 상에 표면 실장되며, 상기 재배선층과 전기적으로 연결된 전자부품; 을 더 포함하는,
    반도체 패키지.
  8. 제1면 및 상기 제1면의 반대측인 제2면을 가지며, 한층 이상의 재배선층을 포함하는 연결구조체;
    상기 연결구조체의 제1면 상에 배치되며, 상기 재배선층과 전기적으로 연결된 접속패드를 갖는 반도체칩;
    상기 연결구조체의 제1면 상에 배치되며, 상하 전기적 연결 경로를 제공하는 전기연결부재;
    상기 연결구조체의 제1면 상에 배치되며, 상기 반도체칩 및 상기 전기연결부재 각각의 적어도 일부를 덮는 제1봉합재;
    상기 제1봉합재 상에 배치된 수동부품;
    상기 제1봉합재 상에 배치되며, 상기 수동부품의 적어도 일부를 덮는 제2봉합재;
    상기 제2봉합재 상에 배치된 백사이드 배선층;
    상기 제1 및 제2봉합재를 관통하며, 상기 백사이드 배선층 및 상기 전기연결부재를 전기적으로 연결하는 제1배선비아; 및
    상기 제2봉합재를 관통하며, 상기 백사이드 배선층 및 상기 수동부품을 전기적으로 연결하는 제2배선비아; 를 포함하는,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1배선비아의 높이는 상기 제2배선비아의 높이보다 큰,
    반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제1봉합재 상에 배치되며, 상기 제1봉합재에 의하여 적어도 일부가 덮이며, 상기 수동부품이 배치되는 관통부를 갖는 프레임; 을 더 포함하며,
    상기 프레임은 상기 제1배선비아를 통하여 상기 백사이드 배선층 및 상기 전기연결부재와 전기적으로 연결된 한층 이상의 코어 배선층을 포함하는,
    반도체 패키지.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102524812B1 (ko) * 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
KR102589685B1 (ko) * 2019-02-26 2023-10-16 삼성전자주식회사 반도체 패키지
US11211299B2 (en) * 2019-06-27 2021-12-28 Advanced Semiconductor Engineering, Inc. Wiring structure having at least one sub-unit
US11227823B2 (en) * 2020-04-20 2022-01-18 Advanced Semiconductor Engineering, Inc. Wiring structure
KR20220079474A (ko) * 2020-12-04 2022-06-13 도쿄엘렉트론가부시키가이샤 고밀도 게이트-온-게이트 3d 논리 회로를 위한 다층 후면 전력 전달 네트워크
US11764171B2 (en) * 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method
CN116994964A (zh) * 2022-04-25 2023-11-03 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754928B2 (en) 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR101922875B1 (ko) * 2016-03-31 2018-11-28 삼성전기 주식회사 전자부품 패키지
KR101982040B1 (ko) * 2016-06-21 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10825780B2 (en) * 2016-11-29 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with electromagnetic interference protection and method of manufacture
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
KR102081086B1 (ko) * 2017-07-07 2020-02-25 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
KR101883108B1 (ko) * 2017-07-14 2018-07-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR102029535B1 (ko) * 2017-08-28 2019-10-07 삼성전기주식회사 팬-아웃 반도체 패키지

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