KR20210111003A - 반도체 패키지 - Google Patents

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KR20210111003A
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KR
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disposed
insulating
redistribution
layer
cavity
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KR1020200025982A
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김진구
서상훈
이상규
이정호
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 복수의 배선층들을 포함하고 캐비티를 갖는 프레임 기판, 상기 캐비티의 바닥면에 배치된 접착 부재, 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 하면이 상기 접착 부재와 접하는 반도체 칩, 상기 접속 패드 상에 배치된 제1 도전성 범프, 상기 복수의 배선층들 중 최상측 배선층 상에 배치된 제2 도전성 범프, 접착 부재와 접하는 절연성 포스트, 상기 제1 및 제2 도전성 범프와 전기적으로 연결되는 재배선층을 포함하는 재배선 구조물을 포함하며, 상기 절연성 포스트는 상기 제1 및 제2 도전성 범프 보다 경도(Hardness)가 큰 물질을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 칩의 소형화 추세에 따라서 반도체 패키징(Packaging) 분야에서도 패키지의 경박 단소화가 요구되고 있다. 이러한 패키지 기술 중 하나는 반도체 칩 상에 재배선층을 형성함으로써 반도체 칩의 접속 패드를 팬-아웃 영역으로 재배선하는 것이다. 그러나, 재배선 구조물이 형성될 면이 균일하게 연마되지 못하면, 재배선층의 신뢰성이 저하되고 패키지의 두께가 균일하지 못하여 워피지 조절이 어려운 문제가 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 재배선층의 신뢰성이 우수하고 두께가 균일한 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 서로 다른 레벨에 배치된 복수의 배선층들을 포함하고, 바닥면에 스토퍼 층이 배치된 캐비티를 갖는 프레임 기판, 상기 캐비티의 상기 바닥면에 배치된 접착 부재, 상기 캐비티 내에 배치되며, 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 하면이 상기 접착 부재와 접하는 반도체 칩, 상기 접속 패드 상에 배치된 제1 도전성 범프, 상기 복수의 배선층들 중 최상측 배선층 상에 배치된 제2 도전성 범프, 상기 캐비티 내에 배치되며, 하면이 상기 접착 부재와 접하는 절연성 포스트, 상기 캐비티를 채우며, 상기 제1 및 제2 도전성 범프의 측면들과 상기 절연성 포스트의 측면을 덮는 봉합재 및 상기 봉합재 상에 배치되며, 상기 제1 및 제2 도전성 범프와 전기적으로 연결되는 재배선층을 포함하는 재배선 구조물을 포함하며, 상기 절연성 포스트는 상기 제1 및 제2 도전성 범프 보다 경도(Hardness)가 큰 물질을 포함하는 반도체 패키지를 제공한다.
또한, 서로 다른 레벨의 복수의 배선층들을 포함하고, 캐비티를 갖는 프레임 기판, 상기 캐비티 내에 배치되며, 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 하면이 상기 캐비티의 하측을 향하는 반도체 칩, 상기 복수의 배선층들 중 최상측 배선층 및 상기 접속 패드 상에 각각 배치된 복수의 도전성 범프들, 상기 프레임 기판 상에 배치되고 상기 복수의 도전성 범프들과 이격된 절연성 포스트, 상기 캐비티를 채우며, 상기 복수의 도전성 범프들의 측면들과 상기 절연성 포스트의 측면을 덮는 봉합재 및 상기 봉합재 상에 배치되는 절연층 및 상기 절연층 상에 배치되며 상기 복수의 도전성 범프들과 연결되는 재배선층을 포함하는 재배선 구조물을 포함하며, 상기 절연성 포스트는 상기 복수의 도전성 범프들과 다른 물질을 포함하는 반도체 패키지를 제공한다.
또한, 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 접속 패드 상에 배치된 도전성 범프를 포함하는 반도체 칩, 상기 반도체 칩의 상측에 배치되며, 상기 도전성 범프와 전기적으로 연결된 제1 재배선층을 포함하는 제1 재배선 구조물, 상기 반도체 칩의 하측에 배치되며, 절연층, 상기 절연층 상에 배치된 제2 재배선층 및 상기 제2 재배선층을 상기 제1 재배선층에 전기적으로 연결하는 수직 연결 도체를 포함하는 제2 재배선 구조물, 상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 배치되며, 상기 제1 재배선층 및 상기 제2 재배선층과 절연되는 절연성 포스트 및 상기 반도체 칩의 적어도 일부를 봉합하며, 상기 도전성 범프의 측면, 상기 수직 연결 도체의 측면, 및 상기 절연성 포스트의 측면을 덮는 봉합재를 포함하며, 상기 도전성 범프 및 상기 수직 연결 도체는 금속 물질을 포함하고, 상기 절연성 포스트는 상기 금속 물질 보다 경도(Hardness)가 큰 세라믹 물질을 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 고 경도(Hardness)의 물질을 포함하는 구조체를 도입하여 연마 공정에서 두께 편차를 줄임으로써, 재배선층의 신뢰성이 우수하고 두께가 균일한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a는 도 1의 반도체 패키지에서 I-I' 절단면을 나타낸 평면도이다.
도 2b 및 2c는 도 2a에서 절연성 포스트의 변형된 배치 구조를 나타낸 평면도들이다.
도 3a 내지 도 3e는 다양한 실시예에 따른 절연성 포스트의 형상을 나타낸 사시도들이다.
도 4 내지 도 9는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11a는 도 10의 반도체 패키지에서 II-II' 절단면을 나타낸 평면도이다.
도 11b는 도 11a에서 절연성 포스트의 변형된 배치 구조를 나타낸 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2a는 도 1의 반도체 패키지(100A)에서 I-I' 절단면을 나타낸 평면도이다. 도 2b 및 2c는 도 2a에서 절연성 포스트(126)의 다양한 배치 구조를 나타낸 평면도들이다. 도 3a 내지 도 3e는 다양한 실시예에 따른 절연성 포스트(126)의 형상을 나타낸 사시도들이다.
먼저, 도 1 및 도 2a를 참조하면, 일 실시예에 따른 반도체 패키지(100A)는 프레임 기판(110), 접착 부재(125), 반도체 칩(120), 복수의 도전성 범프들(120B, 112B), 절연성 포스트(126), 봉합재(130), 및 재배선 구조물(140)을 포함할 수 있다. 절연성 포스트(126)는 복수의 도전성 범프(120B, 112B) 보다 경도(Hardness)가 큰 물질을 포함할 수 있다.
프레임 기판(110)은 한층 이상의 절연층(111a, 111b, 111c), 서로 다른 레벨에 배치된 복수의 배선층들(112a, 112b, 112c, 112d), 서로 다른 층에 형성된 복수의 배선층들(112a, 112b, 112c, 112d)을 전기적으로 연결하는 복수의 배선 비아들(113a, 113b, 113c)을 포함할 수 있고, 바닥면에 스토퍼 층(112aM)이 배치된 캐비티(110h)를 가질 수 있다. 캐비티(110h)는 프레임 기판(110)의 적어도 일부를 관통할 수 있다. 절연층, 배선층, 및 배선 비아는 도면에 도시된 것 보다 많은 수로 포함될 수 있다.
예를 들어, 프레임 기판(110)은 코어 절연층(111a), 코어 절연층(111a)의 하측에 배치된 제1 절연층(111b), 및 코어 절연층(111a)의 상측에 배치된 제2 절연층(111c)을 포함하고, 코어 절연층(111a)의 하면에 배치된 제1 배선층(112a), 코어 절연층(111a)의 상면에 배치된 제2 배선층(112b), 제1 절연층(111b)의 하면에 배치된 제3 배선층(112c), 및 제2 절연층(111c)의 상면에 배치된 제4 배선층(112d)을 포함하고, 캐비티(110h)는 제2 절연층(111b) 및 코어 절연층(111a)을 관통하며, 제1 절연층(111b)은 캐비티(110h)의 바닥면의 스토퍼 층(112aM)의 하면을 덮을 수 있다. 따라서, 제3 배선층(112c)은 스토퍼 층(112aM) 보다 낮은 레벨에 위치할 수고, 제1 배선층(112a)은 스토퍼 층(112aM)과 동일한 레벨에 위치할 수 있다.
프레임 기판(110)은 패키지(100A) 자체의 강성과 봉합재(130)의 두께 균일성을 개선할 수 있다. 또한, 프레임 기판(110)은 복수의 배선층들(112a, 112b, 112c, 112d)과 배선 비아들(113a, 113b, 113c)을 포함하므로 패키지(100A)를 상하로 관통하는 전기적 연결 경로를 제공할 수 있다. 또한, 프레임 기판(110)은 복수의 배선층들(112a, 112b, 112c, 112d) 중 최하측의 배선층(112c)을 포함하기 때문에, 반도체 칩(120)의 후면 측에 별도의 배선층을 형성하는 공정 없이 양면 재배선 구조를 갖는 패키지(110A)를 제공할 수 있다.
절연층(111a, 111b, 111c)은 절연 물질을 포함할 수 있다. 절연 물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등을 포함할 수 있다. 프리프레그와 같은 강성이 높은 재료를 포함할수록 패키지(100A)의 워피지 제어에 효과적일 수 있다.
코어 절연층(111a)은 강성 유지를 위해서 제1 절연층(111b) 및 제2 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111b) 및 제2 절연층(111c)을 도입함으로써 더 많은 수의 배선층(112c, 112d)을 형성할 수 있다. 예를 들어, 코어 절연층(111a)은 편면 또는 양면 동박 적층판(CCL)을 이용해서 형성될 수 있고, 제1 절연층(111b)과 제2 절연층(111c)은 동박 적층판 상에 프리프레그 또는 ABF를 적층하여 형성될 수 있다. 제1 절연층(111b)과 제2 절연층(111c)은 코어 절연층(111a)을 기준으로 대칭 형태를 가질 수 있으나, 프레임 기판(110)의 형태가 이에 한정되는 것은 아니다.
배선층들(112a, 112b, 112c, 112d)은 서로 전기적으로 연결되며, 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결될 수 있다. 배선층들(112a, 112b, 112c, 112d)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 배선층들(112a, 112b, 112c, 112d)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴을 제외한 각종 신호, 예를 들어, 데이터 신호 등의 전달 경로일 수 있다. 배선층들(112a, 112b, 112c, 112d)의 두께는 재배선 구조물 (140)의 재배선층(142a, 142b, 142c)의 두께보다 두꺼울 수 있다.
배선 비아들(113a, 113b, 113c)은 서로 다른 층에 형성된 배선층들(112a, 112b, 112c, 112d)을 전기적으로 연결시켜 프레임 기판(110) 내에 전기적 경로를 형성한다. 배선 비아들(113a, 113b, 113c) 역시 금속 물질을 포함할 수 있다. 배선 비아들(113a, 113b, 113c)은 금속 물질로 완전히 충전되거나 금속 물질이 비아 홀의 벽면을 따라 형성될 수 있다. 배선 비아들(113a, 113b, 113c)은 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 배선 비아(113a)는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3 배선 비아들(113b, 113c)은 코어 절연층(111a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다. 코어 절연층(111a)을 관통하는 제1 배선 비아(113a)는 제1 및 제2 절연층(111b, 111c)을 각각 관통하는 제2 및 제3 배선 비아들(113b, 113c) 보다 직경이 클 수 있다.
캐비티(110h)는 프레임 기판(110)의 일부를 제거하여 형성되며, 바닥면에는 프레임 기판(110)의 제거 공정에서 캐비티(110h)의 깊이를 조절하는 스토퍼 층(112aM)이 배치될 수 있다. 기판(110)의 제거 공정은 예를 들어, 샌드 블라스트 공정일 수 있고, 이 경우, 캐비티(110h)는 측벽면이 테이퍼진 단면 형상을 가질 수 있다. 캐비티(110h)가 테이퍼진 단면 형상을 갖는 경우, 반도체 칩(120)의 얼라인 공정에서의 수율이 높아질 수 있다. 캐비티(110h)는 코어 절연층(111a) 및 제2 절연층(111c)을 관통하되 제1 절연층(111b)은 관통하지 않을 수 있다. 스토퍼 층(112aM)은 코어 절연층(111a)의 하면에 배치되며, 그 하면은 제1 절연층(111b)으로 덮일 수 있다.
스토퍼 층(112aM)은 배선층들(112a, 112b, 112c, 112d)과 동일하거나 유사한 금속 물질을 포함할 수 있다. 또는, 배선층들(112a, 112b, 112c, 112d) 보다 샌드 블라스트에 대한 에칭율이 작은 물질을 포함할 수도 있다. 예를 들어, 스토퍼 층(112aM)은 드라이 필름 포토레지스트를 포함할 수 있다. 스토퍼 층(112aM)이 금속층인 경우 스토퍼 층(112aM)을 그라운드 층으로 이용할 수도 있다. 스토퍼 층(112aM)은 하면이 제1 절연층(111b)으로 덮이되 상면의 적어도 일부가 캐비티 (110h)에 의하여 노출될 수 있다. 캐비티(110h) 형성 공정에서 노출된 스토퍼 층(112aM)의 일부가 제거될 수 있기 때문에, 스토퍼 층(112aM)은 캐비티(110h)에 의하여 코어 절연층(111a)으로부터 노출된 영역의 두께가 캐비티(110h)에 의하여 코어 절연층(111a)으로부터 노출되지 않는 테두리 영역의 두께보다 얇을 수 있다.
접착 부재(125)는 캐비티(110h)의 바닥면에 배치되며, 반도체 칩(120)과 절연성 포스트(126)을 고정시킬 수 있다. 접착 부재(125)는 열경화성 수지와 같은 접착 수지를 포함할 수 있다. 접착 수지는, 예를 들어, 비스페놀형 에폭시 수지, 노블락형 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지, 및 레조시놀 수지 중 적어도 하나를 포함할 수 있다. 접착 부재(125)는 다이 부착 필름(DAF, Die Attach Film)을 포함할 수 있다.
반도체 칩(120)은 캐비티(110h) 내에 배치되며, 접속 패드(120P)가 배치된 상면 및 상면의 반대측인 하면을 가지며, 하면이 캐비티(110h)의 하측을 향해서 배치될 수 있다. 반도체 칩(120)은 접착 부재(125)를 매개로 캐비티(110h) 내에 고정될 수 있고, 반도체 칩(120)의 하면은 접착 부재(125)와 직접 접할 수 있다.
반도체 칩(120)은 웨이퍼 상에 복수의 집적 회로(IC: Integrated Circuit)가 형성된 IC 칩일 수 있다. 반도체 칩(120)은, 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, ASIC(application-specific IC)과 같은 로직 칩, 또는 휘발성 메모리(예, DRAM), 비-휘발성 메모리(예, ROM), 플래시 메모리와 같은 메모리 칩을 포함할 수도 있다.
복수의 도전성 범프들(120B, 112B)은 반도체 칩(120)의 접속 패드(120P) 상에 배치된 제1 도전성 범프(120B)와 복수의 배선층들(112a, 112b, 112c, 112d) 중 최상측 배선층(112d) 상에 배치된 제2 도전성 범프(112B)를 포함할 수 있다.
제1 도전성 범프(120B)는 반도체 칩(120)의 접속 패드(120P)를 재배선 구조물(140)의 재배선층(142a, 142b, 142c)과 전기적으로 연결할 수 있다. 제1 도전성 범프(120B)는 금속 물질, 예를 들어, 구리를 포함할 수 있다. 제1 도전성 범프(120B)는 기둥(Pillar) 형상을 가질 수 있으나, 특별히 제한되는 것은 아니다. 제1 도전성 범프(120B)의 개수는 반도체 칩(120)의 접속 패드(120P)의 개수에 대응할 수 있으나, 필요에 따라서 증감될 수도 있다. 제1 도전성 범프(120B)는 재배선 구조물(140)의 제1 배선 비아(143a1)를 통해서 재배선층(142a)과 연결될 수 있다.
제2 도전성 범프(112B)는 프레임 기판(110)의 최상측 배선층(112d)을 재배선 구조물(140)의 재배선층(142a, 142b, 142c)과 전기적으로 연결할 수 있다. 제2 도전성 범프(112B) 역시 구리 필라일 수 있으나, 이에 한정되는 것은 아니다. 제2 도전성 범프(112B)의 개수도 특별히 한정되지 않으며, 최상측 배선층(112d)의 설계 디자인에 따라서 다양하게 증감될 수 있다. 제2 도전성 범프(112B)는 재배선 구조물(140)의 제2 배선 비아(143a2)를 통해서 재배선층(142a)과 연결될 수 있다.
절연성 포스트(126)는 캐비티(110h) 내에 배치되며, 하면이 접착 부재(125)에 직접 접할 수 있다. 절연성 포스트(126)는 복수의 도전성 범프들(120B, 112B)과 이격되며, 재배선 구조물(140)의 재배선층(142a, 142b, 142c) 및 프레임 기판(110)의 배선층들(112a, 112b, 112c, 112d)과 절연될 수 있다.
절연성 포스트(126)의 상면은 봉합재(130)의 상면, 제1 도전성 범프(120B)의 상면, 및 제2 도전성 범프(112B)의 상면과 실질적으로 공면(coplanar)(S1)일 수 있다. 본 발명에서 페이스 업 배치된 반도체 칩(120)의 상면 상에 재배선 구조물(140)을 형성하기 위해서 봉합재(130)의 상면을 평탄화하는 연마 공정이 필요한데, 연마 공정에 의해서 형성된 플랫면(S1)의 평탄도(TTV, Total Thickness Variation)가 작을수록 재배선 구조물(140)의 신뢰성이 우수하고 전체적으로 두께가 균일한 반도체 패키지를 구현할 수 있다.
절연성 포스트(126)는 제1 및 제2 도전성 범프(120B, 112B)의 금속 물질 및 봉합재(130)의 고분자 물질 보다 고 경도(High hardness)의 세라믹 물질, 예를 들어, 알루미나(Al2O3), 탄화규소(SiC), 질화규소(SiN), 질화붕소(BN), 및 지르코니아(ZrO2) 중 적어도 하나를 포함함으로써, 연마 공정에서 절연성 포스트(126)의 상면을 포함하는 연마 저지선(하한선)을 형성하며, 따라서, 연마 공정의 두께 공차를 감소시킬 수 있다. 또한, 연마 저지선을 형성하기 위해서, 절연성 포스트(126)는 제1 및 제2 도전성 포스트(120B, 112B) 보다 상대적으로 큰 폭(W1) 및 큰 단면적(A1)을 가질 수 있다.
예를 들어, 절연성 포스트(126)의 상면은, 봉합재(130)의 상면, 제1 도전성 범프(120B)의 상면, 및 제2 도전성 범프(112B)의 상면과 함께 재배선 구조물(140)이 형성되는 플랫면(S1)을 형성할 수 있다. 절연성 포스트(126)의 폭(W1)은 제1 도전성 범프(120B)의 폭(W2) 및 제2 도전성 범프(112B)의 폭(W3)과 같거나 클 수 있다. 제1 도전성 범프(120B)의 폭(W2)이 제2 도전성 범프(W3)의 폭(W3) 보다 작은 경우, 절연성 포스트(126)의 폭(W1)은 제1 도전성 범프(120B)의 폭(W2) 보다 크고, 제2 도전성 범프(W3)의 폭(W3)과 같거나 클 수 있다. 또한, 도 2a를 참조하면, 플랫면(S1)에서 절연성 포스트(126)의 상면, 제1 도전성 범프(120B)의 상면, 및 제2 도전성 범프(112B)의 상면은 봉합재(130)의 상면으로부터 노출되고, 이때, 절연성 포스트(126)의 상면의 단면적(A1)은 제1 및 제2 도전성 범프(120B, 112B) 각각의 상면의 단면적(A2, A3)과 같거나 클 수 있다. 제1 도전성 범프(120B)의 상면의 단면적(A2)이 제2 도전성 범프(112B)의 상면의 단면적(A3) 보다 작은 경우, 절연성 포스트(126)의 상면의 단면적(A1)은 제1 도전성 범프(120B)의 상면의 단면적(A2) 보다 크고 제2 도전성 범프(112B)의 상면의 단면적(A3)과 같거나 클 수 있다.
또한, 절연성 포스트(126)는 낮은 열 팽창 계수(CTE)와 높은 열용량을 갖는 세라믹 물질을 포함하기 때문에, 반도체 칩(120)의 급격한 발열에 대응한 열 저장소(Reservoir) 역할을 할 수 있다.
도 2b 및 2c에 도시된 것과 같이, 다양한 실시예에서 절연성 포스트(126)은, 도 2a에 도시된 것과 달리, 접착 부재(125) 상에서 반도체 칩(120)을 둘러싸도록 배치된 복수의 절연성 포스트들(126)을 포함할 수 있다. 복수의 절연성 포스트들(126)은 도 2b와 같이 반도체 칩(120)을 기준으로 대칭적으로 배치될 수도 있으나, 도 2c와 같이 비대칭으로 배치될 수도 있다. 복수의 절연성 포스트들(126)은 연마 공정에서 노출되는 고 경도 재료의 평면적을 증가시킴으로써, 연마 공정의 두께 공차를 더욱 감소시킬 수 있다. 복수의 절연성 포스트들(126)의 개수와 배치 관계는 특별히 제한되지 않는다.
도 3a 내지 도 3e에 도시된 것과 같이, 절연성 포스트(126)는 원 기둥 형상, 원 뿔 형상, 다각 기둥 형상, 다각 뿔 형상, 또는 복수의 구가 수직으로 적층된 형상을 가질 수 있다. 절연성 포스트(126)는 세라믹 분말을 소결(Sintering)하여 형성할 수 있다.
봉합재(130)는 캐비티(110h)를 채우며, 제1 및 제2 도전성 범프(120B, 112B)의 측면들과 절연성 포스트(126)의 측면을 덮으며, 캐비티(110h) 내의 반도체 칩(120)을 보호할 수 있다. 봉합재(130)는 프레임 기판(110)과 반도체 칩(120) 각각의 적어도 일부를 감싸도록 재배서 구조물(140) 상에 배치될 수 있다. 봉합재(130)는 고분자 물질을 포함할 수 있다. 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러/유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다. 일부 실시예에서, 봉합재(130)는 감광성 수지를 포함할 수도 있다.
재배선 구조물(140)은 반도체 칩(120)의 접속 패드(120P)를 재배선 하며, 접속 패드(120P)와 프레임 기판(110)의 배선층들(112a, 112b, 112c, 112d)을 전기적으로 연결할 수 있다. 재배서 구조물(140)은 봉합재(130) 상에 배치되는 한층 이상의 절연층(141a, 141b, 141c), 한층 이상의 절연층(141a, 141b, 141c) 상에 각각 배치되며 제1 및 제2 도전성 범프(120B, 112B)와 전기적으로 연결되는 재배선층(142a, 142b, 142c), 및 한층 이상의 절연층(141a, 141b, 141c)을 관통하여 재배선층(142a, 142b, 142c)을 제1 및 제2 도전성 범프(120B, 112B)에 연결하거나 서로 다른 층에 배치된 재배선층(142a, 142b, 142c)을 서로 연결하는 재배선 비아(143a, 143b, 143c)를 포함할 수 있다. 재배선 구조물(140)의 절연층과 재배선층들은 도면에 도시된 것 보다 많거나 적은 수로 구성될 수 있다. 도면 상에서 서로 연결되지 않은 재배선층들은 도면에 나타나지 않은 영역을 우회하여 서로 연결될 수 있다.
절연층(141a, 141b, 141c)은 프레임 기판(110)의 절연층(111a, 111b, 111c)과 동일하거나 유사한 절연 물질을 포함할 수 있다. 재배선 구조물(140)의 절연층(141a, 141b, 141c)은 PID 수지와 같은 감광성 수지를 포함할 수 있다. 이 경우, 절연층(141a, 141b, 141c)을 보다 얇게 형성할 수 있으며, 재배선 비아(143a1, 143a2, 143b, 143c)를 미세하게 형성할 수 있다. 절연층(141a, 141b, 141c)이 다층인 경우, 이들은 서로 동일한 물질을 포함하거나 서로 상이한 물질을 포함할 수도 있다. 또한, 절연층(141a, 141b, 141c)이 다층인 경우, 공정에 따라서 절연층(141a, 141b, 141c) 간의 경계가 불분명할 수도 있다.
재배선층(142a, 142b, 142c)은 실질적으로 접속 패드(120P)를 재배선하며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선층(142a, 142b, 142c)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다.
재배선 비아(143a, 143b, 143c)는 서로 다른 층에 형성된 재배선층(142a, 142b, 142c), 제1 및 제2 도전성 범프(120B, 112B)를 전기적으로 연결시킴으로써, 패키지(100A) 내에 전기적 경로를 형성할 수 있다. 재배선 비아(143a, 143b, 143c)는 신호용 비아, 그라운드용 비아, 파워용 비아를 포함할 수 있다. 재배선 비아(143a, 143b, 143c)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선 비아(143a, 143b, 143c)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아일 수 있다.
한편, 일 실시예의 반도체 패키지(100A)는 제1 및 제2 패시베이션층(151, 152), 언더범프금속들(160), 및 연결 범프들(170)을 더 포함할 수 있다.
제1 패시베이션층(151) 재배선 구조물(140) 상에 배치되어 재배선 구조물(140)을 외부의 물리적/화학적 손상으로부터 보호할 수 있다. 제1 패시베이션층(151)은 재배선 구조물(140)의 최상측 재배선층(142c)의 적어도 일부를 노출시키는 복수의 개구부(151h)를 가질 수 있다. 제1 패시베이션층(151)은 절연 물질을 포함할 수 있다. 절연 물질은 예를 들어, 프리프레그, ABF, FR-4, BT, 또는 솔더레지스트(Solder Resist)를 포함할 수 있다. 제2 패시베이션층(152)은 프레임 기판(110) 상에 배치되어 프레임 기판(110)을 외부의 물리적/화학적 손상로부터 보호할 수 있다. 제2 패시베이션층(152)은 프레임 기판(110)의 최하측 배선층(112c)의 적어도 일부를 노출시키는 개구부(152h)를 가질 수 있다. 제2 패시베이션층(152)은 제1 패시베이션층(151)과 동일한 절연 물질을 포함할 수 있고, 제1 패시베이션층(151)과 제2 패시베이션층(152)은 서로 동일하거나 상이한 물질을 포함할 수 있다.
언더범프금속(160)은 제1 패시베이션층(151)의 복수의 개구부(151h) 내에 각각 배치되며 최상측 재배선층(142c)과 전기적으로 연결될 수 있다. 언더범프금속(160)은 연결 범프(170)의 접속 신뢰성을 향상시켜주며, 패키지의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(160)은 제1패시베이션층(151)의 개구부(151h)를 통하여 노출된 재배선 구조물(140)의 최상측 재배선층(142c)과 연결될 수 있다. 언더범프금속(160)은 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
연결 범프(170)는 언더범프금속(160) 상에 배치되며 언더범프금속(160)을 통해서 최상측 재배선층(142c)과 전기적으로 연결될 수 있다. 연결 범프(170)는 반도체 패키지(100A)를 외부 장치와 물리적 및/또는 전기적으로 연결할 수 있다. 연결 범프(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(170)는 랜드(land), 볼(ball), 또는 핀(pin) 형상을 가질 수 있다. 복수의 연결 범프들(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 수직적으로 반도체 칩(120)과 중첩되지 않는 영역을 의미한다.
도 4 내지 도 9는 도 1의 반도체 패키지(100A)의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 4를 참조하면, 복수의 절연층(111a, 111b, 111c)과 배선층들(112a, 112b, 112c, 112d)과 배선 비아들(113a, 113b, 113c)과 스토퍼 층(112aM)을 포함하는 프레임 기판(110)을 준비한다. 프레임 기판(110)은 코어 절연층(111a)의 하면 및 상면에 각각 제1 및 제2배선층(112a, 112b)을 형성하고, 제1 및 제2배선층(112a, 112b)을 연결하는 제1 배선 비아(113a), 및 코어 절연층(111a)의 하면에 제1 배선층(112a)과 이격된 스토퍼 층(112aM)을 형성하고, 코어 절연층(111a)의 하면에 제1 배선층(112a)을 덮는 제1 절연층(111b)을 형성하고, 코어 절연층(111a)의 상면에 제2 배선층(112b)를 덮는 제2 절연층(111c)을 형성하고, 제1 절연층(111b) 상의 제3 배선층(112c)과 제3 배선층(112c)을 제1 배선층(112a)에 연결하는 제2 배선 비아(113b)를 형성하고, 제2 절연층(111c) 상의 제4 배선층(112d)과 제4 배선층(112d)을 제2 배선층(112b)에 연결하는 제3 배선 비아(113c)를 형성하여 제조될 수 있다. 제1 및 제2배선층(112a, 112b)은 동박 적층판(CCL) 상에 도금 공정을 수행하여 형성할 수 있고, 제1 배선 비아(113a)는 기계적 드릴 또는 레이저 드릴을 이용하여 동박 적층판(CCL)을 관통하는 비아홀을 형성한 후 도금 공정을 수행하여 형성할 수 있다. 제1 및 제2 절연층(111b, 111c)은 각각 프레프레그 또는 ABF를 라미네이션하고 경화하는 방법으로 형성할 수 있다. 제3 및 제4 배선층(112c, 112d)과 제2 및 제3 배선 비아(113b, 113c)는 전술한 도금 공정 및 드릴 공정을 수행하여 형성할 수 있다.
도 5를 참조하면, 프레임 기판(110)에 캐비티(110h)를 형성할 수 있다. 먼저, 프레임 기판(110)의 하측에 제2 패시베이션층(152)을 형성하고, 제2 패시베이션층(152) 하측에 절연층(11)과 금속층(12)을 포함하는 캐리어 필름(10)을 부착할 수 있다. 다음, 프레임 기판(110)의 상측에 드라이 필름(20)을 부착하고 스토퍼 층(112aM)이 노출되도록 프레임 기판(110)의 제2 절연층(111c)과 코어 절연층(111a)을 관통하는 캐비티(110h)를 형성할 수 있다. 공정에 따라서, 제2 패시베이션층(152)은 생략될 수 있고, 캐리어 필름(10)의 종류도 다를 수 있다. 캐비티(110h)는 샌드 블라스트 공정에 의해 형성될 수 있다. 이 경우, 캐비티(110h)는 측벽면이 경사진 테이퍼 단면 형상을 가질 수 있고, 스토퍼 층(112aM)은 샌드 블라스트 공정에서 스토퍼(stopper)로 역할을 수행할 수 있다.
도 6을 참조하면, 프레임 기판(110) 상에 반도체 칩(120), 제1 및 제2 도전성 범프들(120B, 112B), 및 절연성 포스트(126)를 배치할 수 있다. 먼저, 드라이 필름(도 5의 "20")을 제거하고, 캐비티(110h)의 바닥면에 접착 부재(125)를 배치하고, 접착 부재(125) 상에 반도체 칩(120)과 절연성 포스트(126)를 형성할 수 있다. 또한, 반도체 칩(120)의 접속 패드(120P) 상에 제1 도전성 범프(120B)를 형성하고, 최상측 배선층(112d) 상에 제2 도전성 범프(112B)를 형성할 수 있다. 제1 및 제2 도전성 범프들(120B, 112B)과 절연성 포스트(126)는 반도체 칩(120)의 부착 공정(Die Attach process)에서 형성될 수 있으며, 이들의 형성 순서는 특별히 제한되지 않는다. 접착 부재(125)는 다이 어태치 필름(DAF)을 사용할 수 있다. 절연성 포스트(126)의 상면은 제1 및 제2 도전성 범프들(120B, 112B) 각각의 상면들 보다 낮은 레벨에 위치할 수 있다. 제1 및 제2 도전성 범프들(120B, 112B) 준비된 구리 필라를 부착하거나 접속 패드(120P) 또는 최상측 배선층(112d) 상에 직접 구리 필라를 형성할 수 있다. 절연성 포스트(126)는 준비된 세라믹 소결체를 접착 부재(125) 상에 부착하여 형성될 수 있다. 절연성 포스트(126)의 폭(W1)은 제1 및 제2 도전성 범프들(120B, 112B) 각각의 폭(W2, W3) 보다 클 수 있다.
도 7을 참조하면, 프레임 기판(110) 상에 봉합재(130)를 형성할 수 있다. 봉합재(130)는 ABF를 라미네이션한 후 경화하는 방법으로 형성할 수 있다. 봉합재(130)는 제1 및 제2 도전성 범프들(120B, 112B)과 절연성 포스트(126)를 모두 덮도록 형성되고, 그 상면은 패키지 기판(110)의 형상이나 기타 요소에 의해서 평탄화 되지 않은 상태일 수 있다. 균일하지 않은 봉합재(130)의 상면을 연마하는 경우 연마 공정 후에도 최초 봉합재(130)의 상면의 굴곡을 따라서 두께 공차가 존재할 수 있다. 연마 공정에서 발생하는 두께 공차 문제를 해소하기 위해서, 절연성 포스트(126)의 상면은 제품 디자인 상의 가상의 그라인딩 라인(GL)과 실질적으로 공면에 있을 수 있다.
도 8을 참조하면, 봉합재(130)의 상부와 제1 및 제2 도전성 범프들(120B, 112B)의 상부를 연마하여 평탄화된 그라인딩 면(S1)을 형성할 수 있다. 그라인딩 면(S1)은 복수의 도전성 범프들(120B, 112B) 각각의 상면들, 절연성 포스트(126)의 상면, 및 봉합재(130)의 상면을 포함할 수 있다. 절연성 포스트(126)에 의해 그라인딩 면(S1)의 하한선이 유지되기 때문에, 그라인딩 면(S1)의 평탄도가 개선될 수 있다. 예를 들어, 그라인딩 면(S1)은 평탄도(TTV, Total Thickness Variation) 값이 5um 이하일 수 있다. 그라인딩 면(S1)에 수직한 방향을 기준으로, 절연성 포스트(126)의 상면의 단면적은 복수의 도전성 범프들(120B, 112B) 각각의 상면의 단면적과 같거나 클 수 있다.
도 9를 참조하면, 봉합재(130) 상에 재배선 구조물(140)을 형성할 수 있다. 먼저, 봉합재(130) 상에 제1 절연층(141a)을 형성하고, 제1 재배선층(142a) 및 제1 재배선 비아(143a1, 143a2)를 형성할 수 있다. 다음, 제2 및 제3 절연층(141b, 141c)과 제2 및 제3 재배선층(142b, 142c)과 제2 및 제3 재배선 비아(143b, 143c)를 차례로 형성할 수 있다. 절연층 및 재배선층의 층수는 설계 디자인에 따라서 증감될 수 있다. 다음, 재배선 구조물(140) 상에 제1 패시베이션층(151)을 형성하고, 언더범프금속(160)과 연결 범프(170)을 형성할 수 있다. 제1 내지 제3 절연층(141a, 141b, 141c)은 감광성 수지(PID)를 도포 및 경화하여 형성할 수 있고, 제1 내지 제3 재배선층(142a, 142b, 142c)과 제1 내지 제3 재배선 비아(143a, 143b, 143c)는 도금 공정으로 형성할 수 있다. 제1 내지 제3 재배선 비아(143a, 143b, 143c)는 포토리소그래피 공정에 의해 형성된 비아홀에 도전성 물질을 도금하여 형성될 수 있다. 제1 패시베이션층(151)을 ABF를 라미네이션한 후 경화하여 형성할 수 있다. 언더범프금속(160)은 금속 물질을 이용한 메탈화 방법으로 형성할 수 있고, 연결 범프(170)는 리플로우 공정으로 형성할 수 있다. 이후 캐리어 필름(10)을 제거한 후 제2 패시베이션층(152)에 개구부를 형성하여 도 1의 반도체 패키지(100A)를 제조할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이고, 도 11a는 도 10의 반도체 패키지에서 II-II' 절단면을 나타낸 평면도이고, 도 11b는 도 11a에서 절연성 포스트(126)의 변형된 배치 구조를 나타낸 평면도이다.
도 10을 참조하면, 다른 실시예에 따른 반도체 패키지(100B)는 패키지 기판(110) 상의 접착 부재(125b)에 배치된 절연성 포스트(126)를 포함할 수 있다. 본 실시예에서 절연성 포스트(126)는 반도체 칩(120)이 부착된 제1 접착 부재(125a)가 아닌 패키지 기판(110)의 상면에 배치된 별도의 제2 접착 부재(125b) 상에 직접 배치될 수 있다. 이 경우, 높이가 낮은 절연성 포스트(126)를 복수개 배치할 수 있어 공정 효율이 향상될 수 있다. 제2 접착 부재(125b)의 상면은 반도체 칩(120)의 상면과 동일하거나 더 높은 레벨에 위치할 수 있다. 제2 접착 부재(125b)는 접착 수지를 포함할 수 있고, 제1 접착 부재(125a)와 동일한 다이 부착 필름(DAF)이 사용될 수 있다. 절연성 포스트(126)의 폭(W4)은 제1 및 제2 도전성 범프(120B, 112B)의 폭(W2, W3)과 같거나 클 수 있다. 예를 들어, 제1 도전성 범프(120B)의 폭(W2)이 제2 도전성 범프(W3)의 폭(W3) 보다 작은 경우, 절연성 포스트(126)의 폭(W4)은 제1 도전성 범프(120B)의 폭(W2) 보다 크고, 제2 도전성 범프(W3)의 폭(W3)과 같거나 클 수 있다.
도 11a 및 11b를 참조하면, 복수의 절연성 포스트들(126)은 캐비티(110h)를 둘러싸도록 배치될 수 있다. 도면에서는 복수의 절연성 포스트들(126)이 제2 도전성 범프들(112B) 보다 외곽에 배치되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 복수의 절연성 포스트들(126)은 제2 도전성 범프들(112B) 사이에 배치되거나 제2 도전성 범프들(112B) 보다 캐비티(110h)에 가깝게 배치될 수도 있다. 또한, 도 11b와 같이, 복수의 절연성 포스트들(126)은 캐비티(110h)를 기준으로 비대칭적으로 배치될 수 있다.
도 10 내지 11b에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이다.
도 12를 참조하면, 다른 실시예에 따른 반도체 패키지(100C)는 캐비티(110h)의 하측에 배치된 제1 접착 부재(125a) 상의 제1 절연성 포스트(126a)와 제2 접착 부재 상의 제2 절연성 포스트(126b)를 모두 포함할 수 있다. 제1 접착 부재(125a) 상에는 제1 절연성 포스트(126a)와 함께 반도체 칩(120)이 배치될 수 있다. 제1 접착 부재(125a)와 제2 접착 부재(125b)는 서로 동일한 물질을 포함할 수 있다. 제1 절연성 포스트(126a)의 폭(W1)은 제2 절연성 포스트(126b)의 폭(W4)과 같을 수 있다. 제1 절연성 포스트(126a)의 폭(W1)과 제2 절연성 포스트(126b)의 폭(W4)은 각각 제1 및 제2 도전성 범프들(120B, 112B)의 폭(W2, W3)과 같거나 클 수 있다. 제1 도전성 범프(120B)의 폭(W2)이 제2 도전성 범프(112B)의 폭(W3) 보다 작은 경우, 제1 절연성 포스트(126a)의 폭(W1)과 제2 절연성 포스트(126b)의 폭(W4)은 제2 도전성 범프(112B)의 폭(W3)과 같거나 클 수 있다.
도 12에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다.
도 13을 참조하면, 다른 실시예에 따른 반도체 패키지(100D)는 도 1과 다른 형태의 캐비티(110h) 구조를 가질 수 있다. 본 실시예에서 캐비티(110h)는 프레임 기판(110)을 완전히 관통한 관통홀이며, 캐비티(110h)의 바닥측은 복수의 배선층들(112a, 112b, 112c, 112d) 중 최하측 배선층(112c)의 적어도 일부를 덮는 패시베이션층(152)에 의해 막힐 수 있다. 캐비티(110h)의 하측에는 패시베이션층(152)과 접하는 접착 부재(125)가 배치될 수 있고, 접착 부재(125) 상에 반도체 칩(120)과 절연성 포스트(126)가 배치될 수 있다. 접착 부재(125)의 하면은 최하측 배선층(112c)의 하면 및 봉합재(130)의 하면과 실질적으로 공면일 수 있다. 프레임 기판(110)을 완전히 관통한 관통홀 내에 반도체 칩(120)을 배치하는 경우, 반도체 칩(120)의 얼라인 공정에서의 수율이 높아질 수 있다.
도 13에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지(100E)를 나타낸 단면도이다.
도 14를 참조하면, 다른 실시예에 따른 반도체 패키지(100E)는 접속 패드(120P) 상의 도전성 범프(120B)를 포함하는 반도체 칩(120), 제1 재배선층(142a, 142b, 142c)를 포함하는 제1 재배선 구조물(140), 제2 재배선층(112)과 수직 연결 도체(113b)를 포함하는 제2 재배선 구조물(110'), 절연성 포스트(126), 및 봉합재(130)를 포함할 수 있다.
절연성 포스트(126)는 반도체 칩(120)과 함께 접착 부재(125) 상에 배치되며, 접착 부재(125)의 하면은 봉합재(130)의 하면 및 수직 연결 도체(113b)의 하면과 실질적으로 공면일 수 있다. 절연성 포스트(126)의 상면은 도전성 범프(120B)의 상면 및 수직 연결 도체(113b)의 상면과 실질적으로 공면일 수 있다. 절연성 포스트(126)는 제1 배선 구조물(140)과 제2 배선 구조물(110') 사이에 배치되며 제1 재배선층(142) 및 제2 재배선층(112)과 절연될 수 있다.
제2 재배선 구조물(110')은 반도체 칩(120)의 하측에 배치된 절연층(111), 절연층(111) 상에 배치된 제2 재배선층(112), 봉합재(130)를 관통하여 제1 재배선층(142)과 제2 재배선층(112)을 전기적으로 연결하는 수직 연결 도체(113b), 및 절연층(111)을 관통하여 제2 재배선층(112)과 수직 연결 도체(113b)를 연결하는 관통 비아(113a)를 포함할 수 있다. 수직 연결 도체(113b)는 봉합재(130)를 관통하는 도전성 포스트이며, 패키지(100E) 내에 수직적 연결 경로를 제공할 수 있다. 제2 재배선 구조물(110')은 반도체 칩(120)의 후면에 재배선층을 제공할 수 있다.
도 14에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지(100F)를 나타낸 단면도이다.
도 15를 참조하면, 다른 실시예에 따른 반도체 패키지(100F)는 도 14의 패키지(100E)와 달리, 접착 부재(도 14의 "125")를 포함하지 않을 수 있다. 따라서, 반도체 칩(120)의 하면은 제2 재배선 구조물(110')의 절연층(111)과 직접 접하고, 절연성 포스트(126)의 하면은 봉합재(130)의 하면, 수직 연결 도체(113b)의 하면, 및 반도체 칩(120)의 하면과 실질적으로 공면일 수 있다.
도 15에 도시된 구성요소들 중 도 1 및 14과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1 및 14에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 16은 본 발명의 다른 실시예에 따른 반도체 패키지(300)를 나타낸 단면도이다.
도 16을 참조하면, 반도체 패키지(300)는 도 1의 제1 반도체 패키지(100A) 상에 제2 반도체 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 제2 패키지(200)는 재배선 부재(210), 반도체 칩(220), 및 봉합 부재(230)를 포함할 수 있다. 제1 반도체 패키지(100A)는 본 발명의 다른 실시예들에 따른 반도체 패키지로 대체될 수 있다.
재배선 부재(210)는 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211, 212)을 포함할 수 있고, 내부에 상기 재배선 패드들(211, 212)과 연결되는 재배선 패턴(213)을 포함할 수 있다. 재배선 패턴(213)은 반도체 칩(220)의 접속 패드(220P)를 팬-아웃 영역으로 재배선할 수 있다.
반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 접속 패드(220P)는 접속 범프(220B)에 의해서 재배선 부재(210)과 전기적으로 연결될 수 있다. 일례에서 제2 패키지(200)는 금속 범프(220B)를 감싸는 언더필 물질(R)을 더 포함할 수 있다. 언더필 물질(R)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 금속 범프(220B)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 도면에 도시된 것과 달리, 일례에서 반도체 칩(220)의 접속 패드(220P)가 재배선 부재(210)의 상면에 직접 접촉하고, 재배선 부재(210) 내부의 비아를 통해서 재배선 패턴(213)과 전기적으로 연결될 수 있다.
봉합부재(230)는 반도체 패키지(100A)의 봉합재(130)와 동일하거나 유사한 재료를 포함할 수 있다.
제2 패키지(200)는 연결 범프(240)에 의해서 반도체 패키지(100A)와 물리적/전기적으로 연결될 수 있다. 연결 범프(240)는 재배선 부재(210)의 하면의 재배선 패드(211)를 통하여 재배선 부재(210) 내부의 재배선 패턴(213)과 전기적으로 연결될 수 있다. 또는, 재배선 부재(210)의 하면의 재배선 패드(211) 상에 배치되는 언더범프금속을 통해서 재배선 패턴들과 전기적으로 연결될 수 있다. 연결 범프(240)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
도 16에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 서로 다른 레벨에 배치된 복수의 배선층들을 포함하고, 바닥면에 스토퍼 층이 배치된 캐비티를 갖는 프레임 기판;
    상기 캐비티의 상기 바닥면에 배치된 접착 부재;
    상기 캐비티 내에 배치되며, 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 하면이 상기 접착 부재와 접하는 반도체 칩;
    상기 접속 패드 상에 배치된 제1 도전성 범프;
    상기 복수의 배선층들 중 최상측 배선층 상에 배치된 제2 도전성 범프;
    상기 캐비티 내에 배치되며, 하면이 상기 접착 부재와 접하는 절연성 포스트;
    상기 캐비티를 채우며, 상기 제1 및 제2 도전성 범프의 측면들과 상기 절연성 포스트의 측면을 덮는 봉합재; 및
    상기 봉합재 상에 배치되며, 상기 제1 및 제2 도전성 범프와 전기적으로 연결되는 재배선층을 포함하는 재배선 구조물을 포함하며,
    상기 절연성 포스트는 상기 제1 및 제2 도전성 범프 보다 경도(Hardness)가 큰 물질을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 절연성 포스트의 상면은 상기 봉합재의 상면, 상기 제1 도전성 범프의 상면, 및 상기 제2 도전성 범프의 상면과 공면인 반도체 패키지.
  3. 제2 항에 있어서,
    상기 공면에 수직한 방향을 기준으로, 상기 절연성 포스트의 상기 상면의 단면적은 상기 제1 및 제2 도전성 범프 각각의 상기 상면의 단면적과 같거나 큰 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 및 제2 도전성 범프는 금속 물질을 포함하고,
    상기 절연성 포스트는 세라믹 물질을 포함하고,
    상기 봉합재는 고분자 물질을 포함하고,
    상기 세라믹 물질은 알루미나(Al2O3), 탄화규소(SiC), 질화규소(SiN), 질화붕소(BN), 및 지르코니아(ZrO2) 중 적어도 하나를 포함하는 반도체 패키지.
    반도체 패키지.
  5. 서로 다른 레벨의 복수의 배선층들을 포함하고, 캐비티를 갖는 프레임 기판;
    상기 캐비티 내에 배치되며, 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 하면이 상기 캐비티의 하측을 향하는 반도체 칩;
    상기 복수의 배선층들 중 최상측 배선층 및 상기 접속 패드 상에 각각 배치된 복수의 도전성 범프들;
    상기 프레임 기판 상에 배치되고 상기 복수의 도전성 범프들과 이격된 절연성 포스트;
    상기 캐비티를 채우며, 상기 복수의 도전성 범프들의 측면들과 상기 절연성 포스트의 측면을 덮는 봉합재; 및
    상기 봉합재 상에 배치되는 절연층 및 상기 절연층 상에 배치되며 상기 복수의 도전성 범프들과 연결되는 재배선층을 포함하는 재배선 구조물을 포함하며,
    상기 절연성 포스트는 상기 복수의 도전성 범프들과 다른 물질을 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 캐비티의 상기 하측에 배치된 접착 부재를 더 포함하며,
    상기 절연성 포스트의 하면 및 상기 반도체 칩의 상기 하면은 상기 접착 부재의 상면과 직접 접하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 프레임 기판의 상면에 배치된 접착 부재를 더 포함하며,
    상기 절연성 포스트의 하면은 상기 접착 부재의 상면과 직접 접하고,
    상기 접착 부재의 상면은 상기 반도체 칩의 상면과 동일하거나 높은 레벨에 위치하는 반도체 패키지.
  8. 제5 항에 있어서,
    상기 캐비티는 상기 프레임 기판의 일부를 관통하며,
    상기 캐비티의 바닥면에 스토퍼 층이 배치된 반도체 패키지.
  9. 제5 항에 있어서,
    상기 반도체 패키지는 상기 복수의 도전성 범프들 각각의 상면들, 상기 절연성 포스트의 상면, 및 상기 봉합재의 상면을 포함하는 그라인딩 면을 가지며,
    상기 그라인딩 면은 평탄도(TTV, Total Thickness Variation) 값이 5㎛ 이하인 반도체 패키지.
  10. 접속 패드가 배치된 상면 및 상기 상면의 반대측인 하면을 가지며, 상기 접속 패드 상에 배치된 도전성 범프를 포함하는 반도체 칩;
    상기 반도체 칩의 상측에 배치되며, 상기 도전성 범프와 전기적으로 연결된 제1 재배선층을 포함하는 제1 재배선 구조물;
    상기 반도체 칩의 하측에 배치되며, 절연층, 상기 절연층 상에 배치된 제2 재배선층 및 상기 제2 재배선층을 상기 제1 재배선층에 전기적으로 연결하는 수직 연결 도체를 포함하는 제2 재배선 구조물;
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물 사이에 배치되며, 상기 제1 재배선층 및 상기 제2 재배선층과 절연되는 절연성 포스트; 및
    상기 반도체 칩의 적어도 일부를 봉합하며, 상기 도전성 범프의 측면, 상기 수직 연결 도체의 측면, 및 상기 절연성 포스트의 측면을 덮는 봉합재를 포함하며,
    상기 도전성 범프 및 상기 수직 연결 도체는 금속 물질을 포함하고,
    상기 절연성 포스트는 상기 금속 물질 보다 경도(Hardness)가 큰 세라믹 물질을 포함하는 반도체 패키지.
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