KR102411802B1 - 휨 제어를 갖는 칩 패키지 구조물 및 그 형성 방법 - Google Patents

휨 제어를 갖는 칩 패키지 구조물 및 그 형성 방법 Download PDF

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KR102411802B1
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Abstract

패키지 구조물 및 이의 형성 방법이 제공된다. 패키지 구조물은 패키지 기판, 인터포저 기판, 제 1 반도체 디바이스, 제 2 반도체 디바이스 및 보호 층을 포함한다. 인터포저 기판은 패키지 기판 위에 배치된다. 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 인터포저 기판 위에 배치되고, 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 상이한 유형의 전자 디바이스이다. 보호 층은 제 1 반도체 디바이스 및 제 2 반도체 디바이스를 둘러싸도록 인터포저 기판 위에 형성된다. 제 2 반도체 디바이스는 보호 층으로부터 노출되고, 제 1 반도체 디바이스는 보호 층으로부터 노출되지 않는다.

Description

휨 제어를 갖는 칩 패키지 구조물 및 그 형성 방법{CHIP PACKAGE STRUCTURE HAVING WARPAGE CONTROL AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2019년 9월 9일자에 출원된 미국 가출원 제 62/897,459 호의 이익을 주장하며, 이 가출원의 전체 내용은 본 명세서에 참조로 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 급속한 성장을 이루었다. 반도체 제조 공정에서의 지속적인 발전은 보다 미세한 피처 및/또는 보다 높은 집적도를 가진 반도체 디바이스를 야기하였다. 피처 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트)는 감소하는 반면, 기능 밀도(즉, 칩 영역당 상호 접속된 디바이스들의 수)는 일반적으로 증가했다. 이러한 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
칩 패키지는 환경 오염 물질로부터 반도체 디바이스를 보호할 뿐만 아니라, 그 안에 패키징된 반도체 디바이스에 연결 인터페이스를 제공한다. 반도체 디바이스를 패키징하기 위해 더 적은 면적을 사용하거나 높이가 더 낮은 더 작은 패키지 구조물이 개발되었다.
기존 패키징 기술은 일반적으로 자신의 의도된 목적에는 적합했지만, 모든 측면에서 완전히 만족스럽지는 않았다.
일부 실시예들에 따라, 패키지 구조물이 제공된다. 상기 패키지 구조물은 패키지 기판, 인터포저 기판, 제 1 반도체 디바이스, 제 2 반도체 디바이스 및 보호 층을 포함한다. 인터포저 기판은 패키지 기판 위에 배치된다. 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 인터포저 기판 위에 배치되고, 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 상이한 유형의 전자 디바이스이다. 보호 층은 제 1 반도체 디바이스 및 제 2 반도체 디바이스를 둘러싸도록 인터포저 기판 위에 형성된다. 제 2 반도체 디바이스는 보호 층으로부터 노출되고, 제 1 반도체 디바이스는 보호 층으로부터 노출되지 않는다.
일부 실시예들에 따라, 패키지 구조물이 제공된다. 상기 패키지 구조물은 패키지 기판, 인터포저 기판, 제 1 반도체 디바이스, 제 2 반도체 디바이스, 커버 막 및 보호 층을 포함한다. 인터포저 기판은 패키지 기판 위에 배치된다. 제 1 반도체 디바이스 및 제 2 반도체 디바이스는 인터포저 기판 위에 배치된다. 커버 막은 제 1 반도체 디바이스의 최상면 상에 형성된다. 보호 층은 제 1 반도체 디바이스, 커버 막 및 제 2 반도체 디바이스를 둘러싸도록 인터포저 기판 위에 형성된다. 제 2 반도체 디바이스는 보호 층으로부터 노출되고, 제 1 반도체 디바이스는 보호 층으로부터 노출되지 않는다.
일부 실시예들에 따라, 패키지 구조물을 형성하기 위한 방법이 제공된다. 상기 방법은 패키지 기판 위에 배치된 인터포저 기판을 적층하는 단계를 포함한다. 상기 방법은 또한 인터포저 기판 위에 제 1 반도체 디바이스 및 제 2 반도체 디바이스를 배치하는 단계를 포함한다. 상기 방법은 제 1 반도체 디바이스 및 제 2 반도체 디바이스를 둘러싸도록 인터포저 기판 위에 보호 층을 형성하는 단계를 더 포함한다. 또한, 상기 방법은 보호 층의 일부를 제거하는 단계를 포함하여 제 2 반도체 디바이스는 보호 층으로부터 노출되고, 제 1 반도체 디바이스는 보호 층으로부터 노출되지 않는다.
본 개시의 실시예들은 패키지 기판, 패키지 기판 위의 인터포저 기판, 및 인터포저 기판 위의 복수의 반도체 디바이스를 포함하는 패키지 구조물을 형성한다. 반도체 디바이스를 둘러싸고 보호하기 위해 보호 층이 형성된다. 일부 반도체 디바이스는 보호 층의 개구부를 통해 노출되어 발생된 열이 빠르게 소산될 수 있다. 일부 다른 반도체 디바이스는 보호 층에 내장 및/또는 추가의 커버 막에 의해 커버되어, 반도체 디바이스의 휨이 감소될 수 있다. 패키지 구조물에서 반도체 디바이스의 성능 및 신뢰성이 개선된다. 패키지 구조물의 전체 성능(전기적 및 기계적 성능을 포함함) 및 신뢰성이 또한 개선된다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1e는 일부 실시예들에 따른, 패키지 구조물을 형성하기 위한 공정의 다양한 단계들의 단면도이다.
도 2a 내지 도 2c는 일부 실시예들에 따른, 패키지 구조물을 형성하기 위한 공정의 다양한 단계들의 단면도이다.
도 3은 일부 실시예들에 따른, 패키지 구조물의 단면도이다.
도 4는 일부 실시예들에 따른, 패키지 구조물의 단면도이다.
도 5는 일부 실시예들에 따른, 패키지 모듈의 단면도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 복수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
설명에서, "실질적으로 평평한" 또는 "실질적으로 동일 평면 상의" 등과 같은 "실질적으로"라는 용어는 당업자에 의해 이해될 것이다. 일부 실시예들에서, 형용사 실질적으로는 제거될 수 있다. 적용 가능한 경우, "실질적으로"라는 용어는 또한 "전적으로", "완전히", "모두" 등을 갖는 실시예들을 포함할 수 있다. 적용 가능한 경우, "실질적으로"라는 용어는 또한 100 %를 비롯하여 90 % 이상, 예컨대 95 % 이상, 특히 99 % 이상에 관련될 수 있다. 또한, "실질적으로 평행한" 또는 "실질적으로 수직한"과 같은 용어는 지정된 배치로부터 중요하지 않은 편차를 배제하지 않도록 해석되어야 하며, 예를 들어, 최대 10 °의 편차를 포함할 수 있다. "실질적으로"라는 단어는 "완전히"를 배제하지 않으며, 예를 들어, Y가 "실질적으로 없는" 조성물은 Y가 완전히 없을 수 있다.
특정 거리 또는 크기와 함께 "약"과 같은 용어는 지정된 거리 또는 크기로부터 중요하지 않은 편차를 배제하지 않도록 해석되어야 하며, 예를 들어, 최대 10 %의 편차를 포함할 수 있다. 수치 x와 관련하여 "약"이라는 용어는 x ±5 또는 10 %를 의미할 수 있다.
본 개시의 일부 실시예들이 설명된다. 추가적인 동작들이 이들 실시예들에서 설명된 단계들 이전에, 그 도중에, 및/또는 그 이후에 제공될 수 있다. 설명된 단계들 중 일부는 상이한 실시예들에 대해 대체되거나 제거될 수 있다. 추가적인 피처들이 반도체 디바이스 구조물에 추가될 수 있다. 아래에서 설명된 일부 피처들은 상이한 실시예들에 대해 대체되거나 제거될 수 있다. 일부 실시예들이 특정한 순서로 수행되는 동작으로 논의되었지만, 다른 동작들이 다른 논리적 순서로 수행될 수 있다.
본 개시의 실시예들은 3D 패키징 또는 3D-IC 디바이스에 관한 것일 수 있다. 다른 피처들 및 공정들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3D-IC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3D-IC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
도 1a 내지 도 1e는 일부 실시예들에 따른, 패키지 구조물을 형성하기 위한 공정의 다양한 단계들의 단면도이다. 일부 실시예들에 따라, 도 1a에 도시된 바와 같이, 패키지 기판(102)이 캐리어 기판(100) 위에 형성된다. 캐리어 기판(100)은 유리 기판, 반도체 기판 또는 다른 적합한 기판일 수 있다. 패키지 기판(102)은 캐리어 기판(100)이 도 1e에 도시된 후속 단계에서 제거된 후, 패키지 구조물의 반도체 디바이스(나중에 설명될 예정)와 외부 전자 디바이스 사이에 전기적 연결을 제공하기 위해 사용될 수 있다.
패키지 기판(102)은 라우팅을 위해 사용될 수 있다. 일부 실시예들에서, 패키지 기판(102)은 재배선 기판이다. 일부 대안적인 실시예들에서, 패키지 기판(102)은 코어 및 코어의 대향 측면 상의 빌드 업 층을 포함하는 빌드 업 기판이다. 본 개시의 실시예들에 대한 후속 논의에서, 재배선 기판은 패키지 기판(102)의 일 예로서 도시되어 있지만, 예시적인 실시예들에 따라 드러난 교시는 빌드 업 기판에 용이하게 적용 가능하다. 도 1a에 도시된 바와 같이, 재배선 기판(102)은 복수의 적층된 절연 층(104) 및 절연 층(104)으로 둘러싸인 복수의 전도성 피처(106)를 포함한다. 전도성 피처(106)는 전도성 라인, 전도성 비아 및/또는 전도성 패드를 포함할 수 있다. 일부 실시예들에서, 전도성 비아 중 일부는 서로 적층된다. 상부 전도성 비아는 하부 전도성 비아와 실질적으로 정렬된다. 일부 실시예들에서, 전도성 비아 중 일부는 스태거형 비아이다. 상부 전도성 비아는 하부 전도성 비아와 정렬되지 않는다.
절연 층(104)은 하나 이상의 중합체 물질로 제조되거나 이를 포함할 수 있다. 중합체 물질(들)은 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드(polyimide; PI), 에폭시 기반 수지, 하나 이상의 다른 적합한 중합체 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 중합체 물질은 감광성이다. 따라서, 절연 층(104)에 원하는 패턴을 갖는 개구부를 형성하기 위해 포토 리소그래피 공정이 사용될 수 있다.
일부 다른 실시예들에서, 절연 층(104)의 일부 또는 전부는 중합체 물질 이외의 유전체 물질로 제조되거나 이를 포함한다. 유전체 물질은 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 하나 이상의 다른 적합한 물질 또는 이들의 조합을 포함할 수 있다.
전도성 피처(106)는 수평 방향으로 전기적 연결을 제공하는 전도성 라인 및 수직 방향으로 전기적 연결을 제공하는 전도성 비아를 포함할 수 있다. 전도성 피처(106)는 구리, 알루미늄, 금, 코발트, 티타늄, 니켈, 은, 그래핀, 하나 이상의 다른 적합한 전도성 물질 또는 이들의 조합으로 제조되거나 이를 포함할 수 있다. 일부 실시예들에서, 전도성 피처(106)는 복수의 서브 층을 포함한다. 예를 들어, 각각의 전도성 피처(106)는 Ti/Cu, Ti/Ni/Cu, Ti/Cu/Ti, Al/Ti/Ni/Ag, 다른 적합한 서브 층 또는 이들의 조합을 포함하는 복수의 서브 층을 포함한다.
재배선 기판(102)의 형성은 복수의 증착 또는 코팅 공정, 복수의 패턴화 공정 및/또는 복수의 평탄화 공정을 포함할 수 있다.
증착 또는 코팅 공정은 절연 층 및/또는 전도성 층을 형성하기 위해 사용될 수 있다. 증착 또는 코팅 공정은 스핀 코팅 공정, 전기 도금 공정, 무전해 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정, 원자 층 증착(atomic layer deposition; ALD) 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
패턴화 공정은 형성된 절연 층 및/또는 형성된 전도성 층을 패턴화하기 위해 사용될 수 있다. 패턴화 공정은 포토 리소그래피 공정, 에너지 빔 드릴링 공정(예를 들어, 레이저 빔 드릴링 공정, 이온 빔 드릴링 공정 또는 전자 빔 드릴링 공정), 에칭 공정, 기계적 드릴링 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
평탄화 공정은 후속 공정을 용이하게 하기 위해, 형성된 절연 층 및/또는 형성된 전도성 층에 평평한 최상면을 제공하기 위해 사용될 수 있다. 평탄화 공정은 기계적 연삭 공정, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에 따라, 도 1a에 도시된 바와 같이, 재배선 기판(102)은 또한 그 위에 형성된 전도성 요소(108)를 포함한다. 각각의 전도성 요소(108)는 절연 층(104)의 최상면에서 노출되거나 그로부터 돌출될 수 있고, 전도성 피처(106) 중 하나에 전기적으로 연결될 수 있다. 전도성 요소(108)는 전도성 기둥 및/또는 전도성 볼과 같은 전도성 피처를 유지 또는 수용하기 위해 사용될 수 있다.
전도성 요소(108)는 구리, 알루미늄, 금, 코발트, 티타늄, 주석, 하나 이상의 다른 적합한 물질 또는 이들의 조합으로 제조되거나 이를 포함할 수 있다. 전도성 요소(108)는 전기 도금 공정, 무전해 도금 공정, 배치 공정, 인쇄 공정, 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 형성될 수 있다.
일부 실시예들에 따라, 도 1b에 도시된 바와 같이, 재배선 기판(102) 위에 인터포저 기판(110)이 적층된다. 일부 실시예들에서, 인터포저 기판(110)은 전도성 구조물(116)을 통해 전도성 요소(108) 상에 본딩된다. 전도성 구조물(116)은 솔더 범프, 솔더 볼, 전도성 기둥, 다른 적합한 전도성 요소 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 인터포저 기판(110)은 보드(112) 및 전도성 피처(114)를 포함한다. 전도성 피처(114)는 구리, 알루미늄, 코발트, 니켈, 금, 은, 텅스텐, 하나 이상의 다른 적합한 물질 또는 이들의 조합으로 제조되거나 이를 포함할 수 있다. 보드(112)는 중합체 물질, 세라믹 물질, 금속 물질, 반도체 물질, 하나 이상의 다른 적합한 물질 또는 이들의 조합으로 제조되거나 이를 포함할 수 있다. 예를 들어, 보드(112)는 수지, 프리프레그, 유리 및/또는 세라믹을 포함한다. 보드(112)가 금속 물질 또는 반도체 물질(실리콘 등)로 제조되는 경우, 단락을 방지하기 위해 보드(112)와 전도성 피처(114) 사이에 유전체 층이 형성될 수 있다.
보드(112)가 중합체 물질로 제조되거나 이를 포함하는 경우, 보드(112)는 중합체 물질에 분산된 충전제를 더 포함할 수 있다. 중합체 물질은 에폭시 기반 수지, 폴리이미드 기반 수지, 하나 이상의 다른 적합한 중합체 물질 또는 이들의 조합으로 제조되거나 이를 포함할 수 있다. 충전제의 예는 섬유(예를 들어, 실리카 섬유 및/또는 탄소 함유 섬유), 입자(예를 들어, 실리카 입자 및/또는 탄소 함유 입자) 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 인터포저 기판(110)은 재배선 기판(102)보다 많은 충전제를 함유한다. 일부 실시예들에서, 보드(112)는 재배선 기판(102)의 절연 층(104)보다 충전제의 중량 백분율이 더 크다. 일부 실시예들에서, 재배선 기판(102)의 절연 층(104)은 중합체 물질로 제조되거나 이를 포함한다. 일부 실시예들에서, 재배선 기판(102)의 절연 층(104)은 충전제를 함유하지 않는다. 이러한 경우에, 재배선 기판(102)은 충전제를 함유하지 않는다.
일부 실시예들에서, 인터포저 기판(110)과 캐리어 기판(100)은 높은 온도에서 서로에 대해 가압된다. 결과적으로, 인터포저 기판(110)은 전도성 구조물(116)을 통해 재배선 기판(102)에 본딩된다. 일부 실시예들에서, 열 압축 공정이 상기 언급된 본딩 공정을 달성하기 위해 사용된다.
그 후, 일부 실시예들에 따라, 도 1b에 도시된 바와 같이, 언더필 요소(118)가 전도성 구조물(116)을 둘러싸고 보호하기 위해 형성된다. 언더필 요소(118)는 언더필 물질과 같은 절연 물질로 제조되거나 이를 포함할 수 있다. 언더필 물질은 에폭시, 수지, 충전제 물질, 응력 완화제(stress release agent; SRA), 접착 촉진제, 다른 적합한 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 액체 상태의 언더필 물질이 인터포저 기판(110)과 재배선 기판(102) 사이의 갭에 분배되어 전도성 구조물(116)의 강도 및 따라서 전체 패키지 구조물을 강화시킨다. 분배 후, 언더필 물질은 경화되어 언더필 요소(118)를 형성한다. 언더필 요소(118)는 또한 패키지 구조물에 열 전도 경로를 제공할 수 있다. 일부 다른 실시예들에서, 언더필 요소(118)는 형성되지 않는다.
일부 실시예들에 따라, 도 1b에 도시된 바와 같이, 인터포저 기판(110)은 또한 그 위에 형성된 전도성 요소(120 및 122)를 포함한다. 전도성 요소(120 및 122) 각각은 보드(112)의 최상면에서 노출되거나 그로부터 돌출될 수 있고, 전도성 피처(114) 중 하나에 전기적으로 연결될 수 있다. 전도성 요소(120) 및 전도성 요소(122)는 전도성 기둥 및/또는 전도성 볼과 같은 전도성 피처를 유지 또는 수용하기 위해 사용될 수 있다. 전도성 요소(120) 및 전도성 요소(122)의 물질 및 형성 방법은 도 1a에 도시된 전도성 요소(108)의 물질 및 형성 방법과 동일하거나 유사할 수 있다.
일부 실시예들에 따라, 도 1c에 도시된 바와 같이, 반도체 디바이스(124) 및 반도체 디바이스(128)가 인터포저 기판(110) 위에 적층된다(간략함을 위해, 하나의 반도체 디바이스(124) 및 하나의 반도체 디바이스(128)만 도시됨). 일부 실시예들에서, 반도체 디바이스(124) 및/또는 반도체 디바이스(128)는 프로세서, 논리 회로, 메모리, 아날로그 회로, 디지털 회로, 혼합 신호 등과 같은 임의의 유형의 집적 회로일 수 있는 하나 이상의 반도체 다이 또는 칩을 포함한다. 일부 실시예들에서, 반도체 디바이스(124) 및/또는 반도체 디바이스(128)는 트랜지스터, 다이오드, 포토 다이오드 또는 다른 적합한 능동 디바이스와 같은 하나 이상의 능동 디바이스를 포함한다. 대안적으로, 반도체 디바이스(124) 및/또는 반도체 디바이스(128)는 저항기, 커패시터, 인덕터 또는 다른 적합한 수동 디바이스와 같은 하나 이상의 수동 디바이스를 포함한다.
일부 실시예들에서, 반도체 디바이스(124) 및 반도체 디바이스(128)는 상이한 기능을 제공하는 상이한 유형의 전자 디바이스이다. 예를 들어, 반도체 디바이스(124)는 메모리 디바이스이고, 반도체 디바이스(128)는 프로세서 디바이스이다. 그러나, 반도체 디바이스(124) 및 반도체 디바이스(128)의 다른 조합이 또한 사용될 수 있다.
일부 실시예들에서, 반도체 디바이스(124) 및 반도체 디바이스(128)는 상이한 크기이다. 예를 들어, 도 1c에 도시된 바와 같이, 인터포저 기판(110)의 최상면(110A)에 실질적으로 수직한 방향(D1)으로 반도체 디바이스(124)의 높이(H1)는 해당 방향(D1)으로의 반도체 디바이스(128)의 높이(H2)보다 작다.
일부 실시예들에서, 각각의 반도체 디바이스(124)는 전도성 구조물(126)을 통해 전도성 요소(120) 상에 본딩되고, 각각의 반도체 디바이스(128)는 전도성 구조물(130)을 통해 전도성 요소(122) 상에 본딩된다. 이와 같이, 다양한 반도체 디바이스(124 및 128)가 인터포저 기판(110)을 통해 서로 통신할 수 있다. 따라서, 신호 전송 속도가 개선된다. 전도성 구조물(126) 및/또는 전도성 구조물(130)은 전도성 기둥, 솔더 범프, 솔더 볼, 하나 이상의 다른 적합한 전도성 요소 또는 이들의 조합을 포함할 수 있다. 전도성 구조물(126) 및 전도성 구조물(130)의 물질 및 형성 방법은 도 1b에 도시된 전도성 구조물(116)의 물질 및 형성 방법과 동일하거나 유사할 수 있다. 일부 실시예들에서, 언더필 요소(132)가 전도성 구조물(126) 및 전도성 구조물(130)을 둘러싸고 보호하기 위해 형성된다. 언더필 요소(132)의 물질 및 형성 방법은 도 1b에 도시된 언더필 요소(118)의 물질 및 형성 방법과 동일하거나 유사할 수 있다.
도시되지 않은 일부 실시예들에서, 전도성 요소(120) 및/또는 전도성 요소(122)는 생략되고, 반도체 디바이스(124) 및/또는 반도체 디바이스(128)는 솔더 범프, 솔더 볼, 전도성 기둥, 하나 이상의 다른 적합한 전도성 요소 또는 이들의 조합을 통해 인터포저 기판(110)의 패드 영역(전도성 피처(114)의 일부로 구성됨) 상에 본딩된다.
일부 실시예들에 따라, 도 1d에 도시된 바와 같이, 보호 층(134)이 반도체 디바이스(124) 및 반도체 디바이스(128)를 둘러싸고 보호하기 위해 형성된다. 일부 실시예들에서, 보호 층(134)은 언더필 요소(132)에 의해 반도체 디바이스(124) 아래의 전도성 구조물(126) 및 반도체 디바이스(128) 아래의 전도성 구조물(130)로부터 분리된다. 그러나, 본 개시의 실시예들은 이에 제한되지 않는다. 많은 변형 및/또는 수정이 본 개시의 실시예들에 이루어질 수 있다. 일부 다른 실시예들에서, 언더필 요소(132)는 형성되지 않는다. 이러한 경우에, 보호 층(134)은 반도체 디바이스(124) 아래의 전도성 구조물(126) 및 반도체 디바이스(128) 아래의 전도성 구조물(130)과 직접 접촉할 수 있다.
일부 실시예들에서, 보호 층(134)은 몰딩 물질과 같은 절연 물질로 제조되거나 이를 포함한다. 몰딩 물질은 충전제가 분산된 에폭시 기반 수지와 같은 중합체 물질을 포함할 수 있다. 일부 실시예들에서, 몰딩 물질(예를 들어, 액체 몰딩 물질)이 인터포저 기판(110)의 최상면(110A) 상에 및/또는 반도체 디바이스(124) 및 반도체 디바이스(128) 위에 분배된다. 일부 실시예들에서, 액체 몰딩 물질을 경화시키고 이를 보호 층(134)으로 변형시키기 위해 열 공정이 사용된다.
일부 실시예들에서, 보호 층(134)을 부분적으로 제거하기 위해 평탄화 공정이 보호 층(134) 상에 적용된다. 결과적으로, 도 1d에 도시된 바와 같이, 각각의 반도체 디바이스(128)의 최상면(128A)은 노출되지만, 각각의 반도체 디바이스(124)의 최상면(124A)은 노출되지 않는다. 일부 실시예들에서, 평탄화 공정 후, 각각의 반도체 디바이스(128)의 최상면(128A)은 보호 층(134)의 최상면(134A)과 실질적으로 동일 높이이며, 각각의 반도체 디바이스(124)의 최상면(124A)은 거리 G만큼 보호 층(134)의 최상면(134A)으로부터 분리된다. 평탄화 공정은 연삭 공정, 화학 기계적 연마(CMP) 공정, 에칭 공정, 건식 연마 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
그 후, 일부 실시예들에 따라, 도 1e에 도시된 바와 같이, 캐리어 기판(100)은 제거되어 패키지 기판(102)의 표면을 노출시킨다. 일부 실시예들에서, 이형 막(도시되지 않음)이 패키지 기판(102)의 형성 전에 캐리어 기판(100) 위에 미리 형성된다. 이형 막은 캐리어 기판(100)과 패키지 기판(102) 사이의 분리 작업을 용이하게 하는 임시 본딩 물질이다.
그런 다음, 일부 실시예들에서, 도 1e에 도시된 바와 같이, 전도성 범프(136)가 캐리어 기판에 의해 원래 커버되는 패키지 기판(102)의 표면 위에 형성된다. 각각의 전도성 범프(136)는 패키지 기판(102)의 전도성 피처(106) 중 하나에 전기적으로 연결될 수 있다. 전도성 범프(136)는 패키지 구조물과 외부 디바이스(도시되지 않음) 사이의 전기적 연결을 가능하게 한다. 전도성 범프(136)는 주석 함유 솔더 범프와 같은 솔더 범프이거나 이를 포함할 수 있다. 주석 함유 솔더 범프는 구리, 은, 금, 알루미늄, 납, 하나 이상의 다른 적합한 물질 또는 이들의 조합을 더 포함할 수 있다. 일부 실시예들에서, 주석 함유 솔더 범프는 무연이다.
일부 실시예들에서, 캐리어 기판(100)의 제거 후, 솔더 볼(또는 솔더 요소)이 노출된 전도성 피처(106) 상에 배치된다. 그런 다음, 리플로우 공정이 수행되어 솔더 볼을 전도성 범프(136) 내로 용융시킨다. 일부 다른 실시예들에서, 솔더 볼이 배치되기 전에, 노출된 전도성 피처(106) 위에 UBM(under bump metallization) 요소가 형성된다. 일부 다른 실시예들에서, 솔더 요소는 노출된 전도성 피처(106) 상에 전기 도금된다. 그 후, 리플로우 공정이 사용되어 전도성 범프(136)를 형성하도록 솔더 요소를 용융시킨다.
그런 다음, 일부 실시예들에서, 싱귤레이션 공정이 수행된다. 결과적으로, 복수의 개별 패키지 구조물이 형성된다. 도 1e에서, 패키지 구조물 중 하나가 도시되어 있다. 보호 층(134)은 각각의 반도체 디바이스(128)의 최상면(128A)을 노출시키는 개구부(134B)를 갖는다. 동작 중에 반도체 디바이스(128)(예를 들어, 프로세서 디바이스)로부터 많은 양의 열이 생성될 수 있는 경우, 보호 층(134)의 개구부(134B)는 반도체 디바이스(128)로부터의 빠른 열 소산을 용이하게 하고 과열을 피한다.
또한, 도 1e에 도시된 바와 같이, 보호 층(134)은 각각의 반도체 디바이스(124)의 최상면(124A)을 커버하는 커버 부분(134C)을 더 포함한다. 일부 실시예들에서, 커버 부분(134C)은 실질적으로 반도체 디바이스(124)의 최상면(124A) 전체를 커버한다. 일부 실시예들에서, 커버 부분(134C)은 반도체 디바이스(124)의 최상면(124A) 바로 위에 배치된다. 이에 따라, 보호 층(134)의 커버 부분(134C)은 아래에서 설명될 반도체 디바이스(124)의 휨을 감소시킬 수 있다. 일부 실시예들에서, 반도체 디바이스(124)는 위에서 논의된 리플로우 공정 또는 열 공정에 사용된 고온에 의해 휨 또는 굽힘이 발생하기 쉬우며, 반도체 디바이스(124)의 휨은 하부 전도성 구조물(126)에 불규칙한 조인트 및/또는 균열을 야기할 수 있다. 커버 부분(134C)에 의해 커버되고 가압됨으로써, 반도체 디바이스(124)의 휨이 감소될 수 있다.
결과적으로, 패키지 구조물에서 반도체 디바이스의 성능 및 신뢰성이 개선된다. 결과적으로, 패키지 구조물의 전체 성능(전기적 및 기계적 성능을 포함함) 및 신뢰성이 또한 개선된다.
많은 변형 및/또는 수정이 본 개시의 실시예들에 이루어질 수 있다. 도 2a 내지 도 2c는 일부 실시예들에 따른, 패키지 구조물을 형성하기 위한 공정의 다양한 단계들의 단면도이다.
도 2a에 도시된 바와 같이, 도 1c에 도시된 것과 유사한 구조물이 제공되거나 수신된다. 그 후, 일부 실시예들에 따라, 커버 막(200)이 각각의 반도체 디바이스(124) 위에 형성된다. 일부 실시예들에서, 커버 막(200)은 반도체 디바이스(124)의 최상면(124A) 바로 위에 (즉, 직접 접촉하여) 배치된다. 일부 실시예들에서, 커버 막(200)은 실질적으로 반도체 디바이스(124)의 최상면(124A) 전체를 커버한다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 인터포저 기판(110)의 최상면(110A)에 실질적으로 수직한 방향(D1)으로 반도체 디바이스(124)의 높이(H1)와 커버 막(200)의 높이(H3)의 합(즉, H1 + H3)은 해당 방향(D1)으로의 반도체 디바이스(128)의 높이(H2)보다 작다.
일부 실시예들에서, 커버 막(200)은 경화제가 있는 또는 없는 유기 중합체 물질(예를 들어, 에폭시, 수지 등), 충전제(예를 들어, 실리카 충전제, 유리 충전제, 알루미늄 산화물, 실리콘 산화물 등), 접착 촉진제 또는 이들의 조합 등을 포함한다. 대안적으로, 커버 막(200)은 구리, 알루미늄, 금, 티타늄, 다른 적합한 금속 물질, 이들의 합금 또는 이들의 조합을 포함한다. 커버 막(200)은 배치 공정, 인쇄 공정, 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 형성될 수 있다.
일부 실시예들에 따라, 도 2b에 도시된 바와 같이, 보호 층(134)이 반도체 디바이스(124), 커버 막(200) 및 반도체 디바이스(128)를 둘러싸고 보호하기 위해 형성된다. 보호 층(134)의 물질 및 형성 방법은 도 1d에 도시된 보호 층(134)의 물질 및 형성 방법과 동일하거나 유사할 수 있다. 일부 실시예들에서, 커버 막(200)은 보호 층(134)과 상이한 물질을 포함한다. 예를 들어, 보호 층(134)은 위에서 설명된 몰딩 물질을 포함하고, 커버 막(200)은 위에서 설명된 유기 중합체 물질 또는 금속 물질을 포함한다. 일부 실시예들에서, 커버 막(200)의 경도는 보호 층(134)의 경도보다 크다.
일부 실시예들에서, 보호 층(134)을 부분적으로 제거하기 위해 평탄화 공정이 보호 층(134) 상에 적용된다. 결과적으로, 도 2b에 도시된 바와 같이, 각각의 반도체 디바이스(128)의 최상면(128A)은 노출되지만, 각각의 반도체 디바이스(124) 위의 각각의 커버 막(200)의 최상면(200A)은 노출되지 않는다. 일부 실시예들에서, 평탄화 공정 후, 각각의 반도체 디바이스(128)의 최상면(128A)은 보호 층(134)의 최상면(134A)과 실질적으로 동일 높이이며, 각각의 커버 막(200)의 최상면(200A)은 거리 G'만큼 보호 층(134)의 최상면(134A)으로부터 분리된다. 평탄화 공정은 연삭 공정, 화학 기계적 연마(CMP) 공정, 에칭 공정, 건식 연마 공정, 하나 이상의 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
그 후, 일부 실시예들에 따라, 도 2c에 도시된 바와 같이, 캐리어 기판(100)은 제거되어 패키지 기판(102)의 표면을 노출시킨다. 그런 다음, 일부 실시예들에서, 도 2c에 도시된 바와 같이, 전도성 범프(136)가 캐리어 기판에 의해 원래 커버되는 패키지 기판(102)의 표면 위에 형성된다. 전도성 범프(136)의 물질 및 형성 방법은 도 1e에 도시된 전도성 범프(136)의 물질 및 형성 방법과 동일하거나 유사할 수 있다.
그런 다음, 일부 실시예들에서, 싱귤레이션 공정이 수행된다. 결과적으로, 복수의 개별 패키지 구조물이 형성된다. 도 2c에서, 패키지 구조물 중 하나가 도시되어 있다. 도 1e에 도시된 패키지 구조물과 유사하게, 보호 층(134)은 각각의 반도체 디바이스(128)의 최상면(128A)을 노출시키는 개구부(134B)를 갖는다. 이는 반도체 디바이스(128)로부터의 빠른 열 소산을 용이하게 하고 과열을 피한다.
또한, 도 2c에 도시된 바와 같이, 보호 층(134)은 각각의 커버 막(200)의 최상면(200A)을 커버하는 커버 부분(134C)을 더 포함하여 커버 막(200)은 각각의 반도체 디바이스(124)의 최상면(124A)과 커버 부분(134C) 사이에 개재된다. 커버 부분(134C) 및 커버 막(200) 모두에 의해 커버되고 가압됨으로써, 반도체 디바이스(124)의 휨이 감소될 수 있다. 커버 막(200)의 강성은 또한 반도체 디바이스(124)의 굽힘에 저항한다.
결과적으로, 패키지 구조물에서 반도체 디바이스의 성능 및 신뢰성이 개선된다. 결과적으로, 패키지 구조물의 전체 성능(전기적 및 기계적 성능을 포함함) 및 신뢰성이 또한 개선된다.
많은 변형 및/또는 수정이 본 개시의 실시예들에 이루어질 수 있다. 도 3은 일부 실시예들에 따른, 패키지 구조물의 단면도이다. 도 3에서, 커버 막(200)은 전체 최상면(124A) 대신 반도체 디바이스(124)의 최상면(124A)의 일부를 커버하도록 형성되고, 패키지 구조물의 다른 부분은 도 2c에 도시된 패키지 구조물의 다른 부분과 동일하다. 일부 실시예들에서, 커버 막(200)은 반도체 디바이스(124)의 최상면(124A)의 약 90 % 내지 약 95 %를 커버할 수 있다. 반도체 디바이스(124) 위에 이러한 커버리지 비율을 제공하는 것은 반도체 디바이스(124)에서 발생하는 휨을 효과적으로 감소시킬 수 있는 것으로 관찰되었다. 그러나, 본 개시의 실시예들은 이에 제한되지 않는다. 반도체 디바이스(124)의 휨이 감소될 수 있는 한, 반도체 디바이스(124) 위의 커버 막(200)의 다른 커버리지가 또한 사용될 수 있다.
많은 변형 및/또는 수정이 본 개시의 실시예들에 이루어질 수 있다. 도 4는 일부 실시예들에 따른, 패키지 구조물의 단면도이다. 도 4에서, 보호 층(134)은 각각의 반도체 디바이스(128)의 최상면(128A)을 노출시키는 개구부(134B)뿐만 아니라 각각의 반도체 디바이스(124) 위에 각각의 커버 막(200)의 최상면(200A)을 노출시키는 개구부(134D)를 가지며, 패키지 구조물의 다른 부분은 도 2c에 도시된 패키지 구조물의 다른 부분과 동일하다.
일부 실시예들에서, 도 4에 도시된 바와 같이, 커버 막(200)은 인터포저 기판(110)의 최상면(110A)에 실질적으로 수직한 방향(D1)으로 반도체 디바이스(124)의 높이(H1)와 커버 막(200)의 높이(H3)의 합(즉, H1 + H3)이 해당 방향(D1)으로의 반도체 디바이스(128)의 높이(H2)와 동일하도록 선택된다. 이와 같이, 평탄화 공정이 보호 층(134) 상에 적용되어 보호 층(134)을 부분적으로 제거한 후, 보호 층(134)의 최상면(134A)은 커버 막(200)의 최상면(200A) 및 반도체 디바이스(128)의 최상면(128A)과 실질적으로 동일 높이이다. 이는 개구부(134B) 및 개구부(134D)를 통해 반도체 디바이스(128) 및 반도체 디바이스(124)로부터의 빠른 열 소산을 용이하게 하고 과열을 피한다. 커버 막(200)이 금속 물질을 포함하는 일부 실시예들에서, 이는 반도체 디바이스(124)로부터의 열을 제거하는 것을 추가로 돕는다.
도 4는 커버 막(200)이 반도체 디바이스(124)의 최상면(124A) 전체를 커버하는 것을 도시하지만, 도시되지 않은 다른 실시예들에서 커버 막(200)은 또한 반도체 디바이스(124)의 최상면(124A)의 일부를 커버할 수 있다. 도 2c 및 도 3의 실시예들과 유사하게, 커버 막(200)의 강성은 또한 반도체 디바이스(124)의 휨 또는 굽힘에 저항한다.
많은 변형 및/또는 수정이 본 개시의 실시예들에 이루어질 수 있다. 예를 들어, 도 1 내지 도 4에 도시된 패키지 구조물의 반도체 디바이스(124) 및/또는 반도체 디바이스(128)는 또한 하나 이상의 패키지 모듈(예를 들어, 도 5에 도시됨)일 수 있거나 이를 포함할 수 있다.
일부 실시예들에 따라, 도 5에 도시된 바와 같이, 패키지 모듈은 상호 접속 구조물(500) 및 상호 접속 구조물(500) 상에 형성된 하나 이상의 반도체 다이(502, 504)를 포함한다. 다양한 실시예들에서, 반도체 다이(502, 504)는 위에서 설명된 임의의 유형의 반도체 다이일 수 있다. 반도체 다이(502, 504)는 플립 칩 본딩, 와이어 본딩 및/또는 임의의 다른 적용 가능한 본딩 방법을 통해 상호 접속 구조물(500)에 본딩될 수 있다. 일부 실시예들에서, 상호 접속 구조물(500)은 반도체 다이(502, 504)를 운반하는 인터포저 기판이고 반도체 다이(502, 504)와 인터포저 기판(110)(도 1 내지 도 4 참조) 사이에 전기적 연결을 제공한다. 이 경우, 상호 접속 구조물(500)은 인터포저 기판(110)과 유사한 구조물을 갖는다. 일부 실시예들에 따라, 도 5에 도시된 바와 같이, 패키지 모듈은 반도체 다이(502, 504)를 둘러싸고 보호하기 위해 인터포저 기판(110) 위에 형성된 보호 층(506)을 더 포함한다. 보호 층(506)의 물질 및 형성 방법은 도 1d에 도시된 보호 층(134)의 물질 및 형성 방법과 동일하거나 유사할 수 있다.
상기 실시예들의 패키지 구조물에는 2 가지 유형의 반도체 디바이스만 있지만, 다른 실시예들에서는 더 많은 유형의 반도체 디바이스가 사용될 수 있다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 패키지 구조물에 있어서,
패키지 기판;
상기 패키지 기판 위에 배치된 인터포저 기판;
상기 인터포저 기판 위에 배치된 제 1 반도체 디바이스 및 제 2 반도체 디바이스 - 상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스는 상이한 유형의 전자 디바이스임 - ; 및
상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스를 둘러싸도록 상기 인터포저 기판 위에 형성된 보호 층 - 상기 제 2 반도체 디바이스는 상기 보호 층으로부터 노출되고, 상기 제 1 반도체 디바이스는 상기 보호 층으로부터 노출되지 않음 -
을 포함하는 패키지 구조물.
실시예 2. 실시예 1에 있어서,
상기 보호 층은 상기 제 1 반도체 디바이스의 최상면을 커버하는 커버 부분 및 상기 제 2 반도체 디바이스의 최상면을 노출시키는 개구부를 갖는 것인, 패키지 구조물.
실시예 3. 실시예 2에 있어서,
상기 커버 부분은 상기 제 1 반도체 디바이스의 최상면 바로 위에 배치되는 것인, 패키지 구조물.
실시예 4. 실시예 2에 있어서,
상기 커버 부분과 상기 제 1 반도체 디바이스의 최상면 사이에 형성된 커버 막
을 더 포함하고, 상기 커버 막은 상기 보호 층과는 상이한 물질을 포함하는 것인, 패키지 구조물.
실시예 5. 실시예 4에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면 바로 위에 배치되는 것인, 패키지 구조물.
실시예 6. 실시예 4에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면의 일부를 커버하는 것인, 패키지 구조물.
실시예 7. 실시예 4에 있어서,
상기 커버 막은 상기 보호 층의 경도보다 큰 경도를 갖는 것인, 패키지 구조물.
실시예 8. 패키지 구조물에 있어서,
패키지 기판;
상기 패키지 기판 위에 배치된 인터포저 기판;
상기 인터포저 기판 위에 배치된 제 1 반도체 디바이스 및 제 2 반도체 디바이스;
상기 제 1 반도체 디바이스의 최상면 상에 형성된 커버 막; 및
상기 제 1 반도체 디바이스, 상기 커버 막 및 상기 제 2 반도체 디바이스를 둘러싸도록 상기 인터포저 기판 위에 형성된 보호 층 - 상기 제 2 반도체 디바이스는 상기 보호 층으로부터 노출되고, 상기 제 1 반도체 디바이스는 상기 보호 층으로부터 노출되지 않음 -
을 포함하는 패키지 구조물.
실시예 9. 실시예 8에 있어서,
상기 보호 층은 상기 커버 막의 최상면을 노출시키는 제 1 개구부 및 상기 제 2 반도체 디바이스의 최상면을 노출시키는 제 2 개구부를 갖는 것인, 패키지 구조물.
실시예 10. 실시예 9에 있어서,
상기 보호 층의 최상면은 상기 커버 막의 최상면 및 상기 제 2 반도체 디바이스의 최상면과 같은 높이인 것인, 패키지 구조물.
실시예 11. 실시예 8에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면 바로 위에 배치되는 것인, 패키지 구조물.
실시예 12. 실시예 8에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면의 일부를 커버하는 것인, 패키지 구조물.
실시예 13. 실시예 8에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면 전체를 커버하는 것인, 패키지 구조물.
실시예 14. 실시예 8에 있어서,
상기 커버 막은 상기 보호 층과는 상이한 물질을 포함하는 것인, 패키지 구조물.
실시예 15. 실시예 8에 있어서,
상기 커버 막은 상기 보호 층의 경도보다 큰 경도를 갖는 것인, 패키지 구조물.
실시예 16. 패키지 구조물을 형성하기 위한 방법에 있어서,
패키지 기판 위에 배치된 인터포저 기판을 적층하는 단계;
상기 인터포저 기판 위에 제 1 반도체 디바이스 및 제 2 반도체 디바이스를 배치하는 단계;
상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스를 둘러싸도록 상기 인터포저 기판 위에 보호 층을 형성하는 단계; 및
상기 보호 층의 일부를 제거하는 단계 - 상기 제 2 반도체 디바이스는 상기 보호 층으로부터 노출되고, 상기 제 1 반도체 디바이스는 상기 보호 층으로부터 노출되지 않음 -
를 포함하는 패키지 구조물을 형성하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 보호 층의 일부를 제거한 후, 상기 보호 층은 상기 제 1 반도체 디바이스의 최상면 상에 남아 있는 커버 부분 및 상기 제 2 반도체 디바이스의 최상면을 노출시키는 개구부를 갖는 것인, 패키지 구조물을 형성하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 보호 층의 형성 이전에,
상기 제 1 반도체 디바이스 위에 커버 막을 형성하는 단계
를 더 포함하고,
상기 보호 층의 일부를 제거한 후, 상기 커버 막은 상기 커버 부분과 상기 제 1 반도체 디바이스의 최상면 사이에 위치되는 것인, 패키지 구조물을 형성하기 위한 방법.
실시예 19. 실시예 18에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면과 직접 접촉하는 것인, 패키지 구조물을 형성하기 위한 방법.
실시예 20. 실시예 18에 있어서,
상기 커버 막은 상기 제 1 반도체 디바이스의 최상면의 일부를 커버하도록 형성되는 것인, 패키지 구조물을 형성하기 위한 방법.

Claims (10)

  1. 패키지 구조물에 있어서,
    패키지 기판;
    상기 패키지 기판 위에 배치된 인터포저 기판;
    상기 인터포저 기판 위에 배치된 제 1 반도체 디바이스 및 제 2 반도체 디바이스 - 상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스는 상이한 유형의 전자 디바이스임 - ;
    상기 제 1 반도체 디바이스의 최상면을 커버하는 커버 막; 및
    상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스를 둘러싸도록 상기 인터포저 기판 위에 형성된 보호 층 - 상기 제 2 반도체 디바이스는 상기 보호 층으로부터 노출되고, 상기 제 1 반도체 디바이스는 상기 보호 층으로부터 노출되지 않고, 상기 보호 층은 상기 제 1 반도체 디바이스 위의 상기 커버 막의 최상면을 커버하는 커버 부분을 가지며, 상기 커버 막은 상기 커버 부분의 경도보다 큰 경도를 가짐 -
    을 포함하는 패키지 구조물.
  2. 삭제
  3. 패키지 구조물에 있어서,
    패키지 기판;
    상기 패키지 기판 위에 배치된 인터포저 기판;
    상기 인터포저 기판 위에 배치된 제 1 반도체 디바이스 및 제 2 반도체 디바이스;
    상기 제 1 반도체 디바이스의 최상면 상에 형성되고 상기 제 1 반도체 디바이스의 최상면과 직접 접촉하는 커버 막; 및
    상기 제 1 반도체 디바이스, 상기 커버 막 및 상기 제 2 반도체 디바이스를 둘러싸도록 상기 인터포저 기판 위에 형성된 보호 층 - 상기 제 2 반도체 디바이스는 상기 보호 층으로부터 노출되고, 상기 제 1 반도체 디바이스는 상기 보호 층으로부터 노출되지 않고, 상기 보호 층은 상기 커버 막의 최상면을 커버하는 커버 부분을 가지며, 상기 커버 막은 상기 커버 부분의 경도보다 큰 경도를 가짐 -
    을 포함하는 패키지 구조물.
  4. 삭제
  5. 삭제
  6. 제 3 항에 있어서,
    상기 커버 막은 상기 제 1 반도체 디바이스의 최상면의 일부를 커버하는 것인, 패키지 구조물.
  7. 제 3 항에 있어서,
    상기 커버 막은 상기 제 1 반도체 디바이스의 최상면 전체를 커버하는 것인, 패키지 구조물.
  8. 제 3 항에 있어서,
    상기 커버 막은 상기 보호 층과는 상이한 물질을 포함하는 것인, 패키지 구조물.
  9. 삭제
  10. 패키지 구조물을 형성하기 위한 방법에 있어서,
    패키지 기판 위에 배치된 인터포저 기판을 적층하는 단계;
    상기 인터포저 기판 위에 제 1 반도체 디바이스 및 제 2 반도체 디바이스를 배치하는 단계;
    상기 제 1 반도체 디바이스의 최상면 위에 커버 막을 형성하는 단계 - 상기 커버 막은 상기 제 1 반도체 디바이스의 최상면과 직접 접촉함 -;
    상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스를 둘러싸도록 상기 인터포저 기판 위에 보호 층을 형성하는 단계 - 상기 보호 층은 상기 커버 막의 최상면을 커버하는 커버 부분을 가지며, 상기 커버 막은 상기 커버 부분의 경도보다 큰 경도를 가짐 -; 및
    상기 보호 층의 일부를 제거하는 단계 - 상기 제 2 반도체 디바이스는 상기 보호 층으로부터 노출되고, 상기 제 1 반도체 디바이스는 상기 보호 층으로부터 노출되지 않음 -
    를 포함하는 패키지 구조물을 형성하기 위한 방법.
KR1020200074830A 2019-09-09 2020-06-19 휨 제어를 갖는 칩 패키지 구조물 및 그 형성 방법 KR102411802B1 (ko)

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