KR20200109521A - 패키지 온 패키지 및 이를 포함하는 패키지 연결 시스템 - Google Patents

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KR20200109521A
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semiconductor chip
disposed
semiconductor
layer
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KR1020190028668A
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이윤태
허영식
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소원욱
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Abstract

본 개시는 제1반도체칩을 포함하는 제1반도체 패키지, 및 상기 제1반도체 패키지 상에 배치되며 상기 제1반도체칩과 전기적으로 연결된 제2반도체칩을 포함하는 제2반도체 패키지를 포함하며, 상기 제1 및 제2반도체칩은 각각 하나 이상의 유닛을 포함하고, 상기 제1반도체칩의 유닛의 수가 상기 제2반도체칩의 유닛의 수보다 많으며, 상기 제1 및 제2반도체칩 각각의 하나 이상의 유닛이 함께 어플리케이션 프로세서 칩의 기능을 구현하는, 패키지 온 패키지, 및 이를 포함하는 패키지 연결 시스템에 관한 것이다.

Description

패키지 온 패키지 및 이를 포함하는 패키지 연결 시스템{PACKAGE ON PACKAGE AND PACKAGE CONNECTION SYSTEM COMPRISING THE SAME}
본 개시는 패키지 온 패키지 및 이를 포함하는 패키지 연결 시스템에 관한 것이다.
최근 스마트 전자기기들이 발전함 따라 이에 사용되는 부품들의 사양도 높아져 가고 있다. 예를 들면, 스마트 전자기기의 핵심 칩인 어플리케이션 프로세서(AP: Application Process)의 사양은 급격하게 발전하고 있다. 이에, 각종 기능을 구동할 수 있는 주요 프로세서 유닛 등을 하나의 칩에 통합하여 사용하고 있다.
본 개시의 여러 목적 중 하나는 어플리케이션 프로세서 칩의 특정 유닛을 별도의 반도체칩으로 분리 및 성능을 강화하여, 세트의 기능을 차별화하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 하나의 어플리케이션 프로세서 칩의 기능을 수행하는 복수의 유닛을 복수의 반도체칩에 분산한 후, 이들 복수의 반도체칩을 패키지 온 패키지 형태로 배치하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 패키지 온 패키지는, 제1반도체칩을 포함하는 제1반도체 패키지, 및 상기 제1반도체 패키지 상에 배치되며 상기 제1반도체칩과 전기적으로 연결된 제2반도체칩을 포함하는 제2반도체 패키지를 포함하며, 상기 제1 및 제2반도체칩은 각각 하나 이상의 유닛을 포함하고, 상기 제1반도체칩의 유닛의 수가 상기 제2반도체칩의 유닛의 수보다 많으며, 상기 제1 및 제2반도체칩 각각의 하나 이상의 유닛이 함께 어플리케이션 프로세서 칩의 기능을 구현하는 것일 수 있다.
또한, 본 개시에서 제안하는 일례에 따른 패키지 연결 시스템은, 제1면 및 상기 제1면의 반대측인 제2면을 갖는 인쇄회로기판, 상기 인쇄회로기판의 제1면 상에 배치되며 어플리케이션 프로세서 칩의 기능을 갖는 패키지 온 패키지, 상기 인쇄회로기판의 제1면 및 제2면 중 적어도 하나의 일면 상에 배치되며 메모리 기능을 갖는 메모리 패키지, 및 상기 인쇄회로기판의 제1면 및 제2면 중 상기 메모리 패키지가 배치된 면의 반대측 일면 상에 배치되며 전력관리 기능을 갖는 전력관리 패키지를 포함하며, 상기 패키지 온 패키지는 제1반도체칩을 포함하는 제1반도체 패키지, 및 상기 제1반도체 패키지 상에 배치되며 상기 제1반도체칩과 전기적으로 연결된 제2반도체칩을 포함하는 제2반도체 패키지를 포함하며, 상기 제1 및 제2반도체칩은 각각 하나 이상의 유닛을 포함하고, 상기 제1반도체칩의 유닛의 수가 상기 제2반도체칩의 유닛의 수보다 많으며, 상기 제1 및 제2반도체칩 각각의 하나 이상의 유닛이 함께 어플리케이션 프로세서 칩의 기능을 구현하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 어플리케이션 프로세서 칩의 특정 유닛을 별도 반도체칩으로 분리 및 성능을 강화하여, 세트의 기능을 차별화할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 패키지 온 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 패키지 온 패키지에 적용된 제1 및 제2반도체칩 각각의 유닛의 배치를 개략적으로 나타낸 평면도다.
도 11은 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 12는 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 도 9의 패키지 온 패키지에 적용되는 제2반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 16은 도 9의 패키지 온 패키지에 적용되는 제2반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 패키지 연결 시스템의 일례를 개략적으로 나타낸 단면도다.
도 18은 패키지 연결 시스템의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 세트 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 세트 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 세트 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 세트 관련부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 세트 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Image-able Dielectric)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
패키지 온 패키지
도 9는 패키지 온 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 패키지 온 패키지에 적용된 제1 및 제2반도체칩 각각의 유닛의 배치를 개략적으로 나타낸 평면도다.
도면을 참조하면, 일례에 따른 패키지 온 패키지(300)는 제1반도체칩(120)을 포함하는 제1반도체 패키지(100), 및 제1반도체 패키지(100) 상에 배치되며 제1반도체칩(120)과 전기적으로 연결된 제2반도체칩(220)을 포함하는 제2반도체 패키지(200)를 포함한다. 이러한 구조의 패키지 온 패키지(300)는 제1전기연결금속(170)을 이용하여 메인보드와 같은 인쇄회로기판(PCB)에 실장될 수 있다. 제1반도체 패키지(100)와 제2반도체 패키지(200)는 제2전기연결금속(270)을 매개로 서로 물리적으로/전기적으로 연결될 수 있다. 각각의 패키지(100, 200)의 구체적인 구조에 대해서는 첨부된 다른 도면들을 참조하여 뒤에서 자세히 설명한다.
한편, 제1 및 제2반도체칩(120, 220)은 각각 하나 이상의 유닛(A1-A3, B1-B4, C1-C4, D1-D2, A4, E1-E4, F)을 포함할 수 있다. 이때, 제1반도체칩(120)의 유닛(A1-A3, B1-B4, C1-C4, D1-D2)의 수는 제2반도체칩(220)의 유닛(A4, E1-E4, F)의 수보다 많을 수 있다. 제1 및 제2반도체칩(120, 220) 각각의 유닛(A1-A3, B1-B4, C1-C4, D1-D2, A4, E1-E4, F)은 함께 적어도 하나의 어플리케이션 프로세서 칩의 기능을 구현할 수 있다. 필요에 따라서, 이들은 서로 전기적으로 연결될 수 있다.
예를 들면, 도 10에 도시한 바와 같이, 어플리케이션 프로세서 칩(12)은 일반적으로 코어 유닛(Core Unit, A1-A4)과, 인터페이스 유닛(Interface Unit, B1-B4)과, 메모리 유닛(Memory Unit, C1-C4)과, 입출력 유닛(General Purpose Input/Out Unit, D1-D2) 등을 포함할 수 있다. 코어 유닛(A1-A4)은, 예를 들면, 중앙 반도체칩은 센트럴 프로세싱 유닛(CPU: Central Processing Unit), 그래픽 프로세싱 유닛(GPU: Graphics Processing Unit), 디지털 신호 프로세서 유닛(DSPU: Digital Signal Processer Unit), 이미지 신호 프로세싱 유닛(ISPU: Image Signal Processer Unit), 뉴럴 프로세싱 유닛(NPU: Neural Processing Unit) 등일 수 있다.
이때, 일례에 따른 패키온 패키지(300)는 제1반도체칩(120)이 코어 유닛(A1-A4) 중 대부분의 유닛(A1-A3)을 포함하며, 제2반도체칩(220)이 코어 유닛(A1-A4) 중 일부 유닛(A4)을 포함한다. 제1반도체칩(120)에 포함된 코어 유닛(A1-A3)은, 예를 들면, 센트럴 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 및/또는 디지털 신호 프로세서 유닛(DSPU)일 수 있고, 제2반도체칩(220)에 포함된 코어 유닛(A4)은, 예를 들면, 이미지 신호 프로세싱 유닛(ISPU) 및/또는 뉴럴 프로세싱 유닛(NPU)일 수 있다. 필요에 따라서는, 제2반도체칩(220)은 추가적인 유닛(E1-E4, F)을 더 포함할 수 있으며, 추가적인 유닛(E1-E4, F)은 인터페이스 유닛이나 입출력 유닛 등일 수 있으나, 이에 한정되는 것은 아니다.
한편, 분리 설계에 따라서, 제1반도체칩(120)은 제2반도체칩(220)에 포함된 코어 유닛(A4)은 포함하지 않을 수 있다. 예를 들면, 제1반도체칩(120)은 제2반도체칩(220)에 포함된 이미지 신호 프로세싱 유닛(ISPU) 및/또는 뉴럴 프로세싱 유닛(NPU)을 포함하지 않을 수 있다. 이때, 제2반도체칩(220)이 코어 유닛(A4)으로 이미지 신호 프로세싱 유닛(ISPU) 만을 포함하는 경우에는, 제1반도체칩(120)은 뉴럴 프로세싱 유닛(NPU)을 포함할 수 있다. 또한, 제2반도체칩(220)이 코어 유닛(A4)으로 뉴럴 프로세싱 유닛(NPU) 만을 포함하는 경우에는, 제1반도체칩(120)은 이미지 신호 프로세싱 유닛(ISPU)을 포함할 수 있다.
이와 같이, 기존 어플리케이션 프로세서 칩(12)에 포함되던 특정 유닛(A4)을 분리하여 별도의 칩(220)으로 구현하는 경우, 해당 유닛(A4)에 대한 기능을 특별히 강화할 수 있다. 예를 들면, 제2반도체칩(220)에 포함되도록 분리한 유닛(A4)이 이미지 신호 프로세싱 유닛(ISPU)인 경우, 해상도 개선과 같이, 모바일 기기의 카메라 기능을 강화시킬 수 있다. 또한, 제2반도체칩(220)에 포함되도록 분리한 유닛(A4)이 뉴럴 프로세싱 유닛(NPU)인 경우, 음성 인식 및/또는 영상 인식에 대한 인공지능(AI: Artificial Intelligence) 개선과 같이, 모바일 기기의 인공지능(AI) 기능을 강화시킬 수도 있다. 또한, 양자가 조합될 수도 있다.
한편, 제2반도체칩(220)은 특정 유닛(A4)을 분리하여 설계한 것인바, 제1반도체칩(210) 대비 크기가 작을 수 있다. 즉, 평면 상에서, 제1반도체칩(120)은 제2반도체칩(220) 대비 면적이 더 넓을 수 있다. 필요에 따라서, 제2반도체칩(220)은 별도의 메모리 유닛을 포함하지 않고, 제1반도체칩(210)에 포함된 메모리 유닛(C1-C4)을 이용할 수도 있다. 즉, 제2반도체칩(220)에 포함된 유닛(A4, E1-E4, F) 중 적어도 하나는, 제1반도체칩(210)에 포함된 메모리 유닛(C1-C4)과 전기적으로 연결될 수 있다. 또한, 필요에 따라서, 패키지 온 패키지(300)의 입출력 단자의 수를 줄이기 위하여, 제2반도체칩(220)은 디램(DRAM)과의 전기적인 연결을 위한 입출력 유닛을 포함하지 않거나, 최소한으로 포함하고, 그 대신 제1반도체칩(120)을 경유하는 경로를 이용함으로써, 디램과 전기적으로 연결될 수 있다. 이러한 설계 디자인을 통하여, 패키지 온 패키지(300)의 보다 컴팩트한 설계를 도모할 수 있다.
도 11은 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 제1반도체 패키지(100A)는, 관통부(110H)를 가지며 한층 이상의 배선층(112a, 112b, 112c)을 포함하는 프레임(110), 프레임(110)의 관통부(110H)에 배치되며 제1접속패드(122)를 갖는 제1반도체칩(120), 프레임(110) 및 제1반도체칩(120) 각각의 적어도 일부를 덮는 제1봉합재(130), 제1봉합재(130) 상측에 배치된 백사이드 배선층(132), 제1봉합재(130)를 관통하며 백사이드 배선층(132) 및 한층 이상의 배선층(112a, 112b, 112c)을 전기적으로 연결하는 백사이드 비아(133), 프레임(110) 및 제1반도체칩(120)의 하측에 배치되며 한층 이상의 배선층(112a, 112b, 112c) 및 제1접속패드(122)와 전기적으로 연결된 한층 이상의 제1재배선층(142)을 포함하는 제1연결구조체(140), 제1연결구조체(140) 하측에 배치되며 한층 이상의 제1재배선층(142)의 적어도 일부를 노출시키는 개구를 갖는 제1패시베이션층(150), 제1패시베이션층(150)의 개구 상에 배치되어 노출된 제1재배선층(142)과 전기적으로 연결된 제1언더범프금속(160), 제1패시베이션층(150)의 하측에 배치되며 제1언더범프금속(160)을 통하여 노출된 제1재배선층(142)과 전기적으로 연결된 제1전기연결금속(170), 및 제1봉합재(130) 상측에 배치되며 백사이드 배선층(132)의 적어도 일부를 노출시키는 개구를 갖는 커버층(180)을 포함한다.
프레임(110)은 절연층(111a, 111b)의 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 절연층(111a, 111b)을 관통하는 관통부(110H)를 가질 수 있다. 관통부(110H)에는 제1반도체칩(120)이 배치되며, 필요에 따라서는 수동부품(미도시)이 함께 배치될 수도 있다. 관통부(110H)는 벽면이 제1반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 프레임(110)은 절연층(111a, 111b) 외에도 배선층(112a, 112b, 112c)과 배선비아(113a, 113b)를 포함하며, 따라서 상하 전기적 연결 경로를 제공하는 전기연결부재로 기능할 수 있다. 필요에 따라서는, 프레임(110)으로 금속 포스트(Metal Post)와 같은 다른 형태의 상하 전기적 연결 경로를 제공할 수 있는 전기연결부재가 도입될 수 있다.
프레임(110)은, 일례에서는, 제1절연층(111a), 제1연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 및 제2절연층(111b)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제3배선층(112c)을 포함한다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1 내지 제3배선층(112a, 112b, 112c)은 제1연결구조체(140)의 제1재배선층(142)과 제1접속비아(143)를 통하여 그 기능에 따라서 제1접속패드(122)와 전기적으로 연결될 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.
배선층(112a, 112b, 112c)은 배선비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 제1접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 배선층(112a, 112b, 112c)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)은 공지의 도금 공정으로 형성될 수 있으며, 각각 시드층 및 도금층을 포함할 수 있다.
배선층(112a, 112b, 112c) 각각의 두께는 제1재배선층(142) 각각의 두께보다 두꺼울 수 있다. 구체적으로, 프레임(110)은 제1반도체칩(120) 이상의 두께를 가질 수 있으며, 강성 유지를 위하여 절연층(111a, 111b)의 재료를 프리프레그 등을 선택하는바, 이에 형성되는 배선층(112a, 112b, 112c)의 두께도 상대적으로 두꺼울 수 있다. 반면, 제1연결구조체(140)는 미세회로 및 고밀도 설계가 요구되며, 따라서 제1절연층(141)의 재료를 감광성 절연물질(PID) 등을 선택하는바, 이에 형성되는 제1재배선층(142)의 두께도 상대적으로 얇을 수 있다.
제1배선층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1배선층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 제1연결구조체(140)와 접하는 면과 제1배선층(112a)의 제1연결구조체(140)와 접하는 면이 단차를 가지는 경우, 제1봉합재(130)로 제1반도체칩(120)과 프레임(110)을 캡슐화할 때, 형성 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다.
배선비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(113a, 113b)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 배선비아(113a, 113b)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 배선비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서 전자파 차폐의 목적이나 방열 목적으로 프레임(110)의 관통부(110H)의 벽면에 금속층(미도시)이 배치될 수도 있으며, 금속층(미도시)은 제1반도체칩(120)을 둘러쌀 수 있다.
제1반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 제1반도체칩(120)을 구성하는 집적회로는, 예를 들면, 상술한 바와 같이, 일부 유닛이 분리되어 생략된 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 제1반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 제1반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 제1접속패드(122)는 제1반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 구리(Cu), 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 제1접속패드(122)를 오픈시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 제1반도체칩(120)은 제1접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측인 백면이 비활성면이 된다. 다만, 경우에 따라서는 백면에도 접속패드가 배치됨으로써, 양측 모두 활성면일 수도 있다. 한편, 일례에서는 제1반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 제1반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
제1봉합재(130)는 제1반도체칩(120)과 프레임(110)의 적어도 일부를 덮으며, 관통부(110H)의 적어도 일부를 채운다. 제1봉합재(130)는 절연물질을 포함하며, 절연물질로는 비감광성 절연재료, 보다 구체적으로는 무기필러 및 절연수지를 포함하는 비감광성 절연재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF나, EMC와 같은 비감광성 절연물질을 사용할 수 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 이를 통하여, 보이드와 언듈레이션 문제를 개선할 수 있고, 워피지 제어도 보다 용이할 수 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant)를 사용할 수도 있다.
백사이드 배선층(132)은 제1봉합재(130) 상에 배치되어 백사이드 비아(133)와 함께 패키지(100A)에 백사이드 회로를 제공한다. 백사이드 배선층(132)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 백사이드 배선층(132)은 설계 디자인에 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 백사이드 배선층(132)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
백사이드 비아(133)는 제1봉합재(130)를 관통하며 백사이드 배선층(132)을 최상측 배선층(112c)인 제3배선층(112c)과 전기적으로 연결시킨다. 백사이드 비아(133) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 백사이드 비아(133)도 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(113a, 113b)와 동일한 방향의 테이퍼 형상을 가질 수 있다. 백사이드 비아(133)도 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 백사이드 비아(133)도 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1연결구조체(140)는 제1반도체칩(120)의 제1접속패드(122)를 재배선할 수 있다. 제1연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 제1반도체칩(120)의 제1접속패드(122)가 각각 재배선 될 수 있으며, 제1전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제1연결구조체(140)는 제1절연층(141), 제1절연층(141)의 하면 상에 배치된 제1재배선층(142), 제1절연층(141)을 관통하며 제1재배선층(142)과 연결된 제1접속비아(143)를 포함한다. 제1절연층(141)과 제1재배선층(142)과 제1접속비아(143)는 도면에 도시한 것 보다 많을 수도, 적을 수도 있다. 즉, 설계에 따라서 층의 수는 달라질 수 있다.
제1절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 미세회로 및 고밀도 설계에 유리하여, 제1반도체칩(120)의 수십 내지 수백만의 제1접속패드(122)를 매우 효과적으로 재배선할 수 있다. 제1절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
제1재배선층(142)은 제1반도체칩(120)의 제1접속패드(122)를 재배선하여 제1전기연결금속(170)과 전기적으로 연결시킬 수 있다. 제1재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 제1재배선층(142)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 제1재배선층(142)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1접속비아(143)는 서로 다른 층에 형성된 제1재배선층(142)을 전기적으로 연결한다. 또한, 제1반도체칩(120)의 제1접속패드(122) 및 프레임(110)의 제1배선층(112a)을 제1재배선층(142)과 전기적으로 연결한다. 제1접속비아(143)는 제1반도체칩(120)이 베어 다이인 경우 제1접속패드(122)와 물리적으로 접할 수 있다. 제1접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1접속비아(143)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제1접속비아(143) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(113a, 113b)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 제1접속비아(143)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1패시베이션층(150)은 제1연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1패시베이션층(150)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1패시베이션층(150)은 제1재배선층(142) 중 최하측 제1재배선층(142)의 적어도 일부를 오픈시키는 개구를 가진다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다. 필요에 따라서, 제1패시베이션층(150)의 하면에는 커패시터와 같은 표면실장 부품이 배치되어 제1재배선층(142)과 전기적으로 연결될 수 있으며, 결과적으로 제1반도체칩(120)과도 전기적으로 연결될 수 있다.
제1언더범프금속(160) 역시 부가적인 구성으로, 제1전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 제1반도체 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 제1언더범프금속(160)은 수십 내지 수백만 개 있을 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 제1언더범프금속(160)은 제1패시베이션층(150)의 개구부에 형성되어 오픈된 최하측 제1재배선층(142)과 전기적으로 연결될 수 있다. 제1언더범프금속(160)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1전기연결금속(170) 역시 부가적인 구성으로, 제1반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 제1반도체 패키지(100A)는 제1전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 제1전기연결금속(170)은 제1패시베이션층(150)의 하측 상에 배치되며 각각 제1언더범프금속(160)과 전기적으로 연결될 수 있다. 제1전기연결금속(170)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
제1전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제1전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제1전기연결금속(170)의 수는 제1접속패드(122)의 수에 따라서 수십 내지 수백만 개일 수 있으며, 더 많을 수도, 더 적을 수도 있다.
제1전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
커버층(180)은 백사이드 배선층(132)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 커버층(180)은 열경화성 수지를 포함할 수 있다. 예컨대, 커버층(180)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 커버층(180)은 백사이드 배선층(132)의 적어도 일부를 오픈시키는 개구를 가진다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
도 12는 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 제1반도체 패키지(100B)는, 상술한 일례에 따른 제1반도체 패키지(100A)에 있어서, 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 제1연결구조체(140)를 더욱 간소화할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3빌드업층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 두께는 제1재배선층(142)의 두께보다 두꺼울 수 있다.
그 외에 다른 내용은 일례에 따른 제1반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 13은 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 제1반도체 패키지(100C)는, 상술한 일례에 따른 제1반도체 패키지(100A)에 있어서, 제1반도체칩(120)이 페이스-다운 형태가 아닌 페이스-업 형태로 배치된다. 이에, 제1연결구조체(140) 및 제1패시베이션층(150)도 제1반도체 패키지(100C)의 하측이 아닌 상측에 배치된다. 또한, 백사이드 배선층(132)과 백사이드 비아(133)와 커버층(180)은 제1반도체 패키지(100C)의 상측이 아닌 하측에 배치된다. 또한, 제1언더범프금속(160)은 커버층(180)에 형성된 개구에 형성되어 노출된 백사이드 배선층(132)과 연결되며, 제1전기연결금속(170)은 커버층(180)의 하측 상에 배치되어 제1언더범프금속(160)을 통하여 노출된 백사이드 배선층(132)과 전기적으로 연결된다. 이러한 구조에서는, 제1반도체칩(120)과 상술한 제2반도체칩(220) 사이의 전기적 연결 경로가 최소화 됨으로써, 보다 우수한 성능 개선을 도모할 수 있다.
그 외에 다른 내용은 일례에 따른 제1반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 14는 도 9의 패키지 온 패키지에 적용되는 제1반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 제1반도체 패키지(100D)는, 상술한 다른 일례에 따른 제1반도체 패키지(100B)에 있어서, 제1반도체칩(120)이 페이스-다운 형태가 아닌 페이스-업 형태로 배치된다. 이에, 제1연결구조체(140) 및 제1패시베이션층(150)도 제1반도체 패키지(100C)의 하측이 아닌 상측에 배치된다. 또한, 백사이드 배선층(132)과 백사이드 비아(133)와 커버층(180)은 제1반도체 패키지(100C)의 상측이 아닌 하측에 배치된다. 또한, 제1언더범프금속(160)은 커버층(180)에 형성된 개구에 형성되어 노출된 백사이드 배선층(132)과 연결되며, 제1전기연결금속(170)은 커버층(180)의 하측 상에 배치되어 제1언더범프금속(160)을 통하여 노출된 백사이드 배선층(132)과 전기적으로 연결된다. 이러한 구조에서는, 제1반도체칩(120)과 상술한 제2반도체칩(220) 사이의 전기적 연결 경로가 최소화 됨으로써, 보다 우수한 성능 개선을 도모할 수 있다.
그 외에 다른 내용은 일례에 따른 제1반도체 패키지(100A)와 다른 일례에 따른 제1반도체 패키지(100B)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15는 도 9의 패키지 온 패키지에 적용되는 제2반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 제2반도체 패키지(200A)는, 제2접속패드(222)를 갖는 제2반도체칩(220), 제2반도체칩(220)의 적어도 일부를 덮는 제2봉합재(230), 제2반도체칩(220)의 하측에 배치되며 제2접속패드(222)와 전기적으로 연결된 한층 이상의 제2재배선층(242)을 포함하는 제2연결구조체(240), 제2연결구조체(240) 하측에 배치되며 한층 이상의 제2재배선층(242)의 적어도 일부를 노출시키는 개구를 갖는 제2패시베이션층(250), 제2패시베이션층(250)의 개구 상에 배치되어 노출된 제2재배선층(242)과 전기적으로 연결된 제2언더범프금속(260), 및 제2패시베이션층(250)의 하측에 배치되며 제2언더범프금속(260)을 통하여 노출된 제2재배선층(242)과 전기적으로 연결된 제2전기연결금속(270)을 포함한다.
제2반도체칩(220)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC)일 수 있다. 이때 제2반도체칩(220)을 구성하는 집적회로는, 예를 들면, 상술한 바와 같이, 어플리케이션 프로세서 칩의 일부 유닛이 분리되어 별도의 칩으로 구성된 것일 수 있으나, 이에 한정되는 것은 아니다. 제2반도체칩(220)은 별도의 범프나 배선층이 형성되지 않은 베어 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 제2반도체칩(220)의 바디(221)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(221)에는 다양한 회로가 형성되어 있을 수 있다. 제2접속패드(222)는 제2반도체칩(220)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 구리(Cu), 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(221) 상에는 제2접속패드(222)를 오픈시키는 패시베이션막(223)이 형성될 수 있으며, 패시베이션막(223)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 제2반도체칩(220)은 제2접속패드(222)가 배치된 면이 활성면이 되며, 그 반대측인 백면이 비활성면이 된다. 다만, 경우에 따라서는 백면에도 접속패드가 배치됨으로써, 양측 모두 활성면일 수도 있다. 한편, 일례에서는 제2반도체칩(220)의 활성면에 패시베이션막(223)이 형성된 경우에는 제2반도체칩(220)의 활성면은 패시베이션막(223)의 최하면을 기준으로 위치 관계를 판단한다.
제2봉합재(230)는 제2반도체칩(220)의 적어도 일부를 덮는다. 제2봉합재(230)는 절연물질을 포함하며, 절연물질로는 비감광성 절연재료, 보다 구체적으로는 무기필러 및 절연수지를 포함하는 비감광성 절연재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF나, EMC와 같은 비감광성 절연물질을 사용할 수 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 이를 통하여, 보이드와 언듈레이션 문제를 개선할 수 있고, 워피지 제어도 보다 용이할 수 있다. 필요에 따라서는 PIE를 사용할 수도 있다.
제2연결구조체(240)는 제2반도체칩(220)의 제2접속패드(222)를 재배선할 수 있다. 제2연결구조체(240)를 통하여 다양한 기능을 가지는 수십 수백의 제2반도체칩(220)의 제2접속패드(222)가 각각 재배선 될 수 있으며, 제2전기연결금속(270)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결구조체(240)는 제2절연층(241), 제2절연층(241)의 하면 상에 배치된 제2재배선층(242), 제2절연층(241)을 관통하며 제2재배선층(242)과 연결된 제2접속비아(243)를 포함한다. 제2절연층(241)과 제2재배선층(242)과 제2접속비아(243)는 도면에 도시한 것 보다 많을 수도, 적을 수도 있다. 즉, 설계에 따라서 층의 수는 달라질 수 있다.
제2절연층(241)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 미세회로 및 고밀도 설계에 유리하여, 제2반도체칩(220)의 수십 내지 수백만의 제2접속패드(222)를 매우 효과적으로 재배선할 수 있다. 제2절연층(241)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
제2재배선층(242)은 제2반도체칩(220)의 제2접속패드(222)를 재배선하여 제2전기연결금속(270)과 전기적으로 연결시킬 수 있다. 제2재배선층(242)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2재배선층(242) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 제2재배선층(242)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 제2재배선층(242)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제2접속비아(243)는 서로 다른 층에 형성된 제2재배선층(242)을 전기적으로 연결한다. 또한, 제2반도체칩(220)의 제2접속패드(222)를 제2재배선층(242)과 전기적으로 연결한다. 제2접속비아(243)는 제2반도체칩(220)이 베어 다이인 경우 제2접속패드(222)와 물리적으로 접할 수 있다. 제2접속비아(243)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2접속비아(243)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 제2접속비아(243) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 배선비아(213a, 213b)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 제2접속비아(243)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제2패시베이션층(250)은 제2연결구조체(240)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제2패시베이션층(250)은 열경화성 수지를 포함할 수 있다. 예컨대, 제2패시베이션층(250)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제2패시베이션층(250)은 제2재배선층(242) 중 최하측 제2재배선층(242)의 적어도 일부를 오픈시키는 개구를 가진다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다. 필요에 따라서, 제2패시베이션층(250)의 하면에는 커패시터와 같은 표면실장 부품이 배치되어 제2재배선층(242)과 전기적으로 연결될 수 있으며, 결과적으로 제2반도체칩(220)과도 전기적으로 연결될 수 있다.
제2언더범프금속(260) 역시 부가적인 구성으로, 제2전기연결금속(270)의 접속 신뢰성을 향상시켜주며, 그 결과 제2반도체 패키지(200A)의 보드 레벨 신뢰성을 개선할 수 있다. 제2언더범프금속(260)은 수십 내지 수백만 개 있을 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 제2언더범프금속(260)은 제2패시베이션층(250)의 개구부에 형성되어 오픈된 최하측 제2재배선층(242)과 전기적으로 연결될 수 있다. 제2언더범프금속(260)은 금속을 이용하여 공지의 메탈화 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
제2전기연결금속(270) 역시 부가적인 구성으로, 제2반도체 패키지(200A)를 상술한 제1반도체 패키지(100, 100A-100D)와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 제2전기연결금속(270)은 제2패시베이션층(250)의 하측 상에 배치되며 각각 제2언더범프금속(260)과 전기적으로 연결될 수 있다. 제2전기연결금속(270)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
제2전기연결금속(270)은 랜드, 볼, 핀 등일 수 있다. 제2전기연결금속(270)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 제2전기연결금속(270)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제2전기연결금속(270)의 수는 제2접속패드(222)의 수에 따라서 수십 내지 수백만 개일 수 있으며, 더 많을 수도, 더 적을 수도 있다.
제2전기연결금속(270) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제2반도체칩(220)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션이 용이하다. 또한, BGA 패키지, LGA 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 16은 도 9의 패키지 온 패키지에 적용되는 제2반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 제2반도체 패키지(200B)는, 제2연결구조체(240)가 유기 인터포저 형태이다. 이때, 제2반도체칩(220)이 제2연결구조체(240) 상에 표면실장기술(SMT: Surface Mounter Technolohy)을 이용하여 배치될 수 있다. 예를 들면, 제2반도체칩(220)의 제2접속패드(222) 상에는 구리(Cu)와 같은 금속 도금으로 형성되는 금속범프(220P)가 배치될 수 있으며, 금속범프(220P)는 제2연결구조체(240)의 제2재배선층(242) 중 표면 상으로 돌출된 패드 패턴과 솔더 페이스트 등의 제3전기연결금속(220B)을 통하여 연결될 수 있다. 즉, 제2반도체칩(220)은 제2연결구조체(240)와 물리적으로 이격될 수 있다. 또한, 제2반도체칩(220)과 제2연결구조체(240) 사이에는 언더필 수지(220S)가 충진되어 제3전기연결금속(220B) 등을 매립시킬 수 있으며, 제2반도체칩(220)을 보다 단단히 고정시킬 수 있다.
그 외에 다른 내용은 일례에 따른 제2반도체 패키지(200A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 패키지 연결 시스템의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 패키지 연결 시스템(500A)은 제1면 및 제1면의 반대측인 제2면을 갖는 인쇄회로기판(400), 인쇄회로기판(400)의 제1면 상에 배치되며 어플리케이션 프로세서 칩의 기능을 갖는 패키지 온 패키지(500A), 인쇄회로기판(400)의 제2면 상에 배치되며 메모리 기능을 갖는 메모리 패키지(310), 인쇄회로기판(400)의 제1면 상에 배치되며 전력관리 기능을 갖는 전력관리 패키지(320), 및 인쇄회로기판(400)의 제1면 및/또는 제2면 상에 배치된 제1 및 제2수동부품(330, 340)을 포함한다. 메모리 패키지(310)는 평면 상에서 패키지 온 패키지(500A)와 적어도 일부가 중첩되도록 제2면 상에 배치된다. 전력관리 패키지(320)는 인쇄회로기판(400)의 제1면 상에 패키지 온 패키지(500A)와 나란하도록 배치된다. 이러한 배치를 통하여, 패키지 온 패키지(500A)와 메모리 패키지(310) 사이의 우수한 신호 특성(Signal Integrity)를 확보할 수 있다.
패키지 온 패키지(500A)는 상술한 일례에 따른 제1반도체 패키지(100A)와 상술한 일례에 따른 제2반도체 패키지(200A)의 적층 형태를 가진다. 다만, 이에 한정되는 것은 아니며, 상술한 다른 일례에 따른 제1반도체 패키지(100B, 100C, 100D)와 상술한 다른 일례에 따른 제2반도체 패키지(200B)도 다양한 조합으로 적층되어, 일례에 따른 패키지 연결 시스템(500A)에 적용될 수 있다.
메모리 패키지(310)는 디램(DRAM) 메모리, 플래쉬(Flash) 메모리, 및 컨트롤러(CTR)를 포함하는 임베디드 멀티칩 패키지(eMCP: embedded Multi-Chip Package)일 수 있다. 또한, 전력관리 패키지(320)는 전력관리 집적회로(PMIC)를 포함하는 웨이퍼 레벨 패키지(WLP: Wafer Level Package) 또는 판넬 레벨 패키지(Panel Level Package)일 수 있다. 이들은, 팬-인 또는 팬-아웃 패키지일 수 있다.
제1 및 제2수동부품(330, 340)은 독립적으로 커패시터, 인덕터, 비즈 등의 공지의 칩 타입의 부품일 수 있다. 이들의 크기, 두께 등은 서로 동일하거나 다를 수 있다. 커패시터의 예로는 MLCC(Multi-Layer Ceramic Capacitor), LICC(Low Inductacne Chip Capacitor) 등일 들 수 있으나, 이에 한정되는 것은 아니다. 인덕터의 예로는 파워 인덕터 등을 들 수 있으나, 이에 한정되는 것은 아니다.
도 18은 패키지 연결 시스템의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 패키지 연결 시스템(500B)은 메모리 패키지(310)가 인쇄회로기판(400)의 제1면 상에 패키지 온 패키지(500A)와 나란하도록 배치된다. 또한, 전력관리 패키지(320)가 인쇄회로기판(400)의 제2면 상에 평면 상에서 패키지 온 패키지(500A) 및/또는 메모리 패키지(310)와 적어도 일부가 중첩되도록 배치된다. 이러한 배치를 통하여 하이 엔드(High-End) 시스템에 용이하게 적용될 수 있다.
그 외에 다른 내용은 상술한 일례에 따른 패키지 연결 시스템(500A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1반도체칩을 포함하는 제1반도체 패키지; 및
    상기 제1반도체 패키지 상에 배치되며, 상기 제1반도체칩과 전기적으로 연결된 제2반도체칩을 포함하는 제2반도체 패키지; 를 포함하며,
    상기 제1 및 제2반도체칩은 각각 하나 이상의 유닛을 포함하며,
    상기 제1반도체칩의 유닛의 수가 상기 제2반도체칩의 유닛의 수보다 많으며,
    상기 제1 및 제2반도체칩 각각의 하나 이상의 유닛이 함께 어플리케이션 프로세서(AP) 칩의 기능을 구현하는,
    패키지 온 패키지.
  2. 제 1 항에 있어서,
    상기 제1반도체칩은 센트럴 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 및 디지털 신호 프로세서 유닛(DSPU) 중 적어도 하나를 포함하며,
    상기 제2반도체칩은 이미지 신호 프로세싱 유닛(ISPU) 및 뉴럴 프로세싱 유닛(NPU) 중 적어도 하나를 포함하는,
    패키지 온 패키지.
  3. 제 2 항에 있어서,
    상기 제1반도체칩은 상기 이미지 신호 프로세싱 유닛(ISPU) 및 상기 뉴럴 프로세싱 유닛(NPU) 중 상기 제2반도체칩에 포함되지 않은 유닛을 더 포함하는,
    패키지 온 패키지.
  4. 제 2 항에 있어서,
    상기 제1반도체칩은 메모리 유닛을 더 포함하며,
    상기 제2반도체칩의 유닛 중 적어도 하나는 상기 제1반도체칩의 메모리 유닛과 전기적으로 연결된,
    패키지 온 패키지.
  5. 제 1 항에 있어서,
    평면 상에서, 상기 제1반도체칩은 상기 제2반도체칩 보다 면적이 넓은,
    패키지 온 패키지.
  6. 제 1 항에 있어서,
    상기 제1반도체 패키지는, 관통부를 가지며 한층 이상의 배선층을 포함하는 프레임, 상기 관통부에 배치되며 제1접속패드를 갖는 상기 제1반도체칩, 상기 프레임 및 상기 제1반도체칩 각각의 적어도 일부를 덮는 제1봉합재, 및 상기 프레임 및 상기 제1반도체칩 상에 배치되며 상기 제1접속패드와 전기적으로 연결된 한층 이상의 제1재배선층을 포함하는 제1연결구조체, 를 포함하며,
    상기 프레임의 한층 이상의 배선층은 상기 제1연결구조체의 한층 이상의 제1재배선층을 통하여 상기 제1접속패드와 전기적으로 연결된,
    패키지 온 패키지.
  7. 제 6 항에 있어서,
    상기 제1반도체 패키지는, 상기 제1봉합재의 상기 제1연결구조체가 배치된 측의 반대측 상에 배치된 백사이드 배선층, 상기 제1봉합재를 관통하며 상기 백사이드 배선층 및 상기 프레임의 한층 이상의 배선층을 전기적으로 연결하는 백사이드 비아, 를 더 포함하며,
    상기 제2반도체 패키지는 상기 백사이드 배선층 상에 배치되며, 전기연결금속을 통하여 상기 백사이드 배선층과 전기적으로 연결되며,
    상기 제1반도체칩은 상기 제1접속패드가 배치된 면이 상기 제1연결구조체를 향하도록 페이스-다운 형태로 배치된,
    패키지 온 패키지.
  8. 제 6 항에 있어서,
    상기 제1반도체 패키지는, 상기 제1봉합재의 상기 제1연결구조체가 배치된 측의 반대측 상에 배치된 백사이드 배선층, 상기 제1봉합재를 관통하며 상기 백사이드 배선층 및 상기 프레임의 한층 이상의 배선층을 전기적으로 연결하는 백사이드 비아, 를 더 포함하며,
    상기 제2반도체 패키지는 상기 제1연결구조체 상에 배치되며, 전기연결금속을 통하여 상기 제1연결구조체의 한층 이상의 제1재배선층과 전기적으로 연결되며,
    상기 제1반도체칩은 상기 제1접속패드가 배치된 면이 상기 제1연결구조체를 향하도록 페이스-업 형태로 배치된,
    패키지 온 패키지.
  9. 제 6 항에 있어서,
    상기 프레임은 제1절연층, 상기 제1연결구조체와 접하며 상기 제1절연층에 매립된 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제2배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치되며 상기 제2배선층의 적어도 일부를 덮는 제2절연층, 및 상기 제2절연층의 상기 제2배선층이 매립된 측의 반대측 상에 배치된 제3배선층을 포함하며,
    상기 제1절연층의 상기 제1연결구조체와 접하는 면은 상기 제1배선층의 상기 제1연결구조체와 접하는 면과 단차를 갖는,
    반도체 패키지.
  10. 제 6 항에 있어서,
    상기 프레임은 제1절연층, 상기 제1절연층의 양면에 각각 배치된 제1 및 제2배선층, 상기 제1절연층의 양면에 각각 배치되며 상기 제1 및 제2배선층 각각의 적어도 일부를 덮는 제2 및 제3절연층, 상기 제2절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제3배선층, 및 상기 제3절연층의 상기 제2배선층이 매립된 측의 반대측 상에 배치된 제4배선층을 포함하며,
    상기 제1절연층은 상기 제2 및 제3절연층 각각 보다 두꺼운,
    반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제2반도체 패키지는, 한층 이상의 제2재배선층을 포함하는 제2연결구조체, 상기 제2연결구조체 상에 배치되며 상기 한층 이상의 제2재배선층과 전기적으로 연결된 제2접속패드를 갖는 상기 제2반도체칩, 및 상기 제2연결구조체 상에 배치되며 상기 제2반도체칩의 적어도 일부를 덮는 제2봉합재, 를 포함하는,
    패키지 온 패키지.
  12. 제1면 및 상기 제1면의 반대측인 제2면을 갖는 인쇄회로기판;
    상기 인쇄회로기판의 제1면 상에 배치되며, 어플리케이션 프로세서 칩의 기능을 갖는 패키지 온 패키지;
    상기 인쇄회로기판의 제1면 및 제2면 중 적어도 하나의 일면 상에 배치되며, 메모리 기능을 갖는 메모리 패키지; 및
    상기 인쇄회로기판의 제1면 및 제2면 중 상기 메모리 패키지가 배치된 면의 반대측 일면 상에 배치되며, 전력관리 기능을 갖는 전력관리 패키지; 를 포함하며,
    상기 패키지 온 패키지는, 제1반도체칩을 포함하는 제1반도체 패키지, 및 상기 제1반도체 패키지 상에 배치되며 상기 제1반도체칩과 전기적으로 연결된 제2반도체칩을 포함하는 제2반도체 패키지를 포함하며, 상기 제1 및 제2반도체칩은 각각 하나 이상의 유닛을 포함하고, 상기 제1반도체칩의 유닛의 수가 상기 제2반도체칩의 유닛의 수보다 많으며, 상기 제1 및 제2반도체칩 각각의 하나 이상의 유닛이 함께 어플리케이션 프로세서 칩의 기능을 구현하는,
    패키지 연결 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 패키지는, 평면 상에서 상기 패키지 온 패키지와 적어도 일부가 중첩되도록, 상기 인쇄회로기판의 제2면 상에 배치되며,
    상기 전력관리 패키지는, 상기 패키지 온 패키지와 나란하도록, 상기 인쇄회로기판의 제1면 상에 배치된,
    패키지 연결 시스템.
  14. 제 12 항에 있어서,
    상기 메모리 패키지는, 상기 패키지 온 패키지와 나란하도록, 상기 인쇄회로기판의 제1면 상에 배치되며,
    상기 전력관리 패키지는, 평면 상에서 상기 패키지 온 패키지 및 상기 메모리 패키지 중 적어도 하나의 적어도 일부가 중첩되도록, 상기 인쇄회로기판의 제2면 상에 배치된,
    패키지 연결 시스템.
  15. 제 12 항에 있어서,
    상기 메모리 패키지는, 디램(DRAM) 메모리, 플래쉬(Flash) 메모리, 및 컨트롤러(CTR)를 포함하며,
    상기 전력관리 패키지는, 전력관리 집적회로(PMIC)를 포함하는,
    패키지 연결 시스템.
  16. 제 12 항에 있어서,
    상기 인쇄회로기판의 제1면 및 제2면 중 적어도 하나의 일면 상에 배치된 하나 이상의 수동부품; 을 더 포함하는,
    패키지 연결 시스템.
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