KR20140130598A - 고전자이동도 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

고전자이동도 트랜지스터 및 그 제조 방법이 개시된다.
고전자이동도 트랜지스터는 채널층, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층, 상기 채널공급층에 서로 이격되게 마련되는 소스 전극 및 드레인 전극을 포함하고, 상기 채널공급층 상에 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 적어도 하나의 디플리션 형성부가 구비되고, 상기 적어도 하나의 디플리션 형성부와 상기 소스 전극을 연결하는 적어도 하나의 브릿지와 상기 적어도 하나의 브릿지로부터 상기 소스 전극 하부로 연장되어 구비된 접촉부가 구비되어 문턱 전압의 산포를 줄일 수 있다.

Description

고전자이동도 트랜지스터 및 그 제조 방법{High electron mobility transistor and method of driving the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 상세하게는 고전자이동도 트랜지스터 및 그 제조 방법에 관한 것이다.
질화물 반도체 소자는 예를 들어, 전력 제어에 사용되는 파워 소자로 사용될 수 있다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다. 파워소자의 일 예로 실리콘(Si)을 기반으로 하는 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor) 등이 있다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어렵다. 또 다른 파워 소자의 예로서, Ⅲ-Ⅴ족 계열의 화합물 반도체를 이용한 파워소자가 있다. 이러한 파워 소자 중 하나가 고전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT)이다. HEMT는 화합물 반도체의 이종접합(heterojunction) 구조를 이용한다.
HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함하고, 상대적으로 큰 분극률을 갖는 반도체층이 이와 접합된 다른 반도체층에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발(induction)할 수 있다. 이러한 2차원 전자가스는 채널로 사용되므로 HEMT는 높은 전자이동도(electron mobility)를 가질 수 있다. 또한, HEMT는 넓은 밴드 갭(wide band gap)을 갖는 화합물 반도체를 포함한다. 따라서 HEMT의 파괴 전압(breakdown voltage)은 일반 트랜지스터보다 높을 수 있다. HEMT의 파괴 전압은 2DEG를 포함하는 화합물 반도체층, 예를 들어 GaN층의 두께에 비례하여 증가할 수 있다. 또한, 파워 소자의 정상적인 동작을 위해 노멀리 오프 기능이 요구될 수 있다.
노멀리-오프(Normally-Off) 특성을 가지며, 문턱 전압(threshold voltage) 산포를 줄일 수 있는 고전자이동도 트랜지스터를 제공한다.
노멀리-오프(Normally-Off) 특성을 가지며, 문턱 전압(threshold voltage) 산포를 줄일 수 있는 고전자이동도 트랜지스터의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 고전자이동도 트랜지스터는, 제1 반도체 물질을 포함하는 채널층; 제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층; 상기 채널공급층에 서로 이격되게 마련되는 소스 전극 및 드레인 전극; 상기 채널공급층 상에 마련되는 것으로, 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 적어도 하나의 디플리션 형성부; 상기 디플리션 형성부 상에 마련되는 적어도 하나의 게이트 전극; 및 상기 적어도 하나의 디플리션 형성부와 상기 소스 전극을 연결하는 적어도 하나의 브릿지; 및 상기 적어도 하나의 브릿지로부터 상기 소스 전극 하부 로 연장되어 구비된 접촉부;를 포함한다.
상기 접촉부는 상기 적어도 하나의 브릿지와 같은 폭을 가지거나 다른 폭을 가질 수 있다.
상기 적어도 하나의 브릿지가 상기 디플리션 형성부와 상기 소스 전극 사이에 제1브릿지와 제2브릿지를 포함하고, 상기 제1브릿지의 단부에 상기 소스 전극 하부로 연장된 제1접촉부와, 상기 제2브릿지의 단부에 상기 소스 전극 하부로 연장된 제2접촉부를 포함할 수 있다.
상기 적어도 하나의 디플리션 형성부가 서로 이격되게 배치된 제1 디플리션 형성부와 제2 디플레이션 형성부를 포함하고, 상기 적어도 하나의 게이트 전극은 상기 제1디플리션 형성부 상의 제1 게이트 전극 및 상기 제2디플리션 형성부 상의 제2 게이트 전극을 포함할 수 있다.
상기 제1 디플리션 형성부와 제2 디플리션 형성부 사이를 연결하는 적어도 하나의 제3 브릿지가 구비되고, 상기 제2 디플리션 형성부와 상기 소스 전극 사이를 연결하는 적어도 하나의 제4 브릿지가 구비되며, 상기 적어도 하나의 제4 브릿지가 소스 전극 하부로 연장된 접촉부가 구비될 수 있다.
상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극일 수 있다.
상기 제2 게이트 전극에 유도되는 게이트 전압은 상기 제1 게이트 전극에 인가된 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 결정될 수 있다.
상기 소스 전극과 접촉부 사이에 박막이 더 구비될 수 있다.
상기 적어도 하나의 브릿지는 스트립(strip) 형상을 가질 수 있다.
상기 제1 반도체 물질은 GaN계 물질일 수 있다.
상기 제1 반도체 물질은 GaN, InGaN, 또는 AlGaN을 포함하고, 언도핑되거나 n형으로 도핑될 수 있다.
상기 제2 반도체 물질은 Al, Ga, 및 In 중 적어도 하나를 포함할 수 있다.
상기 제2 반도체 물질은 AlN, AlGaN, AlInN, 및 AlInGaN 중 적어도 하나를 포함할 수 있다.
상기 제2반도체 물질은 n형으로 도핑될 수 있다.
상기 채널 공급층은 Al 함량 또는 In 함량에 따른 복수 층을 포함할 수 있다.
상기 채널층 하부에 버퍼층이 더 구비되고, 상기 버퍼층은 GaN층, AlGaN층, AlN층, 및 InN층 중 적어도 하나를 포함할 수 있다.
상기 디플리션 형성부는 p형 반도체 물질을 포함할 수 있다.
상기 디플리션 형성부는 Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함할 수 있다.
상기 디플리션 형성부는 p형 GaN, p형 AlGaN 으로 형성될 수 있다.
상기 적어도 하나의 디플리션 형성부, 브릿지 및 접촉부가 하나의 몸체로 형성될 수 있다.
상기 채널 공급층 상에 보호층이 더 구비될 수 있다.
상기 보호층은 GaN, AlGaN, AlN, InN, InGaN, 및 InAlGaN 중 어느 하나로 형성되며, 언도핑되거나 p형으로 도핑될 수 있다.
본 발명의 일 실시예에 따른 고전자이동도 트랜지스터 제조 방법은, 채널층 및 채널공급층을 적층하는 단계; 상기 채널공급층에 제1층을 적층하는 단계; 상기 제1층을 패터닝하고 식각하여 적어도 하나의 디플리션 형성부, 적어도 하나의 브릿지, 적어도 하나의 접촉부를 포함하는 디플리션 유닛을 형성하는 단계; 상기 디플리션 유닛 상에 제2층을 적층하는 단계; 상기 제2층을 식각하여 상기 적어도 하나의 디플리션 형성부에 대응되는 영역 위에 적어도 하나의 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 일측에 상기 접촉부를 덮도록 소스 전극을 형성하고, 상기 게이트 전극의 타측에 드레인 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 실시예에 따른 고전자이동도 트랜지스터는 디플리션 형성부를 이용하여 노멀리 오프 특성을 가지며, 디플리션 형성부로부터 연결된 접촉부를 소스 전극 하부에 배치하여 문턱 전압 산포를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전자이동도 트랜지스터의 개략적인 사시도이다.
도 2는 도 1에 도시된 고전자이동도 트랜지스터의 평면도이다.
도 3은 도 2의 A-A'선을 따라 본 단면도이다.
도 4는 도 2의 B-B'선을 따라 본 단면도이다.
도 5는 도 1에 도시된 고전자이동도 트랜지스터에 보호층을 더 구비한 예를 도시한 것이다.
도 6은 도 1에 도시된 고전자이동도 트랜지스터에서 게이트전극이 소스전극 하부에 더 구비된 예를 도시한 것이다.
도 7은 도 1에 도시된 고전자이동도 트랜지스터에서 접촉부를 변형한 예를 나타낸 것이다.
도 8은 도 1에 도시된 고전자이동도 트랜지스터에서 버퍼층을 더 구비한 예를 나타낸 것이다.
도 9는 도 1에 도시된 고전자이동도 트랜지스터에서 브릿지와 접촉부의 패턴을 변형한 예를 나타낸 것이다.
도 10은 본 발명의 다른 실시예에 따른 고전자이동도 트랜지스터의 개략적인 사시도이다.
도 11은 도 10에 도시된 고전자이동도 트랜지스터의 평면도이다.
도 12는 도 10의 C-C'선을 따라 본 단면도이다.
도 13은 도 10의 D-D'선을 따라 본 단면도이다.
도 14a 내지 도 14c는 도 10에 도시된 고전자이동도 트랜지스터의 동작을 설명하기 위한 도면이다.
도 15는 이중 게이트 구조를 가지는 고전자이동도 트랜지스터의 전압과 저항 관계를 도식적으로 나타낸 것이다.
도 16 내지 도 18은 도 10에 도시된 고전자이동도 트랜지스터에서 브릿지와 접촉부의 패턴을 변형한 예들을 나타낸 것이다.
도 19는 도 12에 도시된 고전자이동도 트랜지스터에서 제2게이트 전극을 제거한 예를 도시한 것이다.
도 20 내지 도 28은 본 발명의 일 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 도시한 것이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터(HEMT) 및 그 제조 방법에 대해 첨부 도면을 참조하여 상세히 설명한다.
도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 예시적인 실시예에 따른 고전자이동도 트랜지스터(100)를 도시한 사시도이고, 도 2는 상기 고전자이동도 트랜지스터(100)의 평면도이다. 그리고, 도 3은 도 2의 A-A'선을 따라 본 단면도이고, 도 4는 도 2의 B-B'선을 따라 본 단면도이다.
도 1 내지 도 4를 참조하면, 고전자이동도 트랜지스터(100)는 채널층(112)과, 상기 채널층(112) 상의 채널 공급층(114)을 포함한다. 상기 채널층(112)의 하부에는 기판(110)이 구비될 수 있다. 상기 기판(110)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 그러나, 이는 단지 예시적인 것으로, 상기 기판(110)은 이외에도 다른 다양한 물질로 형성될 수 있다. 상기 채널층(112)은 제1 반도체 물질을 포함할 수 있다. 여기서, 상기 제1 반도체 물질은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질이 될 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(110)은 GaN계 물질층으로 형성될 수 있다. 예를 들면 상기 채널층(110)은 GaN층, InGaN층, 또는 AlGaN층으로 형성될 수 있다. 상기 채널층(110)은 언도핑되거나 n형으로 도핑될 수 있다. 하지만, 여기에 한정되는 것은 아니고, 채널층(110)은 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)가스가 형성될 수 있는 물질이라면 반도체층과 다른 물질층일 수도 있다. 채널층(110)에서는 예를 들어, 자발 분극(Spontaneous polarization)(PSP)과 인장 응력(tensile strain)으로 인한 피에조 분극(Piezo polarization)(PPE)에 의해 2DEG층이 형성될 수 있다.
일 예로 상기 채널층(110)은 GaN층이 될 수 있다. 이 경우, 상기 채널층(110)은 언도핑된(undoped) GaN층이 될 수 있으며, 경우에 따라서는 소정의 불순물이 도핑된 GaN층이 될 수도 있다. GaN계 반도체는 에너지 밴드갭이 크고, 높은 열적·화학적 안정성, 높은 전자 포화속도(∼3×107 cm/sec) 등 우수한 물성을 가지고 있어 광소자 뿐만 아니라 고주파·고출력용 전자 소자로의 응용이 가능하다. GaN계 반도체를 이용한 전자 소자는 높은 항복 전계(∼3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 특성을 가지고 있다. GaN계 이종접합구조를 이용하는 HEMT의 경우, 채널층과 채널 공급층 사이의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 높일 수 있다.
상기 채널공급층(114)은 채널층(112)에 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 유발할 수 있다. 여기서, 상기 2차원 전자가스(2DEG)는 채널층(112)과 채널공급층(114)의 계면 아래의 채널층(112) 내에 형성될 수 있다. 상기 채널공급층(114)은 채널층(112)을 이루는 제1 반도체 물질과는 다른 제2 반도체 물질을 포함할 수 있다. 상기 제2 반도체 물질은 상기 제1 반도체 물질과 분극 특성, 에너지 밴드갭(bandgap) 및 격자상수 중 적어도 하나가 다를 수 있다. 예를 들어, 상기 제2 반도체 물질은 제1 반도체 물질 보다 분극률과 에너지 밴드갭 중 적어도 하나가 제1 반도체 물질보다 클 수 있다.
상기 채널공급층(114)은 예를 들면, Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 채널공급층(114)은 AlN층, AlGaN층, AlInN층, AlGaInN층 및 이들의 조합층 중 어느 하나일 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널공급층(114)은 언도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 이러한 채널공급층(114)의 두께는 예를 들면, 수십 ㎚ 이하일 수 있다. 예컨대, 채널공급층(114)의 두께는 약 50㎚ 이하일 수 있지만, 이에 한정되는 것은 아니다.
한편, 도 5에 도시된 바와 같이 상기 채널공급층 (114) 위에 보호층(115)이 더 구비될 수 있다. 상기 보호층(115)은 Al, Ga, In 중 적어도 하나를 포함하는 질화물로 형성될 수 있다. 예를 들어, 보호층(115)은 GaN, AlGaN, AlN, InN, InGaN, InAlGaN 등으로 형성될 수 있다. 상기 보호층(115)은 언도핑 되거나 p형으로 도핑될 수 있다. 보호층(115)은 채널층(112)과 채널공급층(114)을 적층하는 공정에서 채널층과 채널공급층에 손상이 발생되는 것을 감소시키거나 방지할 수 있다. 보호층(115)의 두께는 약 30nm 이하일 수 있지만, 여기에 한정되는 것은 아니다. 상기 보호층(115)은 반도체 소자를 만드는 공정 중에 모두 제거될 수도 있고, 일부 남겨둘 수도 있다.
상기 채널공급층(114) 양측의 채널층(112) 상에는 소스 전극(151) 및 드레인 전극(152)이 마련될 수 있다. 여기서, 소오스전극(151) 및 드레인전극(152)은 2차원 전자가스(2DEG)와 전기적으로 연결될 수 있다. 상기 채널층(11)에 형성된 2DEG는 소스 전극(151)과 드레인 전극(152) 사이의 전류 통로(채널)로 이용될 수 있다. 상기 소스 전극(151) 및 드레인 전극(152)은 채널공급층(114) 상에 마련될 수도 있으며, 상기 채널공급층(114)의 중간 깊이 또는 상기 채널층(112)의 중간 깊이까지 삽입되도록 마련되는 것도 가능하다. 이외에도 상기 소스 전극(151) 및 드레인 전극(152)의 배치 구성은 다양하게 변화될 수 있다.
상기 소스 전극(151)과 상기 드레인 전극(152) 사이의 채널공급층 상에는 적어도 하나의 디플리션 형성부(depletion forming unit,130)가 형성될 수 있다. 여기서, 상기 디플리션 형성부(130)는 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 이러한 디플리션 형성부(130)에 의해 그 아래에 위치하는 채널공급층(114) 부분의 전도대(conduction band) 에너지 및 가전자대(valence 밴드) 에너지가 높아질 수 있고, 그 결과 디플리션 형성부(130)에 대응하는 채널층(112) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 따라서, 디플리션 형성부(130)에 대응하는 채널층 영역에는 2차원 전자가스가 끊어지거나 감소될 수 있다. 또는, 디플리션 형성부(130)에 대응하는 채널층 영역은 나머지 부분과는 다른 특성(예를 들면, 전자 농도 등)을 가질 수 있다. 상기 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 고전자이동도 트랜지스터(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
상기 디플리션 형성부(130)는 p형 반도체 물질을 포함할 수 있다. 즉, 상기 디플리션 형성부(130)는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성부(130)는 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 디플리션 형성부(130)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 상기 디플리션 형성부(130)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성부(130)에 의해 그 아래의 채널공급층(114) 부분의 전도대 에너지와 가전자대 에너지가 높아지면서, 2차원 전자가스(2DEG)의 단절 영역이 형성될 수 있다.
상기 디플리션 형성부(130)는 예를 들어, 스트립(strip) 형상을 가질 수 있다. 디플리션 형성부(130)는 상기 소스 전극과 드레인 전극 사이에 하나 또는 복수 개로 구비될 수 있으며, 상기 디플리션 형성부(130) 상에는 게이트 전극(121)이 구비될 수 있다. 게이트 전극은 디플리션 형성부(130)에 대응되게 하나 또는 복 수개로 구비될 수 있다. 도 1에서는 디플리션 형성부와 게이트 전극이 하나씩 구비된 예를 도시하였다.
상기 게이트 전극(121)은 다양한 금속 물질 또는 금속 화합물 등을 포함할 수 있다. 상기 게이트 전극(121)은 디플리션 형성부(130)와 동일한 폭으로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니고, 상기 게이트 전극(121)은 디플리션 형성부(130)와 다른 폭을 가질 수 있다.
상기 디플리션 형성부(130)와 소스 전극(151) 사이에 디플리션 형성부(130)와 소스 전극(151)을 연결하는 적어도 하나의 브릿지(141)가 구비될 수 있다. 상기 브릿지(141)는 디플리션 형성부(130)와 같은 물질로 형성될 수 있다. 브릿지(141)는 예를 들어, p형 반도체 물질을 포함할 수 있다. 상기 브릿지(141)는 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 브릿지(141)는 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 상기 브릿지(130)는 p-GaN층 또는 p-AlGaN층일 수 있다.
도 2를 참조하면, 상기 브릿지(130)가 소스 전극(151)의 하부로 연장된 접촉부(141a)가 구비될 수 있다. 상기 접촉부(141a)는 소스 전극(151) 내부에 매립될 수 있다. 접촉부(141a)는 브릿지(130)와 동일한 물질로 형성될 수 있다. 접촉부(141a)는 예를 들어, p형 반도체 물질을 포함할 수 있다. 상기 브릿지(141)는 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 브릿지(141)는 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 상기 브릿지(130)는 p-GaN층 또는 p-AlGaN층일 수 있다.
접촉부(141a)는 브릿지(130)와 같은 폭을 가질 수 있다. 하지만, 여기에 한정되는 것은 아니고, 다양한 폭과 형상을 가질 수 있다. 접촉부(141a)는 소스 전극(151)과의 접촉 면적을 넓힘으로써 문턱 전압의 산포를 줄일 수 있다.
상기 디플리션 형성부(130), 브릿지(141), 및 접촉부(141a)는 일체로 형성될 수 있다. 이 경우, 디플리션 형성부, 브릿지, 및 접촉부는 같은 높이를 가질 수 있다.
하지만, 여기에 한정되는 것은 아니가ㅗ, 상기 디플리션 형성부(130)와 브릿지(141)는 높이가 같거나 다를 수 있다. 브릿지와 접촉부 (141a) (141b)는 높이가 같거나 다를 수 있다.
한편, 도 6에 도시된 바와 같이, 접촉 저항부(122)가 소스 전극(151)의 하부 또는 내부에 더 구비될 수 있다. 상기 접촉 저항부(122)는 접촉부(141a)상에 구비될 수 있다. 상기 접촉 저항부(122)는 접촉 저항을 향상시킬 수 있다.
도 2에서는 접촉부(141a)가 브릿지(141)와 같은 폭을 가지는 예를 도시하였으나, 도 7에 도시된 바와 같이 접촉부(141b)가 브릿지(141)보다 넓은 폭을 가질 수 있다. 또한, 접촉부의 형상이나 사이즈를 다양하게 변형할 수 있다. 예를 들어, 접촉부(141b)가 상기 소스 전극(151)의 하부에 세로 방향(도면 상 상하 방향)으로 길게 형성되는 것도 가능하다.
한편, 도 8에 도시된 바와 같이 채널층(112)과 기판(110) 사이에 버퍼층(111)이 더 구비될 수 있다. 버퍼층(111)은 기판(110)과 채널층(111) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(111)의 결정성 저하를 방지하기 위해 구비될 수 있다. 버퍼층(111)은, 예컨대, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성될 수 있다. 버퍼층(111)은 한 층 또는 복수 층으로 형성될 수 있다. 예를 들어, 버퍼층(111)이 알루미늄(Al)을 포함하는 경우, Al의 함유량(원자%)은 0∼70% 정도일 수 있다. 경우에 따라서는, 기판(110)과 버퍼층(111) 사이에 씨드층(seed layer)(미도시)을 더 구비할 수 있다. 상기 씨드층은 버퍼층(111)의 성장을 위한 베이스층일 수 있다. 상기 기판(110)과 버퍼층(111)은 HEMT 제작 도중 또는 제작 후 제거될 수 있다. 다시 말하면, HEMT에서 기판과 버퍼층은 선택적으로 구비 가능하다.
도 9에서는 도 1과 도 2에서 보여준 고전자이동도 트랜지스터(100)와 비교할 때, 브릿지를 복수 개 구비한 예를 보여 준 것이다. 예를 들어, 디플리션 형성부(130)와 소스 전극(151) 사이를 연결하는 제1브릿지(141)와 제2브릿지(142)가 구비되고, 상기 제1브릿지(141)와 제2브릿지(142) 각각으로부터 상기 소스 전극(151) 하부로 연장된 제1 접촉부(141a)와 제2접촉부(142a)가 구비될 수 있다. 이와 같이, 브릿지와 접촉부의 개수와 패턴은 다양하게 변형 가능하다.
도 10은 예시적인 실시예에 따른 고전자이동도 트랜지스터(200)를 도시한 사시도이다. 그리고, 도 11은 고전자이동도 트랜지스터(200)의 평면도이고, 도 12는 도 11의 C-C'선 단면도이고, 도 13은 도 11의 D-D'선 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
기판(210) 상에 채널층(212)과 채널 공급층(214)이 구비된다. 상기 채널 공급층(214) 상의 양측에 소스 전극(251)과 드레인 전극(252)이 구비될 수 있다. 상기 소스 전극(251)과 드레인 전극(252)은 각각 그 하부면이 채널층(212)의 상부면에 접하거나, 채널층(212)의 상부면보다 얕게 위치하거나, 채널 공급층(214)의 상부면에 접하거나 채널 공급층(214)의 상부면보다 얕게 위치하는 것이 가능하다. 소스 전극(251)과 드레인 전극(252)의 하부면이 각각 같은 높이에 위치할 수 있다. 또는 소스 전극(251)과 드레인 전극(252)이 각각 다른 높이에 위치하는 것도 가능하다. 상기 채널층(212), 채널 공급층(214), 소스 전극(251)과 드레인 전극(252)은 도 1을 참조하여 설명한 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략하기로 한다.
상기 소스 전극(251)과 드레인 전극(252) 사이의 상기 채널 공급층(214) 상에 예를 들어 제1 디플리션 형성부(231)가 구비될 수 있다. 상기 제1 디플리션 형성부(231)와 소스 전극(251) 사이에 상기 제1 디플리션 형성부(231)로부터 이격되게 제2 디플리션 형성부(232)가 구비될 수 있다. 예를 들어, 제1 디플리션 형성부(231)와 제2 디플리션 형성부(232)는 나란하게 배열될 수 있다. 그리고, 상기 제1 디플리션 형성부(231)와 제2 디플리션 형성부(232)를 연결하는 적어도 하나의 브릿지가 구비될 수 있다. 적어도 하나의 브릿지는 예를 들어, 제1브릿지(241)와 제2브릿지(242)를 포함할 수 있다. 제1브릿지(241)와 제2브릿지(242)는 스트립 형상을 가질 수 있으며, 서로 이격되게 배치될 수 있다. 예를 들어, 상기 제1브릿지(241)와 제2브릿지(242)는 나란하게 배열될 수 있다.
상기 제2 디플리션 형성부(232)와 소스 전극(251)을 연결하는 적어도 하나의 브릿지가 구비될 수 있다. 상기 적어도 하나의 브릿지는 예를 들어, 제3브릿지(243)와 제4브릿지(244)를 포함할 수 있다. 제3브릿지(243)와 제4브릿지(244)는 스트립 형상을 가질 수 있으며, 서로 이격되게 배치될 수 있다. 예를 들어, 상기 제3브릿지(243)와 제4브릿지(244)는 나란하게 배열될 수 있다. 하지만, 브릿지의 개수와 형상, 배치 관계는 여기에 한정되는 것은 아니며, 디플리션 형성부와 디플리션 형성부를 연결하거나 디플리션 형성부와 소스 전극 사이를 연결하면 형태이면 다양하게 변형 가능하다.
상기 제3 브릿지(243)로부터 소스 전극(251) 하부로 연장된 제1 접촉부(243a)가 구비되고, 제4 브릿지(244)로부터 소스 전극(251) 하부로 연장된 제2접촉부(244a)가 구비될 수 있다. 접촉부는 소스 전극과 연결되는 브릿지마다 각각 구비될 수 있다. 또는 소스 전극과 연결되는 브릿지가 복수 개인 경우 각 브릿지에 선택적으로 접촉부를 구비하는 것도 가능하다. 또한, 복수 개의 브릿지에 구비된 접촉부가 서로 격리되게 배치될 수 있다. 하지만, 여기에 한정되는 것은 아니고, 복수 개의 브릿지에 구비된 접촉부가 서로 연결되도록 형성되는 것도 가능하다.
상기 제1 디플리션 형성부(231) 상에는 제1 게이트 전극(221)이 마련될 수 있다. 상기 제1 게이트 전극(221)은 드레인 전극(252) 보다 소스 전극(251)에 더 가깝게 위치할 수 있다. 다만, 이는 단지 예시적인 것으로, 상기 제1 게이트 전극(221)의 위치는 다양하게 변형될 수 있다.
상기 소스 전극(251)과 상기 제1 게이트 전극(221) 사이의 제2 디플리션 형성부(232) 상에는 제2 게이트 전극(222)이 마련될 수 있다. 상기 제2 게이트 전극(222)은 제1 게이트 전극(221)과 소정 간격 이격되게 마련될 수 있다. 상기 제2 게이트 전극(222)은 제1 게이트 전극(221)과 동일한 물질을 포함할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니다. 상기 제2 디플리션 형성부(232) 상에 제2 게이트 전극(222)이 구비되지 않을 수도 있다. 즉, 제2 게이트 전극(222)은 선택적으로 구비될 수 있다. 상기 소스 전극(251)과 제2 게이트 전극(222) 그리고 제2 게이트 전극(222)과 제1 게이트 전극(221)은 상기 제1 및 제2 디플리션 형성부(231)(232), 제1 내지 제4 브릿지(241)(242)(243)(244)에 의해 서로 전기적으로 연결될 수 있다.
본 실시예에서, 상기 제2 게이트 전극(222)은 제1 게이트 전극(221)에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극이다. 여기서, 상기 제2 게이트 전극(222)에는 제1 게이트 전극(221)에 인가되는 전압 보다 낮은 전압이 유도될 수 있다. 상기 제2 게이트 전극(222)에 유도되는 제2 게이트 전압은 제1 게이트 전극(221)에 인가되는 제1 게이트 전압, 제1 게이트 전극(221)과 제2 게이트 전극(222) 사이의 간격 및 소스 전극(251)과 제2 게이트 전극(252) 사이의 간격에 의해 정해질 수 있다. 플로팅 전극인 제2 게이트 전극(222)은 고전자이동도 트랜지스터(200)의 문턱 전압(threshold voltage)를 높여주는 역할을 하는 것으로, 이러한 제2 게이트 전극(222)에 유도되는 제2 게이트 전압에 의해 고전자이동도 트랜지스터(200)의 문턱 전압이 결정될 수 있다.
도 14a 내지 도 14c는 고전자이동도 트랜지스터(200)에서, 제1 게이트 전극(221)에 인가되는 전압에 따른 채널 형성 과정을 도시한 것이다. 여기서, 상기 소스 전극(251) 및 드레인 전극(252)에는 각각 소정의 소스 전압 Vs 및 드레인 전압 Vd가 인가될 수 있다. 제1 게이트 전극(221)에 인가되는 제1 게이트 전압이 Vg1, 제1 게이트 전극(221)과 제2 게이트 전극(222) 사이의 간격이 Lfg, 소스 전극(251)과 제2 게이트 전극(252) 사이의 간격이 Lsf인 경우, 플로팅 전극인 제2 게이트 전극(222)에 유도되는 제2 게이트 전압(Vg2)은 Vg1×Vsf/(Lfg+Lsf)으로 근사될 수 있다. 여기서, 상기 제2 게이트 전압(Vg2)은 제1 게이트 전극(221) 및/또는 제2 게이트 전극(222)의 위치를 변화시킴으로써 조절될 수 있다.
도 14a는 제1 게이트 전극(221)에 인가되는 제1게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다 작은 경우를 도시한 것이다. 여기서, 상기 제1 문턱 전압(Vth1)은 제1 및 제2 게이트 전극(221,222)의 하부에 형성된 채널들을 각각 온(on) 상태로 만들기 위한 최소 전압을 의미한다. 도 14a를 참조하면, 제1 게이트 전극(221)에 인가된 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다 작은 경우, 제2 게이트 전극(222)에 유도되는 제2 게이트 전압(Vg2)도 제1 문턱 전압(Vth1)보다 작게 된다. 따라서, 상기 제1 게이트 전극(221)의 하부에 형성되는 제1 채널(221a) 및 상기 제2 게이트 전극(222)의 하부에 형성되는 제2 채널(222a)는 모두 오프(off) 상태가 된다.
도 14b는 제1 게이트 전극(221)에 인가되는 제1 게이트 전압(Vg1)이 제1 문턱 전압(Vth1) 보다는 크고 제2 문턱 전압(Vth2)보다는 작은 경우 (Vth1 < Vg1 < Vth2)를 도시한 것이다. 여기서, 상기 제2 문턱 전압(Vth2)은 Vth1×(Lfg+Lsf)/Lsf이다. 도 14b를 참조하면, 제1 게이트 전극(221)에 인가된 제1 게이트 전압(Vg1)이 제1문턱 전압(Vth1) 보다는 크고 제2 문턱 전압(Vth2)보다는 작은 경우, 제2 게이트 전극(222)에 유도되는 제2 게이트 전압(Vg2)은 제1 문턱 전압(Vth1)보다 작게 된다. 따라서, 상기 제1 게이트 전극(221)의 하부에 형성되는 제1 채널(221a)은 온(on) 상태가 되지만, 상기 제2 게이트 전극(222)의 하부에 형성되는 제2 채널(222a)은 오프(off) 상태가 된다.
도 14c는 제1 게이트 전극(221)에 인가되는 제1 게이트 전압(Vg1)이 제2 문턱 전압(Vth2)보다 큰 경우를 도시한 것이다. 도 14c를 참조하면, 제1 게이트 전극(221)에 인가된 제1 게이트 전압(Vg1)이 제2 문턱 전압(Vth2)보다 큰 경우, 제2 게이트 전극(222)에 유도되는 제2 게이트 전압(Vg2)은 제1 문턱 전압보다 커지게 된다. 따라서, 상기 제1 게이트 전극(221)의 하부에 형성되는 제1 채널(221a) 및 상기 제2 게이트 전극(222)의 하부에 형성되는 제2 채널(222a)이 모두 온(on) 상태가 되고, 그 결과 고전자이동도 트랜지스터(200)의 채널층(212)에 전류가 흐르게 된다.
이상과 같이, 본 실시예에 따른 고전자이동도 트랜지스터(200)는 노멀리-오프(normally-off) 특성을 가지며, 또한 소스 전극(251)과 제1 게이트 전극(221) 사이에 플로팅 전극인 제2 게이트 전극(222)을 마련함으로써 고전자이동도 트랜지스터(200)의 문턱 전압(Vth)을 제1 문턱 전압(Vth1)에서 제2 문턱 전압(Vth2)으로 높일 수 있다. 그리고, 제1 게이트 전극(221) 및/또는 제2 게이트 전극(222)의 위치를 변화시킴으로써 고전자이동도 트랜지스터(200)의 문턱 전압을 조절할 수도 있다.
또한, 이상에서는 상기 소스 전극(251)과 제1 게이트 전극(221) 사이에 하나의 제2 게이트 전극(222)이 마련된 경우가 설명되었으나, 소스 전극(251)과 제1 게이트 전극(221) 사이에 복수개의 제2 게이트 전극(222)이 마련되는 것도 가능하다.
다음, 도 15는 접촉부가 없이 제1 및 제2 게이트 전극을 가지는 이중 게이트 구조의 고전자이동도 트랜지스터에서 디플리션 형성부와 소스 전극 사이의 컨택 저항(contact resistance)을 도식적으로 나타낸 것이다.
제1게이트 전극과 소스 전극 사이의 제1 게이트 전압(Vg)은 다음과 같이 나타낼 수 있다.
Figure pat00001
<식 1>
여기서, i는 전류를, Rc ,G는 제1 게이트 전극의 접촉 저항을, Rg는 제1게이트 아래의 제1채널 저항을, Rch1은 제1게이트 전극과 제2게이트 전극 사이의 제2 채널 저항을, Rfg는 제2 게이트 전극 아래의 제3채널 저항을, Rch2는 제2게이트 전극과 소스 전극 사이의 제4채널 저항을, Rc ,S는 소스 전극의 저항을 나타낸다.
제2게이트 전극과 소스 전극 사이의 전압(Vfg)은 다음과 같이 근사될 수 있다.
Figure pat00002
<식 2>
여기서, (Rfg/2)는 제2게이트 전극과 소스 전극 사이의 전압에 대해 제2게이트 전극 아래의 제3채널 저항이 대략 1/2 정도 기여하는 것에 대응된다.
다음, Vfg 의 산포 (ΔVfg)는 아래와 같다.
Figure pat00003
<식 3>
Figure pat00004
<식 4>
Figure pat00005
<식 5>
Vfg의 산포는 Rch2와 Rc , GR의 산포에 의해 발생할 수 있다. Rch2의 산포는 브릿지 두께에 반비례하는 값이며, 컨택 저항에 의한 산포는 소스 전극과 브릿지의 면적에 반비례한다.
상기 식에 따르면, Rch2 와 Rc ,S 이 문턱 전압의 산포(dispersion of threshold voltage)의 주요 원인이 될 수 있다. 따라서, 제2게이트 전극과 소스 전극 사이의 브릿지와 소스 전극 하부의 접촉부를 증가시킴으로써 문턱 전압의 산포를 감소시킬 수 있다.
도 15 내지 도 17은 적어도 하나의 브릿지와 접촉부의 다양한 패턴의 예를 도시한 것이다. 도 16을 참조하면, 제1 디플리션 형성부(231)와 제2 디플리션 형성부(232) 사이에 하나의 제1브릿지(2411)가 구비되고, 상기 제2 디플리션 형성부(232)와 소스 전극(251) 사이에 하나의 제2브릿지(2412)가 구비된다. 그리고, 상기 제2브릿지(2412)로부터 소스 전극(251) 하부로 연장되어 형성된 접촉부(2412a)가 구비될 수 있다. 접촉부(2412a)는 제2브릿지(2412)보다 넓은 폭을 가질 수 있다.
도 17을 참조하면, 제1 디플리션 형성부(231)와 제2 디플리션 형성부(232) 사이에 제1 및 제2 브릿지(2421)(2422)이 구비되고, 제2 디플리션 형성부(232)와 소스 전극(251) 사이에 제3 내지 제5 브릿지(2423)(2424)(2425)가 구비될 수 있다. 그리고, 제3 내지 제5 브릿지(2423)(2424)(2425)로부터 각각 소스 전극(251) 하부로 연장된 제1접촉부(2423a), 제2접촉부(2424a), 제3접촉부(2425a)가 구비될 수 있다.
도 18을 참조하면, 제1 디플리션 형성부(231)와 제2 디플리션 형성부(232) 사이에 제1 및 제2 브릿지(2431)(2432)이 구비되고, 제2 디플리션 형성부(232)와 소스 전극(251) 사이에 제3 브릿지(2433)가 구비될 수 있다. 그리고, 제3 브릿지(2433)로부터 소스 전극(251) 하부로 연장된 접촉부(2433a)가 구비될 수 있다. 상기 접촉부(2433a)는 소스 전극(251)의 측단부까지 연장될 수도 있고, 소스 전극 내측까지 연장될 수도 있다. 이와 같이, 디플리션 형성부와, 브릿지, 접촉부는 다양한 패턴으로 구비될 수 있다.
한편, 도 19에 도시된 바와 같이, 제2디플레션 형성부(232) 위에 제2 게이트 전극(222)이 구비되지 않을 수도 있다. 예를 들어, 도 16, 도 17 및 도 18에 도시된 구조에서 제2 게이트 전극(222) 없이 고전자이동도 트랜지스터를 구성하는 것도 가능하다. 또는, 도시되지는 않았지만, 도 16, 도 17, 및 도 18에 도시된 고전자이동도 트랜지스터에서 접촉 저항부(미도시)가 소스 전극(251)의 하부 또는 내부에 더 구비되는 것이 가능하다(도 6 참조).
다음, 도 20 내지 도 28을 참조하여 본 발명의 일 실시예에 따른 고전자이동도 트랜지스터의 제조 방법에 대해 설명한다.
도 20에 도시된 바와 같이, 기판(305), 채널층(310), 채널 공급층(312)을 적층한다. 상기 기판(305)과 채널층(310) 사이에는 버퍼층(307)이 더 구비될 수 있다.
상기 기판(305)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 상기 채널층(310)은 Ⅲ-Ⅴ 계열의 화합물 반도체 물질로 형성될 있지만, 이에 한정되는 것은 아니다. 예를 들면, 상기 채널층(310)은 GaN계 물질층으로 형성될 수 있다. 예를 들면 상기 채널층(310)은 언도핑 GaN층, InGaN층, 또는 AlGaN층으로 형성될 수 있다. 상기 채널공급층(312)은 예를 들면, Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 채널공급층(312)은 AlN층, AlGaN층, AlInN층, AlGaInN층 및 이들의 조합층 중 어느 하나일 수 있다. 기판, 버퍼층, 채널층, 채널 공급층은 앞서 설명한 바와 실질적으로 동일할 수 있다.
상기 채널공급층(312) 상에는 디플리션 유닛을 위한 제1층(314)이 적층될 수 있다. 상기 제1층(314)은 예를 들어, p형 반도체 물질을 포함할 수 있다. 제1층(314)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 예를 들면, 상기 제1층(314)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 상기 제1층(314)은 p-GaN층 또는 p-AlGaN층일 수 있다. 상기 채널 공급층(312)과 디플리션 유닛을 위한 제1층(314) 사이에 보호층(미도시)이 더 구비될 수 있다.
도 21에 도시된 바와 같이, 상기 제1층(314)을 패터닝하고 식각하여 디플리션 유닛(314a)을 형성할 수 있다. 여기서, 디플리션 유닛(314a)은 도 22에 도시된 바와 같이 적어도 하나의 디플리션 형성부와 적어도 하나의 브릿지와 적어도 하나의 접촉부를 포함할 수 있다. 상기 적어도 하나의 디플리션 형성부는 예를 들어, 제1 디플리션 형성부(314a-1)와 제2 디플리션 형성부(314a-2)를 포함하고, 적어도 하나의 브릿지는 상기 제1 디플리션 형성부 (314a-1)와 제2 디플리션 형성부(314a-2)를 연결하는 제1 브릿지, 제2 브릿지, 상기 제2 디플리션 형성부(314a-2)의 일측에 형성된 제3 및 제4 브릿지(314a-3)를 포함할 수 있다. 그리고, 제3 및 제4 브릿지로부터 각각 연장된 접촉부(314a-4)가 형성될 수 있다.
도 23을 참조하면, 상기 디플리션 유닛(314a)과 노출된 채널 공급층(312)을 덮도록 제2층(316)을 적층한다. 제2층(316)은 다양한 금속 물질 또는 금속 화합물 등으로 형성될 수 있다. 예를 들어, 상기 제2층(316)은 W, Ta, TaN, TiN, Ti, Al, Ti/Al, Hf 등을 포함하는 그룹으로부터 선택된 적어도 하나의 물질로 형성될 수 있다. 그리고, 도 24에 도시된 바와 같이 상기 제2층(316)을 상기 적어도 하나의 디플리션 형성부(321)(322)에 대응되게 패터닝하고, 식각하여 제1 게이트 전극(321)과 제2게이트 전극(322)을 형성할 수 있다.
그런 다음, 도 25에 도시된 바와 같이, 도 24에 도시된 구조물 위에 제3층(325)을 적층한다. 제3층(325)은 질화물 또는 산화물로 형성될 수 있다. 상기 제3층(325)은 나중에 형성될 소스 전극과 드레인 전극을 전기적으로 격리시키기 위한 보호층(passivation layer)으로 사용될 수 있다. 도 26을 참조하면, 상기 제3층(325)을 식각하여 소스 영역(351a)과 드레인 영역(352a)을 형성한다. 다음, 도 27에 도시된 바와 같이 상기 제3층(325) 위에 제4층(330)을 적층한다. 상기 제4층(330)은 제2층과 같은 재질로 형성될 수 있다. 하지만, 여기에 한정되는 것은 아니다. 도 28을 참조하면, 상기 제4층(330)을 패터닝하고 식각하여 소스 전극(351)과 드레인 전극(352)을 형성할 수 있다. 상기 소스 전극(351)은 상기 접촉부(314a)를 덮도록 형성될 수 있다. 한편, 소스 전극(351)과 드레인 전극(352)은 채널 공급층(312)에 접하도록 형성될 수 있다. 하지만, 이에 한정되는 것은 아니고, 상기 채널 공급층(312)의 양측을 채널층(310)이 노출될 때까지 식각하거나 노출되지 않도록 채널 공급층의 일부 깊이까지만 식각하는 공정을 추가한 다음 소스 전극과 드레인 전극을 형성함으로써 소스 전극과 드레인 전극의 하부면의 위치를 조절할 수 있다. 여기서, 소스 전극의 하부면의 적어도 일부 또는 소스 전극의 하부 함몰면의 적어도 일부는 접촉부와 전기적으로 접촉될 수 있다.
본 실시예에서는 브릿지와 접촉부를 통해 소스 전극과의 접촉 면적을 넓힘으로써 문턱 전압의 산포를 줄일 수 있다.
본 발명의 실시예에 따른 고전자이동도 트렌지스터는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
110...기판, 112...채널층
114...채널 공급층, 130...디플리션 형성부
121...게이트 전극, 141...브릿지
141a...접촉부, 151...소스 전극
152...드레인 전극

Claims (31)

  1. 제1 반도체 물질을 포함하는 채널층;
    제2 반도체 물질을 포함하며, 상기 채널층에 2차원 전자가스(2DEG;2-Dimensional Electron Gas)를 유발하는 채널공급층;
    상기 채널공급층에 서로 이격되게 마련되는 소스 전극 및 드레인 전극;
    상기 채널공급층 상에 마련되는 것으로, 상기 2차원 전자가스에 디플리션 영역(depletion region)을 형성하는 적어도 하나의 디플리션 형성부;
    상기 디플리션 형성부 상에 마련되는 적어도 하나의 게이트 전극; 및
    상기 적어도 하나의 디플리션 형성부와 상기 소스 전극을 연결하는 적어도 하나의 브릿지; 및
    상기 적어도 하나의 브릿지로부터 상기 소스 전극 하부로 연장되어 구비된 접촉부;를 포함하는 고전자이동도 트랜지스터.
  2. 제1항에 있어서,
    상기 접촉부는 상기 적어도 하나의 브릿지와 같은 폭을 가지거나 다른 폭을 가지는 고전자이동도 트랜지스터.
  3. 제1항에 있어서,
    상기 적어도 하나의 브릿지가 상기 디플리션 형성부와 상기 소스 전극 사이에 제1브릿지와 제2브릿지를 포함하고, 상기 제1브릿지의 단부에 상기 소스 전극 하부로 연장된 제1접촉부와, 상기 제2브릿지의 단부에 상기 소스 전극 하부로 연장된 제2접촉부를 포함하는 고전자이동도 트랜지스터.
  4. 제1항에 있어서,
    상기 적어도 하나의 디플리션 형성부가 서로 이격되게 배치된 제1 디플리션 형성부와 제2 디플레이션 형성부를 포함하고, 상기 적어도 하나의 게이트 전극은 상기 제1디플리션 형성부 상의 제1 게이트 전극 및 상기 제2디플리션 형성부 상의 제2 게이트 전극을 포함하는 고전자 이동도 트랜지스터.
  5. 제4항에 있어서,
    상기 제1 디플리션 형성부와 제2 디플리션 형성부 사이를 연결하는 적어도 하나의 제3 브릿지가 구비되고, 상기 제2 디플리션 형성부와 상기 소스 전극 사이를 연결하는 적어도 하나의 제4 브릿지가 구비되며, 상기 적어도 하나의 제4 브릿지가 소스 전극 하부로 연장된 접촉부가 구비되는 고전자 이동도 트랜지스터.
  6. 제4항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극에 제1 게이트 전압이 인가됨에 따라 제2 게이트 전압이 유도되는 플로팅(floating) 전극인 고전자이동도 트랜지스터.
  7. 제 4 항에 있어서,
    상기 제2 게이트 전극에 유도되는 게이트 전압은 상기 제1 게이트 전극에 인가된 게이트 전압, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 간격 및 상기 제2 게이트 전극과 상기 소스 전극 사이의 간격에 의해 결정되는 고전자이동도 트랜지스터.
  8. 제 1 항 내지 제7항 중 어느 한 항에 있어서,
    상기 소스 전극과 접촉부 사이에 박막이 더 구비되는 고전자이동도 트랜지스터.
  9. 제 1 항 내지 제6항 중 어느 한 항에 있어서,
    상기 적어도 하나의 브릿지는 스트립(strip) 형상을 가지는 고전자이동도 트랜지스터.
  10. 제 1 항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 반도체 물질은 GaN계 물질인 고전자이동도 트랜지스터.
  11. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제1 반도체 물질은 GaN, InGaN, 또는 AlGaN을 포함하고, 언도핑되거나 n형으로 도핑되는 고전자이동도 트랜지스터.
  12. 제 1 항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 반도체 물질은 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물을 포함하는 고전자이동도 트랜지스터.
  13. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 제2 반도체 물질은 AlN, AlGaN, AlInN, 및 AlInGaN 중 적어도 하나를 포함하는 고전자이동도 트랜지스터.
  14. 제 1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2반도체 물질은 n형으로 도핑된 고전자이동도 트랜지스터.
  15. 제 1항 내지 제6항 중 어느 한 항에 있어서,
    상기 채널 공급층은 Al 함량 또는 In 함량에 따른 복수 층을 포함하는 고전자이동도 트랜지스터.
  16. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 채널층 하부에 버퍼층이 더 구비되고, 상기 버퍼층은 GaN층, AlGaN층, AlN층 및 InN 중 적어도 하나를 포함하는 고전자이동도 트랜지스터.
  17. 제 1 항 내지 제6항 중 어느 한 항에 있어서,
    상기 디플리션 형성부는 p형 반도체 물질을 포함하는 고전자이동도 트랜지스터.
  18. 제 17 항에 있어서,
    상기 디플리션 형성부는 Ⅲ-Ⅴ족 계열의 질화물 반도체 물질을 포함하는 고전자이동도 트랜지스터.
  19. 제 17 항에 있어서,
    상기 디플리션 형성부는 p형 GaN 또는 p형 AlGaN으로 형성된 고전자이동도 트랜지스터.
  20. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 적어도 하나의 디플리션 형성부, 브릿지 및 접촉부가 하나의 몸체로 형성된 고전자이동도 트랜지스터.
  21. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 채널 공급층 상에 보호층이 더 구비되는 고전자이동도 트랜지스터.
  22. 제 21항에 있어서,
    상기 보호층은 GaN, AlGaN, AlN, InN, InGaN, 및 InAlGaN 중 어느 하나로 형성되며, 언도핑되거나 p형으로 도핑되는 고전자이동도 트랜지스터.
  23. 채널층 및 채널공급층을 적층하는 단계;
    상기 채널공급층에 제1층을 적층하는 단계;
    상기 제1층을 패터닝하고 식각하여 적어도 하나의 디플리션 형성부, 적어도 하나의 브릿지, 적어도 하나의 접촉부를 포함하는 디플리션 유닛을 형성하는 단계;
    상기 디플리션 유닛 상에 제2층을 적층하는 단계;
    상기 제2층을 식각하여 상기 적어도 하나의 디플리션 형성부에 대응되는 영역 위에 적어도 하나의 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 일측에 상기 접촉부를 덮도록 소스 전극을 형성하고, 상기 게이트 전극의 타측에 드레인 전극을 형성하는 단계;를 포함하는 고전자 이동도 트랜지스터 제조 방법.
  24. 제23항에 있어서,
    상기 접촉부는 상기 적어도 하나의 브릿지와 같은 폭을 가지거나 다른 폭을 가지는 고전자이동도 트랜지스터 제조 방법.
  25. 제23항에 있어서,
    상기 적어도 하나의 브릿지가 상기 디플리션 형성부와 상기 소스 전극 사이에 제1브릿지와 제2브릿지를 포함하고, 상기 제1브릿지의 단부에 상기 소스 전극 하부로 연장된 제1접촉부와, 상기 제2브릿지의 단부에 상기 소스 전극 하부로 연장된 제2접촉부를 포함하는 고전자이동도 트랜지스터 제조 방법.
  26. 제23항에 있어서,
    상기 적어도 하나의 디플리션 형성부가 서로 이격되게 배치된 제1 디플리션 형성부와 제2 디플레이션 형성부를 포함하고, 상기 적어도 하나의 게이트 전극은 상기 제1디플리션 형성부 상의 제1 게이트 전극 및 상기 제2디플리션 형성부 상의 제2 게이트 전극을 포함하는 고전자 이동도 트랜지스터 제조 방법.
  27. 제26항에 있어서,
    상기 제1 디플리션 형성부와 제2 디플리션 형성부 사이를 연결하는 적어도 하나의 제3 브릿지가 구비되고, 상기 제2 디플리션 형성부와 상기 소스 전극 사이를 연결하는 적어도 하나의 제4 브릿지가 구비되며, 상기 적어도 하나의 제4 브릿지가 소스 전극 하부로 연장된 접촉부가 구비되는 고전자 이동도 트랜지스터 제조 방법.
  28. 제 23 항 내지 제27항 중 어느 한 항에 있어서,
    상기 채널층은 GaN계 물질로 형성된 고전자이동도 트랜지스터 제조 방법.
  29. 제 23 항 내지 제27항 중 어느 한 항에 있어서,
    상기 채널 공급층은 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물을 포함하는 고전자이동도 트랜지스터 제조 방법.
  30. 제23 항 내지 제27항 중 어느 한 항에 있어서,
    상기 디플리션 유닛은 p형 반도체 물질을 포함하는 고전자이동도 트랜지스터 제조 방법.
  31. 제 30 항에 있어서,
    상기 디플리션 형성부는 p형 GaN 또는 p형 AlGan으로 형성된 고전자이동도 트랜지스터 제조 방법.
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