JP2011192882A - 半導体構造及び半導体装置及びその製造方法 - Google Patents

Abstract

【課題】本発明は、シリコン基板と充填材、及び化合物半導体と充填材のそれぞれの界面に生じる、基板長手方向の熱応力を抑制することができる半導体構造を提供することを目的とする。
【解決手段】本発明の半導体構造は、シリコン基板と、シリコン基板上に形成された、溝部を有する窒化物半導体と、溝部に充填された酸化シリコンと、を有し、窒化物半導体に対する酸化シリコンの体積が、１．９倍以上４．１倍以下である。
【選択図】 図１

Description

本発明は、シリコン基板上に窒化物半導体からなる半導体層を積層させた半導体構造及び半導体装置及びその製造方法に関する。

ＧａＡｓやＧａＮのような、III‐Ｖ族化合物半導体を用いた電子デバイスは、シリコン半導体を用いた電子デバイスと比較して優れた耐圧特性を有する。更に、III‐Ｖ族化合物半導体を用いた電子デバイスは、微細化による高周波化、高電圧動作による高出力化が可能である。そのため、これらの電子デバイスは、マイクロ波デバイスやミリ波デバイスなどの電子素子、或いは発光ダイオードやレーザダイオードなどの光デバイスへの応用が拡大している。

ところが、化合物半導体のみからなるバルク状化合物半導体基板は、大口径化が難しく、高価格であるため、量産化や低価格化が困難である。

そこで注目されているのが、シリコン基板上に化合物半導体層をエピタキシャル成長させた、シリコン上化合物半導体基板である。シリコン上化合物半導体基板は、機械的強度に優れ、且つ大口径化が可能という特徴を有する。さらに、シリコン材料自体の単価は、化合物半導体と比較して安い。そのため、シリコン上化合物半導体基板を用いることで、低価格化と良好な特性とを両立するデバイスを実現できる可能性がある。

しかしながら、シリコン基板は、絶縁性の基板と比較すると、高い導電性 (抵抗率=１×１０^４Ω・ｃｍ以下)を有する。そのため、化合物半導体層を介して、シリコン基板に直流電力、高周波電力がリークしやすい。その結果、素子の分離特性が劣化しやすくなる。そして、素子の分離特性が劣化すると、集積回路の動作不良や、消費電力の増大等の問題を引き起こす。

素子分離特性を向上させるための技術としては、例えば、シャロートレンチアイソレーション（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）技術がある。ＳＴＩとは、半導体基板の主面に、深さが０．２μｍ〜０．３μｍ程度の溝部（トレンチ）を形成し、形成した溝部に絶縁物を埋め込む技術である。

ＳＴＩに関連する技術が、例えば特許文献１や２に記載されている。特許文献１においては、半導体素子を形成する場合において、半導体素子を取り囲むように、ドライエッチングによる半導体層およびシリコン基板の除去を行っている。これにより、半導体素子間の電気的分離を行っている。特許文献１に記載の半導体素子を図８に示す。

また、特許文献２においては、半導体素子分離トレンチを設けた後、放熱性の高いアルミナイトライド材料を充填している。特許文献２に記載の半導体素子を図９に示す。

特開平１１-２８４２２２号公報 特開２００６-１２０９５３号公報

しかしながら、特許文献１及び２に開示された技術を用いた半導体素子は、以下の問題を生じる。

すなわち、特許文献１や２に記載の構造を用いた場合、高温環境下や、高出力動作時に発生する熱により、シリコン基板とシリコン基板を覆う膜との界面に、基板長手方向の応力が生じてしまう。この基板長手方向の熱応力の発生により、半導体素子の特性劣化が生じる。すなわち、基板長手方向に熱応力が発生することにより、基板上を覆う膜に反りが発生する。この反り量が大きいと、フリップチップ実装時のチップとバンプの接続性悪化、電極剥がれ、及び線路段差等が発生してしまう。その結果、直流特性および高周波特性が悪化する。

本発明の目的は、このような問題に鑑み、シリコン基板と化合物半導体、及びシリコン基板と充填材のそれぞれの界面に生じる、基板長手方向の熱応力を抑制することができる半導体構造及びその製造方法、及び半導体装置を提供することにある。

本発明の半導体構造は、シリコン基板と、シリコン基板上に形成された、溝部を有する窒化物半導体と、溝部に充填された酸化シリコンと、を有し、窒化物半導体に対する酸化シリコンの体積が、１．９倍以上４．１倍以下である。

本発明の半導体構造の製造方法は、シリコン基板上に窒化物半導体を形成する工程と、窒化物半導体に溝部を形成する工程と、溝部に、酸化シリコンを充填する工程と、を有し、窒化物半導体に対する酸化シリコンの体積が、１．９倍以上４．１倍以下である。

本発明における半導体構造は、シリコン基板と化合物半導体、及びシリコン基板と充填材のそれぞれの界面に生じる、基板長手方向の熱応力を抑制することができる。

本発明の第１の実施形態における半導体構造の一例を示す。 本発明の第１の実施形態における半導体構造の製造工程の一例を示す。 本発明の第２の実施形態における半導体構造の一例を示す。 本発明の第２の実施形態における半導体構造の製造工程の一例を示す。 本発明の第３の実施形態における半導体構造の一例を示す。 本発明の第３の実施形態における半導体構造の一例を示す。 本発明の第４の実施形態における半導体装置（フリップチップ実装型ＲＦモジュール）の一例を示す。 本発明に関連する半導体構造の一例を示す。 本発明に関連する半導体構造の他の一例を示す。

本発明の実施の形態について図面を参照しながら説明する。しかしながら、係る形態は本発明の技術的範囲を限定するものではない。

［第１の実施形態］
本発明の第１の実施形態における半導体構造の構成を図１に示す。

本実施形態における半導体構造１０は、シリコン基板１と、窒化物半導体２と、誘電体３とを備える。窒化物半導体２は、シリコン基板１上に形成され、溝部を有する。誘電体３は窒化物半導体２の溝部に充填されている。そして、溝部に誘電体３を充填した場合、充填された誘電体３の体積が、窒化物半導体２の体積の１．９倍以上４．１倍以下となるよう、溝部が形成されている。

本実施形態における半導体構造１０の製造方法を、図２を用いて説明する。

初めに、図２（ａ）に示すように、シリコン基板１上に、窒化物半導体２を成長させる。窒化物半導体２の成長には、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる。

次に、図２（ｂ）に示すように、窒化物半導体２に溝部を形成する。溝部は、例えば、フォトリソグラフィ法により溝部用レジストパターンを形成した後に、エッチングすることにより形成する。ここで、溝部に誘電体３を充填した場合に、充填された誘電体３の体積が、窒化物半導体２の体積の１．９倍以上４．１倍以下となるよう、溝部を形成する。すなわち、エッチングにより除去した窒化物半導体２の体積が、エッチングされずに残った窒化物半導体２の体積の１．９倍以上４．１倍以下となるよう、溝部を形成する。

次に、図２（ｃ）に示すように、窒化物半導体２の上面及び溝部底面上に誘電体３を形成する。

そして、窒化物半導体２と誘電体３との上面が均一になるよう、誘電体３の一部を除去する。誘電体３の一部を除去した後の構造を、図２（ｄ）に示す。

より具体的に、本実施形態における半導体構造１０の製造方法の一例を説明する。なお、本実施形態においては、窒化物半導体２としてＧａＮを用い、誘電体３としてＳｉＯ_２を用いることとする。

初めに、３インチのシリコン基板上に、ＭＯＣＶＤ法を用いてＧａＮ膜を成長させる。これにより、シリコン基板１上に窒化物半導体２が成長する。

次に、形成した窒化物半導体２上に、フォトリソグラフィ法により溝部用レジストパターンを形成する。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置内の真空度を約１〜１０ＭＰａに保持する。そして、ＢＣｌ_３とＨＣｌの混合ガスをイオン化させ、陰極降下１０００Ｖ程度の電圧下でエッチングを行う。これにより、窒化物半導体２に溝部が形成される。この時、エッチングによって除去される窒化物半導体２の体積が、エッチングされずに残る窒化物半導体２の体積の１．９倍以上４．１倍以下となるよう、エッチングを行う。これにより、溝部に誘電体３を充填した場合、充填された誘電体３の体積が、窒化物半導体２の体積の１．９倍以上４．１倍以下となる。

次に、ｐ−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて、３００℃の温度下でＳｉＨ_４、Ｏ_２、Ｎ_２を反応させる。これにより、窒化物半導体２の上面及び側壁にＳｉＯ_２を１０μｍ成長させる。ＳｉＯ_２を成長させた後の構造が、図２（ｃ）に示す構造である。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ＧａＮ層が露出するまでＳｉＯ_２層を研磨し、平坦化する。これにより、図２（ｄ）に示すように、窒化物半導体２に形成された溝部に、誘電体３が充填された構造となる。

以上のようにして、本実施形態における半導体構造１０が形成される。

次に、基板と、基板上を覆う膜との界面に生じる、応力について説明する。

基板と、基板上を覆う膜と界面に生じる応力（σ_{ｍｉｓｍａｔｃｈ}）と、基板上を覆う膜の反り量（Ｈ）の関係は、以下の式（１）、（２）で表すことができる。

式（１）において、Ｅ_ｓは、基板材料のヤング率を示し、ν_ｓは、基板材料のポアソン比を示す。また、ｔ_ｓは基板の厚さを示し、ｔ_ｆは基板を覆う膜の厚さを示す。Ｒは、基板を覆う膜の反り曲率半径を示す。ｒは、基板半径を示す。

この式（１）及び式（２）を用いると、次のようなことが分かる。すなわち、基板と基板上を覆う材料との界面に生じる応力が７．４ＭＰａを超えると、一般的なシリコン基板である３インチのシリコン基板を用いた場合、該シリコン基板上を覆う膜に、１μｍを超える反り量が発生することが分かる。シリコン基板上の半導体膜の反り量が１μｍを超えてしまうと、半導体素子の特性が著しく劣化してしまう。そのため、半導体素子の特性の劣化を抑制するためには、基板と基板を覆う材料との界面に生じる応力を７．４ＭＰａ以下とする必要がある。

基板の上面が、基板と異なる材料に覆われている場合に、周囲温度の変化により生じる、基板と基板上を覆う材料との界面における応力（σ_{ｍｉｓｍａｔｃｈ}）は、以下の式（３）にて表すことが可能である。なお、基板の厚さは、基板上を覆う材料の厚さよりも十分に大きいとする。

式（３）において、Ｅ_ｆ及びν_ｆはそれぞれ、基板上を覆う材料の、ヤング率及びポアソン比を示す。また、α_ｓは基板の熱膨張係数を示し、α_ｆは基板上を覆う材料の熱膨張係数を示す。また、Ｔ_ｒは周囲温度変化後の、定常状態における基板温度を示し、Ｔ_ｄは周囲温度変化前の、定常状態における基板温度を示す。

ここで、基板の上面が、異なる二種の材料で覆われている場合、式（３）に記載のα_ｆに、二種の材料の合成熱膨張係数（α_{ｃｏｍｐｏｕｎｄ}）を代入することで、基板と、基板上の材料との界面に生じる応力を求めることができる。

二種の材料（以下、材料１及び材料２とする）の合成熱膨張係数（α_{ｃｏｍｐｏｕｎｄ}）は、以下の式（４）で表すことができる。

式（４）において、α_１は材料１の熱膨張係数を示し、α_２は材料２の熱膨張係数を示す。また、Ｅ_１は材料１のヤング率を示し、Ｅ_２は材料２のヤング率を示す。更に、Ｖ_１は材料１の体積率を示し、Ｖ_２は材料２の体積率を示す。

上記式（３）及び式（４）を用いて、本実施形態における作用について説明する。

シリコン基板の熱膨張係数は３．０×１０^−６（／℃）であり、ヤング率は１３０ＧＰａであることが知られている。

また、本実施形態においてシリコン基板１を覆う窒化物半導体２は、例えば、ＧａＮであった場合、その熱膨張係数は５．７×１０^−６（／℃）であり、ヤング率は２００ＧＰａである。更に、一般的にＳＴＩ技術において用いられる誘電体材料であるＳｉＯ_２の熱膨張係数は、０．５×１０^−６（／℃）であり、ヤング率は７２ＧＰａである。

これらの値と上記式（１）〜（４）とを用い、シリコン基板１と、シリコン基板１を覆う材料（窒化物半導体２と誘電体３）との界面に生じる応力（σ_{ｍｉｓｍａｔｃｈ}）を算出する。なお、材料１を誘電体３とし、材料２を窒化物半導体２とする。そして、材料２である窒化物半導体２の体積率Ｖ_２を１として計算する。

その結果、材料１、すなわち誘電体３の体積率Ｖ_１を、１．９以上４．１以下とすれば、シリコン基板１の熱膨張係数と、シリコン基板１を覆う材料の合成熱膨張係数との差を０．６×１０^−６（／℃）以下にできることが分かった。この場合、シリコン基板１とシリコン基板１を覆う材料との界面に生じる応力は７．４ＭＰａ以下となる。その結果、一般的に用いられる３インチのシリコン基板を用いた場合に、該シリコン基板を覆う膜の反り量は１μｍ以下とすることができる。

すなわち、窒化物半導体２の体積に対して、誘電体３の体積を１．９倍以上４．１倍以下とすれば、シリコン基板と充填材、及び化合物半導体と充填材のそれぞれの界面に生じる、基板長手方向の熱応力を抑制することができる。その結果、半導体素子の特性劣化を抑制することができる。

誘電体３の体積が、窒化物半導体２の体積の１．９倍以上４．１倍以下の範囲となる半導体構造の一例として、誘電体３の体積が、窒化物半導体２の体積の２倍である場合の計算結果を次に述べる。なお、シリコン基板１としては、一般的なサイズである３インチのものを用いることとする。

初めに、式（４）を用いて、ＧａＮ及びＳｉＯ_２の、それぞれの熱膨張係数、体積率及びヤング率から、窒化物半導体２と誘電体３との合成熱膨張係数を算出すると、その合成熱膨張係数（α_{ｃｏｍｐｏｕｎｄ}）は３．５８×１０^−６(／℃)となる。

そして、式（３）を用いて、算出した合成熱膨張係数と、シリコン基板の熱膨張係数及びヤング率から、シリコン基板とシリコン基板１を覆う材料（窒化物半導体２と誘電体３）との界面に生じる応力は６．６ＭＰａとなる。そして、式（１）（２）を用いて、シリコン基板１を覆う膜の反り量を算出すると、その反り量は０．９５μｍとなる。

以上のように、誘電体３の体積を、窒化物半導体２の体積の１．９倍以上４．１倍以下の範囲とすることにより、シリコン基板１を覆う膜の反り量を低減できる。その結果、半導体素子の特性劣化を抑制することができる。

なお、本実施形態においては、窒化物半導体２としてＧａＮを用い、誘電体３としてＳｉＯ_２を用いたが、これに限らない。すなわち、窒化物半導体２としては、ＧａＮの他に、ＩｎＮやこれらの混晶等が考えられるが、これらの結晶の結晶構造は、いずれもウルツ鉱型のIII−Ｖ族化合物半導体である。そのため、熱膨張係数やヤング率には大きな差はない。また、これらの窒化物半導体に、ＡｌやＩｎ(インジウム)等を１０〜２５％程度添加した場合であっても、同様である。そのため、例えば、窒化物半導体２を、ＧａＮ膜のみで構成されるものではなく、ｉ−ＡｌＧａＮ／ｉ−ＧａＮヘテロ接合エピタキシャル膜とした場合であっても、本実施形態と同様の効果が得られる。なお、ヘテロ接合エピタキシャル膜を形成する場合には、例えば、ＧａＮ膜厚２μｍに対して、ＡｌＧａＮ膜厚を２５ｎｍとする。

また、誘電体３としては、ＳｉＯ_２の他に、ＳｉＯ等の酸化シリコンや、酸化シリコンに炭素やフッ素を添加した材料であるＳｉＯＣやＳｉＯＦが考えられるが、これらの材料も、ＳｉＯ_２と同程度の熱膨張係数を有する。

そのため、窒化物半導体２がＧａＮ以外の窒化物半導体、例えばＩｎＮやＧａＩｎＮであったとしても、窒化物半導体２に対する誘電体３の体積が、少なくとも１．９倍以上４．１倍以下、好ましくは２倍以上４倍以下の範囲にあれば、半導体素子の特性劣化を抑制することができる。更に、窒化物半導体２にＡｌやＩｎ等が１０〜２５％程度添加された場合や、誘電体３がＳｉＯ_２以外の酸化シリコンや、炭素やフッ素が添加された酸化シリコンであった場合も、同様である。

また、シリコン基板上に形成する半導体として、熱膨張係数がＧａＮと大きく材料を用いた場合や、溝部に充填する誘電体として、熱膨張係数がＳｉＯ_２と大きく異なる材料を用いた場合であっても、誘電体と半導体の体積比を調整することで、本実施形態と同様の効果が得られる。すなわち、シリコン基板１の熱膨張係数と、シリコン基板１を覆う材料の合成熱膨張係数との差が０．６×１０^−６（／℃）以下となるよう、半導体と溝部の体積比を調節すれば、本実施形態と同様の効果が得られる。

また、本実施形態においては、溝部全体に誘電体３を充填することとしたが、これに限らない。すなわち、溝部の底面から一定の高さまで誘電体３を充填し、溝部上部には、充填されないこととしても良い。この場合であっても、窒化物半導体の体積に対して、誘電体３の体積が１．９倍以上４．１倍以下となるように形成することにより、本実施形態と同程度の効果が得られると考えられる。

なお、本実施形態のように、エッチングにより除去する窒化物半導体の体積を、エッチング後に残る窒化物半導体の体積よりも大きくすることは、これまで避けられていた。これは、エッチングにより除去する体積を大きくすると、チップが割れ易くなる可能性があるという理由や、全体に占める半導体体積が減少することになるため経済的でない、等の理由があったためである。しかしながら、本願発明の発明者らは、上述したように、エッチングされた領域に充填された誘電体の体積を、窒化物半導体の体積よりの１．９倍以上４．１倍以下と大きくした場合、半導体素子の特性劣化を抑制できるという顕著な効果を奏することを見出したのである。

［第２の実施形態］
本発明の第２の実施形態における半導体構造の構成を図３に示す。

本実施形態における半導体構造２０は、シリコン基板１と、窒化物半導体２と、誘電体３と、ＳｉＮ_Ｘ膜４（ｘ＝０．５〜１．３３）と、熱伝導膜５を備える。

窒化物半導体２は、シリコン基板１の上面に形成され、溝部を有している。ＳｉＮ_Ｘ膜４は、窒化物半導体２の保護膜であり、窒化物半導体２の上面及び溝部の側面を覆うように形成される。熱伝導膜５は、窒化物半導体２の溝部側面を覆うＳｉＮ_Ｘ膜４を覆うように形成される。誘電体３は、窒化物半導体２の溝部のうち、ＳｉＮ_Ｘ膜４と熱伝導膜５が形成された領域以外の領域に、充填されている。

次に、本実施形態における半導体構造２０の製造方法を、図４を用いて説明する。

初めに、図４（ａ）に示すように、３インチのシリコン基板上に、ＭＯＣＶＤ法を用いてＧａＮ膜を成長させる。

次に、図４（ｂ）に示すように、シリコン基板１上に、フォトリソグラフィ法により溝部用レジストパターンを形成する。そして、ＲＩＥ装置内の真空度を約１〜１０ＭＰａに保持し、ＢＣｌ_３とＨＣｌの混合ガスをイオン化させる。そして、陰極降下１０００Ｖ程度の電圧下でエッチングを行う。この時、溝部の底面がシリコン基板１が露出した面となるまで、エッチングを行う。更に、該底面におけるＧａ原子の原子濃度が１×１５^−１０ａｔｏｍｓ／ｃｍ^３ｓ以下となる深さまで、エッチングを行う。

次に図４（ｃ）に示すように、ｐ−ＣＶＤ装置を用いて、３００℃の温度下でＳｉＨ_４、ＮＨ_３、Ｎ_２を反応させ、試料のトップ面及び側壁にＳｉＮｘ膜４を０．１μｍ成長させる。そしてその後、スパッタリングにより、熱伝導膜５を試料のトップ面及び側壁に０．１μｍ積層させる。なお、本実施形態においては、熱伝導膜５として、ＡｌＮ膜を用いることとする。

次に、試料表面に、フォトリソグラフィ法により溝部レジストパターンを形成した後に、ＲＩＥ装置内の真空度を約１〜１０ＭＰａに保持する。そして、ＢＣｌ_３とＨＣｌの混合ガスをイオン化させ、陰極降下１０００Ｖ程度の電圧下でエッチングを行う。エッチング深さは、溝部底面のシリコン基板１の表面が露出するように、０．２μｍとする。

次に、図４（ｄ）に示すように、ｐ−ＣＶＤ装置を用いて、３００℃の温度下でＳｉＨ_４、Ｏ_２、Ｎ_２を反応させ、試料のトップ面及び側壁にＳｉＯ_２を０．１μｍ成長させる。

最後に、図４（ｅ）に示すように、ＣＭＰ法を用い、ＳｉＯ_２及びＡｌＮを、ＳｉＮｘが露出するまで研磨し、平坦化する。

以上のようにして、本実施形態における半導体構造２０を製造する。

次に、窒化物半導体２の溝部を形成する際に、溝部の底面におけるＧａ原子の原子濃度を１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下となる深さまでエッチングすることによる作用及び効果について説明する。

一般的に、シリコン基板上に窒化物半導体を形成した場合、III族原子がシリコン基板中に拡散して低抵抗層を形成することが知られている。そして、このような低抵抗層が基板に形成されると、デバイス特性や集積回路の特性を悪化させてしまうことが知られている。例えば、高周波領域においては、半導体容量を介して低抵抗層による損失が発生することにより、高周波特性の劣化を生じる。また、素子の分離特性が低下することにより、集積回路の動作不良や消費電力の増大等を引き起こす。基板において、III族原子の濃度が１-２×１５^−１０ａｔｏｍｓ／ｃｍ^３を超える領域は、低抵抗層となり、高周波特性の劣化等の問題を発生させることが、例えば非特許文献１に記載されている。

非特許文献１：Ｐｒａｄｅｅｐ Ｒａｊａｇｏｐａｌ ｅｔ ａｌ, ＭＯＣＶＤ ＡｌＧａＮ／ＧａＮ ＨＦＥＴｓ ｏｎ Ｓｉ, ＳＹＭＰＯＳＩＵＭ Ｙ：ＧＡＮ ＡＮＤ ＲＥＬＡＴＥＤ ＡＬＬＯＹＳ
一方、本実施形態においては、窒化物半導体２に溝部を形成する際、溝部の底面のIII族原子の原子濃度が１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下になるまでエッチングを行うことにより、低抵抗層を除去する。そのため、上述したような、低抵抗層に起因する問題の発生を抑制することができる。

次に、窒化物半導体２の保護膜として、ＳｉＮ_Ｘ膜４を形成することによる作用、効果について説明する。

半導体にはトラップ準位が形成されるが、このトラップ準位に電子がトラップされると、該半導体を用いた電流増幅器における電流増幅率が小さくなることが知られている。このようなトラップによる電流増幅量の減少を抑制するためには、保護膜を形成することによりトラップを抑制することが有効である。ここで、保護膜としては、特許文献２記載のように酸化膜を用いる場合がある。しかしながら、保護膜として酸化膜を用いた場合、高ドレイン電圧印加時に電流が低下する現象、すなわち電流コプラスが発生する。電流コプラスとは、表面保護層と窒化物半導体との界面の表面欠陥及び結晶粒界に起因したトラップ準位に、キャリアが捕獲されるために発生する現象である。そして、この電流コプラスが発生すると、高周波動作時の出力特性が大きく悪化してしまう。すなわち、特許文献２記載のように、半導体の保護膜として酸化膜を用いると、電流コプラスが発生することにより、高周波動作時における出力特性の悪化を招く。

一方、本実施形態のように、保護膜としてＳｉＮ_Ｘ膜を用いた場合、酸化膜を用いた場合と比較して、電流コプラスの発生を抑制することができる。そのため、高周波動作時における出力特性の悪化を抑制することができる。

次に、窒化物半導体２と誘電体３との間に、熱伝導膜５を形成することによる作用、効果について説明する。

本実施形態においては、誘電体３として、熱伝導率の低い材料である酸化シリコンを用いている。そこで、窒化物半導体２と誘電体３との間に、誘電体３よりも熱伝導率の高い、熱伝導膜５を形成することにより、素子の放熱性を高めることができる。すなわち、本実施形態における半導体構造２０は、第１の実施形態における半導体構造１０と比較して、放熱性の高い半導体構造とすることができる。なお、本実施形態においては、熱伝導膜としてＡｌＮ膜を用いたが、これに限らない。すなわち、ＡｌＮ以外の材料であっても、酸化シリコンの熱伝導率、例えばＳｉＯ_２の熱伝導率である１．５Ｗ／ｍ・Ｋよりも高い熱伝導率を有する材料であれば、本実施形態と同様の効果が得られる。

なお、本実施形態においては、ＳｉＮ_Ｘ膜４や熱伝導膜５を形成したが、これらの膜の体積は、窒化物半導体２や誘電体３の体積と比較して、非常に小さい。そのため、これらの膜を形成した場合であっても、シリコン基板１を覆う膜の合成熱膨張係数は、窒化物半導体２と誘電体３のみで計算した場合と同様とみなすことができる。

すなわち、本実施形態においても、第１の実施形態と同様、誘電体３の体積を窒化物半導体２の体積の１．９倍以上４．１倍以下とすることにより、シリコン基板と化合物半導体、及びシリコン基板と充填材のそれぞれの界面に生じる、基板長手方向の熱応力を抑制することができる。その結果、半導体素子の特性劣化を抑制することができる。

なお、本実施形態の半導体構造２０は、ＳｉＮ_Ｘ膜４と熱伝導膜５とを両方備えることとしたが、これに限らない。すなわち、ＳｉＮ_Ｘ膜４と熱伝導膜５とのいずれか一方を備える構造としても良い。

また、第１の実施形態における半導体構造１０に、溝部の底面におけるIII族原子の原子濃度を１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下とする構成を適用した場合であっても、本実施形態と同様、低抵抗層に起因する問題の発生を抑制することができる。

[第３の実施形態]
本発明の第３の実施形態における半導体構造の構成を図５に示す。

本実施形態における半導体構造３０は、第２の実施形態に記載の半導体構造２０における誘電体３と熱伝導膜５との間に、バッファ層６を備えている。なお、バッファ層６の熱膨張係数は、誘電体３の熱膨張係数よりも大きく熱伝導層５の熱膨張係数よりも小さい。バッファ層６の材料としては、例えば、ＩｎＮが挙げられる。

次に、バッファ層６を形成することよる、作用、効果を述べる。

一般に、基板の厚さ方向に熱応力が発生した場合、基板の長手方向の熱応力と同様に、半導体素子の特性劣化を招く。本実施形態における半導体構造３０は、バッファ層６を備えることにより、このような基板厚さ方向に働く熱応力を低減することができる。すなわち、本実施形態における半導体構造３０は、バッファ層６を形成することにより、基板長手方向の熱応力のみならず、基板厚さ方向の熱応力も低減することができる。そのため、第１あるいは第２の実施形態と比較して、半導体素子の特性劣化を更に抑制することが可能となる。

なお、バッファ層６の形成の仕方としては、図６（ａ）に示すように、窒化物半導体２の溝部の側面に対して平行ではなく、斜めになるように形成されることとしても良い。この場合、シリコン基板１の上面に対して垂直方向に、熱伝導層５の形成幅が徐々に小さくなるよう、熱伝導層５を形成する。その後、バッファ層６を、熱伝導層５上に形成することによって、バッファ層６は、窒化物半導体２の溝部の側面に対して、斜めに形成されることになる。

あるいは、図６（ｂ）に示すように、半導体構造３０の断面から見たときにバッファ層が三角形状になるよう、バッファ層を形成することとしても良い。あるいは、図６（ｃ）に示すように、半導体構造３０の断面から見たときにバッファ層が台形状になるよう、バッファ層を形成することとしても良い。

これらの構造の製造方法の一例として、図６（ａ）に示す半導体構造３０の具体的な製造方法を次に述べる。

初めに、３インチのシリコン基板上に、ＭＯＣＶＤ法を用いてＧａＮ膜を成長させる。

次に、シリコン基板１上に、フォトリソグラフィ法により溝部用レジストパターンを形成する。そして、ＲＩＥ装置内の真空度を約１〜１０ＭＰａに保持し、ＢＣｌ_３とＨＣｌの混合ガスをイオン化させる。そして、陰極降下１０００Ｖ程度の電圧下でエッチングを行う。この時、溝部の底面は、シリコン基板１が露出するまで、エッチングを行う。更に、該底面におけるＧａ原子の原子濃度が１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下となる深さまで、エッチングを行う。

次に、ｐ−ＣＶＤ装置を用いて、３００℃の温度下でＳｉＨ_４、ＮＨ_３、Ｎ_２を反応させ、試料のトップ面及び側壁にＳｉＮｘ膜４を０．１μｍ成長させる。そしてその後、スパッタリングにより、熱伝導膜５を試料のトップ面及び側壁に０．１μｍ積層させる。なお、本実施形態においては、熱伝導膜５として、ＡｌＮ膜を用いることとする。そしてその後、スパッタリングにより、バッファ層６を試料のトップ面及び側壁に０．１μｍ積層させる。なお、本実施形態においては、熱伝導膜５として、ＩｎＮ膜を用いることとする。

次に、試料表面に、フォトリソグラフィ法により溝部レジストパターンを形成した後に、ＲＩＥ装置内の真空度を約１〜１０ＭＰａに保持する。この際、レジストにＴＨＭＲ（登録商標）などの、ＲＩＥ耐性が低い材料を用いる。そして、ＢＣｌ_３とＨＣｌの混合ガスをイオン化させ、陰極降下８００Ｖ程度の電圧下でエッチングを行う。エッチング深さは、溝部底面のシリコン基板１の表面が露出するように、０．２μｍとする。エッチング耐性の低いレジストを使用することで、垂直ではなく、斜めとなる面を有する開口形状を作成することが出来る。
次に、ｐ−ＣＶＤ装置を用いて、３００℃の温度下でＳｉＨ_４、Ｏ_２、Ｎ_２を反応させ、試料のトップ面及び側壁にＳｉＯ_２を０．１μｍ成長させる。

最後に、図４（ｅ）に示すように、ＣＭＰ法を用い、ＳｉＯ_２及びＡｌＮを、ＳｉＮｘが露出するまで研磨し、平坦化する。

このように、窒化物半導体２の溝部の側面に対して斜めとなる面を有するようにバッファ層６を形成すると、バッファ層を窒化物半導体２の溝部の側面に対して並行に形成する場合と比較して、半導体構造３０の上部に形成される熱源に対する放熱性が高まる。

なお、好ましくは、窒化物半導体２の溝部の側面に対して、４５°程度傾斜した面を有するようにバッファ層を形成すると良い。４５°程度の傾斜をもたせることで、放熱性がより高くなるためである。

以上のように、本実施形態においては、熱伝導膜５と誘電体３との間に、バッファ層６を形成することによって、基板厚さ方向の熱応力を低減することができる。

また、バッファ層６を、窒化物半導体２の溝部の側面に対して斜めに形成することにより、より放熱性を高めることができる。更に、窒化物半導体２の溝部の側面に対して４５°程度傾斜した面を有するバッファ層を形成することにより、より放熱性を高めることができる。

なお、本実施形態におけるバッファ層６の体積は、窒化物半導体２や誘電体３と比較して、非常に小さい。そのため、バッファ層６を形成した場合であっても、第２の実施形態と同様、シリコン基板１を覆う膜の合成熱膨張係数は、窒化物半導体２と誘電体３のみで計算した場合と同様とみなすことができる。すなわち、本実施形態においても、第１及び第２の実施形態と同様に、誘電体３の体積を、窒化物半導体２の体積の１．９倍以上４．１倍以下とすることにより、シリコン基板１を覆う膜の反り量を低減することができる。

[第４の実施形態]
本発明の第４の実施形態における、フリップチップ実装型ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）モジュールの構成を図７に示す。

本実施形態におけるフリップチップ実装型ＲＦモジュール４０は、半導体構造１０と、メタル配線１１と、有機モジュール１２と、導波管付き基板１３と、を備える。

半導体構造１０は、第１の実施形態における半導体構造である。半導体構造１０はメタル配線１１を介して、フリップチップ方式により、有機モジュール１２上に実装される。

そして、該半導体構造１０を実装した有機モジュール１２が、導波管付き基板１３上に実装されている。

次に、本実施形態におけるＲＦモジュール４０の製造方法について説明する。

初めに、オーミック電極形成プロセス、及びＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）ゲート作製プロセスを経て、半導体構造１０上にトランジスタを形成する。

次に、蒸着配線プロセスによって各トランジスタ間を接続することで、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）を作製する。

次に、有機モジュール１２上に、蒸着配線形成プロセスを用いてメタル配線１１を形成する。

次に、有機モジュール１２上のメタル配線１１と半導体構造１０上に形成されたＭＭＩＣの配線とが接続するよう、フリップチップ実装を行う。そして、有機モジュール１２の信号入出力部と導波管付き基板１３の導波管部とを、メタルバンプを用いて接続する。

以上のようにして、本実施形態の本実施形態におけるフリップチップ実装型ＲＦモジュールが形成される。

本実施形態のフリップチップ実装型ＲＦモジュールは、半導体構造１０を備えるため、周囲の環境温度上昇時においても、反りによるバンプはがれや、反りによる線路段差発生の少ないＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を提供することができる。すなわち、バンプはがれによる歩留まり悪化や、線路段差による高周波特性の劣化を抑えることが出来る。

本実施形態におけるフリップチップ実装型ＲＦモジュール４０は、例えば、車載レーダ用のＲＦモジュールとして用いることができる。

なお、本実施形態におけるフリップチップ実装型ＲＦモジュール４０は、第１の実施形態における半導体構造１０を有する構造としたが、これに限らない。すなわち、第２あるいは第３の実施形態における半導体構造を有する構造としても良い。

また、第１の実施形態あるいは第２の実施形態における半導体構造は、フリップチップ実装型ＲＦモジュールに限らず、６０ＧＨｚ帯ＰＡＮ(Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ)用モジュールや３０ＧＨｚ帯ＰｔｏＰ(Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ)用モジュール等の半導体装置にも適用することが可能である。

（付記１）シリコン基板と、前記シリコン基板上に形成された、溝部を有する窒化物半導体と、前記溝部に充填された酸化シリコンと、を有し、前記窒化物半導体に対する前記酸化シリコンの体積が、１．９倍以上４．１倍以下であることを特徴とする半導体構造。

（付記２）前記溝部の底面は、前記シリコン基板が露出した面であり、前記底面における前記窒化物半導体のIII族原子の濃度は、１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下であることを特徴とする、付記１に記載の半導体構造。

（付記３）前記窒化物半導体の少なくとも一部が、ＳｉＮ_Ｘ膜に覆われていることを特徴とする、付記１または２に記載の半導体構造。

（付記４）前記窒化物半導体と、前記酸化シリコンとの間に、前記酸化シリコンよりも熱伝導性の高い熱伝導膜を有することを特徴とする付記１乃至３のいずれか一つに記載の半導体構造。

（付記５）前記熱伝導膜と前記酸化シリコンとの間に、バッファ層を有し、前記バッファ層の熱膨張係数は、前記熱伝導膜の熱膨張係数よりも小さく、前記酸化シリコンの熱膨張係数よりも大きいことを特徴とする付記４に記載の半導体構造。

（付記６）前記バッファ層は、前記溝部における前記窒化物半導体の側面に対して、斜めに形成されていることを特徴とする、付記５に記載の半導体構造。

（付記７）前記窒化物半導体は、ＧａＮ、ＩｎＮあるいはＧａＩｎＮであることを特徴とする、付記１乃至６のいずれか一つに記載の半導体構造。

（付記８）シリコン基板と、前記シリコン基板上に形成され、溝部を有する窒化物半導体と、前記溝部に充填された誘電体と、を有し、前記窒化物半導体と前記誘電体との合成熱膨張係数と、前記シリコン基板の熱膨張係数との差が、０．６×１０^−６／℃以下であることを特徴とする半導体構造。

（付記９）シリコン基板上に窒化物半導体を形成する工程と、前記窒化物半導体に溝部を形成する工程と、前記溝部に、酸化シリコンを充填する工程と、を有し、前記窒化物半導体に対する前記酸化シリコンの体積が、１．９倍以上４．１倍以下であることを特徴とする半導体構造の製造方法。

（付記１０）前記溝部の底面は、前記シリコン基板が露出した面であり、前記底面における前記窒化物半導体のIII族原子の濃度は、１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下であることを特徴とする、付記９に記載の半導体構造の製造方法。

（付記１１）前記窒化物半導体の少なくとも一部を、ＳｉＮ_Ｘ膜で覆う工程を更に備えることを特徴とする、付記９または１０に記載の半導体構造の製造方法。

（付記１２）前記窒化物半導体と、前記酸化シリコンとの間に、前記酸化シリコンよりも熱伝導性の高い熱伝導膜を形成する工程を更に備えることを特徴とする、付記９乃至１１のいずれか一つに記載の半導体構造の製造方法。

（付記１３）前記熱伝導膜と前記酸化シリコンとの間に、バッファ層を形成する工程を更に備え、前記バッファ層の熱膨張係数は、前記熱伝導膜の熱膨張係数よりも小さく、前記酸化シリコンの熱膨張係数よりも大きいことを特徴とする、付記１２に記載の半導体構造の製造方法。

（付記１４）前記バッファ層は、前記溝部における前記窒化物半導体の側面に対して、斜めに形成されることを特徴とする、付記１３に記載の半導体構造の製造方法。

（付記１５）前記窒化物半導体は、ＧａＮ、ＩｎＮあるいはＧａＩｎＮであることを特徴とする、付記９乃至１４のいずれか一つに記載の半導体構造の製造方法。

（付記１６）シリコン基板上に窒化物半導体を形成する工程と、前記窒化物半導体に溝部を形成する工程と、前記溝部に、誘電体を充填する工程と、を有し、前記窒化物半導体と前記誘電体との合成熱膨張係数と、前記シリコン基板の熱膨張係数との差が、０．６×１０^−６／℃以下であることを特徴とする半導体構造の製造方法。

（付記１７）付記１乃至８のいずれか一つに記載の半導体構造を備える、半導体装置。

１ シリコン基板
２ 窒化物半導体
３ 誘電体
４ ＳｉＮｘ膜
５ 熱伝導膜
６ バッファ層
１０、２０、３０ 半導体構造
１１ メタル配線
１２ 有機モジュール
１３ 導波管付き基板
４０ フリップチップ実装型ＲＦモジュール

Claims (10)

1. シリコン基板と、
   前記シリコン基板上に形成された、溝部を有する窒化物半導体と、
   前記溝部に充填された酸化シリコンと、を有し、
   前記窒化物半導体に対する前記酸化シリコンの体積が、１．９倍以上４．１倍以下であることを特徴とする半導体構造。
2. 前記溝部の底面は、前記シリコン基板が露出した面であり、前記底面における前記窒化物半導体のIII族原子の濃度は、１×１５^−１０ａｔｏｍｓ／ｃｍ^３以下であることを特徴とする、請求項１に記載の半導体構造。
3. 前記窒化物半導体の少なくとも一部が、ＳｉＮ_Ｘ膜に覆われていることを特徴とする、請求項１または２に記載の半導体構造。
4. 前記窒化物半導体と、前記酸化シリコンとの間に、前記酸化シリコンよりも熱伝導性の高い熱伝導膜を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体構造。
5. 前記熱伝導膜と前記酸化シリコンとの間に、バッファ層を有し、
   前記バッファ層の熱膨張係数は、前記熱伝導膜の熱膨張係数よりも小さく、前記酸化シリコンの熱膨張係数よりも大きいことを特徴とする請求項４に記載の半導体構造。
6. 前記バッファ層は、前記溝部における前記窒化物半導体の側面に対して、斜めに形成されていることを特徴とする、請求項５に記載の半導体構造。
7. 前記窒化物半導体は、ＧａＮ、ＩｎＮあるいはＧａＩｎＮであることを特徴とする、請求項１乃至６のいずれか一項に記載の半導体構造。
8. シリコン基板と、
   前記シリコン基板上に形成され、溝部を有する窒化物半導体と、
   前記溝部に充填された誘電体と、を有し、
   前記窒化物半導体と前記誘電体との合成熱膨張係数と、前記シリコン基板の熱膨張係数との差が、０．６×１０^−６／℃以下であることを特徴とする半導体構造。
9. シリコン基板上に窒化物半導体を形成する工程と、
   前記窒化物半導体に溝部を形成する工程と、
   前記溝部に、酸化シリコンを充填する工程と、を有し、
   前記窒化物半導体に対する前記酸化シリコンの体積が、１．９倍以上４．１倍以下であることを特徴とする半導体構造の製造方法。
10. 請求項１乃至８のいずれか一項に記載の半導体構造を備える、半導体装置。

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