KR20150092708A - 반도체 장치 - Google Patents

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KR20150092708A
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다쯔오 나까야마
히로노부 미야모또
야스히로 오까모또
요시나오 미우라
다까시 이노우에
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는, 반도체 장치의 특성을 향상시키는 것이다. 기판(S)의 상방에 형성된 n＋층(NL), n형층(Dn), p형층(Dp), 채널층(CH) 및 장벽층(BA) 중, 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)과, 이 홈(T) 내에 게이트 절연막(GI)을 개재하여 배치된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA)의 상방에 각각 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖도록 반도체 장치를 구성한다. 그리고, n＋층(NL)까지 도달하는 접속부(VIAD)에 의해, n형층(Dn)과 드레인 전극(DE)을 전기적으로 접속한다. 또한, p형층(Dp)까지 도달하는 접속부(VIAS)에 의해, p형층(Dp)과 소스 전극(SE)을 전기적으로 접속한다. 이와 같이, 소스 전극(SE)과 드레인 전극(DE)과의 사이에, p형층(Dp) 및 n형층(Dn)을 포함하는 다이오드를 설치함으로써, 애벌란시 항복에 의한 소자의 파괴를 방지한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 질화물 반도체를 사용한 반도체 장치에 적절하게 이용할 수 있는 것이다.
최근, 실리콘(Si)보다도 큰 밴드 갭을 갖는 III-V족의 화합물을 사용한 반도체 장치가 주목받고 있다. 그중에서도, 질화갈륨(GaN)을 사용한 MISFET은, 1) 절연 파괴 전계가 큰 점, 2) 전자 포화 속도가 큰 점, 3) 열전도율이 큰 점, 4) AlGaN과 GaN의 사이에 양호한 헤테로 접합을 형성할 수 있는 점 및 5) 무독이며 안전성이 높은 재료인 점 등의 이점을 갖고 있다.
예를 들어, 특허문헌 1(일본 특허 공개 제2009-9993호 공보)에는, 실리콘 pin 다이오드 상에 AlGaN/GaN 헤테로 접합 구조를 사용한 HFET를 배치한 반도체 장치가 개시되어 있다.
또한, 특허문헌 2(일본 특허 공개 제2010-40814호 공보)에는, GaN-HFET의 소스 전극과 드레인 전극과의 사이에 PN 다이오드를 접속한 반도체 장치가 개시되어 있다.
일본 특허 공개 제2009-9993호 공보 일본 특허 공개 제2010-40814호 공보
본 발명자는, 상기한 바와 같은 질화물 반도체를 사용한 반도체 장치의 연구 개발에 종사하고 있고, 그 특성 향상에 대해, 예의 검토하고 있다. 그 과정에 있어서, 질화물 반도체를 사용한 반도체 장치의 특성에 대해 가일층의 개선의 여지가 있는 것이 판명되었다.
그 외의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본원에 있어서 개시되는 일 실시 형태에 나타내어지는 반도체 장치는, n형층, p형층, 채널층 및 장벽층을 갖는다. 그리고, 채널층의 상방에 배치된 게이트 전극과, 게이트 전극의 양측의 장벽층의 상방에 각각 형성된 소스 전극 및 드레인 전극을 갖는다. 그리고, p형층까지 도달하는 관통 구멍의 내부의 접속부에 의해, p형층과 소스 전극이 접속된다. 또한, n형층까지 도달하는 관통 구멍의 내부의 접속부에 의해, n형층과 드레인 전극이 접속된다.
본원에 있어서 개시되는 이하에 나타내는 대표적인 실시 형태에 나타내어지는 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
도 1은 제1 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도.
도 2는 제1 실시 형태의 소자의 구성을 도시하는 회로도.
도 3은 제1 실시 형태의 반도체 장치의 구성을 도시하는 평면도.
도 4는 제1 실시 형태의 반도체 장치의 구성을 도시하는 단면도.
도 5는 제1 실시 형태의 반도체 장치의 구성을 도시하는 단면도.
도 6은 제1 실시 형태의 반도체 장치의 구성을 도시하는 단면도.
도 7은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 8은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 7에 이어지는 제조 공정을 도시하는 단면도.
도 9는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 10은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 평면도.
도 12는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 8에 이어지는 제조 공정을 도시하는 단면도.
도 13은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 9에 이어지는 제조 공정을 도시하는 단면도.
도 14는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 10에 이어지는 제조 공정을 도시하는 단면도.
도 15는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 평면도.
도 16은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 12에 이어지는 제조 공정을 도시하는 단면도.
도 17은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 13에 이어지는 제조 공정을 도시하는 단면도.
도 18은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 14에 이어지는 제조 공정을 도시하는 단면도.
도 19는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 평면도.
도 20은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 16에 이어지는 제조 공정을 도시하는 단면도.
도 21은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 17에 이어지는 제조 공정을 도시하는 단면도.
도 22는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 18에 이어지는 제조 공정을 도시하는 단면도.
도 23은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 20에 이어지는 제조 공정을 도시하는 단면도.
도 24는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 21에 이어지는 제조 공정을 도시하는 단면도.
도 25는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 22에 이어지는 제조 공정을 도시하는 단면도.
도 26은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 평면도.
도 27은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 25에 이어지는 제조 공정을 도시하는 단면도.
도 28은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 측벽 절연막의 형성 공정을 모식적으로 도시하는 단면도.
도 29는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 측벽 절연막의 형성 공정을 모식적으로 도시하는 단면도.
도 30은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 측벽 절연막의 형성 공정을 모식적으로 도시하는 단면도.
도 31은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 23에 이어지는 제조 공정을 도시하는 단면도.
도 32는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 24에 이어지는 제조 공정을 도시하는 단면도.
도 33은 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 27에 이어지는 제조 공정을 도시하는 단면도.
도 34는 제1 실시 형태의 반도체 장치의 제조 공정을 도시하는 평면도.
도 35는 제2 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도.
도 36은 제2 실시 형태의 반도체 장치의 구성을 도시하는 평면도.
도 37은 제2 실시 형태의 반도체 장치의 구성을 도시하는 단면도.
도 38은 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 39는 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 40은 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 39에 이어지는 제조 공정을 도시하는 단면도.
도 41은 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 40에 이어지는 제조 공정을 도시하는 단면도.
도 42는 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 41에 이어지는 제조 공정을 도시하는 단면도.
도 43은 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 42에 이어지는 제조 공정을 도시하는 단면도.
도 44는 제2 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 43에 이어지는 제조 공정을 도시하는 단면도.
도 45는 제3 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도.
도 46은 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 47은 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 46에 이어지는 제조 공정을 도시하는 단면도.
도 48은 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 47에 이어지는 제조 공정을 도시하는 단면도.
도 49는 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 48에 이어지는 제조 공정을 도시하는 단면도.
도 50은 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 49에 이어지는 제조 공정을 도시하는 단면도.
도 51은 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 도 50에 이어지는 제조 공정을 도시하는 단면도.
도 52는 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 53은 제3 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도.
도 54는 제4 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도.
도 55는 제4 실시 형태의 반도체 장치의 구성을 도시하는 단면도.
도 56은 제4 실시 형태의 반도체 장치의 구성을 도시하는 단면도.
도 57은 제5 실시 형태의 제1 예를 도시하는 반도체 장치의 주요부 단면도.
도 58은 제5 실시 형태의 제2 예를 도시하는 반도체 장치의 주요부 단면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하는데, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것은 아니고, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련되는 부호를 부여하고, 그 반복의 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 동일한 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이어도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위해 해칭을 긋는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것은 아니고, 도면을 이해하기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(제1 실시 형태)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 1은 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도이다. 도 1 등에 도시하는 본 실시 형태의 반도체 장치(반도체 소자)는 질화물 반도체를 사용한 MIS(Metal Insulator Semiconductor)형의 전계 효과 트랜지스터(FET; Field Effect Transistor)이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor)형의 파워 트랜지스터로서 사용할 수 있다. 본 실시 형태의 반도체 장치는, 소위 리세스 게이트형의 반도체 장치이다.
본 실시 형태의 반도체 장치에 있어서는, 기판(S) 상에 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성되어 있다. 핵 생성층(NUC)은, 질화물 반도체층을 포함한다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 또는 복수층의 질화물 반도체층을 포함한다. 여기서는, 복수층의 질화물 반도체층을 포함하는 초격자 구조체(초격자층이라고도 함)를 사용하고 있다. n＋층(NL)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. n형층(Dn)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함하고, n형의 불순물의 농도가 n＋층(NL)보다 낮은 층이다. p형층(Dp)은, 질화물 반도체에 대해 p형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. 채널 기초층(UC)은, 상층의 평면 방향의 격자 상수를 정하는 층이며, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 작은 층은 인장 변형을 받고, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 큰 층은 압축 변형을 받는 것으로 한다. 채널층(CH)은, 채널 기초층(UC)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다. 장벽층(BA)은, 채널층(CH)보다도 전자 친화력이 작은 질화물 반도체층을 포함한다. 장벽층(BA) 상에는, 절연막(도시하지 않음)이 형성되어 있다. 또한, 절연막(보호막)과 장벽층(BA)과의 사이에, 캡층을 형성해도 된다. 캡층은, 장벽층(BA)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다.
본 실시 형태의 MISFET은, 채널층(CH)의 상방에, 게이트 절연막(GI)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 MISFET은, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되어 있다. 또한, 게이트 전극(GE)은, 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되어 있다. 또한, 소자 분리 영역(ISO) 중, 후술하는 소스 패드(SP)가 배치되는 영역을 소자 분리 영역(ISOS)이라고, 후술하는 드레인 패드(DP)가 배치되는 영역을 소자 분리 영역(ISOD)이라고 표시하는 경우가 있다.
채널층(CH)과 장벽층(BA)의 계면 근방의 채널층(CH)측에, 2차원 전자 가스(2DEG)가 생성된다. 또한, 게이트 전극(GE)에 플러스의 전위(임계값 전위)가 인가된 경우에는, 게이트 절연막(GI)과 채널층(CH)의 계면 근방에는, 채널이 형성된다.
상기 2차원 전자 가스(2DEG)는 다음의 메커니즘으로 형성된다. 채널층(CH)이나 장벽층(BA)을 구성하는 질화물 반도체층(여기서는, 질화갈륨계의 반도체층)은 각각 전자 친화력[금제대 폭(밴드 갭)]이 상이하고, 장벽층(BA)은, 채널층(CH)보다도 전자 친화력이 작은 질화물 반도체층을 포함한다. 이로 인해, 이들 반도체층의 접합면에, 우물형(웰형) 퍼텐셜이 생성된다. 이 우물형 퍼텐셜 내에 전자가 축적됨으로써, 채널층(CH)과 장벽층(BA)의 계면 근방에, 2차원 전자 가스(2DEG)가 생성된다. 특히, 여기서는, 채널층(CH)과 장벽층(BA)을 갈륨(또는, 알루미늄)면 성장의 질화물 반도체 재료로 에피택셜 형성하므로, 자발 분극 효과 및 피에조 효과에 의해 채널층(CH)과 장벽층(BA)의 계면에 플러스의 고정 분극 전하가 발생하고, 이 플러스의 분극 전하를 중화하고자 하여 전자가 축적되므로, 보다 2차원 전자 가스(2DEG)가 형성되기 쉬워진다.
그리고, 채널층(CH)과 장벽층(BA)의 계면 근방에 형성되는, 2차원 전자 가스(2DEG)는 게이트 전극(GE)이 형성되어 있는 홈(T)에 의해 분단되어 있다. 이로 인해, 본 실시 형태의 반도체 장치에 있어서는, 게이트 전극(GE)에 플러스의 전위(임계값 전위)가 인가되어 있지 않은 상태에 있어서 오프 상태를 유지할 수 있고, 게이트 전극(GE)에 플러스의 전위(임계값 전위)를 인가한 상태에 있어서 온 상태를 유지할 수 있다. 이와 같이, 노멀리 오프 동작을 행할 수 있다. 또한, 온 상태 및 오프 상태에 있어서, 소스 전극(SE)의 전위는, 예를 들어 접지 전위이다. 또한, 온 상태에 있어서, 드레인 전극(DE)에는, 소스 전극(SE)보다도 높은 전위가 인가된다.
또한, 채널층(CH)을, 채널층(CH)보다도 전자 친화력이 작은 장벽층(BA) 및 채널 기초층(UC) 사이에 끼움으로써, 전자의 가둠 효과가 향상된다. 이에 의해, 쇼트 채널 효과의 억제, 증폭률 향상, 동작 속도의 향상을 도모할 수 있다. 또한, 채널 기초층(UC)이 인장 변형을 받아 변형되어 있는 경우에는, 피에조 분극과 자발 분극에 의한 부전하가, 채널 기초층(UC)과 채널층(CH)의 계면에 유기되기 때문에, 임계값 전위가 플러스측으로 이동한다. 이에 의해, 노멀리 오프 동작성의 향상을 도모할 수 있다. 또한, 채널 기초층(UC)의 변형이 완화되어 있는 경우에는, 자발 분극에 의한 부전하가, 채널 기초층(UC)과 채널층(CH)의 계면에 유기되기 때문에, 임계값 전위가 플러스측으로 이동한다. 이에 의해, 노멀리 오프 동작성의 향상을 도모할 수 있다.
여기서, 본 실시 형태에 있어서는, 소자 분리 영역(ISOS)을 관통하고, 그 하방의 p형층(Dp)까지 도달하는 접속부(비아라고도 함)(VIAS)가 설치되어 있다. 또한, 소자 분리 영역(ISOD)을 관통하고, 그 하방의 n＋층(NL)까지 도달하는 접속부(비아라고도 함)(VIAD)가 설치되어 있다. 그리고, n형층(Dn)은 접속부(VIAD)를 통해 드레인 전극(캐소드 전극)(DE)과 접속되고, p형층(Dp)은 접속부(VIAS)를 통해 소스 전극(애노드 전극)(SE)과 접속되어 있다. 또한, n형층(Dn)과 드레인 전극(캐소드 전극)(DE)은, n＋층(NL)을 통해서도 접속되는 것으로 된다. 이와 같이, 소스 전극(SE)과 드레인 전극(DE)과의 사이에, p형층(Dp) 및 n형층(Dn)을 포함하는 pn 다이오드가 배치된다. 소자(MISFET)에 있어서의, 소스 전극(SE), 드레인 전극(DE) 및 다이오드의 관계를 도 2에 도시한다. 도 2는 본 실시 형태의 소자 구성을 도시하는 회로도이다. 또한, 접속부(VIAD)의 측벽부에는, 접속부(VIAD)와 p형층(Dp)과의 전기적 접속을 방지하기 위해, 측벽 절연막(SW)이 형성되어 있다. 이 측벽 절연막(SW)에 의해 드레인 리크 전류를 보다 효과적으로 저감시킬 수 있다.
이와 같이, 소스 전극(SE)과 드레인 전극(DE)과의 사이에, p형층(Dp) 및 n형층(Dn)을 포함하는 다이오드를 설치함으로써, 추후에 상세하게 설명하는 바와 같이, 애벌란시 항복에 의한 소자(MISFET)의 파괴를 방지할 수 있다.
도 3∼도 6을 참조하면서, 제1 실시 형태의 반도체 장치를 더욱 상세하게 설명한다. 도 3은 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 4∼도 6은 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 4는 도 3의 A-A 단면에 대응하고, 도 5는 도 3의 B-B 단면에 대응하고, 도 6은 도 3의 C-C 단면에 대응한다.
도 3에 도시한 바와 같이, 드레인 전극(DE)의 평면 형상은, Y 방향으로 긴 변을 갖는 직사각 형상이다. 복수의 라인 형상의 드레인 전극(DE)이, X 방향으로 일정한 간격을 두고 배치되어 있다. 또한, 소스 전극(SE)의 평면 형상은, Y 방향으로 긴 변을 갖는 직사각 형상이다. 복수의 라인 형상의 소스 전극(SE)이, X 방향으로 일정한 간격을 두고 배치되어 있다. 그리고, 복수의 소스 전극(SE)의 각각과, 복수의 드레인 전극(DE)의 각각은, X 방향을 따라 번갈아 배치되어 있다. 소스 전극(SE)의 X 방향의 폭은, 예를 들어 30㎛ 정도이고, 드레인 전극(DE)의 X 방향의 폭은, 예를 들어 10㎛ 정도이다.
드레인 전극(DE)의 아래에는, 드레인 전극(DE)과 캡층(CP)[장벽층(BA)]의 접속부로 되는 콘택트 홀(C1D)이 배치되어 있다. 이 콘택트 홀(C1D)의 평면 형상은, Y 방향으로 긴 변을 갖는 직사각 형상이다. 소스 전극(SE)의 아래에는, 소스 전극(SE)과 캡층(CP)[장벽층(BA)]의 접속부로 되는 콘택트 홀(C1S)이 배치되어 있다. 이 콘택트 홀(C1S)의 평면 형상은, Y 방향으로 긴 변을 갖는 직사각 형상이다.
그리고, 드레인 전극(DE) 아래의 콘택트 홀(C1D)과 소스 전극(SE) 아래의 콘택트 홀(C1S)과의 사이에는, 게이트 전극(GE)이 배치되어 있다. 게이트 전극(GE)은, Y 방향으로 긴 변을 갖는 직사각 형상이다. 1개의 소스 전극(SE)의 하방에는, 2개(한 쌍)의 게이트 전극(GE)이 배치되어 있다. 이 2개의 게이트 전극(GE)은, 소스 전극(SE) 아래의 콘택트 홀(C1S)의 양측에 배치되어 있다. 이와 같이, 복수의 소스 전극(SE)에 대응하고, 2개의 게이트 전극(GE)이 반복해서 배치되어 있다.
복수의 드레인 전극(DE)은, 드레인 패드(단자부라고도 함)(DP)에 의해 접속된다. 이 드레인 패드(DP)는, 드레인 전극(DE)의 일단부측(도 3에 있어서는, 하측)에 있어서, X 방향으로 연장되도록 배치된다. 바꿔 말하면, X 방향으로 연장되는 드레인 패드(DP)로부터 Y축 방향으로 돌출되도록 복수의 드레인 전극(DE)이 배치된다. 이와 같은 형상을, 빗살형 형상이라고 하는 경우가 있다.
복수의 소스 전극(SE)은, 소스 패드(단자부라고도 함)(SP)에 의해 접속된다. 이 소스 패드(SP)는, 소스 전극(SE)의 타단부측(도 3에 있어서는, 상측)에 있어서, X 방향으로 연장되도록 배치된다. 바꿔 말하면, X 방향으로 연장되는 소스 패드(SP)로부터 Y축 방향으로 돌출되도록 복수의 소스 전극(SE)이 배치된다. 이와 같은 형상을, 빗살형 형상이라고 하는 경우가 있다.
복수의 게이트 전극(GE)은, 게이트선(GL)에 의해 접속된다. 이 게이트선(GL)은, 게이트 전극(GE)의 일단부측(도 3에 있어서는, 상측)에 있어서, X 방향으로 연장되도록 배치된다. 바꿔 말하면, X 방향으로 연장되는 게이트선(GL)으로부터 Y축 방향으로 돌출되도록 복수의 게이트 전극(GE)이 배치된다. 또한, 게이트선(GL)은, 예를 들어 게이트선(GL)의 X 방향의 양측(도 3에 있어서는, 우측 및 좌측)에 설치된 게이트 패드(도시하지 않음)와 접속된다.
여기서, 상기 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)은, 주로, 소자 분리 영역(ISO)으로 둘러싸인 활성 영역(AC) 상에 배치되어 있다. 활성 영역(AC)의 평면 형상은, X 방향으로 긴 변을 갖는 직사각 형상이다. 한편, 드레인 패드(DP), 게이트선(GL) 및 소스 패드(SP)는, 소자 분리 영역(ISO) 상에 배치되어 있다. 활성 영역(AC)과 소스 패드(SP)와의 사이에, 게이트선(GL)이 배치되어 있다.
그리고, 소스 패드(SP)의 아래에는, 관통 구멍(구멍, 오목부라고도 함)(THS)이 배치되어 있다. 이 관통 구멍(THS)에는 도전성 막이 매립되고, 접속부(VIAS)를 구성하고 있다. 후술하는 바와 같이, 접속부(VIAS)는, p형층(Dp)과 전기적으로 접속된다. 따라서, 소스 패드(SP) 및 접속부(VIAS)를 통해, 소스 전극(SE)과 p형층(Dp)이 전기적으로 접속된다.
또한, 드레인 패드(DP)의 아래에는, 관통 구멍(구멍, 오목부라고도 함)(THD)이 배치되어 있다. 이 관통 구멍(THD)에는 도전성 막이 매립되고, 접속부(VIAD)를 구성하고 있다. 후술하는 바와 같이, 접속부(VIAD)는, n형층(Dn)과 직접 또는 n＋층(NL)을 통해 전기적으로 접속된다. 따라서, 드레인 패드(DP) 및 접속부(VIAD)를 통해, 드레인 전극(DE)과 n형층(Dn)이 전기적으로 접속된다. 관통 구멍(THD)의 측벽에는, 측벽 절연막(SW)이 형성되어 있다.
도 4∼도 6에 도시한 바와 같이, 본 실시 형태의 MISFET은, 기판(S)의 활성 영역(AC) 상에 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 캡층(CP) 상이며, 콘택트 홀(C1S, C1D)의 형성 영역에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 함)(PRO)이 배치되어 있다.
기판(S) 상에는, 전술한 바와 같이, 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)이 순서대로 형성되어 있다. 그리고, 게이트 전극(GE)은, 절연막(IF1), 캡층(CP), 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되어 있다.
기판(S)으로서는, 예를 들어 실리콘(Si)을 포함하는 도전성의 반도체 기판을 사용할 수 있다. 기판(S)으로서는, 상기 실리콘 외에, GaN 등의 질화물 반도체를 포함하는 기판을 사용해도 되고, AlN, SiC이나 사파이어 등을 포함하는 기판을 사용해도 된다. 특히, GaN 등의 질화물 반도체의 결함은 n형으로 되기 쉽기 때문에, GaN 등의 질화물 반도체와 상이한 이종 재료를 포함하는 기판을 사용한 경우, 결정 결함이 많은 기판측에 있어서 n형화되기 쉽다. 이로 인해, GaN 등의 질화물 반도체와 상이한 이종 재료를 포함하는 기판을 사용하여 효과적이다.
핵 생성층(NUC)은, 버퍼층(BU) 등의 상부에 형성되는 층이 성장할 때의 결정 핵을 생성시키기 위해 형성한다. 또한, 상부에 형성되는 층으로부터 기판(S)으로, 상부에 형성되는 층의 구성 원소(예를 들어, Ga 등)가 확산되어, 기판(S)이 변질되는 것을 방지하기 위해 형성한다. 핵 생성층(NUC)으로서는, 예를 들어 질화알루미늄(AlN)층을 사용할 수 있다. AlN층의 막 두께는 200㎚ 정도이다. 기판(S)의 재료나, 반도체 장치의 용도에 따라, 핵 생성층(NUC)의 재료나 두께를 적절히 선택할 수 있다. 또한, 기판(S)으로서, GaN 기판 등을 사용하는 경우나, 버퍼층 등의 성막 조건에 의해 불필요한 경우에는, 핵 생성층(NUC)을 생략할 수 있다.
버퍼층(BU)은, 격자 상수를 조정하여, 상방에 형성되는 질화물 반도체의 결정성을 양호하게 하고, 또한, 적층되는 질화물 반도체의 막 응력을 완화하기 위해 형성된다. 이에 의해, 질화물 반도체의 결정성이 향상된다. 또한, 기판(S)의 변형(내부 응력)을 완화할 수 있어, 기판(S)에 휨이나 크랙이 발생하는 것을 억제할 수 있다. 버퍼층(BU)으로서는, 질화갈륨(GaN)층과 질화알루미늄(AlN)층의 적층막(AlN/GaN막)을 복수 주기 적층한 초격자 구조체를 사용할 수 있다. 초격자 구조체는, 상이한 전자 친화력을 갖는 질화물 반도체층의 적층체가 2 이상 반복해서 배치되어 있는 것이다. 이 초격자 구조체에는, 탄소(C)가 도프되어 있다. 예를 들어, GaN층의 막 두께는 20㎚ 정도, AlN층의 막 두께는 5㎚ 정도로 하고, 이들의 적층막을 40주기 퇴적한 초격자 구조체를 사용할 수 있다. 탄소 농도(도프량)는, 예를 들어 1×1019(1E19)㎝-3 정도이다. 반도체 장치의 용도에 따라, 적층막을 구성하는 각 막의 재료나 두께를 적절히 선택하면 된다. 또한, 버퍼층(BU)으로서, 초격자 구조체 이외의 층을 포함해도 된다. 예를 들어, 초격자 구조체 상에 다른 재료막을 형성해도 된다. 또한, 버퍼층(BU)으로서, 초격자 구조체를 포함하지 않는 단층막 등을 사용하는 것도 가능하다.
초격자 구조체 및 상기 단층막의 재료로서는, AlN 및 GaN 외에, InN을 사용할 수 있다. 또한, 이들의 질화물 반도체의 혼정을 사용해도 된다. 예를 들어, 상기 초격자 구조체의 적층막으로서, AlN/GaN막 외에, AlGaN/GaN막을 사용할 수 있다. 또한, 상기 단층막으로서는, 예를 들어 AlGaN층이나 InAlN층 등을 사용할 수 있다.
또한, 상기에 있어서는, 초격자 구조체 중에 탄소가 도프(첨가)되어 있지만, 다른 도프 불순물을 사용해도 된다. 도프 불순물로서는, 깊은 준위를 형성하는 원소가 바람직하고, 탄소 외에, 철(Fe) 등의 천이 금속이나, 마그네슘(Mg), 베릴륨(Be) 등을 사용해도 된다. 반도체 장치의 용도에 따라, 도프량이나 불순물 원소를 적절히 선택하면 된다.
n＋층(NL)으로서는, 예를 들어 n형의 불순물을 도프한 GaN층을 사용할 수 있다. GaN층 외에, AlN층이나 InN층을 사용해도 된다. 또한, 이들 질화물 반도체의 혼정을 사용해도 된다. n형의 불순물로서는, 예를 들어 Si을 사용하고, 그 농도는, 예를 들어 1×1019(1E19)㎝-3 정도로 할 수 있다. n＋층(NL)의 막 두께는 200㎚ 정도이다. 또한, n＋층(NL)을 다층 구조로 해도 된다. 그 경우, 불순물을 함유하는 층의 상층이나 하층에 불순물 농도가 상이한 층을 형성한 다층 구조로 해도 된다. 또한, 다층 구조 중에, 의도적으로 불순물을 첨가하고 있지 않은 층을 형성해도 된다. n형의 불순물로서는, Si 외에, 산소(O), 황(S), 셀레늄(Se) 등을 사용해도 된다. n형의 불순물로서는, n＋층(NL)에, 도전성이 발생하는 정도의 양[예를 들어, 본 실시예와 같이 도펀트가 Si이고 막 두께가 200㎚ 정도인 경우 도프량은 약 5×1016(5E16)㎝-3 이상]의 불순물을 도프하면 되지만, 고농도 도프하는 편이 양호한 오믹 접촉이 얻어지기 때문에, 5×1018(5E18)㎝-3 이상의 도프량이 바람직하다.
n형층(Dn)으로서는, 예를 들어 n형의 불순물을 도프한 GaN층을 사용할 수 있다. GaN층 외에, AlN층이나 InN층을 사용해도 된다. 또한, 이들 질화물 반도체의 혼정을 사용해도 된다. n형층(Dn)의 n형의 불순물의 농도는, n＋층(NL)의 n형의 불순물의 농도보다 낮다. n형의 불순물로서는, 예를 들어 Si을 사용하고, 그 농도는, 예를 들어 3×1016(3E16)㎝-3 정도로 할 수 있다. n형층(Dn)의 막 두께는 1000㎚ 정도이다. 단, 내압에 따라, 재료, 불순물 농도, 막 두께 등을 적절히 선택할 수 있다. 또한, n형층(Dn)을 다층 구조로 해도 된다. 그 경우, 불순물을 함유하는 층의 상층이나 하층에 불순물 농도가 상이한 층을 형성한 다층 구조로 해도 된다. 또한, 다층 구조 중에, 의도적으로 불순물을 첨가하고 있지 않은 층을 형성해도 된다. n형의 불순물로서는, Si 외에, S, Se 등을 사용해도 된다. 단, 불순물 농도가 지나치게 높으면, 펀치 스루하기 쉬워져 드레인 내압이 저하될 우려가 있기 때문에, 활성화된 도너 농도가, 5×1017(5E17)㎝-3 이하로 되도록, 불순물 농도를 조정하는 것이 바람직하다.
p형층(Dp)으로서는, 예를 들어 p형의 불순물을 도프한 GaN층을 사용할 수 있다. GaN층 외에, AlN층이나 InN층을 사용해도 된다. 또한, 이들의 질화물 반도체의 혼정을 사용해도 된다. p형의 불순물로서는, 예를 들어 Mg을 사용하고, 그 농도는, 예를 들어 5×1017(5E17)㎝-3 정도로 할 수 있다. p형층(Dp)의 막 두께는 1000㎚ 정도이다. 단, 내압에 따라, 재료, 불순물 농도, 막 두께 등을 적절히 선택할 수 있다. 또한, p형층(Dp)을 다층 구조로 해도 된다. 그 경우, 불순물을 함유하는 층의 상층이나 하층에 불순물 농도가 상이한 층을 형성한 다층 구조로 해도 된다. 또한, 다층 구조 중에, 의도적으로 불순물을 첨가하고 있지 않은 층을 형성해도 된다. p형의 불순물로서는, Mg 외에, 베릴륨(Be), 탄소(C) 등을 사용해도 된다. 단, 불순물 농도가 지나치게 높으면, 펀치 스루하기 쉬워져 드레인 내압이 저하될 우려가 있기 때문에, 활성화된 억셉터 농도가, 5×1017(5E17)㎝-3 이하로 되도록, 불순물 농도를 조정하는 것이 바람직하다. 불순물 농도의 10％ 정도가 활성화된다고 생각된다. 단, 활성화 어닐 조건 등에 의해 활성율은 변동될 수 있기 때문에 필요에 따라 조정해도 된다.
채널 기초층(UC)으로서는, 예를 들어 AlGaN층을 사용할 수 있다. 이 채널 기초층(UC) 중에는, 의도적인 불순물의 도프는 행해지고 있지 않다. AlGaN층의 두께는, 예를 들어 1000㎚, Al의 조성은 5％ 정도이다. 채널 기초층(UC)으로서는, AlGaN층 외에, GaN, AlN, InN 등을 사용할 수 있다. 또한, 이들 질화물 반도체의 혼정을 사용해도 된다. 혼정으로서는, 예를 들어 InAlN층 등을 사용할 수 있다. 반도체 장치의 용도에 따라, 채널 기초층(UC)의 재료나 두께를 적절히 선택할 수 있다. 또한, 본 실시 형태에 있어서는, 논 도프의 채널 기초층(UC)을 사용하였지만, 용도에 따라 적절히 불순물을 도프해도 된다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 사용할 수 있다. n형 불순물로서는, 예를 들어 Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들어 Be, C, Mg 등을 들 수 있다. 단, 고농도 도핑을 실시하면 내압이 저하되어 버리기 때문에, 불순물의 도프량은, 1×1016(1E16)㎝-3 이하가 바람직하다.
이 채널 기초층(UC)을, 생략해도 된다. 단, 전술한 바와 같이, 채널 기초층(UC)에 의해, 노멀리 오프 동작성의 향상을 도모할 수 있다. 본 실시 형태에 있어서는, 에피택셜 성장에 의해, 채널 기초층(UC)의 면내 방향의 격자 상수가, 그 상층의 채널층(CH)이나 장벽층(BA)에 이어진다. 예를 들어, 채널 기초층(UC)보다 상층에, 채널 기초층(AlGaN층)(UC)보다도 격자 상수가 큰 층, 예를 들어 GaN층, InXGa(1-X)N층(0≤X≤1)이나 InAlN층 등이 형성된 경우에는, 상층의 층에 압축 변형이 가해진다. 반대로, 채널 기초층(UC)보다 상층에, 채널 기초층(AlGaN층)(UC)보다도 격자 상수가 작은 층, 예를 들어 고Al 조성비인 InAlN층 등이 형성된 경우에는, 상층의 층에 인장 변형이 가해진다. 이로 인해, 전술한 바와 같이, 노멀리 오프 동작성의 향상을 도모할 수 있다.
채널층(CH)으로서는, 예를 들어 GaN층을 사용할 수 있다. 이 채널층(CH) 중에는, 의도적인 불순물의 도프는 행해지고 있지 않다. 또한, GaN층의 두께는, 예를 들어 80㎚ 정도이다. 채널층(CH)의 재료로서는, GaN 외에, AlN, InN 등을 사용할 수 있다. 또한, 이들 질화물 반도체의 혼정을 사용해도 된다. 반도체 장치의 용도에 따라, 채널층(CH)의 재료나 두께를 적절히 선택할 수 있다. 또한, 본 실시 형태에 있어서는, 논 도프의 채널층(CH)을 사용하였지만, 용도에 따라 적절히 불순물을 도프해도 된다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 사용할 수 있다. n형 불순물로서는, 예를 들어 Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들어 Be, C, Mg 등을 들 수 있다.
단, 채널층(CH)은, 전자가 주행하는 층이기 때문에, 불순물의 도프량이 지나치게 많으면, 쿨롱 산란에 의해 이동도가 저하될 우려가 있다. 따라서, 채널층(CH)에의 불순물의 도프량은, 1×1017(1E17)㎝-3 이하가 바람직하다.
또한, 채널층(CH)은, 채널 기초층(UC)이나 장벽층(BA)보다도 전자 친화력이 큰 질화물 반도체를 사용할 필요가 있다. 상기한 바와 같이 채널 기초층(UC)으로서 AlGaN층을, 채널층(CH)으로서 GaN층을 사용하여, 이들 층의 격자 상수가 상이한 경우에는, 채널층(CH)의 막 두께는 전위가 증가하는 임계 막 두께 이하일 필요가 있다.
장벽층(BA)으로서는, 예를 들어 Al0 .2Ga0 .8N층을 사용할 수 있다. 또한, Al0.2Ga0.8N층의 두께는, 예를 들어 30㎚ 정도이다. 장벽층(BA)의 재료로서는, GaN 외에, AlN, InN 등을 사용할 수 있다. 또한, 이들 질화물 반도체의 혼정을 사용해도 된다. 혼정으로서는, 예를 들어 InAlN층 등을 사용할 수 있다. Al의 조성비 등을 적절히 조정해도 된다. 또한, Al의 조성비가 상이한 막을 적층하고, 다층 구조의 장벽층(BA)을 사용해도 된다. 또한, 장벽층(BA)의 재료로서는, GaN층, AlN층, InN층 등을 사용할 수 있다. 또한, 이들 질화물 반도체의 혼정을 사용해도 된다. 반도체 장치의 용도에 따라, 장벽층(BA)의 재료나 두께 등을 적절히 선택할 수 있다. 또한, 장벽층(BA)으로서는, 논 도프의 층을 사용해도 되고, 용도에 따라 적절히 불순물을 도프해도 된다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 사용할 수 있다. n형 불순물로서는, 예를 들어 Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들어 Be, C, Mg 등을 들 수 있다. 단, 장벽층(BA) 중의 불순물의 도프량이 지나치게 많으면, 후술하는 게이트 전극(GE)의 근방에서, 드레인 전극(DE)의 전위의 영향을 받기 쉬워져, 내압이 저하될 수 있다. 또한, 장벽층(BA) 중의 불순물이, 채널층(CH)에서의 쿨롱 산란의 요인으로 될 수 있기 때문에, 전자의 이동도가 저하될 수 있다. 따라서, 장벽층(BA)에의 불순물의 도프량은, 1×1017(1E17)㎝-3 이하가 바람직하다. 또한, 논 도프의 장벽층(BA)을 사용하는 편이 보다 바람직하다.
또한, 채널층(CH)으로서 GaN층을, 장벽층(BA)으로서, AlGaN층 사용하여, 이들 층의 격자 상수가 상이한 경우에는, 장벽층(BA)의 막 두께는 전위가 증가하는 임계 막 두께 이하일 필요가 있다.
또한, 전술한 바와 같이, 장벽층(BA)으로서는, 채널층(CH)보다도 전자 친화력이 작은 질화물 반도체를 사용할 필요가 있다. 단, 다층 구조의 장벽층(BA)을 사용한 경우에는, 다층 중에, 채널층(CH)보다도 전자 친화력이 큰 층을 포함해도 되고, 적어도 1층 이상이 채널층(CH)보다도 전자 친화력이 작은 층이면 된다.
캡층(CP)으로서는, 예를 들어 GaN층을 사용할 수 있다. GaN층의 두께는, 예를 들어 2㎚ 정도이다. 또한, 캡층(CP)으로서는, GaN 외에, AlN층, InN층 등을 사용할 수 있다. 또한, 이들 질화물 반도체의 혼정(예를 들어, AlGaN, InAlN)을 사용해도 된다. 또한, 캡층(CP)을 생략해도 된다.
또한, 캡층(CP)은, 장벽층(BA)보다도 전자 친화력이 큰 질화물 반도체를 사용할 필요가 있다. 또한, 캡층(CP)으로서는, 논 도프의 층을 사용해도 되고, 용도에 따라 적절히 불순물을 도프해도 된다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 사용할 수 있다. n형 불순물로서는, 예를 들어 Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들어 Be, C, Mg 등을 들 수 있다.
또한, 채널 기초층(UC)으로서 AlGaN층을, 캡층(CP)으로서 GaN층을 사용하여, 이들 층의 격자 상수가 상이한 경우에는, 캡층(CP)의 막 두께는 전위가 증가하는 임계 막 두께 이하일 필요가 있다.
절연막(IF1)으로서는, 예를 들어 질화실리콘막을 사용할 수 있다. 질화실리콘막의 두께는, 예를 들어 100㎚ 정도이다. 또한, 질화실리콘막 이외의 절연막을 사용해도 된다. 또한, 수종류의 절연막의 적층 구조로 해도 된다. 반도체 장치의 용도에 따라, 절연막(IF1)의 재료나 두께를 적절히 선택할 수 있다. 절연막(IF1)으로서는, 하층의 질화물 반도체보다도 밴드 갭이 크고, 전자 친화력이 작은 막이 바람직하다. 이와 같은 조건을 만족시키는 막으로서는, 질화실리콘막(SiN) 외에, 산화실리콘(SiO2)막, 산질화실리콘막, 산탄화실리콘(SiOC)막, 산화알루미늄(Al2O3, 알루미나)막, 산화하프늄(HfO2)막, 산화지르코늄(ZrO2)막 등을 들 수 있다. 또한, 각종 유기막도, 상기 조건을 만족시킨다. 또한, 이들 중에서도, 활성 영역(AC)에 있어서의 전류 붕괴 억제를 위해, 하층의 질화물 반도체와의 계면에 형성되는 계면 준위 밀도가 낮은 막을 선택하는 것이 바람직하다.
게이트 전극(GE)은, 절연막(IF1), 캡층(CP) 및 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 파내진 홈(트렌치, 리세스라고도 함)(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되어 있다.
게이트 절연막(GI)으로서는, 산화알루미늄(Al2O3)막을 사용할 수 있다. 산화알루미늄막의 두께는, 예를 들어 50㎚ 정도이다. 게이트 절연막(GI)으로서는, 산화알루미늄막 이외의 절연막을 사용해도 된다. 또한, 수종류의 절연막의 적층 구조로 해도 된다. 반도체 장치의 용도에 따라, 게이트 절연막(GI)의 재료나 두께를 적절히 선택할 수 있다. 게이트 절연막(GI)으로서는, 하층의 질화물 반도체보다도 밴드 갭이 크고, 전자 친화력이 작은 막이 바람직하다. 이와 같은 조건을 만족시키는 막으로서는, 산화알루미늄막 외에, 산화실리콘(SiO2)막, 질화실리콘막(SiN), 산질화실리콘막(SiON), 산화하프늄(HfO2)막, 산화지르코늄(ZrO2)막 등을 들 수 있다. 이 게이트 절연막(GI)은, 게이트 전극(GE)에 인가할 수 있는 전압이나, 임계값 전압에 영향을 미치기 때문에, 절연 내압, 유전율, 막 두께를 고려하여 설정하는 것이 바람직하다.
게이트 전극(GE)으로서는, 질화티탄(TiN)막을 사용할 수 있다. 질화티탄막의 두께는, 예를 들어 200㎚ 정도이다. 게이트 전극(GE)으로서는, 질화티탄막 이외의 도전성 막을 사용해도 된다. 예를 들어, 붕소(B)나 인(P) 등의 불순물을 도프한 다결정 실리콘 막을 사용해도 된다. 또한, Ti, Al, Ni, Au 등을 포함하는 금속을 사용해도 된다. 또한, Ti, Al, Ni, Au 등을 포함하는 금속과 Si과의 화합물 막(금속 실리사이드막)을 사용해도 된다. 또한, TiN 외에, Al, Ni, Au 등을 포함하는 금속막의 질화물을 사용해도 된다. 또한, 수종류의 도전성 막의 적층 구조로 해도 된다. 반도체 장치의 용도에 따라, 게이트 전극(GE)의 재료나 두께를 적절히 선택할 수 있다.
또한, 게이트 전극(GE)으로서는, 하층의 막[예를 들어, 게이트 절연막(GI)]이나 상층의 막[예를 들어, 층간 절연막(IL1)]과 반응하기 어려운 재료를 선택하는 것이 바람직하다.
게이트 전극(GE) 상에는, 층간 절연막(IL1)이 배치되어 있다. 이 층간 절연막(IL1)은, 관통 구멍(THS, THD) 및 콘택트 홀(C1S, C1D)을 갖는다.
이 층간 절연막(IL1)으로서는, 예를 들어 산화실리콘막을 사용할 수 있다. 산화실리콘막의 두께는, 예를 들어 2000㎚ 정도이다. 또한, 산화실리콘막 이외의 절연막을 사용해도 된다. 또한, 수종류의 절연막의 적층 구조로 해도 된다. 반도체 장치의 용도에 따라, 층간 절연막(IL1)의 재료나 두께를 적절히 선택할 수 있다. 층간 절연막(IL1)으로서는, 하층의 질화물 반도체보다도 밴드 갭이 크고, 전자 친화력이 작은 막이 바람직하다. 또한, 층간 절연막(IL1)으로서는, 접하는 게이트 전극(GE)과 반응하기 어려운 재료를 선택하는 것이 바람직하다. 이와 같은 조건을 만족시키는 막으로서는, 산화실리콘막 외에, 질화실리콘막, 산질화실리콘막, 산화알루미늄(Al2O3)막, 산화하프늄(HfO2)막, 산화지르코늄(ZrO2)막 등을 들 수 있다.
관통 구멍(THS, THD) 및 콘택트 홀(C1S, C1D)을 포함하는 층간 절연막(IL1) 상에는, 도전성 막이 형성되어 있다. 여기서는, TiN막과 Al막의 적층막이 형성되어 있다. 이 적층막 중, 콘택트 홀(C1S, C1D) 상의 적층막은, 소스 전극(SE) 또는 드레인 전극(DE)으로 된다. 한편, 관통 구멍(THS) 내의 적층막은 접속부(VIAS)로 된다. 또한, 관통 구멍(THD) 내의 적층막은 접속부(VIAD)로 된다. 관통 구멍(THD)의 측벽에는, 측벽 절연막(SW)이 형성되어 있다.
소스 전극(SE) 및 드레인 전극(DE)으로서는, TiN막과 그 위의 Al막의 적층막을 사용할 수 있다. TiN막의 두께는, 예를 들어 50㎚ 정도, Al막의 두께는, 예를 들어 1000㎚ 정도이다. 소스 전극(SE) 및 드레인 전극(DE)의 재료로서는, 콘택트 홀(C1S, C1D)의 바닥부의 질화물 반도체층[캡층(CP)]과, 오믹 접촉하는 재료이면 된다. 특히, 콘택트 홀(C1S, C1D)의 바닥부의 질화물 반도체층[캡층(CP)] 또는 이 층보다 하층의 질화물 반도체층 중에, n형 불순물이 도프되어 있는 경우에는, 오믹 접촉하기 쉬워진다. 따라서, 소스 전극(SE) 및 드레인 전극(DE)으로서, 폭넓은 재료군으로부터의 선택이 가능하게 된다. 또한, 소스 전극(SE) 및 드레인 전극(DE)을 구성하는 재료로서는, 접하는 층간 절연막(IL1)과 반응하기 어려운 재료를 선택하는 것이 바람직하다. 소스 전극(SE) 및 드레인 전극(DE)을 구성하는 재료로서는, Ti, Al, Mo(몰리브덴), Nb(니오븀), V(바나듐) 등을 포함하는 금속막을 사용해도 된다. 또한, 이들 금속의 혼합물(합금), 또한, 이들 금속과 Si과의 화합물 막(금속 실리사이드막), 또한, 이들 금속의 질화물 등을 사용할 수 있다. 또한, 이들 재료의 적층막을 사용해도 된다.
접속부(VIAS)로서는, 전술한 소스 전극(SE)과 마찬가지로, TiN막과 그 위의 Al막의 적층막을 사용할 수 있다. TiN막의 두께는, 예를 들어 50㎚ 정도, Al막의 두께는, 예를 들어 1000㎚ 정도이다. 이 접속부(VIAS)는, p형층(Dp) 및 n형층(Dn)을 포함하는 다이오드가 동작하는 경우에는, 애노드 전극으로서 기능한다. 이 접속부(VIAS)를 구성하는 재료로서는, 관통 구멍(THS)의 바닥부의 질화물 반도체층[p형층(Dp)]과, 오믹 접촉하는 재료이면 된다. 접속부(VIAS)를 구성하는 재료로서, Ti, Ni, Pt(백금), Rh(로듐), Pd(팔라듐), Ir(이리듐), Cu(구리), Ag(은) 등을 포함하는 금속막, 이들 금속의 혼합물(합금), 이들 금속과 Si과의 화합물 막(금속 실리사이드막), 또는 이들 금속의 질화물 등을 사용하는 것이 바람직하다. 또한, 이들 재료의 적층막을 사용해도 된다.
또한, 본 실시 형태에 있어서는, 관통 구멍(THS)의 바닥면을, p형층(Dp)의 도중에 배치하고, 관통 구멍(THS)의 내부에 접속부(VIAS)를 배치하고 있지만, 접속부(VIAS)는, p형층(Dp)과 접하도록 배치되어 있으면 된다. 예를 들어, 관통 구멍(THS)의 바닥면을, p형층(Dp)의 상면에 배치하고, 접속부(VIAS)의 바닥부와 p형층(Dp)이 접하도록 구성해도 된다.
접속부(VIAD)로서는, 전술한 드레인 전극(DE)과 마찬가지로, TiN막과 그 위의 Al막의 적층막을 사용할 수 있다. TiN막의 두께는, 예를 들어 50㎚ 정도, Al막의 두께는, 예를 들어 1000㎚ 정도이다. 이 접속부(VIAD)는, n형층(Dn) 및 n형층(Dn)을 포함하는 다이오드가 동작하는 경우에는, 캐소드 전극으로서 기능한다. 이 접속부(VIAD)를 구성하는 재료로서는, 관통 구멍(THD)의 바닥부의 질화물 반도체층[여기서는, n＋층(NL)]과, 오믹 접촉하는 재료이면 된다. 접속부(VIAD)를 구성하는 재료로서, Ti, Al, Mo(몰리브덴), Nb(니오븀), V(바나듐) 등을 포함하는 금속막, 이들 금속의 혼합물(합금), 이들 금속과 Si과의 화합물 막(금속 실리사이드막), 또는 이들 금속의 질화물 등을 사용하는 것이 바람직하다. 또한, 이들 재료의 적층막을 사용해도 된다.
또한, 본 실시 형태에 있어서는, 접속부(VIAD)를, n＋층(NL)과 접하도록 배치하고 있지만, 접속부(VIAD)는, n＋층(NL) 또는 n형층(Dn)과 접하도록 배치되어 있으면 된다. 예를 들어, 관통 구멍(THD)의 바닥면을, n형층(Dn)의 도중에 배치하고, 접속부(VIAD)의 바닥부와 n형층(Dn)이 접하도록 구성해도 된다. 또한, 접속부(VIAD)를, n형층(Dn)의 상면과 접하도록 배치해도 된다. 물론, 접속부(VIAD)를, n＋층(NL)의 상면과 접하도록 배치해도 된다.
또한, n＋층(NL)을 생략한 구성으로 하고, 접속부(VIAD)를 n형층(Dn)과 접속해도 된다. 단, 접속부(VIAD)를, n＋층(NL)과 접하도록 배치함으로써, pn 다이오드를 통해 접속되는 소스 전극(SE)과 드레인 전극(DE)과의 사이의 저항이 작아져, 보다 효과적으로 애벌란시 항복에 의한 소자의 파괴를 방지할 수 있다.
또한, 전술한 바와 같이, 관통 구멍(THD)의 측면에는, 측벽 절연막(SW)이 배치되어 있다. 이 측벽 절연막(SW)으로서는, 예를 들어 질화실리콘막을 사용할 수 있다. 질화실리콘막의 두께는, 예를 들어 100㎚ 정도이다. 또한, 질화실리콘막 이외의 절연막을 사용해도 된다. 또한, 수종류의 절연막의 적층 구조로 해도 된다.
전술한 바와 같이, 소스 패드(SP) 및 드레인 패드(DP)는, 각각, 소스 전극(SE) 및 드레인 전극(DE)과 일체로서 형성되어 있다. 따라서, 소스 패드(SP) 및 드레인 패드(DP)는, 소스 전극(SE) 및 드레인 전극(DE)과 동일한 재료로 구성되어 있다. 이 소스 패드(SP)의 아래에, 상기 접속부(VIAS)가 배치되고(도 3, 도 5), 드레인 패드(DP)의 아래에, 상기 접속부(VIAD)가 배치된다(도 3, 도 6).
보호막(PRO)으로서는, 산질화실리콘(SiON)막 등의 절연막을 사용할 수 있다.
[제법 설명]
계속해서, 도 7∼도 34를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확히 한다. 도 7∼도 34는, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도 또는 평면도이다.
도 7에 도시한 바와 같이, 기판(S) 상에 핵 생성층(NUC) 및 버퍼층(BU)을 순차 형성한다. 기판(S)으로서, 예를 들어 (111)면이 노출되어 있는 실리콘(Si)을 포함하는 반도체 기판을 사용하고, 그 상부에, 핵 생성층(NUC)으로서, 예를 들어 질화알루미늄(AlN)층을, 유기 금속 기상 성장(MOCVD:Metal Organic Chemical Vapor Deposition)법 등을 사용하여, 200㎚ 정도의 막 두께로, 헤테로 에피택셜 성장시킨다.
또한, 기판(S)으로서는, 상기 실리콘 외에, SiC이나 사파이어 등을 포함하는 기판을 사용해도 된다. 또한, 통상 핵 생성층(NUC) 및 이 핵 생성층(NUC) 이후의 질화물 반도체층(III-V족의 화합물 반도체층)은 모두 III족 원소면 성장(즉, 본건의 경우, 갈륨면 성장 또는 알루미늄면 성장)으로 형성된다.
계속해서, 핵 생성층(NUC) 상에 버퍼층(BU)으로서, 질화갈륨(GaN)층과 질화알루미늄(AlN)층의 적층막(AlN/GaN막)을 반복해서 적층한 초격자 구조체를 형성한다. 예를 들어, 20㎚ 정도의 막 두께의 질화갈륨(GaN)층과, 5㎚ 정도의 막 두께의 질화알루미늄(AlN)층을, 교대로 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, 상기 적층막을 40층 형성한다. 이 적층막을 성장시킬 때, 탄소(C)를 도프하면서 성장시켜도 된다. 예를 들어, 적층막 중의 탄소 농도가 1×1019(1E19)㎝-3 정도로 되도록, 탄소를 도프한다.
또한, 버퍼층(BU) 상에 버퍼층(BU)의 일부로서, 예를 들어 AlGaN층을, 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시켜도 된다.
계속해서, 버퍼층(BU) 상에 n＋층(NL)으로서, n형 불순물을 함유하는 질화갈륨층(n＋GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, n형 불순물로서, Si을 사용한다. 예를 들어, Si을 도프하면서 질화갈륨층을 200㎚ 정도 퇴적시킨다. 퇴적막 중의 Si 농도를, 예를 들어 1×1019(1E19)㎝-3 정도로 한다.
계속해서, n＋층(NL) 상에 n형층(Dn)으로서, 예를 들어 n형 불순물을 함유하는 질화갈륨층(n－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, n형 불순물로서, Si을 사용한다. 예를 들어, Si을 도프하면서 질화갈륨층을 1000㎚ 정도 퇴적시킨다. 퇴적막 중의 Si 농도를, 예를 들어 3×1016(3E16)㎝-3 정도로 한다.
계속해서, 버퍼층(BU) 상에 p형층(Dp)으로서, 예를 들어 p형 불순물을 함유하는 질화갈륨층(p－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, p형 불순물로서, 마그네슘(Mg)을 사용한다. 예를 들어, Mg을 도프하면서 질화갈륨층을 1000㎚ 정도 퇴적시킨다. 퇴적막 중의 Mg 농도를, 예를 들어 5×1017(5E17)㎝-3 정도로 한다.
계속해서, p형층(Dp) 상에 채널 기초층(UC)을 형성한다. p형층(Dp) 상에 채널 기초층(UC)으로서, 예를 들어 AlGaN층을, 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 이때, 의도적인 불순물의 도프를 행하지 않고 성장시킨다. 그 두께는, 예를 들어 1000㎚, Al의 조성은 3％ 정도로 한다.
계속해서, 채널 기초층(UC) 상에 채널층(CH)을 형성한다. 예를 들어, 채널 기초층(UC) 상에 질화갈륨층(GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 이때, 의도적인 불순물의 도프를 행하지 않고 성장시킨다. 이 채널층(CH)의 막 두께는, 예를 들어 80㎚ 정도이다.
계속해서, 채널층(CH) 상에 장벽층(BA)으로서, 예를 들어 AlGaN층을, 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, Al의 조성비를 0.2로, Ga의 조성비를, 0.8로 하여, Al0 .2Ga0 .8N층을 30㎚ 정도의 막 두께로 형성한다.
이와 같이 하여, 채널 기초층(UC), 채널층(CH) 및 장벽층(BA)의 적층체가 형성된다. 이 적층체 중, 채널층(CH)과 장벽층(BA)의 계면 근방에는, 2차원 전자 가스(2DEG)가 생성된다.
계속해서, 장벽층(BA) 상에 캡층(CP)을 형성한다. 예를 들어, 장벽층(BA) 상에 질화갈륨층(GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 이때, 의도적인 불순물의 도프를 행하지 않고 성장시킨다. 이 캡층(CP)의 막 두께는, 예를 들어 2㎚ 정도이다.
계속해서, 도 8∼도 11에 도시한 바와 같이, 캡층(CP) 상에 절연막(IF1)으로서, 질화실리콘막을, PECVD(plasma-enhanced chemical vapor deposition)법 등을 사용하여, 예를 들어 100㎚ 정도의 막 두께로 퇴적시킨다.
계속해서, 포토리소그래피 처리에 의해, 소자 분리 영역을 개구하는 포토레지스트막(PR1)을 절연막(IF1) 상에 형성한다. 계속해서, 포토레지스트막(PR1)을 마스크로 하여, 질소 이온을 주입함으로써, 소자 분리 영역(ISO)을 형성한다. 이와 같이, 질소(N)나 붕소(B) 등의 이온종이 주입됨으로써, 결정 상태가 변화되고, 고저항화된다.
예를 들어, 질소 이온을, 절연막(IF1)을 개재하여 채널 기초층(UC), 채널층(CH) 및 장벽층(BA)을 포함하는 적층체 중에, 5×1014(5E14)㎝-2 정도의 밀도로 주입한다. 주입 에너지는, 예를 들어 220keV 정도이다. 또한, 주입의 깊이, 즉, 소자 분리 영역(ISO)의 바닥부는, 채널층(CH)의 바닥면보다 아래에 위치하고, 또한, p형층(Dp)의 바닥면보다 위에 위치하도록, 질소 이온의 주입 조건을 조정한다. 이 소자 분리 영역(ISO)으로 둘러싸인 영역이 활성 영역(AC)으로 된다. 도 11에 도시한 바와 같이, 활성 영역(AC)은, 예를 들어 X 방향으로 긴 변을 갖는 대략 직사각 형상이다. 이 후, 플라즈마 박리 처리 등에 의해 포토레지스트막(PR1)을 제거한다.
계속해서, 도 12∼도 15에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용하여, 절연막(IF1)을 패터닝한다. 예를 들어, 절연막(IF1) 상에 포토레지스트막(도시하지 않음)을 형성하고, 포토리소그래피 처리에 의해, 게이트 전극 형성 영역의 포토레지스트막(도시하지 않음)을 제거한다. 바꿔 말하면, 절연막(IF1) 상에 게이트 전극 형성 영역에 개구부를 갖는 포토레지스트막(도시하지 않음)을 형성한다. 계속해서, 이 포토레지스트막(도시하지 않음)을 마스크로 하여, 절연막(IF1)을 에칭한다. 절연막(IF1)으로서 질화실리콘막을 사용한 경우, 예를 들어 SF6 등의 불소계의 가스를 사용한 드라이 에칭을 행한다. 이 후, 플라즈마 박리 처리 등에 의해 포토레지스트막(도시하지 않음)을 제거한다. 이와 같이 하여, 캡층(CP) 상에 게이트 전극 형성 영역에 개구부를 갖는 절연막(IF1)을 형성한다.
계속해서, 절연막(IF1)을 마스크로 하여, 캡층(CP), 장벽층(BA) 및 채널층(CH)을 드라이 에칭함으로써, 캡층(CP) 및 장벽층(BA)을 관통하여 채널층(CH)의 도중까지 도달하는 홈(T)을 형성한다(도 12). 에칭 가스로서는, 예를 들어 BCl3 등의 염소계의 가스를 사용한다. 이때, 소자 분리 영역(ISO)에, 게이트선(GL)용의 홈(GLT)을 형성한다(도 13).
계속해서, 도 16∼도 19에 도시한 바와 같이, 홈(T) 내를 포함하는 절연막(IF1) 상에 게이트 절연막(GI)을 개재하여 게이트 전극(GE)을 형성한다. 예를 들어, 홈(T) 내를 포함하는 절연막(IF1) 상에 게이트 절연막(GI)으로서, 산화알루미늄막을 ALD(Atomic Layer Deposition)법 등을 사용하여 50㎚ 정도의 막 두께로 퇴적시킨다.
게이트 절연막(GI)으로서, 산화알루미늄막 외에, 산화실리콘막이나, 산화실리콘막보다도 유전율이 높은 고유전율막을 사용해도 된다. 고유전율막으로서, HfO2막(산화하프늄막), 하프늄알루미네이트막, HfON막(하프늄옥시나이트라이드막), HfSiO막(하프늄실리케이트막), HfSiON막(하프늄실리콘옥시나이트라이드막), HfAlO막과 같은 하프늄계 절연막을 사용해도 된다.
계속해서, 예를 들어 게이트 절연막(GI) 상에 도전성 막으로서, 예를 들어 TiN(질화티탄)막을, 스퍼터링법 등을 사용하여 200㎚ 정도의 막 두께로 퇴적시킨다. 계속해서, 포토리소그래피 기술을 사용하여, 게이트 전극 형성 영역에 포토레지스트막(PR2)을 형성하고, 이 포토레지스트막(PR2)을 마스크로 하여, TiN막을 에칭함으로써 게이트 전극(GE)을 형성한다. 이 에칭 시에, TiN막의 하층의 산화알루미늄막을 에칭해도 된다. 예를 들어, TiN막의 가공 시에는, Cl2 등의 염소계의 가스를 사용한 드라이 에칭이 행해지고, 산화알루미늄막의 가공 시에는, BCl3 등의 염소계의 가스를 사용한 드라이 에칭이 행해진다.
또한, 이 에칭 시에, 게이트 전극(GE)을, 일방향[도 16 중에서는 우측, 드레인 전극(DE)측]으로 돌출된 형상으로 패터닝해도 된다. 이 돌출부는, 필드 플레이트 전극부라고 불린다. 이 필드 플레이트 전극부는, 드레인 전극(DE)측의 홈(T)의 단부로부터 드레인 전극(DE)측으로 연장되는 게이트 전극(GE)의 일부의 영역이다.
계속해서, 도 20∼도 22에 도시한 바와 같이, 게이트 전극(GE) 상을 포함하는 절연막(IF1) 상에 층간 절연막(IL1)으로서, 예를 들어 산화실리콘막을 PECVD법 등을 사용하여 2000㎚ 정도 퇴적시킨다.
계속해서, 도 23∼도 26에 도시한 바와 같이, 포토리소그래피 기술 및 에칭 기술을 사용하여, 층간 절연막(IL1) 및 절연막(IF1) 중에, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS, THD)을 형성한다. 콘택트 홀(C1S, C1D)은, 소스 전극 접속 영역 및 드레인 전극 접속 영역에 각각 형성된다. 또한, 관통 구멍(THS)은, 소스 패드 형성 영역에 형성된다. 또한, 관통 구멍(THD)은, 드레인 패드 형성 영역에 형성된다.
예를 들어, 층간 절연막(IL1) 상에 소스 전극 접속 영역 및 드레인 전극 접속 영역에 각각 개구부를 갖는 제1 포토레지스트막을 형성한다. 계속해서, 이 제1 포토레지스트막을 마스크로 하여, 층간 절연막(IL1) 및 절연막(IF1)을 에칭함으로써, 콘택트 홀(C1S, C1D)을 형성한다(도 23).
층간 절연막(IL1)으로서 산화실리콘막을 사용하고, 절연막(IF1)으로서 질화실리콘막을 사용한 경우에는, 이들 막의 에칭 시에는, 예를 들어 SF6 등의 불소계의 가스를 사용한 드라이 에칭을 행한다.
계속해서, 제1 포토레지스트막을 제거한 후, 콘택트 홀(C1S, C1D) 내를 덮고, 관통 구멍(THS)의 형성 영역에 개구부를 갖는 제2 포토레지스트막을, 층간 절연막(IL1) 상에 형성한다. 계속해서, 이 제2 포토레지스트막을 마스크로 하여, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO), 채널 기초층(UC) 및 p형층(Dp)의 일부를 에칭함으로써, 관통 구멍(THS)을 형성한다. 바꿔 말하면, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO) 및 채널 기초층(UC)을 관통하여 p형층(Dp)의 도중까지 도달하는 관통 구멍(THS)을 형성한다(도 24).
계속해서, 제2 포토레지스트막을 제거한 후, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS) 내를 덮고, 관통 구멍(THD)의 형성 영역에 개구부를 갖는 제3 포토레지스트막을, 층간 절연막(IL1) 상에 형성한다. 계속해서, 이 제3 포토레지스트막을 마스크로 하여, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO), 채널 기초층(UC), p형층(Dp), n형층(Dn) 및 n＋층(NL)의 일부를 에칭함으로써, 관통 구멍(THD)을 형성한다. 바꿔 말하면, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO), 채널 기초층(UC) 및 p형층(Dp)을 관통하여 n형층(Dn)의 도중까지 도달하는 관통 구멍(THD)을 형성한다(도 25).
층간 절연막(IL1)으로서 산화실리콘막을 사용하고, 절연막(IF1)으로서 질화실리콘막을 사용한 경우에는, 먼저, 예를 들어 SF6 등의 불소계의 가스를 사용한 드라이 에칭에 의해, 이들 막을 제거한다. 계속해서, 관통 구멍(THS)의 형성 시에는, 또한, 소자 분리 영역(ISO), 채널 기초층(AlGaN층)(UC) 및 p형층(Dp)의 도중까지를, 예를 들어 BCl3 등의 염소계의 가스를 사용한 드라이 에칭에 의해 제거한다. 또한, 관통 구멍(THD)의 형성 시에는, 또한, 소자 분리 영역(ISO), 채널 기초층(AlGaN층)(UC), p형층(Dp) 및 n형층(Dn)의 도중까지를, 예를 들어 BCl3 등의 염소계의 가스를 사용한 드라이 에칭에 의해 제거한다.
또한, 콘택트 홀(C1S, C1D)과 관통 구멍(THS, THD)의 형성 순서는, 상기한 것으로 한정되는 것은 아니고, 관통 구멍(THD)을 형성한 후에, 관통 구멍(THS)을 형성하고, 또한, 콘택트 홀(C1S, C1D)을 형성해도 된다. 또한, 관통 구멍(THS)의 형성 영역, 관통 구멍(THD)의 형성 영역, 소스 전극 접속 영역 및 드레인 전극 접속 영역의 층간 절연막(IL1)을 제거한 후, 관통 구멍(THS) 및 관통 구멍(THD)을 순차 형성하고, 또한, 소스 전극 접속 영역 및 드레인 전극 접속 영역의 절연막(IF1)을 제거해도 된다. 이와 같이, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS, THD)의 형성 공정에 대해서는, 다양한 공정을 취할 수 있다.
상기 공정에서 형성된 콘택트 홀(C1S, C1D)의 바닥면으로부터는 캡층(CP)이 노출되고, 관통 구멍(THS)의 바닥면으로부터는 p형층(Dp)이 노출되고, 관통 구멍(THD)의 바닥면으로부터는 n＋층(NL)이 노출된다. 콘택트 홀(C1S, C1D)의 평면 형상은, 예를 들어 8㎛×1000㎛ 정도이다. 또한, 관통 구멍(THS, THD)의 평면 형상은, 예를 들어 8㎛×1000㎛ 정도이다.
계속해서, 도 27에 도시한 바와 같이, 관통 구멍(THD)의 측벽에 측벽 절연막(SW)을 형성한다. 또한, 도 28∼도 30은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도로, 측벽 절연막(SW)의 형성 공정을 모식적으로 도시하는 단면도이다. 도 28에 도시한 바와 같이, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS, THD)이 형성된 상태의 기판(S)을 준비하고, 도 29에 도시한 바와 같이, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS) 상을 마스크막(M)으로 덮는다. 마스크막(M)으로서는, 예를 들어 산화실리콘막(SiO2막)을 사용할 수 있다. 이에 의해, 관통 구멍(THD)만이 노출된 상태로 된다. 계속해서, 관통 구멍(THD)의 측벽, 바닥면, 마스크막(M) 상 및 층간 절연막(IL1) 상에 절연막(IF2)을 형성한다. 절연막(IF2)으로서는, 예를 들어 막 두께 100㎚ 정도의 질화실리콘막을 사용할 수 있다. 계속해서, 도 30에 도시한 바와 같이, 절연막(IF2)을 에치 백한다. 이 에치 백 공정에서는, 절연막(IF2)을 그 표면으로부터 소정의 막 두께분만 이방적인 드라이 에칭에 의해 제거한다. 이 공정에 의해, 관통 구멍(THD)의 측벽부에, 절연막(IF2)을 사이드 월 형상(측벽 막 형상)으로 잔존시켜, 측벽 절연막(SW)으로 할 수 있다. 또한, 관통 구멍(THD)의 바닥면의 중앙부로부터는 n＋층(NL)이 노출되어 있다. 이 후, 마스크막(M)을 에칭에 의해 제거한다.
계속해서, 도 31∼도 34에 도시한 바와 같이, 게이트 전극(GE)의 양측의 캡층(CP) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 또한, 소스 전극(SE)과 접속되는 소스 패드(SP)를 형성하고, 드레인 전극(DE)과 접속되는 드레인 패드(DP)를 형성한다.
예를 들어, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS, THD) 내를 포함하는 층간 절연막(IL1) 상에 도전성 막을 형성한다. 예를 들어, 도전성 막으로서, 질화티탄(TiN)막과, 그 상부의 알루미늄(Al)막을 포함하는 적층막(Al/TiN)을 스퍼터링법 등을 사용하여 형성한다. 질화티탄막은, 예를 들어 50㎚ 정도의 막 두께이며, 알루미늄막은, 예를 들어 1000㎚ 정도의 막 두께이다.
계속해서, 포토리소그래피 기술을 사용하여, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP)의 형성 영역에 포토레지스트막(도시하지 않음)을 형성하고, 이 포토레지스트막(도시하지 않음)을 마스크로 하여, 도전성 막(Al/TiN)을 에칭한다. 예를 들어, BCl3 등의 염소계의 가스를 사용한 드라이 에칭을 실시한다. 이 공정에 의해, 관통 구멍(THS)에 도전성 막이 매립된 접속부(VIAS)가 형성되고, 또한, 관통 구멍(THD)에 도전성 막이 매립된 접속부(VIAD)가 형성되고, 또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP)가 형성된다. 소스 전극(SE) 및 드레인 전극(DE)의 평면 형상은, 도 34에 도시한 바와 같이, Y 방향으로 긴 변을 갖는 직사각 형상(라인 형상)이다. 소스 전극(SE)의 X 방향의 폭은 30㎛ 정도이고, 드레인 전극(DE)의 X 방향의 폭은 10㎛ 정도이다. 또한, 소스 패드(SP) 및 드레인 패드(DP)의 평면 형상은, 도 34에 도시한 바와 같이, X 방향으로 긴 변을 갖는 직사각 형상(라인 형상)이다. 소스 패드(SP)는, 복수의 소스 전극(SE)을 접속하도록 배치되고, 드레인 패드(DP)는, 복수의 드레인 전극(DE)을 접속하도록 배치된다.
그리고, 소스 패드(SP)의 아래에는, 접속부(VIAS)[관통 구멍(THS)]가 위치하고, 소스 패드(SP)와 p형층(Dp)은, 접속부(VIAS)를 통해 전기적으로 접속된다(도 32). 또한, 드레인 패드(DP)의 아래에는, 접속부(VIAD)[관통 구멍(THD)]가 위치하고, 드레인 패드(DP)와 n형층(Dn)은, 접속부(VIAD) 및 n＋층(NL)을 통해 전기적으로 접속된다(도 33).
계속해서, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 상을 포함하는 층간 절연막(IL1) 상에 보호막(절연막, 커버막, 표면 보호막이라고도 함)(PRO)을 형성한다. 예를 들어, 층간 절연막(IL1) 상에 보호막(PRO)으로서, 예를 들어 산질화실리콘(SiON)막을, CVD법 등을 사용하여 퇴적한다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시 형태의 반도체 장치를 제조해도 된다.
이와 같이, 본 실시 형태에 의하면, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치하고, n형층(Dn)을 드레인 전극(캐소드 전극)(DE)과 접속하고, p형층(Dp)을 소스 전극(애노드 전극)(SE)과 접속하였으므로, 소스 전극(SE)측으로 플러스의 전압이 인가된 경우에, pn 다이오드의 순방향 전류가 흐른다. 이에 의해, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다.
또한, GaN 등의 질화물 반도체를 사용한 소자의 동작에 있어서는, 전술한 바와 같이, 전자만이 전도 캐리어로서 작용한다. 그러나, 드레인 전극(DE)에 설계값 이상의 고전압이 인가되면, 게이트 전극-드레인 전극간의 전계가 증가하고, 게이트 전극 단부나 드레인 전극 단부에서 애벌란시 항복이 일어나기 쉽다. 이와 같은 애벌란시 항복이 일어나면 소자의 내부에 있어서 홀이 발생한다. 그러나, GaN 등의 질화물 반도체에 있어서의 홀의 유효 질량은 크고(예를 들어, GaN의 경우, 약 0.8), 헤테로 접합에 있어서의 가전자대 불연속량이 크기 때문에, 일단 발생한 홀이 게이트 전극 등으로부터 빠져나가기 어렵고, 축적되기 쉽다. 이와 같은 홀의 축적에 의해, 더욱 전계가 강해짐으로써, 어밸런치 전류가 증가하고, 마지막으로는 소자가 파괴되어 버린다.
이에 대해, 본 실시 형태에 있어서는, 전술한 바와 같이, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치하고, 예를 들어 소자부의 애벌란시 항복 전압의 설계값(예를 들어, 750V 정도)보다 낮은 전압(예를 들어, 600V 정도)으로 pn 다이오드의 pn 접합부를 애벌란시 항복시킴으로써(단, pn 접합부는 파괴되지 않음) 소자의 파괴를 방지할 수 있다.
또한, 소자의 내부에 n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 형성함으로써, 소자에 외적 부가하는 보호 다이오드를 생략할 수 있다. 또한, 소자와 pn 다이오드를 겹치도록 배치함으로써, 소자와 pn 다이오드를 평면적으로 나란히 배치하는 경우와 비교하여, 장치 면적의 축소화나 소자의 고집적화를 도모할 수 있다.
또한, 소자의 내부에 질화물 반도체를 포함하는 pn 다이오드를 설치함으로써, 소자의 내부에 Si을 포함하는 pn 다이오드를 설치하는 경우와 비교하여, 고온(예를 들어, 300℃∼500℃ 정도)에서의 동작이 가능하게 된다. 즉, Si의 에너지 밴드 갭(1.1eV)은, 좁기 때문에, 200℃ 이상의 온도하에서는 프리 캐리어가 발생하고, 다이오드 동작을 할 수 없게 된다. 이에 대해, 질화물 반도체, 예를 들어 GaN에서는, 에너지 밴드 갭이 3.4eV로 크고, 고온(예를 들어, 200℃ 이상)에 있어서도, 소자 동작 및 pn 다이오드 동작이 가능하게 된다.
또한, 본 실시 형태에 있어서는, 관통 구멍(THS) 내의 접속부(VIAS)를, 전자가 전도하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내이며, 소스 패드(SP)의 형성 영역 아래에 배치하였으므로, 반도체 소자의 미세화나 고집적화를 도모할 수 있다. 또한, 관통 구멍(THD) 내의 접속부(VIAD)를, 전자가 전도하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내이며, 드레인 패드(DP)의 형성 영역 아래에 배치하였으므로, 반도체 소자의 미세화나 고집적화를 도모할 수 있다. 또한, 전자가 전도할 수 있는 활성 영역(AC)을 크게 확보할 수 있기 때문에, 단위 면적당의 온 저항을 저감시킬 수 있다.
(제2 실시 형태)
제1 실시 형태에 있어서는, 소자 분리 영역[ISO(ISOS)]에 접속부(VIAS)를 설치하였지만, 활성 영역(AC)에 접속부(VIAS)를 설치해도 된다. 예를 들어, 본 실시 형태에 있어서는, 소스 전극(SE)의 아래에 접속부(VIAS)를 설치한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 35는, 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도이다. 본 실시 형태의 반도체 장치(반도체 소자)는 질화물 반도체를 사용한 MIS형의 전계 효과 트랜지스터이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT)형의 파워 트랜지스터로서 사용할 수 있다. 본 실시 형태의 반도체 장치는, 소위 리세스 게이트형의 반도체 장치이다.
본 실시 형태의 반도체 장치에 있어서는, 제1 실시 형태와 마찬가지로, 기판(S) 상에 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성되어 있다. 핵 생성층(NUC)은, 질화물 반도체층을 포함한다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 또는 복수층의 질화물 반도체층을 포함한다. 여기서는, 복수층의 질화물 반도체층을 포함하는 초격자 구조체를 사용하고 있다. n＋층(NL)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. n형층(Dn)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함하고, n형의 불순물의 농도가 n＋층(NL)보다 낮은 층이다. p형층(Dp)은, 질화물 반도체에 대해 p형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. 채널 기초층(UC)은, 상층의 평면 방향의 격자 상수를 정하는 층이며, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 작은 층은 인장 변형을 받고, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 큰 층은 압축 변형을 받는 것으로 한다. 채널층(CH)은, 채널 기초층(UC)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다. 장벽층(BA)은, 채널층(CH)보다도 전자 친화력이 작은 질화물 반도체층을 포함한다. 장벽층(BA) 상에는, 절연막(도시하지 않음)이 형성되어 있다. 또한, 절연막(보호막)과 장벽층(BA)과의 사이에, 캡층을 형성해도 된다. 캡층은, 장벽층(BA)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다.
본 실시 형태의 MISFET은, 제1 실시 형태와 마찬가지로, 채널층(CH)의 상방에, 게이트 절연막(GI)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 MISFET은, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되어 있다. 또한, 게이트 전극(GE)은, 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)의 내부에 게이트 절연막(GI)을 개재하여 형성되어 있다.
여기서, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)이 배치되어 있다. 그리고, n형층(Dn)은 접속부(VIAD)를 통해 드레인 전극(캐소드 전극)(DE)과 접속되고, p형층(Dp)은 접속부(VIAS)를 통해 소스 전극(애노드 전극)(SE)과 접속되어 있다. 또한, n형층(Dn)의 아래에는 n＋층(NL)이 배치되고, n형층(Dn)과 드레인 전극(캐소드 전극)(DE)은, 이 n＋층(NL)을 통해서도 접속되는 것으로 된다. 이와 같이, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치함으로써, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다.
도 36∼도 38을 참조하면서, 제2 실시 형태의 반도체 장치를 더 설명한다. 도 36은 본 실시 형태의 반도체 장치의 구성을 도시하는 평면도이다. 도 37 및 도 38은 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 37은 도 36의 A-A 단면에 대응하고, 도 38은 도 36의 C-C 단면에 대응한다. 또한, 접속부(VIAS)의 형성 위치 이외의 구성은, 제1 실시 형태의 경우와 마찬가지이기 때문에, 제1 실시 형태와 동일한 구성에 대해서는 그 상세한 설명을 생략한다.
도 36에 도시한 바와 같이, 복수의 라인 형상의 드레인 전극(DE)이, X 방향으로 일정한 간격을 두고 배치되고, 또한, 복수의 라인 형상의 소스 전극(SE)이, X 방향으로 일정한 간격을 두고 배치되어 있다. 그리고, 제1 실시 형태의 경우와 마찬가지로, 복수의 소스 전극(SE)의 각각과, 복수의 드레인 전극(DE)의 각각은, X 방향을 따라 번갈아 배치되어 있다.
제1 실시 형태의 경우와 마찬가지로, 드레인 전극(DE)의 아래에는, 드레인 전극(DE)과 캡층(CP)의 접속부로 되는 콘택트 홀(C1D)이 배치되어 있다. 또한, 소자 분리 영역(ISOD)에 있어서, 소자 분리 영역(ISOD)을 관통하고, 그 하방의 n＋층(NL)까지 도달하는 접속부(비아라고도 함)(VIAD)를 설치하고, 이 접속부(VIAD)를 드레인 전극(DE)과 전기적으로 접속하고 있다(도 38). 접속부(VIAD)의 측벽부에는, 접속부(VIAD)와 p형층(Dp)의 전기적 접속을 방지하기 위해, 측벽 절연막(SW)이 형성되어 있다. 소스 전극(SE)의 아래에는, 소스 전극(SE)과 p형층(Dp)을 전기적으로 접속하는 접속부(VIAS)가 배치되어 있다(도 37). 이 접속부(VIAS)는, 관통 구멍(THS)의 내부에 배치되고, 그 평면 형상은, Y 방향으로 긴 변을 갖는 직사각 형상이다. 따라서, 접속부(VIAS)는 소스 전극(SE)과 전기적으로 접속된다.
그리고, 드레인 전극(DE) 아래의 콘택트 홀(C1D)과 소스 전극(SE) 아래의 관통 구멍(THS)과의 사이에는, 게이트 전극(GE)이 배치되어 있다. 게이트 전극(GE)은, 제1 실시 형태의 경우와 마찬가지로, Y 방향으로 긴 변을 갖는 직사각 형상이다. 1개의 소스 전극(SE)의 하방에는, 2개(한 쌍)의 게이트 전극(GE)이 배치되어 있다. 이 2개의 게이트 전극(GE)은, 소스 전극(SE) 아래의 관통 구멍(THS)의 양측에 배치되어 있다. 이와 같이, 복수의 소스 전극(SE)에 대응하여, 2개의 게이트 전극(GE)이 반복해서 배치되어 있다.
제1 실시 형태와 마찬가지로, 복수의 드레인 전극(DE)은, 드레인 패드(DP)에 의해 접속되고, 복수의 소스 전극(SE)은, 소스 패드(SP)에 의해 접속된다. 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 함)(PRO)이 배치되어 있다.
기판(S), 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
또한, 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(IL1) 및 보호막(PRO)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIAS, VIAD)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
이와 같이, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치하였으므로, 제1 실시 형태에서 상세하게 설명한 바와 같이, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다. 또한, 소자와 pn 다이오드를 겹치도록 배치함으로써, 장치 면적의 축소화나 소자의 고집적화를 도모할 수 있다. 또한, 소자의 내부에 질화물 반도체를 포함하는 pn 다이오드를 설치함으로써, 고온(예를 들어, 200℃ 이상)에서의 동작이 가능하게 된다. 또한, 접속부(VIAD)를, 전자가 전도하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내에 배치함으로써, 반도체 소자의 미세화나 고집적화를 도모할 수 있다. 또한, 단위 면적당의 온 저항을 저감시킬 수 있다.
[제법 설명]
계속해서, 도 39∼도 44를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확히 한다. 도 39∼도 44는 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 39에 도시한 바와 같이, 기판(S) 상에 핵 생성층(NUC) 및 버퍼층(BU)을 순차 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다.
계속해서, 버퍼층(BU) 상에 n＋층(NL)으로서, n형 불순물을 함유하는 질화갈륨층(n＋GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, n형 불순물로서, Si을 사용한다. 예를 들어, Si을 도프하면서 질화갈륨층을 200㎚ 정도 퇴적시킨다. 퇴적막 중의 Si 농도를, 예를 들어 1×1019(1E19)㎝-3 정도로 한다.
계속해서, n＋층(NL) 상에 n형층(Dn)으로서, 예를 들어 n형 불순물을 함유하는 질화갈륨층(n－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, n형 불순물로서, Si을 사용한다. 예를 들어, Si을 도프하면서 질화갈륨층을 1000㎚ 정도 퇴적시킨다. 퇴적막 중의 Si 농도를, 예를 들어 3×1016(3E16)㎝-3 정도로 한다.
계속해서, 버퍼층(BU) 상에 p형층(Dp)으로서, 예를 들어 p형 불순물을 함유하는 질화갈륨층(p－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, p형 불순물로서, 마그네슘(Mg)을 사용한다. 예를 들어, Mg을 도프하면서 질화갈륨층을 1000㎚ 정도 퇴적시킨다. 퇴적막 중의 Mg 농도를, 예를 들어 5×1017(5E17)㎝-3 정도로 한다.
계속해서, p형층(Dp) 상에 채널 기초층(UC), 채널층(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)을 순차 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다. 계속해서, 제1 실시 형태와 마찬가지로 하여, 소자 분리 영역(ISO)을 형성한다.
계속해서, 도 40에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 하여, 절연막(IF1)의 게이트 전극 형성 영역에 개구부를 형성하고, 절연막(IF1)을 마스크로 하여, 캡층(CP), 장벽층(BA) 및 채널층(CH)을 드라이 에칭함으로써, 캡층(CP), 장벽층(BA)을 관통하여 채널층(CH)의 도중까지 도달하는 홈(T)을 형성한다. 또한, 이때, 제1 실시 형태와 마찬가지로, 소자 분리 영역(ISO)에, 게이트선(GL)용의 홈(GLT)을 형성한다(도 13 참조).
계속해서, 도 41에 도시한 바와 같이, 홈(T) 내를 포함하는 절연막(IF1) 상에 게이트 절연막(GI)을 개재하여 게이트 전극(GE)을 형성한다. 게이트 절연막(GI) 및 게이트 전극(GE)은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다.
계속해서, 도 42에 도시한 바와 같이, 게이트 전극(GE) 상을 포함하는 절연막(IF1) 상에 층간 절연막(IL1)을, 제1 실시 형태와 마찬가지로 하여 형성한다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용하여, 층간 절연막(IL1) 및 절연막(IF1) 중에, 콘택트 홀(C1S, C1D)을 형성한다. 계속해서, 도 43에 도시한 바와 같이, 관통 구멍(THS)을 형성한다. 계속해서, 도시는 생략하지만, 제1 실시 형태와 마찬가지로 하여 관통 구멍(THD)을 형성한다(도 25 참조).
예를 들어, 층간 절연막(IL1) 상에 소스 전극 접속 영역 및 드레인 전극 접속 영역에 각각 개구부를 갖는 제1 포토레지스트막을 형성한다. 계속해서, 이 제1 포토레지스트막을 마스크로 하여, 층간 절연막(IL1) 및 절연막(IF1)을 에칭함으로써, 콘택트 홀(C1S, C1D)을 형성한다.
계속해서, 제1 포토레지스트막을 제거한 후, 콘택트 홀(C1D) 내를 덮고, 콘택트 홀(C1S)에 개구부를 갖는 제2 포토레지스트막을, 층간 절연막(IL1) 상에 형성한다. 계속해서, 이 제2 포토레지스트막을 마스크로 하여, 캡층(CP), 장벽층(BA), 채널층(CH), 채널 기초층(UC) 및 p형층(Dp)의 일부를 에칭함으로써, 관통 구멍(THS)을 형성한다.
계속해서, 제2 포토레지스트막을 제거한 후, 콘택트 홀(C1D) 및 관통 구멍(THS) 내를 덮고, 관통 구멍(THD)의 형성 영역에 개구부를 갖는 제3 포토레지스트막을, 층간 절연막(IL1) 상에 형성한다. 계속해서, 이 제3 포토레지스트막을 마스크로 하여, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO), 채널 기초층(UC), p형층(Dp), n형층(Dn) 및 n＋층(NL)의 일부를 에칭함으로써, 관통 구멍(THD, 도 25 참조)을 형성한다. 바꿔 말하면, 층간 절연막(IL1), 절연막(IF1), 소자 분리 영역(ISO), 채널 기초층(UC), p형층(Dp) 및 n형층(Dn)을 관통하여 n＋층(NL)의 도중까지 도달하는 관통 구멍(THD)을 형성한다. 콘택트 홀(C1D), 관통 구멍(THS) 및 관통 구멍(THD)을 형성할 때의 에칭 조건에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있다. 또한, 콘택트 홀(C1D) 및 관통 구멍(THS) 등의 형성 순서는, 상기한 것으로 한정되는 것은 아니고, 다양한 공정을 취할 수 있다. 계속해서, 제1 실시 형태와 마찬가지로 하여, 관통 구멍(THD)의 측벽에 측벽 절연막(SW)을 형성한다(도 27 참조).
계속해서, 도 44에 도시한 바와 같이, 콘택트 홀(C1D) 및 관통 구멍(THS, THD) 내를 포함하는 층간 절연막(IL1) 상에 도전성 막을 형성함으로써, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 전극(DE) 및 접속부(VIAS, VIAD)를 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다.
계속해서, 제1 실시 형태와 마찬가지로, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 상을 포함하는 층간 절연막(IL1) 상에 보호막(PRO)을 형성한다(도 37, 도 38).
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시 형태의 반도체 장치를 제조해도 된다.
또한, 본 실시 형태에 있어서는, 접속부(VIAS, VIAD) 중, 접속부(VIAS)만을 활성 영역(AC)에 설치하였지만, 접속부(VIAD)도 활성 영역(AC)에 설치해도 된다. 예를 들어, 콘택트 홀(C1D)의 아래에 관통 구멍(THD)을 형성하고, 그 내부에 접속부(VIAD)를 배치해도 된다. 단, 전술한 바와 같이, 접속부(VIAD)와 p형층(Dp)과의 전기적 접속을 방지하기 위해, 관통 구멍(THD)의 측벽에는 측벽 절연막(SW)이 형성되기 때문에, 접속부(VIAD)를 활성 영역(AC)에 배치하는 경우에는, 드레인 전극(DE)의 폭을 크게 할 필요가 있다. 또한, 드레인 전극 아래의 2차원 전자 가스가 존재하고 있기 때문에, 횡방향 드레인 내압의 대부분을 측벽 절연막만으로 보충할 필요가 있어, 측벽 절연막을 두껍게 할 필요가 있는 점에서, 드레인 전극(DE)의 폭을 더욱 크게 할 필요가 있다. 따라서, 활성 영역(AC)을 크게 확보하기 위해서는, 접속부(VIAD)는, 소자 분리 영역(ISO)에 배치하는 것이 바람직하다. 일례로서, 드레인 전극(DE)에 600V의 전위가 인가되는 경우, 측벽 절연막(SW)에 600V의 내압이 필요해지고, 막 두께와 마진의 합을, 1.2㎛로 하면, 양측에서 2.4㎛분의 폭이 커진다.
(제3 실시 형태)
제1 실시 형태 및 제2 실시 형태에 있어서는, 리세스 게이트형의 반도체 장치를 예시하였지만, 다른 구성의 반도체 장치로 해도 된다. 예를 들어, 본 실시 형태와 같이, 게이트 전극의 아래에 게이트 접합층을 배치한 접합 게이트형의 트랜지스터를 사용해도 된다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 45는 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도이다. 본 실시 형태의 반도체 장치(반도체 소자)는 질화물 반도체를 사용한 트랜지스터이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT)형의 파워 트랜지스터로서 사용할 수 있다.
본 실시 형태의 반도체 장치에 있어서는, 제1 실시 형태와 마찬가지로, 기판(S) 상에 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성되어 있다. 핵 생성층(NUC)은, 질화물 반도체층을 포함한다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 또는 복수층의 질화물 반도체층을 포함한다. 여기서는, 복수층의 질화물 반도체층을 포함하는 초격자 구조체를 사용하고 있다. n＋층(NL)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. n형층(Dn)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함하고, n형의 불순물의 농도가 n＋층(NL)보다 낮은 층이다. p형층(Dp)은, 질화물 반도체에 대해 p형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. 채널 기초층(UC)은, 상층의 평면 방향의 격자 상수를 정하는 층이며, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 작은 층은 인장 변형을 받고, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 큰 층은 압축 변형을 받는 것으로 한다. 채널층(CH)은, 채널 기초층(UC)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다. 장벽층(BA)은, 채널층(CH)보다도 전자 친화력이 작은 질화물 반도체층을 포함한다.
본 실시 형태의 반도체 소자는, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 반도체 소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되어 있다. 이 게이트 접합층(JL)은, 장벽층(BA)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다. 또한, 게이트 접합층(JL)과 게이트 전극(GE)은, 쇼트키 접속하고 있는 것이 바람직하다.
채널층(CH)과 장벽층(BA)의 계면 근방의 채널층(CH)측에, 2차원 전자 가스(2DEG)가 생성되지만, 게이트 접합층(JL)의 아래에 있어서는, 억셉터 이온화에 의한 부전하에 의해, 채널층(CH)의 전도대가 끌어올려져 있기 때문에, 2차원 전자 가스(2DEG)가 형성되지 않는다. 이로 인해, 본 실시 형태의 반도체 장치에 있어서는, 게이트 전극(GE)에 플러스의 전위(임계값 전위)가 인가되어 있지 않은 상태에 있어서 오프 상태를 유지할 수 있고, 게이트 전극(GE)에 플러스의 전위(임계값 전위)를 인가한 상태에 있어서 온 상태를 유지할 수 있다. 이와 같이, 노멀리 오프 동작을 행할 수 있다.
여기서, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치하고, n형층(Dn)을 접속부(VIAD)를 통해 드레인 전극(캐소드 전극)(DE)과 접속하고, p형층(Dp)을 접속부(VIAS)를 통해 소스 전극(애노드 전극)(SE)과 접속하고 있다. 또한, n형층(Dn)의 아래에는 n＋층(NL)이 배치되고, n형층(Dn)과 드레인 전극(캐소드 전극)(DE)은, 이 n＋층(NL)을 통해서도 접속되는 것으로 된다. 이와 같이, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치함으로써, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다.
도 46∼도 53은 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 46∼도 53 중, 최종 공정을 도시하는 단면도인 도 51∼도 53을 참조하면서, 본 실시 형태의 반도체 장치를 더 설명한다. 또한, 본 실시 형태의 반도체 장치의 평면도는, 홈(T, GLT) 이외에는, 제1 실시 형태의 경우(도 3)와 마찬가지이다. 예를 들어, 도 51은 도 3의 A-A 단면부에 대응하고, 도 52는 도 3의 B-B 단면부에 대응하고, 도 53은 도 3의 C-C 단면부에 대응한다. 또한, 본 실시 형태에 있어서는, 게이트 전극부 이외의 구성은, 제1 실시 형태의 경우와 마찬가지이기 때문에, 제1 실시 형태와 동일한 구성에 대해서는 그 상세한 설명을 생략한다.
도 51∼도 53에 도시한 바와 같이, 본 실시 형태의 반도체 장치에 있어서는, 기판(S) 상에 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성되어 있다. 그리고, 본 실시 형태의 반도체 소자는, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 반도체 소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되어 있다. 드레인 전극(DE)의 아래에는, 드레인 전극(DE)과 장벽층(BA)의 접속부로 되는 콘택트 홀(C1D)이 배치되어 있다. 소스 전극(SE)의 아래에는, 소스 전극(SE)과 장벽층(BA)의 접속부로 되는 콘택트 홀(C1S)이 배치되어 있다. 또한, 드레인 전극(DE)은, 드레인 패드(DP)와 접속되고, 소스 전극(SE)은, 소스 패드(SP)와 접속된다. 또한, 게이트 전극(GE)은, 게이트선(GL)과 접속된다(도 3 참조).
여기서, 상기 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)은, 주로, 소자 분리 영역(ISO)으로 둘러싸인 활성 영역(AC) 상에 배치되어 있다. 한편, 드레인 패드(DP), 게이트선(GL) 및 소스 패드(SP)는, 소자 분리 영역(ISO) 상에 배치되어 있다(도 3 참조).
여기서, 본 실시 형태에 있어서는, 소자 분리 영역(ISO)에 있어서, 소자 분리 영역(ISO)을 관통하고, 그 하방의 p형층(Dp)까지 도달하는 접속부(비아라고도 함)(VIAS)를 설치하고, 이 접속부(VIAS)를 소스 전극(SE)과 전기적으로 접속하고 있다. 또한, 소자 분리 영역(ISO)에 있어서, 소자 분리 영역(ISO)을 관통하고, 그 하방의 n＋층(NL)까지 도달하는 접속부(비아라고도 함)(VIAD)를 설치하고, 이 접속부(VIAD)를 드레인 전극(DE)과 전기적으로 접속하고 있다. 따라서, 소스 전극(SE)과 드레인 전극(DE)과의 사이에, p형층(Dp) 및 n형층(Dn)을 포함하는 pn 다이오드가 배치되는 것으로 된다. 또한, n형층(Dn)은, n＋층(NL)을 통해 드레인 전극(DE)과 접속된다. 또한, 접속부(VIAD)의 측벽부에는, 접속부(VIAD)와 p형층(Dp)과의 전기적 접속을 방지하기 위해, 측벽 절연막(SW)이 형성되어 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 함)(PRO)이 배치되어 있다.
기판(S), 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
게이트 접합층(JL)으로서는, 예를 들어 GaN층을 사용할 수 있다. 또한, GaN층의 두께는, 예를 들어 100㎚ 정도이다. 게이트 접합층(JL)의 재료로서는, GaN 외에, AlN, InN 등을 사용할 수 있다. 또한, 게이트 접합층(JL)으로서는, 논 도프의 층을 사용해도 되고, 용도에 따라 적절히 불순물을 도프해도 된다. 도프 불순물로서는, n형 불순물이나 p형 불순물을 사용할 수 있다. n형 불순물로서는, 예를 들어 Si, S, Se 등을 들 수 있고, p형 불순물로서는, 예를 들어 Be, C, Mg 등을 들 수 있다.
또한, 게이트 전극(GE), 층간 절연막(IL1) 및 보호막(PRO)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIAS, VIAD)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
이와 같이, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치하였으므로, 제1 실시 형태에서 상세하게 설명한 바와 같이, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다. 또한, 소자와 pn 다이오드를 겹치도록 배치함으로써, 장치 면적의 축소화나 소자의 고집적화를 도모할 수 있다. 또한, 소자의 내부에 질화물 반도체를 포함하는 pn 다이오드를 설치함으로써, 고온(예를 들어, 200℃ 이상)에서의 동작이 가능하게 된다. 또한, 접속부(VIAS) 및 접속부(VIAD)를, 전자가 전도하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내에 배치함으로써, 반도체 소자의 미세화나 고집적화를 도모할 수 있다. 또한, 단위 면적당의 온 저항을 저감시킬 수 있다.
[제법 설명]
계속해서, 도 46∼도 53을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확히 한다.
도 46에 도시한 바와 같이, 기판(S) 상에 핵 생성층(NUC) 및 버퍼층(BU)을 순차 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다.
계속해서, 버퍼층(BU) 상에 n＋층(NL)으로서, n형 불순물을 함유하는 질화갈륨층(n＋GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, n형 불순물로서, Si을 사용한다. 예를 들어, Si을 도프하면서 질화갈륨층을 200㎚ 정도 퇴적시킨다. 퇴적막 중의 Si 농도를, 예를 들어 1×1019(1E19)㎝-3 정도로 한다.
계속해서, n＋층(NL) 상에 n형층(Dn)으로서, 예를 들어 n형 불순물을 함유하는 질화갈륨층(n－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, n형 불순물로서, Si을 사용한다. 예를 들어, Si을 도프하면서 질화갈륨층을 1000㎚ 정도 퇴적시킨다. 퇴적막 중의 Si 농도를, 예를 들어 3×1016(3E16)㎝-3 정도로 한다.
계속해서, 버퍼층(BU) 상에 p형층(Dp)으로서, 예를 들어 p형 불순물을 함유하는 질화갈륨층(p－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, p형 불순물로서, 마그네슘(Mg)을 사용한다. 예를 들어, Mg을 도프하면서 질화갈륨층을 1000㎚ 정도 퇴적시킨다. 퇴적막 중의 Mg 농도를, 예를 들어 5×1017(5E17)㎝-3 정도로 한다.
계속해서, p형층(Dp) 상에 채널 기초층(UC), 채널층(CH), 장벽층(BA), 캡층(CP) 및 절연막(IF1)을 순차 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다. 계속해서, 제1 실시 형태와 마찬가지로 하여, 소자 분리 영역(ISO)을 형성한다.
계속해서, 장벽층(BA) 상에 게이트 접합층(JL)으로서, 예를 들어 p형 불순물을 함유하는 질화갈륨층(p－GaN층)을 유기 금속 기상 성장법 등을 사용하여 헤테로 에피택셜 성장시킨다. 예를 들어, p형 불순물로서, 마그네슘(Mg)을 사용한다. 예를 들어, 마그네슘(Mg)을 도프하면서 질화갈륨층을 100㎚ 정도 퇴적시킨다.
계속해서, 게이트 접합층(JL) 상에 게이트 전극 형성 영역에 개구부를 갖는 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 하여, 게이트 접합층(JL)을 드라이 에칭한다.
계속해서, 도 47∼도 49에 도시한 바와 같이, 게이트 접합층(JL) 상에 게이트 전극(GE)을 형성한다. 예를 들어, 게이트 접합층(JL) 상에 도전성 막으로서, 예를 들어 TiN(질화티탄)막을, 스퍼터링법 등을 사용하여 200㎚ 정도의 막 두께로 퇴적시킨다. 계속해서, TiN막을 에칭함으로써 게이트 전극(GE)을 형성한다.
계속해서, 게이트 전극(GE) 상을 포함하는 장벽층(BA) 상에 층간 절연막(IL1)을, 제1 실시 형태와 마찬가지로 하여 형성한다.
계속해서, 제1 실시 형태와 마찬가지로 하여, 층간 절연막(IL1) 중에, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS, THD)을 형성한다. 계속해서, 도 50에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 하여, 관통 구멍(THD)의 측벽에 측벽 절연막(SW)을 형성한다.
계속해서, 도 51∼도 53에 도시한 바와 같이, 콘택트 홀(C1S, C1D) 및 관통 구멍(THS, THD) 내를 포함하는 층간 절연막(IL1) 상에 도전성 막을 형성함으로써, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 전극(DE) 및 접속부(VIAS, VIAD)를 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다.
계속해서, 제1 실시 형태와 마찬가지로, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 상을 포함하는 층간 절연막(IL1) 상에 보호막(PRO)을 형성한다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시 형태의 반도체 장치를 제조해도 된다.
(제4 실시 형태)
제3 실시 형태에 있어서는, 소자 분리 영역(ISO)에 접속부(VIAS)를 설치하였지만, 활성 영역(AC)에 접속부(VIAS)를 설치해도 된다. 예를 들어, 본 실시 형태에 있어서는, 소스 전극(SE)의 아래에 접속부(VIAS)를 설치한다.
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다.
[구조 설명]
도 54는 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도이다. 본 실시 형태의 반도체 장치(반도체 소자)는 질화물 반도체를 사용한 트랜지스터이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT)형의 파워 트랜지스터로서 사용할 수 있다.
본 실시 형태의 반도체 장치에 있어서는, 제3 실시 형태와 마찬가지로, 기판(S) 상에 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성되어 있다. 핵 생성층(NUC)은, 질화물 반도체층을 포함한다. 버퍼층(BU)은, 질화물 반도체에 대해 깊은 준위를 형성하는 불순물을 첨가한 1층 또는 복수층의 질화물 반도체층을 포함한다. 여기서는, 복수층의 질화물 반도체층을 포함하는 초격자 구조체를 사용하고 있다. n＋층(NL)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. n형층(Dn)은, 질화물 반도체에 대해 n형으로 되는 불순물을 첨가한 질화물 반도체층을 포함하고, n형의 불순물의 농도가 n＋층(NL)보다 낮은 층이다. p형층(Dp)은, 질화물 반도체에 대해 p형으로 되는 불순물을 첨가한 질화물 반도체층을 포함한다. 채널 기초층(UC)은, 상층의 평면 방향의 격자 상수를 정하는 층이며, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 작은 층은 인장 변형을 받고, 채널 기초층(UC)보다도 평면 방향의 격자 상수가 큰 층은 압축 변형을 받는 것으로 한다. 채널층(CH)은, 채널 기초층(UC)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다. 장벽층(BA)은, 채널층(CH)보다도 전자 친화력이 작은 질화물 반도체층을 포함한다.
본 실시 형태의 반도체 소자는, 제3 실시 형태와 마찬가지로, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 반도체 소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되어 있다. 이 게이트 접합층(JL)은, 장벽층(BA)보다도 전자 친화력이 큰 질화물 반도체층을 포함한다. 또한, 게이트 접합층(JL)과 게이트 전극(GE)은, 쇼트키 접속하고 있는 것이 바람직하다.
여기서, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)이 배치되어 있다. 그리고, n형층(Dn)은 접속부(VIAD)를 통해 드레인 전극(캐소드 전극)(DE)과 접속되고, p형층(Dp)은 접속부(VIAS)를 통해 소스 전극(애노드 전극)(SE)과 접속되어 있다. 또한, n형층(Dn)의 아래에는 n＋층(NL)이 배치되고, n형층(Dn)과 드레인 전극(캐소드 전극)(DE)은, 이 n＋층(NL)을 통해서도 접속되는 것으로 된다. 이와 같이, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치함으로써, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다.
도 55 및 도 56을 참조하면서, 본 실시 형태의 반도체 장치를 더 설명한다. 도 55 및 도 56은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다.
도 55 및 도 56에 도시한 바와 같이, 본 실시 형태의 반도체 장치에 있어서는, 기판(S) 상에 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성되어 있다. 그리고, 본 실시 형태의 반도체 소자는, 장벽층(BA)의 상방에, 게이트 접합층(JL)을 개재하여 형성된 게이트 전극(GE)과, 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성된 소스 전극(SE) 및 드레인 전극(DE)을 갖고 있다. 이 반도체 소자는, 소자 분리 영역(ISO)으로 구획된 활성 영역(AC)에 형성되어 있다. 제3 실시 형태의 경우와 마찬가지로, 드레인 전극(DE)의 아래에는, 드레인 전극(DE)과 캡층(CP)의 접속부로 되는 콘택트 홀(C1D)이 배치되어 있다. 또한, 소자 분리 영역(ISOD)에 있어서, 소자 분리 영역(ISOD)을 관통하고, 그 하방의 n＋층(NL)까지 도달하는 접속부(비아라고도 함)(VIAD)를 설치하고, 이 접속부(VIAD)를 드레인 전극(DE)과 전기적으로 접속하고 있다. 접속부(VIAD)의 측벽부에는, 접속부(VIAD)와 p형층(Dp)과의 전기적 접속을 방지하기 위해, 측벽 절연막(SW)이 형성되어 있다. 소스 전극(SE)의 아래에는, 소스 전극(SE)과 p형층(Dp)을 전기적으로 접속하는 접속부(VIAS)가 배치되어 있다. 이 접속부(VIAS)는, 관통 구멍(THS)의 내부에 배치되고, 그 평면 형상은, Y 방향으로 긴 변을 갖는 직사각 형상이다. 따라서, 접속부(VIAS)는 소스 전극(SE)과 전기적으로 접속된다.
또한, 제3 실시 형태와 마찬가지로, 드레인 전극(DE)은, 드레인 패드(DP)와 접속되고, 소스 전극(SE)은, 소스 패드(SP)와 접속된다. 또한, 게이트 전극(GE)은, 게이트선(GL)과 접속된다(도 3 참조). 또한, 상기 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)은, 주로, 소자 분리 영역(ISO)으로 둘러싸인 활성 영역(AC) 상에 배치되어 있다. 한편, 드레인 패드(DP), 게이트선(GL) 및 소스 패드(SP)는, 소자 분리 영역(ISO) 상에 배치되어 있다(도 3 참조).
또한, 소스 전극(SE) 및 드레인 전극(DE) 상에는, 보호막(절연막, 커버막, 표면 보호막이라고도 함)(PRO)이 배치되어 있다.
기판(S), 핵 생성층(NUC), 버퍼층(BU), n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
게이트 접합층(JL)으로서는, 예를 들어 GaN층을 사용할 수 있다. 게이트 접합층(JL)의 구성 재료는, 제3 실시 형태에서 설명한 바와 같다.
또한, 게이트 전극(GE), 층간 절연막(IL1) 및 보호막(PRO)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
또한, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 패드(DP) 및 접속부(VIAS, VIAD)의 각각의 구성 재료는, 제1 실시 형태에서 설명한 바와 같다.
이와 같이, 본 실시 형태에 있어서는, 버퍼층(BU)과 채널 기초층(UC)과의 사이에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 배치하였으므로, 제1 실시 형태에서 상세하게 설명한 바와 같이, 애벌란시 항복의 발생을 억제할 수 있어, MISFET(소자)의 파괴를 억제할 수 있다. 또한, 소자와 pn 다이오드를 겹치도록 배치함으로써, 장치 면적의 축소화나 소자의 고집적화를 도모할 수 있다. 또한, 소자의 내부에 질화물 반도체를 포함하는 pn 다이오드를 설치함으로써, 고온(예를 들어, 200℃ 이상)에서의 동작이 가능하게 된다. 또한, 접속부(VIAD)를, 전자가 전도하는 활성 영역(AC) 외의 소자 분리 영역(ISO) 내에 배치함으로써, 반도체 소자의 미세화나 고집적화를 도모할 수 있다. 또한, 단위 면적당의 온 저항을 저감시킬 수 있다.
[제법 설명]
계속해서, 도 55 및 도 56을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 당해 반도체 장치의 구성을 보다 명확히 한다.
먼저, 제3 실시 형태의 경우와 마찬가지로 하여, 기판(S) 상에 핵 생성층(NUC) 및 버퍼층(BU)을 순차 형성한다. 계속해서, 버퍼층(BU) 상에 n＋층(NL), n형층(Dn), p형층(Dp), 채널 기초층(UC), 채널층(CH), 장벽층(BA), 게이트 접합층(JL) 및 게이트 전극(GE)을, 제3 실시 형태와 마찬가지로 하여 형성한다.
계속해서, 제2 실시 형태와 마찬가지로 하여, 층간 절연막(IL1) 등의 중에, 콘택트 홀(C1D) 및 관통 구멍(THS, THD)을 형성한다.
상기 공정에서 형성된 콘택트 홀(C1D)의 바닥면으로부터는 캡층(CP)이 노출되고, 관통 구멍(THS)의 바닥면으로부터는 p형층(Dp)이 노출되고, 관통 구멍(THD)의 바닥면으로부터는 n＋층(NL)이 노출된다.
계속해서, 콘택트 홀(C1D) 및 관통 구멍(THS, THD) 내를 포함하는 층간 절연막(IL1) 상에 도전성 막을 형성함으로써, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP), 드레인 전극(DE) 및 접속부(VIAS, VIAD)를 형성한다. 이들은, 제1 실시 형태에서 설명한 재료를 사용하여, 제1 실시 형태와 마찬가지로 형성할 수 있다.
계속해서, 제1 실시 형태와 마찬가지로, 소스 전극(SE), 드레인 전극(DE), 소스 패드(SP) 및 드레인 패드(DP) 상을 포함하는 층간 절연막(IL1) 상에 보호막(PRO)을 형성한다.
이상의 공정에 의해, 본 실시 형태의 반도체 장치를 형성할 수 있다. 또한, 상기 공정은, 일례이며, 상기 공정 이외의 공정에 의해, 본 실시 형태의 반도체 장치를 제조해도 된다.
(제5 실시 형태)
제1 실시 형태 등에 있어서는, 접속부(VIAD)와 p형층(Dp)의 절연(전기적 접속의 방지)을 위해 측벽 절연막(SW)을 사용하였지만, 다른 방법으로 접속부(VIAD)와 p형층(Dp)의 절연을 도모해도 된다.
도 57은 본 실시 형태의 제1 예를 도시하는 반도체 장치의 주요부 단면도이다. 도 57에 도시한 바와 같이, 관통 구멍(THD)의 측벽부에, 질소(N)나 붕소(B) 등의 이온종을 주입함으로써, 고저항층(HL)을 형성해도 된다.
예를 들어, 관통 구멍(THD)의 형성 영역을 포함하는 영역에, 질소(N)나 붕소(B) 등의 이온종을 주입한다. 이때, 주입의 깊이, 즉 고저항층(HL)의 바닥부가, p형층(Dp)의 바닥면보다 아래에 위치하도록, 이온의 주입 조건을 조정한다. 계속해서, 고저항층(HL)을 관통하고, 그 하방의 n＋층(NL)까지 도달하는 관통 구멍(THD)을 형성하고, 그 내부에 접속부(VIAD)를 형성한다.
도 58은 본 실시 형태의 제2 예를 도시하는 반도체 장치의 주요부 단면도이다. 도 58에 도시한 바와 같이, 관통 구멍(THD)의 측벽부로부터 이격하여 접속부(VIAD)를 배치해도 된다. 예를 들어, 이 접속부(VIAD)는, 드레인 전극(DE)과는 상이한 배선층을 사용하여, 드레인 전극(DE)과 접속된다.
예를 들어, 접속부(VIAD)의 형성 영역을 포함하는 영역에, 관통 구멍(THD)을 형성한다. 그리고, 관통 구멍(THD) 내를 포함하는 층간 절연막(IL1) 상에 도전성 막을 형성하고, 이 도전성 막을 에칭함으로써, 접속부(VIAD)를 형성한다. 이때, 접속부(VIAD)의 평면 형상이 관통 구멍(THD)의 평면 형상보다 한층 더 작아지도록 에칭한다. 이에 의해, 관통 구멍(THD)의 측벽부와 접속부(VIAD)와의 사이에 스페이스(간극)가 발생하고, 접속부(VIAD)와 p형층(Dp)과의 전기적 접속을 방지할 수 있다. 또한, 상기 스페이스(간극)는 그 후의 공정에 의해, 보호막(PRO) 등에 의해 매립되어도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, p형층(Dp) 및 n형층(Dn)을 포함하는 pn 다이오드 또는 n＋층(NL), n형층(Dn) 및 p형층(Dp)을 포함하는 적층부를, 기판(S)과 버퍼층(BU)과의 사이 또는 버퍼층(BU) 중에 설치해도 된다. 또한, p형층(Dp) 상에 의도적으로 불순물을 첨가하고 있지 않은 층(예를 들어, i-GaN층)을 형성하여, 채널층(CH)에 대한 p형층(Dp) 중의 불순물의 영향을 저감시켜도 된다. 또한, 상기 제1 실시 형태∼제4 실시 형태에서 설명한 게이트 전극부 이외의 구성을 갖는 반도체 장치에, n형층(Dn) 및 p형층(Dp)(pn 다이오드)을 적용해도 된다.
AC : 활성 영역
BA : 장벽층
BU : 버퍼층
C1D : 콘택트 홀
C1S : 콘택트 홀
CH : 채널층
CP : 캡층
DE : 드레인 전극
Dn : n형층
Dp : p형층
DP : 드레인 패드
GE : 게이트 전극
GI : 게이트 절연막
GL : 게이트선
GLT : 홈
HL : 고저항층
IF1 : 절연막
IL1 : 층간 절연막
ISO(ISOD, ISOS) : 소자 분리 영역
JL : 게이트 접합층
M : 마스크막
NL : n＋층
NUC : 핵 생성층
PR1 : 포토레지스트막
PR2 : 포토레지스트막
PRO : 보호막
S : 기판
SE : 소스 전극
SP : 소스 패드
SW : 측벽 절연막
T : 홈
THD : 관통 구멍
THS : 관통 구멍
UC : 채널 기초층
VIAD : 접속부
VIAS : 접속부

Claims (20)

  1. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성된 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 상에 형성된 제3 질화물 반도체층과,
    상기 제3 질화물 반도체층 상에 형성된 제4 질화물 반도체층과,
    상기 제4 질화물 반도체층을 관통하고, 상기 제3 질화물 반도체층의 도중까지 도달하는 홈과,
    상기 홈 내에 게이트 절연막을 개재하여 배치된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 제4 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극과,
    상기 제1 전극과 제1 질화물 반도체층을 접속하는 제1 접속부와,
    상기 제2 전극과 제2 질화물 반도체층을 접속하는 제2 접속부와,
    상기 제1 접속부와 상기 제2 질화물 반도체층과의 사이에 형성된 절연막
    을 갖고,
    상기 제4 질화물 반도체층의 전자 친화력은, 상기 제3 질화물 반도체층의 전자 친화력보다 작고,
    상기 제1 질화물 반도체층은, 제1 도전형의 불순물을 함유하고,
    상기 제2 질화물 반도체층은, 상기 제1 도전형의 역도전형인 제2 도전형의 불순물을 함유하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 갖고,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층 중에 형성된 소자 분리 영역이며,
    상기 제1 접속부는, 상기 소자 분리 영역 및 상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층까지 도달하는 제1 관통 구멍의 내부에 배치되고,
    상기 제1 관통 구멍의 측벽과 상기 제1 접속부와의 사이에 상기 절연막이 배치되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 갖고,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층 중에 형성된 소자 분리 영역이며,
    상기 제2 접속부는, 상기 소자 분리 영역을 관통하고, 상기 제2 질화물 반도체층까지 도달하는 제2 관통 구멍의 내부에 배치되어 있는 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 접속부 상에는, 상기 제1 전극과 전기적으로 접속되는 제1 단자부가 배치되어 있는 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 접속부 상에는, 상기 제2 전극과 전기적으로 접속되는 제2 단자부가 배치되어 있는 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 질화물 반도체층의 아래에, 제5 질화물 반도체층을 갖고,
    상기 제5 질화물 반도체층은, 상기 제1 질화물 반도체층보다 고농도의 상기 제1 도전형의 불순물을 함유하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 접속부는, 상기 소자 분리 영역, 상기 제2 질화물 반도체층 및 상기 제1 질화물 반도체층을 관통하고, 상기 제5 질화물 반도체층까지 도달하는 제1 관통 구멍의 내부에 배치되어 있는 반도체 장치.
  8. 제2항에 있어서,
    상기 기판과 상기 제1 질화물 반도체층과의 사이에 초격자층을 갖고,
    상기 초격자층은, 제6 질화물 반도체층과, 상기 제6 질화물 반도체층과 전자 친화력이 상이한 제7 질화물 반도체층과의 적층체가 2 이상 반복해서 배치되어 있는 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 접속부는, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층을 관통하고, 상기 제2 질화물 반도체층까지 도달하는 제2 관통 구멍의 내부에 배치되어 있는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 접속부 상에는, 상기 제2 전극이 배치되어 있는 반도체 장치.
  11. 제9항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 갖고,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층 중에 형성된 소자 분리 영역이며,
    상기 제1 접속부는, 상기 소자 분리 영역 및 상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층까지 도달하는 제1 관통 구멍의 내부에 배치되고,
    상기 제1 관통 구멍의 측벽과 상기 제1 접속부와의 사이에 상기 절연막이 배치되어 있는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 접속부 상에는, 상기 제1 전극과 전기적으로 접속되는 제1 단자부가 배치되어 있는 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 질화물 반도체층의 아래에, 제5 질화물 반도체층을 갖고,
    상기 제5 질화물 반도체층은, 상기 제1 질화물 반도체층보다 고농도의 상기 제1 도전형의 불순물을 함유하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 접속부는, 상기 소자 분리 영역, 상기 제2 질화물 반도체층 및 상기 제1 질화물 반도체층을 관통하고, 상기 제5 질화물 반도체층까지 도달하는 제1 관통 구멍의 내부에 배치되어 있는 반도체 장치.
  15. 제9항에 있어서,
    상기 기판과 상기 제1 질화물 반도체층과의 사이에 초격자층을 갖고,
    상기 초격자층은, 제6 질화물 반도체층과, 상기 제6 질화물 반도체층과 전자 친화력이 상이한 제7 질화물 반도체층과의 적층체가 2 이상 반복해서 배치되어 있는 반도체 장치.
  16. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성된 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층 상에 형성된 제3 질화물 반도체층과,
    상기 제3 질화물 반도체층 상에 형성된 제4 질화물 반도체층과,
    상기 제4 질화물 반도체층의 상방에, 제5 질화물 반도체층을 개재하여 배치된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 제4 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극과,
    상기 제1 전극과 제1 질화물 반도체층을 접속하는 제1 접속부와,
    상기 제2 전극과 제2 질화물 반도체층을 접속하는 제2 접속부와,
    상기 제1 접속부와 상기 제2 질화물 반도체층과의 사이에 형성된 절연막
    을 갖고,
    상기 제4 질화물 반도체층의 전자 친화력은, 상기 제3 질화물 반도체층의 전자 친화력보다 작고,
    상기 제5 질화물 반도체층의 전자 친화력은, 상기 제4 질화물 반도체층의 전자 친화력보다 크고,
    상기 제1 질화물 반도체층은, 제1 도전형의 불순물을 함유하고,
    상기 제2 질화물 반도체층은, 상기 제1 도전형의 역도전형인 제2 도전형의 불순물을 함유하는 반도체 장치.
  17. 제16항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 갖고,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층 중에 형성된 소자 분리 영역이며,
    상기 제1 접속부는, 상기 소자 분리 영역 및 상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층까지 도달하는 제1 관통 구멍의 내부에 배치되고,
    상기 제1 관통 구멍의 측벽과 상기 제1 접속부와의 사이에 상기 절연막이 배치되고,
    상기 제2 접속부는, 상기 소자 분리 영역을 관통하고, 상기 제2 질화물 반도체층까지 도달하는 제2 관통 구멍의 내부에 배치되어 있는 반도체 장치.
  18. 제16항에 있어서,
    상기 제2 접속부는, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층을 관통하고, 상기 제2 질화물 반도체층까지 도달하는 제2 관통 구멍의 내부에 배치되어 있는 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 접속부 상에는, 상기 제2 전극이 배치되어 있는 반도체 장치.
  20. 제19항에 있어서,
    상기 기판은, 제1 영역과 제2 영역을 갖고,
    상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극은, 상기 제1 영역에 형성되고,
    상기 제2 영역은, 상기 제4 질화물 반도체층 및 상기 제3 질화물 반도체층 중에 형성된 소자 분리 영역이며,
    상기 제1 접속부는, 상기 소자 분리 영역 및 상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층까지 도달하는 제1 관통 구멍의 내부에 배치되고,
    상기 제1 관통 구멍의 측벽과 상기 제1 접속부와의 사이에 상기 절연막이 배치되어 있는 반도체 장치.
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