JP2019050232A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP2019050232A
JP2019050232A JP2017172307A JP2017172307A JP2019050232A JP 2019050232 A JP2019050232 A JP 2019050232A JP 2017172307 A JP2017172307 A JP 2017172307A JP 2017172307 A JP2017172307 A JP 2017172307A JP 2019050232 A JP2019050232 A JP 2019050232A
Authority
JP
Japan
Prior art keywords
film
nitride semiconductor
semiconductor layer
semiconductor device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017172307A
Other languages
English (en)
Inventor
岡本　康宏
Yasuhiro Okamoto
康宏 岡本
隆 井手
Takashi Ide
隆 井手
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017172307A priority Critical patent/JP2019050232A/ja
Priority to US16/052,929 priority patent/US10566183B2/en
Publication of JP2019050232A publication Critical patent/JP2019050232A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices

Abstract

【課題】半導体装置の特性を向上させる。【解決手段】本発明の半導体装置の製造方法は、窒化物半導体層上にゲート絶縁膜ＧＩを形成する工程を有する。そして、この工程は、窒化物半導体層上に、結晶性のＡｌ２Ｏ３膜を形成する工程と、その上に、ＳｉＯ２膜を形成する工程と、その上に、アモルファス状のＡｌ２Ｏ３膜を形成する工程と、を有する。そして、さらに、アモルファスＡｌ２Ｏ３膜に熱処理を施し、結晶化することにより、結晶性Ａｌ２Ｏ３膜を形成する工程と、その上に、ＳｉＯ２膜を形成する工程とを有する。このように、ゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜が下から交互に積層された積層膜を用いたので、閾値電圧（Ｖｔ）を累積的に向上させることができる。【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
例えば、特許文献１には、下地層と、電子供給層と、２次元電子ガス解消層と、第１の絶縁膜と、ゲート電極とを備える半導体装置が開示されている。
また、非特許文献１には、いわゆるｈｉｇｈ−ｋ／メタル構造のＭＯＳデバイスにおいて、ゲート絶縁膜として、ＳｉＯ２上にＡｌ２Ｏ３を積層した積層膜を用いることで閾値電圧が上がることが記載されている。
特許第５６８４５７４号公報
K.Kita and A. Toriumi "Origin of electric dipoles formed at high- k / SiO2 interface," Applied Physics Letters vol.94,132902 (2009).
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリオフ特性を持たせるためのトランジスタの構造（メサ型ＭＯＳ構造）について検討している。
しかしながら、本発明者の検討によれば、上記メサ型ＭＯＳ構造の閾値電圧は低く、例えば、０Ｖ近傍であり、ノーマリオフ特性を有効に発揮するためには、さらなる、閾値電圧の上昇が望まれる。
また、シリコン基板の主表面に形成されたＭＯＳデバイス（シリコンデバイス）においては、前述した非特許文献にも記載のとおり、ゲート絶縁膜としてＳｉＯ２上にＡｌ２Ｏ３を積層した積層膜を用いることで閾値電圧が上昇することが知られている。
このような観点から、窒化物半導体装置において、ゲート絶縁膜としてＳｉＯ２上にＡｌ２Ｏ３を積層した積層膜を用いて、閾値電圧を調べたところ、再現性良く、大幅な閾値電圧の向上を図ることはできなかった。本発明者は、さらに、検討を進め、ゲート絶縁膜として、種々の積層膜を検討したところ、シリコンデバイスの場合とは逆に、ゲート絶縁膜としてＡｌ２Ｏ３上にＳｉＯ２を積層した積層膜を用いた場合、一部の窒化物半導体デバイスにおいて閾値電圧の向上効果が確認できた。そして、解析を進めたところ、閾値向上効果が得られるのは、下層のＡｌ２Ｏ３が結晶化している場合であることが分かった。また、ＶｔとＳｉＯ２膜厚の関係から、閾値向上効果はダイポールモデルで説明できることが分かった。
そこで、本発明者は、上記知見に基づき、より閾値電圧の低減効果を得られる、窒化物半導体デバイスの構造や製法を鋭意検討し、上記閾値電圧の低下を抑制し、ノーマリオフ特性の良好な半導体装置の実現に至ったものである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置の製造方法は、窒化物半導体層上にゲート絶縁膜を形成する工程を有する。そして、この工程は、窒化物半導体層上に、結晶性の第１金属の酸化膜を形成する工程と、前記結晶性の前記第１金属の酸化膜上に、第２金属の酸化膜を形成する工程と、前記第２金属の酸化膜上に、アモルファス状の前記第１金属の酸化膜を形成する工程と、を有する。
本願において開示される一実施の形態に示される半導体装置は、窒化物半導体層上に形成されたゲート絶縁膜を有する。そして、このゲート絶縁膜は、結晶性の第１金属の酸化膜、第２金属の酸化膜、結晶性の前記第１金属の酸化膜および前記第２金属の酸化膜が下から順に積層された積層体を有する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の概略構成を示す断面図である。 実施の形態１の半導体装置のエネルギーバンド図である。 実施の形態１のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。 実施の形態１のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。 実施の形態１のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。 実施の形態１のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。 実施の形態１のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。 実施の形態１のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。 比較例１の半導体装置の構造を示す断面図である。 比較例１の半導体装置のエネルギーバンド図である。 比較例２の半導体装置の構造を示す断面図である。 比較例２の半導体装置のエネルギーバンド図である。 ゲート絶縁膜として結晶性のＡｌ２Ｏ３膜とその上のＳｉＯ２膜との積層膜を用いた半導体装置の構造を示す断面図である。 ゲート絶縁膜として結晶性のＡｌ２Ｏ３膜とその上のＳｉＯ２膜との積層膜を用いた半導体装置のエネルギーバンド図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の応用例１の半導体装置の構成を示す断面図である。 実施の形態３の応用例２の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図１は、本実施の形態の半導体装置の概略構成を示す断面図である。
図１に示す半導体装置は、窒化物半導体を用いたＭＯＳ型の電界効果トランジスタ（MOSFET；Metal-Oxide-Semiconductor Field Effect Transistor、MISFETともいう）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。また、図１に示す半導体装置は、後述するように、メサ部上にゲート絶縁膜を介してゲート電極が配置される構造であるため“メサ型ＭＯＳ構造”とも呼ばれる。
本実施の形態の半導体装置においては、図１に示すように、基板ＳＵＢ上に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２および第３窒化物半導体層Ｓ３が順次形成されている。そして、第３窒化物半導体層Ｓ３の一部（図１においては、略中央部）上には、第４窒化物半導体層Ｓ４よりなるメサ部が形成されている。
第２窒化物半導体層Ｓ２は、第１窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
第３窒化物半導体層Ｓ３は、第１窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
第４窒化物半導体層Ｓ４は、第１窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ４＞Ｓ１）。
第１窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３窒化物半導体層Ｓ３は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１窒化物半導体層Ｓ１よりＡｌ組成が大きい。第４窒化物半導体層Ｓ４よりなるメサ部は、２ＤＥＧ解消層（２ＤＥＧ抑制層、キャップ層）とも呼ばれ、例えば、ＧａＮよりなる。
第４窒化物半導体層Ｓ４よりなるメサ部の平面形状は、例えば、紙面奥行き方向に長辺を有する矩形状である。
上記第４窒化物半導体層Ｓ４よりなるメサ部上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。また、第４窒化物半導体層Ｓ４よりなるメサ部の一方の側（図１においては、左側）の第３窒化物半導体層Ｓ３上には、ソース電極ＳＥが形成され、他方の側（図１においては、右側）の第３窒化物半導体層Ｓ３上には、ドレイン電極ＤＥが形成されている。
ゲート電極ＧＥおよびゲート絶縁膜（ＧＩ）の積層体の平面形状は、例えば、紙面奥行き方向に長辺を有する矩形状である（図１６参照）。また、ソース電極ＳＥおよびドレイン電極ＤＥの平面形状も、それぞれ、例えば、紙面奥行き方向に長辺を有する矩形状である（図１６参照）。なお、上記紙面奥行き方向は、図１６においては、Ｙ方向である。
ここで、第２窒化物半導体層（チャネル層）Ｓ２と第３窒化物半導体層（障壁層）Ｓ３の界面近傍であって、第２窒化物半導体層Ｓ２側においては、２ＤＥＧ（２次元電子ガス）が発生する。そして、第４窒化物半導体層Ｓ４は、上記２ＤＥＧを抑制する機能を有する。２ＤＥＧを抑制する機能とは、２ＤＥＧ（２次元電子ガス）の濃度を低下させる機能とも言える。このため、前述したように、第４窒化物半導体層Ｓ４は、２ＤＥＧ解消層とも言われる。
よって、ゲート電極ＧＥに所定の電圧（閾値電圧）を印加した場合に、ゲート電極ＧＥの下方に、チャネルが形成され、２ＤＥＧ間がこのチャネルにより導通し、トランジスタがオン状態となる。即ち、ノーマリオフ動作を実現することができる。
また、本実施の形態においては、ゲート絶縁膜ＧＩとして、第４窒化物半導体層Ｓ４よりなるメサ部上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂと、第２ゲート絶縁膜ＧＩｂ上に形成された第３ゲート絶縁膜ＧＩｃと、第３ゲート絶縁膜ＧＩｃ上に形成された第４ゲート絶縁膜ＧＩｄとを有する。第１ゲート絶縁膜ＧＩａおよび第３ゲート絶縁膜ＧＩｃは、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）よりなり、第２ゲート絶縁膜ＧＩｂおよび第４ゲート絶縁膜ＧＩｄは、酸化シリコン（ＳｉＯ２）よりなる。別の言い方をすれば、本実施の形態においては、ゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜が下から交互に積層された積層膜を用いている。さらに、別の言い方をすれば、本実施の形態においては、ゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層した膜を用いている（２層以上積層した膜を用いる。）なお、ＡｌやＳｉと酸素（Ｏ）の組成比は上記のものに限られるものではない。
このように、本実施の形態においては、ゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜が下から交互に積層された積層膜を用いたので、閾値電圧（Ｖｔ）を正方向にシフトすることができる。即ち、閾値電圧（Ｖｔ）を向上させることができる。
このような本実施の形態の閾値電圧（Ｖｔ）の向上効果について、図１〜図１４を参照しながら説明する。図２は、本実施の形態の半導体装置のエネルギーバンド図である。図３〜図８は、本実施の形態のゲート絶縁膜およびゲート電極の形成工程を示す断面図である。図９は、比較例１の半導体装置の構造を示す断面図であり、図１０は、比較例１の半導体装置のエネルギーバンド図である。図１１は、比較例２の半導体装置の構造を示す断面図であり、図１２は、比較例２の半導体装置のエネルギーバンド図である。図１３は、ゲート絶縁膜として結晶性のＡｌ２Ｏ３膜とその上のＳｉＯ２膜との積層膜を用いた半導体装置の構造を示す断面図であり、図１４は、ゲート絶縁膜として結晶性のＡｌ２Ｏ３膜とその上のＳｉＯ２膜との積層膜を用いた半導体装置のエネルギーバンド図である。エネルギーバンド図は、ゲート電極およびその下方のゲート絶縁膜、窒化物半導体層に対応している。
図９に示す比較例１の半導体装置のように、ゲート絶縁膜ＧＩとして、単層のアモルファスＡｌ２Ｏ３膜を用いた場合、設計上のバンド図は、図１０の破線で示すようにゲート電極ＧＥ部のレベルが、フェルミレベル（Ｅｆ）より下に位置する。しかしながら、実デバイスにおいては、第４窒化物半導体層Ｓ４よりなるメサ部とゲート絶縁膜（ａ−Ａｌ２Ｏ３膜）ＧＩとの界面に生じる界面正電荷Ｑｉｎｔの影響により、図１０の実線で示すように、ゲート絶縁膜（ａ−Ａｌ２Ｏ３膜）ＧＩにかかる電界の向きが逆転し、閾値電圧（Ｖｔ）が低下する。
また、本発明者の検討によれば、シリコンデバイスで閾値向上効果が得られているＳｉＯ２膜とその上のアモルファスＡｌ２Ｏ３膜との積層膜をゲート絶縁膜として用いても、閾値電圧は向上しないことが判明している。
そして、さらなる本発明者の検討により、ゲート絶縁膜として、種々の積層膜を検討したところ、シリコンデバイスの場合とは逆に、ゲート絶縁膜としてＡｌ２Ｏ３上にＳｉＯ２を積層した積層膜を用いた場合、一部の窒化物半導体デバイスにおいて閾値電圧の向上効果が確認できた。加えて、さらに解析を進めたところ、閾値向上効果が得られるのは、下層のＡｌ２Ｏ３が結晶化している場合であることが分かった。
例えば、図１１に示す比較例２の半導体装置のように、ゲート絶縁膜ＧＩとして、アモルファスＡｌ２Ｏ３膜とその上のＳｉＯ２膜との積層膜を用いた場合、図１２の太い黒い実線で示すようになる。即ち、第４窒化物半導体層Ｓ４よりなるメサ部とゲート絶縁膜（ａ−Ａｌ２Ｏ３膜）ＧＩとの界面に生じる界面正電荷Ｑｉｎｔは変わらないため、電界の向きは逆転したままであり、Ａｌ２Ｏ３よりもＳｉＯ２の方が電子親和力が小さく、また比誘電率が低いため電界強度が強くなるために、比較例１の場合（図９、図１０）より閾値電圧（Ｖｔ）がさらに低下する。
これに対して、図１３に示すように、ゲート絶縁膜ＧＩとして、第１ゲート絶縁膜ＧＩａとなる結晶性のＡｌ２Ｏ３膜と、その上の第２ゲート絶縁膜ＧＩｂとなるＳｉＯ２膜との積層膜を用いた場合、図１４に示すように、比較例２（図１１、図１２）の場合より、閾値電圧（Ｖｔ）を向上させることができる。即ち、閾値電圧（Ｖｔ）を正方向にシフトすることができる。
上記閾値電圧（Ｖｔ）の向上効果は、比較例１、２および図１３に示す半導体装置の比較から以下に示す“ダイポールモデル”で説明することができる。
即ち、結晶性のＡｌ２Ｏ３膜とその上のＳｉＯ２膜との積層膜において、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜の境界部にダイポールが発生する。このダイポールは、結晶性のＡｌ２Ｏ３膜側の負電荷（−）と、ＳｉＯ２膜側の正電荷（＋）を有する（図１４参照）。これらの電荷の距離は１ｎｍ以下である。このダイポール（電荷対）の存在する結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜との境界部付近では、結晶性のＡｌ２Ｏ３膜と第４窒化物半導体層Ｓ４よりなるメサ部との界面に生じる界面正電荷Ｑｉｎｔによる電界を打ち消す方向に電界がかかる（図１４中の太い矢印部参照）。このため、比較例１、２の場合より、閾値電圧（Ｖｔ）を向上させることができる。前述のように電界がかかる範囲は１ｎｍ以下と狭いが、この範囲における電荷量（正電荷、負電荷のそれぞれの電荷量）は、界面正電荷Ｑｉｎｔの量より一桁程度高いため、閾値電圧向上に有効なポテンシャルエネルギーの変化が得られる。
そして、さらに、本実施の形態（図１）のように、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層した膜を用いた場合、図２に示すように、さらに閾値電圧（Ｖｔ）を向上させることができる。ここでは、ゲート絶縁膜ＧＩを構成する膜を下側から、結晶性のＡｌ２Ｏ３膜（ＧＩａ）、ＳｉＯ２膜（ＧＩｂ）、結晶性のＡｌ２Ｏ３膜（ＧＩｃ）、ＳｉＯ２膜（ＧＩｄ）として説明する。
前述したように、結晶性のＡｌ２Ｏ３膜（ＧＩａ）とＳｉＯ２膜（ＧＩｂ）との境界部にダイポールが発生しても、ＳｉＯ２膜（ＧＩｂ）とその上の結晶性のＡｌ２Ｏ３膜（ＧＩｃ）との境界において、逆ダイポール、即ち、ＳｉＯ２膜側の正電荷（＋）と、Ａｌ２Ｏ３膜側の負電荷（−）とからなるダイポールが発生してしまうと、上記ダイポールの閾値向上効果を打ち消してしまう。しかしながら、ＳｉＯ２膜（ＧＩｂ）上に、アモルファスのＡｌ２Ｏ３膜を形成した場合には、上記逆ダイポールは生じない。そして、アモルファスのＡｌ２Ｏ３膜の成膜後、熱処理により結晶化させ、結晶性のＡｌ２Ｏ３膜（ＧＩｃ）としても、上記逆ダイポールは生じない。
このため、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を積層する毎に、閾値電圧が累積的に向上し、閾値電圧（Ｖｔ）を正とすることができる。また、閾値電圧（Ｖｔ）を容易に調整することができる。なお、図２（ａ）は、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を２層積層した場合（合計４層）のバンド図を示しており、図２（ｂ）は、３層積層（合計６層）した場合のバンド図を示している。この図２に示す場合、ゲート電極ＧＥ部のレベルが、フェルミレベル（Ｅｆ）より下に位置している。
このように、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜との境界部のダイポールにより、第４窒化物半導体層Ｓ４よりなるメサ部とゲート絶縁膜（ａ−Ａｌ２Ｏ３膜）ＧＩとの間に界面正電荷Ｑｉｎｔが生じても、閾値電圧（Ｖｔ）を向上させることができる。さらに、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜との積層膜を繰り返し積層した場合、ＳｉＯ２膜上にアモルファスのＡｌ２Ｏ３膜を積層すれば、上記ダイポールの効果を相殺する逆ダイポールは生じず、アモルファスのＡｌ２Ｏ３膜の成膜後、結晶化しても逆ダイポールは生じない。このため、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜との積層膜を繰り返し積層することで、閾値電圧が累積的に向上し、閾値電圧（Ｖｔ）を正とすることができる。また、閾値電圧（Ｖｔ）を容易に調整することができる。
また、Ａｌ２Ｏ３膜上にＳｉＯ２膜を成膜する際、８００℃以上の雰囲気下でＳｉＯ２膜を成膜する場合には、下層のＡｌ２Ｏ３膜がアモルファス状であってもよい。この場合上記雰囲気にＡｌ２Ｏ３膜に晒されることにより、少なくともその表面部が結晶化しつつ、この結晶化したＡｌ２Ｏ３膜上にＳｉＯ２膜が成膜されるため、上記ダイポールは形成される。
ここで、ダイポールによる閾値向上効果を電荷の観点で定量的に説明する。例えば、界面正電荷Ｑｉｎｔ＝１×１０１２ｃｍ−２が存在する界面上のＡｌ２Ｏ３の膜厚を６０ｎｍとすると、１．２Ｖの閾値低下が生じる。これに対し、本実施の形態の結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜との界面に発生するダイポール電荷は３．５×１０１３ｃｍ−２であり、界面正電荷Ｑｉｎｔより一桁多く、０．７Ｖの閾値向上効果を奏する。よって、これを２回重ねれば１．４Ｖ、３回重ねれば２．１Ｖの閾値向上効果を得ることができる。この場合、２回以上重ねることにより、界面正電荷Ｑｉｎｔによる閾値低下の影響を上回る閾値向上効果が得られる。
以下に、図３〜図８を参照しながら、本実施の形態の半導体装置のゲート絶縁膜とゲート電極等の製造工程を説明するとともに、Ａｌ２Ｏ３膜とＳｉＯ２膜の積層状態、Ａｌ２Ｏ３膜の結晶性、ダイポールの発生について説明する。
図３に示す基板ＳＵＢを準備し、第１〜第３窒化物半導体層（Ｓ１〜Ｓ３）を順次形成する。基板ＳＵＢとして、例えば、シリコン（Ｓｉ）からなる半導体基板を用いる。次いで、基板ＳＵＢ上に、第１窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層（Ａｌ組成比５％）を、第２窒化物半導体層（チャネル層）Ｓ２として、ＧａＮ層を、第３窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層（Ａｌ組成比２２％）を、順次エピタキシャル成長させる。次いで、第３窒化物半導体層Ｓ３上に、第４窒化物半導体層Ｓ４として、ＧａＮ層をエピタキシャル成長させた後、メサ部の形成領域にマスク膜（図示せず）を形成し、このマスク膜をマスクとして、第４窒化物半導体層Ｓ４をエッチングする。これにより、メサ部が形成される。
次いで、第４窒化物半導体層Ｓ４よりなるメサ部上に、ゲート絶縁膜ＧＩと、ゲート電極ＧＥを形成する。例えば、図３に示すように、第４窒化物半導体層Ｓ４よりなるメサ部および第３窒化物半導体層Ｓ３上に、第１ゲート絶縁膜ＧＩａとして、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）を形成する。まず、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を、ＡＬＤ（Atomic Layer Deposition）法を用い、成膜温度３００℃で、５ｎｍの膜厚となるよう成膜する。次いで、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）に、不活性ガス（例えば、窒素）雰囲気中において、８００℃、１０分の熱処理を施す。この熱処理により、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が結晶化し、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）となる。
ここで、結晶化とは、グレイン（結晶粒）が生じる処理を言い、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）は、複数のグレイン（結晶粒）を有する。よって、多結晶酸化アルミニウムとも言う。グレイン（結晶粒）の平均粒径は、酸化アルミニウム膜（ａ−Ａｌ２Ｏ３、ｃ−Ａｌ２Ｏ３）の膜厚と同程度（±８０％）であることが好ましい。
ここでは、酸化アルミニウム膜（ａ−Ａｌ２Ｏ３、ｃ−Ａｌ２Ｏ３）の膜厚を５ｎｍ程度としたが、この膜厚は、２ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。膜厚を２ｎｍ以上とすることで、ダイポールを生じさせることができる。十分なダイポール得る（電荷量を大きくする）ためには、この膜厚を５ｎｍ以上とすることが好ましい。また、この膜厚に上限はないが、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層する場合には、２０ｎｍ以下で十分である。また、界面正電荷Ｑｉｎｔの影響を抑えるためにはこの膜厚１０ｎｍ以下とすることがより好ましい。
次いで、図４に示すように、第１ゲート絶縁膜ＧＩａ上に、第２ゲート絶縁膜ＧＩｂとして、酸化シリコン膜（ＳｉＯ２膜）を形成する。例えば、酸化シリコン膜（ＳｉＯ２膜）を、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用い、成膜温度４００℃で、１０ｎｍの膜厚となるよう成膜する。ここでは、酸化シリコン膜（ＳｉＯ２膜）の膜厚を１０ｎｍ程度としたが、この膜厚は、５ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。この膜厚を５ｎｍ以上とすることで、ダイポールを生じさせることができる。また、この膜厚に上限はないが、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層する場合には、２０ｎｍ以下で十分である。また、界面正電荷Ｑｉｎｔの影響を抑えるためにはこの膜厚を１０ｎｍ以下とすることがより好ましい。
ここで、第２ゲート絶縁膜ＧＩｂとして、酸化シリコン膜（ＳｉＯ２膜）は、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に成膜されるため、これらの膜の界面には、ダイポールが生じる。
次いで、図５、図６に示すように、第２ゲート絶縁膜ＧＩｂ上に、第３ゲート絶縁膜ＧＩｃとして、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）を形成する。まず、図５に示すように、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を、ＡＬＤ法を用い、成膜温度３００℃で、１０ｎｍの膜厚となるよう成膜する。
ここで、第２ゲート絶縁膜ＧＩｂである酸化シリコン膜（ＳｉＯ２膜）上には、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が成膜されるため、これらの膜の界面には、ダイポールが生じない。
次いで、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）に、不活性ガス（例えば、窒素）雰囲気中において、８００℃、１０分の熱処理を施す。この熱処理により、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が結晶化し、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）となる（図６）。なお、熱処理条件は一例である。但し、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）の結晶化には、８００℃以上の熱処理を行うことが好ましい。
ここで、熱処理（結晶化）の後においても、第２ゲート絶縁膜ＧＩｂである酸化シリコン膜（ＳｉＯ２膜）と第３ゲート絶縁膜ＧＩｃである結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）との界面には、ダイポールが生じない。即ち、ダイポールが生じていない状態が、熱処理（結晶化）の後においても、維持される。
なお、第３ゲート絶縁膜ＧＩｃとなる酸化アルミニウム膜（ａ−Ａｌ２Ｏ３、ｃ−Ａｌ２Ｏ３）の膜厚は、２ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。膜厚を２ｎｍ以上とすることで、ダイポールを生じさせることができる。十分なダイポール得る（電荷量を大きくする）ためには、この膜厚５ｎｍ以上とすることが好ましい。また、この膜厚に上限はないが、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層する場合には、２０ｎｍ以下で十分である。また、界面正電荷Ｑｉｎｔの影響を抑えるためにはこの膜厚１０ｎｍ以下とすることがより好ましい。
次いで、図７に示すように、第３ゲート絶縁膜ＧＩｃ上に、第４ゲート絶縁膜ＧＩｄとして、酸化シリコン膜（ＳｉＯ２膜）を形成する。例えば、酸化シリコン膜（ＳｉＯ２膜）を、ＬＰＣＶＤ法を用い、成膜温度４００℃で、１０ｎｍの膜厚となるよう成膜する。なお、第４ゲート絶縁膜ＧＩｄとなる酸化シリコン膜（ＳｉＯ２膜）の膜厚は、５ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。この膜厚を５ｎｍ以上とすることで、ダイポールを生じさせることができる。また、この膜厚に上限はないが、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層する場合には、２０ｎｍ以下で十分である。また、界面正電荷Ｑｉｎｔの影響を抑えるためにはこの膜厚１０ｎｍ以下とすることがより好ましい。
ここで、第４ゲート絶縁膜ＧＩｄとして、酸化シリコン膜（ＳｉＯ２膜）は、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に成膜されるため、これらの膜の界面には、ダイポールが生じる。
このように、Ａｌ２Ｏ３膜とＳｉＯ２膜とが接していればダイポールが発生するわけではなく、Ａｌ２Ｏ３膜の結晶性や積層順序がダイポールの発生に関与している。
即ち、「結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に酸化シリコン膜（ＳｉＯ２膜）を成膜するとダイポールが発生」し、「酸化シリコン膜（ＳｉＯ２膜）上にアモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を成膜し、結晶化した場合にはダイポールは発生しない」という実験事実を利用し、ゲート絶縁膜において、結晶性のＡｌ２Ｏ３膜とその上のＳｉＯ２膜との２層膜を、繰り返し積層することにより、閾値電圧を累積的に向上させることができるという新たな知見が重要である。別の言い方をすれば、「Ａｌ２Ｏ３膜とＳｉＯ２膜とが接していればダイポールが生じるわけではない」という新たな知見であり、シリコンデバイスで利用されている、Ａｌ２Ｏ３膜側に正電荷、ＳｉＯ２膜側に負電荷が生じるという技術とは異なる窒化物半導体特有の新たな知見により、閾値電圧を向上させることができる。
なお、ここでは、ゲート絶縁膜ＧＩを４層（ＧＩａ〜ＧＩｄ）としたが、ゲート絶縁膜ＧＩを６層、８層、または１０層以上としてもよい。
また、ここでは、ゲート絶縁膜ＧＩを構成する膜を下側から、５ｎｍの結晶性のＡｌ２Ｏ３膜（ＧＩａ）、１０ｎｍのＳｉＯ２膜（ＧＩｂ）、１０ｎｍの結晶性のＡｌ２Ｏ３膜（ＧＩｃ）、１０ｎｍのＳｉＯ２膜（ＧＩｄ）としたが、これは、ゲート絶縁膜ＧＩを単層の６０ｎｍのＡｌ２Ｏ３膜とした場合と同等のゲートドライブ能力を得るため、容量値が同じとなるように設計した例である。よって、ゲート絶縁膜ＧＩとしては、この膜厚構成に限定されるものではない。ゲート絶縁膜ＧＩを６層とした設計例を以下に示す。下側から、５ｎｍの結晶性のＡｌ２Ｏ３膜、５ｎｍのＳｉＯ２膜、５ｎｍの結晶性のＡｌ２Ｏ３膜、５ｎｍのＳｉＯ２膜、５ｎｍの結晶性のＡｌ２Ｏ３膜、１０ｎｍのＳｉＯ２膜を順次積層した膜をゲート絶縁膜としてもよい。
次いで、図８に示すように、ゲート絶縁膜（第４ゲート絶縁膜ＧＩｄ）ＧＩ上に、ゲート電極ＧＥ用の導電性膜として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。次いで、ゲート電極ＧＥの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、ゲート電極ＧＥ用の導電性膜およびその下層のゲート絶縁膜ＧＩ（ＧＩａ〜ＧＩｄ）をエッチングする。これにより、ゲート電極ＧＥが形成され、その下層にゲート電極ＧＥと同等の平面形状のゲート絶縁膜ＧＩ（ＧＩａ〜ＧＩｄ）が形成される（図１参照）。次いで、上記フォトレジスト膜を除去する。
次いで、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、リフトオフ法などを用いて、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域以外の領域をフォトレジスト膜（図示せず）で覆い、基板ＳＵＢの上方に導電性膜を形成する。例えば、アルミニウム膜をスパッタリング法などを用いて堆積する。次いで、上記フォトレジスト膜を除去するとともに、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域以外の領域の導電性膜を除去する。
このようにして、図１に示す半導体装置を形成することができる。
次いで、図１５〜図３３を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。
［構造説明］
図１５は、本実施の形態の半導体装置の構成を示す断面図である。図１６は、本実施の形態の半導体装置の構成を示す平面図である。図１５の断面図は、例えば、図１６のＡ−Ａ部に対応する。
本実施の形態の半導体装置においては、図１５に示すように、基板ＳＵＢ上に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２および第３窒化物半導体層Ｓ３が順次形成されている。そして、第３窒化物半導体層Ｓ３の一部分上には第４窒化物半導体層Ｓ４よりなるメサ部が形成されている。なお、基板ＳＵＢ上に、核生成層やその上の高抵抗バッファ層を形成した後、第１窒化物半導体層Ｓ１等を形成してもよい。
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
前述したように、基板ＳＵＢ上には、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２および第３窒化物半導体層Ｓ３が順次形成されている。そして、第３窒化物半導体層Ｓ３の一部分上には、第４窒化物半導体層Ｓ４よりなるメサ部が形成されている。
第２窒化物半導体層Ｓ２は、第１窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
第３窒化物半導体層Ｓ３は、第１窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
第４窒化物半導体層Ｓ４は、第１窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ４＞Ｓ１）。
前述したように、第１窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３窒化物半導体層Ｓ３は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１窒化物半導体層Ｓ１よりＡｌ組成が大きい。例えば、第１窒化物半導体層Ｓ１のＡｌ組成は、０〜１０％であり、より好ましくは、３〜８％である。また、例えば、第３窒化物半導体層Ｓ３のＡｌ組成は、１５〜３０％であり、より好ましくは、１８〜２２％である。また、第４窒化物半導体層（２ＤＥＧ解消層）Ｓ４は、ノンドープ層であり、例えば、ｉ−ＧａＮよりなるが、第１窒化物半導体層Ｓ１よりもＡｌ組成の低いＡｌＧａＮを使ってもよい。また、第４窒化物半導体層Ｓ４としてＩｎＧａＮを使ってもよい。
また、第４窒化物半導体層Ｓ４よりなるメサ部上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。メサ部の平面形状は、紙面奥行き方向に長辺を有する矩形状である。
ゲート絶縁膜（ＧＩ）およびゲート電極ＧＥの積層体の平面形状は、紙面奥行き方向（Ｙ方向）に長辺を有する矩形状である（図１６参照）。ゲート電極ＧＥの幅（Ｘ方向の長さ、ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）は、メサ部の幅（Ｘ方向の長さ）より大きい。
ここで、本実施の形態においては、ゲート絶縁膜ＧＩとして、４層の膜（ＧＩａ〜ＧＩｄ）が形成されている。具体的には、下層に位置する結晶性の酸化アルミニウム（Ａｌ２Ｏ３）と、上層に位置する酸化シリコン（ＳｉＯ２）との２層膜が、２層積層されたゲート絶縁膜が設けられている。
このように、本実施の形態においてはゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層した膜を用いた。そして、ＳｉＯ２膜上に形成されるＡｌ２Ｏ３膜は、アモルファス状態で成膜され、その後、結晶化された膜である。ゲート絶縁膜ＧＩとして、このような積層膜を用いることにより、前述したように閾値電圧（Ｖｔ）を向上させることができる。
また、メサ部の両側の第３窒化物半導体層Ｓ３上には、フィールドプレート絶縁膜ＦＰが形成されている。別の言い方をすれば、第３窒化物半導体層Ｓ３上には、開口部を有するフィールドプレート絶縁膜ＦＰが形成され、この開口部の内部に、メサ部が配置されている。そして、フィールドプレート絶縁膜ＦＰの開口部を覆うように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが配置されている。よって、フィールドプレート絶縁膜ＦＰの開口部の幅（Ｘ方向の長さ）は、ゲート電極ＧＥの幅（Ｘ方向の長さ）より小さく、メサ部の幅（Ｘ方向の長さ）より大きい。このように、ゲート電極ＧＥの端部下にフィールドプレート絶縁膜ＦＰを設けることで、半導体装置の耐圧を向上させることができる。
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。また、メサ部（Ｓ４）の両側の第３窒化物半導体層Ｓ３上には、ソース電極ＳＥまたはドレイン電極ＤＥが形成されている。例えば、層間絶縁膜ＩＬ１中には、コンタクトホール（接続孔）Ｃ１が形成され、このコンタクトホールＣ１の内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。このソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁膜ＩＬ２が形成されている。この絶縁膜ＩＬ２は、下層膜ＩＬ２ａと上層膜ＩＬ２ｂの積層膜である。
図１６に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。ドレイン電極ＤＥの下には、ドレイン電極ＤＥと第３窒化物半導体層Ｓ３との接続部（接続領域）となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥと第３窒化物半導体層Ｓ３との接続部（接続領域）となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。
そして、ドレイン電極ＤＥとソース電極ＳＥとの間には、ゲート電極ＧＥが配置されている。前述したようにゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。
また、図１６に示すように、ドレイン電極ＤＥ、ゲート電極ＧＥおよびソース電極ＳＥは、繰り返して複数配置されている。
即ち、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。そして、ドレイン電極ＤＥの下のコンタクトホールＣ１とソース電極ＳＥの下のコンタクトホールＣ１との間には、ゲート電極ＧＥが配置されている。
また、複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（例えば、図１６における、上部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（例えば、図１６における、下部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（例えば、図１６における、下部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（例えば、図１６における、右側および左側）に設けられたゲートパッドＧＰと接続される。
なお、ゲート電極ＧＥおよびゲート線ＧＬの下方には、ゲート絶縁膜（ＧＩ）を介して、第４窒化物半導体層Ｓ４のメサ部が配置されている。
そして、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する略矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬ、ソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとソースパッドＳＰとの間に、ゲート線ＧＬが配置されている。素子分離領域ＩＳＯは、イオン注入等によりホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれ、窒化物半導体層において結晶性が破壊された領域である。
［製法説明］
次いで、図１７〜図３３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１７〜図３３は、本実施の形態の半導体装置の製造工程を示す断面図である。
図１７に示すように、基板ＳＵＢを準備し、第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）を順次形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いる。なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよい。なお、通常、基板ＳＵＢ上にこの後形成される窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。なお、基板ＳＵＢ上に、核生成層および高抵抗バッファ層を形成した後、第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）を順次形成してもよい。核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができ、この層は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム（ＧａＮ）層と、窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
次いで、基板ＳＵＢ上に、第１窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層（Ａｌ組成比５％）を有機金属気相成長法などを用いて、１μｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ≦０．１）、より好ましくは０．０３以上０．０８以下（０．０３≦Ｘ≦０．０８）の範囲で調整することができる。Ａｌ組成比５％の場合、Ｘ＝０．０５である。このＡｌＧａＮ層は、例えば、ノンドープ層である。即ち、意図的なｎ型不純物やｐ型不純物のドープは行われていない。
次いで、第１窒化物半導体層Ｓ１上に、第２窒化物半導体層（チャネル層）Ｓ２として、ＧａＮ層を有機金属気相成長法などを用いて、４０ｎｍ程度エピタキシャル成長させる。
次いで、第２窒化物半導体層Ｓ２上に、第３窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層（Ａｌ組成比２２％）を有機金属気相成長法などを用いて、１４ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより大きく、０．１５以上０．３未満（０．１５≦Ｚ＜０．３）、より好ましくは０．１８以上０．２２以下（０．１８≦Ｘ≦０．２２）とする。
ここで、第２窒化物半導体層（チャネル層）Ｓ２と、第３窒化物半導体層（障壁層）Ｓ３との界面であって、第２窒化物半導体層Ｓ２側には、前述したように、２ＤＥＧ（２次元電子ガス）が発生する。
次いで、第３窒化物半導体層Ｓ３上に、第４窒化物半導体層Ｓ４として、ＧａＮ層を有機金属気相成長法などを用いて、２５ｎｍ程度エピタキシャル成長させる。この第４窒化物半導体層Ｓ４の成膜により、上記２ＤＥＧが消失する。
なお、第１〜第４窒化物半導体層Ｓ１〜Ｓ４は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
次いで、図１７に示す断面には表れない素子分離領域（ＩＳＯ）を形成する（図１６参照）。例えば、第４窒化物半導体層Ｓ４上を絶縁膜などの保護膜で覆い、この保護膜上に、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、ホウ素イオンを保護膜を介して打ち込むことにより、素子分離領域（ＩＳＯ）を形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、窒化物半導体層において結晶性が破壊され、素子分離領域（ＩＳＯ）が形成される。
例えば、ホウ素イオンを、第１〜第４窒化物半導体層Ｓ１〜Ｓ４からなる積層体中の一部に、１×１０１４〜４×１０１４ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１００〜２００ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域（ＩＳＯ）の底部は、例えば、第３窒化物半導体層（障壁層）Ｓ３の底面より下に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域（ＩＳＯ）を形成する。この素子分離領域（ＩＳＯ）で囲まれた領域が活性領域ＡＣとなる。図１６に示すように、この活性領域ＡＣは、略矩形状である。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去し、さらに、保護膜を除去する。
次いで、図１８に示すように、第４窒化物半導体層Ｓ４上に、マスク膜ＭＫとして、例えば、酸化シリコン膜をＬＰＣＶＤ法などを用いて１００ｎｍの膜厚となるよう成膜する。次いで、マスク膜ＭＫ上のメサ部形成領域に、フォトリソグラフィ処理によりフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜をマスクとして、マスク膜ＭＫをエッチングする（図１９）。マスク膜ＭＫとして、例えば、酸化シリコン膜を用いた場合、例えば、フッ素系ガスを用いたドライエッチングを行う。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去する。
次いで、図２０に示すように、第４窒化物半導体層Ｓ４よりなるメサ部を形成する。例えば、マスク膜ＭＫをマスクとして、第４窒化物半導体層Ｓ４を塩素系ガスを用いたドライエッチングにより除去する。この段階においては、メサ部が第３窒化物半導体層（障壁層）Ｓ３上に部分的（例えば、Ｙ方向に長辺を有する矩形状）に形成され、その下方においては、２ＤＥＧは消失したままであり、メサ部の両側においては、２ＤＥＧが再発生する。この後、マスク膜ＭＫをエッチングにより除去する。マスク膜ＭＫとして、例えば、酸化シリコン膜を用いた場合、例えば、バッファド弗酸を用いたウエットエッチングにより除去する。
次いで、図２１、図２２に示すように、メサ部の両側の第３窒化物半導体層Ｓ３上に、フィールドプレート絶縁膜ＦＰを形成する。例えば、図２１に示すように、第３窒化物半導体層Ｓ３および第４窒化物半導体層Ｓ４上に、フィールドプレート絶縁膜ＦＰ用の膜として、窒化シリコン膜をプラズマＣＶＤ法などを用いて９０ｎｍ程度堆積する。次いで、窒化シリコン膜上に、メサ部上に開口部を有するフォトレジスト膜ＰＲ２を形成する。このフォトレジスト膜ＰＲ２をマスクとして、フィールドプレート絶縁膜ＦＰ用の膜をエッチングする。例えば、フッ酸系ガスによるドライエッチングにより、フィールドプレート絶縁膜ＦＰ用の膜をエッチングする（図２２）。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２を除去する。これにより、図２２に示すように、メサ部の幅より広い開口部を有するフィールドプレート絶縁膜ＦＰを形成することができる。
次いで、図２３〜図２８に示すように、第４窒化物半導体層Ｓ４よりなるメサ部上に、ゲート絶縁膜ＧＩと、ゲート電極ＧＥを形成する。例えば、第４窒化物半導体層Ｓ４よりなるメサ部、第３窒化物半導体層Ｓ３およびフィールドプレート絶縁膜ＦＰ上に、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を、ＡＬＤ法を用い、成膜温度３００℃で、５ｎｍの膜厚となるよう成膜する。次いで、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）に、不活性ガス（例えば、窒素）雰囲気中において、８００℃、１０分の熱処理を施す。この熱処理により、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が結晶化し、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）となる（図２３）。前述したように、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）または結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）の膜厚は、２ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。
次いで、図２４に示すように、第１ゲート絶縁膜ＧＩａ上に、第２ゲート絶縁膜ＧＩｂとして、酸化シリコン膜（ＳｉＯ２膜）を形成する。例えば、酸化シリコン膜（ＳｉＯ２膜）を、ＬＰＣＶＤ法を用い、成膜温度４００℃で、１０ｎｍの膜厚となるよう成膜する。前述したように、酸化シリコン膜（ＳｉＯ２膜）の膜厚は、５ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。
ここで、第２ゲート絶縁膜ＧＩｂとして、酸化シリコン膜（ＳｉＯ２膜）は、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に成膜されるため、これらの膜の界面には、ダイポールが生じる。
次いで、第２ゲート絶縁膜ＧＩｂ上に、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を、ＡＬＤ法を用い、成膜温度３００℃で、１０ｎｍの膜厚となるよう成膜する。次いで、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）に、不活性ガス（例えば、窒素）雰囲気中において、８００℃、１０分の熱処理を施す。この熱処理により、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が結晶化し、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）となる（図２５）。なお、熱処理条件は一例である。但し、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）の結晶化には、８００℃以上の熱処理を行うことが好ましい。
ここで、熱処理（結晶化）の前後において、酸化シリコン膜（ＳｉＯ２膜）ＧＩｂとその上の酸化アルミニウム（ａ−Ａｌ２Ｏ３、ｃ−Ａｌ２Ｏ３）との界面には、ダイポールが生じない。なお前述したように、第３ゲート絶縁膜ＧＩｃとなるアモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）または結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）の膜厚は、２ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。
次いで、図２６に示すように、第３ゲート絶縁膜ＧＩｃ上に、第４ゲート絶縁膜ＧＩｄとして、酸化シリコン膜（ＳｉＯ２膜）を形成する。例えば、酸化シリコン膜（ＳｉＯ２膜）を、ＬＰＣＶＤ法を用い、成膜温度４００℃で、１０ｎｍの膜厚となるよう成膜する。なお、前述したように、第４ゲート絶縁膜ＧＩｄとなる酸化シリコン膜（ＳｉＯ２膜）の膜厚は、５ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。これにより、４層の絶縁膜（ＧＩａ〜ＧＩｄ）よりなるゲート絶縁膜ＧＩを形成することができる。なお、前述したように、Ａｌ２Ｏ３膜上にＳｉＯ２膜を成膜する際、８００℃以上の雰囲気下でＳｉＯ２膜を成膜し、下層のＡｌ２Ｏ３膜の結晶化を行いつつ、ＳｉＯ２膜を成膜してもよい。
ここで、第４ゲート絶縁膜ＧＩｄとして、酸化シリコン膜（ＳｉＯ２膜）は、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に成膜されるため、これらの膜の界面には、ダイポールが生じる。
このように、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層することにより、閾値電圧を累積的に向上させることができる（図２参照）。なお、ここでは、ゲート絶縁膜ＧＩを４層（ＧＩａ〜ＧＩｄ）としたが、ゲート絶縁膜ＧＩを６層、８層、または１０層以上としてもよい。例えば、前述した、下側から、５ｎｍの結晶性のＡｌ２Ｏ３膜（ＧＩａ）、１０ｎｍのＳｉＯ２膜（ＧＩｂ）、１０ｎｍの結晶性のＡｌ２Ｏ３膜（ＧＩｃ）、１０ｎｍのＳｉＯ２膜（ＧＩｄ）を順次積層した膜をゲート絶縁膜としてもよい。また、下側から、５ｎｍの結晶性のＡｌ２Ｏ３膜、５ｎｍのＳｉＯ２膜、５ｎｍの結晶性のＡｌ２Ｏ３膜、５ｎｍのＳｉＯ２膜、５ｎｍの結晶性のＡｌ２Ｏ３膜、１０ｎｍのＳｉＯ２膜を順次積層した膜をゲート絶縁膜としてもよい。
次いで、例えば、図２７に示すように、ゲート絶縁膜ＧＩ用の絶縁膜上に、ゲート電極ＧＥ用の導電性膜１０として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する。導電性膜の構成材料や膜厚は適宜調整可能である。ゲート電極ＧＥ用の導電性膜として、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。例えば、導電性膜として、上記Ｎｉ膜上に、Ａｕ膜を積層した膜を用いてもよい。
次いで、フォトリソグラフィ処理により、ゲート電極ＧＥ用の導電性膜上のゲート電極ＧＥの形成領域に、フォトレジスト膜（図示せず）を形成する。このフォトレジスト膜をマスクとして、ゲート電極ＧＥ用の導電性膜およびゲート絶縁膜ＧＩをエッチングする。例えば、塩素系ガスを用いたドライエッチングにより、ＴｉＮ膜および酸化アルミニウム膜をエッチングし、フッ素系ガスを用いたドライエッチングにより、酸化シリコン膜をエッチングする。なお、マスクとしては、パターニングされた絶縁膜（例えば、酸化シリコン膜）などを用いてもよい。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。これにより、図２８に示すように、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成される。
次いで、図２９に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などを用いて１μｍ程度堆積する。なお、酸化シリコン膜の下層に１００ｎｍ程度の窒化シリコン膜を形成してもよい。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。
次いで、図３０に示すように、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜ＰＲ３を形成する。次いで、このフォトレジスト膜ＰＲ３をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ３を除去する。
次いで、図３１、図３２に示すように、コンタクトホールＣ１中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、図３１に示すように、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜２０を形成する。例えば、導電性膜２０として、Ａｌ膜を形成する。例えば、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に、Ａｌ膜をスパッタリング法などを用いて５μｍ程度の膜厚で形成する。
次いで、図３２に示すように、導電性膜（Ａｌ膜）上の、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜ＰＲ４を形成し、このフォトレジスト膜ＰＲ４をマスクとして、導電性膜（Ａｌ膜）２０をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ膜）２０をエッチングする。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ４を除去する。これにより、ソース電極ＳＥ、ドレイン電極ＤＥを形成することができる。なお、導電性膜（Ａｌ膜）１０のパターニングを行った後、熱処理を施す。例えば、５５０℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ膜）２０とその下層の層との間のオーミックコンタクトを取ることができる。
なお、熱処理を施した後、導電性膜（Ａｌ膜）２０をパターニングしてもよい。また、導電性膜２０として、Ａｌ／Ｔｉ膜を用いてもよい。この場合、例えば、Ｔｉ膜を、スパッタリング法などを用いて１６ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。Ａｌ／Ｔｉ膜を用いることで、さらに、良好なオーミックコンタクトを得ることができる。また、導電性膜２０として、Ａｌ／Ｃｕ膜を用いてもよい。このように、ソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
次いで、図３３に示すように、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜（保護膜）ＩＬ２を形成する。例えば、絶縁膜（保護膜）ＩＬ２のうち、下層膜（パッシベーション膜ともいう）ＩＬ２ａとして、窒化シリコン膜をＣＶＤ法などを用いて９０ｎｍ程度堆積する。次いで、窒化シリコン膜上に、上層膜ＩＬ２ｂとして、ポリイミド膜を塗布法などを用いて７μｍ程度堆積する。
なお、ソース電極ＳＥおよびドレイン電極ＤＥと接続される多層の配線を形成した後、最上層配線上に、上記ポリイミド膜などを有する絶縁膜（保護膜）を形成してもよい。この後、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰなど（図１６参照）の外部との電気的接続が必要な領域において、上記絶縁膜（ポリイミド膜および窒化シリコン膜の積層膜）を除去し、下層の導電性膜（配線）の一部を露出させ、パッド部（図示せず）を形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、実施の形態２においては、ゲート電極およびゲート絶縁膜の構成部以外の構成は、実施の形態１と同様であり、実施の形態１と同様の製法で形成することができる。
［構造説明］
図３４は、本実施の形態の半導体装置の構成を示す断面図である。図３４に示す半導体装置は、窒化物半導体を用いたＭＯＳ型の電界効果トランジスタである。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。なお、実施の形態１と同様の構成については、同様の符号を付け、その詳細な説明を省略する。なお、本実施の形態の半導体装置の平面図は、図１６と同様であり、図３４は、図１６のＡ−Ａ部に対応する。
本実施の形態の半導体装置においては、図３４に示すように、基板ＳＵＢ上に、第１窒化物半導体層Ｓ１、第２窒化物半導体層Ｓ２および第３窒化物半導体層Ｓ３が順次形成されている。なお、基板ＳＵＢ上に、核生成層やその上の高抵抗バッファ層を形成した後、第１窒化物半導体層Ｓ１等を形成してもよい。基板ＳＵＢ、第１〜第３窒化物半導体層（Ｓ１〜Ｓ３）、核生成層、高抵抗バッファ層は、実施の形態１の場合と同様の材料を用い、同様の膜厚で構成ることができる。
第２窒化物半導体層Ｓ２は、第１窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
第３窒化物半導体層Ｓ３は、第１窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
ここで、本実施の形態においては、ゲート電極ＧＥは、フィールドプレート絶縁膜ＦＰ、第３窒化物半導体層Ｓ３を貫通し、第２窒化物半導体層Ｓ２を僅かに掘り込んだ溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
よって、第２窒化物半導体層（チャネル層）Ｓ２と第３窒化物半導体層（障壁層）Ｓ３の界面近傍であって、第２窒化物半導体層Ｓ２側において発生する２ＤＥＧは、溝Ｔにより分断されている。このため、ゲート電極ＧＥに所定の電圧（閾値電圧）を印加した場合に、ゲート電極ＧＥの下方に、チャネルが形成され、２ＤＥＧ間がこのチャネルにより導通し、トランジスタがオン状態となる。即ち、ノーマリオフ動作を実現することができる。
溝Ｔの平面形状は、紙面奥行き方向（図１６においては、Ｙ方向）に長辺を有する矩形状である。また、ゲート絶縁膜（ＧＩ）およびゲート電極ＧＥの積層体の平面形状は、Ｙ方向に長辺を有する矩形状である（図１６参照）。ゲート電極ＧＥの幅（Ｘ方向の長さ、ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）は、溝Ｔの幅（Ｘ方向の長さ）より大きい。
ここで、本実施の形態においては、ゲート絶縁膜ＧＩとして、４層の膜（ＧＩａ〜ＧＩｄ）が形成されている。具体的には、下層に位置する結晶性の酸化アルミニウム（Ａｌ２Ｏ３）と、上層に位置する酸化シリコン（ＳｉＯ２）との２層膜が、２層積層されたゲート絶縁膜が設けられている。
このように、本実施の形態においてはゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層した膜を用いた。そして、ＳｉＯ２膜上に形成されるＡｌ２Ｏ３膜は、アモルファス状態で成膜され、その後、結晶化された膜である。ゲート絶縁膜ＧＩとして、このような積層膜を用いることにより、前述したように閾値電圧（Ｖｔ）を向上させることができる。
また、溝Ｔの両側の第３窒化物半導体層Ｓ３上には、前述したフィールドプレート絶縁膜ＦＰが形成されている。このように、ゲート電極ＧＥの端部下にフィールドプレート絶縁膜ＦＰを設けることで、半導体装置の耐圧を向上させることができる。
また、実施の形態１の場合と同様に、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。また、メサ部の両側の第３窒化物半導体層Ｓ３上には、ソース電極ＳＥまたはドレイン電極ＤＥが形成されている。例えば、層間絶縁膜ＩＬ１中には、コンタクトホール（接続孔）Ｃ１が形成され、このコンタクトホールＣ１の内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。このソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁膜ＩＬ２が形成されている。この絶縁膜ＩＬ２は、下層膜ＩＬ２ａと上層膜ＩＬ２ｂの積層膜である。
［製法説明］
次いで、図３５〜図５１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３５〜図５１は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１と同様の構成および工程については、その詳細な説明を省略する。
図３５に示すように、基板ＳＵＢを準備し、第１〜第３窒化物半導体層（Ｓ１〜Ｓ３）を順次形成する。基板ＳＵＢとして、実施の形態１の場合と同様のものを用いることができる。また、第１〜第３窒化物半導体層（Ｓ１〜Ｓ３）は、実施の形態１の場合と同様の材料を用い、同様に形成することができる。ここで、第２窒化物半導体層（チャネル層）Ｓ２と、第３窒化物半導体層（障壁層）Ｓ３との界面であって、第２窒化物半導体層Ｓ２側には、２ＤＥＧ（２次元電子ガス）が発生する。次いで、図３５に示す断面には表れない素子分離領域（ＩＳＯ）を実施の形態１の場合と同様にして形成する（図１６参照）。
次いで、図３６〜図３９に示すように、第３窒化物半導体層Ｓ３上に、開口部を有するフィールドプレート絶縁膜ＦＰを形成する。例えば、図３６に示すように、第３窒化物半導体層Ｓ３上に、フィールドプレート絶縁膜ＦＰ用の膜として、窒化シリコン膜をプラズマＣＶＤ法などを用いて９０ｎｍ程度堆積する。次いで、窒化シリコン膜上に、溝Ｔの形成領域に開口部を有するフォトレジスト膜ＰＲ２１を形成する（図３７）。このフォトレジスト膜ＰＲ２１をマスクとして、フィールドプレート絶縁膜ＦＰ用の膜をエッチングする。例えば、フッ素系ガスによるドライエッチングにより、フィールドプレート絶縁膜ＦＰ用の膜をエッチングする（図３８）。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２１を除去する。これにより、図３９に示すように、溝Ｔの形成領域に開口部を有するフィールドプレート絶縁膜ＦＰを形成することができる。
次いで、図４０に示すように、フィールドプレート絶縁膜ＦＰをマスクとして、第３窒化物半導体層Ｓ３および第２窒化物半導体層Ｓ２をエッチングすることにより、フィールドプレート絶縁膜ＦＰおよび第３窒化物半導体層Ｓ３を貫通して第２窒化物半導体層Ｓ２を露出する溝Ｔを形成する。例えば、塩素系ガスによるドライエッチングにより、溝Ｔを形成する。このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。
次いで、図４１〜図４６に示すように、第２窒化物半導体層（チャネル層）Ｓ２がその底面に露出した溝Ｔ内およびフィールドプレート絶縁膜ＦＰ上に、ゲート絶縁膜ＧＩと、ゲート電極ＧＥを形成する。まず、例えば、図４１に示す溝Ｔの底面、側面およびフィールドプレート絶縁膜ＦＰ上に、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を、ＡＬＤ法を用い、成膜温度３００℃で、５ｎｍの膜厚となるよう成膜する。次いで、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）に、不活性ガス（例えば、窒素）雰囲気中において、８００℃、１０分の熱処理を施す。この熱処理により、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が結晶化し、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）となる（図４１）。前述したように、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）または結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）の膜厚は、２ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。
次いで、図４２に示すように、第１ゲート絶縁膜ＧＩａ上に、第２ゲート絶縁膜ＧＩｂとして、酸化シリコン膜（ＳｉＯ２膜）を形成する。例えば、酸化シリコン膜（ＳｉＯ２膜）を、ＬＰＣＶＤ法を用い、成膜温度４００℃で、１０ｎｍの膜厚となるよう成膜する。前述したように、酸化シリコン膜（ＳｉＯ２膜）の膜厚は、５ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。
ここで、第２ゲート絶縁膜ＧＩｂとして、酸化シリコン膜（ＳｉＯ２膜）は、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に成膜されるため、これらの膜の界面には、ダイポールが生じる。
次いで、第２ゲート絶縁膜ＧＩｂ上に、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）を、ＡＬＤ法を用い、成膜温度３００℃で、１０ｎｍの膜厚となるよう成膜する。次いで、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）に、不活性ガス（例えば、窒素）雰囲気中において、８００℃、１０分の熱処理を施す。この熱処理により、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）が結晶化し、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）となる（図４３）。なお、熱処理条件は一例である。但し、アモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）の結晶化には、８００℃以上の熱処理を行うことが好ましい。
ここで、熱処理（結晶化）の前後において、酸化シリコン膜（ＳｉＯ２膜）ＧＩｂとその上の酸化アルミニウム（ａ−Ａｌ２Ｏ３、ｃ−Ａｌ２Ｏ３）との界面には、ダイポールが生じない。なお前述したように、第３ゲート絶縁膜ＧＩｃとなるアモルファス状の酸化アルミニウム（ａ−Ａｌ２Ｏ３）または結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）の膜厚は、２ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。
次いで、図４４に示すように、第３ゲート絶縁膜ＧＩｃ上に、第４ゲート絶縁膜ＧＩｄとして、酸化シリコン膜（ＳｉＯ２膜）を形成する。例えば、酸化シリコン膜（ＳｉＯ２膜）を、ＬＰＣＶＤ法を用い、成膜温度４００℃で、１０ｎｍの膜厚となるよう成膜する。なお、前述したように、第４ゲート絶縁膜ＧＩｄとなる酸化シリコン膜（ＳｉＯ２膜）の膜厚は、５ｎｍ以上２０ｎｍ以下、より好ましくは、５ｎｍ以上１０ｎｍ以下の範囲で調整することができる。これにより、４層の絶縁膜（ＧＩａ〜ＧＩｄ）よりなるゲート絶縁膜ＧＩを形成することができる。なお、前述したように、Ａｌ２Ｏ３膜上にＳｉＯ２膜を成膜する際、８００℃以上の雰囲気下でＳｉＯ２膜を成膜し、下層のＡｌ２Ｏ３膜の結晶化を行いつつ、ＳｉＯ２膜を成膜してもよい。
ここで、第４ゲート絶縁膜ＧＩｄとして、酸化シリコン膜（ＳｉＯ２膜）は、結晶性の酸化アルミニウム（ｃ−Ａｌ２Ｏ３）上に成膜されるため、これらの膜の界面には、ダイポールが生じる。
このように、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を、繰り返し積層することにより、閾値電圧を累積的に向上させることができる（図２参照）。なお、ここでは、ゲート絶縁膜ＧＩを４層（ＧＩａ〜ＧＩｄ）としたが、ゲート絶縁膜ＧＩを６層、８層、または１０層以上としてもよい。例えば、実施の形態１で説明した、下側から、５ｎｍの結晶性のＡｌ２Ｏ３膜（ＧＩａ）、１０ｎｍのＳｉＯ２膜（ＧＩｂ）、１０ｎｍの結晶性のＡｌ２Ｏ３膜（ＧＩｃ）、１０ｎｍのＳｉＯ２膜（ＧＩｄ）を順次積層した膜をゲート絶縁膜としてもよい。また、下側から、５ｎｍの結晶性のＡｌ２Ｏ３膜、５ｎｍのＳｉＯ２膜、５ｎｍの結晶性のＡｌ２Ｏ３膜、５ｎｍのＳｉＯ２膜、５ｎｍの結晶性のＡｌ２Ｏ３膜、１０ｎｍのＳｉＯ２膜を順次積層した膜をゲート絶縁膜としてもよい。
次いで、例えば、ゲート絶縁膜ＧＩ用の絶縁膜上に、ゲート電極ＧＥ用の導電性膜１０として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて１００ｎｍ程度の膜厚で堆積する（図４５）。なお、実施の形態１の場合と同様に、ゲート電極ＧＥ用の導電性膜１０として、ＴｉＮ膜以外の膜を用いてもよい。
次いで、フォトリソグラフィ処理により、ゲート電極ＧＥ用の導電性膜上のゲート電極ＧＥの形成領域に、フォトレジスト膜（図示せず）を形成する。このフォトレジスト膜をマスクとして、ゲート電極ＧＥ用の導電性膜およびゲート絶縁膜ＧＩをエッチングする。例えば、塩素系ガスを用いたドライエッチングにより、ＴｉＮ膜および酸化アルミニウム膜をエッチングし、フッ素系ガスを用いたドライエッチングにより、酸化シリコン膜をエッチングする。なお、マスクとしては、パターニングされた絶縁膜（例えば、酸化シリコン膜）などを用いてもよい。この後、プラズマ剥離処理などにより上記フォトレジスト膜を除去する。これにより、図４６に示すように、第４窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成される。
以降に示す、層間絶縁膜ＩＬ１、ソース電極ＳＥ、ドレイン電極ＤＥおよび絶縁膜（保護膜）ＩＬ２は、実施の形態１の場合と同様にして形成することができる。
簡単に説明すると、まず、図４７に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。次いで、図４８に示すように、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。例えば、フォトレジスト膜ＰＲ２２をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。次いで、図４９に示すように、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜２０を形成し、図５０に示すように、導電性膜（Ａｌ膜）上のフォトレジスト膜ＰＲ２３をマスクとして、導電性膜（Ａｌ膜）２０をエッチングすることにより、ソース電極ＳＥ、ドレイン電極ＤＥを形成する。次いで、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２３を除去した後、図５１に示すように、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜（保護膜）ＩＬ２を形成する。
なお、ソース電極ＳＥおよびドレイン電極ＤＥと接続される多層の配線を形成した後、最上層配線上に、上記ポリイミド膜などを有する絶縁膜（保護膜）を形成してもよい。この後、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰなど（図１６参照）の外部との電気的接続が必要な領域において、上記絶縁膜（ポリイミド膜および窒化シリコン膜の積層膜）を除去し、下層の導電性膜（配線）の一部を露出させ、パッド部（図示せず）を形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
（実施の形態３）
上記実施の形態１、２においては、ゲート絶縁膜を４層以上の膜で構成したが、２層膜で構成してもよい。また、実施の形態１等においては、結晶性の酸化アルミニウム（Ａｌ２Ｏ３）と酸化シリコン（ＳｉＯ２）の積層膜を例に説明したが、第１金属の酸化膜（Ｍ１Ｏ）と第２金属の酸化膜（Ｍ２Ｏ）の積層膜を用いてもよい。
（応用例１）
図５２は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。本応用例の半導体装置において、ゲート絶縁膜ＧＩ以外の構成は、実施の形態１（図１）に示す半導体装置と同様である。
即ち、実施の形態１（図１）の半導体装置においては、４層の絶縁膜（ＧＩａ〜ＧＩｄ）よりなるゲート絶縁膜ＧＩを用いているが、本実施の形態においては、２層の絶縁膜（ＧＩａ、ＧＩｂ）よりなるゲート絶縁膜ＧＩを用いている。具体的には、ゲート絶縁膜ＧＩとして、結晶性の酸化アルミニウム（Ａｌ２Ｏ３）よりなる第１ゲート絶縁膜ＧＩａと、その上の酸化シリコン（ＳｉＯ２）よりなる第２ゲート絶縁膜ＧＩｂとの積層膜を用いている。
この場合も、実施の形態１において、図１３、図１４を参照しながら説明したように、結晶性のＡｌ２Ｏ３膜とＳｉＯ２膜の境界部にダイポールが発生し、このダイポールは、界面正電荷Ｑｉｎｔによる電界を打ち消す。このため、閾値電圧（Ｖｔ）を向上させることができる。
このように、ゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を用いた場合にも、閾値電圧（Ｖｔ）を向上させることができる。しかしながら、上層の酸化シリコン（ＳｉＯ２）よりなる第２ゲート絶縁膜ＧＩｂの膜厚が大きい場合には、ダイポールの効果以上に閾値電圧（Ｖｔ）が低下してしまう（図１３参照）。このため、ゲート絶縁膜ＧＩとして、結晶性のＡｌ２Ｏ３膜とその上に設けられたＳｉＯ２膜との２層膜を用いる場合には、上層の酸化シリコン（ＳｉＯ２）よりなる第２ゲート絶縁膜ＧＩｂの膜厚を５ｎｍ以上１０ｎｍ以下とすることが好ましい。また、下層の結晶性の酸化アルミニウム（Ａｌ２Ｏ３）よりなる第１ゲート絶縁膜ＧＩａとしては、前述したように、その膜厚の下限を２ｎｍ以上、より好ましくは５ｎｍ以上とすることが好ましい。２層膜を用いる場合の膜厚の設計例としては、例えば、酸化アルミニウムＧＩａを３７．５ｎｍ、酸化シリコンＧＩｂを１０ｎｍとすることができる。
また、本応用例の２層のゲート絶縁膜を、実施の形態１、２で説明したメサＭＯＳ構造の半導体装置（図１５）やリセスゲート型の半導体装置（図３４）に適用してもよい。
また、本応用例の半導体装置の製造方法は、実施の形態１、２の半導体装置の製造方法において、４層の絶縁膜（ＧＩａ〜ＧＩｄ）のうち、上の２層の絶縁膜（ＧＩｃ、ＧＩｄ）の形成工程を省略すればよい。
（応用例２）
図５３は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。本応用例の半導体装置において、ゲート絶縁膜ＧＩ以外の構成は、実施の形態１（図１）に示す半導体装置と同様である。
即ち、実施の形態１（図１）の半導体装置においては、ゲート絶縁膜ＧＩを、下側から、下側から、結晶性のＡｌ２Ｏ３膜（ＧＩａ）、ＳｉＯ２膜（ＧＩｂ）、結晶性のＡｌ２Ｏ３膜（ＧＩｃ）、ＳｉＯ２膜（ＧＩｄ）で構成したが、種々の金属（元素）の酸化膜を用いてゲート絶縁膜ＧＩを構成してもよい。
具体的には、ゲート絶縁膜ＧＩとして、下側から、結晶性の第１金属の酸化膜（Ｍ１Ｏ、ＧＩａ）、第２金属の酸化膜（Ｍ２Ｏ、ＧＩｂ）、結晶性の第１金属の酸化膜（Ｍ１Ｏ、ＧＩｃ）、第２金属の酸化膜（Ｍ２Ｏ、ＧＩｄ）の４層膜を用いる。第１金属（Ｍ１）は、第２金属（Ｍ２）より電気陰性度が低い。なお、Ｍ１とＯの組成比、Ｍ２とＯの組成比は、選択される元素によって変化することは言うまでもない。
そして、ゲート絶縁膜ＧＩを以下の工程により形成する。メサ部上に、結晶性の第１膜であって、第１金属の酸化物よりなる第１膜を形成し、この結晶性の第１膜上に、第２金属の酸化物よりなる第２膜を形成する。次いで、第２膜上に、アモルファス状の第３膜であって、第１金属の酸化物よりなる第３膜を形成すし、このアモルファス状の第３膜に熱処理を施し、結晶化することにより、結晶性の第３膜であって、第１金属の酸化物よりなる第３膜を形成する。さらに、結晶性の第３膜上に、第２金属の酸化物よりなる第４膜を形成する。
実施の形態１、２の場合、第１金属は、Ａｌであり、第２金属（元素）は、Ｓｉである。また、第１膜（ＧＩａ）と第３膜（ＧＩｃ）は、酸化アルミニウム膜（Ａｌ２Ｏ３）であり、第２膜（ＧＩｂ）と第４膜（ＧＩｄ）は、酸化シリコン膜（ＳｉＯ２）である。
このような、積層関係においても、実施の形態１で説明したように、「結晶性の第１金属の酸化膜（ｃ−Ｍ１Ｏ）上に、第２金属の酸化膜（Ｍ２Ｏ）を成膜するとダイポールが発生」し、「第２金属の酸化膜（Ｍ２Ｏ）上にアモルファス状の第１金属の酸化膜（ａ−Ｍ１Ｏ）を成膜し、結晶化した場合にはダイポールは発生しない」という事象を利用し、ゲート絶縁膜において、結晶性の第１金属の酸化膜（Ｍ１Ｏ、ＧＩａ）と第２金属の酸化膜（Ｍ２Ｏ、ＧＩｂ）との２層膜を、繰り返し積層することにより、閾値電圧を累積的に向上させることができる（図２参照）。
なお、上記第１金属Ｍ１および第２金属は、以下の表１（ポーリングの電気陰性度）に示す、第２族、第３族、第４族、第５族および第１３族から選択される。第１金属Ｍ１および第２金属としては、特に、その酸化物がデバイス動作範囲温度（例えば＜２００℃）において固体で存在し、かつ、薄膜で良好な絶縁性を有することが好ましい。これらの金属のうち、電気陰性度の関係から下層の酸化膜および上層の酸化膜の組み合わせを選択すればよい。
Figure 2019050232
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記応用例２のゲート絶縁膜を２層膜とし、上記応用例１で説明した半導体装置に適用してもよい。
［付記１］
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく
前記ゲート絶縁膜は、結晶性の第１膜であって、第１金属の酸化物よりなる第１膜、第２金属の酸化物よりなる第２膜、結晶性の第３膜であって、前記第１金属の酸化物よりなる第３膜および前記第２金属の酸化物よりなる第４膜が下から順に積層された積層体を有する、半導体装置。
［付記２］
付記１記載の半導体装置において、
前記第１金属は、前記第２金属より電気陰性度が低い、半導体装置。
［付記３］
付記１記載の半導体装置において、
前記第１膜および前記第３膜は、酸化アルミニウム膜であり、
前記第２膜および前記第４膜は、酸化シリコン膜である、半導体装置。
［付記４］
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層よりなるメサ部を形成する工程、
（ｄ）前記メサ部の上方にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、
前記（ｄ）工程は、
（ｄ１）前記メサ部上に、結晶性の酸化アルミニウム膜を形成する工程、
（ｄ２）前記酸化アルミニウム膜上に、酸化シリコン膜を形成する工程、
を有し、
前記酸化アルミニウム膜は、２ｎｍ以上２０ｎｍ以下の膜厚であり、
前記酸化シリコン膜は、５ｎｍ以上２０ｎｍ以下の膜厚である、半導体装置の製造方法。
［付記５］
付記４記載の半導体装置の製造方法において、
前記（ｄ１）工程は、アモルファス状の前記酸化アルミニウム膜に熱処理を施し、結晶化することにより、前記結晶性の前記酸化アルミニウム膜を形成する工程である、半導体装置の製造方法。
［付記６］
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層および前記第２窒化物半導体層をエッチングすることにより、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する溝を形成する工程、
（ｄ）前記溝の底面および側壁上にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記（ｄ）工程は、
（ｄ１）前記溝の底面および側壁上に、結晶性の酸化アルミニウム膜を形成する工程、
（ｄ２）前記酸化アルミニウム膜上に、酸化シリコン膜を形成する工程、
を有し、
前記酸化アルミニウム膜は、２ｎｍ以上２０ｎｍ以下の膜厚であり、
前記酸化シリコン膜は、５ｎｍ以上２０ｎｍ以下の膜厚である、
半導体装置の製造方法。
［付記７］
付記６記載の半導体装置の製造方法において、
前記（ｄ１）工程は、アモルファス状の前記酸化アルミニウム膜に熱処理を施し、結晶化することにより、前記結晶性の前記酸化アルミニウム膜を形成する工程である、半導体装置の製造方法。
［付記８］
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成された前記第４窒化物半導体層よりなるメサ部と、
前記メサ部上にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、
前記ゲート絶縁膜は、結晶性の酸化アルミニウム膜、酸化シリコン膜が下から順に積層された積層体を有し、
前記酸化アルミニウム膜は、２ｎｍ以上２０ｎｍ以下の膜厚であり、
前記酸化シリコン膜は、５ｎｍ以上１０ｎｍ以下の膜厚である、半導体装置。
［付記９］
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記ゲート絶縁膜は、結晶性の酸化アルミニウム膜、酸化シリコン膜が下から順に積層された積層体を有し、
前記酸化アルミニウム膜は、２ｎｍ以上２０ｎｍ以下の膜厚であり、
前記酸化シリコン膜は、５ｎｍ以上１０ｎｍ以下の膜厚である、半導体装置。
２ＤＥＧ ２次元電子ガス
１０ 導電性膜
２０ 導電性膜
ＡＣ 活性領域
Ｃ１ コンタクトホール
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＦＰ フィールドプレート絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＩａ 第１ゲート絶縁膜
ＧＩｂ 第２ゲート絶縁膜
ＧＩｃ 第３ゲート絶縁膜
ＧＩｄ 第４ゲート絶縁膜
ＧＬ ゲート線
ＧＰ ゲートパッド
ＩＬ１ 層間絶縁膜
ＩＬ２ 絶縁膜（保護膜）
ＩＬ２ａ 下層膜
ＩＬ２ｂ 上層膜
ＩＳＯ 素子分離領域
ＭＫ マスク膜
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ２１ フォトレジスト膜
ＰＲ２２ フォトレジスト膜
ＰＲ２３ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ４ フォトレジスト膜
Ｓ１ 第１窒化物半導体層（バッファ層）
Ｓ２ 第２窒化物半導体層（チャネル層）
Ｓ３ 第３窒化物半導体層（障壁層）
Ｓ４ 第４窒化物半導体層（２ＤＥＧ解消層、メサ部）
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＵＢ 基板
Ｔ 溝

Claims (20)

  1. （ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
    （ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
    （ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層よりなるメサ部を形成する工程、
    （ｄ）前記メサ部の上方にゲート絶縁膜を形成する工程、
    （ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
    前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、
    前記（ｄ）工程は、
    （ｄ１）前記メサ部上に、結晶性の第１膜であって、第１金属の酸化物よりなる第１膜を形成する工程、
    （ｄ２）前記結晶性の第１膜上に、第２金属の酸化物よりなる第２膜を形成する工程、
    （ｄ３）前記第２膜上に、アモルファス状の第３膜であって、前記第１金属の酸化物よりなる第３膜を形成する工程、を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記（ｄ３）工程の後、
    （ｄ４）アモルファス状の第３膜に熱処理を施し、結晶化することにより、結晶性の第３膜であって、前記第１金属の酸化物よりなる第３膜を形成する工程、
    （ｄ５）前記結晶性の第３膜上に、前記第２金属の酸化物よりなる第４膜を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｄ１）工程は、アモルファス状の前記第１膜に熱処理を施し、結晶化することにより、前記結晶性の第１膜であって、前記第１金属の酸化物よりなる第１膜を形成する工程である、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第１金属は、前記第２金属より電気陰性度が低い、半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、
    前記第１膜と前記第３膜は、酸化アルミニウム膜であり、
    前記第２膜と前記第４膜は、酸化シリコン膜である、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｄ４）工程の熱処理は、８００℃以上の雰囲気下で行われる、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記（ｄ４）および前記（ｄ５）工程は、８００℃以上の雰囲気下において、前記酸化シリコン膜を形成する工程である、半導体装置の製造方法。
  8. 請求項５記載の半導体装置の製造方法において、
    前記酸化アルミニウム膜は、２ｎｍ以上２０ｎｍ以下の膜厚であり、
    前記酸化シリコン膜は、５ｎｍ以上２０ｎｍ以下の膜厚である、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記酸化アルミニウム膜は、５ｎｍ以上１０ｎｍ以下の膜厚であり、
    前記酸化シリコン膜は、５ｎｍ以上１０ｎｍ以下の膜厚である、半導体装置の製造方法。
  10. （ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
    （ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
    （ｃ）前記第３窒化物半導体層および前記第２窒化物半導体層をエッチングすることにより、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する溝を形成する工程、
    （ｄ）前記溝の底面および側壁上にゲート絶縁膜を形成する工程、
    （ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
    前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記（ｄ）工程は、
    （ｄ１）前記溝の底面および側壁上に、結晶性の第１膜であって、第１金属の酸化物よりなる第１膜を形成する工程、
    （ｄ２）前記結晶性の第１膜上に、第２金属の酸化物よりなる第２膜を形成する工程、
    （ｄ３）前記第２膜上に、アモルファス状の第３膜であって、前記第１金属の酸化物よりなる第３膜を形成する工程、を有する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記（ｄ３）工程の後、
    （ｄ４）前記アモルファス状の第３膜に熱処理を施し、結晶化することにより、結晶性の第３膜であって、前記第１金属の酸化物よりなる第３膜を形成する工程、
    （ｄ５）前記結晶性の第３膜上に、前記第２金属の酸化物よりなる第４膜を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ１）工程は、アモルファス状の前記第１膜に熱処理を施し、結晶化することにより、前記結晶性の第１膜を形成する工程である、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第１金属は、前記第２金属より電気陰性度が低い、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記第１膜および前記第３膜は、酸化アルミニウム膜であり、
    前記第２膜および前記第４膜は、酸化シリコン膜である、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｄ４）工程は、８００℃以上の雰囲気下で行われる、半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法において、
    前記（ｄ４）および前記（ｄ５）工程は、８００℃以上の雰囲気下において、前記酸化シリコン膜を形成する工程である、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記酸化アルミニウム膜は、５ｎｍ以上１０ｎｍ以下の膜厚であり、
    前記酸化シリコン膜は、５ｎｍ以上１０ｎｍ以下の膜厚である、半導体装置の製造方法。
  18. 第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に形成された前記第４窒化物半導体層よりなるメサ部と、
    前記メサ部上にゲート絶縁膜を介して配置されたゲート電極と、
    を有し、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
    前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
    前記第４窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、
    前記ゲート絶縁膜は、結晶性の第１膜であって、第１金属の酸化物よりなる第１膜、第２金属の酸化物よりなる第２膜、結晶性の第３膜であって、前記第１金属の酸化物よりなる第３膜および前記第２金属の酸化物よりなる第４膜が下から順に積層された積層体を有する、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記第１金属は、前記第２金属より電気陰性度が低い、半導体装置。
  20. 請求項１８記載の半導体装置において、
    前記第１膜および前記第３膜は、酸化アルミニウム膜であり、
    前記第２膜および前記第４膜は、酸化シリコン膜である、半導体装置。
JP2017172307A 2017-09-07 2017-09-07 半導体装置の製造方法および半導体装置 Pending JP2019050232A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017172307A JP2019050232A (ja) 2017-09-07 2017-09-07 半導体装置の製造方法および半導体装置
US16/052,929 US10566183B2 (en) 2017-09-07 2018-08-02 Method of manufacturing semiconductor device and the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017172307A JP2019050232A (ja) 2017-09-07 2017-09-07 半導体装置の製造方法および半導体装置

Publications (1)

Publication Number Publication Date
JP2019050232A true JP2019050232A (ja) 2019-03-28

Family

ID=65518792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017172307A Pending JP2019050232A (ja) 2017-09-07 2017-09-07 半導体装置の製造方法および半導体装置

Country Status (2)

Country Link
US (1) US10566183B2 (ja)
JP (1) JP2019050232A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023438B1 (ja) * 2021-06-14 2022-02-21 三菱電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4584293B2 (ja) * 2007-08-31 2010-11-17 富士通株式会社 窒化物半導体装置、ドハティ増幅器、ドレイン電圧制御増幅器
JP5684574B2 (ja) 2008-12-04 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6251071B2 (ja) * 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6341679B2 (ja) * 2014-02-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2018060847A (ja) * 2016-10-03 2018-04-12 株式会社東芝 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023438B1 (ja) * 2021-06-14 2022-02-21 三菱電機株式会社 半導体装置および半導体装置の製造方法
DE112021007834T5 (de) 2021-06-14 2024-04-04 Mitsubishi Electric Corporation Halbleitereinrichtung und verfahren zum herstellen der halbleitereinrichtung

Also Published As

Publication number Publication date
US10566183B2 (en) 2020-02-18
US20190074174A1 (en) 2019-03-07

Similar Documents

Publication Publication Date Title
JP6251071B2 (ja) 半導体装置
JP6468886B2 (ja) 半導体装置の製造方法および半導体装置
US10229992B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP6534791B2 (ja) 半導体装置
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
TWI431770B (zh) 半導體裝置及製造其之方法
JP6200227B2 (ja) 半導体装置
JP5634681B2 (ja) 半導体素子
JP6401053B2 (ja) 半導体装置および半導体装置の製造方法
JP6291130B2 (ja) 半導体装置
JP6462456B2 (ja) 半導体装置および半導体装置の製造方法
JP6235702B2 (ja) 半導体装置
JP5306438B2 (ja) 電界効果トランジスタおよびその製造方法
JP2015065241A (ja) 半導体装置の製造方法および半導体装置
JP2016149404A (ja) 半導体装置の製造方法および半導体装置
US10541321B2 (en) Manufacturing method of semiconductor device
JP2013168433A (ja) 窒化物半導体装置および窒化物半導体装置の製造方法
JP6974049B2 (ja) 半導体装置および半導体装置の製造方法
JP2011171440A (ja) Ｉｉｉ族窒化物系へテロ電界効果トランジスタ
US10566183B2 (en) Method of manufacturing semiconductor device and the semiconductor device
JP6639593B2 (ja) 半導体装置および半導体装置の製造方法
JP6360239B2 (ja) 半導体装置の製造方法および半導体装置
JP6650867B2 (ja) ヘテロ接合電界効果型トランジスタの製造方法
JP2018174196A (ja) 半導体装置および半導体装置の製造方法
JP2018093239A (ja) 半導体装置