JP6360239B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高電子速度であるため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。
例えば、以下の特許文献１（特開２０１２−１７８４９５号公報）には、［０００１］または［０００−１］結晶軸に平行な成長モードにてバッファ層、チャネル層および電子供給層を積層した半導体装置が開示されている。また、以下の特許文献２（特開２００９−２８３６９０号公報）には、ＭＯＳ型電界効果トランジスタが開示され、特許文献３（特開２００８−２７０３１０号公報）には、窒化物系の半導体を用いた縦型のトランジスタが開示されている。
また、以下の非特許文献１には、窒化物系の半導体を用いた横型のトランジスタが開示されている。また、以下の非特許文献２には、窒化物系の半導体を用いた縦型のトランジスタが開示されている。
特開２０１２−１７８４９５号公報 特開２００９−２８３６９０号公報 特開２００８−２７０３１０号公報
Y, Yamashita, et al., "Effect of bottom SiN thickness for AlGaN/GaN metal-insulator-semiconductor high electron mobility transistors using SiN/SiO2/SiN triple-layer insulators," Jpn. J. Appl. Phys., vol. 45, pp. L666-L668, 2006. I. Ben-Yaacov, et al., "AlGaN/GaN current aperture vertical electron transistors," Conference Digest of Device Res. Conf., pp. 31-32, 2002.
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１窒化物半導体層上に、第２窒化物半導体層を［０００１］方向にエピタキシャル成長させた積層体を形成し、この積層体の［０００−１］方向が上向きとなるように配置し、第１窒化物半導体層側にゲート電極を形成する。
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層上に形成され、第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層の上方に配置されたゲート電極を有し、第１窒化物半導体層から第２窒化物半導体層へ向かう結晶軸方向が［０００−１］方向である。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。また、本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 ＧａＮの結晶構造を示す図である。 結晶における面と方位の関係を示す図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の比較例１の半導体装置の構成を示す断面図である。 実施の形態１の比較例２の半導体装置の構成を示す断面図である。 比較例１の半導体装置のゲート電極直下（Ａ−Ａ’部）における伝導帯エネルギープロファイルを示す図である。 実施の形態１の半導体装置（図１）の伝導帯エネルギープロファイルを示す図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２８に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３１に続く製造工程を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３５に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３６に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３７に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３８に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４３に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図４４に続く製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図４６に続く製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図４７に続く製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図４８に続く製造工程を示す断面図である。 実施の形態６の半導体装置の製造工程を示す断面図であって、図４９に続く製造工程を示す断面図である。 チャネル層の一部にｎ型不純物層を設けた横型の半導体装置の構成例を示す断面図である。 チャネル層の一部にｎ型不純物層を設けた縦型の半導体装置の構成例を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（FET；Field Effect Transistor）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
図１に示すように、本実施の形態の半導体装置においては、支持基板２Ｓ上に接合層ＡＬを介して、チャネル層（電子走行層ともいう）ＣＨ、電子供給層ＥＳおよびｎ型のコンタクト層ＣＬの積層体が配置されている。この積層体は、窒化物半導体よりなる。そして、電子供給層ＥＳは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
ここでは、チャネル層ＣＨとして、アンドープのＧａＮ層が、電子供給層ＥＳとして、アンドープのＡｌＧａＮ層が、コンタクト層ＣＬとして、ｎ型のＡｌＧａＮ層が用いられている。この電子供給層ＥＳとチャネル層ＣＨとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、チャネル層（アンドープのＧａＮ層）ＣＨから電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側へ向かう方向は、［０００−１］方向となる。言い換えれば、接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
図２は、ＧａＮの結晶構造を示す図であり、図３は、結晶における面と方位の関係を示す図である。
［０００−１］方向（［０００−１］結晶軸方向ともいう）とは、図２および図３に示すように、c軸方向（［０００１］方向）の逆方向を意味する。よって、［０００−１］方向は、（０００−１）面に対する外向きの法線ベクトルの向きとなる。ここで、ＧａＮの結晶構造においては、（０００−１）面は、Ｎ面（窒素側の面、Ｎ極性面）となる。
また、［０００１］方向（［０００１］結晶軸方向ともいう）とは、図２および図３に示すように、c軸方向（［０００１］方向）を意味する。よって、［０００１］方向は、（０００１）面に対する外向きの法線ベクトルの向きとなる。ここで、ＧａＮの結晶構造においては、（０００１）面は、Ｇａ面（ガリウム側の面、Ｇａ極性面）となる。
また、ゲート電極ＧＥは、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを貫通し、その底面から電子供給層（アンドープのＡｌＧａＮ層）ＥＳを露出する溝Ｔの内部に、ゲート絶縁膜ＧＩを介して配置されている。このゲート電極ＧＥの両側のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上には、それぞれソース電極ＳＥおよびドレイン電極ＤＥが配置されている。
ゲート電極ＧＥ上には、層間絶縁層（図示せず）が配置される。また、上記ソース電極ＳＥおよびドレイン電極ＤＥ上には、上記層間絶縁層中に形成されたコンタクトホール内に埋め込まれた導電性膜（プラグ、図示せず）が配置される。
［製法説明］
次いで、図４〜図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４〜図１４は、本実施の形態の半導体装置の製造工程を示す断面図である。
図４に示すように、基板（成長用基板ともいう）１Ｓとして、例えば窒化ガリウム（ＧａＮ）からなる基板１Ｓを準備する。
次いで、基板１Ｓ上に核生成層（図示せず）を介して犠牲層ＳＬを形成する。この犠牲層ＳＬは、例えば、ＧａＮ層よりなる。例えば、窒化ガリウム（ＧａＮ）からなる基板１Ｓ上に、有機金属気相成長（Metalorganic Chemical Vapor Deposition、ＭＯＣＶＤともいう）法を用いて、層厚１μｍ程度の犠牲層（ＧａＮ層）ＳＬを堆積する。
次いで、犠牲層（ＧａＮ層）ＳＬ上に、ｎ型のコンタクト層ＣＬを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚５０ｎｍ程度のｎ型のＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。次いで、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、電子供給層ＥＳを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚２０ｎｍ程度のアンドープのＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。次いで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にチャネル層ＣＨを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚１μｍ程度のアンドープのＧａＮ層を堆積する。
このようなＭＯＣＶＤ法を用いて形成された成長膜をエピタキシャル層（エピタキシャル膜）という。上記犠牲層（ＧａＮ層）ＳＬ、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨの積層体は、［０００１］結晶軸方向に平行なＧａ面での成長モードにて形成される。言い換えれば、［０００１］結晶軸方向に平行なＧａ面上に、それぞれの層が順次成長する。
具体的には、窒化ガリウム（ＧａＮ）からなる基板１ＳのＧａ面（（０００１）面）上に、［０００１］方向にＧａＮが成長し、犠牲層（ＧａＮ層）ＳＬが形成される。そして、犠牲層（ＧａＮ層）ＳＬのＧａ面（（０００１）面）上に、［０００１］方向にｎ型のＡｌＧａＮが成長し、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが形成される。そして、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＡｌＧａＮが成長し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳが形成される。そして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＧａＮが成長し、チャネル層（アンドープのＧａＮ層）ＣＨが形成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。この２次元電子ガス２ＤＥＧの生成面、即ち、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面（界面）は、Ｇａ面（（０００１）面）であり、この接合面（２次元電子ガス２ＤＥＧの生成面）からチャネル層（アンドープのＧａＮ層）ＣＨ側への方向は、［０００１］方向となる。
このように、［０００１］結晶軸方向に平行なＧａ面での成長モードで、上記積層体の各層（犠牲層（ＧａＮ層）ＳＬ、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨ）を形成することにより、凹凸の少ないより平坦なエピタキシャル層よりなる積層体を得ることができる。
ここで、ＡｌＧａＮとＧａＮとは、格子定数が異なるが、ＡｌＧａＮのトータル膜厚を臨界膜厚以下に設定することにより、転位の発生の少ない良好な結晶品質の積層体を得ることができる。
基板１Ｓとしては、窒化ガリウム（ＧａＮ）からなる基板以外の基板を用いてもよい。窒化ガリウム（ＧａＮ）からなる基板を用いることにより、転位発生の少ない良好な結晶品質の積層体を成長させることができる。上記転位などの結晶欠陥は、リーク電流の原因となる。このため、結晶欠陥を抑制することにより、リーク電流を低減することができ、トランジスタのオフ耐圧を向上させることができる。
なお、基板１Ｓ上の核生成層（図示せず）としては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子層を用いることができる。
次いで、図５に示すように、チャネル層（アンドープのＧａＮ層）ＣＨの（０００１）面上に、接合層ＡＬを形成し、支持基板２Ｓを搭載する。接合層ＡＬとしては、例えば、水素シルセスキオキサン（Hydrogen Silsesquioxane：ＨＳＱと略する）などの塗布系絶縁膜を用いることができる。また、支持基板２Ｓとしては、例えば、シリコン（Ｓｉ）からなる基板を用いることができる。
例えば、ＨＳＱの前駆体をチャネル層（アンドープのＧａＮ層）ＣＨ上に塗布し、支持基板２Ｓを搭載した後、２００℃程度の熱処理を施す。これにより、ＨＳＱが硬化し、図６に示すように、チャネル層（アンドープのＧａＮ層）ＣＨと支持基板２Ｓとを接合層ＡＬを介して接着する（貼り合わせる）ことができる。接合層ＡＬとして、ＨＳＱを用いた場合、約９００℃程度までの熱負荷に耐えることができる。
次いで、図７に示すように、犠牲層（ＧａＮ層）ＳＬとｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬとの界面から犠牲層（ＧａＮ層）ＳＬおよび基板１Ｓを剥離する。剥離方法としては、例えば、レーザーリフトオフ法を用いることができる。例えば、犠牲層（ＧａＮ層）ＳＬとｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬとの界面にレーザーを照射し、犠牲層（ＧａＮ層）ＳＬとｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬとの界面部においてアブレーションを生じさせ、隙間を形成する。次いで、この隙間から犠牲層（ＧａＮ層）ＳＬと基板１Ｓとを剥離する。この結果、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨが積層され、さらに、この上部に、接合層ＡＬおよび支持基板２Ｓが積層された積層構造体が形成される。
次いで、図８に示すように、上記積層構造体のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ側が上面となるように、上記積層構造体を反転させる。言い換えれば、上記積層構造体の［０００−１］方向が上向きとなるように、上記積層構造体を配置する。これにより、支持基板２Ｓ上に接合層ＡＬを介して、チャネル層（アンドープのＧａＮ層）ＣＨ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの積層体が配置される。前述したとおり、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、この接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
次いで、図９および図１０に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上のゲート電極ＧＥの形成予定領域の両側にソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、例えば、リフトオフ法を用いて形成することができる。例えば、図９に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上にフォトレジスト膜ＰＲ１０を形成し、露光・現像することにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域上のフォトレジスト膜ＰＲ１０を除去する。
次いで、フォトレジスト膜ＰＲ１０上を含むｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、金属膜ＭＬを形成する。これにより、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、直接、金属膜ＭＬが形成される。一方、その他の領域では、フォトレジスト膜ＰＲ１０上に金属膜ＭＬが形成される。
金属膜ＭＬは、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ膜）により構成される。金属膜ＭＬを構成する各膜は、例えば、真空蒸着法を用いて形成することができる。
次いで、フォトレジスト膜ＰＲ１０を除去する。この際、フォトレジスト膜ＰＲ１０上に形成されている金属膜ＭＬもフォトレジスト膜ＰＲ１０とともに除去され、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に直接接触するように形成されている金属膜ＭＬ（ソース電極ＳＥおよびドレイン電極ＤＥ）だけが残存する（図１０）。
次いで、支持基板２Ｓに対して、熱処理（アロイ処理）を施す。熱処理としては、例えば、窒素雰囲気中で、６００℃、１分程度の熱処理を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス２ＤＥＧが形成されているチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。同様に、ドレイン電極ＤＥとチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。即ち、ソース電極ＳＥおよびドレイン電極ＤＥが、それぞれ２次元電子ガス２ＤＥＧに対して電気的に接続された状態となる。
次いで、図１１および図１２に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの中央部、言い換えれば、ゲート電極ＧＥの形成予定領域の近傍のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを除去することにより、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを分離する。まず、図１１に示すように、ソース電極ＳＥおよびドレイン電極ＤＥ上を含むｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上にフォトレジスト膜ＰＲ１１を形成し、露光・現像することにより、ゲート電極ＧＥの形成予定領域の近傍のフォトレジスト膜ＰＲ１１を除去する。
次いで、図１２に示すように、フォトレジスト膜ＰＲ１１をマスクとしてｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬをドライエッチング法などを用いて除去する。エッチングガスとしては、塩化硼素（ＢＣｌ３）系のガスを用いることができる。この工程により、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの下層の電子供給層（アンドープのＡｌＧａＮ層）ＥＳが露出する。言い換えれば、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを貫通し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳまで到達する溝（リセスともいう）Ｔが形成される。この後、フォトレジスト膜ＰＲ１１を除去する。
次いで、図１３および図１４に示すように、ゲート絶縁膜ＧＩを形成した後、ゲート電極ＧＥを形成する。まず、図１３に示すように、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとしては、アルミナ（酸化アルミニウム、Ａｌ２Ｏ３）を用いることができる。例えば、ソース電極ＳＥ、ドレイン電極ＤＥおよび溝Ｔの内部上を含むｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ゲート絶縁膜ＧＩとして、例えば、アルミナ膜を、原子層堆積（Atomic Layer Deposition：ＡＬＤと略する）法を用いて形成する。次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上のゲート絶縁膜ＧＩを除去する。なお、このゲート絶縁膜ＧＩの除去は、ソース電極ＳＥおよびドレイン電極ＤＥ上にコンタクトホールを形成する際に行ってもよい。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート電極ＧＥは、例えば、リフトオフ法を用いて形成することができる。例えば、図１３に示すように、ゲート絶縁膜ＧＩ上にフォトレジスト膜ＰＲ１２を形成し、露光・現像することにより、ゲート電極ＧＥの形成領域上のフォトレジスト膜ＰＲ１２を除去する。
次いで、フォトレジスト膜ＰＲ１２上を含むゲート絶縁膜ＧＩ上に、金属膜ＭＬ２を形成する。これにより、ゲート電極ＧＥの形成領域においては、ゲート絶縁膜ＧＩ上に、直接、金属膜ＭＬ２が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ１２上に金属膜ＭＬ２が形成される。金属膜ＭＬ２は、例えば、ニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜（Ｎｉ／Ａｕ膜）により構成される。金属膜ＭＬ２を構成する各膜は、例えば、真空蒸着法を用いて形成することができる。
次いで、フォトレジスト膜ＰＲ１２を除去する。この際、フォトレジスト膜ＰＲ１２上に形成されている金属膜ＭＬ２もフォトレジスト膜ＰＲ１２とともに除去され、溝Ｔの内部およびその近傍にのみ金属膜ＭＬ２（ゲート電極ＧＥ）が残存する（図１４）。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
このように、本実施の形態の半導体装置においては、［０００−１］方向に、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとを順に積層した構成としたので、（１）ノーマリオフ動作と（２）高耐圧化の両立が容易となる。
図１５は、本実施の形態の比較例１の半導体装置の構成を示す断面図である。また、図１６は、本実施の形態の比較例２の半導体装置の構成を示す断面図である。
図１５の比較例１の半導体装置は、いわゆる横型のＦＥＴである。この半導体装置においては、基板Ｓ上に形成されたチャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの積層体と、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥとを有する。このチャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの界面近傍には、２次元電子ガス２ＤＥＧが形成される。また、ゲート電極ＧＥの両側の電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。
ここで、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの積層体は、［０００１］方向のエピタキシャル成長により形成されている。言い換えれば、いわゆる、ガリウム（Ｇａ）面成長モードにて形成されている。
このような、比較例１の構成の半導体装置は、閾値電圧（Ｖｔ）が負のノーマリオントランジスタであり、ノーマリオフ化は困難である。例えば、閾値電圧（Ｖｔ）は、−４Ｖ〜−９Ｖ程度である。さらに、比較例１の構成の半導体装置においては、ゲート絶縁膜ＧＩを厚膜化するにしたがい、閾値電圧（Ｖｔ）が減少してしまう。即ち、比較例１の構成の半導体装置は、ノーマリオフ動作と高耐圧化を両立することがきわめて困難な構成である。
図１７は、比較例１の半導体装置のゲート電極直下（Ａ−Ａ’部）における伝導帯エネルギープロファイルを示す図である。横軸は、ゲート電極直下（Ａ−Ａ’部）の位置を、縦軸は、エネルギーの大きさを示す。また、（ａ）は、ゲート電圧Ｖｇ＝０Ｖの場合、（ｂ）は、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）の場合の伝導帯エネルギープロファイルである。
電子供給層（アンドープのＡｌＧａＮ層）ＥＳはチャネル層（アンドープのＧａＮ層）ＣＨより格子定数が小さく、電子供給層（アンドープのＡｌＧａＮ層）ＥＳに引張応力が生じる。このため、自発性分極効果とピエゾ分極効果に基づいて電子供給層（アンドープのＡｌＧａＮ層）ＥＳに分極が発生する。［０００１］方向のエピタキシャル成長により形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとがＧａ面配向した比較例１の構成では、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面が正電荷（＋σ）になる。同様に、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面には負電荷（−σ）が発生する（図１７（ａ））。しかしながら、この負電荷（−σ）は、ゲート絶縁膜ＧＩとの界面準位により補償されるため電気的に中性になる。
この分極電荷の面密度σは、電子供給層ＥＳであるＡｌＧａＮ層のＡｌ組成をｘ、素電荷をｑとすると、次の式（１）のように近似できる。
σ／ｑ≒６．４×１０１３［ｃｍ−２］×ｘ…（１）
例えば、Ａｌ組成がｘ＝０．２の場合、分極電荷の面密度σは、１．２×１０１３［ｃｍ−２］と計算される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においてもヘテロ界面近傍に２次元電子ガス２ＤＥＧが誘起され、ノーマリオン動作となる（図１７（ａ））。
一方、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態ではゲート絶縁膜ＧＩの内部に電界が発生して、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーは、基板Ｓ側（チャネル層（アンドープのＧａＮ層））からゲート電極ＧＥ側に向かって増加する（図１７（ｂ））。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が減少する。よって、所望の閾値電圧（Ｖｔ）を得るためには、ゲート絶縁膜ＧＩを薄くする必要がある。このように、ノーマリオフ動作と高耐圧化を両立することが困難である。
図１６の比較例２の半導体装置は、いわゆる縦型のＦＥＴである。この半導体装置においても、同様に、ノーマリオフ動作と高耐圧化を両立することが困難である。この場合、基板Ｓ上には、ｎ型のドリフト層（ＧａＮ層）ＤＬと、開口部を有するｐ型の電流ブロック層（ＧａＮ層）ＣＢとが形成されている。この開口部は、電流狭窄部となる。ｐ型の電流ブロック層（ＧａＮ層）ＣＢ上には、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの積層体が形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上には、ゲート電極ＧＥが形成されている。このチャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの界面近傍には、２次元電子ガス２ＤＥＧが形成される。また、ゲート電極ＧＥの両側の電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上には、ソース電極ＳＥが形成されている。また、ドレイン電極ＤＥは、ｎ型のドリフト層（ＧａＮ層）ＤＬの引き出し部上に形成されている。この比較例２の場合も、比較例１と同様に、ノーマリオフ動作と高耐圧化を両立することが困難である。
これに対し、本実施の形態の半導体装置の伝導帯エネルギープロファイルは図１８に示すようになる。図１８は、本実施の形態の半導体装置（図１）の伝導帯エネルギープロファイルを示す図である。横軸は、位置を、縦軸は、エネルギーの大きさを示す。また、（ａ）は、ゲート電極直下（Ａ−Ａ’部）の伝導帯エネルギープロファイルを示し、（ｂ）は、ゲート電極とソース電極（またはドレイン電極）との間に位置する部位の直下（Ｂ−Ｂ’部）の伝導帯エネルギープロファイルを示す。
電子供給層（アンドープのＡｌＧａＮ層）ＥＳはチャネル層（アンドープのＧａＮ層）ＣＨより格子定数が小さく、電子供給層（アンドープのＡｌＧａＮ層）ＥＳに引張応力が生じる。このため、自発性分極効果とピエゾ分極効果に基づいて電子供給層（アンドープのＡｌＧａＮ層）ＥＳに分極が発生する。しかしながら、本実施の形態においては、結晶面を反転させたので、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面に負電荷（−σ）が生成される。言い換えれば、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとがＮ面配向した本実施の形態の半導体装置においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面が負電荷（−σ）になる。同様に、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面には正電荷（＋σ）が発生する（図１８（ａ））。しかしながら、この正電荷（＋σ）は、ゲート絶縁膜ＧＩとの界面準位により補償されるため電気的に中性になる。
上記式（１）から、電子供給層ＥＳであるＡｌＧａＮ層のＡｌ組成がｘ＝０．２の場合、分極電荷の面密度σは、１．２×１０１３［ｃｍ−２］と計算される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においては、ゲート電極直下（Ａ−Ａ’部）の２次元電子ガス（チャネル）２ＤＥＧが空乏化して、ノーマリオフ動作が可能となる（図１８（ａ））。一方、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態においては、ゲート絶縁膜ＧＩの内部に発生する電界の方向も比較例１の場合と逆になるため、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーが、基板２Ｓ側（チャネル層（アンドープのＧａＮ層）ＣＨ）からゲート電極ＧＥ側に向かって減少する。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が増加することとなる。このように、本実施の形態の半導体装置においては、ノーマリオフ動作と高耐圧化の両立が容易になる。
さらに、ゲート電極直下を除く領域（Ｂ−Ｂ’部）においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物がイオン化し、正電荷が形成される。ここで、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物の面密度を、例えば、５×１０１３ｃｍ−２と、負電荷の面密度σより大きくなるように設定する。また、チャネル層（アンドープのＧａＮ層）ＣＨは、電子供給層（アンドープのＡｌＧａＮ層）ＥＳよりバンドギャップが小さいため、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの境界に、２次元電子ガス２ＤＥＧが生成されてオン抵抗が低減される（図１８（ｂ））。
（変形例）
図１に示す形態においては、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型の半導体層、ｎ型の半導体領域ともいう、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。
例えば、チャネル層（アンドープのＧａＮ層）ＣＨ、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳを積層した後、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを除去することにより、溝Ｔを形成すればよい。
また、図１に示す形態においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置した、いわゆる、ＭＩＳ型（金属−絶縁膜−半導体型）のゲート電極構成を例示したが、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に直接ゲート電極ＧＥを配置した、いわゆる、ショットキー型のゲート電極構成を採用してもよい。
なお、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとをＮ面配向させるためには、チャネル層（アンドープのＧａＮ層）ＣＨ上に、［０００−１］方向に、電子供給層（アンドープのＡｌＧａＮ層）ＥＳを結晶成長させる、いわゆる、Ｎ面（窒素面）での成長モードを用いることが考えられる。しかしながら、チャネル層（アンドープのＧａＮ層）ＣＨのＮ面は、エッチング速度がＧａ面より大きいことに起因して、鏡面成長を得るのが難しい。その結果、Ｎ面での成長モードでは、良好な結晶が得られない。
これに対し、本実施の形態においては、良好な結晶が得られるＧａ面モードでの結晶成長を行い、上下を反転させることで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとがＮ面配向した積層体を得ることができる。特に、Ｇａ面モードでの結晶成長を行い、レーザーリフトオフ法などを用いて、犠牲層（ＧａＮ層）ＳＬとｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬとの間を剥離することで、平坦性の高い積層体を形成することができる。
（実施の形態２）
実施の形態１においては、いわゆるリセスゲート構造のゲート電極を設けているが、本実施の形態においては、プレーナーゲート構造のゲート電極を用いる。
［構造説明］
図１９は、本実施の形態の半導体装置の構成を示す断面図である。図１９に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタである。また、高電子移動度トランジスタ（ＨＥＭＴ）とも呼ばれる。
図１９に示すように、本実施の形態の半導体装置においては、支持基板２Ｓ上に接合層ＡＬを介して、チャネル層（電子走行層ともいう）ＣＨ、電子供給層ＥＳおよびｎ型のコンタクト層ＣＬの積層体が配置されている。この積層体は、窒化物半導体よりなる。そして、電子供給層ＥＳは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
ここでは、チャネル層ＣＨとして、アンドープのＧａＮ層が、電子供給層ＥＳとして、アンドープのＡｌＧａＮ層が、コンタクト層ＣＬとして、ｎ型のＡｌＧａＮ層が用いられている。この電子供給層ＥＳとチャネル層ＣＨとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そしてチャネル層（アンドープのＧａＮ層）ＣＨから電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側へ向かう方向は、［０００−１］方向となる。言い換えれば、接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
また、ゲート電極ＧＥは、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの開口部から露出する電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に、ゲート絶縁膜ＧＩを介して配置されている。言い換えれば、ゲート電極ＧＥの両側には、ゲート絶縁膜ＧＩを介してｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが配置され、ゲート電極ＧＥ下には、ゲート絶縁膜ＧＩを介して電子供給層（アンドープのＡｌＧａＮ層）ＥＳが配置されている。このゲート電極ＧＥの両側のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上には、それぞれソース電極ＳＥおよびドレイン電極ＤＥが配置されている。
ゲート電極ＧＥ上には、層間絶縁層（図示せず）が配置される。また、上記ソース電極ＳＥおよびドレイン電極ＤＥ上には、上記層間絶縁層中に形成されたコンタクトホール内に埋め込まれた導電性膜（プラグ、図示せず）が配置される。
［製法説明］
次いで、図２０〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２０〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２０に示すように、基板（成長用基板ともいう）１Ｓとして、例えば窒化ガリウム（ＧａＮ）からなる基板１Ｓを準備する。
次いで、基板１Ｓ上に核生成層（図示せず）を介して犠牲層ＳＬを形成する。この犠牲層ＳＬは、例えば、ＧａＮ層よりなる。例えば、窒化ガリウム（ＧａＮ）からなる基板１Ｓ上に、ＭＯＣＶＤ法を用いて、層厚１μｍ程度の犠牲層（ＧａＮ層）ＳＬを堆積する。
次いで、犠牲層（ＧａＮ層）ＳＬ上に、電子供給層ＥＳを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚５０ｎｍ程度のアンドープのＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。次いで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にチャネル層ＣＨを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚１μｍ程度のアンドープのＧａＮ層を堆積する。
このようなＭＯＣＶＤ法を用いて形成された成長膜をエピタキシャル層（エピタキシャル膜）という。上記犠牲層（ＧａＮ層）ＳＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨの積層体は、［０００１］結晶軸方向に平行なＧａ面での成長モードにて形成される。言い換えれば、［０００１］結晶軸方向に平行なＧａ面上に、それぞれの層が順次成長する。
具体的には、窒化ガリウム（ＧａＮ）からなる基板１ＳのＧａ面（（０００１）面）上に、［０００１］方向にＧａＮが成長し、犠牲層（ＧａＮ層）ＳＬが形成される。そして、犠牲層（ＧａＮ層）ＳＬのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＡｌＧａＮが成長し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳが形成される。そして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＧａＮが成長し、チャネル層（アンドープのＧａＮ層）ＣＨが形成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（接合面）は、Ｇａ面（（０００１）面）であり、この界面からチャネル層（アンドープのＧａＮ層）ＣＨ側への方向は、［０００１］方向となる。
このように、［０００１］結晶軸方向に平行なＧａ面での成長モードで、上記積層体の各層（犠牲層（ＧａＮ層）ＳＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨ）を形成することにより、凹凸の少ないより平坦なエピタキシャル層よりなる積層体を得ることができる。
ここで、ＡｌＧａＮとＧａＮとは、格子定数が異なるが、ＡｌＧａＮのトータル膜厚を臨界膜厚以下に設定することにより、転位の発生の少ない良好な結晶品質の積層体を得ることができる。
基板１Ｓとしては、窒化ガリウム（ＧａＮ）からなる基板以外の基板を用いてもよい。窒化ガリウム（ＧａＮ）からなる基板を用いることにより、転位発生の少ない良好な結晶品質の積層体を成長させることができる。上記転位などの結晶欠陥は、リーク電流の原因となる。このため、結晶欠陥を抑制することにより、リーク電流を低減することができ、トランジスタのオフ耐圧を向上させることができる。
なお、基板１Ｓ上の核生成層（図示せず）としては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子層を用いることができる。
次いで、図２１に示すように、チャネル層（アンドープのＧａＮ層）ＣＨの（０００１）面上に、接合層ＡＬを形成し、支持基板２Ｓを搭載する。接合層ＡＬとしては、例えば、ＨＳＱなどの塗布系絶縁膜を用いることができる。また、支持基板２Ｓとしては、例えば、シリコン（Ｓｉ）からなる基板を用いることができる。
例えば、ＨＳＱの前駆体をチャネル層（アンドープのＧａＮ層）ＣＨ上に塗布し、支持基板２Ｓを搭載した後、２００℃程度の熱処理を施す。これにより、ＨＳＱが硬化し、図６に示すように、チャネル層（アンドープのＧａＮ層）ＣＨと支持基板２Ｓとを接合層ＡＬを介して接着することができる。接合層ＡＬとして、ＨＳＱを用いた場合、約９００℃程度までの熱負荷に耐えることができる。
次いで、犠牲層（ＧａＮ層）ＳＬと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの界面から犠牲層（ＧａＮ層）ＳＬおよび基板１Ｓを剥離する。剥離方法としては、実施の形態１と同様に、例えば、レーザーリフトオフ法を用いることができる。これにより、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨが積層され、さらに、この上部に、接合層ＡＬおよび支持基板２Ｓが積層された積層構造体が形成される。
次いで、図２２に示すように、上記積層構造体の電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側が上面となるように、上記積層構造体を反転させる。これにより、支持基板２Ｓ上に接合層ＡＬを介して、チャネル層（アンドープのＧａＮ層）ＣＨおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳの積層体が配置される。前述したとおり、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、この接合面から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
次いで、図２３に示すように、イオン注入法によりｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを形成する。まず、図２３に示すように、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にフォトレジスト膜ＰＲ２１を形成し、露光・現像することにより、ゲート電極ＧＥの形成予定領域以外のフォトレジスト膜ＰＲ２１を除去する。次いで、フォトレジスト膜ＰＲ２１をマスクとして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳの上層部に、ｎ型の不純物をイオン注入する。これにより、ゲート電極ＧＥの形成予定領域の両側の電子供給層（アンドープのＡｌＧａＮ層）ＥＳの上層部に、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが形成される。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。また、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの厚さは、例えば３０ｎｍ程度である。この後、フォトレジスト膜ＰＲ２１を除去する。次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型の不純物（ここでは、Ｓｉ）を活性化する。この熱処理により、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中の電子濃度は、例えば、２×１０１９／ｃｍ３程度となる。
次いで、図２４に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上のゲート電極ＧＥの形成予定領域の両側にソース電極ＳＥおよびドレイン電極ＤＥを形成する。このソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態１と同様に、例えば、リフトオフ法を用いて形成することができる。次いで、実施の形態１と同様に、支持基板２Ｓに対して、熱処理（アロイ処理）を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス２ＤＥＧが形成されているチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。同様に、ドレイン電極ＤＥとチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。即ち、ソース電極ＳＥおよびドレイン電極ＤＥが、それぞれ２次元電子ガス２ＤＥＧに対して電気的に接続された状態となる。
次いで、図２５に示すように、ゲート絶縁膜ＧＩを形成した後、ゲート電極ＧＥを形成する。まず、実施の形態１と同様に、ゲート絶縁膜ＧＩを形成する。例えば、ソース電極ＳＥ、ドレイン電極ＤＥ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ゲート絶縁膜ＧＩとして、例えば、アルミナ膜を、原子層堆積法を用いて形成する。次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上のゲート絶縁膜ＧＩを除去する。なお、このゲート絶縁膜ＧＩの除去は、ソース電極ＳＥおよびドレイン電極ＤＥ上にコンタクトホールを形成する際に行ってもよい。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート電極ＧＥは、実施の形態１と同様に、例えば、リフトオフ法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
このように、本実施の形態の半導体装置においては、［０００−１］方向に、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとを順に積層した構成としたので、実施の形態１で詳細に説明したように、（１）ノーマリオフ動作と（２）高耐圧化の両立が容易となる。
即ち、本実施の形態の半導体装置の伝導帯エネルギープロファイルは、実施の形態１の場合（図１８）と同様である。よって、実施の形態１において詳細に説明したように、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面に負電荷（−σ）が生成される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においては、ゲート電極直下（Ａ−Ａ’部）の２次元電子ガス（チャネル）２ＤＥＧが空乏化して、ノーマリオフ動作が可能となる（図１８（ａ）参照）。また、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態においては、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーが、基板２Ｓ側（チャネル層（アンドープのＧａＮ層）ＣＨ）からゲート電極ＧＥ側に向かって減少する。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が増加することとなる。このように、本実施の形態の半導体装置においては、ノーマリオフ動作と高耐圧化の両立が容易になる。
さらに、ゲート電極直下を除く領域（Ｂ−Ｂ’部）においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物がイオン化し、正電荷が形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの境界に、２次元電子ガス２ＤＥＧが生成されてオン抵抗が低減される（図１８（ｂ）参照）。
また、本実施の形態においては、溝Ｔの形成工程を必要としないため、閾値電圧（Ｖｔ）の調整が実施の形態１の場合より容易となる。
（変形例）
図１９に示す形態においては、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。
例えば、図２３に示すイオン注入法の際に、チャネル層（アンドープのＧａＮ層）ＣＨの上層部に、ｎ型の不純物をイオン注入することにより、ゲート電極ＧＥの形成予定領域の両側のチャネル層（アンドープのＧａＮ層）ＣＨの上層部に、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを形成してもよい。
また、図１９に示す形態においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置した、いわゆる、ＭＩＳ型（金属−絶縁膜−半導体型）のゲート電極構成を例示したが、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に直接ゲート電極ＧＥを配置した、いわゆる、ショットキー型のゲート電極構成を採用してもよい。
（実施の形態３）
実施の形態１および２においては、いわゆる横型のＦＥＴを例に説明したが、実施の形態３〜６においては、いわゆる縦型のＦＥＴについて説明する。以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図２６は、本実施の形態の半導体装置の構成を示す断面図である。図２６に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタである。また、高電子移動度トランジスタ（ＨＥＭＴ）とも呼ばれる。
図２６に示すように、本実施の形態の半導体装置においては、支持基板２Ｓ上に接合層ＡＬを介して、ｎ型のドリフト層ＤＬ、電流ブロック層ＣＢ、チャネル層（電子走行層ともいう）ＣＨ、電子供給層ＥＳおよびｎ型のコンタクト層ＣＬの積層体が配置されている。この積層体は、窒化物半導体よりなる。そして、電子供給層ＥＳは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。電流ブロック層ＣＢは、ゲート電極ＧＥと対応する位置に開口部（離間部）を有する。この電流ブロック層ＣＢの開口部は、電流狭窄部となる。
ここでは、ｎ型のドリフト層ＤＬとして、ｎ型のＧａＮ層が、電流ブロック層ＣＢとして、ｐ型のＧａＮ層が用いられている。そして、チャネル層ＣＨとして、アンドープのＧａＮ層が、電子供給層ＥＳとして、アンドープのＡｌＧａＮ層が、コンタクト層ＣＬとして、ｎ型のＡｌＧａＮ層が用いられている。この電子供給層ＥＳとチャネル層ＣＨとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、チャネル層（アンドープのＧａＮ層）ＣＨから電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側へ向かう方向は、［０００−１］方向となる。言い換えれば、接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
また、ゲート電極ＧＥは、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを貫通し、その底面から電子供給層（アンドープのＡｌＧａＮ層）ＥＳを露出する溝Ｔの内部に、ゲート絶縁膜ＧＩを介して配置されている。このゲート電極ＧＥの両側のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上には、ソース電極ＳＥが配置されている。また、ドレイン電極ＤＥは、支持基板２Ｓの裏面側に配置されている。
このような構成の半導体装置は、縦型のＦＥＴと呼ばれ、キャリアが、チャネル層（アンドープのＧａＮ層）ＣＨから開口部（電流狭窄部）を介してｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬへと、支持基板２Ｓと垂直な方向に走行する。２次元電子ガス２ＤＥＧのキャリア濃度をゲート電圧で変調することによりＦＥＴ動作が行われる。
ゲート電極ＧＥ上には、層間絶縁層（図示せず）が配置される。また、上記ソース電極ＳＥ上には、上記層間絶縁層中に形成されたコンタクトホール内に埋め込まれた導電性膜（プラグ、図示せず）が配置される。
［製法説明］
次いで、図２７〜図３２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２７〜図３２は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２７に示すように、基板（成長用基板ともいう）１Ｓとして、例えば窒化ガリウム（ＧａＮ）からなる基板１Ｓを準備する。
次いで、基板１Ｓ上に核生成層（図示せず）を介して犠牲層ＳＬを形成する。この犠牲層ＳＬは、例えば、ＧａＮ層よりなる。例えば、窒化ガリウム（ＧａＮ）からなる基板１Ｓ上に、ＭＯＣＶＤ法を用いて、層厚１μｍ程度の犠牲層（ＧａＮ層）ＳＬを堆積する。
次いで、犠牲層（ＧａＮ層）ＳＬ上に、ｎ型のコンタクト層ＣＬを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚５０ｎｍ程度のｎ型のＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。次いで、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、電子供給層ＥＳを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚２０ｎｍ程度のアンドープのＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。次いで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にチャネル層ＣＨを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚０．１μｍ程度のアンドープのＧａＮ層を堆積する。次いで、チャネル層ＣＨ（アンドープのＧａＮ層）上に、ｐ型の電流ブロック層（ｐ型不純物層、ｐ型の半導体領域ともいう）ＣＢを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚０．５μｍ程度のｐ型のＧａＮ層を堆積する。ｐ型の不純物としては、例えばＭｇ（マグネシウム）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。
このようなＭＯＣＶＤ法を用いて形成された成長膜をエピタキシャル層（エピタキシャル膜）という。上記犠牲層（ＧａＮ層）ＳＬ、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢの積層体は、［０００１］結晶軸方向に平行なＧａ面での成長モードにて形成される。言い換えれば、［０００１］結晶軸方向に平行なＧａ面上に、それぞれの層が順次成長する。
具体的には、窒化ガリウム（ＧａＮ）からなる基板１ＳのＧａ面（（０００１）面）上に、［０００１］方向にＧａＮが成長し、犠牲層（ＧａＮ層）ＳＬが形成される。そして、犠牲層（ＧａＮ層）ＳＬのＧａ面（（０００１）面）上に、［０００１］方向にｎ型のＡｌＧａＮが成長し、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが形成される。そして、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＡｌＧａＮが成長し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳが形成される。そして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＧａＮが成長し、チャネル層（アンドープのＧａＮ層）ＣＨが形成される。そして、チャネル層（アンドープのＧａＮ層）ＣＨのＧａ面（（０００１）面）上に、［０００１］方向にｐ型のＧａＮが成長し、電流ブロック層（ｐ型のＧａＮ層）ＣＢが形成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。この２次元電子ガス２ＤＥＧの生成面、即ち、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面（界面）は、Ｇａ面（（０００１）面）であり、この接合面（２次元電子ガス２ＤＥＧの生成面）からチャネル層（アンドープのＧａＮ層）ＣＨ側への方向は、［０００１］方向となる。
このように、［０００１］結晶軸方向に平行なＧａ面での成長モードで、上記積層体の各層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢ）を形成することにより、凹凸の少ないより平坦なエピタキシャル層よりなる積層体を得ることができる。
ここで、ＡｌＧａＮとＧａＮとは、格子定数が異なるが、ＡｌＧａＮのトータル膜厚を臨界膜厚以下に設定することにより、転位の発生の少ない良好な結晶品質の積層体を得ることができる。
基板１Ｓとしては、窒化ガリウム（ＧａＮ）からなる基板以外の基板を用いてもよい。窒化ガリウム（ＧａＮ）からなる基板を用いることにより、転位発生の少ない良好な結晶品質の積層体を成長させることができる。上記転位などの結晶欠陥は、リーク電流の原因となる。このため、結晶欠陥を抑制することにより、リーク電流を低減することができ、トランジスタのオフ耐圧を向上させることができる。
なお、基板１Ｓ上の核生成層（図示せず）としては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子層を用いることができる。
次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、電流ブロック層（ｐ型のＧａＮ層）ＣＢ中のｐ型の不純物（ここでは、Ｍｇ）を活性化する。この熱処理により、電流ブロック層（ｐ型のＧａＮ層）ＣＢ中の正孔濃度は、例えば、２×１０１８／ｃｍ３程度となる。
次いで、図２８に示すように、電流ブロック層（ｐ型のＧａＮ層）ＣＢの中央部、言い換えれば、ゲート電極ＧＥの形成予定領域の近傍の電流ブロック層（ｐ型のＧａＮ層）ＣＢを除去することにより、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部を形成する。例えば、電流ブロック層（ｐ型のＧａＮ層）ＣＢ上に、ゲート電極ＧＥの形成予定領域を覆うフォトレジスト膜（図示せず）を形成し、電流ブロック層（ｐ型のＧａＮ層）ＣＢをドライエッチング法などを用いて除去する。エッチングガスとしては、塩化硼素（ＢＣｌ３）系のガスを用いることができる。この工程により、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部が形成され、その底面からチャネル層（アンドープのＧａＮ層）ＣＨが露出する。この後、上記フォトレジスト膜（図示せず）を除去する。
次いで、図２９に示すように、チャネル層（アンドープのＧａＮ層）ＣＨの露出部を含む電流ブロック層（ｐ型のＧａＮ層）ＣＢ上に、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬを形成する。例えば、上記開口部内を含む電流ブロック層（ｐ型のＧａＮ層）ＣＢ上に、層厚１０μｍ程度のｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬをＭＯＣＶＤ法を用いて成長させる。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、５×１０１６／ｃｍ３程度である。このように、開口部内を含む電流ブロック層（ｐ型のＧａＮ層）ＣＢ上へのエピタキシャル成長は、埋め込み再成長と呼ばれる。
なお、電流ブロック層ＣＢとして、ｐ型のＧａＮ層とその上部のＡｌＮ層（窒化アルミニウム層、層厚０．０１μｍ程度）との積層膜を用いてもよい。この場合、この積層膜に開口部を形成し、開口部内を含む電流ブロック層（積層膜）ＣＢ上に、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬをＭＯＣＶＤ法を用いて成長させる（埋め込み再成長）。この際、開口部内においては、チャネル層（アンドープのＧａＮ層）ＣＨの露出部からｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬがエピタキシャル成長し、他の部分においては、ＡｌＮ層上にｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬがエピタキシャル成長する。ＡｌＮ層上においては、アンドープのＧａＮ層上と比較し、ｎ型のＧａＮ層の成長速度が小さい。よって、開口部内において優先的に成膜がなされる。また、開口部がｎ型のＧａＮ層で埋め尽くされた後は、開口部の両側において横方向に成長が進む。これにより、埋め込み再成長の際、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの表面の平坦性を向上させることができる。上記開口部に埋め込まれたｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬは、電流狭窄部（アパーチャー）となる。
次いで、図３０に示すように、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、接合層ＡＬを形成し、支持基板２Ｓを搭載する。接合層ＡＬとしては、例えば、Ａｕ（金）と錫（Ｓｎ）との合金である半田層を用いることができる。また、半田層の上下に金属膜（メタライズ）を設けてもよい。例えば、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ）を形成し、この上部に、半田層を形成する。また、支持基板２Ｓ上に金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成された白金（Ｐｔ）膜と、白金膜上に形成された金（Ａｕ）膜との積層膜（Ｔｉ／Ｐｔ／Ａｕ）を形成する。支持基板２Ｓとしては、シリコン（Ｓｉ）からなる基板を用いることができる。
次いで、接合層ＡＬである半田層と、支持基板２Ｓの金属膜とを対向させ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬと支持基板２Ｓとを半田層（接合層ＡＬ）を介して融着する。
次いで、犠牲層（ＧａＮ層）ＳＬとｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬとの界面から犠牲層（ＧａＮ層）ＳＬおよび基板１Ｓを剥離する。剥離方法としては、実施の形態１の場合と同様に、レーザーリフトオフ法を用いることができる。
これにより、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨ、電流ブロック層（ｐ型のＧａＮ層）ＣＢ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬが積層され、さらに、この上部に、接合層ＡＬおよび支持基板２Ｓが積層された積層構造体が形成される。
次いで、図３１に示すように、上記積層構造体のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ側が上面となるように、上記積層構造体を反転させる。これにより、支持基板２Ｓ上に接合層ＡＬを介して上記積層体が配置される。前述したとおり、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、この接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
次いで、図３２に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ソース電極ＳＥを形成する。このソース電極ＳＥは、実施の形態１の場合と同様に、リフトオフ法を用いて形成することができる。例えば、ソース電極ＳＥの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜上を含むｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、金属膜を形成し、フォトレジスト膜上の金属膜をフォトレジスト膜とともに除去する。これにより、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ソース電極ＳＥを形成することができる。
次いで、支持基板２Ｓに対して、熱処理（アロイ処理）を施す。熱処理としては、例えば、窒素雰囲気中で、６００℃、１分程度の熱処理を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス２ＤＥＧが形成されているチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。
次いで、実施の形態１と同様にして、溝Ｔを形成した後、ゲート絶縁膜ＧＩを形成し、さらに、ゲート電極ＧＥを形成する。即ち、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬをドライエッチング法などを用いて除去し、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを貫通し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳを露出する溝Ｔを形成する。そして、ソース電極ＳＥ上を含む電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に、ゲート絶縁膜ＧＩとして、例えば、アルミナ膜を、ＡＬＤ法を用いて形成する。次いで、ソース電極ＳＥ上のゲート絶縁膜ＧＩを除去する。次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥをリフトオフ法などを用いて形成する。
次いで、支持基板２Ｓの裏面側が上面となるように支持基板２Ｓを反転し、支持基板２Ｓ上にドレイン電極ＤＥを形成する（図３２）。例えば、支持基板２Ｓ上に、金属膜を形成することにより、ドレイン電極ＤＥを形成する。金属膜としては、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ）を用いることができる。この膜は、例えば、真空蒸着法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥおよびソース電極ＳＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
このように、本実施の形態の半導体装置においては、［０００−１］方向に、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとを順に積層した構成としたので、実施の形態１で詳細に説明したように、（１）ノーマリオフ動作と（２）高耐圧化の両立が容易となる。
即ち、本実施の形態の半導体装置の伝導帯エネルギープロファイルは、実施の形態１の場合（図１８）と同様である。よって、実施の形態１において詳細に説明したように、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面に負電荷（−σ）が生成される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においては、ゲート電極直下（Ａ−Ａ’部）の２次元電子ガス（チャネル）２ＤＥＧが空乏化して、ノーマリオフ動作が可能となる（図１８（ａ）参照）。また、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態においては、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーが、基板２Ｓ側（チャネル層（アンドープのＧａＮ層）ＣＨ）からゲート電極ＧＥ側に向かって減少する。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が増加することとなる。このように、本実施の形態の半導体装置においては、ノーマリオフ動作と高耐圧化の両立が容易になる。
さらに、ゲート電極直下を除く領域（Ｂ−Ｂ’部）においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物がイオン化し、正電荷が形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの境界に、２次元電子ガス２ＤＥＧが生成されてオン抵抗が低減される（図１８（ｂ）参照）。
また、本実施の形態においては、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部（電流狭窄部）を設けたので、効率良くキャリアをドレイン側に導くことができる。また、本実施の形態によれば、電流ブロック層（ｐ型のＧａＮ層）ＣＢや、その開口部（電流狭窄部）も容易に形成することができる。
（変形例）
図２６に示す形態においては、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。
例えば、チャネル層（アンドープのＧａＮ層）ＣＨ、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳを積層した後、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを除去することにより、溝Ｔを形成すればよい。
また、図２６に示す形態においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置した、いわゆる、ＭＩＳ型（金属−絶縁膜−半導体型）のゲート電極構成を例示したが、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に直接ゲート電極ＧＥを配置した、いわゆる、ショットキー型のゲート電極構成を採用してもよい。
（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図３３は、本実施の形態の半導体装置の構成を示す断面図である。図３３に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタである。また、高電子移動度トランジスタ（ＨＥＭＴ）とも呼ばれる。
図３３に示すように、本実施の形態の半導体装置においては、支持基板２Ｓ上に接合層ＡＬを介して、ｎ型のドリフト層ＤＬ、電流ブロック層ＣＢ、チャネル層（電子走行層ともいう）ＣＨ、電子供給層ＥＳおよびｎ型のコンタクト層ＣＬの積層体が配置されている。この積層体は、窒化物半導体よりなる。そして、電子供給層ＥＳは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
電流ブロック層ＣＢは、ゲート電極ＧＥと対応する位置に開口部を有する。この電流ブロック層ＣＢの開口部は、電流狭窄部となる。
ここでは、ｎ型のドリフト層ＤＬとして、ｎ型のＧａＮ層が、電流ブロック層ＣＢとして、ｐ型のＧａＮ層が用いられている。そして、チャネル層ＣＨとして、アンドープのＧａＮ層が、電子供給層ＥＳとして、アンドープのＡｌＧａＮ層が、コンタクト層ＣＬとして、ｎ型のＡｌＧａＮ層が用いられている。この電子供給層ＥＳとチャネル層ＣＨとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、チャネル層（アンドープのＧａＮ層）ＣＨから電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側へ向かう方向は、［０００−１］方向となる。言い換えれば、接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
また、ゲート電極ＧＥは、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの開口部から露出する電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に、ゲート絶縁膜ＧＩを介して配置されている。言い換えれば、ゲート電極ＧＥの両側には、ゲート絶縁膜ＧＩを介してｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが配置され、ゲート電極ＧＥ下には、ゲート絶縁膜ＧＩを介して電子供給層（アンドープのＡｌＧａＮ層）ＥＳが配置されている。このゲート電極ＧＥの両側のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上には、ソース電極ＳＥが配置されている。また、ドレイン電極ＤＥは、支持基板２Ｓの裏面側に配置されている。
このような構成の半導体装置は、縦型のＦＥＴと呼ばれ、キャリアが、チャネル層（アンドープのＧａＮ層）ＣＨから開口部（電流狭窄部）を介してｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬへと、支持基板２Ｓと垂直な方向に走行する。２次元電子ガス２ＤＥＧのキャリア濃度をゲート電圧で変調することによりＦＥＴ動作が行われる。
ゲート電極ＧＥ上には、層間絶縁層（図示せず）が配置される。また、上記ソース電極ＳＥ上には、上記層間絶縁層中に形成されたコンタクトホール内に埋め込まれた導電性膜（プラグ、図示せず）が配置される。
［製法説明］
次いで、図３４〜図４０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３４〜図４０は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３４に示すように、基板（成長用基板ともいう）１Ｓとして、例えば窒化ガリウム（ＧａＮ）からなる基板１Ｓを準備する。
次いで、基板１Ｓ上に核生成層（図示せず）を介して犠牲層ＳＬを形成する。この犠牲層ＳＬは、例えば、ＧａＮ層よりなる。例えば、窒化ガリウム（ＧａＮ）からなる基板１Ｓ上に、ＭＯＣＶＤ法を用いて、層厚１μｍ程度の犠牲層（ＧａＮ層）ＳＬを堆積する。
次いで、犠牲層（ＧａＮ層）ＳＬ上に、電子供給層ＥＳを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚２０ｎｍ程度のアンドープのＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。次いで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にチャネル層ＣＨを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚０．１μｍ程度のアンドープのＧａＮ層を堆積する。次いで、チャネル層ＣＨ（アンドープのＧａＮ層）上に、ｐ型の電流ブロック層ＣＢを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚０．５μｍ程度のｐ型のＧａＮ層を堆積する。ｐ型の不純物としては、例えばＭｇ（マグネシウム）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。
このようなＭＯＣＶＤ法を用いて形成された成長膜をエピタキシャル層（エピタキシャル膜）という。上記犠牲層（ＧａＮ層）ＳＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢの積層体は、［０００１］結晶軸方向に平行なＧａ面での成長モードにて形成される。言い換えれば、［０００１］結晶軸方向に平行なＧａ面上に、それぞれの層が順次成長する。
具体的には、窒化ガリウム（ＧａＮ）からなる基板１ＳのＧａ面（（０００１）面）上に、［０００１］方向にＧａＮが成長し、犠牲層（ＧａＮ層）ＳＬが形成される。そして、犠牲層（ＧａＮ層）ＳＬのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＡｌＧａＮが成長し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳが形成される。そして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＧａＮが成長し、チャネル層（アンドープのＧａＮ層）ＣＨが形成される。そして、チャネル層（アンドープのＧａＮ層）ＣＨのＧａ面（（０００１）面）上に、［０００１］方向にｐ型のＧａＮが成長し、電流ブロック層（ｐ型のＧａＮ層）ＣＢが形成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（接合面）は、Ｇａ面（（０００１）面）であり、この界面（接合面）からチャネル層（アンドープのＧａＮ層）ＣＨ側への方向は、［０００１］方向となる。
このように、［０００１］結晶軸方向に平行なＧａ面での成長モードで、上記積層体の各層（犠牲層（ＧａＮ層）ＳＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢ）を形成することにより、凹凸の少ないより平坦なエピタキシャル層よりなる積層体を得ることができる。
ここで、ＡｌＧａＮとＧａＮとは、格子定数が異なるが、ＡｌＧａＮのトータル膜厚を臨界膜厚以下に設定することにより、転位の発生の少ない良好な結晶品質の積層体を得ることができる。
基板１Ｓとしては、窒化ガリウム（ＧａＮ）からなる基板以外の基板を用いてもよい。窒化ガリウム（ＧａＮ）からなる基板を用いることにより、転位発生の少ない良好な結晶品質の積層体を成長させることができる。上記転位などの結晶欠陥は、リーク電流の原因となる。このため、結晶欠陥を抑制することにより、リーク電流を低減することができ、トランジスタのオフ耐圧を向上させることができる。
なお、基板１Ｓ上の核生成層（図示せず）としては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子層を用いることができる。
次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、電流ブロック層（ｐ型のＧａＮ層）ＣＢ中のｐ型の不純物（ここでは、Ｍｇ）を活性化する。この熱処理により、電流ブロック層（ｐ型のＧａＮ層）ＣＢ中の正孔濃度は、例えば、２×１０１８／ｃｍ３程度となる。
次いで、図３５に示すように、電流ブロック層（ｐ型のＧａＮ層）ＣＢの中央部、言い換えれば、ゲート電極ＧＥの形成予定領域の近傍の電流ブロック層（ｐ型のＧａＮ層）ＣＢを除去することにより、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部を形成する。例えば、電流ブロック層（ｐ型のＧａＮ層）ＣＢ上に、ゲート電極ＧＥの形成予定領域を覆うフォトレジスト膜（図示せず）を形成し、電流ブロック層（ｐ型のＧａＮ層）ＣＢをドライエッチング法などを用いて除去する。エッチングガスとしては、塩化硼素（ＢＣｌ３）系のガスを用いることができる。この工程により、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部が形成され、その底面からチャネル層（アンドープのＧａＮ層）ＣＨが露出する。この後、上記フォトレジスト膜（図示せず）を除去する。
次いで、図３６に示すように、チャネル層（アンドープのＧａＮ層）ＣＨの露出部を含む電流ブロック層（ｐ型のＧａＮ層）ＣＢ上に、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬを形成する。例えば、上記開口部内を含む電流ブロック層（ｐ型のＧａＮ層）ＣＢ上に、層厚１０μｍ程度のｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬをＭＯＣＶＤ法を用いて成長させる。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、５×１０１６／ｃｍ３程度である。このように、開口部内を含む電流ブロック層（ｐ型のＧａＮ層）ＣＢ上へのエピタキシャル成長は、埋め込み再成長と呼ばれる。
なお、電流ブロック層ＣＢとして、ｐ型のＧａＮ層とその上部のＡｌＮ層（窒化アルミニウム層、層厚０．０１μｍ程度）との積層膜を用いてもよい。この場合、この積層膜に開口部を形成し、開口部内を含む電流ブロック層（積層膜）ＣＢ上に、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬをＭＯＣＶＤ法を用いて成長させる（埋め込み再成長）。この際、開口部内においては、チャネル層（アンドープのＧａＮ層）ＣＨの露出部からｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬがエピタキシャル成長し、他の部分においては、ＡｌＮ層上にｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬがエピタキシャル成長する。ＡｌＮ層上においては、アンドープのＧａＮ層上と比較し、ｎ型のＧａＮ層の成長速度が小さい。よって、開口部内において優先的に成膜がなされる。また、開口部がｎ型のＧａＮ層で埋め尽くされた後は、開口部の両側において横方向に成長が進む。これにより、埋め込み再成長の際、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの表面の平坦性を向上させることができる。上記開口部に埋め込まれたｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬは、電流狭窄部となる。
次いで、図３７に示すように、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、接合層ＡＬを形成し、支持基板２Ｓを搭載する。接合層ＡＬとしては、例えば、Ａｇ（銀）ペーストを用いることができる。また、Ａｇ（銀）ペーストの上下に金属膜（メタライズ）を設けてもよい。例えば、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜の積層膜（Ｔｉ／Ａｌ）を形成し、この上部に、Ａｇ（銀）ペーストを形成する。また、支持基板２Ｓ上に金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成された白金（Ｐｔ）膜と、白金膜上に形成された金（Ａｕ）膜との積層膜（Ｔｉ／Ｐｔ／Ａｕ）を形成する。支持基板２Ｓとしては、シリコン（Ｓｉ）からなる基板を用いることができる。
次いで、接合層ＡＬであるＡｇ（銀）ペーストと、支持基板２Ｓの金属膜とを対向させ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬと支持基板２ＳとをＡｇ（銀）ペースト（接合層ＡＬ）を介して融着する。
次いで、犠牲層（ＧａＮ層）ＳＬと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの界面から犠牲層（ＧａＮ層）ＳＬおよび基板１Ｓを剥離する。剥離方法としては、実施の形態１の場合と同様に、レーザーリフトオフ法を用いることができる。
これにより、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨ、電流ブロック層（ｐ型のＧａＮ層）ＣＢ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬが積層され、さらに、この上部に、接合層ＡＬおよび支持基板２Ｓが積層された積層構造体が形成される。
次いで、図３８に示すように、上記積層構造体の電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側が上面となるように、上記積層構造体を反転させる。これにより、支持基板２Ｓ上に接合層ＡＬを介して上記積層体が配置される。前述したとおり、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、この接合面から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
次いで、図３９に示すように、イオン注入法によりｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを形成する。まず、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上のゲート電極ＧＥの形成予定領域にフォトレジスト膜ＰＲ４１を形成する。次いで、フォトレジスト膜ＰＲ４１をマスクとして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳの上層部に、ｎ型の不純物をイオン注入する。これにより、ゲート電極ＧＥの形成予定領域の両側の電子供給層（アンドープのＡｌＧａＮ層）ＥＳの上層部に、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが形成される。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。また、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの厚さは、例えば３０ｎｍ程度である。この後、フォトレジスト膜ＰＲ４１を除去する。次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型の不純物（ここでは、Ｓｉ）を活性化する。この熱処理により、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中の電子濃度は、例えば、２×１０１９／ｃｍ３程度となる。
次いで、図４０に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上のゲート電極ＧＥの形成予定領域の両側にソース電極ＳＥを形成する。このソース電極ＳＥは、実施の形態１の場合と同様に、リフトオフ法を用いて形成することができる。例えば、ソース電極ＳＥの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜上を含むｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、金属膜を形成し、フォトレジスト膜上の金属膜をフォトレジスト膜とともに除去する。これにより、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ソース電極ＳＥを形成することができる。
次いで、支持基板２Ｓに対して、熱処理（アロイ処理）を施す。熱処理としては、例えば、窒素雰囲気中で、６００℃、１分程度の熱処理を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス２ＤＥＧが形成されているチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。
次いで、実施の形態２と同様にして、ゲート絶縁膜ＧＩを形成し、さらに、ゲート電極ＧＥを形成する。即ち、ソース電極ＳＥ上を含む電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に、ゲート絶縁膜ＧＩとして、例えば、アルミナ膜を、ＡＬＤ法を用いて形成する。次いで、ソース電極ＳＥ上のゲート絶縁膜ＧＩを除去する。次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥをリフトオフ法などを用いて形成する。
次いで、支持基板２Ｓの裏面側が上面となるように支持基板２Ｓを反転し、支持基板２Ｓ上にドレイン電極ＤＥを形成する（図４０）。例えば、支持基板２Ｓ上に、金属膜を形成することにより、ドレイン電極ＤＥを形成する。金属膜としては、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ）を用いることができる。この膜は、例えば、真空蒸着法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥおよびソース電極ＳＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
このように、本実施の形態の半導体装置においては、［０００−１］方向に、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとを順に積層した構成としたので、実施の形態１で詳細に説明したように、（１）ノーマリオフ動作と（２）高耐圧化の両立が容易となる。
即ち、本実施の形態の半導体装置の伝導帯エネルギープロファイルは、実施の形態１の場合（図１８）と同様である。よって、実施の形態１において詳細に説明したように、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面に負電荷（−σ）が生成される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においては、ゲート電極直下（Ａ−Ａ’部）の２次元電子ガス（チャネル）２ＤＥＧが空乏化して、ノーマリオフ動作が可能となる（図１８（ａ）参照）。また、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態においては、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーが、基板２Ｓ側（チャネル層（アンドープのＧａＮ層）ＣＨ）からゲート電極ＧＥ側に向かって減少する。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が増加することとなる。このように、本実施の形態の半導体装置においては、ノーマリオフ動作と高耐圧化の両立が容易になる。
さらに、ゲート電極直下を除く領域（Ｂ−Ｂ’部）においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物がイオン化し、正電荷が形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの境界に、２次元電子ガス２ＤＥＧが生成されてオン抵抗が低減される（図１８（ｂ）参照）。
また、本実施の形態においては、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部（電流狭窄部）を設けたので、効率良くキャリアをドレイン側に導くことができる。また、本実施の形態によれば、電流ブロック層（ｐ型のＧａＮ層）ＣＢや、その開口部（電流狭窄部）も容易に形成することができる。
（変形例）
図３３に示す形態においては、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。
例えば、チャネル層（アンドープのＧａＮ層）ＣＨおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳの積層体のうち、チャネル層（アンドープのＧａＮ層）ＣＨの上層部にｎ型の不純物をイオン注入し、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを形成してもよい。
また、図３３に示す形態においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置した、いわゆる、ＭＩＳ型（金属−絶縁膜−半導体型）のゲート電極構成を例示したが、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に直接ゲート電極ＧＥを配置した、いわゆる、ショットキー型のゲート電極構成を採用してもよい。
（実施の形態５）
本実施の形態においては、実施の形態３の電流ブロック層（ｐ型のＧａＮ層）ＣＢを、イオン注入法で形成する。以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
本実施の形態の半導体装置の構成は実施の形態３（図２６）と同様の構成であるため、その詳細な説明を省略する。
［製法説明］
次いで、図４１〜図４５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４１〜図４５は、本実施の形態の半導体装置の製造工程を示す断面図である。
図４１に示すように、基板（成長用基板ともいう）１Ｓとして、例えば窒化ガリウム（ＧａＮ）からなる基板１Ｓを準備する。
次いで、基板１Ｓ上に核生成層（図示せず）を介して犠牲層ＳＬを形成する。この犠牲層ＳＬは、例えば、ＧａＮ層よりなる。例えば、窒化ガリウム（ＧａＮ）からなる基板１Ｓ上に、ＭＯＣＶＤ法を用いて、層厚１μｍ程度の犠牲層（ＧａＮ層）ＳＬを堆積する。
次いで、犠牲層（ＧａＮ層）ＳＬ上に、ｎ型のコンタクト層ＣＬを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚５０ｎｍ程度のｎ型のＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。次いで、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、電子供給層ＥＳを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚２０ｎｍ程度のアンドープのＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。次いで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にチャネル層ＣＨを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚０．１μｍ程度のアンドープのＧａＮ層を堆積する。次いで、チャネル層ＣＨ（アンドープのＧａＮ層）上に、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬを形成する。例えば、チャネル層ＣＨ（アンドープのＧａＮ層）上に、層厚１０μｍ程度のｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬをＭＯＣＶＤ法を用いて成長させる。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、５×１０１６／ｃｍ３程度である。
このようなＭＯＣＶＤ法を用いて形成された成長膜をエピタキシャル層（エピタキシャル膜）という。上記犠牲層（ＧａＮ層）ＳＬ、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびチャネル層（アンドープのＧａＮ層）ＣＨの積層体は、［０００１］結晶軸方向に平行なＧａ面での成長モードにて形成される。言い換えれば、［０００１］結晶軸方向に平行なＧａ面上に、それぞれの層が順次成長する。
具体的には、窒化ガリウム（ＧａＮ）からなる基板１ＳのＧａ面（（０００１）面）上に、［０００１］方向にＧａＮが成長し、犠牲層（ＧａＮ層）ＳＬが形成される。そして、犠牲層（ＧａＮ層）ＳＬのＧａ面（（０００１）面）上に、［０００１］方向にｎ型のＡｌＧａＮが成長し、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが形成される。そして、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＡｌＧａＮが成長し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳが形成される。そして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＧａＮが成長し、チャネル層（アンドープのＧａＮ層）ＣＨが形成される。そして、チャネル層（アンドープのＧａＮ層）ＣＨのＧａ面（（０００１）面）上に、［０００１］方向にｎ型のＧａＮが成長し、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬが形成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面近傍に、２次元電子ガス（２次元電子ガス層）２ＤＥＧが生成（形成）される。この２次元電子ガス２ＤＥＧの生成面、即ち、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面（界面）は、Ｇａ面（（０００１）面）であり、この接合面（２次元電子ガス２ＤＥＧの生成面）からチャネル層（アンドープのＧａＮ層）ＣＨ側への方向は、［０００１］方向となる。
このように、［０００１］結晶軸方向に平行なＧａ面での成長モードで、上記積層体の各層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬ）を形成することにより、凹凸の少ないより平坦なエピタキシャル層よりなる積層体を得ることができる。
ここで、ＡｌＧａＮとＧａＮとは、格子定数が異なるが、ＡｌＧａＮのトータル膜厚を臨界膜厚以下に設定することにより、転位の発生の少ない良好な結晶品質の積層体を得ることができる。
基板１Ｓとしては、窒化ガリウム（ＧａＮ）からなる基板以外の基板を用いてもよい。窒化ガリウム（ＧａＮ）からなる基板を用いることにより、転位発生の少ない良好な結晶品質の積層体を成長させることができる。上記転位などの結晶欠陥は、リーク電流の原因となる。このため、結晶欠陥を抑制することにより、リーク電流を低減することができ、トランジスタのオフ耐圧を向上させることができる。
なお、基板１Ｓ上の核生成層（図示せず）としては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子層を用いることができる。
次いで、図４２に示すように、イオン注入法によりｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢを形成する。まず、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬ上のゲート電極ＧＥの形成予定領域にフォトレジスト膜ＰＲ５１を形成する。次いで、フォトレジスト膜ＰＲ５１をマスクとして、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの底部に、ｐ型の不純物をイオン注入する。これにより、ゲート電極ＧＥの形成予定領域の両側のｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの底部、即ち、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬとチャネル層（アンドープのＧａＮ層）ＣＨとの境界部近傍に、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢが形成される。ｐ型の不純物としては、例えばＭｇ（マグネシウム）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。また、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢの厚さは、例えば０．５μｍ程度である。この後、フォトレジスト膜ＰＲ５１を除去する。次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢ中のｐ型の不純物（ここでは、Ｍｇ）を活性化する。この熱処理により、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中の正孔濃度は、例えば、２×１０１８／ｃｍ３程度となる。
なお、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢの形成に際して、比較例２（図１６）のｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢをイオン注入法で形成する場合には、電子供給層ＥＳ側から、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（２次元電子ガス２ＤＥＧ）を介して不純物イオンを注入する必要がある。このため、これらの層において不純物イオンの注入による損傷が生じ、上記界面（２次元電子ガス２ＤＥＧ）でのキャリアの移動度やキャリア濃度が低下する恐れがある。
これに対し、本実施の形態によれば、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬから不純物イオンを注入することができるため、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（２次元電子ガス２ＤＥＧ）において不純物イオンの注入による損傷が生じ難い。よって、上記界面（２次元電子ガス２ＤＥＧ）でのキャリアの移動度やキャリア濃度を向上させることができる。
次いで、図４３に示すように、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、接合層ＡＬを形成し、支持基板２Ｓを搭載する。接合層ＡＬとしては、例えば、Ａｕ（金）と錫（Ｓｎ）との合金である半田層を用いることができる。また、半田層の上下に金属膜（メタライズ）を設けてもよい。例えば、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ）を形成し、この上部に、半田層を形成する。また、支持基板２Ｓ上に金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成された白金（Ｐｔ）膜と、白金膜上に形成された金（Ａｕ）膜との積層膜（Ｔｉ／Ｐｔ／Ａｕ）を形成する。支持基板２Ｓとしては、シリコン（Ｓｉ）からなる基板を用いることができる。
次いで、接合層ＡＬである半田層と、支持基板２Ｓの金属膜とを対向させ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬと支持基板２Ｓとを半田層（接合層ＡＬ）を介して融着する。
次いで、犠牲層（ＧａＮ層）ＳＬとｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬとの界面から犠牲層（ＧａＮ層）ＳＬおよび基板１Ｓを剥離する。剥離方法としては、実施の形態１の場合と同様に、レーザーリフトオフ法を用いることができる。
これにより、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨ、電流ブロック層（ｐ型のＧａＮ層）ＣＢ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬが積層され、さらに、この上部に、接合層ＡＬおよび支持基板２Ｓが積層された積層構造体が形成される。
次いで、図４４に示すように、上記積層構造体のｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ側が上面となるように、上記積層構造体を反転させる。これにより、支持基板２Ｓ上に接合層ＡＬを介して上記積層体が配置される。前述したとおり、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、この接合面（２次元電子ガス２ＤＥＧの生成面）から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
次いで、図４５に示すように、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ソース電極ＳＥを形成する。このソース電極ＳＥは、実施の形態１の場合と同様に、リフトオフ法を用いて形成することができる。例えば、ソース電極ＳＥの形成領域に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜上を含むｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、金属膜を形成し、フォトレジスト膜上の金属膜をフォトレジスト膜とともに除去する。これにより、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ソース電極ＳＥを形成することができる。
次いで、支持基板２Ｓに対して、熱処理（アロイ処理）を施す。熱処理としては、例えば、窒素雰囲気中で、６００℃、１分程度の熱処理を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス２ＤＥＧが形成されているチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。
次いで、実施の形態１と同様にして、溝Ｔを形成した後、ゲート絶縁膜ＧＩを形成し、さらに、ゲート電極ＧＥを形成する。即ち、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬをドライエッチング法などを用いて除去し、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを貫通し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳを露出する溝Ｔを形成する。そして、ソース電極ＳＥ上を含む電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に、ゲート絶縁膜ＧＩとして、例えば、アルミナ膜を、ＡＬＤ法を用いて形成する。次いで、ソース電極ＳＥ上のゲート絶縁膜ＧＩを除去する。次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥをリフトオフ法などを用いて形成する。
次いで、支持基板２Ｓの裏面側が上面となるように支持基板２Ｓを反転し、支持基板２Ｓ上にドレイン電極ＤＥを形成する。例えば、支持基板２Ｓ上に、金属膜を形成することにより、ドレイン電極ＤＥを形成する。金属膜としては、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ）を用いることができる。この膜は、例えば、真空蒸着法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥおよびソース電極ＳＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
このように、本実施の形態の半導体装置においては、［０００−１］方向に、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとを順に積層した構成としたので、実施の形態１で詳細に説明したように、（１）ノーマリオフ動作と（２）高耐圧化の両立が容易となる。
即ち、本実施の形態の半導体装置の伝導帯エネルギープロファイルは、実施の形態１の場合（図１８）と同様である。よって、実施の形態１において詳細に説明したように、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面に負電荷（−σ）が生成される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においては、ゲート電極直下（Ａ−Ａ’部）の２次元電子ガス（チャネル）２ＤＥＧが空乏化して、ノーマリオフ動作が可能となる（図１８（ａ）参照）。また、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態においては、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーが、基板２Ｓ側（チャネル層（アンドープのＧａＮ層）ＣＨ）からゲート電極ＧＥ側に向かって減少する。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が増加することとなる。このように、本実施の形態の半導体装置においては、ノーマリオフ動作と高耐圧化の両立が容易になる。
さらに、ゲート電極直下を除く領域（Ｂ−Ｂ’部）においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物がイオン化し、正電荷が形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの境界に、２次元電子ガス２ＤＥＧが生成されてオン抵抗が低減される（図１８（ｂ）参照）。
また、本実施の形態においては、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部（電流狭窄部）を設けたので、効率良くキャリアをドレイン側に導くことができる。また、本実施の形態によれば、電流ブロック層（ｐ型のＧａＮ層）ＣＢや、その開口部（電流狭窄部）も容易に形成することができる。
（変形例）
図４５に示す形態においては、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。
例えば、チャネル層（アンドープのＧａＮ層）ＣＨ、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳを積層した後、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを除去することにより、溝Ｔを形成すればよい。
また、図４５に示す形態においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置した、いわゆる、ＭＩＳ型（金属−絶縁膜−半導体型）のゲート電極構成を例示したが、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に直接ゲート電極ＧＥを配置した、いわゆる、ショットキー型のゲート電極構成を採用してもよい。
（実施の形態６）
本実施の形態においては、実施の形態４の電流ブロック層（ｐ型のＧａＮ層）ＣＢを、イオン注入法で形成する。以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
本実施の形態の半導体装置の構成は実施の形態４（図３３）と同様の構成であるため、その詳細な説明を省略する。
［製法説明］
次いで、図４６〜図５０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４６〜図５０は、本実施の形態の半導体装置の製造工程を示す断面図である。
図４６に示すように、基板（成長用基板ともいう）１Ｓとして、例えば窒化ガリウム（ＧａＮ）からなる基板１Ｓを準備する。
次いで、基板１Ｓ上に核生成層（図示せず）を介して犠牲層ＳＬを形成する。この犠牲層ＳＬは、例えば、ＧａＮ層よりなる。例えば、窒化ガリウム（ＧａＮ）からなる基板１Ｓ上に、ＭＯＣＶＤ法を用いて、層厚１μｍ程度の犠牲層（ＧａＮ層）ＳＬを堆積する。
次いで、犠牲層（ＧａＮ層）ＳＬ上に、電子供給層ＥＳを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚５０ｎｍ程度のアンドープのＡｌＧａＮ層を堆積する。ＡｌＧａＮ層は、Ａｌ０．２Ｇａ０．８Ｎで示す組成比を有する。次いで、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にチャネル層ＣＨを形成する。例えば、ＭＯＣＶＤ法を用いて、層厚０．１μｍ程度のアンドープのＧａＮ層を堆積する。次いで、チャネル層ＣＨ（アンドープのＧａＮ層）上に、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬを形成する。例えば、チャネル層ＣＨ（アンドープのＧａＮ層）上に、層厚１０μｍ程度のｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬをＭＯＣＶＤ法を用いて成長させる。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、５×１０１６／ｃｍ３程度である。
このようなＭＯＣＶＤ法を用いて形成された成長膜をエピタキシャル層（エピタキシャル膜）という。上記犠牲層（ＧａＮ層）ＳＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの積層体は、［０００１］結晶軸方向に平行なＧａ面での成長モードにて形成される。言い換えれば、［０００１］結晶軸方向に平行なＧａ面上に、それぞれの層が順次成長する。
具体的には、窒化ガリウム（ＧａＮ）からなる基板１ＳのＧａ面（（０００１）面）上に、［０００１］方向にＧａＮが成長し、犠牲層（ＧａＮ層）ＳＬが形成される。そして、犠牲層（ＧａＮ層）ＳＬのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＡｌＧａＮが成長し、電子供給層（アンドープのＡｌＧａＮ層）ＥＳが形成される。そして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのＧａ面（（０００１）面）上に、［０００１］方向にアンドープのＧａＮが成長し、チャネル層（アンドープのＧａＮ層）ＣＨが形成される。そして、チャネル層（アンドープのＧａＮ層）ＣＨのＧａ面（（０００１）面）上に、［０００１］方向にｎ型のＧａＮが成長し、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬが形成される。
この電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（接合面）は、Ｇａ面（（０００１）面）であり、この界面（接合面）からチャネル層（アンドープのＧａＮ層）ＣＨ側への方向は、［０００１］方向となる。
このように、［０００１］結晶軸方向に平行なＧａ面での成長モードで、上記積層体の各層（犠牲層（ＧａＮ層）ＳＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨおよびｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬを形成することにより、凹凸の少ないより平坦なエピタキシャル層よりなる積層体を得ることができる。
ここで、ＡｌＧａＮとＧａＮとは、格子定数が異なるが、ＡｌＧａＮのトータル膜厚を臨界膜厚以下に設定することにより、転位の発生の少ない良好な結晶品質の積層体を得ることができる。
基板１Ｓとしては、窒化ガリウム（ＧａＮ）からなる基板以外の基板を用いてもよい。窒化ガリウム（ＧａＮ）からなる基板を用いることにより、転位発生の少ない良好な結晶品質の積層体を成長させることができる。上記転位などの結晶欠陥は、リーク電流の原因となる。このため、結晶欠陥を抑制することにより、リーク電流を低減することができ、トランジスタのオフ耐圧を向上させることができる。
なお、基板１Ｓ上の核生成層（図示せず）としては、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子層を用いることができる。
次いで、図４７に示すように、イオン注入法によりｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢを形成する。まず、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬ上のゲート電極ＧＥの形成予定領域にフォトレジスト膜ＰＲ６１を形成する。次いで、フォトレジスト膜ＰＲ６１をマスクとして、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの底部に、ｐ型の不純物をイオン注入する。これにより、ゲート電極ＧＥの形成予定領域の両側のｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの底部、即ち、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬとチャネル層（アンドープのＧａＮ層）ＣＨとの境界部近傍に、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢが形成される。ｐ型の不純物としては、例えばＭｇ（マグネシウム）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。また、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢの厚さは、例えば０．５μｍ程度である。この後、フォトレジスト膜ＰＲ６１を除去する。次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢ中のｐ型の不純物（ここでは、Ｍｇ）を活性化する。この熱処理により、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢ中の正孔濃度は、例えば、２×１０１８／ｃｍ３程度となる。
なお、ｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢの形成に際して、比較例２（図１６）のｐ型の電流ブロック層（ｐ型のＧａＮ層）ＣＢをイオン注入法で形成する場合には、電子供給層ＥＳ側から、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（２次元電子ガス２ＤＥＧ）を介して不純物イオンを注入する必要がある。このため、これらの層において不純物イオンの注入による損傷が生じ、上記界面（２次元電子ガス２ＤＥＧ）でのキャリアの移動度やキャリア濃度が低下する恐れがある。
これに対し、本実施の形態によれば、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬから不純物イオンを注入することができるため、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面（２次元電子ガス（２ＤＥＧ））において不純物イオンの注入による損傷が生じ難い。よって、上記界面（２次元電子ガス（２ＤＥＧ））でのキャリアの移動度やキャリア濃度を向上させることができる。
次いで、図４８に示すように、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、接合層ＡＬを形成し、支持基板２Ｓを搭載する。接合層ＡＬとしては、例えば、Ａｇ（銀）ペーストを用いることができる。また、Ａｇ（銀）ペーストの上下に金属膜（メタライズ）を設けてもよい。例えば、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬの（０００１）面上に、金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜の積層膜（Ｔｉ／Ａｌ）を形成し、この上部に、Ａｇ（銀）ペーストを形成する。また、支持基板２Ｓ上に金属膜として、チタン（Ｔｉ）膜と、チタン膜上に形成された白金（Ｐｔ）膜と、白金膜上に形成された金（Ａｕ）膜との積層膜（Ｔｉ／Ｐｔ／Ａｕ）を形成する。支持基板２Ｓとしては、シリコン（Ｓｉ）からなる基板を用いることができる。
次いで、接合層ＡＬであるＡｇ（銀）ペーストと、支持基板２Ｓの金属膜とを対向させ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬと支持基板２ＳとをＡｇ（銀）ペースト（接合層ＡＬ）を介して融着する。
次いで、犠牲層（ＧａＮ層）ＳＬと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとの界面から犠牲層（ＧａＮ層）ＳＬおよび基板１Ｓを剥離する。剥離方法としては、実施の形態１の場合と同様に、レーザーリフトオフ法を用いることができる。
これにより、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ、チャネル層（アンドープのＧａＮ層）ＣＨ、電流ブロック層（ｐ型のＧａＮ層）ＣＢ、ｎ型のドリフト層（ｎ型のＧａＮ層）ＤＬが積層され、さらに、この上部に、接合層ＡＬおよび支持基板２Ｓが積層された積層構造体が形成される。
次いで、図４９に示すように、上記積層構造体の電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側が上面となるように、上記積層構造体を反転させる。これにより、支持基板２Ｓ上に接合層ＡＬを介して上記積層体が配置される。前述したとおり、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの接合面は、Ｇａ面（（０００１）面）である。そして、この接合面から電子供給層（アンドープのＡｌＧａＮ層）ＥＳ側への方向は、［０００−１］方向となる。
次いで、図５０に示すように、イオン注入法によりｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬを形成する。まず、電子供給層（アンドープのＡｌＧａＮ層）ＥＳのゲート電極ＧＥの形成予定領域上にフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、電子供給層（アンドープのＡｌＧａＮ層）ＥＳの上層部に、ｎ型の不純物をイオン注入する。これにより、ゲート電極ＧＥの形成予定領域の両側の電子供給層（アンドープのＡｌＧａＮ層）ＥＳの上層部に、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬが形成される。ｎ型の不純物としては、例えばＳｉ（シリコン）が用いられ、その濃度（不純物濃度）は、例えば、１×１０１９／ｃｍ３程度である。また、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬの厚さは、例えば３０ｎｍ程度である。この後、フォトレジスト膜を除去する。次いで、例えば、窒素雰囲気中で、熱処理（アニール）を行い、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型の不純物（ここでは、Ｓｉ）を活性化する。この熱処理により、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中の電子濃度は、例えば、２×１０１９／ｃｍ３程度となる。
次いで、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上のゲート電極ＧＥの形成予定領域の両側にソース電極ＳＥを形成する。このソース電極ＳＥは、実施の形態１等と同様に、例えば、リフトオフ法を用いて形成することができる。次いで、実施の形態１と同様に、支持基板２Ｓに対して、熱処理（アロイ処理）を施す。この熱処理により、ソース電極ＳＥと、２次元電子ガス２ＤＥＧが形成されているチャネル層（アンドープのＧａＮ層）ＣＨとのオーミック接触を図ることができる。即ち、ソース電極ＳＥが、それぞれ２次元電子ガス２ＤＥＧに対して電気的に接続された状態となる。
次いで、ゲート絶縁膜ＧＩを形成した後、ゲート電極ＧＥを形成する。まず、実施の形態２と同様に、ゲート絶縁膜ＧＩを形成する。例えば、ソース電極ＳＥ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ上に、ゲート絶縁膜ＧＩとして、例えば、アルミナ膜を、原子層堆積法を用いて形成する。次いで、ソース電極ＳＥ上のゲート絶縁膜ＧＩを除去する。なお、このゲート絶縁膜ＧＩの除去は、ソース電極ＳＥ上にコンタクトホールを形成する際に行ってもよい。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート電極ＧＥは、実施の形態２と同様に、例えば、リフトオフ法を用いて形成することができる。
次いで、支持基板２Ｓの裏面側が上面となるように支持基板２Ｓを反転し、支持基板２Ｓ上にドレイン電極ＤＥを形成する。例えば、支持基板２Ｓ上に、金属膜を形成することにより、ドレイン電極ＤＥを形成する。金属膜としては、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ）を用いることができる。この膜は、例えば、真空蒸着法を用いて形成することができる。
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程においては、ゲート電極ＧＥおよびソース電極ＳＥを、リフトオフ法を用いて形成したが、これらの電極を金属膜のパターニングにより形成してもよい。
このように、本実施の形態の半導体装置においては、［０００−１］方向に、チャネル層（アンドープのＧａＮ層）ＣＨと電子供給層（アンドープのＡｌＧａＮ層）ＥＳとを順に積層した構成としたので、実施の形態１で詳細に説明したように、（１）ノーマリオフ動作と（２）高耐圧化の両立が容易となる。
即ち、本実施の形態の半導体装置の伝導帯エネルギープロファイルは、実施の形態１の場合（図１８）と同様である。よって、実施の形態１において詳細に説明したように、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの界面に負電荷（−σ）が生成される。このため、ゲート電圧Ｖｇ＝０Ｖの熱平衡状態においては、ゲート電極直下（Ａ−Ａ’部）の２次元電子ガス（チャネル）２ＤＥＧが空乏化して、ノーマリオフ動作が可能となる（図１８（ａ）参照）。また、ゲート電圧Ｖｇ＝閾値電圧（Ｖｔ）のオフ状態においては、ゲート絶縁膜ＧＩ中の伝導帯のポテンシャルエネルギーが、基板２Ｓ側（チャネル層（アンドープのＧａＮ層）ＣＨ）からゲート電極ＧＥ側に向かって減少する。この電界強度（σ/ε：εはゲート絶縁膜の誘電率）はゲート絶縁膜ＧＩの厚さに依存しないため、ゲート絶縁膜ＧＩを厚くするにしたがって閾値電圧（Ｖｔ）が増加することとなる。このように、本実施の形態の半導体装置においては、ノーマリオフ動作と高耐圧化の両立が容易になる。
さらに、ゲート電極直下を除く領域（Ｂ−Ｂ’部）においては、ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ中のｎ型不純物がイオン化し、正電荷が形成され、電子供給層（アンドープのＡｌＧａＮ層）ＥＳとチャネル層（アンドープのＧａＮ層）ＣＨとの境界に、２次元電子ガス２ＤＥＧが生成されてオン抵抗が低減される（図１８（ｂ）参照）。
また、本実施の形態においては、溝Ｔの形成工程を必要としないため、閾値電圧（Ｖｔ）の調整が実施の形態１等の場合より容易となる。
また、本実施の形態においては、電流ブロック層（ｐ型のＧａＮ層）ＣＢに開口部（電流狭窄部）を設けたので、効率良くキャリアをドレイン側に導くことができる。また、本実施の形態によれば、電流ブロック層（ｐ型のＧａＮ層）ＣＢや、その開口部（電流狭窄部）も容易に形成することができる。
また、本実施の形態においては、実施の形態４等で説明した埋め込み再成長を用いる必要がなく、より簡易な工程で半導体装置を製造することができる。
（変形例）
図５０に示す形態においては、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。
例えば、チャネル層（アンドープのＧａＮ層）ＣＨおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳの積層体のうち、チャネル層（アンドープのＧａＮ層）ＣＨの上層部にｎ型の不純物をイオン注入し、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを形成してもよい。
また、図５０に示す形態においては、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置した、いわゆる、ＭＩＳ型（金属−絶縁膜−半導体型）のゲート電極構成を例示したが、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ上に直接ゲート電極ＧＥを配置した、いわゆる、ショットキー型のゲート電極構成を採用してもよい。
（共通変形例の説明）
本欄においては、上記実施の形態１〜６に共通するその他の変形例について説明する。
前述したように、上記実施の形態１〜６において、ＡｌＧａＮ層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ、電子供給層（アンドープのＡｌＧａＮ層）ＥＳ）の一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けたが、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。言い換えれば、電子供給層（アンドープのＡｌＧａＮ層）ＥＳの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けても、チャネル層（アンドープのＧａＮ層）ＣＨの一部にｎ型不純物層（ｎ型のコンタクト層（ｎ型のＡｌＧａＮ層）ＣＬ）を設けてもよい。図５１は、チャネル層の一部にｎ型不純物層を設けた横型の半導体装置の構成例を示す断面図である。図５２は、チャネル層の一部にｎ型不純物層を設けた縦型の半導体装置の構成例を示す断面図である。なお、上記実施の形態１〜６と共通する部位には同一の符号を付し、その繰り返しの説明を省略する。
例えば、図５１に示すように、チャネル層（アンドープのＧａＮ層）ＣＨ、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳを積層した後、電子供給層（アンドープのＡｌＧａＮ層）ＥＳおよびｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを除去することにより、溝Ｔを形成すればよい。
また、図５２に示すように、チャネル層（アンドープのＧａＮ層）ＣＨおよび電子供給層（アンドープのＡｌＧａＮ層）ＥＳの積層体のうち、チャネル層（アンドープのＧａＮ層）ＣＨの上層部にｎ型の不純物をイオン注入し、ｎ型のコンタクト層（ｎ型のＧａＮ層）ＣＬを形成してもよい。
このように、ｎ型のコンタクト層ＣＬは、電子供給層ＥＳの一部としてその中に形成してもよく、また、チャネル層ＣＨの一部としてその中に形成してもよい。
上記実施の形態１〜６においては、支持基板２Ｓとして、シリコン（Ｓｉ）からなる基板を用いたが、この他、炭化シリコン（ＳｉＣ）からなる基板、サファイア基板またはシリコン（Ｓｉ）からなる基板などを用いることができる。
また、上記実施の形態１〜６においては、核生成層として、ＡｌＮ／ＧａＮ膜を繰り返し積層した超格子層を用いたが、ＡｌＮ膜、ＡｌＧａＮ膜やＧａＮ膜などの単層膜を用いてもよい。
また、上記実施の形態１〜６においては、チャネル層ＣＨとして、ＧａＮ（ＧａＮ層）を用いたが、ＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ、窒化インジウム（ＩｎＮ）などのＩＩＩ族窒化物半導体を用いてもよい。
また、上記実施の形態１〜６においては、電子供給層ＥＳとして、ＡｌＧａＮ（ＡｌＧａＮ層）を用いたが、チャネル層ＣＨよりバンドギャップが広い（バンドギャップが大きい）他のＩＩＩ族窒化物半導体を用いてもよい。例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮなどを電子供給層として用いることができる。
また、上記実施の形態１〜６においては、電子供給層ＥＳとして、アンドープのＩＩＩ族窒化物半導体を用いたが、ｎ型のＩＩＩ族窒化物半導体を用いてもよい。ｎ型の不純物としては、例えばＳｉ（シリコン）を用いることができる。また、アンドープのＩＩＩ族窒化物半導体とｎ型のＩＩＩ族窒化物半導体との積層膜や、アンドープのＩＩＩ族窒化物半導体とｎ型のＩＩＩ族窒化物半導体とアンドープのＩＩＩ族窒化物半導体との積層膜を、電子供給層として用いてもよい。
また、上記実施の形態１〜６においては、コンタクト層ＣＬとして、ＡｌＧａＮ（ＡｌＧａＮ層）を用いたが、ＡｌＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ、ＩｎＮなどの他のＩＩＩ族窒化物半導体を用いてもよい。
また、上記実施の形態１〜６においては、電流ブロック層ＣＢとして、ＧａＮ（ＧａＮ層）を用いたが、ＡｌＧａＮ、ＡｌＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ、ＩｎＮなどの他のＩＩＩ族窒化物半導体を用いてもよい。
また、上記実施の形態３〜６においては、ｐ型の不純物として、Ｍｇを用いたが、この他、亜鉛（Ｚｎ）、水素（Ｈ）などの他の不純物を用いてもよい。
また、上記実施の形態１〜６においては、ソース電極ＳＥやドレイン電極ＤＥの材料として、Ｔｉ／Ａｌ膜を用いたが、この他、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ膜、Ｔｉ／Ａｌ／Ｍｏ／Ａｕ膜、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ膜などの他の金属膜を用いてもよい。Ｍｏは、モリブデン、Ｎｂは、ニオビウムである。
また、上記実施の形態１〜６においては、ゲート電極ＧＥの材料として、Ｎｉ／Ａｕ膜を用いたが、この他、Ｎｉ／Ｐｄ／Ａｕ膜、Ｎｉ／Ｐｔ／Ａｕ膜、Ｔｉ／Ａｕ膜、Ｔｉ／Ｐｄ／Ａｕ膜などの他の金属膜を用いてもよい。Ｐｄは、パラディウム、Ｐｔは、白金である。
また、上記実施の形態１〜６においては、ゲート絶縁膜ＧＩとして、アルミナを用いたが、この他、窒化シリコン（Ｓｉ３Ｎ４）、酸化シリコン（ＳｉＯ２）などの他の絶縁体を用いてもよい。
また、上記実施の形態１〜６においては、接合層ＡＬとして、ＨＳＱや半田などを用いたが、ＳＯＧ（Spin-on-glass）、ＳＯＤ（Spin-on-Dielectrics）、ポリイミドなどの塗布系絶縁膜を用いてもよい。また、Ｓｎ−Ｐｂ、Ｓｎ−Ｓｂ、Ｂｉ−Ｓｎ、Ｓｎ−Ｃｕ、Ｓｎ−Ｉｎなどの半田、Ｎｉペースト、Ａｕペースト、Ｐｄペースト、カーボンペーストなどよりなる導電性接着剤を用いても良い。また、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）などの導電性酸化物を用いても良い。Ｐｂは鉛、Ｓｂはアンチモン、Ｂｉはビスマス、Ｃｕは銅、Ｉｎはインジウムである。
また、上記実施の形態１〜６において説明した断面図には、素子分離を記載していないが、素子（ＦＥＴ）間には、必要に応じて素子分離が設けられる。この素子分離は、例えば、ＩＩＩ族窒化物半導体中にＮやＢ（ホウ素）などのイオン注入することにより形成することができる。このイオン注入により、注入領域が高抵抗化し、素子分離として機能する。また、素子形成領域の外周をエッチングする（メサエッチングする）ことにより素子間を分離してもよい。
また、上記実施の形態において示した具体的材料の組成式（例えば、ＡｌＧａＮなど）において、各元素の組成比は発明の要旨を逸脱しない範囲で適宜設定可能である。
このように、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１Ｓ 基板
２ＤＥＧ ２次元電子ガス
２Ｓ 支持基板
ＡＬ 接合層
ＣＢ 電流ブロック層
ＣＨ チャネル層
ＣＬ コンタクト層
ＤＥ ドレイン電極
ＤＬ ドリフト層
ＥＳ 電子供給層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＭＬ 金属膜
ＭＬ２ 金属膜
ＰＲ１０ フォトレジスト膜
ＰＲ１１ フォトレジスト膜
ＰＲ１２ フォトレジスト膜
ＰＲ２１ フォトレジスト膜
ＰＲ４１ フォトレジスト膜
ＰＲ５１ フォトレジスト膜
ＰＲ６１ フォトレジスト膜
Ｓ 基板
ＳＥ ソース電極
ＳＬ 犠牲層
Ｔ 溝

Claims (15)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第２窒化物半導体層の上方に配置されたゲート電極と、
    前記第２窒化物半導体層の上方のうち、前記ゲート電極の少なくとも一方の側に配置された第１電極と、
    前記ゲート電極の両側の、前記第２窒化物半導体層中または前記第１窒化物半導体層中に形成された不純物を含有する第１半導体領域と、
    を有し、
    前記第１窒化物半導体層と、前記第２窒化物半導体層との積層部において、前記第１窒化物半導体層から前記第２窒化物半導体層へ向かう結晶軸方向が［０００−１］方向であり、
    前記第１半導体領域は、ｎ型の領域であり、
    前記ゲート電極の形成領域以外の前記第２窒化物半導体層と前記第１窒化物半導体層との積層領域において、
    前記第２窒化物半導体層と前記第１窒化物半導体層との界面に負電荷が生じ、
    前記第１半導体領域中のｎ型不純物の面密度は、前記負電荷の面密度より大きい、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記基板と前記第１窒化物半導体層との間に接着層を有する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記基板の上方に、前記第１窒化物半導体層、前記第２窒化物半導体層および前記第１半導体領域が、下から順に積層され、
    前記ゲート電極は、前記第２窒化物半導体層上にゲート絶縁膜を介して配置され、
    前記第１電極は、前記第２窒化物半導体層の上方のうち、前記ゲート電極の一方の側に、前記第１半導体領域を介して配置され、
    前記第２窒化物半導体層の上方のうち、前記ゲート電極の他方の側に、前記第１半導体領域を介して配置された第２電極を有する、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１半導体領域を貫通し、前記第２窒化物半導体層まで到達する溝を有し、
    前記ゲート電極は、前記溝の内部において、ゲート絶縁膜を介して配置されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記基板の上方に、前記第１窒化物半導体層、前記第２窒化物半導体層および前記第１半導体領域が、下から順に積層され、
    前記第１窒化物半導体層の下方に、前記第１窒化物半導体層と電気的に接続される第２電極を有する、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１半導体領域を貫通し、前記第２窒化物半導体層まで到達する溝を有し、
    前記ゲート電極は、前記溝の内部において、ゲート絶縁膜を介して配置されている、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記第１窒化物半導体層の下層に、開口部を有する第２半導体領域を有する、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第２半導体領域は、ｐ型の領域である、半導体装置。
  9. （ａ）第１窒化物半導体層上に、第２窒化物半導体層を［０００１］方向にエピタキシャル成長させることにより、前記第１窒化物半導体層と前記第２窒化物半導体層とを有する積層体を形成する工程、
    （ｂ）前記積層体の［０００−１］方向が上向きとなるように、前記積層体を配置し、前記第１窒化物半導体層側にゲート電極を形成する工程、
    を有し、
    前記第１窒化物半導体層は、前記第２窒化物半導体層よりバンドギャップが広く、
    前記（ａ）工程は、
    （ａ１）第１基板の上方に、前記第１窒化物半導体層を形成する工程、
    （ａ２）前記第１窒化物半導体層上に、前記第２窒化物半導体層を［０００１］方向にエピタキシャル成長させることにより、前記第１窒化物半導体層と前記第２窒化物半導体層とを有する積層体を形成する工程、
    （ａ３）前記第２窒化物半導体層の上方に、第２基板を貼り合わせる工程、
    （ａ４）前記第１基板を前記第１窒化物半導体層から剥離する工程、を有し、
    前記（ｂ）工程は、
    前記第２基板が下側となるように、前記積層体を配置し、前記第１窒化物半導体層側に前記ゲート電極を形成する工程、であり、
    前記第１窒化物半導体層は、第１層と、第２層とを有し、
    前記（ａ１）工程は、
    前記第１基板の上方に、ｎ型の前記第１層を形成した後、前記第１層上に、前記第２層を形成する工程、であり、
    前記（ｂ）工程は、前記第１層を貫通する溝を形成した後、前記溝内の底部に露出した前記第２層の上方に、前記ゲート電極を形成する工程であり、
    前記ゲート電極の形成領域以外の前記第２層と前記第２窒化物半導体層との積層領域において、
    前記第２層と前記第２窒化物半導体層との界面に負電荷が生じ、
    前記第１層中のｎ型不純物の面密度は、前記負電荷の面密度より大きい、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記第２層上に、ゲート絶縁膜を介して、前記ゲート電極を形成する工程である、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ａ３）工程は、前記第２窒化物半導体層の上方に、接着層を介して前記第２基板を貼り合わせる工程である、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    前記（ａ２）工程は、前記第２窒化物半導体層上に、さらに、開口部を有する第３窒化物半導体層を形成する工程を有する、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記第１窒化物半導体層上の第１領域を除く領域にイオン注入によりｎ型の半導体層を形成した後、前記第１領域の上方に、前記ゲート電極を形成する工程である、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記第１領域上に、ゲート絶縁膜を介して、前記ゲート電極を形成する工程である、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ２）工程は、前記第２窒化物半導体層上に、さらに、開口部を有する第３窒化物半導体層を形成する工程を有する、半導体装置の製造方法。
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