CN104821340A - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。改进了半导体器件的特性。该半导体器件被构造成在形成在衬底上方的n+层、n型层、p型层、沟道层和阻挡层之中提供穿透阻挡层并且到达沟道层的中间部分的沟槽、布置在通过栅绝缘膜的凹槽内的栅电极、形成在栅电极两侧中的阻挡层上方的源电极和漏电极。n型层和漏电极通过到达n+层的连接部彼此电连接。p型层和源电极通过到达p型层的连接部彼此电连接。包括p型层和n型层的二极管设置在源电极和漏电极之间，从而防止因雪崩击穿而造成元件破裂。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的于2014年2月5日提交的日本专利申请No.2014-019950的公开的全部内容通过引用并入本文中。
技术领域
本发明涉及半导体器件，例如，涉及使用氮化物半导体的半导体器件。
背景技术
近年来，关注由其带隙比硅(Si)的带隙大的III-V族化合物制成的半导体器件。其中，由氮化镓制成的MISFET的优点在于(1)击穿电场大，(2)电子饱和速率高，(3)导热率高，(4)可在AlGaN和GaN之间形成优异的异质结，以及(5)氮化镓是无毒且安全性高的材料。
例如，日本未经审查的专利申请公开No.2009-9993公开了其中具有AlGaN/GaN异质结结构的HFET布置在硅pin二极管上的半导体器件。
另外，日本未经审查的专利申请公开No.2010-40814公开了其中pn二极管连接在GaN-HFET的源电极和漏电极之间的半导体器件。
发明内容
本发明的发明人从事研究和开发使用上述氮化物半导体的半导体器件，并且积极研究了半导体器件特性的改进。在该过程中，已发现，使用氮化物半导体的半导体器件的特性有进一步改进的空间。
根据本说明书和附图的描述，其它问题和新颖的特征将变得清楚。
以下，将简要描述本申请中公开的实施例中的典型构造的概况。
根据本申请中公开的实施例，提供了一种具有n型层、p型层、沟道层和阻挡层的半导体器件。该半导体器件还包括：栅电极，其布置在沟道层上方；源电极和漏电极，其形成在栅电极两侧中的阻挡层上方。p型层和源电极通过到达p型层的通孔内的连接部彼此连接。另外，n型层和漏电极通过到达n型层的通孔内的连接部彼此连接。
根据本申请中公开的下面典型实施例中描述的半导体器件，可改进半导体器件的特性。
附图说明
图1是示意性示出根据第一实施例的半导体器件的构造的剖视图；
图2是示出根据第一实施例的元件的构造的电路图；
图3是示出根据第一实施例的半导体器件的构造的平面图；
图4是示出根据第一实施例的半导体器件的一个构造的剖视图；
图5是示出根据第一实施例的半导体器件的另一个构造的剖视图；
图6是示出根据第一实施例的半导体器件的又一个构造的剖视图；
图7是示出根据第一实施例的制造半导体器件的过程的剖视图；
图8是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图7之后的制造过程的剖视图；
图9是示出根据第一实施例的制造半导体器件的过程的剖视图；
图10是示出根据第一实施例的制造半导体器件的过程的剖视图；
图11是示出根据第一实施例的制造半导体器件的过程的平面图；
图12是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图8之后的制造过程的剖视图；
图13是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图9之后的制造过程的剖视图；
图14是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图10之后的制造过程的剖视图；
图15是示出根据第一实施例的制造半导体器件的过程的平面图；
图16是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图12之后的制造过程的剖视图；
图17是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图13之后的制造过程的剖视图；
图18是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图14之后的制造过程的剖视图；
图19是示出根据第一实施例的制造半导体器件的过程的平面图；
图20是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图16之后的制造过程的剖视图；
图21是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图17之后的制造过程的剖视图；
图22是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图18之后的制造过程的剖视图；
图23是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图20之后的制造过程的剖视图；
图24是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图21之后的制造过程的剖视图；
图25是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图22之后的制造过程的剖视图；
图26是示出根据第一实施例的制造半导体器件的过程的平面图；
图27是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图25之后的制造过程的剖视图；
图28是示出根据第一实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜的过程的剖视图；
图29是示出根据第一实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜的过程的剖视图；
图30是示出根据第一实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜的过程的剖视图；
图31是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图23之后的制造过程的剖视图；
图32是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图24之后的制造过程的剖视图；
图33是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图27之后的制造过程的剖视图；
图34是示出根据第一实施例的制造半导体器件的过程的平面图；
图35是示意性示出根据第二实施例的半导体器件的构造的剖视图；
图36是示出根据第二实施例的半导体器件的构造的平面图；
图37是示出根据第二实施例的半导体器件的构造的剖视图；
图38是示出根据第二实施例的制造半导体器件的过程的剖视图；
图39是示出根据第二实施例的制造半导体器件的过程的剖视图；
图40是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图39之后的制造过程的剖视图；
图41是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图40之后的制造过程的剖视图；
图42是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图41之后的制造过程的剖视图；
图43是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图42之后的制造过程的剖视图；
图44是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图43之后的制造过程的剖视图；
图45是示出根据第三实施例的半导体器件的构造的剖视图；
图46是示出根据第三实施例的制造半导体器件的过程的剖视图；
图47是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图46之后的制造过程的剖视图；
图48是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图47之后的制造过程的剖视图；
图49是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图48之后的制造过程的剖视图；
图50是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图49之后的制造过程的剖视图；
图51是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图50之后的制造过程的剖视图；
图52是示出根据第三实施例的制造半导体器件的过程的剖视图；
图53是示出根据第三实施例的制造半导体器件的过程的剖视图；
图54是示意性示出根据第四实施例的半导体器件的构造的剖视图；
图55是示意性示出根据第四实施例的半导体器件的构造的剖视图；
图56是示意性示出根据第四实施例的半导体器件的构造的剖视图；
图57是示出根据第五实施例的第一示例的半导体器件的主要部分的剖视图；
图58是示出根据第五实施例的第二示例的半导体器件的主要部分的剖视图。
具体实施方式
下面的实施例是根据需要为了方便起见通过将实施例分成多个部分或实施例来描述的，然而，要理解，除非另外明确声明，否则这些部分或实施例彼此并非不相关，而是其中一个代表其中另一个的部分、整体是另一个的变形形式或细节、补充说明等。另外，在参考关于本发明下面实施例的元件的数字等(包括单位的数字、数值、数量、范围等)的情况下，除非另外明确声明并且除非基于理论显而易见限于指定数字，否则本发明不限于指定数字，而是数字等要么可不小于指定数字，要么不大于指定数字。
另外，除非另外明确声明并且除非基于理论显而易见被认为是必需的，否则下面实施例的构成元件(包括作为元件的阶段等)不总是必需的。类似地，当在下面的实施例中提到构成元件等的各个形状和构成元件之间的位置关系等时，除非另外明确声明并且除非基于理论显而易见被认为是，否则形状等包括与之有效地接近或类似的形状。对于以上数字(包括单位的数字、数值、数量、范围等)，同样适用。
下文中，将参照附图描述本发明的实施例。在用于描述实施例的所有附图中，相同的构件在原理上由类似的参考标号表示，从而省略了对其的详细描述。另外，如果存在多个类似构件(部分)，则在一般名称的标记中添加符号，以指示各个或特定部分。另外，在下面的描述中，除非特别需要，否则将不再重复对同样或相同部分的描述。
另外，在下面的实施例中使用的一些附图中，即使在剖视图中可也省略阴影，以容易理解附图。另外，即使在平面图中也可添加阴影，以容易理解附图。
另外，在剖视图和平面图中，相应部分的大小并不对应于真实装置的大小，为了便于理解附图，可相对大地显示特定部分。另外，当剖视图对应于平面图时，为了便于理解附图，可相对大地显示特定部分。
第一实施例
下文中，将参照附图详细描述根据这个实施例的半导体器件。
(结构描述)
图1是示意性示出根据这个实施例的半导体器件的构造的剖视图。图1中示出的根据这个实施例的半导体器件(半导体元件)是由氮化物半导体制成的MIS(金属绝缘体半导体)型场效应晶体管(FET)。半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。根据这个实施例的半导体器件是所谓的凹栅型半导体器件。
在根据这个实施例的半导体器件中，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上制成。成核层NUC由氮化物半导体层形成。缓冲层BU由单层或多层的氮化物半导体层形成，其中，形成深深度的杂质被掺杂到氮化物半导体中。在这个示例中，使用具有多个氮化物半导体层的超晶格结构(也称为“超晶格层”)。n+层NL由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。n型层Dn由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成，其为n型杂质的浓度低于n+层NL的层。p型层Dp由其中p型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。沟道下伏层UC是确定上层的平面图中的晶格常数的层，在平面方向上的晶格常数比沟道下伏层UC小的层经受拉伸应变，在平面方向上的晶格常数比沟道下伏层UC大的层经受压缩应变。沟道层CH由电子亲和力比沟道下伏层UC大的氮化物半导体层形成。阻挡层BA由电子亲和力比沟道层CH小的氮化物半导体层形成。绝缘膜(未示出)形成在阻挡层BA上。覆盖层可设置在绝缘膜(保护膜)和阻挡层BA之间。覆盖层由电子亲和力比阻挡层BA大的氮化物半导体层形成。
根据这个实施例的MISFET具有：栅电极GE，其通过栅绝缘膜GI形成；源电极SE和漏电极DE，其在沟道层CH上方，形成在栅电极GE两侧之间的阻挡层BA上。MISFET形成在被器件隔离区ISO分区的有源区AC中。另外，栅电极GE形成在穿透阻挡层BA的沟槽T内，通过栅绝缘膜GI到达沟道层CH的部分。在器件隔离区ISO中，其中布置有随后将描述的源极焊盘SP的区域可用器件隔离区ISOS来指示，其中布置有随后将描述的漏极焊盘DP的区域可用区ISOD来指示。
在沟道层CH和阻挡层BA之间的界面附近，在沟道层CH侧上产生二维电子气(2DEG)。另外，当向栅电极GE施加正电势(阈值电势)时，在栅绝缘膜GE和沟道层CH之间的界面附近形成沟道。
通过下面的机制形成二维电子气(2DEG)。构成沟道层CH和阻挡层BA的氮化物半导体层(在这个示例中，基于氮化镓的半导体层)的电子亲和力(带隙)互不相同，阻挡层BA由电子亲和力小于沟道层CH的氮化物半导体层形成。为此原因，在这些半导体层的接合表面上产生阱电势(well potential)。电子积聚在阱电势内，从而在沟道层CH和阻挡层BA之间的界面附近，产生二维电子气(2DEG)。特别地，在这个示例中，由于沟道层CH和阻挡层BA由镓(或铝)平面生长的氮化物半导体材料外延形成，因此由于自发极化效应和压电效应，导致在沟道层CH和阻挡层BA的界面上产生固定正极化电荷，电子积聚，以尝试中和正极化电荷。结果，更有可能形成二维电子气(2DEG)。
在沟道层CH和阻挡层BA之间的界面附近形成的二维电子气(2DEG)被其中形成栅电极GE的沟槽T划分。为此原因，在根据这个实施例的半导体器件中，在没有向栅电极GE施加正电势(阈值电势)的状态下，可保持截止状态，在向栅电极GE施加正电势(阈值电势)的状态下，可保持导通状态。以此方式，可进行常闭操作。在导通状态和截止状态下，源电极SE的电势是例如地电势。另外，在导通状态下，向漏电极DE施加比源电极SE高的电势。
另外，沟道层CH夹在电子亲和力比沟道层CH小的阻挡层BA和沟道下伏层UC之间，从而改善电子约束效应。结果，可抑制短沟道效应，可提高增益，可提高操作速度。另外，如果沟道下伏层UC响应于拉伸应力受到应变，则由压电极化和自发极化造成的负电荷被引入沟道下伏层UC和沟道层CH之间的界面中。为此原因，阈值电势移向正侧。结果，可改善常闭可操作性。另外，当沟道下伏层UC的应变减小时，因为由自发极化造成的负电荷被引入沟道下伏层UC和沟道层CH之间的界面中，所以阈值电势移向正侧。结果，可改善常闭可操作性。
在这个实施例中，布置连接部(也被称为“通路”)VIAS，VIAS穿透器件隔离区ISOS并且到达器件隔离区ISOS下方的p型层Dp。另外，布置连接部(也被称为“通路”)VIAD，VIAD穿透器件隔离区ISOD并且到达器件隔离区ISOD下方的n+层NL。n型层Dn通过连接部VIAD连接到漏电极(阴极)DE，p型层Dp通过连接部VIAS连接到源电极(阳极)SE。n型层Dn和漏电极(阴极)DE通过n+层NL彼此连接。由p型层Dp和n型层Dn形成的pn二极管布置在源电极SE和漏电极DE之间。在图2中示出元件(MISFET)中的源电极SE、漏电极DE和二极管的关系。图2是示出根据这个实施例的元件的构造的电路图。为了防止连接部VIAD和p型层Dp之间电连接，在连接部VIAD的侧壁部分上布置侧壁绝缘膜SW。可通过侧壁绝缘膜SW更有效地减小漏极漏电流。
如上所述，由p型层Dp和n型层Dn形成的二极管布置在源电极SE和漏电极DE之间，从而防止由雪崩击穿造成的元件(MISFET)的破裂，如随后详细描述的。
将参照图3至图6更详细地描述根据第一实施例的半导体器件。图3是示出根据这个实施例的半导体器件的构造的平面图。图4至图6是示出根据这个实施例的半导体器件的构造的剖视图。图4对应于沿着图3中的A-A线截取的横截面，图5对应于沿着图3中的B-B线截取的横截面，图6对应于沿着图3中的C-C线截取的横截面。
如图3中所示，漏电极DE的平面形状是具有Y方向上的长边的矩形形状。多线形状的漏电极DE以给定间隔布置在X方向上。另外，源电极SE的平面形状是具有Y方向上的长边的矩形形状。多线形状的源电极SE以给定间隔布置在X方向上。多个源电极SE和多个漏电极DE沿着X方向交替布置。各源电极SE在X方向上的宽度是例如大约30μm。各漏电极DE在X方向上的宽度是例如大约10μm。
在漏电极DE下方布置接触孔C1D，接触孔C1D形成各漏电极DE和覆盖层CP(阻挡层BA)之间的连接部。接触孔C1D的平面形状是在Y方向上具有长边的矩形形状。在源电极SE下方布置接触孔C1S，接触孔C1S形成各源电极SE和覆盖层CP(阻挡层BA)之间的连接部。接触孔C1S的平面形状是在Y方向上具有长边的矩形形状。
栅电极GE布置在漏电极DE下方的接触孔C1D和源电极SE下方的接触孔C1S之间。栅电极GE具有在Y方向上具有长边的矩形形状。两个(一对)栅电极GE布置在源电极SE之一的下方。这两个栅电极GE布置在源电极SE下方的接触孔C1S两侧。以此方式，两个栅电极GE对应于多个源电极SE重复地布置。
多个漏电极DE通过漏极焊盘(也被称为“端子部分”)DP彼此连接。漏极焊盘DPa布置成在X方向上在漏电极DE的一端侧(图3中的下侧)上延伸。换句话讲，多个漏电极DE布置成在Y方向上从在X方向上延伸的漏极焊盘DPa突出。这个构造可被称为“梳状”。
多个源电极SE通过源极焊盘(也被称为“端子部分”)SP彼此连接。漏极焊盘SP布置成在X方向上在源电极SE的另一端侧(图3中的上侧)上延伸。换句话讲，多个源电极SE布置成在Y方向上从在X方向上延伸的源极焊盘SP突出。这个构造可被称为“梳状”。
多个栅电极GE通过栅极线GL彼此连接。栅极线GL被布置成在X方向上在栅电极GE的一端侧(图3中的上侧)上延伸。换句话讲，多个栅电极GE被布置成在Y方向上从在X方向上延伸的栅极线GL突出。换句话讲，多个栅电极GE被布置成在Y方向上从在X方向上延伸的栅极线GL突出。栅极线GL连接到例如布置在X方向上的栅极线GL两侧(图3中的右侧和左侧)上的栅极焊盘(未示出)。
在这个示例中，源电极SE、漏电极DE和栅电极GE主要布置在由器件隔离区ISO环绕的有源区AC中。有源区AC的平面形状是具有在X方向上的长边的矩形形状。另一方面，漏极焊盘DPa、栅极线GL和源极焊盘SP布置在器件隔离区ISO中。栅极线GL布置在有源区AC和源极焊盘SP之间。
通孔(也被称为“洞”、“孔”或“凹陷”)THS布置在源极焊盘SP下方。导电膜被嵌入通孔THS中，以形成连接部VIAS。如随后将描述的，连接部VIAS电连接到漏极焊盘DPa。因此，源电极SE和p型层Dp通过源极焊盘SP和连接部VIAS彼此电连接。
另外，通孔(也被称为“洞”、“孔”或“凹陷”)THD布置在漏极焊盘DP下方。导电膜被嵌入通孔THD中，以形成连接部VIAD。如随后将描述的，连接部VIAD直接地或通过n+层NL电连接到n型层Dn。因此，源电极SE和n型层Dn通过漏极焊盘DP和连接部VIAD彼此电连接。侧壁绝缘膜SW布置在通孔THD的侧壁上。
如图4至图6中所示，根据这个实施例MISFET包括：栅电极GE，其形成在有源区AC中；源电极SE和漏电极DE，其在栅电极GE的两侧形成在覆盖层CP上的接触孔(C1S、C1D)的形成区域中。保护膜(也被称为“绝缘膜”、“覆盖膜”或“表面保护膜”)PRO布置在源电极SE和漏电极DE上。
如上所述，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH、阻挡层BA、覆盖层CP和绝缘膜IF1以所述次序形成在衬底S上方。栅电极GE形成在穿透绝缘膜IF1、覆盖层CP和阻挡层BA的沟槽T内，并且通过栅绝缘膜GI到达沟道层CH的中间部分。
衬底S可由例如硅(Si)所制成的导电半导体衬底制成。衬底S可由除了上述硅之外的诸如GaN的氮化物半导体所制成的衬底制成，或者可由AlN、SiC或蓝宝石所制成的衬底制成。特别地，因为诸如GaN的氮化物半导体具有倾向于n型的缺陷，所以如果使用诸如由与氮化物半导体的材料不同的诸如GaN的不同种类材料所制成的衬底，晶体缺陷数量较大的衬底侧倾向于n型。为此原因，当使用由与诸如GaN的氮化物半导体不同的材料制成的衬底时，更有效地应用本发明。
出于当生长诸如缓冲层BU的形成在上部的层时产生晶核的目的，形成成核层NUC。另外，出于通过允许形成在上部的层的构成元件(例如，Ga)从形成在上部的层扩散到衬底S中来防止衬底S变质的目的，形成成核层NUC。成核层NUC可由例如氮化铝(AlN)层形成。AlN层的厚度是大约200nm。可根据衬底S的材料或者半导体器件的预期目的来适当选择成核层NUC的材料或厚度。另外，如果衬底S由GaN衬底制成，或者如果根据缓冲层的形成条件，衬底S不是必需的，则可省略成核层NUC。
形成缓冲层BU是为了调节晶格常数，从而提高形成在上方的氮化物半导体的结晶度，还减少了堆叠的氮化物半导体的膜应力。通过这种构造，氮化物半导体的结晶度得以改善。另外，衬底S的应变(内部应力)可减小，可抑制衬底S卷曲或开裂。可使用缓冲层BU、包括通过多个时间段堆叠的氮化镓(GaN)层和氮化铝(AlN)层的堆叠膜(AlN/GaN膜)的超晶格结构。超晶格结构被构造成使得分别布置两个或更多个(堆叠)层，各层由电子亲和力互不相同的氮化物半导体层形成。超晶格结构掺杂有碳(C)。例如，可使用以下的超晶格结构：其中GaN层的厚度被设置成大约20nm，AlN层的厚度被设置成大约5nm，这些堆叠膜沉积40个循环。碳浓度(掺杂量)是例如大约1×1019(1E19)cm-3。可根据半导体器件的预期目的，适当地选择构成堆叠膜的各个膜的材料和厚度。另外，缓冲层BU可包括除了超晶格结构外的层。例如，另一个材料膜可形成在超晶格结构上。另外，缓冲层BU可由不包括超晶格结构的单层膜形成。
超晶格结构和以上单层膜可由AlN和GaN以及InN制成。另外，可使用这些氮化物半导体的混合晶体。例如，超晶格结构的堆叠膜可由例如AlGaN层或InAlN层形成。
在以上构造中，超晶格结构掺杂有碳，但可掺杂有其它杂质。掺杂杂质优选地是形成更深深度的元素，并且可由碳以及诸如铁(Fe)、镁(Mg)或铍(Be)的过渡金属制成。可根据半导体器件的预期目的，适当地选择掺杂量和杂质元素。
n+层NL可由例如掺杂有n型杂质的GaN层形成。n+层NL可由GaN层以及AlN层或InN层形成。另外，可使用这些氮化物半导体的混合晶体。N型杂质可由例如Si制成，n型杂质的浓度可被设置成例如大约1×1019(1E19)cm-3。n+层NL的厚度是大约200nm。另外，n+层NL可以是多层结构。在这种情况下，可应用多层结构，在该多层结构中，针对包含杂质的层的上层和下层，提供杂质浓度不同的层。另外，可在多层结构中布置无意间被掺杂有杂质的层。n型杂质可由Si以及氧(O)、硫(S)或硒(Se)制成。作为n型杂质，n+层NL可掺杂有与出现导电性时一样大的量的杂质(例如，当掺杂物是Si并且膜厚度像这个实施例中一样是大约200nm时，掺杂量是大约5×1016(5E106)cm-3或更高)。然而，因为通过高浓度掺杂得到优异的欧姆接触，所以5×1018(5E18)cm-3或更高的掺杂量是优选的。
n型层Dn可由例如掺杂有n型杂质的GaN层形成。除了GaN层之外，n型层Dn可由AlN层或InN层形成。另外，可使用这些氮化物半导体的混合晶体。n型层Dn中的n型杂质的浓度低于n+层NL的n型杂质的浓度。n型杂质可由例如Si制成，并且n型杂质的浓度可被设置成例如大约3×1016(3E16)cm-3。n型层Dn的厚度是大约1000nm。可根据击穿电压，适当地选择材料、杂质浓度和膜厚度。另外，n型层Dn可以是多层结构。在这种情况下，可应用多层结构，在该多层结构中，针对包含杂质的层的上层和下层，提供杂质浓度不同的层。另外，可在多层结构中布置无意间被掺杂有杂质的层。n型杂质可由Si以及S或Se制成。然而，如果杂质浓度太高，则有可能出现穿通现象，从而导致有漏极击穿电压降低的风险。为此原因，优选地调节杂质浓度，使得被激活的供体浓度变成等于或低于5×1017(5E17)cm-3。
p型层Dp可由例如掺杂有p型杂质的GaN层形成。除了GaN层之外，p型层Dp可由AlN层或InN层形成。另外，可使用这些氮化物半导体的混合晶体。p型杂质的浓度可由例如Mg制成，并且p型杂质的浓度可被设置成例如大约5×1017(5E17)cm-3。p型层Dp的厚度是大约1000nm。可根据击穿电压，适当地选择材料、杂质浓度和膜厚度。另外，p型层Dp可以是多层结构。在这种情况下，可应用多层结构，在该多层结构中，针对包含杂质的层的上层和下层，提供杂质浓度不同的层。另外，可在多层结构中布置无意间被掺杂有杂质的层。p型杂质可由Mg以及铍(Be)或碳(C)制成。然而，如果杂质浓度太高，则有可能出现穿通现象，从而导致有漏极击穿电压降低的风险。为此原因，优选地调节杂质浓度，使得被激活的受体浓度变成等于或低于5×1017(5E17)cm-3。可预料的是，激活大约10％的杂质浓度。然而，因为可根据激活的退火条件变化激活比率，所以必要时可调节激活比率。
沟道下伏层UC可由例如AlGaN层形成。沟道下伏层UC被无意间掺杂有杂质。AlGaN层的厚度是例如1000nm并且Al的组分是大约5％。沟道下伏层UC可由AlGaN层以及GaN、AlN或InN形成。另外，可使用这些氮化物半导体的混合晶体。混合晶体可由例如InAlN层形成。可根据半导体器件的预期目的，适当地选择沟道下伏层UC的材料或厚度。在这个实施例中，使用非掺杂的沟道下伏层UC，然而，可根据预期目的适当地掺杂有杂质。掺杂杂质可由n型杂质或p型杂质形成。n型杂质是例如Si、S或Se，p型杂质是例如Be、C或Mg。然而，因为击穿电压因高浓度掺杂而降低，所以优选地杂质的掺杂量等于或低于1×1016(1E16)cm-3。
可省略沟道下伏层UC。然而，如上所述，可通过沟道下伏层UC改善常闭可操作性。在这个实施例中，沟道下伏层UC在面内方向上的晶格常数通过外延生长转为沟道层CH或阻挡层BA，沟道层CH或阻挡层BA是沟道下伏层UC的上层。例如，如果在沟道下伏层UC的上层中形成晶格常数比沟道下伏层UC大的层(例如，GaN层、InXGa(1-X)N层(0≤X≤1)、或InAlN层)，则向上层施加压缩应变。相反地，在沟道下伏层UC的上层中形成晶格常数比沟道下伏层(AlGaN层)UC小的层(例如，Al组分比率较高的InAlN层)，向上层施加拉伸应变。为此原因，如上所述，可改善常闭可操作性。
沟道层CH可由例如GaN层形成。沟道层CH被无意间掺杂有杂质。另外，GaN层的厚度是例如80nm。沟道层CH可由GaN以及AlN或InN制成。另外，可使用这些氮化物半导体的混合晶体。可根据半导体器件的预期目的，适当地选择沟道层CH的材料或厚度。在这个实施例中，使用未掺杂的沟道层CH，然而，未掺杂的沟道层CH可根据预期目的被适当地掺杂有杂质。掺杂杂质可由n型杂质或p型杂质形成。n型杂质是例如Si、S或Se，p型杂质是例如Be、C或Mg。
然而，因为沟道层CH是电子经过的层，所以如果杂质的掺杂量太大，则有迁移率由于库伦散射(Coulomb scattering)而减小的风险。在这些情形下，优选地，沟道层CH中杂质的掺杂量等于或小于1×1017(1E17)cm-3。
另外，沟道层CH需要由电子亲和力比沟道下伏层UC和阻挡层BA大的氮化物半导体制成。如上所述，如果沟道下伏层UC由AlGaN层形成，则沟道层CH由GaN层形成，这些层的晶格常数互不相同，沟道层CH的厚度需要等于或小于使位错增大的临界膜厚度。
阻挡层BA可由例如Al0.2Ga0.8N层形成。另外，Al0.2Ga0.8N层的厚度是例如大约30nm。阻挡层BA可由GaN以及AlN或InN制成。另外，可使用这些氮化物半导体的混合晶体。混合晶体可由例如InAlN层形成。可适当地调节Al的组分比率。另外，可使用具有多层结构的阻挡层BA，在该多层结构中，Al的组分比率互不相同的膜彼此堆叠。另外，阻挡层BA可由GaN层、AlN层或InN层形成。另外，可使用这些氮化物半导体的混合晶体。可根据半导体器件的预期目的，适当地选择阻挡层BA的材料或厚度。阻挡层BA可由未掺杂层形成，并且可根据预期目的适当地掺杂有杂质。掺杂杂质可由n型杂质或p型杂质形成。n型杂质是例如Si、S或Se，p型杂质是例如Be、C或Mg。如果阻挡层BA中杂质的掺杂量太大，则阻挡层BA易受随后将描述的栅电极GE附近的漏电极DE的电势影响并且击穿电压可降低。另外，因为阻挡层BA中的杂质会造成沟道层CH中的库伦散射，所以电子的迁移率可减小。在这些情形下，优选地，阻挡层BA中杂质的掺杂量等于或小于1×1017(1E17)cm-3。另外，更优选地使用未掺杂的阻挡层BA。
另外，如果沟道层CH由GaN层形成，阻挡层BA由AlGaN层形成并且这些层的晶格常数互不相同，则阻挡层BA的厚度需要等于或小于使位错增大的临界膜厚度。
另外，如上所述，阻挡层BA需要由电子亲和力小于沟道层CH的氮化物半导体制成。然而，当使用具有多层结构的阻挡层BA时，在多层中可包括电子亲和力比沟道层CH大的层，并且至少一层需要电子亲和力小于沟道层CH。
覆盖层CP可由例如GaN层形成。GaN层的厚度是例如大约2nm。另外，覆盖层CP可由GaN层以及AlN层或InN层形成。另外，可使用这些氮化物半导体的混合晶体(例如，AlGaN、InAlN)。另外，可省略覆盖层CP。
另外，覆盖层CP需要由电子亲和力比阻挡层BA大的氮化物半导体制成。另外，覆盖层CP可由未掺杂层形成，或可根据预期目的适当地掺杂有杂质。掺杂杂质可由n型杂质或p型杂质形成。n型杂质由例如Si、S或Se制成，p型杂质由例如Be、C或Mg制成。
另外，如果沟道下伏层UC由AlGaN层形成，覆盖层CP由GaN层形成并且这些层的晶格常数互不相同，则覆盖层CP的厚度需要等于或小于使位错增大的临界膜厚度。
绝缘膜IF1可由例如氮化硅膜形成。氮化硅膜的厚度是例如大约100nm。另外，绝缘膜IF1可由除了氮化硅膜之外的绝缘膜形成。另外，绝缘膜IF1可以是包括多种绝缘膜的堆叠结构。可根据半导体器件的预期目的，适当地选择绝缘膜IF1的材料和厚度。优选地，相比于绝缘膜IF1下层的氮化物半导体，绝缘膜IF1的带隙较大并且电子亲和力较小。作为满足以上条件的膜，存在氮化硅膜(SiN)以及二氧化硅(SiO2)膜、氮氧化硅膜、碳氧化硅(SiOC)膜、氧化铝(Al2O3，氧化铝)膜、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。另外，各个种类的有机膜满足以上条件。另外，优选地，从以上的膜中，选择出于抑制有源区AC中的电流崩塌的目的而与氮化物半导体的界面中形成的、为其下层的界面密度水平较低的膜。
栅电极GE形成在沟槽(也被称为“凹陷”)T内，沟槽T穿透绝缘膜IF1、覆盖层CP和阻挡层BA并且通过栅绝缘膜GI开槽于沟道层CH的中部。
栅电极GE可以是具有多种绝缘膜的堆叠结构。氧化铝膜的厚度是例如大约50nm。栅绝缘膜GI可由除了氧化铝膜外的绝缘膜形成。另外，绝缘膜IF1可以是包括多种绝缘膜的堆叠结构。可根据半导体器件的预期目的，适当地选择栅绝缘膜GI的材料和厚度。优选地，相比于栅绝缘膜GI下层的氮化物半导体，栅绝缘膜GI的带隙较大并且电子亲和力较小。作为满足以上条件的膜，存在氧化铝膜以及二氧化硅(SiO2)膜、氮化硅膜(SiN)、氮氧化硅膜(SiON)、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。因为栅绝缘膜GI影响可施加于栅电极GE的电压和阈值电压，所以优选地在考虑介电耐压、介电常数和膜厚度的情况下设置栅绝缘膜GI。
栅电极GE可由氮化钛(TiN)膜形成。氮化钛膜的厚度是例如大约200nm。栅电极GE可由除了氮化钛膜外的导电膜形成。例如，栅电极GE可由掺杂有诸如硼(B)或磷(P)的杂质的多晶硅膜形成。另外，栅电极GE可由诸如Ti、Al、Ni或Au的金属制成。另外，栅电极GE可由包括Ti、Al、Ni或Au的金属和硅的化合物膜(金属硅化物膜)制成。另外，栅电极GE可由TiN以及由Al、Ni或Au的金属膜的氮化物制成。另外，栅电极GE可以是包括多种导电膜的堆叠结构。可根据半导体器件的预期目的，适当地选择栅电极GE的材料和厚度。
另外，优选地，栅电极GE选自几乎不与下方膜(例如，栅绝缘膜GI)或上方膜(例如，层间绝缘膜IL1)反应的材料。
层间绝缘膜IL1布置在栅电极GE上。层间绝缘膜IL1具有通孔THS、THD和接触孔C1S、C1D。
层间绝缘膜IL1可由例如氧化硅膜形成。氧化硅膜的厚度是例如大约2000nm。另外，层间绝缘膜IL1可由除了氧化硅膜外的绝缘膜形成。另外，层间绝缘膜IL1可以是包括多种绝缘膜的堆叠结构。可根据半导体器件的预期目的，适当地选择层间绝缘膜IL1的材料和厚度。优选地，相比于层间绝缘膜IL1下层的氮化物半导体，层间绝缘膜IL1的带隙较大并且电子亲和力较小。另外，优选地，层间绝缘膜IL1选自几乎不与层间绝缘膜IL1接触的栅电极GE反应的材料。作为满足以上条件的膜，存在氧化硅膜以及氮化硅膜、氮氧化硅膜、氧化铝(Al2O3)膜、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。
在包括通孔THS、THD和接触孔C1S、C1D的层间绝缘膜IL1上形成导电膜。在这个示例中，导电膜由TiN膜和Al膜的堆叠膜形成。在堆叠膜之中，接触孔C1S和C1D上的堆叠膜形成源电极SE或漏电极DE。另一方面，通孔THS内的堆叠膜形成连接部VIAS。另外，通孔THD内的堆叠膜形成连接部VIAD。侧壁绝缘膜SW布置在通孔THD的侧壁上。
源电极SE和漏电极DE可均由TiN膜和形成在TiN膜上的Al层的堆叠膜形成。TiN膜的厚度是例如大约50nm，Al层的厚度是例如大约1000nm。源电极SE和漏电极DE可由与接触孔(C1S、C1D)底部的氮化物半导体层(覆盖层CP)欧姆接触的材料制成。特别地，如果接触孔(C1S、C1D)底部的氮化物半导体层(覆盖层CP)或该层下层的氮化物半导体层掺杂有n型杂质，则源电极SE和漏电极DE容易与氮化物半导体层欧姆接触。因此，源电极SE和漏电极DE可选自广泛的材料组。另外，优选地，源电极SE和漏电极DE的材料可选自几乎不与源电极SE和漏电极DE接触的层间绝缘膜IL1反应的材料。源电极SE和漏电极DE可由Ti、Al、Mo(钼)、Nb(铌)、或V(钒)所制成的金属膜形成。另外，可使用这些金属的混合物(合金)、这些金属和Si的化合物膜(金属硅化物膜)、或这些金属的氮化物。另外，源电极SE和漏电极DE可由这些材料的堆叠膜形成。
如同以上提到的源电极SE，连接部VIAS可由TiN膜和形成在TiN膜上的Al层的堆叠膜形成。TiN膜的厚度是例如大约50nm，Al层的厚度是例如大约1000nm。如果由p型层Dp和n型层Dn构成的二极管进行操作，则连接部VIAS用作阳极。连接部VIAS可由与通孔THS底部的氮化物半导体层(p型层Dp)欧姆接触的材料制成。优选地，连接部VIAS由Ti、Ni、Pt(铂)、Rh(铑)、Pd(钯)、Ir(铱)、Cu(铜)、或Ag(银)、这些金属的混合物(合金)、这些金属和Si的化合物膜(金属硅化物膜)、或这些金属的氮化物所制成的金属膜形成。另外，连接部VIAS可由这些金属的堆叠膜形成。
另外，在这个实施例中，通孔THS的底表面布置在p型层Dp的中部中，连接部VIAS布置在通孔THS内。然而，连接部VIAS只需被布置成接触p型层Dp。例如，通孔THS的底表面可布置在p型层Dp的上表面上，使得连接部VIAS的底部接触p型层Dp。
如同以上提到的漏电极DE，连接部VIAD可由TiN膜和形成在TiN膜上的Al膜的堆叠膜形成。TiN膜的厚度是例如大约50nm，Al层的厚度是例如大约1000nm。如果由n型层Dn和n型层Dn构成的二极管进行操作，则连接部VIAD用作阴极。连接部VIAD可由与通孔THD底部的氮化物半导体层(n+型层NL)欧姆接触的材料制成。优选地，连接部VIAD由Ti、Al、Mo(钼)、Nb(铌)、或V(钒)、这些金属的混合物(合金)、这些金属和Si的化合物膜(金属硅化物膜)、或这些金属的氮化物所制成的金属膜形成。另外，连接部VIAD可由这些金属的堆叠膜形成。
另外，在这个实施例中，连接部VIAD布置成接触n+层NL。然而，连接部VIAD只需被布置成接触n+层NL或n型层Dn。例如，通孔THD的底表面可布置在n型层Dn的中间部分中，使得连接部VIAD的底部接触n型层Dn。另外，连接部VIAD可被布置成接触n型层Dn的上表面。可选地，连接部VIAD可被布置成接触n+层NL的上表面。
另外，可省略n+层NL，连接部VIAD可连接到n型层Dn。如果连接部VIAD被布置成接触n+层NL，则通过pn二极管连接的源电极SE和漏电极DE之间的电阻变小，从而能够更有效地防止元件因雪崩击穿而破裂。
另外，如上所述，侧壁绝缘膜SW布置在通孔THD的侧表面上。侧壁绝缘膜SW可由例如氮化硅膜形成。氮化硅膜的厚度是例如大约100nm。另外，侧壁绝缘膜SW可由除了氮化硅膜外的绝缘膜形成。另外，侧壁绝缘膜SW可以是多种绝缘膜的堆叠结构。
如上所述，源极焊盘SP和漏极焊盘DP中的每个与源电极SE和漏电极DE形成一体。因此，源极焊盘SP和漏极焊盘DP由与源电极SE和漏电极DE相同的材料制成。连接部VIAS布置在源极焊盘SP下方(图3和图5)，连接部VIAD布置在漏极焊盘DP下方(图3和图6)。
保护膜PRO可由诸如氮氧化硅(SiON)膜的绝缘膜形成。
(制造方法的描述)
随后，将描述根据这个实施例的制造半导体器件的方法，同时将参照图7至图34进一步阐明半导体器件的构造。图7至图34是示出根据这个实施例的制造半导体器件的过程的剖视图或平面图。
如图7中所示，在衬底S上，顺序地制成成核层NUC和缓冲层BU。衬底S由例如硅(Si)所制成的半导体衬底制成，从衬底暴露(111)平面。作为成核层NUC，例如，允许通过金属有机化学气相沉积(MOCVD)技术在衬底S的上部上异质外延生长厚度为大约200nm的氮化铝(AlN)层。
衬底S可由除了以上硅外的SiC或蓝宝石所制成的衬底制成。另外，一般，成核层NUC和成核层NUC后续的氮化物半导体层(III-V族化合物半导体层)均是通过III族元素表面生长(也就是说，在这种情况下，镓平面生长或铝平面生长)形成的。
然后，作为缓冲层BU，在成核层NUC上形成超晶格结构，在该超晶格结构中，包括氮化镓(GaN)层和氮化铝(AlN)层的堆叠膜(AlN/GaN膜)重复地彼此堆叠。例如，通过金属有机化学气相外延，交替地异质外延生长厚度是大约20nm的氮化镓(GaN)层和厚度是大约5nm的氮化铝(AlN)层。例如，形成40个堆叠膜。在生长堆叠膜的过程中，堆叠膜可在生长的同时被掺杂有碳(C)。例如，堆叠膜被掺杂有碳，使得堆叠膜中的碳浓度变成大约1×1019(1E19)cm-3。
另外，作为缓冲层BU的部分，例如，可通过金属有机气相外延在缓冲层BU上异质外延生长AlGaN层。
然后，作为n+层NL，可通过金属有机气相外延，在缓冲层BU上异质外延生长包含n型杂质的氮化镓层(n+GaN层)。例如，Si用作n型杂质。例如，氮化镓层沉积成大约200nm，同时掺杂有Si。沉积膜中的Si浓度被设置成例如大约1×1019(1E19)cm-3。
然后，作为n型层Dn，例如，通过金属有机气相外延，在n+层NL上异质外延生长包含n型杂质的氮化镓层(n-GaN层)。例如，Si用作n型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Si。沉积膜中的Si浓度被设置成例如大约3×1016(1E16)cm-3。
然后，作为p型层Dp，例如，通过金属有机气相外延，在缓冲层BU上异质外延生长包含p型杂质的氮化镓层(p-GaN层)。例如，镁(Mg)用作p型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Mg。沉积膜中的Mg浓度被设置成例如大约5×1017(5E17)cm-3。
然后，在p型层Dp上形成沟道下伏层UC。作为沟道下伏层UC，例如，通过金属有机气相外延在p型层Dp上异质外延生长AlGaN层。在这种情形下，AlGaN层生长而没有被有意掺杂杂质。AlGaN层的厚度被设置成例如1000nm并且Al组分被设置成大约3％。
然后，在沟道下伏层UC上形成沟道层CH。例如，通过金属有机气相外延，在沟道下伏层UC上异质外延生长氮化镓层(GaN层)。在这种情形下，氮化镓层生长而没有被有意掺杂杂质。沟道层CH的厚度被设置成例如80nm。
然后，作为阻挡层BA，例如，通过金属有机气相外延，在沟道层CH上异质外延生长AlGaN层。例如，Al的组分比率被设置成0.2，Ga的组分比率被设置成0.8，Al0.2Ga0.8N层形成为大约30nm的厚度。
以此方式，形成沟道下伏层UC、沟道层CH和阻挡层BA的堆叠体。在堆叠体中，在沟道层CH和阻挡层BA之间的界面附近产生二维电子气(2DEG)。
然后，在阻挡层BA上形成覆盖层CP。例如，通过金属有机气相外延，在阻挡层BA上异质外延生长氮化镓层(GaN层)。在这种情形下，氮化镓(GaN)层生长而没有被有意掺杂杂质。覆盖层CP的厚度被设置成例如2nm。
然后，如图8至图11中所示，作为绝缘膜IF1，通过PECVD(等离子体增强化学气相沉积)技术，在覆盖层CP上沉积厚度为例如大约100nm的氮化硅膜。
然后，通过光刻处理，在绝缘膜IF1上形成使器件隔离区开口的光致抗蚀剂膜PR1。然后，用光致抗蚀剂膜PR1作为掩模，将氮离子注入表面中，从而形成器件隔离区ISO。以此方式，将诸如氮(N)或硼(B)的离子种类注入器件隔离区ISO中，从而改变结晶态，并且提供更高的电阻。
例如，通过绝缘膜IF1将密度为大约5×1014(5E14)cm-2的氮离子注入包括沟道下伏层UC、沟道层CH和阻挡层BA的堆叠体中。注入能量被设置成例如大约220keV。调节氮离子的注入条件，使得注入的深度(也就是说，器件隔离区ISO的底部)位于比沟道层CH底部低的位置并且位于比p型层Dp底部高的位置。被器件隔离区ISO环绕的区域形成有源区AC。如图11中所示，有源区AC形成为在X方向上具有长边的大体矩形形状。此后，通过等离子体剥离工艺，去除光致抗蚀剂膜PR1。
然后，如图12至图15中所示，通过光刻技术和蚀刻技术将绝缘膜IF1图案化。例如，在绝缘膜IF1上形成光致抗蚀剂膜(未示出)，通过光刻工艺去除栅电极形成区中的光致抗蚀剂膜(未示出)。换句话讲，在绝缘膜IF1上，形成在栅电极形成区中具有开口的光致抗蚀剂膜(未示出)。然后，利用光致抗蚀剂膜(未示出)作为掩模，蚀刻绝缘膜IF1。当绝缘膜IF1由氮化硅膜形成时，使用诸如SF6的基于氟的气体，进行干蚀刻。此后，通过等离子体剥离工艺，去除光致抗蚀剂膜(未示出)。以此方式，在覆盖层CP上，形成在栅电极形成区中具有开口的绝缘膜IF1。
然后，利用绝缘膜IF1作为掩模，干蚀刻覆盖层CP、阻挡层BA和沟道层CH，从而形成沟槽T，沟槽T穿透覆盖层CP和阻挡层BA并且到达沟道层CH的中间部分(图12)。作为蚀刻气体，使用诸如BCl3的基于氯的气体。在这种情形下，在器件隔离区ISO中形成用于栅极线GL的沟槽GLT(图13)。
然后，如图16至图19中所示，在包括通过栅绝缘膜GI的沟槽T的内部的绝缘膜IF1上方，形成栅电极GE。例如，通过ALD(原子层沉积)技术，在包括沟槽T的内部的绝缘膜IF1上方，沉积厚度为大约50nm的氧化铝膜作为栅绝缘膜GI。
栅绝缘膜GI可由氧化铝膜以及氧化硅膜或介电常数高于氧化硅膜的高介电常数膜形成。高介电常数膜可由诸如HfO2膜(氧化铪膜)、铝酸铪膜、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(氮氧硅铪膜)或HfAlO膜的基于铪的介电膜形成。
然后，作为导电膜，例如，通过溅射技术，在例如栅绝缘膜GI上沉积厚度为大约200nm的TiN(氮化钛)膜。然后，通过光刻技术，在栅电极形成区中形成光致抗蚀剂膜PR2，用光致抗蚀剂膜PR2作为掩模蚀刻TiN膜以形成栅电极GE。在进行这个蚀刻的过程中，可蚀刻TiN膜下层的氧化铝膜。例如，在处理TiN膜时，使用诸如Cl2的基于氯的气体进行干蚀刻，并且在处理氧化铝膜时，使用诸如BCl3的基于氯的气体进行干蚀刻。
另外，在进行这个蚀刻时，可将栅电极GE图案化成朝向一个方向(右侧、图16中的漏电极DE侧)伸出的形状。伸出部分被称为“场板电极部分”。该场板电极部分是从漏电极DE侧上的沟槽T的端部向着漏电极DE侧延伸的栅电极GE的部分的区域。
然后，如图20至图22中所示，作为层间绝缘膜IL1，例如，通过PECVD技术，在绝缘膜IF1和栅电极GE上沉积厚度为大约2000nm的氧化硅膜。
然后，如图23至图26中所示，通过光刻技术和蚀刻技术，在层间绝缘膜IL1和绝缘膜IF1中形成接触孔C1S、C1D和通孔THS、THD。接触孔C1S、C1D分别形成在源电极连接区和漏电极连接区中。另外，通孔THS形成在源极焊盘形成区中。另外，通孔THD形成在漏极焊盘形成区中。
例如，在层间绝缘膜IL1上，形成在源电极连接区和漏电极连接区中分别具有开口的第一光致抗蚀剂膜。然后，用第一光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1和绝缘膜IF1，从而形成接触孔C1S和C1D(图23)。
当层间绝缘膜IL1由氧化硅膜形成并且绝缘膜IF1由氮化硅膜形成时，在蚀刻这些膜时，使用诸如SF6的基于氟的气体进行干蚀刻。
然后，在去除第一光致抗蚀剂膜之后，在层间绝缘膜IL1上形成第二光致抗蚀剂膜，第二光致抗蚀剂膜覆盖接触孔C1S和C1D的内部并且在通孔THS的形成区中具有开口。然后，用第二光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道下伏层UC和p型层Dp的部分，从而形成通孔THS。换句话讲，形成穿透层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道下伏层UC并且到达p型层Dp的中间部分的通孔THS(图24)。
然后，在去除第二光致抗蚀剂膜之后，在层间绝缘膜IL1上形成第三光致抗蚀剂膜，第三光致抗蚀剂膜覆盖接触孔C1S和C1D的内部和通孔THS并且在通孔THD的形成区中具有开口。然后，用第三光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道下伏层UC、p型层Dp、n型层Dn和n+层NL的部分，从而形成通孔THD。换句话讲，形成穿透层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道下伏层UC和p型层Dp并且到达n型层Dn的中间部分的通孔THD(图25)。
当层间绝缘膜IL1由氧化硅膜形成并且绝缘膜IF1由氮化硅膜形成时，使用诸如SF6的基于氟的气体，通过干蚀刻去除这些膜。然后，在形成通孔THS时，进一步地，使用诸如BCl3的基于氯的气体，通过干蚀刻部分地去除器件隔离区ISO、沟道下伏层(AlGaN层)UC和漏极焊盘DP。另外，在形成通孔THD时，进一步地，使用诸如BCl3的基于氯的气体，通过干蚀刻部分地去除器件隔离区ISO、沟道下伏层(AlGaN层)UC、p型层Dp和n型层Dn。
接触孔C1S、C1D和通孔THS、THD的形成次序不限于以上示例，而是可在形成通孔THD之后形成通孔THS并且可进一步形成接触孔C1S和C1D。另外，在去除通孔THS的形成区、通孔THD的形成区、源电极连接区和漏电极连接区中的层间绝缘膜IL1之后，可顺序地形成通孔THS和通孔THD。另外，可去除源电极连接区和漏电极连接区的绝缘膜IF1。以此方式，可以各种方式进行接触孔C1S、C1D和通孔THS、THD的形成过程。
覆盖层CP从以上过程中形成的接触孔C1S和C1D的底表面暴露，p型层Dp从通孔THS的底表面暴露，n+层NL从通孔THD的底表面暴露。接触孔C1S和C1D的平面形状是例如大约8μm×1000μm。另外，通孔THS和THD的平面形状是例如大约8μm×1000μm。
然后，如图27中所示，在通孔THD的侧壁上形成侧壁绝缘膜SW。图28至图30是示出根据这个实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜SW的过程的剖视图。如图28中所示，制备具有形成的接触孔C1S、C1D和通孔THS、THD的衬底S，如图29中所示，用掩模膜M覆盖接触孔C1S、C1D和通孔THS。掩模膜M可由例如氧化硅膜(SiO2膜)形成。用这种构造，只暴露通孔THD。然后，在通孔THD的侧壁和底表面、掩模膜M和层间绝缘膜IL1上，形成绝缘膜IF2。绝缘膜IF2可由厚度为大约100nm的氮化硅膜形成。然后，如图30中所示，蚀刻绝缘膜IF2。在这个蚀刻过程中，通过各向异性干蚀刻，绝缘膜IF2的表面被去除给定厚度。通过这个过程，绝缘膜IF2可按侧壁形状(侧壁膜形状)保留在通孔THD的侧壁上，以提供侧壁绝缘膜SW。n+层NL从通孔THD的底表面的中心部分暴露。此后，通过蚀刻去除掩模膜M。
然后，如图31至图34中所示，在栅电极GE两侧的覆盖层CP上形成源电极SE和漏电极DE。另外，形成连接到源电极SE的源极焊盘SP并且形成连接到漏电极DE的漏极焊盘DP。
例如，在包括接触孔C1S、C1D和通孔THS、THD的内部的层间绝缘膜IL1上，形成导电膜。例如，作为导电膜，通过溅射技术，形成包括氮化钛(TiN)膜和形成在其上部的铝(Al)膜的堆叠膜(Al/TiN)。氮化钛膜是例如大约50nm的厚度，铝膜是例如大约1000nm的厚度。
然后，通过光刻技术，在源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的形成区中，形成光致抗蚀剂膜(未示出)，用光致抗蚀剂膜(未示出)作为掩模，蚀刻导电膜(Al/TiN)。例如，使用诸如BCl3的基于氯的气体，干蚀刻导电膜。通过这个过程，形成连接部VIAS，使导电膜嵌入通孔THD中，并且进一步形成源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP。源电极SE和漏电极DE的平面形状是在Y方向上具有长边的矩形形状(线形状)，如图34中所示。源电极SE在X方向上的宽度是大约30μm，漏电极DE在X方向上的宽度是大约10μm。另外，源极焊盘SP和漏极焊盘DP的平面形状是在X方向上具有长边的矩形形状(线形状)，如图34中所示。源极焊盘SP被布置成连接多个源电极SE，漏极焊盘DP被布置成连接多个漏电极DE。
连接部VIAS(通孔THS)位于源极焊盘SP下方，源极焊盘SP和p型层Dp通过连接部VIAS彼此电连接(图32)。另外，连接部VIAD(通孔THD)位于漏极焊盘DP下方，漏极焊盘DP和n型层Dn通过连接部VIAD和n+层NL彼此电连接(图33)。
然后，在层间绝缘膜IL1以及源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP上，形成保护膜(也被称为“绝缘膜”或“表面保护膜”)PRO。作为保护膜PRO，通过CVD技术，例如在层间绝缘膜IL1上沉积氮氧化硅(SiON)膜。
通过以上过程，可形成根据这个实施例的半导体器件。以上过程是示例性的，可通过除了以上过程外的过程制造根据这个实施例的半导体器件。
如上所述，根据这个实施例，n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间。n型层Dn连接到漏电极(阴极)DE，p型层Dp连接到源电极(阳极)SE。用这种构造，当向源电极SE侧施加正电压时，pn二极管的正向电流流动。结果，可抑制产生雪崩击穿，可抑制MISFET(元件)破裂。
另外，在使用诸如GaN的氮化物半导体的元件的操作中，只有电子作为导通载流子工作，如上所述。然而，当向漏电极DE施加设计值或更高的高压时，栅电极GE和漏电极DE之间的电场增大，在栅电极GE末端或漏电极DE末端有可能产生雪崩击穿。当产生这种类型的雪崩击穿时，在元件内产生空穴。然而，诸如GaN的氮化物半导体中的空穴的有效质量大(例如，在GaN的情况下，大约0.8)，异质结中的价带不连续量大。为此原因，已产生的空穴几乎没有从栅电极GE逸出，容易积聚。随着空穴的积聚，电场进一步增强，结果，雪崩电流增大，元件最终破裂。
相反，在这个实施例中，如上所述，n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间，例如，pn二极管的pn结在比元件部分(pn结没有破裂)的雪崩击穿电压的设计值(例如，大约750V)低的电压(例如，大约600V)下经历雪崩击穿，从而能够防止元件遭到破坏。
另外，通过在元件内设置n型层Dn和p型层Dp(pn二极管)，可省去与元件外部附接的保护二极管。另外，当元件和pn二极管被布置成彼此重叠时，相比于元件和pn二极管二维排列的情况，器件区可减小，可执行元件的更高度集成。
另外，通过在元件内设置由氮化物半导体制成的pn二极管，相比于由Si制成的pn二极管布置在元件内的情况，能够在高温(例如，大约300℃至500℃)下进行操作。也就是说，因为Si的能量带隙(1.1eV)窄，所以在200℃或更高的温度下产生自由的载流子，从而使得二极管不可能操作。相反地，在氮化物半导体(例如，GaN)中，能量带隙大，即，3.4eV，并且元件操作和pn二极管操作即使在高温(例如，200℃或更高的温度)下也能是可以的。
另外，在这个实施例中，由于通孔THS内的连接部VIAS布置在传导电子的有源区AC外部的器件隔离区ISO内以及源极焊盘SP的形成区下方，因此可执行半导体元件的小型化和更高度的集成。另外，由于通孔THD内的连接部VIAD布置在传导电子的有源区AC外部的器件隔离区ISO内以及漏极焊盘DP的形成区下方，因此可执行半导体元件的小型化和更高度的集成。另外，因为可确保可传导电子的较大有源区AC，所以每个单位面积的导通电阻可减小。
第二实施例
在第一实施例中，连接部VIAS布置在器件隔离区ISO(ISOS)中。可供选择地，连接部VIAS可布置在有源区AC中。例如，在这个实施例中，连接部VIAS布置在源电极SE下方。
下文中，将参照附图详细描述根据这个实施例的半导体器件。
(结构描述)
图35是示意性示出根据这个实施例的半导体器件的构造的剖视图。根据这个实施例的半导体器件(半导体元件)是由氮化物半导体制成的MIS型场效应晶体管。半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。根据这个实施例的半导体器件是所谓的凹栅型半导体器件。
在根据这个实施例的半导体器件中，如在第一实施例中一样，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上制成。成核层NUC由氮化物半导体层形成。缓冲层BU由单层或多层的氮化物半导体层形成，其中，形成深深度的杂质被掺杂到氮化物半导体中。在这个示例中，使用具有多个氮化物半导体层的超晶格结构。n+层NL由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。n型层Dn由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成，是n型杂质的浓度低于n+层NL的层。p型层Dp由其中p型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。沟道下伏层UC是确定上层的平面图中的晶格常数的层，在平面方向上的晶格常数比沟道下伏层UC小的层经受拉伸应变，在平面方向上的晶格常数比沟道下伏层UC大的层经受压缩应变。沟道层CH由电子亲和力比沟道下伏层UC大的氮化物半导体层形成。阻挡层BA由电子亲和力比沟道层CH小的氮化物半导体层形成。绝缘膜(未示出)形成在阻挡层BA上。覆盖层可设置在绝缘膜(保护膜)和阻挡层BA之间。覆盖层由电子亲和力比阻挡层BA大的氮化物半导体层形成。
根据这个实施例的MISFET具有：栅电极GE，其通过栅绝缘膜GI形成；源电极SE和漏电极DE，其在沟道层CH上方，形成在栅电极GE两侧之间的阻挡层BA上。MISFET形成在被器件隔离区ISO分区的有源区AC中。另外，栅电极GE形成在穿透阻挡层BA，并且通过栅绝缘膜GI到达沟道层CH的中间部分的沟槽T内。
根据这个实施例，n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间。n型层Dn通过连接部VIAD连接到漏电极(阴极)DE，p型层Dp通过连接部VIAS连接到源电极(阳极)SE。n+层NL布置在n型层Dn下方，n型层Dn和漏电极(阴极)DE通过n+层NL彼此连接。以此方式，布置n型层Dn和p型层Dp(pn二极管)，结果，可抑制产生雪崩击穿，可抑制MISFET(元件)破裂。
将参照图36至图38更详细地描述根据第二实施例的半导体器件。图36是示出根据这个实施例的半导体器件的构造的平面图。图37和图38是示出根据这个实施例的半导体器件的构造的剖视图。图37对应于沿着图36中的A-A线截取的横截面，图38对应于沿着图36中的C-C线截取的横截面。除了连接部VIAS的形成位置外的构造与第一实施例中的构造相同，因此将省略对与第一实施例中的构造相同的构造的详细描述。
如图36中所示，多线形状的漏电极DE以给定间隔布置在X方向上，多线形状的源电极SE以给定间隔布置在X方向上。如在第一实施例中一样，多个源电极SE和多个漏电极DE沿着X方向交替布置。
如在第一实施例中一样，在漏电极DE下方布置接触孔C1D，接触孔C1D形成漏电极DE和覆盖层CP之间的连接部。另外，在器件隔离区ISOD中，布置连接部(也被称为“通路”)VIAS，VIAS穿透器件隔离区ISOS并且到达器件隔离区ISOS下方的n+层NL。连接部VIAD和漏电极DE彼此电连接(图38)。为了防止连接部VIAD和p型层Dp之间电连接，在连接部VIAD的侧壁部分上布置侧壁绝缘膜SW。在源电极SE下方布置电连接源电极SE和p型层Dp的连接部VIAS(图37)。连接部VIAS布置在通孔THS内，连接部VIAS的平面形状是在Y方向上具有长边的矩形形状。因此，连接部VIAS电连接到源电极SE。
栅电极GE布置在漏电极DE下方的接触孔C1D和源电极SE下方的通孔THS之间。如在第一实施例中一样，栅电极GE是在Y方向上具有长边的矩形形状。两个(一对)栅电极GE布置在源电极SE之一的下方。这两个栅电极GE布置在源电极SE下方的通孔THS两侧。以此方式，两个栅电极GE对应于多个源电极SE重复地布置。
如在第一实施例中一样，多个漏电极DE通过漏极焊盘DP彼此连接，多个源电极SE通过源极焊盘SP彼此连接。在源电极SE和漏电极DE上方布置保护膜(也被称为“绝缘膜”、“覆盖膜”或“表面保护膜”)PRO。
成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH、阻挡层BA、覆盖层CP和绝缘膜IF1的构成材料与第一实施例中描述的那些相同。
另外，栅绝缘膜GI、栅电极GE、层间绝缘膜IL1和保护膜PRO的各个构成材料与第一实施例中描述的构成材料相同。
另外，源电极SE、漏电极DE、源极焊盘SP、漏极焊盘DP和连接部VIAS、VIAD的各个构成材料与第一实施例中描述的构成材料相同。
如上所述，根据这个实施例，由于n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间，因此可抑制产生雪崩击穿，可抑制MISFET(元件)的破裂。另外，由于元件和pn二极管被布置成彼此重叠，因此器件区可减小，可执行元件的更高度集成。另外，通过在元件内设置由氮化物半导体制成的pn二极管，可以在高温(例如，200℃或更高的温度)下进行操作。另外，由于通孔THD内的连接部VIAD布置在传导电子的有源区AC外部的器件隔离区ISO内以及源极焊盘SP的形成区下方，因此可执行半导体元件的小型化和更高度的集成。另外，因为可确保可传导电子的较大有源区AC，所以每个单位面积的导通电阻可减小。另外，由于连接部VIAD布置在传导电子的有源区AC外部的器件隔离区ISO内，因此可执行半导体元件的小型化和更高度的集成。另外，每个单位面积的导通电阻可减小。
(制造方法的描述)
随后，将描述根据这个实施例的制造半导体器件的方法，同时将参照图39至图44进一步阐明半导体器件的构造。图39至图44是示出根据这个实施例的制造半导体器件的过程的剖视图。
如图39中所示，在衬底S上，顺序地制成成核层NUC和缓冲层BU。这些层由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。
然后，作为n+层NL，可通过金属有机气相外延，在缓冲层BU上异质外延生长包含n型杂质的氮化镓层(n+GaN层)。例如，Si用作n型杂质。例如，氮化镓层沉积成大约200nm，同时掺杂有Si。沉积膜中的Si浓度被设置成例如大约1×1019(1E19)cm-3。
然后，作为n型层Dn，例如，通过金属有机气相外延，在n+层NL上异质外延生长包含n型杂质的氮化镓层(n-GaN层)。例如，Si用作n型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Si。沉积膜中的Si浓度被设置成例如大约3×1016(1E16)cm-3。
然后，作为p型层Dp，例如，通过金属有机气相外延，在缓冲层BU上异质外延生长包含p型杂质的氮化镓层(p-GaN层)。例如，镁(Mg)用作p型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Mg。沉积膜中的Mg浓度被设置成例如大约5×1017(5E17)cm-3。
然后，在p型层Dp上顺序地形成沟道下伏层UC、沟道层CH、阻挡层BA、覆盖层CP和绝缘膜IF1。这些层由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。然后，以与第一实施例中的方式相同的方式形成器件隔离区ISO。
然后，如图40中所示，以与第一实施例中的方式相同的方式，在绝缘膜IF1的栅电极形成区中形成开口，用绝缘膜IF1作为掩模，干蚀刻覆盖层CP、阻挡层BA和沟道层CH，从而形成沟槽T，沟槽T穿透覆盖层CP和阻挡层BA并且到达沟道层CH的中间部分。在这种情形下，如在第一实施例中一样，在器件隔离区ISO中形成用于栅极线GL的凹槽(GLT)(参照图13)。
然后，如图41中所示，在包括通过栅绝缘膜GI的沟槽T的内部的绝缘膜IF1上方，形成栅电极GE。栅绝缘膜GI和栅电极GE由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。
然后，如图42中所示，以与第一实施例中的方式相同的方式，在绝缘膜IF1和栅电极GE上方形成层间绝缘膜IL1。然后，通过光刻技术和蚀刻技术，在层间绝缘膜IL1和绝缘膜IF1中，形成接触孔C1S和C1D。然后，如图43中所示，形成通孔THS。然后，尽管未示出，但以与第一实施例中的方式相同的方式形成通孔THD(参照图25)。
例如，在层间绝缘膜IL1上形成在源电极连接区中和漏电极连接区中具有各个开口的第一光致抗蚀剂膜。然后，用第一光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1和绝缘膜IF1，从而形成接触孔C1S和C1D。
然后，在去除第一光致抗蚀剂膜之后，在层间绝缘膜IL1上形成第二光致抗蚀剂膜，第二光致抗蚀剂膜覆盖接触孔C1D的内部并且在接触孔C1S中具有开口。然后，用第二光致抗蚀剂膜作为掩模，蚀刻覆盖层CP、阻挡层BA、沟道层CH、沟道下伏层UC和p型层Dp的部分，从而形成通孔THS。
然后，在去除第二光致抗蚀剂膜之后，在层间绝缘膜IL1上形成第三光致抗蚀剂膜，第三光致抗蚀剂膜覆盖接触孔C1D和通孔THS的内部并且在通孔THD的形成区中具有开口。然后，用第三光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道下伏层UC、p型层Dp、n型层Dn和n+层NL的部分，从而形成通孔(THD，参照图25)。换句话讲，形成穿透层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道下伏层UC、p型层Dp和n型层Dn并且到达n+层NL的中间部分的通孔THD。用于形成接触孔C1D、通孔THS和通孔THD的蚀刻条件可与第一实施例中的蚀刻条件相同。接触孔C1D和通孔THS的形成次序不限于以上示例，各种过程是可用的。然后，以与第一实施例中的方式相同的方式，在通孔THD的侧壁上形成侧壁绝缘膜SW(参照图27)。
然后，如图44中所示，在包括接触孔C1D和通孔THS、THD的内部的层间绝缘膜IL1上形成导电膜，从而形成源电极SE、漏电极DE、源极焊盘SP、漏电极DE和连接部VIAS、VIAD。这些组件由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。
然后，如第一实施例中一样，在源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP以及层间绝缘膜IL1上，形成保护膜PRO(图37和38)。
通过以上过程，可形成根据这个实施例的半导体器件。以上过程是示例性的，通过除了以上过程外的过程，可以制造根据这个实施例的半导体器件。
在这个实施例中，连接部VIAS和VIAD中只有连接部VIAS布置在有源区AC中。可供选择地，连接部VIAD也可形成在有源区AC中。例如，通孔THD可布置在接触孔C1D下方，连接部VIAD可布置在通孔THD内部。然而，如上所述，为了防止连接部VIAD和p型层Dp之间电连接，在通孔THD的侧壁上布置侧壁绝缘膜SW。为此原因，当连接部VIAD布置在有源区AC中时，需要增加漏电极DE的宽度。另外，因为二维电子气存在于漏电极DE下方，所以水平漏极耐压的大部分只需要由侧壁绝缘膜进行补偿，侧壁绝缘膜需要加厚。结果，漏电极DE的宽度需要进一步增大。因此，为了确保较大的有源区AC，期望的是，将连接部VIAD布置在器件隔离区ISO中。作为示例，当向漏电极DE施加600V的电势时，需要侧壁绝缘膜SW的600V的耐压。当膜厚度和余量的总和被设置成1.2μm时，其两侧的宽度2.4μm增大。
第三实施例
第一实施例和第二实施例例示了凹栅型半导体器件，但可应用其它构造的半导体器件。例如，如在这个实施例中一样，可采用其中栅结层布置在栅电极下方的结栅型晶体管。
下文中，将参照附图详细描述根据这个实施例的半导体器件。
(结构描述)
图45是示意性示出根据这个实施例的半导体器件的构造的剖视图。根据这个实施例的半导体器件(半导体元件)是由氮化物半导体制成的功率晶体管。这个半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。
在根据这个实施例的半导体器件中，如在第一实施例中一样，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上制成。成核层NUC由氮化物半导体层形成。缓冲层BU由单层或多层的氮化物半导体层形成，其中，形成深深度的杂质被掺杂到氮化物半导体中。在这个示例中，使用具有多个氮化物半导体层的超晶格结构。n+层NL由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。n型层Dn由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成，其是n型杂质的浓度低于n+层NL的层。p型层Dp由其中p型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。沟道下伏层UC是确定上层的平面图中的晶格常数的层，在平面方向上的晶格常数比沟道下伏层UC小的层经受拉伸应变，在平面方向上的晶格常数比沟道下伏层UC大的层经受压缩应变。沟道层CH由电子亲和力比沟道下伏层UC大的氮化物半导体层形成。阻挡层BA由电子亲和力比沟道层CH小的氮化物半导体层形成。
根据这个实施例的半导体元件具有：栅电极GE，其通过阻挡层BA上方的栅结层JL形成；源电极SE和漏电极DE，其形成在栅电极GE两侧之间的阻挡层BA上。半导体元件形成在通过器件隔离区ISO分区的有源区AC中。栅结层JL由电子亲和力比阻挡层BA大的氮化物半导体层形成。另外，优选地，栅结层JL和栅电极GE是彼此连接的肖特基(Schottky)。
在沟道层CH和阻挡层BA之间的界面附近，在沟道层CH侧上产生二维电子气(2DEG)。在栅结层JL下方，因为沟道层CH的导带由于可归因于受体离子的负电荷而被上拉，所以不形成二维电子气(2DEG)。为此原因，在根据这个实施例的半导体元件中，可在没有向栅电极GE施加正电势(阈值电势)的状态下保持截止状态，可在向栅电极GE施加正电势(阈值电势)的状态下保持导通状态。以此方式，可进行常闭操作。
在这个实施例中，n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间，n型层Dn通过连接部VIAD连接到漏电极(阴极)DE，p型层Dp通过连接部VIAS连接到源电极(阳极)SE。n+层NL布置在n型层Dn下方，n型层Dn和漏电极(阴极)DE也通过n+层NL彼此连接。因此，布置n型层Dn和p型层Dp(pn二极管)，结果，可抑制产生雪崩击穿，可抑制MISFET(元件)破裂。
图46至图53是示出根据这个实施例的制造半导体器件的过程的剖视图。在图46至图53之中，参照作为示出最终过程的剖视图的图51至图53，将进一步描述根据这个实施例的半导体器件。根据这个实施例的半导体器件的平面图与第一实施例(图3)中相同，除了沟槽(T，GLT)之外。例如，图51对应于沿着图3中的A-A线截取的横截面，图52对应于沿着图3中的B-B线截取的横截面，图53对应于沿着图3中的C-C线截取的横截面。在这个实施例中，因为除了栅电极部分外的构造与第一实施例中的构造相同，因此将省略对与第一实施例中的构造相同的构造的详细描述。
如图51至图53中所示，在根据这个实施例的半导体器件中，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上方制成。根据这个实施例的半导体元件包括：栅电极GE，其通过阻挡层BA上方的栅结层JL形成；源电极SE和漏电极DE，其形成在栅电极GE两侧的阻挡层BA上。半导体元件形成在通过器件隔离区ISO分区的有源区AC中。在漏电极DE下方布置在漏电极DE和阻挡层BA之间形成连接部的接触孔C1D。另外，在源电极SE下方布置在源电极SE和阻挡层BA之间形成连接部的接触孔C1S。另外，漏电极DE连接到漏极焊盘DP，源电极SE连接到源极焊盘SP。另外，栅电极GE连接到栅极线GL(参照图3)。
在这个示例中，源电极SE、漏电极DE和栅电极GE主要布置在由器件隔离区ISO环绕的有源区AC上。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP布置在器件隔离区ISO上(参照图3)。
在这个实施例中，在器件隔离区ISO中，提供连接部VIAS(也被称为“通路”)，VIAS穿透器件隔离区ISOS，并且到达器件隔离区ISO下方的漏极焊盘DP，连接部VIAS电连接到源电极SE。另外，在器件隔离区ISO中，提供连接部(也被称为“通路”)VIAD，VIAD穿透器件隔离区ISO，并且到达器件隔离区ISO下方的n+层NL，连接部VIAD电连接到漏电极DE。因此，由p型层Dp和n型层Dn形成的pn二极管布置在源电极SE和漏电极DE之间。n型层Dn通过n+层NL连接到漏电极DE。另外，为了防止连接部VIAD和漏极焊盘DP之间的电连接，侧壁绝缘膜SW布置在连接部VIAD的侧壁部分上。
保护膜(也被称为“绝缘膜”、“覆盖膜”或“表面保护膜”)PRO布置在源电极SE和漏电极DE上方。
成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA的构成材料与第一实施例中描述的那些相同。
栅结层JL可由例如GaN层形成。另外，GaN层的厚度是例如大约100nm。栅结层JL可由GaN以及AlN或InN制成。栅结层JL可由非掺杂层形成，或可根据预期使用而适当地掺杂有杂质。掺杂杂质可由n型杂质或p型杂质形成。N型杂质由例如Si、S或Se制成，p型杂质由例如Be、C或Mg制成。
另外，栅电极GE、层间绝缘膜IL1和保护膜PRO的各个构成材料与第一实施例中描述的那些相同。
另外，源电极SE、漏电极DE、源极焊盘SP、漏极焊盘DP和连接部VIAS、VIAD的各个构成材料与第一实施例中描述的那些相同。
如上所述，根据这个实施例，由于n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间，因此可抑制产生雪崩击穿，可抑制MISFET(元件)的破裂，如第一实施例中详细描述的。另外，由于元件和pn二极管被布置成彼此重叠，因此可减小器件区，可执行元件的更高集成度。另外，通过在元件内设置由氮化物半导体制成的pn二极管，可以在高温(例如，200℃或更高的温度)下进行操作。另外，由于连接部VIAS和连接部VIAD布置在传导电子的有源区AC外部的器件隔离区ISO内，因此可执行半导体元件的小型化和更高度的集成。另外，每个单位面积的导通电阻可减小。
(制造方法的描述)
随后，将描述根据这个实施例的制造半导体器件的方法，同时将参照图46至图53进一步阐明半导体器件的构造。
如图46中所示，在衬底S上，顺序地制成成核层NUC和缓冲层BU。这些层由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。
然后，作为n+层NL，可通过金属有机气相外延，在缓冲层BU上异质外延生长包含n型杂质的氮化镓层(n+GaN层)。例如，Si用作n型杂质。例如，氮化镓层沉积成大约200nm，同时掺杂有Si。沉积膜中的Si浓度被设置成例如大约1×1019(1E19)cm-3。
然后，作为n型层Dn，例如，通过金属有机气相外延，在n+层NL上异质外延生长包含n型杂质的氮化镓层(n-GaN层)。例如，Si用作n型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Si。沉积膜中的Si浓度被设置成例如大约3×1016(1E16)cm-3。
然后，作为p型层Dp，例如，通过金属有机气相外延，在缓冲层BU上异质外延生长包含p型杂质的氮化镓层(p-GaN层)。例如，镁(Mg)用作p型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Mg。沉积膜中的Mg浓度被设置成例如大约5×1017(5E17)cm-3。
然后，在p型层Dp上，顺序地形成沟道下伏层UC、沟道层CH、阻挡层BA、覆盖层CP和绝缘膜IF1。这些层由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。然后，以与第一实施例中的方式相同的方式，形成器件隔离区ISO。
然后，作为栅结层JL，例如，通过金属有机气相外延，在缓冲层BU上异质外延生长包含p型杂质的氮化镓层(p-GaN层)。例如，镁(Mg)用作p型杂质。例如，氮化镓层沉积成大约1000nm，同时掺杂有Mg。
然后，在栅结层JL上形成在栅电极形成区中具有开口的光致抗蚀剂膜，用光致抗蚀剂膜作为掩模干蚀刻栅结层JL。
然后，如图47至图49中所示，在栅结层L上方形成栅电极GE。作为导电膜，通过溅射技术，例如，在例如厚度为大约200nm的栅结层JL上，沉积TiN(氮化钛)膜。然后，蚀刻TiN膜以形成栅电极GE。
然后，以与第一实施例中的方式相同的方式，在栅电极GE和阻挡层BA上，形成层间绝缘膜IL1。
然后，如在第一实施例中一样，在层间绝缘膜IL1中，形成接触孔C1S、C1D和通孔THS、THD。然后，如图50中所示，以与第一实施例中的方式相同的方式，在通孔THD的侧壁上形成侧壁绝缘膜SW。
然后，如图51至图53中所示，在包括接触孔C1S、C1D和通孔THS、THD的内部的层间绝缘膜IL1上，形成导电膜，从而形成源电极SE、漏电极DE、源极焊盘SP、漏电极DE和连接部VIAS、VIAD。这些组件由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。
然后，如在第一实施例中一样，保护膜PRO形成在层间绝缘膜IL1上以及源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP上。
通过以上过程，可形成根据这个实施例的半导体器件。以上过程是示例性的，可通过除了以上过程外的过程，制造根据这个实施例的半导体器件。
第四实施例
在第三实施例中，在器件隔离区ISO中布置连接部VIAS。可选地，连接部VIAS可布置在有源区AC中。例如，在这个实施例中，连接部VIAS布置在源电极SE下方。
下文中，将参照附图详细描述根据这个实施例的半导体器件。
(结构描述)
图54是示意性示出根据这个实施例的半导体器件的构造的剖视图。根据这个实施例的半导体器件(半导体元件)是由氮化物半导体制成的晶体管。这个半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。
在根据这个实施例的半导体器件中，如在第三实施例中一样，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上制成。成核层NUC由氮化物半导体层形成。缓冲层BU由单层或多层的氮化物半导体层形成，其中，形成深深度的杂质被掺杂到氮化物半导体中。在这个示例中，使用具有多个氮化物半导体层的超晶格结构。n+层NL由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。n型层Dn由其中n型杂质被掺杂到氮化物半导体中的氮化物半导体层形成，其是n型杂质的浓度低于n+层NL的层。p型层Dp由其中p型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。沟道下伏层UC是确定上层的平面图中的晶格常数的层，在平面方向上的晶格常数比沟道下伏层UC小的层经受拉伸应变，在平面方向上的晶格常数比沟道下伏层UC大的层经受压缩应变。沟道层CH由电子亲和力比沟道下伏层UC大的氮化物半导体层形成。阻挡层BA由电子亲和力比沟道层CH小的氮化物半导体层形成。
如在第三实施例中一样，根据这个实施例的半导体元件具有：栅电极GE，其通过阻挡层BA上方的栅结层JL形成；源电极SE和漏电极DE，其形成在栅电极GE两侧之间的阻挡层BA上。半导体元件形成在通过器件隔离区ISO分区的有源区AC中。栅结层JL由电子亲和力比阻挡层BA大的氮化物半导体层形成。另外，优选地，栅结层JL和栅电极GE是彼此连接的肖特基。
在这个实施例中，n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间。n型层Dn通过连接部VIAD连接到漏电极(阴极)DE，p型层Dp通过连接部VIAS连接到源电极(阳极)SE。n+层NL布置在n型层Dn下方，n型层Dn和漏电极(阴极)DE还通过n+层NL彼此连接。因此，布置n型层Dn和p型层Dp(pn二极管)，结果，可抑制产生雪崩击穿，可抑制MISFET(元件)破裂。
将参照图55和图56进一步描述根据这个实施例的半导体器件。图55和图56是示出根据这个实施例的半导体器件的构造的剖视图。
如图55和图56中所示，在根据这个实施例的半导体器件中，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上方制成。根据这个实施例的半导体元件包括：栅电极GE，其通过阻挡层BA上方的栅结层JL形成；源电极SE和漏电极DE，其形成在栅电极GE两侧的阻挡层BA上。半导体元件形成在通过器件隔离区ISO分区的有源区AC中。如在第三实施例中一样，在漏电极DE下方布置在漏电极DE和阻挡层BA之间形成连接部的接触孔C1D。另外，在器件隔离区ISOD中，提供连接部(也被称为“通路”)VIAD，VIAD穿透器件隔离区ISOD，并且到达器件隔离区ISOD下方的n+层NL，连接部VIAD电连接到漏电极DE。为了防止连接部VIAD和漏极焊盘DP之间的电连接，侧壁绝缘膜SW布置在连接部VIAD的侧壁部分上。在源电极SE下方布置电连接源电极SE和p型层Dp的连接部VIAS。连接部VIAS布置在通孔THS内，连接部VIAS的平面形状是在Y方向上具有长边的矩形形状。因此，连接部VIAS电连接到源电极SE。
如在第三实施例中，漏电极DE连接到漏极焊盘DP，源电极SE连接到源极焊盘SP。另外，栅电极GE连接到栅极线GL(参照图3)。另外，源电极SE、漏电极DE和栅电极GE主要布置在被器件隔离区ISO环绕的有源区AC上。另一方面，漏极焊盘DP、栅极线GL和源极焊盘SP布置在器件隔离区ISO上(参照图3)。
另外，保护膜(也被称为“绝缘膜”、“覆盖膜”或“表面保护膜”)PRO布置在源电极SE和漏电极DE上方。
成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA的各个构成材料与第一实施例中描述的那些相同。
栅结层JL可由例如GaN层形成。栅结层JL的构成元件与第三实施例中描述的构成元件相同。
另外，栅电极GE、层间绝缘膜IL1和保护膜PRO的各个构成材料与第一实施例中描述的那些相同。
另外，源电极SE、漏电极DE、源极焊盘SP、漏极焊盘DP和连接部VIAS、VIAD的各个构成材料与第一实施例中描述的那些相同。
如上所述，在这个实施例中，由于n型层Dn和p型层Dp(pn二极管)布置在缓冲层BU和沟道下伏层UC之间，因此可抑制产生雪崩击穿，可抑制MISFET(元件)的破裂，如第一实施例中详细描述的。另外，由于元件和pn二极管被布置成彼此重叠，因此可减小器件区，可执行元件的更高集成度。另外，通过在元件内设置由氮化物半导体制成的pn二极管，可以在高温(例如，200℃或更高的温度)下进行操作。另外，由于连接部VIAS布置在传导电子的有源区AC外部的器件隔离区ISO内，因此可执行半导体元件的小型化和更高度的集成。另外，每个单位面积的导通电阻可减小。
(制造方法的描述)
随后，将描述根据这个实施例的制造半导体器件的方法，同时将参照图55至图56进一步阐明半导体器件的构造。
首先，如在第三实施例中一样，在衬底S上，顺序地制成成核层NUC和缓冲层BU。然后，以与第三实施例中的方式相同的方式，在缓冲层BU上形成n+层NL、n型层Dn、p型层DP、沟道下伏层UC、沟道层CH、阻挡层BA、栅结层JL和栅电极GE。
然后，以与第二实施例中的方式相同的方式，在层间绝缘膜IL1中形成接触孔C1D和通孔THS、THD。
覆盖层CP从以上过程中形成的接触孔C1D的底表面暴露，p型层Dp从通孔THS的底表面暴露，n+层NL从通孔THD的底表面暴露。
然后，在包括接触孔C1S和通孔THS、THD的内部的层间绝缘膜IL1上，形成导电膜，从而形成源电极SE、漏电极DE、源极焊盘SP、漏电极DE和连接部VIAS、VIAD。这些组件由第一实施例中描述的材料制成，并且可以以与第一实施例中的方式相同的方式形成。
然后，如在第一实施例中的一样，保护膜PRO形成在层间绝缘膜IL1上以及源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP上。
通过以上过程，可形成根据这个实施例的半导体器件。以上过程是示例性的，可通过除了以上过程外的过程，制造根据这个实施例的半导体器件。
第五实施例
在第一实施例中，为了执行连接部VIAD和p型层Dp之间的绝缘(防止电连接)，使用侧壁绝缘膜SW。然而，在另一种方法中，执行连接部VIAD和p型层Dp之间的绝缘。
图57是示出根据这个实施例的第一示例的半导体器件的主要部分的剖视图。如图57中所示，将诸如氮(N)或硼(B)的离子种类注入通孔THD的侧壁部分中，从而形成高电阻层HL。
例如，将诸如氮(N)或硼(B)的离子种类注入包括通孔THD的形成区的区域中。在这种情形下，调节离子的注入条件，使得注入的深度，即高电阻层HL的底部，位于p型层Dp的底表面下方。然后，提供通孔THD，通孔THD穿透高电阻层HL并且到达高电阻层HL下方的n+层NL，在通孔THD内形成连接部VIAD。
图58是示出根据第五实施例的第二示例的半导体器件的主要部分的剖视图。如图58中所示，连接部VIAD可与通孔THD的侧壁分隔开。例如，使用与漏电极DE不同的线层，将连接部VIAD连接到漏电极DE。
例如，在包括连接部VIAD的形成区的区域中，形成通孔THD。然后，在层间绝缘膜IL1上连同通孔THD的内部，形成导电膜，蚀刻导电膜以形成连接部VIAD。在这种情形下，进行蚀刻，使得连接部VIAD的平面形状变得比通孔THD的平面形状小一个尺寸。用这种构造，在通孔THD的侧壁和连接部VIAD之间产生间隔(间隙)，从而能够防止连接部VIAD和漏极焊盘DP之间的电连接。通过后续工艺，以上间隔(间隙)可嵌入有保护膜PRO。
已经基于实施例具体描述了本发明的发明人创造的发明。然而，本发明不限于以上实施例，但在不脱离本发明的精神的情况下可以各种方式进行修改。
例如，包括p型层Dp和n型层Dn的pn二极管或包括n+层NL、n型层Dn和p型层Dp的堆叠部分可布置在衬底S和缓冲层BU之间，或在缓冲层BU中。另外，提供被无意间掺杂有杂质的层(例如，i-GaN层)，可降低沟道层CH上的p型层Dp中杂质的影响。另外，n型层Dn和p型层Dp(pn二极管)可应用于具有除了以上的第一实施例至第四实施例中描述的栅电极外的构造的半导体器件。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一氮化物半导体层，其在衬底上制成；
第二氮化物半导体层，其形成在所述第一氮化物半导体层上；
第三氮化物半导体层，其形成在所述第二氮化物半导体层上；
第四氮化物半导体层，其形成在所述第三氮化物半导体层上；
沟槽，其穿透所述第四氮化物半导体层，并且到达所述第三氮化物半导体层的中间部分；
栅电极，其通过栅绝缘膜布置在所述沟槽内；
第一电极和第二电极，其形成在所述栅电极两侧上的所述第四氮化物半导体层上方；
第一连接部，其将所述第一电极连接到所述第一氮化物半导体层；
第二连接部，其将所述第二电极连接到所述第二氮化物半导体层；以及
绝缘膜，其形成在所述第一连接部和所述第二氮化物半导体层之间，
其中，所述第四氮化物半导体层的电子亲和力小于所述第三氮化物半导体层的电子亲和力，
其中，所述第一氮化物半导体层包含第一导电类型的杂质，以及
其中，所述第二氮化物半导体层包含第二导电类型的杂质，所述第二导电类型是与所述第一导电类型相反的导电类型。
2.根据权利要求1所述的半导体器件，
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极形成在所述第一区中，
其中，所述第二区是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区，
其中，所述第一连接部布置在第一通孔内，所述第一通孔穿透所述器件隔离区和所述第二氮化物半导体层，并且到达所述第一氮化物半导体层，以及
其中，所述绝缘膜布置在所述第一通孔的侧壁和所述第一连接部之间。
3.根据权利要求1所述的半导体器件，
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极形成在所述第一区中，
其中，所述第二区是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区，以及
其中，所述第二连接部布置在第二通孔内，所述第二通孔穿透所述器件隔离区并且到达所述第二氮化物半导体层。
4.根据权利要求2所述的半导体器件，其中，在所述第一连接部上布置与所述第一电极电连接的第一端子部。
5.根据权利要求3所述的半导体器件，其中，在所述第二连接部上布置与所述第二电极电连接的第二端子部。
6.根据权利要求2所述的半导体器件，
其中，在所述第一氮化物半导体层下方布置第五氮化物半导体层，以及
其中，所述第五氮化物半导体层包含浓度比所述第一氮化物半导体层高的所述第一导电类型的杂质。
7.根据权利要求6所述的半导体器件，其中，
所述第一连接部布置在第一通孔内，所述第一通孔穿透所述器件隔离区、所述第二氮化物半导体层和所述第一氮化物半导体层，并且到达所述第五氮化物半导体层。
8.根据权利要求2所述的半导体器件，
其中，在所述衬底和所述第一氮化物半导体层之间布置超晶格层，以及
其中，在所述超晶格层中，重复地布置两个或更多个堆叠体，所述堆叠体具有第六氮化物半导体层和电子亲和力与所述第六氮化物半导体层不同的第七氮化物半导体层。
9.根据权利要求1所述的半导体器件，其中，
所述第二连接部被布置在第二通孔内，所述第二通孔穿透所述第四氮化物半导体层和所述第三氮化物半导体层，并且到达所述第二氮化物半导体层。
10.根据权利要求9所述的半导体器件，其中，
所述第二电极被布置在所述第二连接部上。
11.根据权利要求9所述的半导体器件，
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极形成在所述第一区中，
其中，所述第二区是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区，
其中，所述第一连接部布置在第一通孔内，所述第一通孔穿透所述器件隔离区和所述第二氮化物半导体层，并且到达所述第一氮化物半导体层，以及
其中，所述绝缘膜布置在所述第一通孔的侧壁和所述第一连接部之间。
12.根据权利要求11所述的半导体器件，其中，
在所述第一连接部上布置与所述第一电极电连接的第一端子部。
13.根据权利要求11所述的半导体器件，
其中，在所述第一氮化物半导体层下方布置第五氮化物半导体层，以及
其中，所述第五氮化物半导体层包含浓度比所述第一氮化物半导体层高的所述第一导电类型的杂质。
14.根据权利要求13所述的半导体器件，其中，
所述第一连接部布置在第一通孔内，所述第一通孔穿透所述器件隔离区、所述第二氮化物半导体层和所述第一氮化物半导体层，并且到达所述第五氮化物半导体层。
15.根据权利要求9所述的半导体器件，
其中，在所述衬底和所述第一氮化物半导体层之间布置超晶格层，以及
其中，在所述超晶格层中，重复地布置两个或更多个堆叠体，所述堆叠体具有第六氮化物半导体层和电子亲和力与所述第六氮化物半导体层不同的第七氮化物半导体层。
16.一种半导体器件，所述半导体器件包括：
第一氮化物半导体层，其在衬底上方制成；
第二氮化物半导体层，其形成在所述第一氮化物半导体层上；
第三氮化物半导体层，其形成在所述第二氮化物半导体层上；
第四氮化物半导体层，其形成在所述第三氮化物半导体层上；
栅电极，其通过第五氮化物半导体层来被布置在所述第四氮化物半导体层上方；
第一电极和第二电极，其形成在所述栅电极两侧上的所述第四氮化物半导体层上方；
第一连接部，其将所述第一电极连接到所述第一氮化物半导体层；
第二连接部，其将所述第二电极连接到所述第二氮化物半导体层；以及
绝缘膜，其形成在所述第一连接部和所述第二氮化物半导体层之间，
其中，所述第四氮化物半导体层的电子亲和力小于所述第三氮化物半导体层的电子亲和力，
其中，所述第五氮化物半导体层的电子亲和力大于所述第四氮化物半导体层的电子亲和力，
其中，所述第一氮化物半导体层包含第一导电类型的杂质，以及
其中，所述第二氮化物半导体层包含第二导电类型的杂质，所述第二导电类型是与所述第一导电类型相反的导电类型。
17.根据权利要求16所述的半导体器件，
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极形成在所述第一区中，
其中，所述第二区是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区，
其中，所述第一连接部布置在第一通孔内，所述第一通孔穿透所述器件隔离区和所述第二氮化物半导体层，并且到达所述第一氮化物半导体层，
其中，所述绝缘膜布置在所述第一通孔的侧壁和所述第一连接部之间，以及
其中，所述第二连接部布置在第二通孔内，所述第二通孔穿透所述器件隔离区并且到达所述第二氮化物半导体层。
18.根据权利要求16所述的半导体器件，其中，
所述第二连接部布置在第二通孔内，所述第二通孔穿透所述第四氮化物半导体层和所述第三氮化物半导体层，并且到达所述第二氮化物半导体层。
19.根据权利要求18所述的半导体器件，其中，
所述第二电极布置在所述第二连接部上。
20.根据权利要求19所述的半导体器件，
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极形成在所述第一区中，
其中，所述第二区是形成在所述第四氮化物半导体层和所述第三氮化物半导体层中的器件隔离区，
其中，所述第一连接部被布置在第一通孔内，所述第一通孔穿透所述器件隔离区和所述第二氮化物半导体层，并且到达所述第一氮化物半导体层，以及
其中，所述绝缘膜布置在所述第一通孔的侧壁和所述第一连接部之间。
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