JP2019009366A - 半導体装置および半導体装置の製造方法 - Google Patents
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-
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Abstract
Description
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
図1は、本実施の形態の半導体装置の構成を示す断面図である。図2は、本実施の形態の半導体装置の構成を示す平面図である。図1の断面図は、例えば、図2のA−A部に対応する。
次いで、図8〜図23を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図8〜図23は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
上記実施の形態1においては、サイド部SPを、第4窒化物半導体層(400)の薄膜部410で構成したが、サイド部SPを、イオン注入部で構成してもよい。別の言い方をすれば、サイド部SPによる2DEGの抑止効果の無効化を、実施の形態1においては、第4窒化物半導体層(400)の薄膜化で図ったが、本実施の形態においては、第4窒化物半導体層(400)へのイオン注入による結晶性の破壊により図る。
図24は、本実施の形態の半導体装置の構成を示す断面図である。図25は、本実施の形態の半導体装置の構成を示す平面図である。図24の断面図は、例えば、図25のA−A部に対応する。
次いで、図26〜図31等を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図26〜図31は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態1と同様の工程については、その説明を省略する。
上記実施の形態2においては、2DEGの抑止効果の無効化を、第4窒化物半導体層(400)へのイオン注入による結晶性の破壊により図ったが、絶縁膜(窒化シリコン膜)との接触処理により、2DEGの抑止効果の無効化を図ってもよい。
図32は、本実施の形態の半導体装置の構成を示す断面図である。図33は、本実施の形態の半導体装置の構成を示す平面図である。図32の断面図は、例えば、図33のA−A部に対応する。
次いで、図34〜図41等を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図34〜図41は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態1と同様の工程については、その説明を省略する。
実施の形態2、3等においては、メサ部MS上にゲート絶縁膜510を介してゲート電極520を配置する構成としたが、ゲート絶縁膜510のない接合型FET(JFETとも言う)構成としてもよい。
図42は、本実施の形態の応用例1の半導体装置の構成を示す断面図である。本応用例1の半導体装置は、実施の形態2の半導体装置のゲート絶縁膜510のない構成と対応する。このように、本応用例1の半導体装置は、ゲート絶縁膜510が省略されていること以外は、実施の形態2に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態2において説明した製造工程において、ゲート絶縁膜510の形成工程を省略した工程で製造することができる。
図43は、本実施の形態の応用例2の半導体装置の構成を示す断面図である。本応用例2の半導体装置は、実施の形態3の半導体装置のゲート絶縁膜510のない構成と対応する。このように、本応用例2の半導体装置は、ゲート絶縁膜510が省略されていること以外は、実施の形態3に示す半導体装置と、同様であるため、その説明を省略する。また、本実施の形態の半導体装置は、例えば、実施の形態3において説明した製造工程において、ゲート絶縁膜510の形成工程を省略した工程で製造することができる。
実施の形態1の半導体装置については、単純にゲート絶縁膜510を除去するだけで、接合型FETとすることはできない。このため、以下に説明する構成とすることが好ましい。
図44は、本実施の形態の半導体装置の構成を示す断面図である。図45は、本実施の形態の半導体装置の構成を示す平面図である。図44の断面図は、例えば、図45のA−A部に対応する。
次いで、図46〜図55等を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図46〜図55は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態1と同様の工程については、その説明を省略する。
(a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、
(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、
(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、
(d)前記第4窒化物半導体層よりなる、メサ部と、前記メサ部の両側に設けられたサイド部と、を形成する工程、
(e)前記メサ部の上方にゲート電極を形成する工程、を有し、
前記(d)工程は、前記(e)工程の後、前記ゲート電極をマスクとして、前記第4窒化物半導体層をエッチングすることにより、前記サイド部を形成するとともに、前記ゲート電極下の前記第4窒化物半導体層よりなる前記メサ部を形成する工程を有し、
前記第2窒化物半導体層と前記第3窒化物半導体層との間の2次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置の製造方法。
(a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、
(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、
(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、
(d)前記第4窒化物半導体層よりなる、メサ部と、前記メサ部の両側に設けられたサイド部と、を形成する工程、
(e)前記メサ部の上方にゲート電極を形成する工程、を有し、
前記(d)工程は、
(d1)前記第4窒化物半導体層の前記メサ部の形成予定領域以外の領域を途中までエッチングすることにより前記メサ部を形成する工程、
(d2)前記メサ部上の第1絶縁膜上を含む前記第4窒化物半導体層上に第2絶縁膜を形成した後、前記第2絶縁膜の表面を前記第1絶縁膜が露出するまで除去する工程、
(d3)前記第1絶縁膜を除去することにより、前記メサ部上に溝を形成する工程、を有し、
前記(e)工程は、前記溝中に前記ゲート電極を形成する工程であり、
前記サイド部は、前記ゲート電極の外側に延在し、
前記第2窒化物半導体層と前記第3窒化物半導体層との間の2次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置の製造方法。
100 第1窒化物半導体層(バッファ層)
200 第2窒化物半導体層(チャネル層)
300 第3窒化物半導体層(障壁層)
400 第4窒化物半導体層
410 薄膜部
420 結晶性低下層
420a ノンドープ領域(ノンドープ層)
420b イオン注入領域(ドープ層)
430 結晶性低下層
510 ゲート絶縁膜
520 ゲート電極
531 コンタクトホール
532 ソース電極
541 コンタクトホール
542 ドレイン電極
600 層間絶縁膜
800 窒化シリコン膜
AC 活性領域
D1 ドレインパッド
GL ゲート線
IL1 層間絶縁膜
ISO 素子分離領域
MS メサ部
PR1 フォトレジスト膜
PR2 フォトレジスト膜
PR22 フォトレジスト膜
PR23 フォトレジスト膜
PR3 フォトレジスト膜
PR32 フォトレジスト膜
PR33 フォトレジスト膜
PR4 フォトレジスト膜
PRO1 保護膜
PRO2 保護膜
RT1 第1チャネルを通る電流経路
RT2 第2チャネルを通る電流経路
S1 ソースパッド
SP サイド部
Claims (19)
- 第1窒化物半導体層と、
前記第1窒化物半導体層上に形成された第2窒化物半導体層と、
前記第2窒化物半導体層上に形成された第3窒化物半導体層と、
前記第3窒化物半導体層上に形成され、第4窒化物半導体層よりなるメサ部と、
前記第3窒化物半導体層上で、かつ、前記メサ部の一方の側に形成されたソース電極と、
前記第3窒化物半導体層上で、かつ、前記メサ部の他方の側に形成されたドレイン電極と、
前記メサ部の上方に形成されたゲート電極と、
前記メサ部の少なくとも一方の側に形成され、前記第4窒化物半導体層よりなるサイド部と、
を有し、
前記サイド部は、前記ゲート電極の外側に延在し、
前記第2窒化物半導体層と前記第3窒化物半導体層との間の2次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置。 - 請求項1記載の半導体装置において、
前記メサ部は、ノンドープの前記第4窒化物半導体層である、半導体装置。 - 請求項2記載の半導体装置において、
前記第4窒化物半導体層は、第1膜厚部と、前記第1膜厚部の両側に配置され、前記第1膜厚部より膜厚の小さい第2膜厚部と、を有し、
前記メサ部は、前記第1膜厚部よりなり、前記サイド部は、前記第2膜厚部よりなる、半導体装置。 - 請求項2記載の半導体装置において、
前記第4窒化物半導体層は、第1部と、前記第1部の両側に配置され、イオンが注入された第2部と、を有し、
前記メサ部は、前記第1部よりなり、前記サイド部は、前記第2部よりなる、半導体装置。 - 請求項4記載の半導体装置において、
前記第2部は、前記イオンが注入されたドープ層と、前記ドープ層の下層のノンドープ層と、を有する、半導体装置。 - 請求項4記載の半導体装置において、
前記イオンは、ホウ素イオンまたは窒素イオンである、半導体装置。 - 請求項2記載の半導体装置において、
前記サイド部は、絶縁膜と接触処理された層である、半導体装置。 - 請求項7記載の半導体装置において、
前記絶縁膜は、窒化膜である、半導体装置。 - 請求項2記載の半導体装置において、
前記サイド部上に、前記ゲート電極の端部が位置する、半導体装置。 - 請求項2記載の半導体装置において、
前記メサ部と前記ゲート電極との間にゲート絶縁膜を有する、半導体装置。 - (a)第1窒化物半導体層上に、第2窒化物半導体層を形成する工程、
(b)前記第2窒化物半導体層上に、第3窒化物半導体層を形成する工程、
(c)前記第3窒化物半導体層上に、第4窒化物半導体層を形成する工程、
(d)前記第4窒化物半導体層よりなる、メサ部と、前記メサ部の両側に設けられたサイド部と、を形成する工程、
(e)前記メサ部の上方にゲート電極を形成する工程、を有し、
前記サイド部は、前記ゲート電極の外側に延在し、
前記第2窒化物半導体層と前記第3窒化物半導体層との間の2次元電子ガスの生成は、前記メサ部の下方において抑止されており、前記サイド部の下方において抑止されていない、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(d)工程は、
前記メサ部と、前記メサ部の両側に、前記メサ部より膜厚の小さいサイド部と、を設ける工程である、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(d)工程は、
(d1)前記第4窒化物半導体層の前記メサ部の形成予定領域上に第1マスク膜を形成し、前記第1マスク膜をマスクとして、イオンを注入することにより、前記サイド部を形成する工程、
(d2)前記第1マスク膜を除去し、前記第4窒化物半導体層上に前記第1マスク膜が形成されていた領域より大きい第2マスク膜を形成し、前記第2マスク膜をマスクとして、前記第4窒化物半導体層をエッチングする工程、
を有する、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記サイド部は、前記イオンが注入されたドープ層と、前記ドープ層の下層のノンドープ層と、を有する、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記イオンは、ホウ素イオンまたは窒素イオンである、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(d)工程は、
(d1)前記第4窒化物半導体層の前記メサ部の形成予定領域上に第1絶縁膜を形成し、前記第1絶縁膜上を含む前記第4窒化物半導体層上に第2絶縁膜を形成することにより、前記第4窒化物半導体層と前記第2絶縁膜との接触部を有するサイド部を形成する工程、
(d2)前記第4窒化物半導体層上に前記第1絶縁膜が形成されていた領域より大きいマスク膜を形成し、前記マスク膜をマスクとして、前記第4窒化物半導体層をエッチングする工程、
を有する、半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記第2絶縁膜は、窒化膜である、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記メサ部は、ノンドープの前記第4窒化物半導体層である、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(d)工程と前記(e)工程との間に、
(f)前記メサ部上にゲート絶縁膜を形成する工程、を有し、
前記ゲート電極は、前記ゲート絶縁膜上に形成される、半導体装置の製造方法。
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