JPH05152348A - 接合形電界効果トランジスタ - Google Patents
接合形電界効果トランジスタInfo
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- JPH05152348A JPH05152348A JP3314274A JP31427491A JPH05152348A JP H05152348 A JPH05152348 A JP H05152348A JP 3314274 A JP3314274 A JP 3314274A JP 31427491 A JP31427491 A JP 31427491A JP H05152348 A JPH05152348 A JP H05152348A
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Abstract
(57)【要約】
【目的】 トランジスタの信頼性及び寿命の低下を引き
起こすことなく、トランジスタの特性（高周波特性）を
向上させる。 【構成】 半絶縁性ＧａＡｓ基板１の表面に２つの低抵
抗化領域２及び３を有すると共に、これら低抵抗化領域
２及び３間にチャネル領域４を有し、このチャネル領域
４に、ＰＮ接合ＪａとなるＰ形の高濃度領域５が形成さ
れると共に、２つの低抵抗化領域２及び３上に夫々ドレ
イン電極６とソース電極７が形成され、更にＰ形の高濃
度領域５上にゲート電極８が形成されて構成されたＧａ
Ａｓによる接合形電界効果トランジスタにおいて、ソー
ス電極７下の低抵抗化領域３に１つのＰ形高濃度領域９
を形成してＰＮ接合Ｊｂによる接合ダイオードＤを形成
し、この接合ダイオードＤのＰ形高濃度領域９上に取出
し電極１０を形成する。そして、この取出し電極１０と
上記ゲート電極８とを電気的に接続して構成する。
起こすことなく、トランジスタの特性（高周波特性）を
向上させる。 【構成】 半絶縁性ＧａＡｓ基板１の表面に２つの低抵
抗化領域２及び３を有すると共に、これら低抵抗化領域
２及び３間にチャネル領域４を有し、このチャネル領域
４に、ＰＮ接合ＪａとなるＰ形の高濃度領域５が形成さ
れると共に、２つの低抵抗化領域２及び３上に夫々ドレ
イン電極６とソース電極７が形成され、更にＰ形の高濃
度領域５上にゲート電極８が形成されて構成されたＧａ
Ａｓによる接合形電界効果トランジスタにおいて、ソー
ス電極７下の低抵抗化領域３に１つのＰ形高濃度領域９
を形成してＰＮ接合Ｊｂによる接合ダイオードＤを形成
し、この接合ダイオードＤのＰ形高濃度領域９上に取出
し電極１０を形成する。そして、この取出し電極１０と
上記ゲート電極８とを電気的に接続して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、チャネル領域にＰＮ接
合を有する接合形電界効果トランジスタに関する。
合を有する接合形電界効果トランジスタに関する。
【０００２】
【従来の技術】一般に、接合形電界効果トランジスタ、
例えばＧａＡｓによるショットキー（バリア）ゲート電
界効果トランジスタは、ゲート領域にショットキー障壁
を設け、このショットキー障壁を逆バイアスして空間電
荷領域の幅を変えることにより、キャリアの流れを制御
するものである。
例えばＧａＡｓによるショットキー（バリア）ゲート電
界効果トランジスタは、ゲート領域にショットキー障壁
を設け、このショットキー障壁を逆バイアスして空間電
荷領域の幅を変えることにより、キャリアの流れを制御
するものである。
【０００３】従来のＧａＡｓによるショットキー（バリ
ア）ゲート電界効果トランジスタは、図１１に示すよう
に、半絶縁性ＧａＡｓ基板２１の表面に２つのＮ形高濃
度領域（低抵抗化領域）２２及び２３を有すると共に、
これら低抵抗化領域２２及び２３間にＮ形低濃度領域
（チャネル領域）２４を有する。このチャネル領域２４
には、ゲートＰＮ接合ＪａとなるＰ形の高濃度領域２５
が形成される。そして、上記２つの低抵抗化領域２２及
び２３上に夫々オーム性接触によるドレイン電極２６と
ソース電極２７が形成され、更にＰ形の高濃度領域２５
上にショットキー接触によるゲート電極２８が形成され
て構成されている。
ア）ゲート電界効果トランジスタは、図１１に示すよう
に、半絶縁性ＧａＡｓ基板２１の表面に２つのＮ形高濃
度領域（低抵抗化領域）２２及び２３を有すると共に、
これら低抵抗化領域２２及び２３間にＮ形低濃度領域
（チャネル領域）２４を有する。このチャネル領域２４
には、ゲートＰＮ接合ＪａとなるＰ形の高濃度領域２５
が形成される。そして、上記２つの低抵抗化領域２２及
び２３上に夫々オーム性接触によるドレイン電極２６と
ソース電極２７が形成され、更にＰ形の高濃度領域２５
上にショットキー接触によるゲート電極２８が形成され
て構成されている。
【０００４】図示の例では、ソース電極２７に接地電位
Ｖｓｓが印加され、ゲート電極２８には、チャネル領域
２４と高濃度領域２５によるＰＮ接合Ｊａが逆バイアス
状態となるように、ソースに対し負電位ＶG が印加され
る。ドレイン電極２６には、正電位ＶD が印加される。
Ｖｓｓが印加され、ゲート電極２８には、チャネル領域
２４と高濃度領域２５によるＰＮ接合Ｊａが逆バイアス
状態となるように、ソースに対し負電位ＶG が印加され
る。ドレイン電極２６には、正電位ＶD が印加される。
【０００５】そして、ゲート電極２８に印加されるゲー
ト電圧ＶG によって、空間電荷領域はゲートから下向き
に広がる。その結果、ソースからドレインに流れる電子
の通路（チャネル）は、空間電荷領域の深さによって変
調を受け、ドレイン電流もゲート電圧ＶG によって制御
される。尚、このショットキーゲート電界効果トランジ
スタの等価回路を図１２に示す。
ト電圧ＶG によって、空間電荷領域はゲートから下向き
に広がる。その結果、ソースからドレインに流れる電子
の通路（チャネル）は、空間電荷領域の深さによって変
調を受け、ドレイン電流もゲート電圧ＶG によって制御
される。尚、このショットキーゲート電界効果トランジ
スタの等価回路を図１２に示す。
【０００６】
【発明が解決しようとする課題】一般に、ショットキー
ゲート電界効果トランジスタの高周波特性を改善するに
は、遮断周波数ｆT を大きくし、入出力の抵抗比を大き
くすることが必要である。従って、接合形電界効果トラ
ンジスタの特性は、ゲート長が短く、ゲート・ソース間
が狭いほど向上する。
ゲート電界効果トランジスタの高周波特性を改善するに
は、遮断周波数ｆT を大きくし、入出力の抵抗比を大き
くすることが必要である。従って、接合形電界効果トラ
ンジスタの特性は、ゲート長が短く、ゲート・ソース間
が狭いほど向上する。
【０００７】しかし、ゲート長を短くしていくと、単位
面積当りのエネルギが大きくなり、それにより、静電強
度の低下を招き、トランジスタの信頼性、寿命が著しく
低下するという新たな問題が生じる。
面積当りのエネルギが大きくなり、それにより、静電強
度の低下を招き、トランジスタの信頼性、寿命が著しく
低下するという新たな問題が生じる。
【０００８】本発明は、このような課題に鑑み成された
もので、その目的とするところは、トランジスタの信頼
性及び寿命の低下を引き起こすことなく、トランジスタ
の特性（高周波特性）を向上させることができる接合形
電界効果トランジスタを提供することにある。
もので、その目的とするところは、トランジスタの信頼
性及び寿命の低下を引き起こすことなく、トランジスタ
の特性（高周波特性）を向上させることができる接合形
電界効果トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、基板１表面に
形成された低抵抗化領域２及び３上に夫々ドレイン電極
６及びソース電極７が設けられ、ＰＮ接合Ｊａを有する
チャネル領域４上にゲート電極８が設けられた接合形電
界効果トランジスタにおいて、ソース電極７下の低抵抗
化領域３に、少なくとも１つの接合ダイオードＤを形成
し、該接合ダイオードＤの取出し電極１０とゲート電極
８とを電気的に接続して構成する。
形成された低抵抗化領域２及び３上に夫々ドレイン電極
６及びソース電極７が設けられ、ＰＮ接合Ｊａを有する
チャネル領域４上にゲート電極８が設けられた接合形電
界効果トランジスタにおいて、ソース電極７下の低抵抗
化領域３に、少なくとも１つの接合ダイオードＤを形成
し、該接合ダイオードＤの取出し電極１０とゲート電極
８とを電気的に接続して構成する。
【００１０】また、基板１表面に形成された低抵抗化領
域２及び３上に夫々ドレイン電極６及びソース電極７が
設けられ、第１及び第２のＰＮ接合Ｊａ1 及びＪａ2 を
有するチャネル領域４上に第１及び第２のゲート電極８
ａ及び８ｂが設けられた所謂Ｄｕａｌ ｇａｔｅ構造の
接合形電界効果トランジスタにおいては、ソース電極７
下の低抵抗化領域３に、第１及び第２の接合ダイオード
Ｄ1 及びＤ2 を形成し、第１の接合ダイオードＤ1 の取
出し電極１０ａと第１のゲート電極８ａとを電気的に接
続すると共に、第２の接合ダイオードＤ2 の取出し電極
１０ｂと第２のゲート電極８ｂとを電気的に接続して構
成する。
域２及び３上に夫々ドレイン電極６及びソース電極７が
設けられ、第１及び第２のＰＮ接合Ｊａ1 及びＪａ2 を
有するチャネル領域４上に第１及び第２のゲート電極８
ａ及び８ｂが設けられた所謂Ｄｕａｌ ｇａｔｅ構造の
接合形電界効果トランジスタにおいては、ソース電極７
下の低抵抗化領域３に、第１及び第２の接合ダイオード
Ｄ1 及びＤ2 を形成し、第１の接合ダイオードＤ1 の取
出し電極１０ａと第１のゲート電極８ａとを電気的に接
続すると共に、第２の接合ダイオードＤ2 の取出し電極
１０ｂと第２のゲート電極８ｂとを電気的に接続して構
成する。
【００１１】そして、上記接合ダイオードＤ（Ｄ1 ，Ｄ
2 ）を構成するＰＮ接合Ｊｂ（Ｊｂ 1 ，Ｊｂ2 ）の抵抗
を、チャネル領域４におけるＰＮ接合Ｊａ（Ｊａ1 ，Ｊ
ａ2）の抵抗よりも小に設定する。
2 ）を構成するＰＮ接合Ｊｂ（Ｊｂ 1 ，Ｊｂ2 ）の抵抗
を、チャネル領域４におけるＰＮ接合Ｊａ（Ｊａ1 ，Ｊ
ａ2）の抵抗よりも小に設定する。
【００１２】
【作用】上述の本発明の構成によれば、ソース電極７下
の低抵抗化領域３に、少なくとも１つの接合ダイオード
Ｄを形成し、該接合ダイオードＤの取出し電極１０とゲ
ート電極８とを電気的に接続するようにし、更に接合ダ
イオードＤを構成するＰＮ接合Ｊｂの抵抗を、チャネル
領域４におけるＰＮ接合Ｊａの抵抗よりも小に設定する
ようにしたので、ゲート長の短縮化に伴って、ゲート電
極８に高電位（降伏電圧ＶT 以上の電圧）が印加された
としても、その高電位は、接合ダイオードＤに吸収さ
れ、高電位による接合形電界効果トランジスタのブレー
クダウン（降伏）現象を回避することができる。
の低抵抗化領域３に、少なくとも１つの接合ダイオード
Ｄを形成し、該接合ダイオードＤの取出し電極１０とゲ
ート電極８とを電気的に接続するようにし、更に接合ダ
イオードＤを構成するＰＮ接合Ｊｂの抵抗を、チャネル
領域４におけるＰＮ接合Ｊａの抵抗よりも小に設定する
ようにしたので、ゲート長の短縮化に伴って、ゲート電
極８に高電位（降伏電圧ＶT 以上の電圧）が印加された
としても、その高電位は、接合ダイオードＤに吸収さ
れ、高電位による接合形電界効果トランジスタのブレー
クダウン（降伏）現象を回避することができる。
【００１３】また、Ｄｕａｌ ｇａｔｅ構造の接合形電
界効果トランジスタに対しては、ソース電極７下の低抵
抗化領域３に、第１及び第２の接合ダイオードＤ1 及び
Ｄ2 を形成し、第１の接合ダイオードＤ1 の取出し電極
１０ａと第１のゲート電極８ａとを電気的に接続すると
共に、第２の接合ダイオードＤ2 の取出し電極１０ｂと
第２のゲート電極８ｂとを電気的に接続することによ
り、高電位によるブレークダウン現象を回避させること
ができる。
界効果トランジスタに対しては、ソース電極７下の低抵
抗化領域３に、第１及び第２の接合ダイオードＤ1 及び
Ｄ2 を形成し、第１の接合ダイオードＤ1 の取出し電極
１０ａと第１のゲート電極８ａとを電気的に接続すると
共に、第２の接合ダイオードＤ2 の取出し電極１０ｂと
第２のゲート電極８ｂとを電気的に接続することによ
り、高電位によるブレークダウン現象を回避させること
ができる。
【００１４】このように、本発明に係る接合形電界効果
トランジスタによれば、ブレークダウン現象の発生を引
き起こすことなく、ゲート長を短縮化することができ、
トランジスタ自体の高周波特性の向上をより促進させる
ことができる。
トランジスタによれば、ブレークダウン現象の発生を引
き起こすことなく、ゲート長を短縮化することができ、
トランジスタ自体の高周波特性の向上をより促進させる
ことができる。
【００１５】
【実施例】以下、図１〜図１０を参照しながら本発明の
実施例を説明する。図１は、第１実施例に係る接合形電
界効果トランジスタ、例えばＧａＡｓによるＮチャネル
のショットキー（バリア）ゲート電界効果トランジスタ
（以下、単にトランジスタと記す）Ｔｒ１の構成を示す
断面図である。
実施例を説明する。図１は、第１実施例に係る接合形電
界効果トランジスタ、例えばＧａＡｓによるＮチャネル
のショットキー（バリア）ゲート電界効果トランジスタ
（以下、単にトランジスタと記す）Ｔｒ１の構成を示す
断面図である。
【００１６】このトランジスタＴｒ１は、図示するよう
に、半絶縁性ＧａＡｓ基板１の表面に２つのＮ形高濃度
領域（低抵抗化領域）２及び３を有すると共に、これら
低抵抗化領域２及び３間にＮ形低濃度領域（チャネル領
域）４を有する。このチャネル領域４には、ゲートＰＮ
接合ＪａとなるＰ形の高濃度領域５が形成される。そし
て、上記２つの低抵抗化領域２及び３上に夫々オーム性
接触によるドレイン電極６とソース電極７が形成され、
更にＰ形の高濃度領域５上にショットキー接触によるゲ
ート電極８が形成されて構成されている。
に、半絶縁性ＧａＡｓ基板１の表面に２つのＮ形高濃度
領域（低抵抗化領域）２及び３を有すると共に、これら
低抵抗化領域２及び３間にＮ形低濃度領域（チャネル領
域）４を有する。このチャネル領域４には、ゲートＰＮ
接合ＪａとなるＰ形の高濃度領域５が形成される。そし
て、上記２つの低抵抗化領域２及び３上に夫々オーム性
接触によるドレイン電極６とソース電極７が形成され、
更にＰ形の高濃度領域５上にショットキー接触によるゲ
ート電極８が形成されて構成されている。
【００１７】図示の例では、ソース電極７に接地電位Ｖ
ｓｓが印加され、ゲート電極８には、チャネル領域４と
高濃度領域５によるＰＮ接合Ｊａが逆バイアス状態とな
るように、ソースに対し負電位ＶG が印加される。ドレ
イン電極６には、正電位ＶD が印加される。
ｓｓが印加され、ゲート電極８には、チャネル領域４と
高濃度領域５によるＰＮ接合Ｊａが逆バイアス状態とな
るように、ソースに対し負電位ＶG が印加される。ドレ
イン電極６には、正電位ＶD が印加される。
【００１８】そして、ゲート電極８に印加されるゲート
電圧ＶG によって、空間電荷領域はゲートから下向きに
広がる。その結果、ソースからドレインに流れる電子の
通路（チャネル）が空間電荷領域の深さによって変調を
受け、ドレイン電流もゲート電圧ＶG によって制御され
る。
電圧ＶG によって、空間電荷領域はゲートから下向きに
広がる。その結果、ソースからドレインに流れる電子の
通路（チャネル）が空間電荷領域の深さによって変調を
受け、ドレイン電流もゲート電圧ＶG によって制御され
る。
【００１９】しかして、本例においては、上記ソース電
極７下の低抵抗化領域３に１つのＰ形高濃度領域９を形
成してＰＮ接合Ｊｂによる接合ダイオードＤを形成す
る。そして、この接合ダイオードＤのＰ形高濃度領域９
上に取出し電極１０を形成し、この取出し電極１０と上
記ゲート電極８とを電気的に接続する。尚、このトラン
ジスタＴｒ１の等価回路を図２に示す。
極７下の低抵抗化領域３に１つのＰ形高濃度領域９を形
成してＰＮ接合Ｊｂによる接合ダイオードＤを形成す
る。そして、この接合ダイオードＤのＰ形高濃度領域９
上に取出し電極１０を形成し、この取出し電極１０と上
記ゲート電極８とを電気的に接続する。尚、このトラン
ジスタＴｒ１の等価回路を図２に示す。
【００２０】次に、本例に係るトランジスタの動作を図
３に基いて説明する。この図３は、横軸にゲート・ソー
ス間電圧ＶGS、縦軸に逆方向電流Ｉｓをとって、トラン
ジスタＴｒ１の逆耐圧特性をみたものである。この図に
おいて、曲線は接合ダイオードの逆耐圧特性を示し、
曲線はトランジスタの逆耐圧特性を示す。この図から
わかるように、上記接合ダイオードＤは、その降伏電圧
ＶF がトランジスタＴｒ１の降伏電圧ＶT よりも低くな
るように設定されている。
３に基いて説明する。この図３は、横軸にゲート・ソー
ス間電圧ＶGS、縦軸に逆方向電流Ｉｓをとって、トラン
ジスタＴｒ１の逆耐圧特性をみたものである。この図に
おいて、曲線は接合ダイオードの逆耐圧特性を示し、
曲線はトランジスタの逆耐圧特性を示す。この図から
わかるように、上記接合ダイオードＤは、その降伏電圧
ＶF がトランジスタＴｒ１の降伏電圧ＶT よりも低くな
るように設定されている。
【００２１】通常は、動作電位幅（一般に＋１Ｖ〜ー１
Ｖの範囲）にてトランジスタＴｒ１が動作し、ソースか
らドレインに流れる電子の通路（チャネル）が、空間電
荷領域の深さによって変調を受け、ドレイン電流もゲー
ト電圧ＶG によって制御される。
Ｖの範囲）にてトランジスタＴｒ１が動作し、ソースか
らドレインに流れる電子の通路（チャネル）が、空間電
荷領域の深さによって変調を受け、ドレイン電流もゲー
ト電圧ＶG によって制御される。
【００２２】そして、高周波特性の向上を図って例えば
ゲート長を短く設計した場合においては、単位面積当り
のエネルギが大きくなり、ゲート電極８に負方向の高電
位が印加され易くなり、降伏電圧ＶT 以上の高電位が印
加された場合、トランジスタＴｒ１のＰＮ接合Ｊａに接
合破壊が生じる。
ゲート長を短く設計した場合においては、単位面積当り
のエネルギが大きくなり、ゲート電極８に負方向の高電
位が印加され易くなり、降伏電圧ＶT 以上の高電位が印
加された場合、トランジスタＴｒ１のＰＮ接合Ｊａに接
合破壊が生じる。
【００２３】しかし、本例では、低抵抗化領域３にＰＮ
接合Ｊｂで構成された接合ダイオードＤが形成されてい
るため、トランジスタＴｒ１の降伏電圧ＶTに達する前
の電圧（接合ダイオードの降伏電圧ＶF ）にて接合ダイ
オードＤがブレークダウンし、トランジスタＴｒ１にか
かるエネルギーを吸収する。その結果、トランジスタＴ
ｒ１のＰＮ接合Ｊａには、電圧ＶF 以上の高電位はかか
らなくなり、トランジスタＴｒ１の接合破壊が回避され
る。
接合Ｊｂで構成された接合ダイオードＤが形成されてい
るため、トランジスタＴｒ１の降伏電圧ＶTに達する前
の電圧（接合ダイオードの降伏電圧ＶF ）にて接合ダイ
オードＤがブレークダウンし、トランジスタＴｒ１にか
かるエネルギーを吸収する。その結果、トランジスタＴ
ｒ１のＰＮ接合Ｊａには、電圧ＶF 以上の高電位はかか
らなくなり、トランジスタＴｒ１の接合破壊が回避され
る。
【００２４】ところで、接合ダイオードＤを構成するＰ
Ｎ接合Ｊｂが高抵抗であった場合、即ちソース電極７下
の低抵抗化領域３の抵抗が高い場合、図４に示すよう
に、接合ダイオードＤ並びにトランジスタＴｒ１の逆耐
圧曲線及びが右斜め方向に傾く。このとき、接合ダ
イオードＤに関する逆耐圧曲線がトランジスタＴｒ１
の逆耐圧曲線よりもその傾きが小さくなって各曲線
及びが交差した場合、トランジスタＴｒ１にはその降
伏電圧ＶT よりも大きい電圧がかかりトランジスタＴｒ
１の接合破壊を引き起こすことになる。
Ｎ接合Ｊｂが高抵抗であった場合、即ちソース電極７下
の低抵抗化領域３の抵抗が高い場合、図４に示すよう
に、接合ダイオードＤ並びにトランジスタＴｒ１の逆耐
圧曲線及びが右斜め方向に傾く。このとき、接合ダ
イオードＤに関する逆耐圧曲線がトランジスタＴｒ１
の逆耐圧曲線よりもその傾きが小さくなって各曲線
及びが交差した場合、トランジスタＴｒ１にはその降
伏電圧ＶT よりも大きい電圧がかかりトランジスタＴｒ
１の接合破壊を引き起こすことになる。
【００２５】従って、トランジスタＴｒ１の接合破壊を
有効に防止するには、接合ダイオードＤを構成するＰＮ
接合Ｊｂの抵抗をトランジスタＴｒ１のチャネル領域４
におけるＰＮ接合Ｊａの抵抗よりも小にすることが重要
であり、接合ダイオードＤに関する逆耐圧曲線を例えば
破線に示すように、トランジスタＴｒ１の逆耐圧曲線
と交差しないようにする。即ち、ソース電極７下から
接合ダイオードＤにわたる領域３にシリコン（Ｓｉ）を
打ち込んで低抵抗化することである。
有効に防止するには、接合ダイオードＤを構成するＰＮ
接合Ｊｂの抵抗をトランジスタＴｒ１のチャネル領域４
におけるＰＮ接合Ｊａの抵抗よりも小にすることが重要
であり、接合ダイオードＤに関する逆耐圧曲線を例えば
破線に示すように、トランジスタＴｒ１の逆耐圧曲線
と交差しないようにする。即ち、ソース電極７下から
接合ダイオードＤにわたる領域３にシリコン（Ｓｉ）を
打ち込んで低抵抗化することである。
【００２６】この第１実施例によれば、ソース電極７下
の低抵抗化領域３に、１つの接合ダイオードＤを形成
し、この接合ダイオードＤの取出し電極１０とゲート電
極８とを電気的に接続するようにし、更に接合形トラン
ジスタＤを構成するＰＮ接合Ｊｂの抵抗を、チャネル領
域４におけるＰＮ接合Ｊａの抵抗よりも小に設定するよ
うにしたので、ゲート長の短縮化に伴って、ゲート電極
８に高電位（降伏電圧Ｖ T 以上の高電圧）が印加された
としても、その高電位は、接合ダイオードＤに吸収さ
れ、高電位によるトランジスタＴｒ１のブレークダウン
（降伏）現象を回避することができる。このことは、ブ
レークダウン現象の発生を引き起こすことなく、ゲート
長を短縮化することができることにつながり、トランジ
スタ自体の高周波特性を有効に向上させることができ
る。
の低抵抗化領域３に、１つの接合ダイオードＤを形成
し、この接合ダイオードＤの取出し電極１０とゲート電
極８とを電気的に接続するようにし、更に接合形トラン
ジスタＤを構成するＰＮ接合Ｊｂの抵抗を、チャネル領
域４におけるＰＮ接合Ｊａの抵抗よりも小に設定するよ
うにしたので、ゲート長の短縮化に伴って、ゲート電極
８に高電位（降伏電圧Ｖ T 以上の高電圧）が印加された
としても、その高電位は、接合ダイオードＤに吸収さ
れ、高電位によるトランジスタＴｒ１のブレークダウン
（降伏）現象を回避することができる。このことは、ブ
レークダウン現象の発生を引き起こすことなく、ゲート
長を短縮化することができることにつながり、トランジ
スタ自体の高周波特性を有効に向上させることができ
る。
【００２７】次に、上記第１実施例において、接合ダイ
オードＤを所謂Ｂａｃｋｔｏ ｂａｃｋ構造にした場合
の変形例について、図５及び図６を参照しながら説明す
る。尚、図１及び図２と対応するものについては同符号
を記し、その説明を省略する。
オードＤを所謂Ｂａｃｋｔｏ ｂａｃｋ構造にした場合
の変形例について、図５及び図６を参照しながら説明す
る。尚、図１及び図２と対応するものについては同符号
を記し、その説明を省略する。
【００２８】この変形例に係るトランジスタＴｒ２は、
上記第１実施例とほぼ同じ構成を有するが、ソース電極
７下の低抵抗化領域３に２つのＰ形高濃度領域９ａ及び
９ｂが形成されて、第１及び第２のＰＮ接合Ｊｂ1 及び
Ｊｂ2 による第１及び第２の接合ダイオードＤ1 及びＤ
2 を有する点で異なる。
上記第１実施例とほぼ同じ構成を有するが、ソース電極
７下の低抵抗化領域３に２つのＰ形高濃度領域９ａ及び
９ｂが形成されて、第１及び第２のＰＮ接合Ｊｂ1 及び
Ｊｂ2 による第１及び第２の接合ダイオードＤ1 及びＤ
2 を有する点で異なる。
【００２９】そして、これら接合ダイオードＤ1 及びＤ
2 中、第１の接合ダイオードＤ1 の取出し電極１０ａと
トランジスタＴｒ２のゲート電極８とを電気的に接続す
ると共に、第２の接合ダイオードＤ2 の取出し電極１０
ｂとトランジスタＴｒ２のソース電極７とを電気的に接
続して、図６の等価回路図に示すように、接合ダイオー
ドＤ1 及びＤ2 を所謂Ｂａｃｋ ｔｏ ｂａｃｋ構造に
する。この変形例においても、各ＰＮ接合Ｊｂ1 及びＪ
ｂ2 の抵抗をトランジスタＴｒ２のチャネル領域４にお
けるＰＮ接合Ｊａの抵抗よりも小に設定する。
2 中、第１の接合ダイオードＤ1 の取出し電極１０ａと
トランジスタＴｒ２のゲート電極８とを電気的に接続す
ると共に、第２の接合ダイオードＤ2 の取出し電極１０
ｂとトランジスタＴｒ２のソース電極７とを電気的に接
続して、図６の等価回路図に示すように、接合ダイオー
ドＤ1 及びＤ2 を所謂Ｂａｃｋ ｔｏ ｂａｃｋ構造に
する。この変形例においても、各ＰＮ接合Ｊｂ1 及びＪ
ｂ2 の抵抗をトランジスタＴｒ２のチャネル領域４にお
けるＰＮ接合Ｊａの抵抗よりも小に設定する。
【００３０】この変形例によれば、上記第１実施例と同
様に、高電位によるトランジスタＴｒ２のブレークダウ
ン（降伏）現象を回避することができ、トランジスタＴ
ｒ２自体の高周波特性を有効に向上させることができ
る。
様に、高電位によるトランジスタＴｒ２のブレークダウ
ン（降伏）現象を回避することができ、トランジスタＴ
ｒ２自体の高周波特性を有効に向上させることができ
る。
【００３１】次に、トランジスタをＤｕａｌ ｇａｔｅ
構造にした場合の第２実施例について、図７及び図８を
参照しながら説明する。尚、図５と対応するものについ
ては同符号を記し、その説明を省略する。
構造にした場合の第２実施例について、図７及び図８を
参照しながら説明する。尚、図５と対応するものについ
ては同符号を記し、その説明を省略する。
【００３２】この第２実施例に係るトランジスタＴｒ３
は、上記第１実施例の変形例とほぼ同じ構成を有する
が、チャネル領域４に２つのＰ形高濃度領域５ａ及び５
ｂが形成されて、チャネル領域４内に第１及び第２のＰ
Ｎ接合Ｊａ1 及びＪａ2 を有する点で異なる。各Ｐ形高
濃度領域５ａ及び５ｂ上には、夫々ゲート電極８ａ及び
８ｂが形成される。また、ソース電極７下の低抵抗化領
域３には、２つのＰ形高濃度領域９ａ及び９ｂが形成さ
れて、第１及び第２のＰＮ接合Ｊｂ1 及びＪｂ2 による
第１及び第２の接合ダイオードＤ1 及びＤ2 が形成され
ている。
は、上記第１実施例の変形例とほぼ同じ構成を有する
が、チャネル領域４に２つのＰ形高濃度領域５ａ及び５
ｂが形成されて、チャネル領域４内に第１及び第２のＰ
Ｎ接合Ｊａ1 及びＪａ2 を有する点で異なる。各Ｐ形高
濃度領域５ａ及び５ｂ上には、夫々ゲート電極８ａ及び
８ｂが形成される。また、ソース電極７下の低抵抗化領
域３には、２つのＰ形高濃度領域９ａ及び９ｂが形成さ
れて、第１及び第２のＰＮ接合Ｊｂ1 及びＪｂ2 による
第１及び第２の接合ダイオードＤ1 及びＤ2 が形成され
ている。
【００３３】そして、これら接合ダイオードＤ1 及びＤ
2 中、第１の接合ダイオードＤ1 の取出し電極１０ａと
第１のゲート電極８ａとを電気的に接続すると共に、第
２の接合ダイオードＤ2 の取出し電極１０ｂと第２のゲ
ート電極８ｂとを電気的に接続する。この場合も、各Ｐ
Ｎ接合Ｊｂ1 及びＪｂ2 の抵抗をトランジスタＴｒ２の
チャネル領域４におけるＰＮ接合Ｊａ1 及びＪａ2 の抵
抗よりも小に設定する。
2 中、第１の接合ダイオードＤ1 の取出し電極１０ａと
第１のゲート電極８ａとを電気的に接続すると共に、第
２の接合ダイオードＤ2 の取出し電極１０ｂと第２のゲ
ート電極８ｂとを電気的に接続する。この場合も、各Ｐ
Ｎ接合Ｊｂ1 及びＪｂ2 の抵抗をトランジスタＴｒ２の
チャネル領域４におけるＰＮ接合Ｊａ1 及びＪａ2 の抵
抗よりも小に設定する。
【００３４】この第２実施例によれば、上記第１実施例
と同様に、高電位によるトランジスタＴｒ３のブレーク
ダウン（降伏）現象を回避することができ、トランジス
タＴｒ３自体の高周波特性を有効に向上させることがで
きる。
と同様に、高電位によるトランジスタＴｒ３のブレーク
ダウン（降伏）現象を回避することができ、トランジス
タＴｒ３自体の高周波特性を有効に向上させることがで
きる。
【００３５】次に、上記第２実施例において、接合ダイ
オードを所謂Ｂａｃｋ ｔｏ ｂａｃｋ構造にした場合
の変形例について、図９及び図１０を参照しながら説明
する。尚、図７と対応するものについては同符号を記
し、その説明を省略する。
オードを所謂Ｂａｃｋ ｔｏ ｂａｃｋ構造にした場合
の変形例について、図９及び図１０を参照しながら説明
する。尚、図７と対応するものについては同符号を記
し、その説明を省略する。
【００３６】この変形例に係るトランジスタＴｒ４は、
上記第２実施例とほぼ同じ構成を有するが、ソース電極
７下の低抵抗化領域３に、４つのＰ形高濃度領域９ａ〜
９ｄが形成されて、第１〜第４のＰＮ接合Ｊｂ1 〜Ｊｂ
4による第１〜第４の接合ダイオードＤ1 〜Ｄ4 が形成
されている点で異なる。図１０にその等価回路を示す。
上記第２実施例とほぼ同じ構成を有するが、ソース電極
７下の低抵抗化領域３に、４つのＰ形高濃度領域９ａ〜
９ｄが形成されて、第１〜第４のＰＮ接合Ｊｂ1 〜Ｊｂ
4による第１〜第４の接合ダイオードＤ1 〜Ｄ4 が形成
されている点で異なる。図１０にその等価回路を示す。
【００３７】そして、これら接合ダイオードＤ1 〜Ｄ4
中、第１の接合ダイオードＤ1 の取出し電極１０ａと第
１のゲート電極８ａとを電気的に接続すると共に、第３
の接合ダイオードＤ3 の取出し電極１０ｃと第２のゲー
ト電極８ｂとを電気的に接続し、更に第２及び第４の接
合ダイオードＤ2 及びＤ4 の各取出し電極１０ｂ及び１
０ｄとソース電極７とを電気的に接続する。これら第１
及び第２の接合ダイオードＤ1 及びＤ2 並びに第３及び
第４の接合ダイオードＤ3 及びＤ4 は夫々第２実施例と
同様にＢａｃｋ ｔｏ ｂａｃｋ構造を有する。この変
形例においても、各ＰＮ接合Ｊｂ1 〜Ｊｂ4 の抵抗をト
ランジスタＴｒ４のチャネル領域４における第１及び第
２のＰＮ接合Ｊａ1 及びＪａ2 の抵抗よりも小に設定す
る。
中、第１の接合ダイオードＤ1 の取出し電極１０ａと第
１のゲート電極８ａとを電気的に接続すると共に、第３
の接合ダイオードＤ3 の取出し電極１０ｃと第２のゲー
ト電極８ｂとを電気的に接続し、更に第２及び第４の接
合ダイオードＤ2 及びＤ4 の各取出し電極１０ｂ及び１
０ｄとソース電極７とを電気的に接続する。これら第１
及び第２の接合ダイオードＤ1 及びＤ2 並びに第３及び
第４の接合ダイオードＤ3 及びＤ4 は夫々第２実施例と
同様にＢａｃｋ ｔｏ ｂａｃｋ構造を有する。この変
形例においても、各ＰＮ接合Ｊｂ1 〜Ｊｂ4 の抵抗をト
ランジスタＴｒ４のチャネル領域４における第１及び第
２のＰＮ接合Ｊａ1 及びＪａ2 の抵抗よりも小に設定す
る。
【００３８】この変形例によれば、上記第１実施例と同
様に、高電位によるトランジスタＴｒ３のブレークダウ
ン（降伏）現象を回避することができ、トランジスタＴ
ｒ３自体の高周波特性を有効に向上させることができ
る。
様に、高電位によるトランジスタＴｒ３のブレークダウ
ン（降伏）現象を回避することができ、トランジスタＴ
ｒ３自体の高周波特性を有効に向上させることができ
る。
【００３９】
【発明の効果】本発明に係る接合形電界効果トランジス
タによれば、トランジスタの信頼性及び寿命の低下を引
き起こすことなく、トランジスタの特性（高周波特性）
を向上させることができる。
タによれば、トランジスタの信頼性及び寿命の低下を引
き起こすことなく、トランジスタの特性（高周波特性）
を向上させることができる。
【図１】第１実施例に係る接合形電界効果トランジス
タ、例えばＧａＡｓによるＮチャネルのショットキー
（バリア）ゲート電界効果トランジスタ（以下、単にト
ランジスタと記す）の構成を示す断面図。
タ、例えばＧａＡｓによるＮチャネルのショットキー
（バリア）ゲート電界効果トランジスタ（以下、単にト
ランジスタと記す）の構成を示す断面図。
【図２】第１実施例に係るトランジスタの等価回路図。
【図３】第１実施例に係るトランジスタの逆耐圧特性を
示す特性図。
示す特性図。
【図４】第１実施例に係るトランジスタにおいて、接合
ダイオードを高抵抗にした場合の逆耐圧特性を示す特性
図。
ダイオードを高抵抗にした場合の逆耐圧特性を示す特性
図。
【図５】第１実施例の変形例に係るトランジスタの構成
を示す断面図。
を示す断面図。
【図６】第１実施例の変形例に係るトランジスタの等価
回路図。
回路図。
【図７】第２実施例に係るトランジスタの構成を示す断
面図。
面図。
【図８】第２実施例に係るトランジスタの等価回路図。
【図９】第２実施例の変形例に係るトランジスタの構成
を示す断面図。
を示す断面図。
【図１０】第２実施例の変形例に係るトランジスタの等
価回路図。
価回路図。
【図１１】従来例に係るトランジスタの構成を示す断面
図。
図。
【図１２】従来例に係るトランジスタの等価回路図。
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４ トランジスタ Ｄ 接合ダイオード １ 半絶縁性ＧａＡｓ基板 ２，３ 低抵抗化領域 ４ チャネル領域 ５，９ Ｐ形高濃度領域 ６ ドレイン電極 ７ ソース電極 ８ ゲート電極 １０ 取出し電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808
Claims (5)
- 【請求項１】 基板表面に形成された低抵抗化領域上に
夫々ドレイン電極及びソース電極が設けられ、ＰＮ接合
を有するチャネル領域上にゲート電極が設けられた接合
形電界効果トランジスタにおいて、 上記ソース電極下の低抵抗化領域に、少なくとも１つの
接合ダイオードが形成され、該接合ダイオードの取出し
電極と上記ゲート電極とが電気的に接続されていること
を特徴とする接合形電界効果トランジスタ。 - 【請求項２】 上記ソース電極下の低抵抗化領域に、第
１及び第２の接合ダイオードが形成され、上記第１の接
合ダイオードの取出し電極と上記ゲート電極とが電気的
に接続され、上記第２の接合ダイオードの取出し電極と
上記ソース電極とが電気的に接続されていることを特徴
とする請求項１記載の接合形電界効果トランジスタ。 - 【請求項３】 基板表面に形成された低抵抗化領域上に
夫々ドレイン電極及びソース電極が設けられ、第１及び
第２のＰＮ接合を有するチャネル領域上に第１及び第２
のゲート電極が設けられた接合形電界効果トランジスタ
において、 上記ソース電極下の低抵抗化領域に、第１及び第２の接
合ダイオードが形成され、上記第１の接合ダイオードの
取出し電極と上記第１のゲート電極とが電気的に接続さ
れ、上記第２の接合ダイオードの取出し電極と上記第２
のゲート電極とが電気的に接続されていることを特徴と
する接合形電界効果トランジスタ。 - 【請求項４】 ソース電極下の低抵抗化領域に、第１〜
第４の接合ダイオードが形成され、第１の接合ダイオー
ドの取出し電極と第１のゲート電極とが電気的に接続さ
れると共に、第３の接合ダイオードの取出し電極と第２
のゲート電極とが電気的に接続され、第２及び第４の接
合形ダイオードの各取出し電極とソース電極とが電気的
に接続されていることを特徴とする請求項３記載の接合
形電界効果トランジスタ。 - 【請求項５】 上記接合ダイオードを構成するＰＮ接合
の抵抗が、上記チャネル領域におけるＰＮ接合の抵抗よ
りも小さいことを特徴とする請求項１、２、３又は４記
載の接合形電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03314274A JP3084859B2 (ja) | 1991-11-28 | 1991-11-28 | 接合形電界効果トランジスタ |
| KR1019920022530A KR100266838B1 (ko) | 1991-11-28 | 1992-11-27 | 전계효과형 트랜지스터 |
| US08/246,464 US5428232A (en) | 1991-11-28 | 1994-05-18 | Field effect transistor apparatus |
| KR1019990034909A KR100275138B1 (ko) | 1991-11-28 | 1999-08-23 | 전계효과형 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03314274A JP3084859B2 (ja) | 1991-11-28 | 1991-11-28 | 接合形電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152348A true JPH05152348A (ja) | 1993-06-18 |
| JP3084859B2 JP3084859B2 (ja) | 2000-09-04 |
Family
ID=18051390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03314274A Expired - Lifetime JP3084859B2 (ja) | 1991-11-28 | 1991-11-28 | 接合形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263465A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 半導体素子 |
-
1991
- 1991-11-28 JP JP03314274A patent/JP3084859B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263465A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3084859B2 (ja) | 2000-09-04 |
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