KR900004298B1 - 반도체 집적회로장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로장치
제 1 도는 이 발명의 한 실시예에 의한 반도체 집적회로장치의 입력부분의 단면도.
제 2 도는 제 1 도의 입력부분의 회로도.
제 3 도는 종래의 반도체 집적회로장치의 입력부분의 회로도.
제 4 도는 제 3 도의 회로중 서지(surge)내구량에 관한 부분을 빼낸 것을 나타내는 회로도.
제 5 도는 제 4 도의 회로를 실현하기 위한 입력부분의 단면도.
제 6 도는 서지내구량 향상을 위한 NPN트랜지스터의 항복시의 전류-전압특성(베이스, 에미터쇼트)를 나타내는 도면.
제 7 도는 입력항복유지 전압향상을 위한 NPN트랜지스터의 항복시 전류 전압특성(베이스.에미터쇼트)를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
5 : 서지내구량 향상을 위한 NPN트랜지스터
6 : N형 에피택셜(epitaxial)층 7 : 에피택셜층(6)의 P+층
8 : P+층(7)내의 N+층 12 : N+매립층
13 : GND전위의 N+매립층
14 : N+매립층(12)(13)사이의 누설전류를 방지하기 위한 P+층
15 : P형 반도체기판
16 : 에피택셜층 상호간을 분리하기 위한 산화막
18 : NPN트랜지스터 (5)보다도 항복개시 전압이 낮으며 항복유지 전압이 높은 NPN트랜지스터
이 발명은 반도체 집적회로장치의 입력단자의 서지내구량 향상에 관한 것이다. 제 3 도는 예컨대 텍사스 인스트루먼스사의 어드반스드 쇼트키 패밀리 애플리케이숀 리포트(TEXAS INSTRUMENS사의 Advanced schottky Family Application Report)의 7페이지에 표시된 ASOO난드게이트 스키매틱(ASOO NAND Gate Schematic)의 입력부분의 회로도이며, 도면에 있어서, 1은 입력단자, 2는 NPN트랜지스터, 3은 입력쇼트키바 리어 다이오드(이하 SBD라 칭한다), 4는 입력클램프 SBD, 5는 서지 내구량을 증가시키기 위한 NPN트랜지스터이다. 제 4 도는 제 3 도에 표시한 회로에서 서지내구량에 관한 부분을 빼낸 것을 나타내는 회로도, 제 5 도는 제 4 도에 나타낸 도면을 실현하기 위한 IC구조의 단면도이다.
도면에 있어서, 6은 N형 에피택셜층이며, NPN트랜지스터의 콜렉터로서 사용되고, 7, 8은 각각 상기에피택셜층(6)의 표면에 형성된 P+층 및 N+층으로, 각각 NPN트랜지스터(5)의 베이스 및 에미터로서 사용된다. 9는 IC의 내부회로에 접속된 알루미늄배선, 10은 GND전위의 알루미늄배선, 11은 입력단자(1)와 콜렉터(6)의 사이의 저항분을 작게 하기 위한 N+층, 12는 N+층(11)과 콜렉터(6)사이의 저항분을 작게하기 위한 N+층, 13은 기생소자(Parasitic element)의 동작을 방지하기 위한 GND전위 N+매립층, 14는 이 N+매립층(12)(13) 사이의 전류누설을 방지하기 위한 GND 전위 P+층, 15는 P형기판, 16은 에피택셜층(6)과 다른 에피택셜층(도시하지 않았음)을 분리하기 위한 산화막, 17은 에피택셜층(6)의 표면을 보호하는 산화막이다. 또 제 6 도는 NPN트랜지스터(5)의 항복시 전압-전류특성(베이스, 에미터쇼트)을 나타낸다. 다음에 서지전압 인가시의 동작에 관하여 설명한다.
입력단자(1)에 서지전압이 인가되었을때, 만약 NPN트랜지스터(5)가 없으면, 입력 SBD(3)에 과전류가 흐르고, 여기에서 입력 SBD(3)의 항복전압은 30V정도보다 비교적 높으므로, 대전력이 입력 SBD(3)에서 소비되어서 입력 SBD(3)은 용이하게 파괴된다. 실제는 제 6 도와 같은 특성을 나타내는 NPN트랜지스터(5)가 존재하므로, 서지전압이 인가되면, NPN트랜지스터(5)가 항복상태로 들어가 상기 입력 SBD(3)에과전류가 흐르지 않는다.
이때 이 트랜지스터(5)는 7V정도의 낮은 항복유지 전압을 나타내며, 이 전압은 입력 SBD(3)의 항복전압에 비하여 매우 낮기때문에 서지전류의 대부분은 NPN트랜지스터(5)로 흐른다.
그래서, 이 트랜지스터(5)에서는 접합부분에서의 전압강하가 적기 때문에 접합부분으로의 전력집중이 적은 것과, 접합부분의 면적을 입력 SBD(3)의 것보다 크게 하여 면적당 전력소비를 적게할 수 있음으로써 NPN트랜지스터(5)는 대전류가 흘러도 입력 SBD(3)에 비하여 잘 파괴되지 않으며 이 트랜지스터(5)를 사용함으로 인하여 입력서지파괴에 대한 내구량을 크게 높일 수 있는 것이다.
종래의 이와같은 종류의 반도체 집적회로장치의 입력부분은 이상과 같이 구성되어 있으므로, 입력부분은 7V정도의 파괴유지전압을 갖고 있지만, 이 특성에서는 사용법에 의하여는 규격을 충족시키지 못할 가능성이 있다는 문제점이 있었다.
이 규격이라는 것은 입력내압 7V라는 것인데, 항복유지 전압에는 1V정도의 편차가 예상되는 것이므로 종래예의 장치를 생산하게 되면 항복유지 전압이 7V미만의 입력부를 가진 소자가 다수 생산된다고 예상된다. 이러한 장치에서는 일시적으로 35V이상의 입력전압이 인가되면 그후 입력 전압이 7V까지 저하하여도 큰 전류가 계속 흐른다.
이것은 반드시 규격이외의 것이라고는 할 수 없지만, 대단히 바람직하지 못한 현상이다. 이 발명은 상기와 같은 문제점을 해소하기 위해서 발명한 것으로서, 높은 서지내구량과 충분히 높은 항복유지전압을 가진 입력부를 구비한 반도체 집적회로장치를 얻는데 그 목적이 있다. 이 발명에 관한 반도체집적 회로창치는 서지내구량 향상을 위한 NPN 트랜지스터와 병렬로, 이 NPN트랜지스터에 비하여 낮은 항복개시 전압과 높은 항복유지 전압을 가진 NPN트랜지스터를 접속한 것이다.
이 발명에 있어서, 추가된 NPN트랜지스터는 30-50V정도의 서지전압이 입력에 인가되었을때 혹은 입력인가 전압이 비교적 천천히 상승하고 있을때 서지 내구량향상을 위한 NPN트랜지스터보다 빨리 항복되고, 그럼으로써 서지 내구량향상을 위한 NPN트랜지스터의 항복을 방지하며 그후 입력인가 전압이 10V정도로 저하한 시점에서 차단상태로 복귀한다. 이하, 이 발명의 한 실시예를 도면에 의하여 설명한다.
제 1 도는 이 발명의 한 실시예에 의한 반도체 집적회로장치의 입력부분의 단면을, 그리고 제 2 도는 이장치의 입력부분의 회로를 표시한다. 도면에 있어서, 1, 3, 5-11, 15-17은 제 4 도 및 제 5 도와 동일한 것이며, 18은 이 실시예에서 추가된 NPN트랜지스터이다. 14은 이 트랜지스터(18)의 베이스로서 사용되는 P+층, 12, 13은 이 트랜지스터(l8)의 콜렉터 및 에미터로서 사용되는 N형 매립층이다. 상기 N+매립층(12)(13)및 P+층(14)는 종래 것의 반도체 집적회로장치에서도 존재하며 P형기판(15)과 함께 NPN구조를 형성하고 있었지만, 항복개시 전압 및 항복유지 전압이 공히 NPN트랜지스터(5)보다도 높기 때문에 항복하는 일이 없으며 또 통상은 P형기판(l5)와 N+ 매립층(13)간의 접합이, 순방향 바이어스되는 일도 없기 때문에 트랜지스터 회로로서의 동작을 전혀 행하지 못하고 있었다.
이 실시예에서는 P+층(14)을 넓혀서 N+매립층(12)과 접촉시킴으로써 트랜지스터(18)의 콜렉터, 베이스간의 내압을 낮게 하고, 트랜지스터(5)보다도 낮은 항복개시 전압을 갖게 하였다. 일반적으로 PN접합의 항복전압은 접합을 형성하는 P층과 N층중 불순물 농도가 낮은쪽 층의 불순물 농도에 의하여 결정되고 이 불순물 농도가 높을수록 항복전압은 낮게된다.
N형에피택셜층(6), 이의 P+층(7), N+매립층(12), P+층(14), P형기판(15)의 불순물농도를 비교하면은 (12) 〉(14) 〉(7) 〉(6) 〉(15)이므로 N+매립층(12)와 P형기판(15)간의 항복전압은 P형기판(15)에 의하여 결정되기 때문에 높으며, N+매립층(12)와 P+층(14)간의 항복전압은 P+층(14)에 의하여 결정되어서 낮고, N형에피택셜층(6)과 그 P+층(7)간의 항복전압은 이들 중간이다. 단 이 경우 항복개시 전압은 상기와 같이 결정되지만 (5) 및 (18)은 트랜지스터를 형성하고 있으므로 항복후는 항복개시 전압보다도 낮은 전압이 되어도 에미터의 작용에 의하여 항복상태가 유지된다. 여기서 이 낮은 전압을 항복유지 전압이라고 칭한다.
제 7 도는 상기 NPN트랜지스터(18)의 항복시전압-전류특성(베이스, 에미터쇼트)를 나타내는 도면인데, 항복유지 전압은 제 6 도보다 높게 되어 있다. 다음에 이 실시예의 입력단자에 높은 전압이 인가되었을때의 동작을 설명한다.
우선, 30-50V정도의 서지전압 또는 비교적 천천히 상승하는 전압이 입력단자(1)에 인가되는 경우, 입력단자의 전압이 20-25V로 된 시점에서 NPN트랜지스터(18)가 항복되어 입력전압을 10-15V로 저하시킨다. 이때 NPN트랜지스터(5)는 35V정도의 항복개시 전압을 가진 것이므로 항복하지 않는다.
그후 입력전압이 10V이하로 저하하면 NPN트랜지스터(18)은 항복상태를 유지할 수 없게 되어 차단상태를 복귀한다. 다음에 높은 서지전압이 인가된 경우를 생각한다. 이 경우에는 입력전압의 상승이 대단히 빠르므로 NPN트랜지스터(18)가 항복되어 입력전압을 저하시키기 전에 입력전압을 일시적으로 35V를 초과한다.
이로 인하여, NPN트랜지스터(5),(18)의 양자가 항복되지만, NPN트랜지스터(18)에 비하여 항복유지 전압은 NPN트랜지스터(5)쪽이 낮기 때문에 서지전류의 대부분은 NPN트랜지스터(5)로 흘러 NPN트랜지스터(18)은 이윽고 차단상태로 복귀한다.
이와같이 이 실시예에서는 입력부분은 NPN트랜지스터(5)에 의하여 종래와 마찬가지로 높은 서지내구량이 얻어질 뿐만 아니라 30-50V정도의 서지전압 또는 비교적 천천히 상승하는 전압에 대하여는 비교적 낮은 전압에서 항복되어 비교적 높은 전압에서 차단상태로 복귀하도록 할 수 있다. 이상과 같이 이 발명에 의하면, 서지내구량향상을 위한 NPN트랜지스터와 병렬로, 이 트랜지스터에 비하여 그의 항복개시 전압이 낮으며,또 그의 항복유지 전압이 높은 NPN트랜지스터를 입력단자에 접속하였으므로 높은 서지내구량과 충분히 높은 항복유지 전압을 가진 입력부를 구비한 반도체 집적회로장치가 얻어지는 효과가 있는 것이다.

Claims (2)

  1. 베이스와 에미터를 접지단자에 접속한 2개 이상의 NPN트랜지스터의 콜렉터가 한개의 입력단자(1)에 접속되고, 상기 NPN트랜지스터의 적어도 한개(18)가 다른 NPN트랜지스터의 적어도 한개(5)와 비교하여 낮은 항복개시 전압과 높은 항복유지 전압을 가지며, 상기 입력단자(1)에 대하여 서서히 상승하는 전압이 인가된 경우에는 상기 NPN트랜지스터중 항복유지 전압이 높은 쪽의 트랜지스터(18)가 항복되고, 급속히 상승하는 고전압이 인가된 경우에는 상기 항복유지 전압이 낮은 트랜지스터(5)가 항복하는 입력부가 설치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서, 상기 입력부는 P형 반도체기판(l5), 이 기판상에 간격을 두고 형성된 복수개의 N형 매립층(12)(13), 이 N형 매립층상에 형성된 N형 에피택셜층(6), 이 에피택셜층끼리를 분리하는 상기 반도체기판상에 형성된 산화막(16), 상기 산화막직하의 반도체기판에 형성되어 반도체기판보다도 불순물농도가 높은 P형(14), 상기 에피택셜(6)층내에 형성된 P층(7), 이 P층내에 형성된 N층(8)을 가지며, 이 입력부의 상기 항복유지 전압이 낮은 쪽의 NPN트랜지스터(5)의 콜렉터로서 상기 N형 에피택셜층을, 그리고 베이스 및 에미터로서 상기 에피택셜내의 P층(7) 및 이 P층내의 N층(8)을, 또 상기 높은 항복유지 전압을 가진 NPN트랜지스터(18)의 베이스로서 상기 산화막직하의 반도체기판에 형성된 P층(l4)을, 그의 에미터 및 콜렉터로서 이 P층 양측의 상기 N형 매립층(12)(13)을 사용한 것을 특징으로 하는 반도체 집적회로장치.
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