KR930004815B1 - 래치 엎을 방지한 Bi-CMOS 반도체 장치 - Google Patents

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Abstract

내용 없음.

Description

래치 엎을 방지한 Bi-CMOS 반도체장치
제1도는 본 발명자가 래치 엎의 해석에 사용한 회로를 도시한 도면.
제2도는 제1도의 일부분을 도시한 단면도.
제3도는 본 발명의 제1의 실시예를 도시한 단면도.
제4도는 본 발명의 제2의 실시예를 도시한 단면도.
제5도는 본 발명의 3개의 실시예와 비교예의 전압 전류 특성을 도시한 도면.
제6도는 본 발명의 제3의 실시예를 도시한 단면도.
제7도는 본 발명의 제4의 실시예를 도시한 단면도.
제8도는 본 발명의 제5의 실시예를 도시한 단면도.
본 발명은 반도체 장치에 관한 것으로, 특히 고속 저소비 전력의 논리 LSI의 집적도 향상에 적합한 반도체 장치에 관한 것이다.
종래의 장치는 예를 들면, 일본국 특허 공개공보 48-39175호에 기재되어 있는 바와 같이 바이폴라 트랜지스터의 베이스와 MOSFET의 소오스 또는 드레인을 공통화하여 복합화하는 것에 의해 장치의 점유 면적을 저감하고 있다. 그러나, 이와 같은 복합 구조에서는 바이폴라 트랜지스터와 MOSFET로 PNPN소자가 기생 소자로서 만들어지는 동작 조건에 의해서는 이 PNPN소자가 도통하는 소위 래치 엎 현상이 생기는 실용상 문제가 있었다.
본 발명자는 제1도 및 제2도에 도시한 바이폴라 트랜지스터와 MOSFET를 사용한 회로에 사용하여 래치 엎 현상을 해석하였다.
또한, 제1도에 도시한 회로 구성은 본 발명자중의 하나가 다른 자와 발명한 회로이고, 일본국 특허공개 공보 소화 59-8431호의 제1도에 도시되어 있는 것과 거의 같다. 단, 본 발명의 제1도에서는 저항(121)이 개지되어 있는 점이 다르다. 이 저항이 래치 엎과 중요한 관계를 갖는 것은 다음의 설명에서 명확하게 된다. 이 해석에 의해, 제1도의 회로에 있어서, 래치 엎이 발생하는 부분은 바이폴라 트랜지스터(110)과 FET(105)의 영역인 것이 명확하게 되었다. 즉, 어떠한 조건하에서도 트랜지스터(110)과 FET(105)의 소오스 영역(227) 사이에 형성된 PNPN소자(227, 225, 226, 229가 각각 대응함)가 도통하였을 때를 고려한다. 이 PNPN소자는 한번 도통하면, 자기 유지 기능에 의해 도통을 계속하고, 그때의 전류는 외부 저항(121)에 의해 제어될 때까지 증가한다. 이 상태에서, FET(105)의 소오스 영역(227)에는 트랜지스터(110)의 콜렉터(222)에 대해서 항상 순방향으로 전압이 인가되고, 이 PNPN소자의 도통을 금지하는데는 전원 전압을 극단으로 내리는 등의 방법밖에 없다. 이 현상이 래치 엎이라고 하는 현상이다.
본 발명은 상술한 바와 같이, 래치 엎이 FET(105)의 소오스 영역의 전위가 바이폴라 트랜지스터(110)이 콜렉터 영역의 전위보다 높게 되는 것에 의해 발생하는 것에 착안하여, 그 소오스 영역의 전위가 콜렉터 영역의 전위보다 높게 되는 것을 억제 또는 방지하는 방법을 발견하게 되었다. 이를 위해서는 (1) 저항(121)의 저감, (2) 사전에 FET의 소오스 영역에 트랜지스터의 콜렉터 영역의 전이보다 낮은 전위를 부여하여 두고, (3) 저항(121)에 의해 강하한 전위를 FET(105)의 소오스 영역에 부여하는 등의 방법이 고려되었다. 제1의 방법인 저항(121)의 저항값 저감이 여러가지로 시도되고 있지만, 수
Figure kpo00001
에서 수십
Figure kpo00002
으로 되어 있으므로, 대폭적인 개선은 기대할 수 없다. 제2의 방법인 소오스 영역으로의 낮은 전위의 공급은 래치 엎의 발생을 곤란하게 하는 점에서 효과가 크고 또 그 실시에 따르는 장치의 점유 면적의 증가가 없는 이점이 있다. 그러나, 래치 엎이 발생하여 버리는 것을 방지하기 좋은 방법이 없는 결점이 있다. 제3의 방법인 저항(121)에 의해 강하한 전압을 FET(105)의 소오스 영역에 공급하는 방법에서는 래치 엎의 발생이 발견되지 않는 것을 알았다.
본 발명의 목적은 상술한 래치 엎을 방지한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 고집적화된 반도체 장치의 안정한 동작을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 하나의 특징에 따르면, 바이폴라 트랜지스터와 MOSFET의 조합 회로를 구비하는 반도체 장치에 있어서, 상기 MOSFET는 입력 신호에 응답하는 게이트, 소오스 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역사이의 채널부를 구비하고, 상기 바이폴라 트랜지스터는 한쪽 끝이 제1의 단자에 다른쪽 끝이 상기 MOSFET의 상기 소오스 영역에 접속된 콜렉터 영역을 구비하며, 상기 바이폴라 트랜지스터의 에미터 영역, 베이스 영역 및 콜렉터 영역과 상기 MOSFET의 소오스 영역 및 드레인 영역을 반도체 재료내에 형성한다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서 및 첨부 도면에 의하여 명백하게 될 것이다.
이하, 본 발명의 실시예를 첨부 도면에 따라 설명한다.
[실시예 1]
제3도는 래치 엎을 방지하는 1실시예의 반도체 장치의 단면 구조도이다. 제3도는 제1도에서 래치 엎을 발생하는 소자(105), (110)의 부분 단면도이다(제4도, 제6도도 마찬가지임). 이 장치에서는 P형 MOSFET의 소오스 영역(327)로의 단자(353)과 바이폴라 트랜지스터의 콜렉터 영역(322)로의 단자(309)를 분리하고, 사전에 측정한 반도체 장치의 래치 엎 발생 조건에 따라 단자(353)에 래치 엎이 발생하지 않도록 전위를 MOSFET의 소오스 영역 단자(353)에 공급한다. 이 실시예는 다음과 같이 하여 제조되었다. P형 저불순물 농도 실리콘 기판을 준비하고, 매립층(콜렉터 영역)(322)로 되는 불순물, 예를 들면 안티몬(Sb)(비소 As라도 좋음)을 고농도로 도프한다. 그후 N형 저불순물 농도의 에피택셜 성장층(325)를 전면에 성장시킨다.
다음에 소자간 분리 절연막(324)를 마련한다. 이 소자간 분리 절연막(324)는 소위 LOCOS(Local Oxidation of Silicon)법을 사용하여 만들어도 좋다.
다음에 MOS트랜지스터의 게이트 절연막(330)을 열산화법 등에 의해 마련한다. 게이트 절연막상에 게이트 전극으로 되는 예를 들면, 다결정 실리콘 등을 퇴적하고, 바라는 형상으로 포토리도그래피에 의해 가공한다.
다음에 P형 소오스 영역(327) 및 P형 드레인 영역(328)(P형 베이스 영역(326))을 예를 들면, 이온 주입법 등에 의해 게이트 전극과 자기 정합으로 형성한다.
다음에 N형 에미터 영역(329)를 형성한다. 전면에 보호막(331)을 마련하고, 전극 인출부를 포토리도그래피에 의해 뚫고, 도전 물질, 예를 들면 알루미늄 등을 퇴적하고, 바라는 형상으로 가공한다. 이렇게 하여, 전극(303), (309), (315), (353)이 형성된다. 이 구조를 사용하면, 통상의 동작 조건에서는 단자(353)의 전위가 단자(309)의 전위보다 0.5V이상 내려가면, 래치 엎이 전혀 발생하지 않았다. 그러나, 단자(309)의 전위가 더욱 내려가서, PN접합에 항복 현상이 발생하면, 래치 엎이 발생하고, 한번 래치 엎이 발생하면, 정상 동작으로의 복귀가 어렵다는 결점을 갖는 것도 알았다.
[실시예 2]
이하, 제4도에 따라 본 발명의 제2의 실시예를 설명한다.
제4도는 상술한 제3도 구조의 결점을 경감한 반도체 장치의 단면구조를 도시한 것이다. 이 실시예는 P형 기판(421)상에 매립층(422)를 마련하고, 에피택셜 성장층(425)가 바이폴라 트랜지스터의 콜렉터 영역이고, MOS트랜지스터의 기판으로 되어 있다. 베이스 영역(426), 에미터 영역(429), 소오스 영역(427) 및 드레인 영역(428)이 에피택셜층(425)중에 마련된다. 게이트 절연막(430)이나 보호막(431), 전극(403), (409), (415), (453)은 제3도와 마찬가지로 마련된다. 제4도에서는 트랜지스터의 콜렉터 영역(422), (425)로의 단자(409)에 대해서 FET의 소오스 영역(427)을 (425)에 대해서 제3도와 비교하여 반대측에 마련되어 있다. 이와 같이 하면, 트랜지스터의 콜렉터 저항에 의한 전압 강하의 영향이 저감되고 FET의 소오스 영역의 전위가 트랜지스터의 콜렉터 영역(422), (425)보다 높게 되어 곤란하게 되므로, 래치 엎은 거의 발생하지 않게 되었다. 이 구조에 있어서의 래치 엎 발생 전압을 종래 구조의 그것과 비교하여 제5도에 도시하였다. 제5도의 a는 하나의 트랜지스터, d, c는 제2도, 제4도의 전압 전류 특성을 도시한 것이다. 이 결과에서 제4도의 구조를 사용하면, 트랜지스터의 항복 전압 이하의 조건에서는 모두 래치 엎이 발생하였다. 또 강제적으로 래치 엎에 가까운 현상을 높은 전압을 인가하여 발생시켜도 동작 규격 전압의 최대값 6V로 하면, 이 래치 엎에 유사한 현상도 삭감하는 것을 알았다.
[실시예 3]
제6도에 따라 본 발명의 제3의 실시예를 설명한다. 제6도는 상술한 제3도, 제4도 구조의 래치 엎 발생을 더욱 억제하는 장치의 단면 구조를 도시한 것이다. 제6도에서는 트랜지스터의 콜렉터(622)로의 단자(653)을 FET의 소오스 영역(627)로의 단자(609)를 분리함과 동시에 단자(609)의 전력 공급용으로 콜렉터 영역(622)에 새롭게 (623)영역을 마련하여 전원 단자(653)에서 콜렉터 영역(622)까지 강하한 전압을 FET의 소오스 영역(627)에 공급하는 것에 특징이 있다. 이와 같이 하면, FET의 소오스 영역의 전위는 항상 콜렉터 영역(622)보다 저전위로 되어 래치 엎이 전혀 발생하지 않는다. 제작된 제6도의 단면 구조를 갖는 반도체 장치에서는 전혀 래치 엎이 발생하지 않고, PN접합의 항복 전압이상의 전압을 인가하여 과대 전류가 흘렀을 때에도 규격 전압까지 인가 전압이 저하하면, 전류가 흐르지 않게 되는 것이 명확하게 되었다. 제5도중 b에 전압 전류 특성을 도시하였다.
[실시예 4]
제7도에 도시한 실시예는 제3도에 도시한 실시예에 있어서, MOS트랜지스터부의 매립층(7222)와 바이폴라 트랜지스터부의 매립층(7221)이 분리되어 마련되어 있다. 이 때문에, 래치 엎이 매우 발생하기 어렵게 되어 있다. 또한, MOS트랜지스터의 소오스 전극으로 바이폴라 트랜지스터의 콜렉터 전극 C1보다 낮은 전압을 인가한다. 이와 같은 구조에 의해 바이폴라 트랜지스터의 포화를 충분히 방지할 수 있다.
[실시예 5]
제8도에 도시한 실시예는 제6도에 도시한 실시예에 있어서, MOS트랜지스터부의 매립층(8222)과 바이폴라 트랜지스터부의 매립층(8221)이 분리되어 마련되어 있다. 이 때문에, 실시예 4와 마찬가지로, 래치 엎이 발생하기 어렵게 되어 있다.
또한, MOS트랜지스터의 소오스 전극에 바이폴라 트랜지스터의 매립층(8221)을 통해서 전압이 공급되므로, 매립층의 저항에 의해 전압이 저하하여 바이폴라 트랜지스터의 포화 방지가 달성된다.
본 발명에 의하면 바이폴라 트랜지스터의 베이스 영역과 MOSFET의 소오스 또는 드레인 영역을 공용한 복합 소자의 결점인 래치 엎을 방지할 수 있고, 장치의 점유 면적은 제1도에 도시한 회로에 있어서, 약 20% 감소하였다. 또 FET의 기생 용량이 저감되어, 회로의 지연 시간은 종래의 복합화하지 않은 구조에 비해서 약 10% 고속화되었다. 또한, 제6도∼제8도 구조의 장치에서는 바이폴라 트랜지스터에 과전류가 흘러 콜렉터 저항에 의해 전위가 저하하고, 베이스의 전위보다 내려가면 MOSFET에 역방향 전류가 흘러서 베이스의 전위를 더욱 내리므로, 이 과전류에 의한 바이폴라 트랜지스터의 포화 현상을 방지하는 효과도 있다.
P형 MOSFET가 N형 MOSFET로 변화된 것만이 서로 다른 제7도 또는 제8도의 구조는 FET(107)과 바이폴라 트랜지스터(111)로서 제1도의 회로를 형성하는데 사용할 수 있으므로, 실시예 4 또는 실시예 5와 마찬가지 효과를 달성할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경 가능한 것은 물론이다.

Claims (6)

  1. 바이폴라 트랜지스터와 MOSFET의 조합 회로를 구비하는 반도체 장치에 있어서, 상기 MOSFET는 입력 신호에 응답하는 게이트, 소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역사이의 채널부를 구비하고, 상기 바이폴라 트랜지스터는 한쪽 끝이 제1의 단자에 다른쪽 끝이 상기 MOSFET의 상기 소오스 영역에 접속된 콜렉터 영역을 구비하고, 상기 바이폴라 트랜지스터의 에미터 영역, 베이스 영역 및 콜렉터 영역과 상기 MOSFET의 소오스 영역 및 드레인 영역은 반도체 재료내에 형성되는 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 바이폴라 트랜지스터는 NPN형 바이폴라 트랜지스터인 반도체 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 MOSFET는 P채널형 MOSFET인 반도체 장치.
  4. 바이폴라 트랜지스터와 MOSFET의 조합 회로를 구비하는 반도체 장치에 있어서, 상기 MOSFET는 입력 신호에 응답하는 게이트, 소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역사이의 채널부를 구비하고, 상기 바이폴라 트랜지스터는 한쪽 끝이 제1의 단자에 다른쪽 끝이 상기 MOSFET의 상기 소오스 영역에 접속된 콜렉터 영역을 구비하고, 상기 바이폴라 트랜지스터의 에미터 영역, 베이스 영역 및 콜렉터 영역은 반도체 재료의 제1의 영역내에 형성되고, 상기 MOSFET의 소오스 영역 및 드레인 영역은 상기 반도체 재료의 제2의 영역내에 형성되는 반도체 장치.
  5. 특허청구의 범위 제7항에 있어서, 상기 바이폴라 트랜지스터는 NPN형 바이폴라 트랜지스터인 반도체 장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 MOSFET는 P채널형 MOSFET인 반도체 장치.
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