JPS5937860B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5937860B2 JPS5937860B2 JP13534076A JP13534076A JPS5937860B2 JP S5937860 B2 JPS5937860 B2 JP S5937860B2 JP 13534076 A JP13534076 A JP 13534076A JP 13534076 A JP13534076 A JP 13534076A JP S5937860 B2 JPS5937860 B2 JP S5937860B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Description
【発明の詳細な説明】
本発明は半導体装置、くわしくはＭＯＳ（Ｍｅ−ｔａｌ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）素子とバイポ
ーラ素子とを組み合わせた高能率の電圧、電流変換半導
体装置に関するものである。
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）素子とバイポ
ーラ素子とを組み合わせた高能率の電圧、電流変換半導
体装置に関するものである。
従来、演算増巾回路などの差動入力部には高増巾率のバ
イポーラ・トランジスタか、電圧入力形のＭＯＳもしく
は接合形ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉ
ｓｔｏｒ）を用いることが多かつた。
イポーラ・トランジスタか、電圧入力形のＭＯＳもしく
は接合形ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉ
ｓｔｏｒ）を用いることが多かつた。
これは、・ 演算増巾器としては入力電流が理想的には
零である高入カインビーダンス特性が必要だからである
。しかるに、バイポーラ・トランジスタでは原理的に入
力電流を必要とし、１層Ａ以下にはしがたい欠点を持つ
ている。また一方において、ＭＯＳもフ しくは接合形
のＦＥＴでは、チャネル・コンダクタンス（以下記号的
にｇｍと略す）を高くとることができず、ＦＥＴだけで
演算増幅器を組むと十分な電流、もしくは電圧利得を得
ることができない。これを解消するため、従来は入力の
差動対ト門 ランジスメだけを入カインビーダンスの高
いＦＥＴとし、これと独立に形成したバイポーラ・トラ
ンジスタとを組み合せて増巾回路を形成していた。この
ため、別々にＦＥＴとバイポーラ素子を形成して回路を
構成するため、集積回路とした１時のチップ上の面積が
増大するという欠点を持つていた。本発明は従来のかか
る欠点を改善するためになされたもので、小面積でかつ
大きなｇｍを取れるようにしたＭＯＳとバイポーラの複
合構造を提供・ するものであ・る。
零である高入カインビーダンス特性が必要だからである
。しかるに、バイポーラ・トランジスタでは原理的に入
力電流を必要とし、１層Ａ以下にはしがたい欠点を持つ
ている。また一方において、ＭＯＳもフ しくは接合形
のＦＥＴでは、チャネル・コンダクタンス（以下記号的
にｇｍと略す）を高くとることができず、ＦＥＴだけで
演算増幅器を組むと十分な電流、もしくは電圧利得を得
ることができない。これを解消するため、従来は入力の
差動対ト門 ランジスメだけを入カインビーダンスの高
いＦＥＴとし、これと独立に形成したバイポーラ・トラ
ンジスタとを組み合せて増巾回路を形成していた。この
ため、別々にＦＥＴとバイポーラ素子を形成して回路を
構成するため、集積回路とした１時のチップ上の面積が
増大するという欠点を持つていた。本発明は従来のかか
る欠点を改善するためになされたもので、小面積でかつ
大きなｇｍを取れるようにしたＭＯＳとバイポーラの複
合構造を提供・ するものであ・る。
第１図に本発明の概念を説明するための半導体装置の断
面構造を示し、第２図にその等価回路を示す。
面構造を示し、第２図にその等価回路を示す。
すなわち、第１図において、Ｎ＋層１の上に設けたＮ層
２の表面部にＰ層３、４を構成し、Ｊ このＰ層間はＳ
ｉＯ２層８ケ介して金属層１０が存在し、これらでＰチ
ャネルＭＯＳ−ＦＥＴが形成されている。他方、Ｐ層３
にはさらにＮ＋層５を設け、このＮ＋層５とＰ層３と、
Ｎ層１、Ｎ＋層２によりＮＰＮトランジスタが形成され
ている。； いま、Ｐ層４と、Ｎ層２のオーミックコン
タクト用Ｎ＋層６とを電極９で結合した状態を考える。
電極９を高電位に、電極１１を低電位にしておき、電極
端子１０（以下この端子をゲート端子と仮称する）に入
力電圧を印加する。
２の表面部にＰ層３、４を構成し、Ｊ このＰ層間はＳ
ｉＯ２層８ケ介して金属層１０が存在し、これらでＰチ
ャネルＭＯＳ−ＦＥＴが形成されている。他方、Ｐ層３
にはさらにＮ＋層５を設け、このＮ＋層５とＰ層３と、
Ｎ層１、Ｎ＋層２によりＮＰＮトランジスタが形成され
ている。； いま、Ｐ層４と、Ｎ層２のオーミックコン
タクト用Ｎ＋層６とを電極９で結合した状態を考える。
電極９を高電位に、電極１１を低電位にしておき、電極
端子１０（以下この端子をゲート端子と仮称する）に入
力電圧を印加する。
ゲート端子１０の電圧が端子９（以下ソース端子と仮称
する）の電位と同電位のときはＰ層３（この場合はドレ
インに相当する）には電流が流れない。これは通常のＰ
チヤネルＭＯＳ−ＦＥＴの特性より導出されるものであ
る。ゆえにＰ層３を前記のＮＰＮトランジスタのベース
とみると、ベースに電流が供給されないことを意味し、
ＮＰＮトランジスｌはオフとなり、ノース端子９もＮＰ
Ｎのエミツｌ端子１１にも電流が流れない。つぎにゲー
ト端子１０の電位をソース端子９の電位より、閾値電圧
Ｖ１以下に下げると、ＰチヤネルＭＯＳ．ＦＥＴはオン
となり、そのドレインであるＰ層３に電流が流れ込む。
これはＮＰＮトランジスｌのベースに電流が流れたこと
と等価となるため、このベース電流の電流増巾率β倍の
電流が電位９からＮ層２、Ｎ＋層１を通してそのエミツ
ノ端子１１に流れる。ゆえに、ＭＯＳ−ＦＥＴのわずか
なドレイン電流がＮＰＮトランジスタによつて増巾され
、全体を１つのＭＯＳ−ＦＥＴとみみると、従来にない
高いＧｍを持つＦＥＴが実現されたと考えられる。また
、全体を１つのバイポーラ・トランジスタとみると、ゲ
ート端子１０が入力のベース端子に相当するので、電流
増巾率が無限大の、いいかえれば入カインビーダンスの
高いバイポーラ・トランジスｌとみることも出来る。さ
て、第２図の等価回路を使つて動作時のこの複合構造の
トランジスｌの等価チヤネルコンダクタンスＧｍを求め
ると、簡単な式の計算から、次式を得る。
する）の電位と同電位のときはＰ層３（この場合はドレ
インに相当する）には電流が流れない。これは通常のＰ
チヤネルＭＯＳ−ＦＥＴの特性より導出されるものであ
る。ゆえにＰ層３を前記のＮＰＮトランジスタのベース
とみると、ベースに電流が供給されないことを意味し、
ＮＰＮトランジスｌはオフとなり、ノース端子９もＮＰ
Ｎのエミツｌ端子１１にも電流が流れない。つぎにゲー
ト端子１０の電位をソース端子９の電位より、閾値電圧
Ｖ１以下に下げると、ＰチヤネルＭＯＳ．ＦＥＴはオン
となり、そのドレインであるＰ層３に電流が流れ込む。
これはＮＰＮトランジスｌのベースに電流が流れたこと
と等価となるため、このベース電流の電流増巾率β倍の
電流が電位９からＮ層２、Ｎ＋層１を通してそのエミツ
ノ端子１１に流れる。ゆえに、ＭＯＳ−ＦＥＴのわずか
なドレイン電流がＮＰＮトランジスタによつて増巾され
、全体を１つのＭＯＳ−ＦＥＴとみみると、従来にない
高いＧｍを持つＦＥＴが実現されたと考えられる。また
、全体を１つのバイポーラ・トランジスタとみると、ゲ
ート端子１０が入力のベース端子に相当するので、電流
増巾率が無限大の、いいかえれば入カインビーダンスの
高いバイポーラ・トランジスｌとみることも出来る。さ
て、第２図の等価回路を使つて動作時のこの複合構造の
トランジスｌの等価チヤネルコンダクタンスＧｍを求め
ると、簡単な式の計算から、次式を得る。
ここでＧｍはＭＯＳＯＦＥＴのチヤネルＯコンダクｌン
スであり、βはＮＰＮトランジスｌの電流増幅率である
０ｇｍ】２０μΩ、β＝１００とすると、Ｇｍ−：２０
００μΩが得られる。
スであり、βはＮＰＮトランジスｌの電流増幅率である
０ｇｍ】２０μΩ、β＝１００とすると、Ｇｍ−：２０
００μΩが得られる。
従来のＭＯＳ．ＦＥＴでは、Ｇｍを大とするにはＷ／Ｌ
（チヤネル巾対チヤネル長）を大とせざるを得ず、大き
なＧｍを得るには極めて大きな面積を必要とする欠点が
あつたが、本素子構造では、従来とほぼ同様の面積で１
００倍以上のＧｍを得ることが可能であることを示して
いる．本構造はＰチヤネルＭＯＳ？：．ＮＰＮトランジ
スｌの組み合せで構成されている場合を示したが、Ｐ？
：．Ｎの極性および印加電圧の極性を逆にしても同様の
効果が得られることはいうまでもない。なお、製造上Ｎ
ＯＳの特性をＮＰＮの特性と独立に制御できるようにす
るには、第１図の７に示す部分に周知のイオン打込み法
によつてチヤネルの不純物量を制御してやればよい。以
下本発明を実施例によつて説明する。
（チヤネル巾対チヤネル長）を大とせざるを得ず、大き
なＧｍを得るには極めて大きな面積を必要とする欠点が
あつたが、本素子構造では、従来とほぼ同様の面積で１
００倍以上のＧｍを得ることが可能であることを示して
いる．本構造はＰチヤネルＭＯＳ？：．ＮＰＮトランジ
スｌの組み合せで構成されている場合を示したが、Ｐ？
：．Ｎの極性および印加電圧の極性を逆にしても同様の
効果が得られることはいうまでもない。なお、製造上Ｎ
ＯＳの特性をＮＰＮの特性と独立に制御できるようにす
るには、第１図の７に示す部分に周知のイオン打込み法
によつてチヤネルの不純物量を制御してやればよい。以
下本発明を実施例によつて説明する。
第３図は第１の実施例を示したもので、本発明の素子を
従来のバイポーラＩＣの工程で同時に作つたものである
。
従来のバイポーラＩＣの工程で同時に作つたものである
。
すなわち、Ｐ形基板１４とアイソレーシヨンＰ＋拡散１
５によつて本発明の素子と従来のバイポーラ素子とを電
気的に分離して形成され、相互配線によつてＩＣが形成
される。第４図は第３図の等価な素子を示したものであ
る。第５図は本発明の素子を第３図に示したような素子
形成を通じて、演算増巾器の基本部の回路を構成した場
合の実施例である。第６図はその記号的に表したプロツ
クを示したものである。さて、第５図において、Ｑ，．
Ｑ２は本発明による複合素子であり、Ｑ３．Ｑ４は通常
のバイポーラ素子である。ＩＯは通常の素子を用いて回
路を構成した定電流源を示している。Ｖｃｃ．は電源電
圧である。今差動対にされた本発明による複合素子の入
力端子にＶｌ，Ｖ２なる電位を加えると、もしもＶ，＝
Ｖ２ならば、回路のオフセツト電圧を無視すると、複合
素子Ｑｌ，Ｑ２のエミッタはＩ。／２づつの電流が流れ
る。Ｑ，とＱ４のベース．エミツｌ間ダイオード特性が
同じであるように設計されているものとすれば、Ｑ３，
Ｑ４のダイオード、もしくはコレクｌ電流は相等しいか
ら、ＶＯｕｔの端子への入、出電流はなく、出力につな
がる負荷によつてＶ。ｕｔの電位は定まる。つぎに、Ｖ
１〉Ｖ２となると、Ｑ２のエミツｌの方がＱ１より大き
な電流が流れる。しかし、Ｑ４はＱ，によつて制御され
ているのでＱ２のエミッタ電流を吸い込むことができず
、この差額の電流はＶ。ｕ，の端子から外へ流れ出るこ
とになる。このためＶＯｕｔの端子の電圧は前回よりも
上昇することになる。Ｖ１〈Ｖ２のときは上記と逆の状
態となる。この０ｕｔ端子の外側に適当な電流・電圧変
換回路を設ければ、必要に応じた演算増巾回路を形成す
ることができる。第７図は第５図の如き差動増巾回路の
差動対を構成する際の他の実施例を示した平面パｌ−ン
図である。
５によつて本発明の素子と従来のバイポーラ素子とを電
気的に分離して形成され、相互配線によつてＩＣが形成
される。第４図は第３図の等価な素子を示したものであ
る。第５図は本発明の素子を第３図に示したような素子
形成を通じて、演算増巾器の基本部の回路を構成した場
合の実施例である。第６図はその記号的に表したプロツ
クを示したものである。さて、第５図において、Ｑ，．
Ｑ２は本発明による複合素子であり、Ｑ３．Ｑ４は通常
のバイポーラ素子である。ＩＯは通常の素子を用いて回
路を構成した定電流源を示している。Ｖｃｃ．は電源電
圧である。今差動対にされた本発明による複合素子の入
力端子にＶｌ，Ｖ２なる電位を加えると、もしもＶ，＝
Ｖ２ならば、回路のオフセツト電圧を無視すると、複合
素子Ｑｌ，Ｑ２のエミッタはＩ。／２づつの電流が流れ
る。Ｑ，とＱ４のベース．エミツｌ間ダイオード特性が
同じであるように設計されているものとすれば、Ｑ３，
Ｑ４のダイオード、もしくはコレクｌ電流は相等しいか
ら、ＶＯｕｔの端子への入、出電流はなく、出力につな
がる負荷によつてＶ。ｕｔの電位は定まる。つぎに、Ｖ
１〉Ｖ２となると、Ｑ２のエミツｌの方がＱ１より大き
な電流が流れる。しかし、Ｑ４はＱ，によつて制御され
ているのでＱ２のエミッタ電流を吸い込むことができず
、この差額の電流はＶ。ｕ，の端子から外へ流れ出るこ
とになる。このためＶＯｕｔの端子の電圧は前回よりも
上昇することになる。Ｖ１〈Ｖ２のときは上記と逆の状
態となる。この０ｕｔ端子の外側に適当な電流・電圧変
換回路を設ければ、必要に応じた演算増巾回路を形成す
ることができる。第７図は第５図の如き差動増巾回路の
差動対を構成する際の他の実施例を示した平面パｌ−ン
図である。
第８図はそのＡ−Ａ′面の断面構造模型を示したもので
ある。
ある。
本実施例は、１つのアイソレーシヨンの中に差動対の複
合素子がコンパクトに集積されている。これは、近接し
て作られるために、差動対として重要な特性の１つであ
るオフセツト電圧値を小さくすることに役立つ。すなわ
ち、集積密度が高く、入カインビーダンスが高く、オフ
セツト電圧は小さく、チヤネルコンダクノンスの大きい
差動対素子が出来る特徴を持つていることがわかる。第
９図は他の実施例を示す。
合素子がコンパクトに集積されている。これは、近接し
て作られるために、差動対として重要な特性の１つであ
るオフセツト電圧値を小さくすることに役立つ。すなわ
ち、集積密度が高く、入カインビーダンスが高く、オフ
セツト電圧は小さく、チヤネルコンダクノンスの大きい
差動対素子が出来る特徴を持つていることがわかる。第
９図は他の実施例を示す。
本発明の複合素子の等価チャネルコンダクタンスをさら
に大きくするためのもので、ＮＰＮのダーリントン接続
素子とＰ−ＭＯＳを一体に組み合せた構造のものである
．等価チヤネルコンｌクダンスＧｍは次式のようになる
。ここでＧｍはＭＯＳＯＦＥＴ部のチヤネルＯコンダク
ｌンス、β１，β２は、ＮＰＮトランジスタ部１３，２
６の電流増巾率である。
に大きくするためのもので、ＮＰＮのダーリントン接続
素子とＰ−ＭＯＳを一体に組み合せた構造のものである
．等価チヤネルコンｌクダンスＧｍは次式のようになる
。ここでＧｍはＭＯＳＯＦＥＴ部のチヤネルＯコンダク
ｌンス、β１，β２は、ＮＰＮトランジスタ部１３，２
６の電流増巾率である。
例えば、Ｇｍ＝２０μΩ、β１＝１００、β２＝１００
とすると、Ｇｍ＝０．２Ωとなる。すなわち、従来の１
００００倍の大きなチヤネルコンダクノンスが得られる
。以上説明した如く、本発明によれば、ＭＯＳ・ＦＥＴ
とバイポーラトランジスｌを一体構造としたことにより
、集積密度が高く、高いＧｍを容易に得ることが出来、
高性能演算増幅器等への応用においても極めて有用であ
り、工業上利益をもたらすものと考える。
とすると、Ｇｍ＝０．２Ωとなる。すなわち、従来の１
００００倍の大きなチヤネルコンダクノンスが得られる
。以上説明した如く、本発明によれば、ＭＯＳ・ＦＥＴ
とバイポーラトランジスｌを一体構造としたことにより
、集積密度が高く、高いＧｍを容易に得ることが出来、
高性能演算増幅器等への応用においても極めて有用であ
り、工業上利益をもたらすものと考える。
第１図は本発明の概念を説明するための断面構造模型図
、第２図はその等価回路を示す図、第３図は本発明の一
実施例を示すバイポーラ型集積回路の断面構造模型図、
第４図はその素子の等価回路を示す図、第５図は本発明
の素子を用いて使つた演算増巾器の基本部をなす差動増
巾回路図、第６図はそのプロツク図、第７図は本発明の
素子を差動対にした集積回路向き装置の平面図、第８図
はそのＡ−Ａ′面の断面構造模型図、第９図は本発明の
他の実施例図、第１０図はその等価回路図である。 図において、１，２，５，６，１８，２５はＮ形半導体
、３，４，１４，１５，１６，１７，２４はＰ形半導体
、８はＳｉＯ２，７はＭＯＳ部ｅのチヤネル閾値電圧制
御用イオン打込み層を示す。
、第２図はその等価回路を示す図、第３図は本発明の一
実施例を示すバイポーラ型集積回路の断面構造模型図、
第４図はその素子の等価回路を示す図、第５図は本発明
の素子を用いて使つた演算増巾器の基本部をなす差動増
巾回路図、第６図はそのプロツク図、第７図は本発明の
素子を差動対にした集積回路向き装置の平面図、第８図
はそのＡ−Ａ′面の断面構造模型図、第９図は本発明の
他の実施例図、第１０図はその等価回路図である。 図において、１，２，５，６，１８，２５はＮ形半導体
、３，４，１４，１５，１６，１７，２４はＰ形半導体
、８はＳｉＯ２，７はＭＯＳ部ｅのチヤネル閾値電圧制
御用イオン打込み層を示す。
Claims (1)
- １ 第１の不純物形半導体基板上に形成されたＦＥＴの
第２の不純物形半導体からなるドレイン領域をトランジ
スタのベース領域と一体化し、上記ＦＥＴの上記基板を
上記トランジスタのコレクタ領域と一体化し、かつ上記
ＦＥＴのソース領域と上記基板は電極で接続して一方の
電位端子とし、上記トランジスタの上記ベース領域中に
設けられた第１の不純物形半導体からなるエミッタ領域
を他方の電位端子とし、上記ＦＥＴのゲート電極を入力
端子として構成したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13534076A JPS5937860B2 (ja) | 1976-11-12 | 1976-11-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13534076A JPS5937860B2 (ja) | 1976-11-12 | 1976-11-12 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13415185A Division JPS6122662A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5360582A JPS5360582A (en) | 1978-05-31 |
| JPS5937860B2 true JPS5937860B2 (ja) | 1984-09-12 |
Family
ID=15149474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13534076A Expired JPS5937860B2 (ja) | 1976-11-12 | 1976-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937860B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218669Y2 (ja) * | 1984-08-14 | 1990-05-24 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563868A (en) * | 1978-11-08 | 1980-05-14 | Nec Corp | Semiconductor integrated circuit |
| JPH0793383B2 (ja) * | 1985-11-15 | 1995-10-09 | 株式会社日立製作所 | 半導体装置 |
| JPS62174965A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 集積回路 |
| JPS6348857A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | 半導体装置 |
| JP4617527B2 (ja) | 1999-04-08 | 2011-01-26 | 株式会社デンソー | 回路装置 |
| JP2002026154A (ja) | 2000-07-11 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体メモリおよび半導体装置 |
-
1976
- 1976-11-12 JP JP13534076A patent/JPS5937860B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218669Y2 (ja) * | 1984-08-14 | 1990-05-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5360582A (en) | 1978-05-31 |
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