JPS6122662A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6122662A JPS6122662A JP13415185A JP13415185A JPS6122662A JP S6122662 A JPS6122662 A JP S6122662A JP 13415185 A JP13415185 A JP 13415185A JP 13415185 A JP13415185 A JP 13415185A JP S6122662 A JPS6122662 A JP S6122662A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar
- fet
- region
- emitter
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
- H03F3/45282—Long tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置、くわしくはＭＯ８（Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）素子とバイ
ポーラ素子とを組み合わせた高能率の電圧・電流変換半
導体装置を利用した演算増巾器に関するものである。
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）素子とバイ
ポーラ素子とを組み合わせた高能率の電圧・電流変換半
導体装置を利用した演算増巾器に関するものである。
従来、演算増巾回路などの差動入力部には高増巾率のバ
イポーラ・トランジスタが、電圧入力形のＭＯＳもしく
は接合形Ｆ Ｅ Ｔ （Ｆｉｅｌｄ ＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）を用いることが多かった。これは
、演算増巾器としては入力電流が理想的には零である高
入力インピーダンス特性が必要だからである。
イポーラ・トランジスタが、電圧入力形のＭＯＳもしく
は接合形Ｆ Ｅ Ｔ （Ｆｉｅｌｄ ＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）を用いることが多かった。これは
、演算増巾器としては入力電流が理想的には零である高
入力インピーダンス特性が必要だからである。
しかるに、バイポーラ・トランジスタでは原理的に入力
電流を必要とし、１ｍＡ以下にはしがたい欠点を持って
いる。また一方において、ＭＯＳもしくは接合形のＦＥ
Ｔでは、チャネル・コンダクタンス（以下記号的にｇｍ
と略す）を高くとることができず、ＦＥＴだけで演算増
幅器を組むと十分な電流、もしくは電圧利得を得ること
ができない。これを解消するため、従来は入力の差動対
トランジスタだけを入力インピーダンスの高いＦＥＴと
し、これと独立に形成したバイポーラ・１〜ランジスタ
とを組み合せて増巾回路を形成していた。このため、別
々にＦＥＴとバイポーラ素子を形成して回路を構成する
ため、集積回路とした時のチップ上の面積が増大すると
いう欠点を持っていた。
電流を必要とし、１ｍＡ以下にはしがたい欠点を持って
いる。また一方において、ＭＯＳもしくは接合形のＦＥ
Ｔでは、チャネル・コンダクタンス（以下記号的にｇｍ
と略す）を高くとることができず、ＦＥＴだけで演算増
幅器を組むと十分な電流、もしくは電圧利得を得ること
ができない。これを解消するため、従来は入力の差動対
トランジスタだけを入力インピーダンスの高いＦＥＴと
し、これと独立に形成したバイポーラ・１〜ランジスタ
とを組み合せて増巾回路を形成していた。このため、別
々にＦＥＴとバイポーラ素子を形成して回路を構成する
ため、集積回路とした時のチップ上の面積が増大すると
いう欠点を持っていた。
このような欠点を改良する半導体装置がジョン・アリソ
ン著「集積回路」第８４頁マグロウヒル社（Ｊｏｈｎ
ＡＩＦｓｏｎ“Ｅ １ｅｃｔｒｏｎｉｃ ｉｎｔｅｇｒ
ａｔｅｄｃｊ、ｒｃｕｉｔｓ” ｐ、８ ４ Ｍ
ｃＧｒａｗ Ｈｉｌｌ Ｂｏｏｋｃ ｏｍｐａｎｙ
）に示されている。この素子は、バイポーラ絶線ゲート
トランジスタと呼ばれている。
ン著「集積回路」第８４頁マグロウヒル社（Ｊｏｈｎ
ＡＩＦｓｏｎ“Ｅ １ｅｃｔｒｏｎｉｃ ｉｎｔｅｇｒ
ａｔｅｄｃｊ、ｒｃｕｉｔｓ” ｐ、８ ４ Ｍ
ｃＧｒａｗ Ｈｉｌｌ Ｂｏｏｋｃ ｏｍｐａｎｙ
）に示されている。この素子は、バイポーラ絶線ゲート
トランジスタと呼ばれている。
第１図にこの半導体装置の断面構造を示し、第２図にそ
の等価回路を示す。すなわち、第１図において、Ｎ中層
１の上に設けたＮ層２の表面部に２層３，４を構成し、
このＰ層間は５ｉＯｚ層８を介して金属層１０が存在し
、これらでＰチャネルＭＯ８−ＦＥＴが形成されている
。他方、２層３にはさらにＮ中層５を設け、このＮ中層
５とＰＭ３と、Ｎ層１．Ｎ＋十層によりＮＰＮトランジ
スタが形成されている。いま、２層４と、Ｎ層２のオー
ミックコンタクト用Ｎ中層６とを電極９で結合した状態
を考える。電極９を高電位に、電極１１ヶ低電位、３．
アおへ、電極端、１ｏ（ワ、ユの端子をゲート端子と仮
称する）に入力電圧を印加する。ゲート端子１０の電圧
が端子９（以下ソース端子と仮称する）の電位と同電位
のときは２層３ （この場合はドレインに相当する）に
は電流が流れない。これは通常のＰチャネルＭＯ８・Ｆ
ＥＴの特性より導出されるものである。ゆえに２層３を
前記のＮ Ｐ Ｎ トランジスタのベースとみると、ベ
ースに電流が供給されないことを意味し、ＮＰＮトラン
ジスタはオフとなり、ソース端子９もＮＰＮのエミッタ
端子１１にも電流は流れない。
の等価回路を示す。すなわち、第１図において、Ｎ中層
１の上に設けたＮ層２の表面部に２層３，４を構成し、
このＰ層間は５ｉＯｚ層８を介して金属層１０が存在し
、これらでＰチャネルＭＯ８−ＦＥＴが形成されている
。他方、２層３にはさらにＮ中層５を設け、このＮ中層
５とＰＭ３と、Ｎ層１．Ｎ＋十層によりＮＰＮトランジ
スタが形成されている。いま、２層４と、Ｎ層２のオー
ミックコンタクト用Ｎ中層６とを電極９で結合した状態
を考える。電極９を高電位に、電極１１ヶ低電位、３．
アおへ、電極端、１ｏ（ワ、ユの端子をゲート端子と仮
称する）に入力電圧を印加する。ゲート端子１０の電圧
が端子９（以下ソース端子と仮称する）の電位と同電位
のときは２層３ （この場合はドレインに相当する）に
は電流が流れない。これは通常のＰチャネルＭＯ８・Ｆ
ＥＴの特性より導出されるものである。ゆえに２層３を
前記のＮ Ｐ Ｎ トランジスタのベースとみると、ベ
ースに電流が供給されないことを意味し、ＮＰＮトラン
ジスタはオフとなり、ソース端子９もＮＰＮのエミッタ
端子１１にも電流は流れない。
つぎにゲート端子１０の電位をソース端子９の電位より
閾値電圧Ｖ Ｔ Ｈ以下に下げると、ＰチャネルＭＯ８
−ＦＥＴはオンとなり、そのドレインである２層３に電
流が流れ込′む。これはＮＰＮトランジスタのベース電
流が流れたことと等価となるため、このベース電流の電
流増巾率８倍の電流が電位９からＮ層２、Ｎ中層１を通
してそのエミッタ端子１１に流れる。ゆえに、ＭＯＳ
−ＦＥＴのわずかなドレイン電流がＮＰＮＩ−ランジス
タによって増巾され、全体を１つのＭＯＳ −ＦＥＴと
みると、従来にない高いｇｍを持つＦＥＴが実現された
と考えられる。また、全体を１つのバイポーラ・トラン
ジスタとみると、ゲート端子ｌＯが入力のベース端子に
相当するので、電流増巾率が無限大の、いいかえれば入
力インピーダンスの高いバイポーラ・トランジスタとみ
ることも出来る。
閾値電圧Ｖ Ｔ Ｈ以下に下げると、ＰチャネルＭＯ８
−ＦＥＴはオンとなり、そのドレインである２層３に電
流が流れ込′む。これはＮＰＮトランジスタのベース電
流が流れたことと等価となるため、このベース電流の電
流増巾率８倍の電流が電位９からＮ層２、Ｎ中層１を通
してそのエミッタ端子１１に流れる。ゆえに、ＭＯＳ
−ＦＥＴのわずかなドレイン電流がＮＰＮＩ−ランジス
タによって増巾され、全体を１つのＭＯＳ −ＦＥＴと
みると、従来にない高いｇｍを持つＦＥＴが実現された
と考えられる。また、全体を１つのバイポーラ・トラン
ジスタとみると、ゲート端子ｌＯが入力のベース端子に
相当するので、電流増巾率が無限大の、いいかえれば入
力インピーダンスの高いバイポーラ・トランジスタとみ
ることも出来る。
さて、第２図の等価回路を使って動作時のこの複合構造
のトランジスタの等価チャネルコンダクタンスＧｍを求
めると、簡単な式の計算から、次式を得る。
のトランジスタの等価チャネルコンダクタンスＧｍを求
めると、簡単な式の計算から、次式を得る。
Ｇｍαｇｍ・β ・・・・・・・・・（１）こ
こでｇｍはＭＯＳ −ＦＥＴのチャネル・コンダクタン
スであり、βはＮＰＮトランジスタの電流増幅率である
。ｇｍｚ２０μじ、β＝１００とすると、ＧＴＴｌ〜２
０００μひが得られる。従来のＭＯＳ −ＦＥＴでは、
ｇｍを大とするにはＷ／Ｌ（チャネル巾対チャネル長）
を大とせざるを得す、大きなｇｍを得るには極めて大き
な面積を必要とする欠点があったが、本素子構造では、
従来とほぼ同様の面積で１００倍以上のｇｍを得ること
が可能であることを示している。本構造はＰチャネルＭ
Ｏ８とＮＰＮトランジスタの組み合せで構成されている
場合を示したが、ＰとＮの極性および印加電圧の極性を
逆にしても同様の効果が得られることはいうまでもない
。なお、製造上ＭＯＳの特性をＮＰＮの特性と独立に制
御できるようにするには、第１図の７に示す部分に周知
のイオン打込み法によってチャネルの不純物量を制御し
てやればよい。
こでｇｍはＭＯＳ −ＦＥＴのチャネル・コンダクタン
スであり、βはＮＰＮトランジスタの電流増幅率である
。ｇｍｚ２０μじ、β＝１００とすると、ＧＴＴｌ〜２
０００μひが得られる。従来のＭＯＳ −ＦＥＴでは、
ｇｍを大とするにはＷ／Ｌ（チャネル巾対チャネル長）
を大とせざるを得す、大きなｇｍを得るには極めて大き
な面積を必要とする欠点があったが、本素子構造では、
従来とほぼ同様の面積で１００倍以上のｇｍを得ること
が可能であることを示している。本構造はＰチャネルＭ
Ｏ８とＮＰＮトランジスタの組み合せで構成されている
場合を示したが、ＰとＮの極性および印加電圧の極性を
逆にしても同様の効果が得られることはいうまでもない
。なお、製造上ＭＯＳの特性をＮＰＮの特性と独立に制
御できるようにするには、第１図の７に示す部分に周知
のイオン打込み法によってチャネルの不純物量を制御し
てやればよい。
第３図は第１図の製造例を示したもので、第１図の素子
を通常のバイポーラＩＣの工程で同時に作ったものであ
る。すなわち、Ｐ形基板１４とアイソレーションＰ十拡
散１５によって第１図の素子と通常のバイポーラ素子と
を電気的に分離して形成され、相互配線によってＩＣが
形成される。
を通常のバイポーラＩＣの工程で同時に作ったものであ
る。すなわち、Ｐ形基板１４とアイソレーションＰ十拡
散１５によって第１図の素子と通常のバイポーラ素子と
を電気的に分離して形成され、相互配線によってＩＣが
形成される。
第４図は第３図の等価な素子を示したものである。
本発明の目的は、極めて高いｇｍを有する素子を用いた
、演算増巾器を提供することにある。
、演算増巾器を提供することにある。
本発明は、上記目的を達成する為に、バイポーラ絶縁ト
ランジスタを２組、対象に設け、各々のゲート電極を入
力端子とし、相方のバイポーラ絶縁ゲートトランジスタ
のエミッタ端子間に通常のバイポーラ１〜ランジスタを
設け、当該トランジスタのコレクタから出力信号を取り
出すものである。
ランジスタを２組、対象に設け、各々のゲート電極を入
力端子とし、相方のバイポーラ絶縁ゲートトランジスタ
のエミッタ端子間に通常のバイポーラ１〜ランジスタを
設け、当該トランジスタのコレクタから出力信号を取り
出すものである。
第５図に本発明の実施例を示す。
第５図は本発明の素子を第３図に示したような素子形成
を通じて、演算増巾器の基本部の回路を構成した場合の
実施例である。第６図はその記号的に表したブロックを
示したものである。さて、第５図において、Ｑ １ 、
Ｑ ２はバイポーラ絶縁ゲー１−トランジスタである複
合素子であり、Ｑ３ｔＱ４は通常のバイポーラ素子であ
る。■ｏは通常の素子を用いて回路を構成した定電流源
を示してい乞。ｖ６６は電源電圧である。全差動対にさ
れた本発明による複合素子の入力端子にＶ ｘ 、 Ｖ
２なる電位を加えると、もしもＶ １＝ Ｖ ２なら
ば、回路のオフセット電圧を無視すると、複合素子Ｑ工
ｌＱ２のエミッタは工。／２づつの電流が流れる。Ｑ３
とＱ４のベース・エミッタ間ダイオード特性が同じであ
るように設計されているものとすれば、Ｑ３．Ｑ４のダ
イオード、もしくはコレクタ電流は相等しいから、Ｖｏ
ｏＬの端子への入、出電流はなく、出力につながる負荷
によってｖｏｕＬの電位は定まる。つぎに、■１〉ｖ２
となると、Ｑ２のエミッタの方がＱ□より大きな電流が
流れる。しかし、Ｑ４はＱ３によって制御されているの
でＱ２のエミッタ電流を吸い込むことができず、この差
額の電流はＶ。ｕｌの端子から外へ流れ出ることになる
。このためＶＣ＋ｌＩｋの端子の電圧は前回よりも上昇
することになる。Ｖ ｘ ＜ Ｖ ２のときは上記と逆
の状態となる。とのＶい端子の外側に適当な電流・電圧
変換回路を設ければ、必要に応じた演算増巾回路を形成
することができる。
を通じて、演算増巾器の基本部の回路を構成した場合の
実施例である。第６図はその記号的に表したブロックを
示したものである。さて、第５図において、Ｑ １ 、
Ｑ ２はバイポーラ絶縁ゲー１−トランジスタである複
合素子であり、Ｑ３ｔＱ４は通常のバイポーラ素子であ
る。■ｏは通常の素子を用いて回路を構成した定電流源
を示してい乞。ｖ６６は電源電圧である。全差動対にさ
れた本発明による複合素子の入力端子にＶ ｘ 、 Ｖ
２なる電位を加えると、もしもＶ １＝ Ｖ ２なら
ば、回路のオフセット電圧を無視すると、複合素子Ｑ工
ｌＱ２のエミッタは工。／２づつの電流が流れる。Ｑ３
とＱ４のベース・エミッタ間ダイオード特性が同じであ
るように設計されているものとすれば、Ｑ３．Ｑ４のダ
イオード、もしくはコレクタ電流は相等しいから、Ｖｏ
ｏＬの端子への入、出電流はなく、出力につながる負荷
によってｖｏｕＬの電位は定まる。つぎに、■１〉ｖ２
となると、Ｑ２のエミッタの方がＱ□より大きな電流が
流れる。しかし、Ｑ４はＱ３によって制御されているの
でＱ２のエミッタ電流を吸い込むことができず、この差
額の電流はＶ。ｕｌの端子から外へ流れ出ることになる
。このためＶＣ＋ｌＩｋの端子の電圧は前回よりも上昇
することになる。Ｖ ｘ ＜ Ｖ ２のときは上記と逆
の状態となる。とのＶい端子の外側に適当な電流・電圧
変換回路を設ければ、必要に応じた演算増巾回路を形成
することができる。
第７図は第５図の如き差動増巾回路の差動対を構成する
際の他の実施例を示した平面パターン図である。
際の他の実施例を示した平面パターン図である。
第８図はそのＡ−Ａ’面の断面構造模型を示したもので
ある。本実施例は、１つのアイソレーションの中に差動
対の複合素子がコンパクトに集積されている。これは、
近接して作られるために、差動対として重要な特性の１
つであるオフセット電圧値を小さくすることに役立つ。
ある。本実施例は、１つのアイソレーションの中に差動
対の複合素子がコンパクトに集積されている。これは、
近接して作られるために、差動対として重要な特性の１
つであるオフセット電圧値を小さくすることに役立つ。
すなわち、集積密度が高く、入力インピーダンスが高く
、オフセット電圧は小さく、チャネルコンダクタンスの
大きい差動対素子が出来る特徴を持っていることがわか
る。
、オフセット電圧は小さく、チャネルコンダクタンスの
大きい差動対素子が出来る特徴を持っていることがわか
る。
第９図は他の実施例を示す。本発明の複合素子の等価チ
ャネルコンダクタンスをさらに大きくするためのもので
、ＮＰＮのダーリントン接続素子とＰ−ＭＯＳを一体に
組み合せた構造のものである。等価チャネルコンダクタ
ンスＧｍは次式のようになる。
ャネルコンダクタンスをさらに大きくするためのもので
、ＮＰＮのダーリントン接続素子とＰ−ＭＯＳを一体に
組み合せた構造のものである。等価チャネルコンダクタ
ンスＧｍは次式のようになる。
Ｇ ｍ ” ｇ ｍ・β１・β２ ・・・・・・・
・・（２）ここでｇＴｎはＭＯＳ −ＦＥＴ部のチャネ
ル・コンダクタンス、β□、β２は、Ｎ、ＰＮ）−ラン
ジスタ部１３，２６の電流増巾率である。例えば、ｇｍ
＝２０μＵ、β１＝１００、β２＝１００とすると、Ｇ
ｍ＝０．２０となる。すなわち、従来のｔｏｏｏｏ倍の
大きなチャネルコンダクタンスが得られる。
・・（２）ここでｇＴｎはＭＯＳ −ＦＥＴ部のチャネ
ル・コンダクタンス、β□、β２は、Ｎ、ＰＮ）−ラン
ジスタ部１３，２６の電流増巾率である。例えば、ｇｍ
＝２０μＵ、β１＝１００、β２＝１００とすると、Ｇ
ｍ＝０．２０となる。すなわち、従来のｔｏｏｏｏ倍の
大きなチャネルコンダクタンスが得られる。
以上説明した如く、本発明によれば、ＭＯＳ・ＦＥＴと
バイポーラトランジスタを一体構造としたことにより、
集積密度が高く、高いｇ結を容易に得ることが出来、高
性能演算増幅器等への応用においても極めて有用であり
、工業上利益をもたらすものと考える。
バイポーラトランジスタを一体構造としたことにより、
集積密度が高く、高いｇ結を容易に得ることが出来、高
性能演算増幅器等への応用においても極めて有用であり
、工業上利益をもたらすものと考える。
第１図は従来の複合素子の概念を説明するための断面構
造図、第２図はその等価回路を示す図、第３図は従来の
複合素子の一製造例番示すバイポーラ型集積回路の断面
構造図、第４図はその素子の等価回路を示す図、第５図
は本発明による演算増巾器の基本部をなす差動増巾回路
図、第６図はそのブロック図、第７図は本発明の素子を
差動対にした集積回路向き装置の平面図及び回路図、第
８図はそのＡ−Ａ’面の断面構造図、第９図は本発明の
他の実施例を示す断面構造図、第１０図はその等価回路
図である。 図において、１，２，５，６，１８，２５はＮ形半導体
、３，４．．１４，１５，１６，１７゜２４はＰ形半導
体、８はＳｉＯ２，７はＭ２Ｓ部のチャネル閾値電圧制
御用イオン打込み層を示す。 第 ／圀 ！ 第２図 ′′ デ 第 ４図 躬夕凶 第 ７目 （呻 （ｂ） 第８図
造図、第２図はその等価回路を示す図、第３図は従来の
複合素子の一製造例番示すバイポーラ型集積回路の断面
構造図、第４図はその素子の等価回路を示す図、第５図
は本発明による演算増巾器の基本部をなす差動増巾回路
図、第６図はそのブロック図、第７図は本発明の素子を
差動対にした集積回路向き装置の平面図及び回路図、第
８図はそのＡ−Ａ’面の断面構造図、第９図は本発明の
他の実施例を示す断面構造図、第１０図はその等価回路
図である。 図において、１，２，５，６，１８，２５はＮ形半導体
、３，４．．１４，１５，１６，１７゜２４はＰ形半導
体、８はＳｉＯ２，７はＭ２Ｓ部のチャネル閾値電圧制
御用イオン打込み層を示す。 第 ／圀 ！ 第２図 ′′ デ 第 ４図 躬夕凶 第 ７目 （呻 （ｂ） 第８図
Claims (1)
- 第１導電型の半導体基板上に形成された第１のＦＥＴ
における第２導電型の半導体からなるドレイン領域を第
１のバイポーラトランジスタのベース領域と一体化し、
上記第１のＦＥＴの上記基板を上記第１のバイポーラト
ランジスタのコレクタ領域と一体化し、かつ上記第１の
ＦＥＴのソース領域と上記基板は電極で接続して第１の
電位端子とし、上記トランジスタの上記ベース領域中に
設けられた第１導電型の半導体からなるエミッタ領域を
第２の電位端子とし、上記第１のＦＥＴのゲート電極を
第１の入力端子として構成した第１のバイポーラ絶縁ゲ
ートトランジスタと、上記基板上に形成された第２のＦ
ＥＴにおける第２導電型の半導体からなるドレイン領域
を第２のバイポーラトランジスタのベース領域と一体化
し、上記第２のＦＥＴの上記基板を上記第２のバイポー
ラトランジスタのコレクタ領域と一体化し、かつ上記第
２のＦＥＴのソース領域と上記基板は電極で接続して第
３の電位端子とし、上記トランジスタの上記ベース領域
中に設けられた第１導電型の半導体からなるエミッタ領
域を第４の電位端子とし、上記ＦＥＴのゲート電極を第
２の入力端子として構成した第２のバイポーラ絶縁ゲー
トトランジスタとを有し、上記第１及び第３の電位端子
は電気的に接続されかつ電流源に接続されてなり、上記
第２の電位端子にベース領域を電気的に接続され、上記
第４の電位端子にコレクタ領域を電気的に接続された第
３のバイポーラトランジスタを有し、かつ上記第３のバ
イポーラトランジスタのベース領域にはダイオードが電
気的に接続されてなり、上記第３のバイポーラトランジ
スタのコレクタ領域から出力信号を取り出してなること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13415185A JPS6122662A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13415185A JPS6122662A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13534076A Division JPS5937860B2 (ja) | 1976-11-12 | 1976-11-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122662A true JPS6122662A (ja) | 1986-01-31 |
| JPS6362901B2 JPS6362901B2 (ja) | 1988-12-05 |
Family
ID=15121658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13415185A Granted JPS6122662A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395654A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | ＢｉＣＭＯＳ集積回路 |
-
1985
- 1985-06-21 JP JP13415185A patent/JPS6122662A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395654A (ja) * | 1986-10-09 | 1988-04-26 | Nec Corp | ＢｉＣＭＯＳ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362901B2 (ja) | 1988-12-05 |
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