JP3343255B2 - 線形電圧制御抵抗素子 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 発明の背景 本発明は一般に半導体装置に関するものであり、特に
電界効果トランジスタのチャネル抵抗を線形化し電圧制
御抵抗素子としての有用性を向上させる装置に関するも
のである。
電界効果トランジスタのチャネル抵抗を線形化し電圧制
御抵抗素子としての有用性を向上させる装置に関するも
のである。
電界効果トランジスタ、特に公知の金属−酸化物−半
導体電界効果トランジスタ（MOSFET）の所定の特性は固
体回路の電圧制御抵抗素子として使用するのに好適であ
る。MOSFETはソース及びドレイン電極間の抵抗値をゲー
ト電極に供給される電圧により制御しうる電圧制御装置
である。代表的には、この装置は反対導電型の半導体基
体領域の表面に形成された互いに離間した比較的高ドー
プの一導電型の２つの領域を具え、これらの互いに離間
した２つの領域はそれぞれソース及びドレインと呼ばれ
ている。絶縁材料の薄い層、通常は熱成長酸化物層をソ
ース及びドレイン領域間の半導体基体領域の表面上に設
け、ゲート絶縁層を形成するとともに、金属又は多結晶
半導体材料のような導電材料の層をソース及びドレイン
領域間のゲート絶縁層上に設け、ゲート電極を形成す
る。ソース及びドレインに個々に電気接点を設けてソー
ス及びドレイン電極を形成する。
導体電界効果トランジスタ（MOSFET）の所定の特性は固
体回路の電圧制御抵抗素子として使用するのに好適であ
る。MOSFETはソース及びドレイン電極間の抵抗値をゲー
ト電極に供給される電圧により制御しうる電圧制御装置
である。代表的には、この装置は反対導電型の半導体基
体領域の表面に形成された互いに離間した比較的高ドー
プの一導電型の２つの領域を具え、これらの互いに離間
した２つの領域はそれぞれソース及びドレインと呼ばれ
ている。絶縁材料の薄い層、通常は熱成長酸化物層をソ
ース及びドレイン領域間の半導体基体領域の表面上に設
け、ゲート絶縁層を形成するとともに、金属又は多結晶
半導体材料のような導電材料の層をソース及びドレイン
領域間のゲート絶縁層上に設け、ゲート電極を形成す
る。ソース及びドレインに個々に電気接点を設けてソー
ス及びドレイン電極を形成する。
半導体基体領域が大地のような基準電位に接続されて
いる場合、ゲート電極に供給される電圧がソース及びド
レイン領域間の基体領域表面に形成されるチャネル内の
電荷キャリアの数を制御する。例えば、Ｎ型シリコン基
板内に形成されたＰ型ソース及びドレイン領域を有する
ＰチャネルMOSFETにおいては、ゲート電極に供給される
負電圧バイアスがシリコン基板の表面状態を変化させ
る。この負電圧バイアスが増大するにつれて、ゲート電
極の下のシリコン表面が最初空乏化され、次いで弱い反
転が生じ、次第に強い反転を生じる。ゲート電極の下の
シリコン表面に反転が生じると、Ｐ型反転層、即ちチャ
ネルがMOSFETのＰ型ソース及びドレイン領域間に生起す
る。従って、ゲート電極に適切な電圧信号を供給するこ
とによりチャネル内のキャリアの数を変調することがで
きるため、所定のソース及びドレイン電極間電圧におい
て、ゲート電圧によりチャネルを流れる電流を制御する
ことができる。一定のゲート電圧において、ソース及び
ドレイン間電圧の増大はチャネル電流の増大を生じ、チ
ャネルに沿う抵抗性電圧降下（IR）の増大を生じる。こ
の電圧降下はゲートバイアスにより発生されるシリコン
表面の電界と逆方向の電界を発生する。チャネルに沿う
任意の点におけるこの電圧降下がシリコン表面における
正味の電界を反転に必要なしきい値近くまで減少するの
に十分な値に到達すると、チャネルの“ピンチオフ”が
生じ、ドレイン電流がMOSFET装置のソース及びドレイン
電極間の電圧と無関係にほぼ一定値になり、“飽和”状
態に入る。
いる場合、ゲート電極に供給される電圧がソース及びド
レイン領域間の基体領域表面に形成されるチャネル内の
電荷キャリアの数を制御する。例えば、Ｎ型シリコン基
板内に形成されたＰ型ソース及びドレイン領域を有する
ＰチャネルMOSFETにおいては、ゲート電極に供給される
負電圧バイアスがシリコン基板の表面状態を変化させ
る。この負電圧バイアスが増大するにつれて、ゲート電
極の下のシリコン表面が最初空乏化され、次いで弱い反
転が生じ、次第に強い反転を生じる。ゲート電極の下の
シリコン表面に反転が生じると、Ｐ型反転層、即ちチャ
ネルがMOSFETのＰ型ソース及びドレイン領域間に生起す
る。従って、ゲート電極に適切な電圧信号を供給するこ
とによりチャネル内のキャリアの数を変調することがで
きるため、所定のソース及びドレイン電極間電圧におい
て、ゲート電圧によりチャネルを流れる電流を制御する
ことができる。一定のゲート電圧において、ソース及び
ドレイン間電圧の増大はチャネル電流の増大を生じ、チ
ャネルに沿う抵抗性電圧降下（IR）の増大を生じる。こ
の電圧降下はゲートバイアスにより発生されるシリコン
表面の電界と逆方向の電界を発生する。チャネルに沿う
任意の点におけるこの電圧降下がシリコン表面における
正味の電界を反転に必要なしきい値近くまで減少するの
に十分な値に到達すると、チャネルの“ピンチオフ”が
生じ、ドレイン電流がMOSFET装置のソース及びドレイン
電極間の電圧と無関係にほぼ一定値になり、“飽和”状
態に入る。
MOSFET装置を電圧制御抵抗素子として使用しうるの
は、チャネル抵抗値が制御可能性であって、MOSFET装置
の寸法、供給電圧、及び装置の製造に使用する材料及び
プロセスに依存してメガオームから百又は拾オームの範
囲の値を有することができるからである。MOSFETのこれ
らの特性及びその他の特性は、例えば可変RC時定数回路
及び電圧制御減衰器のような装置内の固体電圧制御抵抗
のような多くの用途を示唆しているが、チャネル両端間
の電圧降下とチャネル電流の比として定義されるチャネ
ル抵抗値がソース及びドレイン電極間の電圧とともに変
化するため、素子の両端間電圧及び電流の向き（極性）
や大きさに依存しない抵抗素子を必要とする多くの用途
にMOSFETを使用することはできない。要するに、素子の
可制御抵抗値は素子の両端間に供給される電圧に依存し
ないようにすべきである。
は、チャネル抵抗値が制御可能性であって、MOSFET装置
の寸法、供給電圧、及び装置の製造に使用する材料及び
プロセスに依存してメガオームから百又は拾オームの範
囲の値を有することができるからである。MOSFETのこれ
らの特性及びその他の特性は、例えば可変RC時定数回路
及び電圧制御減衰器のような装置内の固体電圧制御抵抗
のような多くの用途を示唆しているが、チャネル両端間
の電圧降下とチャネル電流の比として定義されるチャネ
ル抵抗値がソース及びドレイン電極間の電圧とともに変
化するため、素子の両端間電圧及び電流の向き（極性）
や大きさに依存しない抵抗素子を必要とする多くの用途
にMOSFETを使用することはできない。要するに、素子の
可制御抵抗値は素子の両端間に供給される電圧に依存し
ないようにすべきである。
絶縁ゲート電界効果トランジスタのチャネル抵抗値を
線形化する技術が提案されている。代表的には、これら
の技術はトランジスタの三極管動作領域（非飽和領域）
を利用する回路技術である。これらの技術の幾つかが
「IEEE Transactions,Circuit Sysrems,Vol.CAS−33,N
o.2」pp.125−140,February 1986,に掲載されているY.T
sividis,M,Banu and J.Khouryの論文“Continuous−Tim
e MOSFET−C Filter in VLSI"に記載されている。この
論文に記載されている回路は図1A又は図1Bに示す方法で
動作する装置を含む。これらの図は制御電圧VCに接続さ
れたゲートを有し三極管（非飽和）領域で動作するMOSF
ETを模式的に示している。制御電圧VCは自動調整システ
ム（図示せず）により与えることができる。MOSFETの基
体を固定の直流バイアスVBに接続する。ソース及びドレ
イン電圧VS及びVDは非飽和領域で動作しうるような十分
低い値に維持されるものとする。トランジスタのチャネ
ル電流ＩはＩ＝iL−iNの形に書き表せる。ここで、iNは
VS及びVDに対する非線形項であり、iLはiL＝Ｇ（VD−
VS）で与えられる線形項である（ここにＧはチャネルコ
ンダクタンス）。電流ＩのVS−VDに対する非線形は主と
して二次非線形であり、種々の方法、例えば図1Aの回路
配置においてVD＝−VSにすることにより、又はVCをVS及
びVDの適切な関数とすることにより、又は図1A又は図1B
のように接続された装置の対を使用し、両装置を平衡駆
動しながら両装置の電流の差を取ることにより相殺する
ことができる。
線形化する技術が提案されている。代表的には、これら
の技術はトランジスタの三極管動作領域（非飽和領域）
を利用する回路技術である。これらの技術の幾つかが
「IEEE Transactions,Circuit Sysrems,Vol.CAS−33,N
o.2」pp.125−140,February 1986,に掲載されているY.T
sividis,M,Banu and J.Khouryの論文“Continuous−Tim
e MOSFET−C Filter in VLSI"に記載されている。この
論文に記載されている回路は図1A又は図1Bに示す方法で
動作する装置を含む。これらの図は制御電圧VCに接続さ
れたゲートを有し三極管（非飽和）領域で動作するMOSF
ETを模式的に示している。制御電圧VCは自動調整システ
ム（図示せず）により与えることができる。MOSFETの基
体を固定の直流バイアスVBに接続する。ソース及びドレ
イン電圧VS及びVDは非飽和領域で動作しうるような十分
低い値に維持されるものとする。トランジスタのチャネ
ル電流ＩはＩ＝iL−iNの形に書き表せる。ここで、iNは
VS及びVDに対する非線形項であり、iLはiL＝Ｇ（VD−
VS）で与えられる線形項である（ここにＧはチャネルコ
ンダクタンス）。電流ＩのVS−VDに対する非線形は主と
して二次非線形であり、種々の方法、例えば図1Aの回路
配置においてVD＝−VSにすることにより、又はVCをVS及
びVDの適切な関数とすることにより、又は図1A又は図1B
のように接続された装置の対を使用し、両装置を平衡駆
動しながら両装置の電流の差を取ることにより相殺する
ことができる。
上記の論文に記載されたすべての提案方法は下記の制
約を受ける。
約を受ける。
（ａ）対で使用する２つの装置が完全に整合しない場合
には、二次非線形が完全に相殺されず、使用する駆動信
号が完全に平衡でない場合にも同じ問題が生ずる。
には、二次非線形が完全に相殺されず、使用する駆動信
号が完全に平衡でない場合にも同じ問題が生ずる。
（ｂ）奇数次の非線形項がチャネルに沿うゲート電界の
変化により生ずる移動度の変化のため及びチャネルに沿
う基板電界の変化により生ずる基板効果のために相殺さ
れない。
変化により生ずる移動度の変化のため及びチャネルに沿
う基板電界の変化により生ずる基板効果のために相殺さ
れない。
基板効果によるチャネル電流の奇数次の非線形項を相
殺するために提案されている技術には、米国特許第4710
726号に記載された技術があり、これは「IEEE Transact
ions,Circuit Sysrems,Vol.CAS−33,No.7」pp.714−71
6,February 1986,に掲載されているZ.Czarnulの論文“M
odification of Banu−Tsividis Continuous−Time Int
egrator Structure"にも記載されている。Czarnulの回
路は４つの整合したMOSトランジスタを使用し、各トラ
ンジスタが非飽和領域で動作するMOS抵抗回路網であ
る。この回路は基板効果による非線形を相殺するが、移
動変化により生ずる非線形は相殺しない。
殺するために提案されている技術には、米国特許第4710
726号に記載された技術があり、これは「IEEE Transact
ions,Circuit Sysrems,Vol.CAS−33,No.7」pp.714−71
6,February 1986,に掲載されているZ.Czarnulの論文“M
odification of Banu−Tsividis Continuous−Time Int
egrator Structure"にも記載されている。Czarnulの回
路は４つの整合したMOSトランジスタを使用し、各トラ
ンジスタが非飽和領域で動作するMOS抵抗回路網であ
る。この回路は基板効果による非線形を相殺するが、移
動変化により生ずる非線形は相殺しない。
本発明の目的は電界効果トランジスタ装置のチャネル
抵抗値を線形化する既知の技術の欠点を克服し、高度に
線形の電界効果トランジスタ電圧制御抵抗素子を提供す
ることにある。
抵抗値を線形化する既知の技術の欠点を克服し、高度に
線形の電界効果トランジスタ電圧制御抵抗素子を提供す
ることにある。
発明の概要 電界効果トランジスタ、好ましくはMOSFETのチャネル
抵抗値を、ソース及びドレイン電極の各々とソース及び
ドレイン領域に隣接するゲート電極の各端部との間に第
１のオフセット電圧を維持するとともに、ソース及びド
レイン電極の各々とソース及びドレイン領域に隣接する
半導体基体領域の各部分との間に第２のオフセット電圧
を維持することにより、ソース及びドレイン電極間の電
圧VS−VDに対し高度に線形にする。この構成によれば、
電圧降下VS−VDがゲート電極の長さの両端間、チャネル
の長さの両端間及びチャネル下側の基体部分の長さの両
端間に現れ、これらの各々の長さに沿って線形の電圧降
下を生ずる。従って、チャネル−ゲート電位及び基体−
チャネル電位がチャネルの全長に沿って一定になり、チ
ャネル抵抗の線形性に悪影響を与えるキャリア移動度の
変化又は基板効果が回避される。第１及び第２のオフセ
ット電圧はそれぞれの範囲内で変化させてチャネル抵抗
を調整することができる。これらのオフセット電圧は、
ソース及びドレイン電極とソース及びドレイン領域に隣
接するゲート電極の端部との間にそれぞれ接続されたバ
ッファ及びレベルシフト回路により及びソース及びドレ
イン電極とソース及びドレイン領域に隣接する基体領域
の部分との間にそれぞれ接続されたバッファ及びレベル
シフト回路により供給するのが好ましい。
抵抗値を、ソース及びドレイン電極の各々とソース及び
ドレイン領域に隣接するゲート電極の各端部との間に第
１のオフセット電圧を維持するとともに、ソース及びド
レイン電極の各々とソース及びドレイン領域に隣接する
半導体基体領域の各部分との間に第２のオフセット電圧
を維持することにより、ソース及びドレイン電極間の電
圧VS−VDに対し高度に線形にする。この構成によれば、
電圧降下VS−VDがゲート電極の長さの両端間、チャネル
の長さの両端間及びチャネル下側の基体部分の長さの両
端間に現れ、これらの各々の長さに沿って線形の電圧降
下を生ずる。従って、チャネル−ゲート電位及び基体−
チャネル電位がチャネルの全長に沿って一定になり、チ
ャネル抵抗の線形性に悪影響を与えるキャリア移動度の
変化又は基板効果が回避される。第１及び第２のオフセ
ット電圧はそれぞれの範囲内で変化させてチャネル抵抗
を調整することができる。これらのオフセット電圧は、
ソース及びドレイン電極とソース及びドレイン領域に隣
接するゲート電極の端部との間にそれぞれ接続されたバ
ッファ及びレベルシフト回路により及びソース及びドレ
イン電極とソース及びドレイン領域に隣接する基体領域
の部分との間にそれぞれ接続されたバッファ及びレベル
シフト回路により供給するのが好ましい。
図面の簡単な説明 本発明を図面を参照して説明する。
既に参照した図1A及び図1Bは電界効果トランジスタを
電圧制御抵抗素子として使用する既知の回路技術を模式
的に示し、 図２は理想化したＰチャネルMOS電界効果トランジス
タの断面図及びこのトランジスタのチャネル抵抗を線形
化するための本発明構成の模式図を示し、 図３は図２に示す装置構成の回路図であり、 図４はソース及びドレイン領域に隣接する基体領域の
部分及びソース及びドレイン領域に隣接するゲートの端
部に接点を有するMOSFETのレイアウトを示す平面図であ
り、 図4Aは図４に示す構造に接続するバッファ及びレベル
シフト回路の接続を示す回路図であり、 図５は本発明装置のソース及びドレイン領域に隣接す
る基体領域の部分に設けられる接点の配置の変形例を示
すMOSFET装置のレイアウトの簡略平面図であり、 図６はMOSFETにて線形チャネル抵抗を実現する本発明
構成の変形例を示す回路図であり、 図7A,7B,7C及び7Dは図２、３及び６の装置構成内のバ
ッファ及びレベルシフト回路を構成する４種類の技術を
示す回路図であり、 図８は図２、３及び６に示す装置構成内のバッファ及
びレベルシフト回路を構成する他の技術を示す回路図で
ある。
電圧制御抵抗素子として使用する既知の回路技術を模式
的に示し、 図２は理想化したＰチャネルMOS電界効果トランジス
タの断面図及びこのトランジスタのチャネル抵抗を線形
化するための本発明構成の模式図を示し、 図３は図２に示す装置構成の回路図であり、 図４はソース及びドレイン領域に隣接する基体領域の
部分及びソース及びドレイン領域に隣接するゲートの端
部に接点を有するMOSFETのレイアウトを示す平面図であ
り、 図4Aは図４に示す構造に接続するバッファ及びレベル
シフト回路の接続を示す回路図であり、 図５は本発明装置のソース及びドレイン領域に隣接す
る基体領域の部分に設けられる接点の配置の変形例を示
すMOSFET装置のレイアウトの簡略平面図であり、 図６はMOSFETにて線形チャネル抵抗を実現する本発明
構成の変形例を示す回路図であり、 図7A,7B,7C及び7Dは図２、３及び６の装置構成内のバ
ッファ及びレベルシフト回路を構成する４種類の技術を
示す回路図であり、 図８は図２、３及び６に示す装置構成内のバッファ及
びレベルシフト回路を構成する他の技術を示す回路図で
ある。
本発明の好適実施例の説明 図面につき説明すると、図1A及び1Bは回路電圧VS及び
VDがそれぞれ供給されるソース及びドレイン電極と称す
一対の電流電極と、トランジスタのチャネルのコンダク
タンスを制御するのに使用されるゲート電極Ｇを有する
MOSトランジスタ10を示す。既知のように、MOSトランジ
スタの通常の構成では、ソース及びドレイン電極の役割
を交換することができ、ソース及びドレイン電極の指名
はそれらの間を流れる電流の向きにより決まる。図1Aで
は制御電圧VCをゲート電極と基準電圧（本例では大地）
との間に接続し、図1Bでは制御電圧VC'ゲート電極とソ
ース電極との間に接続している。
VDがそれぞれ供給されるソース及びドレイン電極と称す
一対の電流電極と、トランジスタのチャネルのコンダク
タンスを制御するのに使用されるゲート電極Ｇを有する
MOSトランジスタ10を示す。既知のように、MOSトランジ
スタの通常の構成では、ソース及びドレイン電極の役割
を交換することができ、ソース及びドレイン電極の指名
はそれらの間を流れる電流の向きにより決まる。図1Aで
は制御電圧VCをゲート電極と基準電圧（本例では大地）
との間に接続し、図1Bでは制御電圧VC'ゲート電極とソ
ース電極との間に接続している。
図1Aの構成では、ソース電圧の変化がゲート−ソース
電圧VGS及び基体−ソース電圧VBSの両方に変化を生じ、
その結果（ゲート−チャネル電位の変化により）チャネ
ル内のキャリアの数、キャリア移動度及びソース近くの
基板効果に変化を生ずる。図1A及び1Bの構成では、ドレ
イン電圧の変化がゲート−ドレイン電圧VGD及び基体−
ドレイン電圧VBDの両方に変化を生じ、その結果（ゲー
ト−チャネル電位の変化により）チャネル内のキャリア
の数及びキャリア移動度の変化を生じるとともにドレイ
ン近くのチャネル内に基板効果を生ずる。上述したよう
に、チャネル内のキャリアの数、キャリア移動度及び基
板効果の変化はチャネル電流に非線形性を生ずる。本発
明は、ゲート−チャネル電位及び基体−チャネル電位の
両方をチャネルの長さに沿って一定に維持し、VS又はVD
の変化がチャネル内のキャリアの数、キャリア移動度又
は基板効果に変化を生じないようにすることにより、こ
のようなチャネル電流の非線形性を除去するものであ
る。
電圧VGS及び基体−ソース電圧VBSの両方に変化を生じ、
その結果（ゲート−チャネル電位の変化により）チャネ
ル内のキャリアの数、キャリア移動度及びソース近くの
基板効果に変化を生ずる。図1A及び1Bの構成では、ドレ
イン電圧の変化がゲート−ドレイン電圧VGD及び基体−
ドレイン電圧VBDの両方に変化を生じ、その結果（ゲー
ト−チャネル電位の変化により）チャネル内のキャリア
の数及びキャリア移動度の変化を生じるとともにドレイ
ン近くのチャネル内に基板効果を生ずる。上述したよう
に、チャネル内のキャリアの数、キャリア移動度及び基
板効果の変化はチャネル電流に非線形性を生ずる。本発
明は、ゲート−チャネル電位及び基体−チャネル電位の
両方をチャネルの長さに沿って一定に維持し、VS又はVD
の変化がチャネル内のキャリアの数、キャリア移動度又
は基板効果に変化を生じないようにすることにより、こ
のようなチャネル電流の非線形性を除去するものであ
る。
図２は理想化したＰチャネルMOSFETの断面図を示し、
このMOSFETではシリコン又は他の適当な半導体材料から
なるＰ型基板18の一主表面にＮ型ウエル32が形成されて
いる。２つの比較的高ドープの互いに離間したＰ＋型領
域20及び22がＮ型ウエル32の表面に形成され、これらの
領域はMOSFETのソース及びドレイン領域として作用す
る。ソース及びドレイン接点Ｓ及びＤがソース領域20及
びドレイン領域22上に形成され、これらの接点は電圧VS
及びVDが供給されるソース及びドレイン電極の一部を形
成する。多結晶シリコン又は金属のような適切な導電材
料からなるゲート電極24が二酸化シリコンのような絶縁
材料の薄い層上に形成される。この絶縁層26はＮ型ウエ
ル32のソース領域20及びドレイン領域22間の表面を覆
う。十分な大きさの負バイアスがゲート電極24に供給さ
れると、その結果生ずる電界がゲート電極の下の表面を
反転し、Ｐ型ソース及びドレイン領域20及び22間を延在
するＰ型チャネル30を生起する。チャネル30の生起は、
矢印Ｉで示すように、ソース及びドレイン電極Ｓ及びＤ
間に電流を流す。
このMOSFETではシリコン又は他の適当な半導体材料から
なるＰ型基板18の一主表面にＮ型ウエル32が形成されて
いる。２つの比較的高ドープの互いに離間したＰ＋型領
域20及び22がＮ型ウエル32の表面に形成され、これらの
領域はMOSFETのソース及びドレイン領域として作用す
る。ソース及びドレイン接点Ｓ及びＤがソース領域20及
びドレイン領域22上に形成され、これらの接点は電圧VS
及びVDが供給されるソース及びドレイン電極の一部を形
成する。多結晶シリコン又は金属のような適切な導電材
料からなるゲート電極24が二酸化シリコンのような絶縁
材料の薄い層上に形成される。この絶縁層26はＮ型ウエ
ル32のソース領域20及びドレイン領域22間の表面を覆
う。十分な大きさの負バイアスがゲート電極24に供給さ
れると、その結果生ずる電界がゲート電極の下の表面を
反転し、Ｐ型ソース及びドレイン領域20及び22間を延在
するＰ型チャネル30を生起する。チャネル30の生起は、
矢印Ｉで示すように、ソース及びドレイン電極Ｓ及びＤ
間に電流を流す。
本発明では、ソース電極Ｓをソース領域20に隣接する
ゲート電極24の端部に既知の設計の単位利得バッファ34
及びレベルシフタ36（本例では電池として示されてい
る）を経て結合し、ソース領域20に隣接するゲート電極
24の端部とソース領域20との間に負のオフセット電圧−
VZを供給する。ソース電極を、更に、ソース領域20に隣
接するＮ型ウエル32の一部分に既知の設計の単位利得バ
ッファ38及びレベルシフタ40（本例では電池として示さ
れている）を経て結合し、ソース領域20に隣接するＮ型
ウエル32の一部分とソース領域20との間に正のオフセッ
ト電圧VYを供給する。同様に、ドレイン電極Ｄをドレイ
ン領域22に隣接するゲート電極24の端部及びドレイン領
域22に隣接するＮ型ウエル32の一部分に既知の設計のそ
れぞれの単位利得バッファ42及び44及び関連するレベル
シフタ46及び48（本例では電池として示されている）を
経て結合し、ドレイン領域22に隣接するゲート電極24の
端部とドレイン領域22との間に負のオフセット電圧−VZ
を供給するとともに、ドレイン領域22に隣接するＮ型ウ
エル32の一部分とドレイン領域22との間に正のオフセッ
ト電圧VYを供給する。この構成によれば、ソース−ドレ
イン電圧降下VS−VDがチャネル30の両端間のみならずゲ
ート電極24の長さの両端間及びチャネル下側のＮ型ウエ
ル32の部分の両端間にも現れる。チャネル、ゲート電極
及びＮ型ウエルに沿う各々電圧降下がそれらの長さに沿
ってほぼ線形であるため、チャネル−ゲート電位及び基
体−チャネル電位がチャネルの全長に沿って一定に維持
される。このようにすると、チャネル内のキャリア数の
変化、キャリア移動度の変化及び基板効果がほぼ回避さ
れ、VS及びVDに対し線形のチャネル抵抗が実現される。
ゲート電極24の端部に既知の設計の単位利得バッファ34
及びレベルシフタ36（本例では電池として示されてい
る）を経て結合し、ソース領域20に隣接するゲート電極
24の端部とソース領域20との間に負のオフセット電圧−
VZを供給する。ソース電極を、更に、ソース領域20に隣
接するＮ型ウエル32の一部分に既知の設計の単位利得バ
ッファ38及びレベルシフタ40（本例では電池として示さ
れている）を経て結合し、ソース領域20に隣接するＮ型
ウエル32の一部分とソース領域20との間に正のオフセッ
ト電圧VYを供給する。同様に、ドレイン電極Ｄをドレイ
ン領域22に隣接するゲート電極24の端部及びドレイン領
域22に隣接するＮ型ウエル32の一部分に既知の設計のそ
れぞれの単位利得バッファ42及び44及び関連するレベル
シフタ46及び48（本例では電池として示されている）を
経て結合し、ドレイン領域22に隣接するゲート電極24の
端部とドレイン領域22との間に負のオフセット電圧−VZ
を供給するとともに、ドレイン領域22に隣接するＮ型ウ
エル32の一部分とドレイン領域22との間に正のオフセッ
ト電圧VYを供給する。この構成によれば、ソース−ドレ
イン電圧降下VS−VDがチャネル30の両端間のみならずゲ
ート電極24の長さの両端間及びチャネル下側のＮ型ウエ
ル32の部分の両端間にも現れる。チャネル、ゲート電極
及びＮ型ウエルに沿う各々電圧降下がそれらの長さに沿
ってほぼ線形であるため、チャネル−ゲート電位及び基
体−チャネル電位がチャネルの全長に沿って一定に維持
される。このようにすると、チャネル内のキャリア数の
変化、キャリア移動度の変化及び基板効果がほぼ回避さ
れ、VS及びVDに対し線形のチャネル抵抗が実現される。
このことは、図２の構成の回路モデル（同一の部分は
同一の符号で示されている）を示す図３の回路図を用い
て証明することができる。図３では、MOSFETのゲート抵
抗及び基体抵抗が一定の抵抗率の一次元分布抵抗で示さ
れている。これらの分布抵抗はチャネル30の長さに一致
する等しい長さＬを有する。これらの抵抗の左端をＸ＝
０で表し、右端をＸ＝Ｌで表してある。チャネルの長さ
に沿って選択された任意の点におけるゲート電圧VG、チ
ャネル電圧VCH及び基体電圧VBはＸの関数として次のよ
うに表せる。
同一の符号で示されている）を示す図３の回路図を用い
て証明することができる。図３では、MOSFETのゲート抵
抗及び基体抵抗が一定の抵抗率の一次元分布抵抗で示さ
れている。これらの分布抵抗はチャネル30の長さに一致
する等しい長さＬを有する。これらの抵抗の左端をＸ＝
０で表し、右端をＸ＝Ｌで表してある。チャネルの長さ
に沿って選択された任意の点におけるゲート電圧VG、チ
ャネル電圧VCH及び基体電圧VBはＸの関数として次のよ
うに表せる。
VG（Ｘ）＝VS−VZ＋X/L（VD−VS） （１） VB（Ｘ）＝VS＋VY＋X/L（VD−VS） （２） VCH（Ｘ）＝VS＋X/L（VD−VS） （３） 式（３）は、電圧VCH（Ｘ）−VSがチャネルの長さに沿
って線形に変化することを示す。式（３）を式（１）及
び式（２）から減算すると、 VG（Ｘ）−VCH（Ｘ）＝−VZ （４） VB（Ｘ）−VCH（Ｘ）＝VY （５） が得られ、これはVG−VCH及びVB−VCHがチャネルの全長
に亘って一定であることを証明している。チャネル30の
抵抗値はオフセット電圧VZ及び／又はVYを変化させるこ
とにより調整することができる。
って線形に変化することを示す。式（３）を式（１）及
び式（２）から減算すると、 VG（Ｘ）−VCH（Ｘ）＝−VZ （４） VB（Ｘ）−VCH（Ｘ）＝VY （５） が得られ、これはVG−VCH及びVB−VCHがチャネルの全長
に亘って一定であることを証明している。チャネル30の
抵抗値はオフセット電圧VZ及び／又はVYを変化させるこ
とにより調整することができる。
図２の装置はプレーナ技術で製造するのが好ましい。
プレーナ技術ではゲート、チャネル及び基体への接点を
図２に示すように位置させることができないため、これ
らの接点は装置の上部表面上に形成するのが有利であ
る。図４に示す物理的レイアウトでは、互いに離間した
ソース及びドレイン領域20及び22をＮ型ウエル32の上部
表面に形成する。ゲート電極24の両端はソース及びドレ
イン領域20及び22と部分的にオーバラップさせるが電気
的に接触させない。本例では両端がＴ形であるゲート電
極24をＮ形ウエル32から、ソース及びドレイン領域20及
び22間のウエル表面を覆う絶縁材料の層26で分離する。
一対の接点窓１及び一対の接点窓1'をソース及びドレイ
ン20及び22に隣接するゲート電極24の端部に形成する。
接点窓２及び2'をソース及びドレイン領域20及び22上に
形成する。ソース領域20をまたいで位置する一対の接点
窓３及びドレイン領域22をまたいで位置する一対の接点
窓3'をソース及びドレイン領域20及び22に隣接するＮ型
ウエル32の部分上に形成する。第１対の金属導体13及び
13'を接点窓１を経てソース領域20に隣接するゲート電
極の“T"形端部の対向端に接続し、第２対の金属導体14
及び14'を接点窓1'を経てドレイン領域22に隣接するゲ
ート電極の“T"形端部の対向端に接続する。図の簡単化
のために図示してないが、導体13及び13'は既知の技術
（例えば、クロスオーバ又はクロスアンダー）により電
気的に相互接続し、導体14及び14'も同様に相互接続す
る。２対の金属導体をウエル32に接続する。その第１対
５及び5'をソース領域20に隣接するウエル部分に、ソー
ス領域への金属導体11の接続部をまたいで位置する一対
の接点窓３を経て接続し、第２対６及び6'をドレイン領
域22に隣接するウエル部分に、ドレイン領域への金属導
体12の接続部をまたいで位置する一対の接点窓3'を経て
接続する。導体対５及び5'は既知の技術により電気的に
相互接続し、導体対６及び6'も同様に相互接続する。図
５に示す変形例の構成ではチャネルの各端に３つのウエ
ル接点を有し、そのうちの２つの接点はソース及びドレ
イン領域をまたいで位置し、第３の接点はソース又はド
レインからその中心線上の外側に位置し、各端のこれら
の３つの接点は図に示すように電気的に相互接続する。
当業者であれば本発明に従って他の接点配置を使用する
こともできる。これらの接点の有利な配置は実験的に、
又は既知の３次元コンピュータシミュレーションにより
決定することができる。
プレーナ技術ではゲート、チャネル及び基体への接点を
図２に示すように位置させることができないため、これ
らの接点は装置の上部表面上に形成するのが有利であ
る。図４に示す物理的レイアウトでは、互いに離間した
ソース及びドレイン領域20及び22をＮ型ウエル32の上部
表面に形成する。ゲート電極24の両端はソース及びドレ
イン領域20及び22と部分的にオーバラップさせるが電気
的に接触させない。本例では両端がＴ形であるゲート電
極24をＮ形ウエル32から、ソース及びドレイン領域20及
び22間のウエル表面を覆う絶縁材料の層26で分離する。
一対の接点窓１及び一対の接点窓1'をソース及びドレイ
ン20及び22に隣接するゲート電極24の端部に形成する。
接点窓２及び2'をソース及びドレイン領域20及び22上に
形成する。ソース領域20をまたいで位置する一対の接点
窓３及びドレイン領域22をまたいで位置する一対の接点
窓3'をソース及びドレイン領域20及び22に隣接するＮ型
ウエル32の部分上に形成する。第１対の金属導体13及び
13'を接点窓１を経てソース領域20に隣接するゲート電
極の“T"形端部の対向端に接続し、第２対の金属導体14
及び14'を接点窓1'を経てドレイン領域22に隣接するゲ
ート電極の“T"形端部の対向端に接続する。図の簡単化
のために図示してないが、導体13及び13'は既知の技術
（例えば、クロスオーバ又はクロスアンダー）により電
気的に相互接続し、導体14及び14'も同様に相互接続す
る。２対の金属導体をウエル32に接続する。その第１対
５及び5'をソース領域20に隣接するウエル部分に、ソー
ス領域への金属導体11の接続部をまたいで位置する一対
の接点窓３を経て接続し、第２対６及び6'をドレイン領
域22に隣接するウエル部分に、ドレイン領域への金属導
体12の接続部をまたいで位置する一対の接点窓3'を経て
接続する。導体対５及び5'は既知の技術により電気的に
相互接続し、導体対６及び6'も同様に相互接続する。図
５に示す変形例の構成ではチャネルの各端に３つのウエ
ル接点を有し、そのうちの２つの接点はソース及びドレ
イン領域をまたいで位置し、第３の接点はソース又はド
レインからその中心線上の外側に位置し、各端のこれら
の３つの接点は図に示すように電気的に相互接続する。
当業者であれば本発明に従って他の接点配置を使用する
こともできる。これらの接点の有利な配置は実験的に、
又は既知の３次元コンピュータシミュレーションにより
決定することができる。
図４に示す構造を図4Aに示すように駆動回路に接続す
る。装置のソース電極Ｓをバッファ34及びレベルシフタ
36を経てゲート導体13及び13'に接続する。ソース電極
Ｓをバッファ38及びレベルシフタ40を経てウエル導体５
及び5'にも接続する。同様に、装置のドレイン電極Ｄを
バッファ42及びレベルシフタ46を経てゲート導体14及び
14'に接続する。装置のドレイン電極Ｄをバッファ44及
びレベルシフタ48を経てウエル導体６及び6'にも接続す
る。
る。装置のソース電極Ｓをバッファ34及びレベルシフタ
36を経てゲート導体13及び13'に接続する。ソース電極
Ｓをバッファ38及びレベルシフタ40を経てウエル導体５
及び5'にも接続する。同様に、装置のドレイン電極Ｄを
バッファ42及びレベルシフタ46を経てゲート導体14及び
14'に接続する。装置のドレイン電極Ｄをバッファ44及
びレベルシフタ48を経てウエル導体６及び6'にも接続す
る。
図３に示すチャネルの両端に結合される各対のバッフ
ァ（34、48及び42及び44）は図６に示すように単一のバ
ッファと置き換えることができる。即ち、ソース電極Ｓ
を図３に示す２つの単位利得バッファの代わりに単一の
単位利得バッファ80の入力端子に接続することができ
る。この場合には、バッファ80の出力端子をレベルシフ
タ36'及び40'を経てソース領域に隣接するゲート電極の
端部及びＮ型ウエルの部分にそれぞれ結合する。同様
に、ドレイン電極Ｄを単一の単位利得バッファ82の入力
端子に接続することができる。この場合には、バッファ
82の出力端子をレベルフタ46'及び48'を経てドレイン領
域に隣接するゲート電極の端部及びＮ型ウエルの部分に
それぞれ結合する。チャネル電流をチャネルの一端で検
知する必要がない特別の用途においては、この端の側の
バッファは省略することができる。
ァ（34、48及び42及び44）は図６に示すように単一のバ
ッファと置き換えることができる。即ち、ソース電極Ｓ
を図３に示す２つの単位利得バッファの代わりに単一の
単位利得バッファ80の入力端子に接続することができ
る。この場合には、バッファ80の出力端子をレベルシフ
タ36'及び40'を経てソース領域に隣接するゲート電極の
端部及びＮ型ウエルの部分にそれぞれ結合する。同様
に、ドレイン電極Ｄを単一の単位利得バッファ82の入力
端子に接続することができる。この場合には、バッファ
82の出力端子をレベルフタ46'及び48'を経てドレイン領
域に隣接するゲート電極の端部及びＮ型ウエルの部分に
それぞれ結合する。チャネル電流をチャネルの一端で検
知する必要がない特別の用途においては、この端の側の
バッファは省略することができる。
本発明の上述の実施例におけるバッファ及びレベルシ
フタはこれらの機能を与える慣例の回路を使用して所望
のチャネル線形特性を達成することができる。更に、使
用するバッファ及びレベルシフタ回路はチャネル抵抗が
線形化される電界効果トランジスタ装置と同一の半導体
チップ内に集積可能にするのが望ましい。電圧VYに対す
るバッファ及びレベルシフト機能に関する既知の回路技
術には、図7Aに示すエミッタホロワがあり、このエミッ
タホロワではNPNバイポーラトランジスタのコレクタ
を、例えば電圧源VEEに接続し、ベースをソース電極Ｓ
の電圧VSに接続してエミッタ出力端子にVS＋VYの電位を
発生させる（ここでVYはトランジスタの能動動作領域に
おけるエミッタ−ベース電圧である）。この目的に好適
な同様の回路は図7Bに示すダーリントン対のエミッタホ
ロワであり、これもエミッタ出力端子にVS＋VYの電位を
発生する（ここでVYは２つのエミッタ−ベース電圧降下
を示す）。
フタはこれらの機能を与える慣例の回路を使用して所望
のチャネル線形特性を達成することができる。更に、使
用するバッファ及びレベルシフタ回路はチャネル抵抗が
線形化される電界効果トランジスタ装置と同一の半導体
チップ内に集積可能にするのが望ましい。電圧VYに対す
るバッファ及びレベルシフト機能に関する既知の回路技
術には、図7Aに示すエミッタホロワがあり、このエミッ
タホロワではNPNバイポーラトランジスタのコレクタ
を、例えば電圧源VEEに接続し、ベースをソース電極Ｓ
の電圧VSに接続してエミッタ出力端子にVS＋VYの電位を
発生させる（ここでVYはトランジスタの能動動作領域に
おけるエミッタ−ベース電圧である）。この目的に好適
な同様の回路は図7Bに示すダーリントン対のエミッタホ
ロワであり、これもエミッタ出力端子にVS＋VYの電位を
発生する（ここでVYは２つのエミッタ−ベース電圧降下
を示す）。
他の既知の技術は電圧シフトVZを発生するよう構成配
置された図7Cに示すMOS−バイポーラ混成ホロワ回路で
ある。この回路では縦続接続バイポーラトランジスタホ
ロワをソース電極Ｓの電圧VSに接続されたゲートを有す
るMOSトランジスタにより駆動する。所望のオフセット
電圧を与えるために十分な数のバイポーラトランジスタ
を使用することができる。MOS段を流れる電流を変化さ
せることによりVZの値を変化させ装置のチャネル抵抗値
を調整することができる。
置された図7Cに示すMOS−バイポーラ混成ホロワ回路で
ある。この回路では縦続接続バイポーラトランジスタホ
ロワをソース電極Ｓの電圧VSに接続されたゲートを有す
るMOSトランジスタにより駆動する。所望のオフセット
電圧を与えるために十分な数のバイポーラトランジスタ
を使用することができる。MOS段を流れる電流を変化さ
せることによりVZの値を変化させ装置のチャネル抵抗値
を調整することができる。
バッファ及びレベルシフタは図7Dに示すように慣例の
設計の演算増幅器を用いて実現することもできる。図7D
において、ソース電極Ｓの電圧VSを増幅器の非反転入力
端子に供給し、その出力端子から反転入力端子へ図示の
極性の電圧シフトVZを接続してVS−VZの出力電圧を発生
させる。電圧シフトVZは抵抗又はトランジスタ両端間の
電流依存電圧降下として実現することもでき、この場合
には装置を流れる電流を変化させてVZを変化させ、電界
効果トランジスタ抵抗装置のチャネル抵抗を調整するこ
とができる。
設計の演算増幅器を用いて実現することもできる。図7D
において、ソース電極Ｓの電圧VSを増幅器の非反転入力
端子に供給し、その出力端子から反転入力端子へ図示の
極性の電圧シフトVZを接続してVS−VZの出力電圧を発生
させる。電圧シフトVZは抵抗又はトランジスタ両端間の
電流依存電圧降下として実現することもでき、この場合
には装置を流れる電流を変化させてVZを変化させ、電界
効果トランジスタ抵抗装置のチャネル抵抗を調整するこ
とができる。
ソース及びドレイン領域とソース及びドレイン領域に
隣接するゲート電極の端部との間にオフセット電圧VZを
与えるものとして説明した図7A−Ｄの回路は、ソース及
びドレイン領域とソース及びドレイン領域に隣接する基
体の部分との間にオフセットVYを与えるために、当業者
に既知の適切な変更を加えて等しく適用することができ
る。
隣接するゲート電極の端部との間にオフセット電圧VZを
与えるものとして説明した図7A−Ｄの回路は、ソース及
びドレイン領域とソース及びドレイン領域に隣接する基
体の部分との間にオフセットVYを与えるために、当業者
に既知の適切な変更を加えて等しく適用することができ
る。
ソース及びドレイン領域とソース及びドレイン領域に
隣接するゲート電極の端部及びソース及びドレイン領域
に隣接する基体の部分との間にオフセット電圧を与える
のに好適な他の既知の単位利得バッファ及びレベルシフ
ト回路を図８に示す。この回路は電源電圧＋VDD及び−V
SS間にそれぞれ電流源90及び92と直列に接続された２対
のMOSトランジスタT1,T2及びT3,T4からなる。T1のゲー
トをT3及びT4の共通接続点に接続し、T3のゲートをT1及
びT2の共通接続点に接続する。電界効果トランジスタ抵
抗装置のソース及びドレイン電極の電圧VS及びVDをT2及
びT4のゲートに供給し、シフトされた電圧VS＋VY及びVD
＋VYをT3及びT1のソース端子に出力させる。オフセット
電圧VYは次の式で表せる。
隣接するゲート電極の端部及びソース及びドレイン領域
に隣接する基体の部分との間にオフセット電圧を与える
のに好適な他の既知の単位利得バッファ及びレベルシフ
ト回路を図８に示す。この回路は電源電圧＋VDD及び−V
SS間にそれぞれ電流源90及び92と直列に接続された２対
のMOSトランジスタT1,T2及びT3,T4からなる。T1のゲー
トをT3及びT4の共通接続点に接続し、T3のゲートをT1及
びT2の共通接続点に接続する。電界効果トランジスタ抵
抗装置のソース及びドレイン電極の電圧VS及びVDをT2及
びT4のゲートに供給し、シフトされた電圧VS＋VY及びVD
＋VYをT3及びT1のソース端子に出力させる。オフセット
電圧VYは次の式で表せる。
VY＝VSG（I1）＋VSG（I3） （６） ここで、VSGはT2及びT3又はT4及びT1のソース−ゲート
電圧、I1はT1及びT2を流れる電流、及びI3はT3及びT4を
流れる電流である。従って、VS及びVDのシフトは所要の
如く互いに等しい。MOS装置又はバイポーラ装置、又は
それらの組み合わせを用いて本発明に従って必要とされ
るバッファ及びレベルシフト機能を与える他の回路が当
業者に既知である。
電圧、I1はT1及びT2を流れる電流、及びI3はT3及びT4を
流れる電流である。従って、VS及びVDのシフトは所要の
如く互いに等しい。MOS装置又はバイポーラ装置、又は
それらの組み合わせを用いて本発明に従って必要とされ
るバッファ及びレベルシフト機能を与える他の回路が当
業者に既知である。
以上、本発明を数個の実施例につき説明したが、当業
者であれば種々の変更が可能である。例えば、抵抗装置
の電界効果トランジスタはデプレション形とすることが
でき、この場合にはVZを反対極性にし、或いはこのトラ
ンジスタをＮチャネル装置にすることができ、この場合
には基体領域をＰ型にし、ソース及びドレイン領域をＮ
型にする。更に、この電界効果トランジスタは絶縁ゲー
ト型にする必要はなく、接合型電界効果トランジスタ
（JFET）にすることもでき、この場合にはゲート電極は
反対導電型のチャネル領域内に形成された一導電型の表
面領域であり、チャネル領域の両端のソース及びドレイ
ン領域が反対導電型であり、ゲート電極と対向する基体
領域が一導電型である。電界効果トランジスタがJFETで
ある場合、VZ及びVYは同一の極性にする。
者であれば種々の変更が可能である。例えば、抵抗装置
の電界効果トランジスタはデプレション形とすることが
でき、この場合にはVZを反対極性にし、或いはこのトラ
ンジスタをＮチャネル装置にすることができ、この場合
には基体領域をＰ型にし、ソース及びドレイン領域をＮ
型にする。更に、この電界効果トランジスタは絶縁ゲー
ト型にする必要はなく、接合型電界効果トランジスタ
（JFET）にすることもでき、この場合にはゲート電極は
反対導電型のチャネル領域内に形成された一導電型の表
面領域であり、チャネル領域の両端のソース及びドレイ
ン領域が反対導電型であり、ゲート電極と対向する基体
領域が一導電型である。電界効果トランジスタがJFETで
ある場合、VZ及びVYは同一の極性にする。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−123590（ＪＰ，Ａ) 特開 昭50−80059（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 29/78 H01L 27/06
Claims (9)
- 【請求項１】半導体基体領域内に形成された互いに離間
したソース及びドレイン領域と、ソース領域に第１電圧
信号を供給するための第１電極と、ドレイン領域に第２
電圧信号を供給するための第２電極と、ソース及びドレ
イン領域間の基体領域を覆うゲート電極とを具え、該ゲ
ート電極がソース領域に隣接する第１端部及びドレイン
領域に隣接する第２端部を有している電界効果トランジ
スタと、 ソース領域とゲート電極の第１端部との間及びドレイン
領域とゲート電極の第２端部との間に第１のオフセット
電圧を供給する第１手段と、 ソース領域とソース領域に隣接する基体領域の部分との
間及びドレイン領域とドレイン領域に隣接する基体領域
の部分との間に第２のオフセット電圧を供給する第２手
段とを具え、 第１及び第２電極間の抵抗値が第１及び第２電極間の電
圧に対しほぼ一定になるよう構成されていることを特徴
とする電圧制御線形抵抗装置。 - 【請求項２】第１手段が、第１電極ゲートと電極の第１
端部に設けられた一以上の各接点との間及び第２電極と
ゲート電極の第２端部に設けられた一以上の各接点との
間に接続された第１のバッファ及びレベルシフト回路手
段を具え、且つ第２手段が、第１電極とソース領域に隣
接する基体領域の部分に設けられた一以上の各接点との
間及び第２電極とドレイン領域に隣接する基体領域の部
分に設けられた一以上の各接点との間に接続された第２
のバッファ及びレベルシフト回路手段を具えていること
を特徴とする請求の範囲１記載の装置。 - 【請求項３】第１及び第２のバッファ及びレベルシフト
回路手段が少なくとも２つの単位利得増幅器を具えてい
ることを特徴とする請求の範囲２記載の装置。 - 【請求項４】第１及び第２のバッファ及びレベルシフト
回路手段が、第１電極に接続された入力端子を有する第
１の単位利得増幅器と、該第１の単位利得増幅器の出力
端子とゲート電極の第１端部に設けられた一以上の各接
点及びソース領域に隣接する基体領域の部分に設けられ
た一以上の各接点との間にそれぞれ接続され、ゲート電
極の第１端部及びソース領域に隣接する基体領域の部分
に、第１電極の電圧からそれぞれ第１の値及び第２の値
だけオフセットした電圧を供給する第１及び第２のレベ
ルシフト手段と、第２電極に接続された入力端子を有す
る第２の単位利得増幅器と、該第２の単位利得増幅器の
出力端子とゲート電極の第２端部に設けられた一以上の
各接点及びドレイン領域に隣接する基体領域の部分に設
けられた一以上の各接点との間にそれぞれ接続され、ゲ
ート電極の第２端部及びドレイン領域に隣接する基体領
域の部分に、第２電極の電圧からそれぞれ第１の値及び
第２の値だけオフセットした電圧を供給する第３及び第
４のレベルシフト手段とを具えていることを特徴とする
請求の範囲２記載の装置。 - 【請求項５】第１のバッファ及びレベルシフト回路手段
が、第１電極及び第２電極にそれぞれ接続された入力端
子を有する第１及び第２の単位利得増幅器と、該第１及
び第２の単位利得増幅器の出力端子とゲート電極の第１
端部に設けられた一以上の各接点及びゲート電極の第２
端部に設けられた一以上の各接点との間にそれぞれ接続
され、ゲート電極の第１端部及び第２端部に、第１電極
及び第２電極の電圧から第１の値だけオフセットした電
圧をそれぞれ供給する第１及び第２のレベルシフト手段
とを具え、且つ第２のバッファ及びレベルシフト回路手
段が、第１電極及び第２電極にそれぞれ接続された入力
端子を有する第３及び第４の単位利得増幅器と、該第３
及び第４の単位利得増幅器の出力端子とソース領域に隣
接する基体領域の部分に設けられた一以上の各接点及び
ドレイン領域に隣接する基体領域の部分に設けられた一
以上の各接点との間にそれぞれ接続され、ソース領域に
隣接する基体領域の部分及びドレイン領域に隣接する基
体領域の部分に、第１電極及び第２電極の電圧から第２
の値だけオフセットした電圧をそれぞれ供給する第３及
び第４のレベルシフト手段とを具えていることを特徴と
する請求の範囲２記載の装置。 - 【請求項６】第１及び第２手段の少なくとも一つが、第
１及び第２電極間の抵抗値を調整するために第１及び第
２オフセット電圧の少なくとも一つを変化させる手段を
含んでいることを特徴とする請求の範囲１記載の装置。 - 【請求項７】第１、第２、第３及び第４レベルシフト手
段の少なくとも一つが、第１及び第２電極間の抵抗値を
調整するために、第１及び第２レベルシフト手段により
及び第３及び第４レベルシフト手段により供給される第
１及び第２のオフセット電圧値の少なくとも一つを変化
させる手段を含んでいることを特徴とする請求の範囲４
記載の装置。 - 【請求項８】第１、第２、第３及び第４レベルシフト手
段の少なくとも一つが、第１及び第２電極間の抵抗値を
調整するために、第１及び第２レベルシフト手段により
及び第３及び第４レベルシフト手段により供給される第
１及び第２のオフセット電圧値の少なくとも一つを変化
させる手段を含んでいることを特徴とする請求の範囲５
記載の装置。 - 【請求項９】前記トランジスタは金属−酸化物−半導体
電界効果トランジスタであることを特徴とする請求の範
囲１記載の装置。
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