KR0149840B1

KR0149840B1 - 고속 댐퍼 다이오드 및 방법

Info

Publication number: KR0149840B1
Application number: KR1019900015453A
Authority: KR
Inventors: 제이.앤더슨 사무엘; 씨.심프슨 윌리암; 제이.설리반 다니엘
Original assignee: 빈센트 죠셉 로너; 모토로라 인코포레이티드
Priority date: 1989-11-29
Filing date: 1990-09-28
Publication date: 1998-10-01
Also published as: DE69026213T2; DE69026213D1; KR910010752A; JP2833205B2; EP0431817B1; JPH03229471A; EP0431817A1

Abstract

개선된 댐퍼 다이오드는 종전 기술의 통상적인 단계 접합(P⁺- Nu - N⁺) 구조를 pi 및 Nu 영역의 두께 및 불순물 농도가 실질적으로 동일하고 동일한 전압에 대해서 종전 기술의 Nu 영역과 거의 같은 합계 두께를 갖는 에피택셜 양측 pi-Nu 구조(즉, P⁺- pi - Nu - N⁺)로 대체함으로써 얻어진다.

개선된 과도 응답(TFR), 더 나은 과도 에너지 흡수 능력(UIS) 및 더 낮은 순방향 과도 턴-온 피크 오버슈트 전압(TOPO)가 동일하거나 더 작은 다이 크기에서 동일하거나 더 높은 역방향 항복 전압(BVR)에 대해서 얻어진다.

Description

고속 댐퍼 다이오드 및 방법

제1도는 종전의 기술에 따라 댐퍼 다이오드를 이용한 일반적인 CRT 편향 회로도.

제2도는 종전의 기술에 따른 댐퍼 다이오드의 일부의 간이 약단면도.

제3도는 종전 기술의 디바이스 및 본 발명에 따른 디바이스에 있어서 TFR 대 BVR의 도표를 보여주는 도면.

제4도는 종전 기술의 디바이스 및 본 발명에 따른 디바이스에 있어서 TOPO 대 BVR의 도표를 보여주는 도면.

제5도는 본 발명에 따른 댐퍼 다이오드의 일부의 간이 약단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 편향 구동 회로 12 : 편향 입력 연결부

14 : 공통 연결부 16 : 구동 트랜지스터

18 : 댐퍼 다이오드 20 : 플라이백 커패시터

22 : 요크 코일 또는 변압기 24 : 직류 전원

본 발명은 고전압 고전력 스위칭 다이오드 특히 고해상도 CRT 모니터 및 텔레비젼 편향 응용에서 대표적으로 사용되는 고전압 고전력 스위칭 다이오드에 대한 수단 및 방법에 관한 것이다.

고전압 고전력 다이오드는 고체(solid state)수평 CRT 모니터 및 텔레비젼 편향 회로에서 널리 쓰인다. 이들은 편향 주기의 일부 동안은 전도 경로를 제공하고 불필요한 발진을 없애준다(예로, 키버 및 카우프만저 알바니 뉴욕의 델마 출판사간 알기 쉬운 텔레비젼 제7판, 페이지 392 내지 398를 참고한다). 이런 디바이스는 해당 기술 분야에서 댐퍼 다이오드라고 불리고, 고전압(예를들면, 역바이어스 항복 전압(BVR) 400-1600 볼트)에 견딜 수 있어야 하고, 상당한 전류(예를 들면, 정격 순동작 전류(IF) = ∼1-10 암페어)를 흘릴 수 있어야 하고, 신속하게(예를들면, 과도 역방향 회복 시간(TRR) 및 과도 순방향 회복 시간(TFR) ≤ 300 나노초) 온 및 오프 전환을 할 수 있어야 하고, 과도 에너지의 상당한 양(예를들면 UIS ≥ 1-5 밀리주울)을 흡수할 수 있어야 한다.

CRT 및 텔레비젼 디스플레이에 있어서 더 큰 화상 선명도 즉 더 높은 해상도 및 더 큰 화면 크기(screen format)에 대한 필요성이 점증하고 있는데, 이것은 차례로 더 높은 저지 전압, 더 빠른 스위칭 및 더 큰 에너지 흡수 능력을 갖는 댐퍼 다이오드를 요한다. 과도 순전압 오버슈트(transient forward voltage overshoot) 및 다이 크기(die size)와 같은 그 밖의 특성도 또한 중요하다.

종전 기술의 댐퍼 다이오드의 특성은 어떤 응용에는 적당하지만, 특히 현재 출현하는 더 큰 크기 및 더 높은 해상도의 시스템을 갖는 고성능 응용에서는 요망되는 많은 것을 남긴다. 따라서, 개선된 성능을 갖는 댐퍼 다이오드에 대한 필요성이 점증하고 있다.

댐퍼 다이오드의 성능을 개선하기 위해 여러가지 방법이 과거에 시도되었다. 예를 들면, 다이오드 역저지 전압(즉, 약자로는 BVR) 및 과도 항복 에너지 처리 능력(역바이어스된 유닛이 견딜 수 있는 비클램프 유도 스위칭 에너지의 양으로 측정된다. 약자로는 UIS)은 반도체 다이오드 공핍 영역의 저항율 및/또는 두께를 증가시킴으로써 증대될 수 있다. 그러나, 이런 변경은 전형적으로 턴-온 스위칭 속도(즉, 과도 순방향 회복, 약자로 TFR) 및 과도 순방향 턴-온 피크 오버슈트 전압(약자로 TOPO)을 증가시킨다.

역방향 회복 시간(즉, 과도 역방향 회복, 약자로 TRR)은 수명 킬러 불순물을 공간 전하 영역에 도입함으로써 낮출 수 있다. 이것은 성공적이나, 순전압 강하(VF)를 증가시킨다. 다이오드 면적(약자로 DA)를 증가시킴으로써 순전압 강하(VF) 및 TOPO는 감소될 수 있고 정격 순전류(약자로 IF)는 증가될 수 있다. 그러나, 더 큰 DA는 디바이스 비용을 증가시키는 결과가 되는데, 특히 다른 것 중에서도 소비자용으로 기획된 디바이스에서 바람직하지 않다.

필요한 것은 DA를 증가시키지 않고 TRR, IF 및 VF에 심각한 악영향이 없이 TFR 및 TOPO를 감소시키고 UIS 및 BVR을 증가시키는 수단이다. 지금까지, 더 진보된 CRT 편향 회로에 가장 중요한 특성(예를들어, BVR,TFR,TRR,UIS,TOPO 등등)의 일부 또는 모두가 다른 중요한 다이오드 파라미터에 악영향 및/또는 DA 및 원가의 상당한 증가없이 개선되는 고전압 고전류 다이오드를 제공하는 것이 가능하지 않았다. 따라서, 종전 기술의 이러한 결함을 극복하는 개선된 수단 및 방법 특히 동등하거나 더 나은 BVR,UIS,TFR,TRR 및 TOPO를 갖는 댐퍼 다이오드를 위한 개선된 수단 및 방법의 필요성이 계속 존재한다.

고전압 고전력 고속 스위칭 다이오드를 위한 개선된 수단 및 방법을 제공하는 것이 본 발명의 목적이다. 몇몇 가장 중요한 파라미터(예를들면, BVR,TFR,UIS 및 TOPO)가 DA의 심각한 증가없이 또한 TRR, IF, VF 또는 다른 중요한 다이오드 특성의 저하없이 개선되는 다이오드를 제공하는 것이 추가 목적이다. 특히 더 높은 해상도 및/또는 더 큰 크기의 CRT 편향 구동 용도에 사용하도록 만들어진 다이오드를 위한 개선된 수단 및 방법을 제공하는 것이 또 하나의 목적이다.

앞에 나온 그리고 다른 목적 및 이점은 양호한 실시예에서, 제1도전형태(예를 들어, N⁺)의 불순물이 많이 첨가된 반도체 기판, 기판상의 제1형태의 제1두께 및 제1불순물 농도의 실질적으로 균일하게 불순물이 적게 첨가된(예를들어, Nu)제 1반도체 영역, 제1영역상의 제1형태와 반대되는 제2형의 제2두께 및 제2 불순물 농도의 실질적으로 균일하게 불순물이 적게 첨가되고(예를들어, Pi) 제 1 영역과 PN 접합을 형성하는 제2반도체 영역 및 제2 영역과 접하는 제2도전형태(예를들어, P⁺)의 불순물이 많이 첨가된 제3영역을 구비하는 Pi-Nu 다이오드 구조를 통해 제공된다.

제1 및 제2영역에 대한(두께) X (농도)의 적이 실질적으로 동일하고(바람직하게는 ㎠ 당 약 2 x 10¹²도너(donor)또는 억셉터(acceptor))그리고 제1 및 제2 영역의 두께는(KsEc/qC)와 같거나 보다 큰 것이 바람직하며, 여기에서 Ks는 반도체의 유전율, q는 전자 전하, 그리고 C는 각 영역의 불순물 농도, Ec는 반도체의 항복 전계이다.

역저지 전압은 제1 및 제2 영역사이에 대략 동일하게 걸리는 것이 바람직하다. 양호한 실시예에서, 이것은 제1 및 제2의 두께 및 농도를 실질적으로 같게 함으로써 제공된다.

BVR값이 대략 1000 볼트 이상인 다이오드에 있어서, 제1 및 제2 첨가물 농도(dopant concentrations)는 대략 10¹⁵/㎤ 이하이고, 제1 및 제2 두께는 각각 대략 50 마이크로미터 이상인 것이 바람직하다. 양호한 실시에서 PN 접합은 다이오드의 메사(mesa)형 측면 주변 형상까지 뻗치고 패시베이션층(passivation layer)에 의해 보호된다.

상술한 개선된 다이오드는, 양호한 실시예에 따라, 개선된 제조 공정에 의해 제공되는데, 제1도전형(예를 들어, N⁺)의 불순물이 많이 첨가된 반도체 기판을 갖추는 것, 기판상에 제1 형태의 제1두께 및 제1불순물 농도의 실질적으로 균일하게 불순물이 적게 첨가된(예를들어 Nu) 반도체 영역을 형성하는 것, 제1영역상에 제1형태와 반대되는 제2형의 제2두께 및 제2불순물 농도의 실질적으로 균일하게 불순물이 적게 첨가된(예를들어 Pi) 제2반도체 영역을 형성하고 이것에 의해 제1 영역과 PN 접합을 형성하는 것, 그리고 제2영역과 접하여 제2도전형(예를들면, P⁺)의 불순물이 많이 첨가된 제3영역을 제공하는 것을 구비한다.

형성 단계는, 제1 및 제2영역에 대한 (두께) X(농도)의 적이 실질적으로 동일하고(양호하게는 ㎠ 당 약 2 X 10¹²도너 또는 억셉터), 제1 및 제2 영역 양쪽 모두의 두께가(KeEc/qC)와 같거나 보다 큰 것이 바람직하며, 여기에서 Ks는 반도체의 유전율, q는 전자 전하, C는 각 영역에서의 불순물 농도 그리고 Ec는 반도체 항복 전계이다.

형성 단계는 역저지 전압이, 양호한 실시예에서는 제1 및 제2 두께와 농도를 실질적으로 같게 함으로써, 제1 및 제2 영역사이에 대략 동일하게 걸리도록 제1 및 제2 영역을 형성하는 것을 구비하는 것이 또한 바람직하다.

BVR값이 대략 1000 볼트 이상인 다이오드에 있어서, 제1 및 제2 형태성 단계는 약 10¹⁵/㎤ 이하의 실질적으로 균일한 첨가물 농도와 약 50 마이크로미터 이상의 제1 및 제2 두께를 갖는 제1 및 제2 영역을 에피택셜식으로 형성하는 것을 구비한다.

제1 및 제2 영역이 에피택셜식으로 형성된 후, 메사 구조가 다이오드의 측면 주변에서 바람직하게 부식되고 그곳에서 끝나는 PN 접합은 패시번트(passivant)로 피막이 입혀진다.

여기에서 사용되는 단어 Nu 및 Pi는 전형적으로 약 10¹⁵/㎤ 이하의, 지장이 없기로는 약 5 X 10¹⁴/㎤ 이하의, 양호하기로는 약 3 X 10¹⁴/㎤ 이하의 이온화된 불순물(첨가물)농도를 갖는 불순물이 매우 적게 첨가된 N 및 P형의 반도체 영역을 각각 지칭하도록 한 것이다.

파라미터 BVR, IF, TFR, TRR, UIS, TOPO, DA, VF 또는 IF는 해당 기술 분야에서 잘 이해되고 있으나 편의상 여기에서 간략하게 요약한다.

BVR은 전형적으로 I_R=1밀리 암페어인 애벌란쉬 전류(avalance current)(I_R)에서의 전압으로 결정되는 역바이어스 항복 전압이다. IF는 단위가 암페어인 정격 순동작 전류이고, VF는 동작 IF에서의 순전압 강하이다.

TFR은 보통 나노초로 나타내는 과도 순방향 회복 시간이며, 다이오드가 정격 BVR 에서의 저지 상태로부터 정상 상태(steady state) VF 의 10% 이내에서의 순방향 전도에 도달하는데 요하는 시간으로 결정된다. TRR은 보통 나노초로 나타내는데, 다이오드 역방향 회복 전류가 최종 정상 상태 역누설 전류치의 10%까지 감소하는데 요하는 시간이다.

UIS는 해당 기술 분야에서 잘 알려진, 예를 들어 코일 및 역방향으로 놓인 다이오드가 직렬로 연결된 표준 비클램프 유도 스위칭 시험에 의해 다이오드의 과도 에너지 흡수 능력을 측정한다. 단락 스위치는 다이오드의 양단에 놓인다. 기지의 전류를 코일을 통해 흘려 에너지를 저장하고 나서 스위치를 열어 저장된 에너지(LI²/2)의 대부분을 저지 다이오드속으로 보내면 다이오드는 애벌란쉬 또는 펀치스루(punch through)상태가 된다. 역바이어스된 다이오드가 이상없이 흡수할 수 있는 과도 에너지의 양은 쉽게 결정된다.

TOPO는 다이오드가 표준 dv/dt 보통 약 200 볼트/밀리초로 저지 상태에서 순방향 전도 상태로 전환되면서 다이오드에 나타나는 과도 순방향 턴-온 피크 오버슈트이고 CRT에 나타나는 도형으로부터 손쉽게 결정된다.

DA는 다이오드 면적이며 실제 다이오드 면적의 측정으로부터 결정되는데, 고전압 메사형 다이오드에 있어서는 다이의 상부 표면과 대략 동일하다.

댐퍼 다이오드를 포함한 다이오드의 특성을 나타내는데 사용되는 앞에 나온 그리고 다른 파라미터는 해당 기술 분야의 숙련된 사람에게는 잘 알려져 있다.

제1도는 앞에 나온 키버 및 카우프만에 의한 종전 기술에 속하는 수평 CRT 편향 구동 회로(10)를 보여준다. 회로(10)는 편향 입력 연결부(12), 공통 연결부(14), 구동 트랜지스터(16), 댐퍼 다이오드(18), 플라이백 커패시터(20), 요크 코일 또는 변압기(22) 및 직류 전원(24)를 구비한다.

회로(10)의 동작은 쉽게 이해되고 여기에서는 요약해서 설명한다.

트랜지스터(16)는 포화 및 커트 오프 사이에서 구동된다. 트랜지스터(16)가 온 되면, 전원(24)에 의해 결정되는 실질적으로 일정한 전압이 코일(22)에 나타나고 선형적으로 상승하는 (정)전류가 코일(22)을 통해 흐른다. 이것은 CRT 비임을 중앙으로부터 CRT 면의 (정)에지쪽으로 선형적으로 구동한다. 비임이 CRT 면의 (정)에지에 도달하면, 스위프 사이클(sweep cycle)의 제1절반부가 끝나고 트랜지스터(16)는 턴오프된다.

코일 전류는 갑자기 멈추지 않고 같은 (정)방향으로 계속해서 흘러 트랜지스터(16)를 통하는 대신 커패시터(20)로 들어간다. 요크 코일(22) 및 커패시터(20)는 주기가 t = 2(LC)^1/2인 공진 회로를 형성하는데 여기에서 L은 요크 코일(22)의 인덕턴스이고, C는 커패시터(20)의 커패시턴스이다. (정)요크 전류는 감쇠하고 코일 전압이 공진 발진의 제1 상한정현파를 끝낼 때, 코일 전류는 영이고, 커패시터 전압은 최대이고 CRT 비임은 시작 위치로 돌아갔다. 플라이백 주기의 제1 절반부는 끝난다.

공진 코일-커패시터 결합의 발진의 다음 상한 주기 동안, 커패시터(20)는 코일(22)를 통해 방전하고 코일(22)에서의 전류는 반대 (부)방향으로 흐르고 이것에 의해 플라이백 주기의 제2 절반부를 제공하여 비임을 최초 편향으로부터 CRT의 반대(부)쪽으로 보낸다. (부)코일 전류가 공진 발진의 제2상한 주기의 끝에서 최대에 도달하면, CRT 비임은 최대(부)편향에 있게 되고 플라이백 주기의 제2절반부는 끝난다.

(부)코일 전류는 갑자기 멈추지 않고 같은 (부)방향으로 계속해서 흐른다. 다이오드(18)가 없으면 전류는 커패시터(20)로 다시 흐르고 공진 회로는 주기 t = 2(LC)^1/2로 계속해서 진동하겠으나 이것은 원하는 바가 아니다. 요크(22)의 극성이 발진의 제2상한 주기의 끝(즉, 플라이백 주기의 제2절반부 끝)에서 반전하면, 댐퍼 다이오드(18)는 순바이어스되고 추가 발진을 차단한다. 요크 전류는 댐퍼 다이오드(18)을 통해 영을 향해 선형적으로 감소하기 시작하고 이것에 의해 선형 스위프 사이클의 제2절반부를 개시하고 CRT비임을 다시 중앙 시작 위치로 이동시킨다. 요크 에너지는 커패시터보다는 전원으로 되돌려진다. 요크 전류가 영에 도달하면, CRT 비임은 중앙 시작 위치에 있게 되고, 스위프 사이클의 제2절반부는 끝나고, 다이오드(18)는 턴오프되고, 트랜지스터(16)는 턴온하고 상술한 순서가 다시 시작된다.

초보 단계의 텔레비젼 CRT에 있어서도 수평 스위프 반복율은 15,750 cps이고 플라이백 주기는 몇 마이크로초이다. 더 진보된 고해상도 CRT에서 수평 스위프 반복율은 다섯이나 열배 높고 플라이백 주기는 상응하여 더 작게 된다. 이리하여 댐퍼 다이오드(18)는 마이크로초의 몇분의 일내에, 보통 약 300 나노초이내에 양호하기로는 200 나노초 또는 그 이내에 온 또는 오프로 전환할 수 있어야 한다. 더욱이, 요크 및 댐퍼 다이오드에 걸리는 과도 전압은 매우 클 수 있다. 예를 들면, 600 볼트 이상이고 때로는 1000볼트 이상이다. 따라서, 높은 역방향 항복 전압이 또한 요구된다.

그 밖에, 댐퍼 다이오드는 또한 역방향 극성을 트랜지스터에 가하는데 기인한 에미터-베이스 접합 파괴를 일으킬 수 있는 손상으로부터 트랜지스터를 보호한다. 에미터-베이스 파괴 전압은 전형적으로 매우 낮으므로(예를들면, 약 10-20 볼트이하), 댐퍼 다이오드를 턴온하는데 요구되는 과도 과전압(TOPO)은 다이오드의 매우 중요한 특성이다. 댐퍼 다이오드의 TOPO 값이 너무 높으면, 수반하는 트랜지스터는 높은 고장율을 겪는다.

CRT 편향 응용에서 고속도 고전력 고전압 스위칭 다이오드의 사용은 제1도의 회로를 사용하여 도시하였지만, 해당 기술 분야의 숙련된 사람은 이것은 단지 이해의 편의를 위한 것이고, 본 발명은 도시된 특정 회로나 응용에 국한되지 않는다는 것을 이해할 것이다. 편향 응용에 있어서의 많은 변경 및 다른 회로가 알려져 있고, 고속도 고전력 고전압 스위칭 다이오드는 해당 기술 분야에서 잘 알려진 다른 중요한 응용에도 또한 사용된다.

고전력 고속도 고전압 다이오드의 특성은 내부 구조와 밀접하게 연관되어 있다. 종전 기술의 댐퍼 다이오드의 내부 구조는 제2도에 도시되어 있다. 제2도는 두께(33)의 N⁺기판(32)을 구비하고 불순물이 적게 첨가된 두께(35)의 N^-(Nu)층(34) 및 두께(37)의 P⁺층(36)이 주어지는 표면(38)을 갖고 있는 종전 기술의 댐퍼 다이오드의 부분(30)을 통한 간이 약단면도이다. PN 접합(40)은 P⁺층(36)과 Nu 층(34) 사이에 형성되고 실질적으로 편측 단계 접합(one-sided step junction)이다. PN 접합(40) 및 N⁺기판(32)과의 인터페이스(38) 사이의 Nu 층(34)의 두께 및 불순물 첨가는 정격 BVR 값에서 펀치스루없이 역바이어스 공간 전하 영역 유지하도록 선정된다. 이를 실행하기 위한 수단 및 방법은 해당 기술에서 잘 알려져 있다. 층(34)는 보통 균일한 불순물 첨가로 에피택셜 성장에 의해 형성된다.

금속영역(42) 및 (44)는 P⁺영역(36) 및 N⁺기판(32) 각각에 대해 접촉(contact)을 만들기 위해 제공된다. 이런 다이오드는 전형적으로 높은 BVR 값(즉, 600 볼트이상이며 때로는 1000 볼트이상이다)에 견디어야 하므로, 패시베이션층(48)로 덮이는 PN 접합(40)은 메사 형상의 표면(46)이 다이오드(30)의 주변에 주어지며, 그렇지 않으면 PN 접합(40)은 노출된다. 형상(46) 및 패시베이션(48)은 다른 방법으로는 BVR을 심하게 떨어뜨리는 전계 밀집(field crowding)을 감소시킨다. 이런 디바이스를 만들기 위한 수단 및 방법은 해당 기술에서 잘 알려져 있다.

제3도 및 제4도는 BVR의 증가에 따라 TFR 및 TOPO 가 어떻게 변하는가를 보여준다. 실선은 여러가지의 종전 기술 디바이스로부터 얻어지는 추세를 나타낸다. 원으로 나타낸 데이터 점은 모토로라사가 제조한 종전 기술형의 댐퍼 다이오드에 대한 측정된 그리고 외삽법으로 얻은 결과이고, 다이아몬드 및 직사각형 데이터 점은 다른 다이오드 제조 회사가 제조한 디바이스에 대한 것이다. 이 디바이스는 약 7mm의 다이오드 면적(DA), 약 1 내지 5mJ 의 UIS 값, 및 맞먹는 IF, VF 및 TRR 값을 가졌다.

세개의 다른 제조 회사의 디바이스의 측정에 기초하여, 더 높은 BVR 값을 얻기 위한 종래의 방법은 TFR 및 TOPO에서 상당한 증가를 가져오는 것이 제3도 내지 제4도의 데이터로부터 알 수 있다. 역사적으로, 이 바람직하지 않은 상황을 극복하기 위한 알려진 유일한 방법은 다이오드 면적을 증가시키는 것이었다. 그러나 이것은 비경제적이다. 따라서, 개선된 다이오드 성능 특히 개선된 BVR, UIS, TFR 및 TOPO가 다른 다이오드 파라미터의 불리함 없이 그리고 다이오드 면적의 증가없이 얻어질 수 있는 또 다른 방법이 필요하다.

본 발명의 설명에 따라 준비된 디바이스는 뚜렷하게 개선된 특성을 갖는다. 이런 디바이스에 대한 TFR 및 TOPO의 측정은 제3도 내지 제4도의 삼각형 데이터 점 및 대시선으로 나타나 있다. TFR 및 TOPO를 개선한 외에, 발명된 디바이스는 동일하거나 더 작은 DA(예를들어, 6.5㎟ 대 7㎟)로 실질적으로 더 나은 UIS(예를들어, 20mJ 대 1 내지 5 mJ)를 갖는다. 이 개선된 다이오드는 제5도에 도시된 디바이스 구조를 가지며 아래에서 설명하는 방법에 의해 형성된다.

제5도는 제2도와 유사하나 본 발명의 양호한 실시예에 따른 고전압 고전력 고속도 다이오드의 간이 약단면도이다. 동일한 인식 번호가 제2도 및 제5도에서 사용되는 곳에서는, 같은 영역을 나타낸다.

제5도를 참조하면, 디바이스 부분(60)은 두께(33) 및 표면(38)을 갖는 N⁺기판(32), 기판(32)의 표면(38)에 두께(81)을 갖는 N^-(Nu) 영역(80), 영역(80)과 PN 접합(84)을 형성하는 두께(83)의 P^-(Pi)영역(82) 및 영역(82)상의 인터페이스(90)에서 두께(87)의 P⁺영역(86)을 구비한다. 금속 접촉(42), (44) 는 P⁺영역(86) 및 N⁺기판(32)에 각각 주어진다.

양호한 실시예에서, PN 접합은 (84)은 부분(60)의 형상을 갖는 측면 주변(76)까지 뻗친다. 측면 주변(76)은 접합(84)가 주변(76)과 교차하는 곳에서 전계 밀집을 감소시키는데 도움이 되는 메사형의 모양을 하는 것이 바람직하다. 패시베이션층(71)이 접합(84)위에 주어지는데 영역(86)위에까지 이르는 것이 바람직하다. 메사 모양과 패시베이션층은 종전 기술과 같을 수 있으나, 결과는 메사 및 패시베이션에 대한 PN 접합의 위치의 차이때문에 서로 다르다. 이것은 아래에서 더 완전하게 설명된다.

제5도의 구조는 여러가지 면에서 제2도에 보이는 종전 기술 구조와 다르다. 예를들면, 제2도의 종전 기술 디바이스에서, PN 접합(40)은 디바이스 위 표면(39)에 비교적 가까이 위치되고 따라서 반도체 표면(39)과 관련된 결정 결함을 더 입기 쉽다. 또한, 접합에서 생기는 최대 전계는 메사 형상의 주변(46)의 경사가 큰 즉, 거의 수직인 위표면(39)에 비교적 가까운 곳에 있고, 전계 밀집에 기인한 BVR의 감소를 제한하는데 형상의 효과성이 감소된다. 추가로 접합은 편측이다(one-sided), 즉 역바이어스 공핍 영역은 실질적으로 Nu 영역(34)속으로만 뻗친다.

제5도에 도시된 본 발명의 디바이스에서, PN 접합(84)는 디바이스 속으로 더 깊이 위치되고 따라서 반도체 표면(89)와 관련된 결함에 덜 민감하다. 또한, 최대 전계는 형상을 갖는 주변(76)의 경사를 실질적으로 약 반쯤 내려간 곳에 있고, 여기서는 경사도가 더 낮고 따라서 더 큰 전계 확산(field spreading) 이득이 메사 형태로부터 얻어지고 결과되는 BVR은 이론적인 최대치에 더 가까이 접근한다. 추가로 접합은, 역바이어스 공핍 영역이 Nu 영역(80) 및 Pi 영역(82) 양쪽으로 뻗치는 양측이다(double-sided) . 나중에 더 완전하게 설명하겠지만, 발명된 구조의 이 특성은 중요한 이득을 갖는다.

다이오드가 역바이어스로 되면, 영역(80),(82)에서의 최대 전계는 반도체 물질의 항복 전계(Ec)보다 적어야 하며 그렇지 않으면 디바이스는 항복하여 즉 애벌란쉬 상태가 된다. 다이오드가 견디고 있는 역바이어스 전압은 양 영역(80),(82)에 걸쳐 분산되고 영역(80),(82)의 각(불순물 농도) x (두께)의 적이 실질적으로 같게 양호하게는 1000 볼트 이상의 BVR의 디바이스에 있어서 ㎠당 약 2 x 10¹²도너 또는 억셉터의 값을 갖는 것이 바람직하다. 각 영역의 두께(81),(83)은 KsEc/qC와 같거나 보다 큰 것이 추가로 바람직하며, 여기에서 Ks는 반도체의 유전율, q는 전자 전하, C는 각 영역의 불순물 농도 그리고 Ec는 반도체의 항복 전계이다.

영역(80),(82)의 두께 및 첨가된 불순물 농도는 항복(breakdown)이 펀치스루보다는 애벌란쉬에 의하고 인가된 역바이어스 영역(80),(82)에 걸쳐 대략 같게 나누어지도록 선정되는 것이 양호하다. 이것은 최대 BVR 값을 제공한다. 이것은 영역(80),(82)의 두께 및 농도가 거의 같도록 하고 영역(80),(82)의 두께가 각 영역의 역전압 BVR/2에 대해서 각 영역에서의 최대 공핍 영역폭보다 크게 함으로써 양호하게 성취된다.

1000볼트보다 큰 BVR을 갖는 다이오드에 있어서, 영역(80),(82) 의 불순물 농도는 약 10¹⁵/㎤ 와 같거나 더 작고, 지장이 없기로는 약 5x 10¹⁴/㎤ 이거나 더 작고 양호하기로는 약 3x10¹⁴/㎤ 이거나 더 작고, 두께(81),(83)은 약 50 마이크로미터이거나 더 크고, 지장이 없기로는 약 50 내지 80 마이크로미터이거나 더 크고, 양호하기로는 약 50 내지 70 마이크로미터이거나 더 큰 범위내에 있는 것이 바람직하다.

본 발명의 양측 대칭적인 P⁺- Pi - Nu - N⁺구조의 실질적인 이점은, 동일한 전 에피 영역(epi region)두께(예를들어, 두께(81) 더하기 (83)은 대략 두께(35)와 동일하다)에 대해서 P⁺- Pi - Nu - N⁺디바이스내의 최대 전계는 편측 P⁺- Nu 디바이스에서 만나는 것보다 작다는 것이다. BVR이 최대 전계 Ec에 의해 제어될 때, 애벌란쉬 항복이 그 경우인데, 동일한 불순물 첨가 농도 및 전층 두께에 대해서 양측 구조는 더 높은 BVR을 갖는다.

Pi-Nu 구조는 트랜지스터와 관련해서 거의 20년 동안 사용되었으나(예를들어, 1970년도 9월에 발간된 전자 디바이스에 관한 IEEE 회보, ED- 17 권, No. 9, 페이지 711 내지 716에 있는 데닝 및 모우가 쓴 에피택셜 Pi-Nu NPN 고전압 전력 트랜지스터를 참고한다), 이전에는 고전압 다이오드에는 응용되지 않았고, 고전압 다이오드 특히 댐퍼 다이오드와 관련한 이점은 더 높은 성능의 다이오드에 대한 다년간의 필요성 및 해당 기술에 숙련된 사람에 의한 Pi-Nu 트랜지스터에 관한 다년간의 지식에도 불구하고 이전에는 다른 사람들에 의해 제대로 평가받지 못했다.

예를 들면, 동일하거나 더 높은 BVR 값은, 과거에 편측 P⁺- Nu(또는 N⁺- Pi)구조를 사용한 고전압 다이오드에서는 필요하였던 불순물이 적게 첨가된(낮은 불순물 농도)층에 의존함이 없이, 다이오드에서 얻어질 수 있다. 예를 들면, BVR이 1000 볼트 이상인 종전 기술의 P⁺- Nu - N⁺애벌란쉬형 댐퍼 다이오드는 전형적으로 100 내지 140 마이크로미터 두께의 30 내지 45 ohm-Cm의 Nu 층(약 1 X 10¹⁴/㎤ N-형)을 요한다. 정격 BVR의 약 절반은 Nu 영역에서 강하되고 약 절반은 Pi 영역에서 강하되는 본 발명의 양호한 실시예로서 그리고 종전 기술 다이오드와 같거나 더 높게 설계된 BVR에 있어서, Nu 및 Pi층의 불순물 첨가 농도는 이전에 사용했던 것보다 적어도 세배나 더 높을 수 있다. 예를들면, 18 내지 26 ohm-Cm Nu의 약 65 마이크로미터(약 3 X 10¹⁴/㎤ N-형 물질)는 약 45 내지 65 ohm - Cm Pi 의 동일한 두께(약 3 x 10¹⁴/Cm³P - 형 물질)와 결합하여 위에서 적은 P⁺- Nu - N⁺디바이스로 얻어지는 것과 같거나 더 높은 BVR을 준다. 이것은 에피탁시에 의해 그렇지 않으면 불순물이 많이 첨가된 기판(예를들면, 0.003 ohm-Cm 이하 즉, 3 X 10¹⁹/㎤ 이상의 N-형) 및/또는 유사하게 불순물이 첨가된 표면 영역의 존재하에서 균일하고 복제 가능한 불순물이 적게 첨가된 층을 형성하는 큰 어려움 때문에 의미있는 실제적인 제조 이점이 된다. 그 밖에 직렬로 연결된 Pi-Nu영역의 더 낮은 저항율은 순방향 전도하에서 다이오드의 직렬 저항을 감소시키는 경향이 있으며, 이것도 또한 이점이다.

게다가, Pi-Nu 다이오드 구조를 사용함으로써, 여러가지 다른 면에서 또한 제조가 더 쉬워진다는 것도 이전에는 평가받지 못했다. 앞에서 적은 것처럼, PN 접합은 이제는 P⁺-Nu인터페이스(40)보다는 Pi-Nu 인터페이스(84)에 있기 때문에, PN 접합은 실질적으로 에피택셜층(80),(82)의 중앙에, N⁺기판(32) 및 P⁺표면 영역(86) 사이의 약 중간에 있고, 따라서 표면(89)와 관련된 결정 결함과는 거리가 멀고, 가장자리 전계를 확산시키는데 에지 형상(76)의 영향에 대해서는 더 유리한 위치(더 낮은 기울기 각)에 있다.

더욱이, P⁺영역(86)은 이제 P⁺영역(36)보다 실질적으로 얇게 만들 수 있다. 이전에는, 비교적 깊은 확산(예를들면, Cs 가 약 2 X 10¹⁹/㎤ 인 약 10 내지 40 마이크로미터의 Xj)이, P⁺영역(36)과 Nu 영역(34)사이에 형성되는 PN 접합(40)을 실제로 가능한한 표면(39)로부터 멀리 떨어지고 메사벽(46)의 더 아래에 위치시키는 필요때문에, P⁺영역(36)에서 요구되었다. 더 큰 접합 깊이가 요구되겠으나, 이런 깊은 확산을 성취시키는데 필요한 매우 긴 확산 시간의 비용은 과중하다. 또한, 이런 긴 확산 시간과 함께 접합 근처에서 추가로 결정 결함을 발생하는 가능성이 증대된다.

발명된 구조로, 영역(86)은 단지 Pi 영역(82)과 저 저항 접촉을 형성하고 PN 접합(84)을 형성하지 않으므로 비교적 얇고 더 높은 표면 농도로 첨가된 P⁺영역(86)(예를들면, Cs 2 X 10¹⁹/㎤ 인 10 마이크로미터보다 작은 깊이)이 사용될 수 있다. 또한 , 비교적 높은 수준의 결함도 이제 P⁺영역(86)에서는 허용된다. 왜냐하면 이런 결함은 더 깊이 놓여있는 PN 접합(84)에 거의 영향을 미치지 않거나 또는 전혀 영향을 미치지 않는다. 많은 전형적인 IC 및 저전압 단독 디바이스와는 다르게, 고전압 고전력 디바이스의 PN 접합 가까이의 결함은 다이오드의 높은 역바이어스 및 과도 동작에서의 다이오드 누설 전류에 미치는 큰 영향때문에, 중요성이 크다.

그 밖에, 발명된 Pi-Nu 다이오드 구조는 이전에는 알려지지 않은 또는 종전 기술로부터 쉽게 예측할 수 없는 다른 이점을 가지고 있는 것을 알게 되었다. 예를들면, 동일하거나 더 높은 BVR 및 동일하거나 더 작은 DA에 있어서, TFR,UIS 및/또는 TOPO 는 TRR, VF 및 IF 의 심각한 저하없이 상당히 개선되는 것을 알게 되었다.

본 발명에 따라서 조립된 댐퍼 다이오드에서 실시된 BVR, TFR 및 TOPO 에 대한 시험 결과는 제3도 및 제4도에서 삼각형 데이터 점을 지나는 대시선으로 나타나 있다. 이 다이오드는 DA = 6.5㎟인데, 종전 기술 다이오드보다 작다. 더 작은 면적에도 불구하고, 발명된 다이오드는 실질적으로 낮은 TFR 및 TOPO 를 보여주었다. 그밖에, UIS 측정에서는 이 다이오드는 UIS=20mJ인 것을 보여주었는데, 더 큰 면적을 갖는 종전 기술의 다이오드의 것에 4 내지 20배가 된다.TRR, VF 및 정격 IF는 대등하였다.

위에서 설명한 디바이스는 양호한 실시예에서, 해당 기술에서 잘 알려진 방법을 사용하여 청소한 (111)N⁺실리콘웨이퍼 기판을 제공하고 기판을 종래의 에피-리액터(epi-reactor)에 놓고 기판 위에 예를들면 10 내지 70 ohm-Cm 저항율, 일반적으로는 14-65 ohm-Cm, 양호하기로는 약 18 내지 26 ohm-Cm 저항율의 약 50 내지 100 마이크로미터, 일반적으로는 약 55 내지 85 마이크로미터 그리고 양호하기로는 약 60 내지 70 마이크로미터의 불순물을 적게 첨가한 N 형(Nu) 반도체를 부착하고, 다음에는 예를들면 20 내지 140 ohm-Cm 저항율, 일반적으로는 28 내지 130 ohm-Cm 그리고 양호하기로는 약 45 내지 55 ohm-Cm 저항율의 약 60 내지 110 마이크로미터, 일반적으로 약 65 내지 90 마이크로미터 그리고 양호하기로는 약 60 내지 70 마이크로미터의 불순물이 적게 첨가된 P- 형(Pi) 반도체 추가층을 부착하고, 그 다음에는 Pi 층의 바깥 표면을 예를들어 약 2-5 x 10¹⁹/㎤ 의 Cs 및 약 10 마이크로미터 깊이로 P⁺도핑하고, 그 다음에 편리한 순서로 N 기판(32) 및 P 영역(86)에 금속 접촉을 만들어 주고 다이오드 주변 형상(76)을 메사 에칭하고 노출된 접합(84)을 패시번트(71)로 덮음으로써 지장없이 조립된다.

TRR을 조정하는데 도움이 되는 금, 백금, 이들의 결합물과 같은 수명 킬러 및/또는 불순물이 적게 첨가된 Pi-Nu 영역에서 높은 에너지의 전자 조사를 제공하는 것이 바람직하다. 백금은 양호하며, 금속화전에 에피택셜층 안으로 들여 놓는다. 위에서 설명한 단계의 각각을 실행하는 수단 및 방법은 해당 기술에서 잘 알려져 있다.

에피택셜 성장에 의해 연속하는 Nu 및 Pi 층을 형성하는 단계는 중간 이동 없이 한 리액터에서 이루어지는 것이 바람직하나 필수적이진 않다. Pi 및 Nu 층내의 불순물 첨가 농도는 이들 사이의 인터페이스 및 아래에 놓인 또는 위에 놓인 불순물이 많이 첨가된 영역과의 인터페이스를 제외하고는 실질적으로 일정한 것이 바람직하다. 매우 얇은 전이 영역이 불가피하게 이 인터페이스에서 생긴다. Pi 와 Nu 층 사이의 전이는 실제적으로 가능한한, 경사가 느린 것보다는 가파른 것이 바람직하나 이것은 필수적이진 않다.

N⁺및 Nu 층 사이의 그리고 P⁺및 Pi 층 사이의 전이는 또한 명목상으로는 경사가 급한 것이 바람직하나, 적어도 위에서 설명한 폭위에 실질적으로 의도된 불순물이 적게 첨가된 Pi 및 Nu 층이 주어지기만 하면, 전이는 경사가 느릴 수 있다. 알루미늄 및 크롬-니켈-금은 적당한 접촉 금속의 예이고, 도프산화물(doped oxides), 포토-글라스(photo-glass), 산소 도프 폴리실리콘(oxygen doped polysilicon), 유기 중합체(organic polymers), 질화물 및 이들의 결합은 적당한 접합 패시번트의 예다. 다른 패시번트도 소용에 닿지만, 양호한 패시번트는 산소 도프 폴리실리콘, 도프 산화물, 포토-글라스 및 도프 산화물을 구비하는 층으로된 구조이다. 패시번트(71)는 메사 에칭 후 금속화전에 가하는 것이 바람직하다.

이와 같이 구조를 설명하였지만, 개선된 특성의 특히 진보된 CRT 편향 회로에 사용되도록 만들어진 고전압 고전력 고속 스위칭 다이오드가 얻어지고 발명된 공정은 경제적인 제조를 제공하는 것은 해당 기술에 숙련된 사람에게는 명백할 것이다.

해당 기술에 숙련된 사람은 여기에서의 설명에 기초하여, 발명은 P 또는 N 의 특정 결합에 관하여 설명되었지만 P 및 N이 서로 교환되는 또다른 구조도 또한 발명의 범위에 포함되는 것을 인식할 것이다. 예를들면 제한하는 의도는 아니지만, P⁺기판이 사용되고, Pi 층이 먼저 부착되고, 두번째로 Nu 층이, 그리고 N⁺영역이 마지막에 형성되고 따라서 결과되는 구조는 기판부터 시작하여 P⁺- Pi - Nu - N⁺이다. 또한 발명된 디바이스는 에칭된 메사 형상 주변을 사용한 것으로 설명되었지만, 접합 주변의 전계를 제어하기 위한 다른 방법이 또한 본 발명으로부터 벗어남이 없이 사용될 수 있다.

추가로,발명은 일정한 반도체 물질, 금속 및 패시번트에 관해서 설명되었지만, 해당 기술에 숙련된 사람은 여기에서의 설명에 기초하여 다른 반도체, 금속 및 패시번트도 또한 사용될 수 있다는 것을 이해할 것이다. 따라서, 여기에서의 이러한 설명에 기초하여 당 기술 분야에 숙련된 이들에게 쉽게 변경이 가능한 것들은 모두 다음의 청구범위에 포함된다.

Claims

고전압 고전류 고속 스위칭 다이오드에 있어서, 제1도전형인 과도 도핑된 반도체 기판과, 제1두께로서 약 10¹⁵/㎤ 와 같거나 보다 작은 제1불순물 농도의 기판상의 제1형태인, 실질적으로 균일하게 적게 도핑된 제1반도체 영역과, 제1두께와 실질적으로 같은 제2두께로서 제1농도와 실질적으로 같은 제2불순물 농도를 갖는 제1영역위에 놓이는 제1형태와 반대되는 제2형태인, 제1영역과 PN 접합을 형성하는 실질적으로 균일하게 적게 도핑된 제2 반도체 영역과, 제2영역과 접촉하는 제2도전형인 과도 도핑된 제3영역을 구비하고, 제1 및 제2두께는 실질적으로 같은 두께로서 대략 50 마이크로미터 이상이고, 제1 및 제2 농도는 실질적으로 같은 농도로서 대략 5 X 10¹⁴/㎤ 이하인 다이오드.