KR100794151B1 - 전계 효과 트랜지스터의 보호 회로 및 반도체 장치 - Google Patents

전계 효과 트랜지스터의 보호 회로 및 반도체 장치 Download PDF

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Abstract

패턴 레이아웃을 제한하지 않고 처리 단계를 증가시키지 않으면서 제작될 수 있는 구조를 갖는 전계 효과 트랜지스터(field effect transistor)의 보호 회로가 제공된다. 전계 효과 트랜지스터의 보호 회로는 쇼트키(Schottky) 게이트 HFET의 보호 회로로, 다이오드 유닛을 형성하도록 순방향 다이오드와 역방향 다이오드가 연속 접속되고(cascade-connected) 이러한 다이오드 유닛 2개가 직렬로 접속된 회로이고, 또한 HFET의 게이트 전극에 접속된 게이트 선은 보호 회로를 통해 접지된다. 다이오드들은 서지 브레이크다운(surge breakdown)에 대해 보호되는 쇼트키 게이트 HFET와 집적되어(integrally) 형성된 다이오드들이고, GaAs 기판에 형성된 n+-GaAs 캡층(cap layer) 및 그 n+-GaAs 캡층에 형성된 쇼트키 전극들로 구성된 쇼트키 장벽 다이오드(Schottky barrier diode)들로 구성된다.
보호 회로, 다이오드, 전계 효과 트랜지스터, 쇼트키 게이트, 쇼트키 장벽 다이오드

Description

전계 효과 트랜지스터의 보호 회로 및 반도체 장치{Protection circuit of field effect transistor and semiconductor device}
도 1은 실시예 1의 전계 효과 트랜지스터(field effect transistor)에 대한 보호 회로의 회로도.
도 2는 보호 회로를 구성하는 다이오드의 구조를 도시하는 단면도.
도 3은 실시예 2의 전계 효과 트랜지스터에 대한 보호 회로의 회로도.
도 4는 실시예 2를 변형된 실시예 1의 전계 효과 트랜지스터에 대한 보호 회로의 회로도.
도 5는 실시예 2를 변형된 실시예 2의 전계 효과 트랜지스터에 대한 보호 회로의 회로도.
도 6은 HFET의 구조를 도시하는 단면도.
도 7a 및 도 7b는 각각 종래 실시예 1 및 종래 실시예 2에서의 보호 회로들의 회로도들.
*도면의 주요 부분에 대한 부호의 설명*
10 : 보호 회로 12 : 순방향 다이오드
14 : 역방향 다이오드 16 : 다이오드 유닛
발명의 배경
발명의 분야
본 발명은 전계 효과 트랜지스터(field effect transistor)의 보호 회로 및 그 보호 회로가 제공된 반도체 장치에 관한 것으로, 특별히 FET의 보호 회로에 관한 것으로, 서지 브레이크다운(surge breakdown)에 대해 전계 효과 트랜지스터, 특히 JFET, MESFET, HFET 등의 게이트 전극 또는 드레인 전극을 보호하고, FET의 서지 저항을 상승시키기 위한 것으로, FET와 집적되어 형성된 다이오드가 요구되는 처리 단계의 수를 줄이기 위해 보호 소자가 되는, 상기 FET의 보호 회로 및 이러한 보호 회로가 제공된 반도체 장치에 관한 것이다.
관련기술의 설명
GaAs 시스템 등의 화합물 반도체층의 적층 구조를 포함하는 화합물 반도체의 전계 효과 트랜지스터는 높은 전자 이동성 및 뛰어난 고주파수 특성을 가지므로, 휴대용 전화기와 같은 고주파수 영역 분야에서 널리 사용된다.
지금은 화합물 반도체 전계 효과 트랜지스터의 게이트 전극 또는 드레인 전극의 서지 저항이 원하는 용도, 구조, 또는 크기의 전계 효과 트랜지스터에 요구되는 레벨에 이를 만큼 높지 않는 것으로 공지되어 있다.
특히, JFET, MESFET, 또는 HFET와 같이 전력 증폭기, 안테나 스위치의 바이어스(bias) 조절 회로 등에 사용되고 작은 게이트 폭, 예를 들면 10μm 내지 20μm의 게이트 폭을 갖는 화합물 반도체 전계 효과 트랜지스터에서는 게이트 전극 또는 드레인 전극의 서지 저항이 매우 낮아서, 20V 내지 30V의 서지 전압에 의해 게이트 전극 또는 드레인 전극의 내저항(withstanding resistance)이 손상되는 경우가 있다.
JEFT는 접합 전계 효과 트랜지스터(JFET: Junction Field Effect Transistor)를 의미하고, pn 접합을 사용하여 전류 변조를 실행하는 소자이다. MESFET는 쇼트키(Schottky) 장벽 게이트 전계 효과 트랜지스터(MESFET: Metal-Semiconductor Field Effect Transistor)를 의미하고, 쇼트키 접합을 사용하여 전류 변조를 실행하는 소자이다. HFET는 헤테로접합 전계 효과 트랜지스터(HFET: Heterojunction Field Effect Transistor)를 의미하고, 헤테로 접합을 사용하여 전류 변조를 실행하는 소자이다.
이때, 서지 저항을 상승시키고 브레이크다운으로부터 FET의 게이트 전극을 보호하기 위해, FET의 게이트 전극에는 보호 소자를 포함하여 FET를 보호하는 보호 회로가 제공된다.
여기서는 도 7a 및 도 7b를 참고로 종래 보호 회로의 구조가 설명된다. 도 7a 및 도 7b는 각각 종래 실시예 1의 보호 회로 및 종래 실시예 2의 보호 회로를 도시하는 회로도들이다.
종래 실시예 1의 보호 회로(90)는 도 7a에 도시된 바와 같이, FET의 게이트 전극에 접속된 Vgg가 역방향 다이오드(92)를 통해 접지되고, Vgg가 또한 순방향 다이오드(94)를 통해 드레인 전극에 접속된 회로이다.
종래 실시예 2의 보호 회로(96)는 도 7b에 도시된 바와 같이, Vgg가 순방향 다이오드(98)를 통해 접지되고, 그에 역방향 다이오드(99)가 연속 접속된 회로이다.
그러나, 상술된 종래의 보호 회로는 각각 이후 설명된 바와 같은 문제점을 갖는다.
고주파수 영역에서 동작되는 GaAs MESFET와 같은 전계 효과 트랜지스터에서는 접지선이 크게 만들어져, 즉 접지선이 강화되어, 고주파수 특성의 저하, 즉 고주파수 영역에서의 이득 저하가 방해된다. 그러나, 종래 실시예 1의 보호 회로에서는 도 7a에 도시된 구조로부터 이해되는 바와 같이, 바이어스 조절을 위한 단자들, 즉 게이트 단자 및 드레인 단자가 서로 접근될 필요가 있다. 그 결과로, 게이트 단자 및 드레인 단자가 서로 접근되어 패턴 레이아웃에 제한이 되므로, 패턴 레이아웃에서 바람직하지 못한 문제점이 있다.
종래 실시예 2의 보호 회로에서는 원하는 서지 저항이 보장될 수 없다는 문제점이 있다.
한편, 화합물 반도체층의 적층 구조가 화합물 반도체 기판상에 에피택셜(epitaxial)로 성장된 화합물 반도체 FET의 경우에서는 그 처리 때문에 보호 소자를 형성하기 위해 채널 농도를 분리하여 조절하는 단계가 실행될 수 없다.
그래서, 예를 들면, FET의 서지 저항이 개선되려 할 때, FET의 게이트 및 드레인 사이의 거리는 서지 저항이 개선되도록 길게 설정된다. 이와 유사하게, 화합물 반도체 FET에서는 레이아웃을 조절함으로써 서지 저항을 개선하는 방법을 제외하고 서지 저항을 개선하는 방법이 없다.
그러나, 최근에, FET의 게이트 및 드레인 사이의 내전압이 낮아짐에 따라, 게이트 및 드레인 사이의 거리도 좁아지고, 예를 들면, 게이트 및 드레인 사이의 거리는 레이아웃에서 최소 차원의 설계 규칙이 되도록 단축된다.
이러한 경우에는, 비록 보호 소자인 다이오드의 DC 내접압을 더 줄일 필요가 있더라도, 패턴 레이아웃에서 다이오드의 접합 사이의 거리를 좁히는 것이 불가능해진다.
한편, 예를 들어 높은 도핑(doping) 농도, 즉 높은 캐리어(carrier) 농도를 갖는 n+ 영역에 쇼트키 전극 또는 pn 접합 전극을 제공함으로서 DC 내전압이 더 낮아질 수 있지만, 동시에 누설 전류가 증가되는 문제점이 있다.
발명의 요약
그러므로, 본 발명의 목적은 전계 효과 트랜지스터(field effect transistor)의 패턴층을 제한하지 않고 처리 단계를 증가시키지 않으면서 제작될 수 있는 구조를 갖는 전계 효과 트랜지스터의 보호 회로를 제공하는 것이다.
본 발명자는 상기 목적을 이루기 위해, 전계 효과 트랜지스터의 보호 회로, 특히 바이어스(bias) 조절 회로의 보호 회로에 대해 필요한 조건이 다음과 같은 3가지 조건인 것으로 생각하였다.
(1) 전력 공급 전압이 인가되는 상태에서 보호 회로의 누설 전류는 낮다.
(2) 바이어스 조절 회로의 처음부에 제공되는 트랜지스터 또는 다이오드의 내전압(withstand voltage)보다 내전압이 더 낮다. 또한,
(3) 서지 저항(surge resistance)이 높다.
3가지 조건을 만족시키는 전계 효과 트랜지스터의 보호 회로로, 본 발명자는 각각에서 순방향 다이오드와 역방향 다이오드가 서로 대향하여 놓여 접속되는 동일한 수의 복수의 다이오드 유닛이 직렬로 접속된 보호 회로를 고안하고 연구하여, 본 발명을 이루었다.
상기 목적을 이루기 위해, 본 발명에 따른 전계 효과 트랜지스터의 보호 회로는 서지 브레이크다운(surge breakdown)에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하는 보호 회로이고, 여기서,
그 보호 회로는 복수의 순방향 제 1 다이오드와 상기 제 1 다이오드들과 동일한 수의 역방향 제 2 다이오드가 연속 접속된 다이오드 어레이(diode array)를 포함하고,
전계 효과 트랜지스터의 게이트 전극은 다이오드 어레이를 통해 접지되는 것을 특징으로 한다.
본 발명에서, 다이오드 어레이의 제 1 다이오드와 제 2 다이오드의 배열 순차는 임의적인 것으로, 예를 들면 연속 접속된 제 1 다이오드 및 제 2 다이오드가 한 쌍을 구성하고 복수의 이러한 쌍이 직렬로 접속되거나, 복수의 제 1 다이오드가 먼저 연속 접속된 다이오드 어레이는 제 1 다이오드와 그와 동일한 수의 제 2 다이오드가 연속 접속된 다이오드 어레이에 직렬로 접속될 수 있다.
본 발명에서, 비록 각 다이오드의 누설 전류는 작지 않지만, 복수의 다이오드, 예를 들면 2 개의 다이오드가 연속 접속되므로, 한 다이오드에 인가되는 전압은 단 하나의 다이오드가 보호 소자로 제공되는 경우에서 다이오드에 인가되는 전압의 절반이 되어 누설 전류가 억제될 수 있다.
본 발명에서, 다이오드 어레이 중 순방향 제 1 다이오드의 수는 보호 회로의 누설 전류가 전계 효과 트랜지스터에 요구되는 게이트 전극의 최대 정격 누설 전류값보다 더 크지 않도록 결정된다. 즉, 순방향 제 1 다이오드의 수는 적어도 상술된 바와 같이 결정된 수가 된다.
다른 말로 하면, 게이트 전극의 최대 정격 누설 전류값이 작을 때는 제 1 다이오드의 수가 증가되고, 그 반대로, 게이트 전극의 최대 정격 누설 전류값이 클 때는 제 1 다이오드의 수가 감소된다.
본 발명의 보호 전류의 누설 전류가 작으므로, 보호 회로를 포함하는 전체 회로의 소모 전력은 억제될 수 있다.
본 발명의 바람직한 실시예에서, 다이오드 어레이의 다이오드는 높은 도핑(doping) 농도를 갖는 n-형 영역에 제공되는 쇼트키(Schottky) 전극, 또는 높은 도핑 농도를 갖는 n-형 영역에 pn 접합을 형성하는 전극으로 형성된다.
본 발명의 다른 바람직한 실시예에서, 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터(JFET), 쇼트키 장벽 게이트 전계 효과 트랜지스터(MESFET), 및 헤테로 접합 전계 효과 트랜지스터(HFET) 중 하나이고,
다이오드는 화합물 반도체 기판에서 전계 효과 트랜지스터와 집적되어 형성된 화합물 반도체 소자로 구성된다.
이에 의해, 화합물 반도체층의 에피택셜(epitaxial) 기판에 형성된 바이어스 조절 회로의 보호 회로는 처리 단계를 증가시키지 않고 바이어스 조절 회로의 패턴 레이아웃을 제한하지 않으면서 형성될 수 있다.
본 발명에 따른 전계 효과 트랜지스터의 보호 회로는 전계 효과 트랜지스터의 종류에 관계없이 적용될 수 있다.
특히, 이는 휴대용 전화기, PHS, 고주파수를 사용하는 시스템에 설치된 전자 기구 등에 자주 사용되는 전력 증폭기, 안테나 스위치, 저잡음 증폭기, 또는 믹서(mixer)와 같은 회로에 제공되는 화합물 반도체 전계 효과 트랜지스터의 보호 회로로 최적이다.
이때, 본 발명의 반도체 장치는 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극 또는 드레인 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치이고, 이는,
보호 회로가 순방향으로 게이트 전극 또는 드레인 전극에 접속된 복수의 다이오드 및 역방향으로 게이트 전극 또는 드레인 전극에 접속된 복수의 다이오드를 포함하는 것을 특징으로 한다.
그외에, 본 발명의 반도체 장치는 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치이고, 이는,
보호 회로가 게이트 전극에 접속된 양극(anode)을 갖는 제 1 다이오드, 제 1 다이오드의 음극(cathode)에 접속된 음극을 갖는 제 2 다이오드, 제 2 다이오드의 양극에 접속된 양극을 갖는 제 3 다이오드, 및 제 3 다이오드의 음극에 접속된 음극을 갖는 제 4 다이오드를 포함하는 것을 특징으로 한다.
그외에, 본 발명의 반도체 장치는 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치이고, 이는,
보호 회로가 게이트 전극에 접속된 음극을 갖는 제 1 다이오드, 제 1 다이오드의 양극에 접속된 양극을 갖는 제 2 다이오드, 제 2 다이오드의 음극에 접속된 음극을 갖는 제 3 다이오드, 및 제 3 다이오드의 양극에 접속된 양극을 갖는 제 4 다이오드를 포함하는 것을 특징으로 한다.
그외에, 본 발명의 반도체 장치는 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치이고, 이는,
보호 회로가 게이트 전극에 음극 또는 양극이 접속되는 복수의 다이오드로 구성된 제 1 다이오드 유닛, 및 제 1 다이오드 유닛의 양극 또는 음극에 양극 또는 음극이 접속되는 복수의 다이오드로 구성된 제 2 다이오드 유닛을 포함하는 것을 특징으로 한다.
이후에는 도면들을 참고로 본 발명의 실시예들이 상세히 설명된다.
실시예1
본 실시예는 본 발명에 따른 전계 효과 트랜지스터(field effect transistor)의 보호 회로에 대한 예로, 도 1은 본 실시예의 전계 효과 트랜지스터에 대한 보호 회로의 회로도이고, 도 2는 보호 회로를 구성하는 다이오드의 구조를 도시하는 단면도이다.
본 실시예의 전계 효과 트랜지스터의 보호 회로(10)는 도 1에 도시된 바와 같이 MMIC(Monolithic Micro IC)에 제공된 쇼트키 게이트(Schottky gate) HFET의 보호 회로이고, 연속 접속된 순방향 다이오드(12) 및 역방향 다이오드(14)가 다이오드 유닛(16)을 구성하고 이러한 다이오드 유닛(16) 2개가 직렬 접속된 회로이다. HFET의 게이트 전극에 접속된 게이트 선 Vgg은 보호 회로(10)를 통해 접지된다.
본 실시예의 보호 회로(10)를 구성하는 다이오드들(12, 14)은 보호 회로(10)가 서지 브레이크다운(surge breakdown)에 대해 보호하는 쇼트키 게이트 HFET와 집적되어 형성된 다이오드이고, 도 2에 도시된 바와 같이, 이들은 GaAs 기판(18)에 형성된 n+-GaAs 캡층(cap layer)(20) 및 n+-GaAs 캡층(20)에 형성된 쇼트키 전극(22)으로 구성된 쇼트키 장벽 다이오드로 구성된다.
n+-GaAs 캡층(20)은 고립 영역(소자 분리 영역)(24)에 의해 서로 분리된 소자 형성 영역(26)에 제공되고, 높은 n-형 도핑(doping) 농도, 즉 n-형 캐리어(carrier) 농도, 바람직하게 2 x 1018 cm-3 이상의 캐리어 농도를 갖는 층이다.
쇼트키 전극(22)은 WN(질화텅스텐)과 같은 고융해점 금속막 또는 Ti/Pt/Au 등의 적층 금속막으로 n+-GaAs 캡층(20)에 형성되고, 절연막(28)에 의해 서로 절연된다.
다이오드(12) 및 다이오드(14)의 쇼트키 전극들(22)은 Au 또는 Al과 같은 배선(wiring) 물질로 구성된 배선(30)에 의해 서로 접속된다.
본 실시예에서는, 다이오드(12, 14) 각각이 큰 누설 전류를 가지므로, 이들은 두 스테이지에서 직렬로 접속된다. 이들을 두 스테이지로 접속시킴으로써, 한 다이오드에 인가된 전압은 종래의 것의 절반이 되어, 누설 전류가 억제될 수 있다.
본 실시예의 보호 회로(10)를 제작하기 위해, MMIC를 구성하는 쇼트키 게이트 HFET를 제작하는 단계와 동일한 단계에서, n+-GaAs 캡층(20)은 GaAs 기판(18)에 에피택셜(epitaxial)적으로 성장되고, 다음에 소자 형성 영역(26)이 고립 영역(24)에 의해 서로 분리된다.
다음에는, 성장된 n+-GaAs 캡층(20)을 에칭하지 않고 n+-GaAs 캡층(20)에 스퍼터링(sputtering) 방법 등에 의해 쇼트키 게이트 HFET의 게이트 전극과 동일한 금속 물질을 사용하여 쇼트키 전극(22)이 형성된다.
전극 물질로는 예를 들어 WN(질화텅스텐)과 같은 고융해점 금속이 스퍼터링 방법에 의해 피착되거나, Ti/Pt/Au 등의 적층 금속막이 전자총 증발법(e-gun evaporation method)에 의해 형성될 수 있다.
다음에는, 쇼트키 전극들(22)이 Au 또는 Al과 같은 배선 물질로 구성된 배선(30)에 의해 서로 접속된다.
이에 의해, 보호 회로(10)는 이것이 서지 브레이크다운에 대해 보호하는 HFET의 형성과 동일한 처리 단계로 제작될 수 있으므로, 보호 회로(10)는 처리 단계를 증가시키지 않고 HFET의 패턴 레이아웃을 제한하지 않으면서 형성될 수 있다.
실시예 2
본 실시예는 본 발명에 따른 전계 효과 트랜지스터의 보호 회로에 대한 또 다른 예로, 도 3은 본 실시예의 전계 효과 트랜지스터에 대한 보호 회로의 회로도이다.
본 실시예의 전계 효과 트랜지스터의 보호 회로(40)는 보호 소자로 pn 접합 다이오드를 갖는 보호 회로이고, 도 3에 도시된 바와 같이, 이는 각각 np 접합 및 pn 접합을 나타내는 npn 다이오드들(42)이 두 스테이지로 직렬 접속된 FET의 보호 회로이다. FET의 게이트 전극에 접속된 게이트 선 Vgg는 보호 회로(40)를 통해 접지된다.
또한, 본 실시예에서는 np 접합의 n-형 층의 캐리어 농도가 바람직하게 2 x 1018 cm-3 이상으로 이루어진다.
실시예 2의 변형된 실시예 1
이 변형된 실시예는 실시예 2를 변형된 예로, 도 4는 이 변형된 실시예의 전계 효과 트랜지스터에 대한 보호 회로의 회로도이다.
이 변형된 실시예의 전계 효과 트랜지스터의 보호 회로(50)는 도 4에 도시된 바와 같이, 연속 접속된 2개의 pn 접합 다이오드(52)를 포함하는 다이오드 어레이와 연속 접속된 2개의 np 접합 다이오드(54)를 포함하는 다이오드 어레이가 직렬 접속된 FET의 보호 회로이고, FET의 게이트 전극에 접속된 게이트 선 Vgg는 보호 회로(50)를 통해 접지된다.
또한, 이 변형된 실시예에서는 np 접합의 n-형 층의 캐리어 농도가 바람직하게 2 x 1018 cm-3 이상으로 이루어진다.
실시예 2의 변형된 실시예 2
이 변형된 실시예는 실시예 2를 변형된 또 다른 예로, 도 5는 이 변형된 실시예의 전계 효과 트랜지스터에 대한 보호 회로의 회로도이다.
이 변형된 실시예의 전계 효과 트랜지스터의 보호 회로(60)에서는 순방향 다이오드 및 역방향 다이오드의 배열이 변형된 실시예 1의 보호 회로(50)와 반대이고, 도 5에 도시된 바와 같이, 이는 연속 접속된 2 개의 역방향 np 접합 다이오드(62)를 포함하는 다이오드 어레이와 연속 접속된 2 개의 순방향 pn 접합 다이오드(64)를 포함하는 다이오드 어레이가 직렬 접속된 FET의 보호 회로이다. FET의 게이트 전극에 접속된 게이트 선 Vgg는 보호 회로(60)를 통해 접지된다.
또한, 이 변형된 실시예에서는 np 접합의 n-형 층의 캐리어 농도가 바람직하게 2 x 1018 cm-3 이상으로 이루어진다.
실시예 3
본 실시예는 실시예 1의 쇼트키 장벽 다이오드 대신에, pn 접합 다이오드가 보호 소자를 이루는 보호 회로이다.
부수적으로, 헤테로 접합(hetero junction)을 포함하는 FET(HFET)로는 예를 들어 일본 특허 비심사 공보 제 평11-150264호(일본 특허 출원 제 평9-249217호)에서 설명된 바와 같은 장치가 있다. 여기서는 그 공보 내용에 설명된 HFET의 구조가 도 6을 참고로 설명된다. 도 6은 HFET의 구조를 도시하는 단면도이다.
본 실시예의 HFET(70)는 도 6에 도시된 바와 같이, GaAs 기판(72)에 순차적으로 형성된 버퍼층(74), AlGaAs로 구성된 제 2 장벽층(76), InGaAs로 구성된 채널층(78), 및 AlGaAs로 구성된 제 1 장벽층(80)의 적층 구조를 포함한다.
제 1 장벽층(80)은 n-형 불순물을 포함하는 캐리어 공급 영역(80a), 불순물을 포함하지 않는 고저항 영역(80b), 및 p-형 불순물을 포함하는 p-형 저저항 영역(80c)으로 구성된다. p-형 저저항 영역(80c)은 고저항 영역(80b)에 삽입되어 게이트 전극(82)과 접촉하도록 불순물의 확산에 의해 형성된다.
도 6에서, 참조 번호(84, 86)는 각각 소스 전극 및 드레인 전극을 나타낸다.
상기 HFET(70)는 n+층(80b)에 p-형 불순물이 확산된 구조(80c)를 포함한다. p-형 불순물의 확산 깊이는 n+층(80b)의 두께보다 크거나 작을 수 있다.
본 실시예에서는, pn 접합 다이오드가 n+층(80b) 및 p-형 저저항 영역(80c)에 의해 구성된다.
본 실시예에서, 보호 회로는 또한 RF의 입력 단자로 사용될 수 있다. 이 경우에는, 역방향에서도 또한 충분한 DC 내전압(withstand voltage)이 필요하므로, 다이오드는 역방향에서도 또한 연속 접속된다.
본 발명의 반도체 장치는 변형된 실시예를 포함하여 상기 실시예 1 내지 3의 보호 회로를 포함하는 반도체 장치이다.
본 발명에 따르면, 복수의 순방향 제 1 다이오드와 그와 동일한 수의 역방향 제 2 다이오드가 직렬 접속된 다이오드 어레이가 제공되고, 전계 효과 트랜지스터(field effect transistor)의 게이트 전극은 다이오드 어레이를 통해 접지되므로, 전계 효과 트랜지스터의 패턴 레이아웃을 제한하지 않고 전계 효과 트랜지스터의 보호 회로가 형성될 수 있다. 그외에, 본 발명의 보호 회로의 누설 전류가 종래 기술과 비교해 작으므로, 보호 회로를 포함하는 전체 전계 효과 트랜지스터의 소비 전력은 억제될 수 있다.
그외에, 본 발명의 보호 회로는 화합물 반도체의 에피택셜(epitaxial) 기판에 전계 효과 트랜지스터와 적층되어 형성된 화합물 반도체 소자로 구성되고, 보호 회로는 그 보호 회로가 서지 브레이크다운(surge breakdown)에 대해 보호하는 전계 효과 트랜지스터의 형성과 동시에 형성될 수 있으므로, 보고 회로를 형성하기 위해 추가로 처리 단계가 요구되지 않는다.

Claims (15)

  1. 서지 브레이크다운(surge breakdown)에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 상기 전계 효과 트랜지스터의 보호 회로에 있어서,
    복수의 순방향 제 1 다이오드들과 상기 제 1 다이오드들과 동일한 수의 역방향 제 2 다이오드들이 연속 접속된(cascade-connected) 다이오드 어레이(diode array)를 포함하고,
    상기 전계 효과 트랜지스터의 게이트 전극은 상기 다이오드 어레이를 통해 접지되는, 전계 효과 트랜지스터의 보호 회로.
  2. 제 1 항에 있어서,
    상기 다이오드 어레이의 다이오드는 높은 도핑 농도를 갖는 n+-형 층과 상기 n+-형 층에 제공된 쇼트키(Schottky) 전극으로 구성된 쇼트키 장벽 다이오드, 또는 높은 도핑 농도를 갖는 n+-형 층과 pn 접합이 이루어진 pn 접합 다이오드로 형성되는, 전계 효과 트랜지스터의 보호 회로.
  3. 제 1 항에 있어서,
    상기 다이오드 어레이 중 순방향 제 1 다이오드의 수는 상기 보호 회로의 누설 전류가 상기 전계 효과 트랜지스터에 요구되는 상기 게이트 전극의 최대 정격의 누설 전류값보다 크지 않게 되도록 결정되는, 전계 효과 트랜지스터의 보호 회로.
  4. 제 1 항에 있어서,
    상기 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터, 쇼트키 장벽 게이트 전계 효과 트랜지스터, 및 헤테로 접합(hetero junction) 전계 효과 트랜지스터로 구성된 그룹에서 선택된 것이고, 상기 다이오드는 화합물 반도체 기판에 상기 전계 효과 트랜지스터와 집적되어(integrally) 형성된 화합물 반도체 소자로 구성되는, 전계 효과 트랜지스터의 보호 회로.
  5. 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극 또는 드레인 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치에 있어서,
    상기 보호 회로는 상기 게이트 전극 또는 상기 드레인 전극에 순방향으로 접속된 복수의 다이오드들, 및 상기 게이트 전극 또는 상기 드레인 전극에 역방향으로 접속된 복수의 다이오드들을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 장치는 화합물 반도체 기판에 형성되는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 화합물 반도체 기판은 GaAs로 구성되는, 반도체 장치.
  8. 제 5 항에 있어서,
    상기 다이오드는 기판에 형성된 제 1 불순물 도입층, 및 상기 제 1 불순물 도입층에 쇼트키-접속되고 상기 제 1 불순물 도입층에 형성된 쇼트키 전극을 포함하는, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 다이오드는 기판에 형성된 제 1 도전형의 제 1 불순물 도입층, 및 상기 제 1 불순물 도입층에 대향하여 제공되는 제 2 도전형의 제 2 불순물 도입층을 포함하는, 반도체 장치.
  10. 제 5 항에 있어서,
    상기 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터인, 반도체 장치.
  11. 제 5 항에 있어서,
    상기 전계 효과 트랜지스터는 쇼트키 장벽 게이트 트랜지스터인, 반도체 장치.
  12. 제 5 항에 있어서,
    상기 전계 효과 트랜지스터는 헤테로 접합 전계 효과 트랜지스터인, 반도체 장치.
  13. 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치에 있어서,
    상기 보호 회로는 상기 게이트 전극에 접속된 양극(anode)을 갖는 제 1 다이오드, 상기 제 1 다이오드의 음극(cathode)에 접속된 음극을 갖는 제 2 다이오드, 상기 제 2 다이오드의 양극에 접속된 양극을 갖는 제 3 다이오드, 및 상기 제 3 다이오드의 음극에 접속된 음극을 갖는 제 4 다이오드를 포함하는, 반도체 장치.
  14. 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치에 있어서,
    상기 보호 회로는 상기 게이트 전극에 접속된 음극을 갖는 제 1 다이오드, 상기 제 1 다이오드의 양극에 접속된 양극을 갖는 제 2 다이오드, 상기 제 2 다이오드의 음극에 접속된 음극을 갖는 제 3 다이오드, 및 상기 제 3 다이오드의 양극에 접속된 양극을 갖는 제 4 다이오드를 포함하는, 반도체 장치.
  15. 서지 브레이크다운에 대해 전계 효과 트랜지스터의 게이트 전극을 보호하기 위한 보호 회로를 포함하는 반도체 장치에 있어서,
    상기 보호 회로는 음극 또는 양극이 상기 게이트 전극에 직렬 접속된 복수의 다이오드들로 구성된 제 1 다이오드 유닛, 및
    양극 또는 음극이 상기 제 1 다이오드 유닛의 양극 또는 음극에 직렬 접속된 복수의 다이오드들로 구성된 제 2 다이오드 유닛을 포함하는, 반도체 장치.
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