KR102039872B1 - GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터 - Google Patents

GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터 Download PDF

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Abstract

본 발명은 마이크로파 대역·밀리파 대역에서 이용하는 전계 효과 트랜지스터(FET)의 정전 방전 내성의 개선에 관한 것이다.
본 발명에 따른 정전 보호 다이오드 부착 전계 효과 트랜지스터는 제 1 FET와, 제 1 FET의 제 1 게이트와 제 1 소스 사이에 접속된 2단자 정전기 보호 회로를 구비하고, 2단자 정전기 보호 회로는 제 1 게이트에 제 1 소스의 전위보다 낮은 전압을 인가했을 때에 역방향으로 바이어스되는 측에 위치하고, 제 1 FET의 제 1 게이트와 제 1 소스 사이의 역방향 내전압보다 낮은 역방항 내전압을 가지는 제 1 다이오드와, 제 1 게이트에 상기 제 1 소스의 전위보다 낮은 전압을 인가했을 때에 순방향으로 바이어스되는 측에 위치하고, 제 1 다이오드와 역직렬로 접속된 제 2 다이오드와, 제 1 다이오드와 제 2 다이오드로 구성되는 다이오드쌍과 직렬로 접속되고, 제 1 FET와 동일한 채널층을 이용하여 형성된 저항을 포함한다.

Description

GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터{FIELD-EFFECT TRANSISTOR WITH PROTECTION DIODES OF GaAa BASED OR GaN BASED}
본 발명은 마이크로파 대역·밀리파 대역에서 이용하는 전계 효과 트랜지스터(FET)의 정전 방전(ESD) 내성의 개선에 관한 것이다.
최근, 고내전압·고출력·저열 저항을 특징으로 하는 GaN계 FET 증폭기의 마이크로파·밀리파 대역으로의 적용이 휴대 전화 기지국, 위성 통신용 증폭기, 레이더용 증폭기의 분야에서 진행되고 있다. 그러나, GaN계 FET는 종래의 FET에 비해, 2단자 및 3단자 내전압 특성은 충분히 높지만, ESD(정전기 방전)에 의한 고장이 쉽다는 관점에서는 그 내성이 충분히 높다고는 말할 수 없다. 예컨대, GaN계 FET의 ESD의 인체 모델(HBM) 시험에서, 그 내성은 250~500V 정도인 경우가 많다. 일반적으로 반도체 디바이스의 조립 및 프린트 기판 실장 후의 실사용에서, ESD 고장이 잘 생기지 않도록 하기 위해서는 HBM 시험에서 1㎸ 이상의 내성이 필요하다. 또한, GaN계 FET에 한정되지 않고, 종래부터 이용되어 오던 GaAs계 FET에서도, ESD 내성(ESD에 의한 고장에 대한 내성)이 불충분한 것은 실용상 자주 문제로 되어 왔다.
특허문헌 1: 일본 특허 공개 공보 제2001-332567호 특허문헌 2: 일본 공개 특허 공보 소59-100579호
비특허문헌 1: 2006 IEEE International Microwave Symp., pp. 647-650, "A Nonlinear Drain Resistance Model for a High Power Millimeter-wave PHEMT"
이상 설명한 기술적 배경에 대해, 지금까지 몇가지의 방책이 개시되어 있다. 특허문헌 1 및 2에서는, GaAs FET의 게이트 단자와 소스 단자 사이에 쇼트키 접합 다이오드를 이용한 ESD 보호 회로가 기재되어 있다.
예컨대, 특허문헌 1에 기재된 도 11(a)의 구성은 게이트 전압이 게이트·소스 사이의 쇼트키 접합에 대해 정방향으로 과잉 인가된 경우에, 다이오드 Da1, Da2에 과전류가 흐르고, FET F1의 게이트·소스 사이의 쇼트키 접합에 과전류가 흘러 고장나는 것을 억제할 수 있다. 또한, 음의 서지가 게이트에 인가되었을 때에는, 다이오드 Db1 및 Db2를 서지 전압이 통과함으로써 FET F1의 게이트·소스 사이의 쇼트키 접합을 보호할 수 있다. 그러나, 역병렬로 접속된 다이오드의 접합부의 용량에 의해, FET 증폭기를 구성했을 때에 이득이 저하한다고 하는 문제점이 있었다.
특허문헌 2에 기재된 도 11(c)의 구성은 ESD 보호용의 쇼트키 접합 다이오드를 역직렬 접속함으로써, 도 11(b)와 같은 다단화가 불필요하고, 또한 음의 바이어스 전압 인가시에 Db1이 역바이어스되기 때문에, Da1 및 Db1에 의한 용량의 증가를 대폭 저감할 수 있다. 그러나, 일반적으로 쇼트키 접합 다이오드의 역방향 전류 용량은 pn 접합 다이오드의 역방향 전류 용량에 비해 상당히 작기 때문에, 음의 서지 인가시의 역방향 과대 전류로 보호 다이오드 자신이 고장난다고 하는 문제점이 있었다.
본 발명의 목적은 미리 설정한 음의 게이트 서지 전류 범위 내에서는 역직렬 접속의 보호 다이오드의 고장(소손(燒損))을 억제하는 기능을 가지기 때문에, 소형 또한 증폭 동작시의 이득 저하를 억제할 수 있는, 보호 다이오드 부착 FET를 제공하는 것이다.
본 발명에 따른 보호 다이오드 부착 FET는 전계 효과 트랜지스터와, 상기 전계 효과 트랜지스터의 게이트와 소스 사이에 접속된 2단자 정전기 보호 회로를 구비하며, 상기 2단자 정전기 보호 회로는, 상기 게이트에 상기 소스의 전위보다 낮은 전압을 인가했을 때에 역방향으로 바이어스되는 측에 위치하고, 또한 상기 전계 효과 트랜지스터의 상기 게이트와 상기 소스의 사이의 역방향 내전압보다 낮은 역방향 내전압을 갖는 제 1 다이오드와, 상기 게이트에 상기 소스의 전위보다 낮은 전압을 인가했을 때에 순방향으로 바이어스되는 측에 위치하고, 또한 상기 제 1 다이오드와 역직렬로 접속된 제 2 다이오드와, 상기 제 1 다이오드와 상기 제 2 다이오드로 구성되는 다이오드쌍과 직렬로 접속되고, 또한 상기 전계 효과 트랜지스터와 동일한 채널층을 이용하여 형성된 저항을 포함하는 것을 특징으로 한다.
본 발명에 따른 보호 다이오드 부착 FET는 보호 회로에 마련된 저항의 전류 포화 특성에 의해 보호 회로 내의 다이오드가 과전류에 의해 고장나는 것을 방지함과 아울러, FET의 게이트·소스 사이의 서지 내량도 게이트 서지 전류를 통과시키는데 이용할 수 있다. 그 결과, 보호 회로 내의 다이오드의 치수(접합 면적)를 소형화할 수 있는 효과를 가진다. 또한, 역직렬로 접속된 다이오드쌍을 보호 회로로 이용하고 있기 때문에, 게이트·소스 사이에 부가되는 접합 용량은 작으므로, FET 증폭기를 구성했을 때의 이득의 저하를 억제할 수 있다.
도 1은 실시 형태 1에 따른 보호 회로의 회로예.
도 2는 실시 형태 1에 따른 보호 회로의 단면도 및 레이아웃도.
도 3은 실시 형태 1에 따른 보호 회로의 특성의 설명을 위한 모식도.
도 4는 실시 형태 2에 따른 보호 회로의 회로예.
도 5는 실시 형태 3에 따른 보호 회로의 회로예.
도 6은 실시 형태 4에 따른 보호 회로의 회로예.
도 7은 실시 형태 5에 따른 보호 회로의 다이오드의 레이아웃예.
도 8은 실시 형태 6에 따른 보호 다이오드와 FET의 레이아웃예.
도 9는 실시 형태 7에 따른 보호 다이오드의 레이아웃예.
도 10은 실시 형태 8에 따른 보호 다이오드의 레이아웃예.
도 11은 종래의 게이트·소스 사이에 보호 회로를 마련한 FET의 회로예.
본 발명의 실시 형태에 따른 보호 다이오드 부착 FET에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
[실시 형태 1]
(구성의 설명)
도 1은 본 발명의 실시 형태 1에 따른 보호 다이오드 부착 FET의 회로도의 예이다. 도 1에 있어서, FET F1의 게이트·소스 사이의 쇼트키 접합 다이오드와 동일 방향의 극성을 갖는 순방향 다이오드 Da1과 역방향의 극성을 갖는 역방향 다이오드 Db1이 서로 역직렬로 접속되어 있다. 또, 이 역직렬 접속된 다이오드쌍(Da1과 Db1)에 대해, 저항 Ra가 직렬로 접속되어 있다. ESD 보호 회로는 Da1, Db1, Ra에 의해 구성되고, FET F1의 게이트·소스 사이에 대해 병렬로 접속되어 있다. 여기서, 저항 Ra는 FET F1의 채널과 동일한 층으로 형성된 채널 저항, 또는 그것과 동등한 성질(전류 포화 특성)을 가지는 저항인 것이 본 발명의 특징이다. 또, 전류 포화 특성이라 함은, 후술하는 도 3(b)에 나타내는 바와 같이, 임의의 전압값을 초과한 전압이 저항의 양단에 인가되면, 오믹성은 아니고 전류값이 거의 일정해지는 특성을 말한다.
도 2(a)는 도 1의 회로의 FET, 다이오드 Db1과 채널 저항 Ra의 단면 구조도, 도 2(b)는 도 1의 회로의 레이아웃이다. 도 2(a)의 단면 구조도는 도 2(b)의 X-X면의 단면 구조도이다. 또, 다이오드 Da1의 단면 구조도는 다이오드 Db1과 동일하기 때문에, 도 2(a)에는 도시되어 있지 않다. 도 2(a)에 나타내는 바와 같이, SiC나 Si와 같은 반도체 기판(14) 상에 버퍼층(13)을 마련하고, 그 위에 GaN층(12), AlGaN층(11)이 마련되어 있다. FET 영역(51), 다이오드(Db1) 영역(53), 저항 영역(52)은 이온 주입 등을 이용하여 형성되는 분리 영역(61)에 의해 서로 분리된다.
드레인 전극(21), 게이트 전극(22), 소스 전극(23)이 FET 영역(51) 내의 AlGaN 상에 있다. 저항의 전극(24, 25)은 저항 영역(52)의 AlGaN 상에 있다. 내전압 향상을 위해, 게이트 전극(22)의 양단은 절연막(41)에 얹히는 구조의 경우도 있다. 절연막(42)은 전극을 커버하는 보호막이고, 제 1 배선층인 드레인 인출 배선(31)이 절연막(42) 상의 콘택트 홀(44)을 거쳐서 드레인 전극(21)과 접속되고, 제 1 배선층인 게이트 인출 배선(32)이 절연막(42) 상의 콘택트 홀(43)을 거쳐서 게이트 전극(22)과 접속되고, 제 1 배선층인 소스 인출 배선(33)이 절연막(44) 상의 콘택트 홀(44)을 거쳐서 소스 전극(23)과 접속되어 있다.
마찬가지로, 절연막(42) 상의 콘택트 홀(44)을 거쳐서, 저항의 전극(24, 25)은 제 1 배선층(34, 35)과 접속된다. 본 발명의 특징인 저항 Ra는 포화 전류 특성을 얻기 위해서, FET부와 마찬가지로 AlGaN층(11), GaN층(12)으로 이루어지는 채널로 형성되어 있다. 또, 저항의 채널부에 Si 등의 이온 주입을 적절히 행하여, 시트 저항값을 조정한 경우에도, 본 발명의 특징인 포화 전류 특징을 얻을 수 있다.
(다이오드와 저항의 특성의 설명)
도 3(a)는 FET F1의 게이트·소스 사이의 쇼트키 접합 다이오드의 순방향 전류·전압 특성예(Fw), 역방향 전류·전압 특성의 예(Rv)를 나타낸다. 도 3(a)에서, 종축은 애노드·캐소드간(게이트·소스 사이) 전류, 횡축은 애노드·캐소드간 전압이다. 도 3(b)는 채널 저항 Ra의 전류·전압 특성예이고, 종축은 저항을 흐르는 전류, 횡축은 저항의 양단에 인가되는 전압이다. 도 3(c)는 쇼트키 접합으로 형성한 다이오드 Da1, Db1의 역방향 전류·전압 특성예이며, 종축은 전류, 횡축은 역방향 전압을 나타낸다. 도 3(a)와 (c)간의 역방향 내전압의 차이는 도 3(a)의 FET F1의 게이트·소스간 내전압보다 도 3(c)의 Da1, Db1의 역방향 내전압쪽이 낮은 것이다. 환언하면, FET F1의 게이트·소스간 내전압보다 Da1 및 Db1의 역방향 내전압이 낮아지도록 제작한다. 도 3(d)는 도 1의 보호 회로가 부가된 FET의 게이트에 음의 서지를 인가했을 때의 전류·전압 특성의 예이며, 종축은 전류, 횡축은 전압을 나타낸다. 도 3(e)는 도 1의 보호 회로가 부가된 FET의 게이트에서, 저항 Ra가 없는 경우에, 음의 서지를 인가했을 때의 전류·전압 특성의 비교예이며, 종축은 전류, 횡축은 전압을 나타낸다.
또, 도 3에 있어서, A1점은 FET F1의 게이트·소스간 역방향으로 항복(breakdown)을 개시하는 지점, C점은 항복한 역방향 전류가 Io2에 도달하는 지점, E점은 항복한 역방향 전류가 Io3에 도달하는 지점, B점은 저항의 양단의 전압에 대해, 전류가 포화에 도달하는 지점을 나타낸다. 또한, A점은 다이오드 Da1, Db1이 역방향으로 항복을 개시하는 지점이고, Io1은 그 때의 역방향 전류값, B점은 도 1의 Da1, Db1, Ra1로 이루어지는 보호 회로에서, 음의 서지가 인가되었을 때에 A점에서 스냅백(snapped back)한 전류가 Io2에 도달한 지점을 나타낸다.
이 내전압의 차이를 이용하여, 음의 게이트 서지 인가시에 FET F1보다 앞서 다이오드 Db1이 항복을 일으키도록 한다. 또, 내전압차는 실용성을 고려하면 5~10V 정도 낮은 것이 바람직하다. 도 3(b)에 나타내는 FET F1과 동일한 층으로 형성한 채널 저항 특성의 특징은 어느 전압 이상의 전압이 인가되면 전류가 포화되는 것이다. 이것은 FET의 드레인 전류에 대한 드레인·소스간 전압의 정특성(static characteristic)과 동일하다.
(동작의 설명)
다음으로, 음의 게이트 서지(게이트에 소스 전위보다 낮은 전압이 인가됨)가 게이트·소스 사이에 인가되는 경우의 동작을, 도 3(d)에 나타내는 전류·전압 특성예를 이용하여 설명한다. 서지는 가장 넓은 ESD 내성의 기준으로 사용되는 인체 모델(HBM: Human Body Model)을 가정한다. 서지가 인가되면, 도면의 실선(wR)로 나타내는 바와 같이, A점의 전압에서 Db1이 항복하고, 스냅백을 일으킨다. 스냅백 후, 전류는 증가하여, B점까지 도달한다. B점에 도달하면, 저항 Ra의 전류 포화 특성에 의해, 전류는 Io2로 제한되고, 다음에 C점까지 전압이 상승한다. C점까지 상승하면, 다음에 FET F1의 게이트·소스간의 역방향 접합이 항복하고, 전류는 Io3에 도달한다. 전류 Io3과 Io2의 차이가 FET F1의 게이트·소스간의 전류 내량(耐量)보다 낮으면, FET F1의 게이트·소스간을 파괴하는 일없이, 소망하는 서지 전류 Io3을 도 1의 회로가 흘릴 수 있다.
구체예로서, HBM 서지 내량 1㎸를 보호하는 경우를 생각한다. FET F1이 가지는 역방향 서지 내량을 250V라고 하면, F1의 게이트·소스간에 흐를 수 있는 전류는 250V/1.5㏀=0.17A이다. 1㎸의 내량을 도 1의 회로에서 가지기 위해서는, 1㎸/1.5㏀=0.67A보다, 0.5A의 전류를 ESD 보호 회로(Da1, Db1)에 흘리면 좋다. 여기서, 1.5㏀은 HBM에서의 ESD 내량 측정에 이용하는 시험계의 저항값이다.
미리 실험에서 취득한 단위 쇼트키 접합 면적당 역방향 전류 용량이, 예컨대 0.2A/1㎟이라고 하면, 0.5A 흐르는데 필요한 접합 면적은 2.5㎟으로 산출된다. 한편, 저항과 관련해서는, 단위 폭당의 포화 전류가 2.5A/㎜인 경우, 폭 0.2㎜의 채널 저항을 이용함으로써, 0.5A의 포화 전류 특성을 실현할 수 있다. 이렇게 설계한 경우, 도 1의 보호 회로를 흐르는 전류 Ida1이 0.5A(=Io2), 도 1의 FET F1d의 소스로부터 게이트로 향하여 흐르는 전류 Isgf1이 0.17A로 되고, 총 Io3=0.67의 서지 전류를 흘릴 수 있다. 그 결과, HBM시의 ESD 내량 1㎸를 실현할 수 있다.
이에 대한 비교예로서, 저항 Ra가 없는 경우(도 11(c)에 상당)의 전류·전압 특성을 도 3(e)에 일점쇄선(woR)으로 나타낸다. 1㎸의 HBM 서지가 FET F1의 게이트에 인가되면, 저항 Ra에 의한 전류 제한이 되지 않기 때문에, 도 3(e)의 일점쇄선(woR)으로 나타내는 바와 같이, B점의 전류 Io2는 전압의 상승과 함께 다이오드 Db1의 역방향 허용 전류 0.5A를 초과하게 되어, 전류 Io3의 0.67A에 도달한다. 그 결과, 다이오드 Db1이 고장나 버린다.
(실시 형태 1의 효과)
이상 설명한 바와 같이, 실시 형태 1에 따른 보호 다이오드 부착 FET의 ESD 내성은 종래의 도 11(c)의 경우에 비해, 전체의 역방향 허용 전류를 F1의 게이트·소스간 허용 전류분만큼 높게 할 수 있다. 환언하면, 도 11(c)와 동일한 ESD 서지 허용 전류를 실현하는 경우에는, ESD에 이용하는 보호 다이오드의 접합 면적을 F1의 허용 전류분만큼 작게 할 수 있다. 또한, 보호 다이오드 Da1, Db1을 쇼트키 접합으로 실현하는 경우는 FET 제작 공정과 동일한 공정에서, 다이오드 및 채널 저항을 제작할 수 있기 때문에, 공정의 증가를 수반하지 않으므로, 저비용화를 실현할 수 있다. 또, 역직렬 다이오드 구성을 이용하기 때문에, 도 11(a) 및 (b)의 역병렬로 구성하는 것에 비해, 기생 용량의 영향을 저감할 수 있어, 보호 다이오드 장착(loading)에 의한 FET 증폭기의 이득 저하를 억제할 수 있다.
상기는 Da1, Db1을 FET F1과 동일한 쇼트키 접합으로 제작한 경우의 예를 설명했지만, Da1, Db1을 pn 접합으로 형성하여도, F1의 허용 전류분만큼 보호 다이오드의 접합 면적을 저감할 수 있다는 것이 명백하다. 또한, 본 예는 GaN FET를 예로 하여 설명했지만, 종래의 GaAs FET에서도 마찬가지의 효과를 기대할 수 있다는 것도 명백하다.
[실시 형태 2]
도 4는 본 발명의 실시 형태 2의 보호 회로의 예이다. 실시 형태 1의 도 1과의 차이는 다이오드 Db2가 Db1과 동일 방향으로 직렬 접속되어 있는 것이다. 다이오드의 면적이 Db2분만큼 커지지만, 음의 게이트 바이어스 인가시에 역바이어스되는 다이오드가 실시 형태 1의 도 1에 비해 하나 증가하기 때문에, 그 만큼 보호 회로에 의한 기생 용량의 영향을 저감할 수 있다. 그 외의 효과에 대해서는 실시 형태 1의 효과와 동일하다.
[실시 형태 3]
도 5는 본 발명의 실시 형태 3의 보호 회로의 예이다. 실시 형태 1의 도면과의 차이는 저항 Ra를 FET의 게이트와 소스를 접속한 정전류원 Fa로 치환한 것이다. 정전류원 Fa는 채널 저항 Ra와 마찬가지로 도 3(b)에 나타내는 정전류 특성을 가지기 때문에, 실시 형태 1과 동일한 효과를 기대할 수 있다.
[실시 형태 4]
도 6은 본 발명의 실시 형태 4의 보호 회로의 예이다. 실시 형태 3의 도 5에, 도 1에 나타내는 저항 Ra를 추가한 구성이다. 채널 저항 Ra를 추가함으로써, 도 5에 비해 보호 회로의 임피던스를 높게 할 수 있다. 여기서, 저항 Ra에 의한 전류 포화 특성은 정전류원 Fa의 전류 포화 특성과 동등해지도록 설정한다. 저항 Ra의 장착에 의해 보호 회로의 임피던스가 높아지는 분만큼, 실시 형태 3에 비해, 증폭 동작시에 있어서의 증폭기의 이득 저하를 억제할 수 있다. 그 외의 효과에 대해서는 실시 형태 3과 동일하다.
[실시 형태 5]
(구성의 설명)
실시 형태 1~4에서는, 본 발명의 회로 구성에 의한 형태를 설명했지만, 실시 형태 5~7에서는 본 발명의 특징인 다이오드부의 레이아웃에 관해 실시 형태를 설명한다.
도 7(a), (b)는 본 발명의 실시 형태의 보호 다이오드의 레이아웃도 및 단면도이다. 도 7(c), (d)는 종래의 다이오드의 레이아웃도 및 단면도이다. 보호 회로의 회로 구성은 실시 형태 1, 2, 4 중 어느 하나를 상정하고 있다. 통상, 쇼트키 접합 다이오드는 FET의 레이아웃에 준하여 도 7(c), (d)와 같이 제작되는 일이 많다. 도 7은 GaN FET의 예이다. 도 7(c), (d)에 나타내는 바와 같이, SiC나 Si와 같은 반도체 기판(14) 상에 버퍼층(13)을 마련하고, 그 위에 GaN층(12), AlGaN층(11)이 마련되어 있다.
드레인 전극(21), 게이트 전극(22), 소스 전극(23)이 활성 영역(10) 내의 AlGaN 상에 있다. 내전압 향상을 위해서, 게이트 전극(22)의 양단은 절연막(41)에 얹히게 되는 경우도 많다. 절연막(42)는 전극을 커버하고, 제 1 배선층인 드레인 인출 배선(31)이 절연막(42) 상의 콘택트 홀(44)을 거쳐서 드레인 전극(21)과 접속되고, 제 1 배선층인 게이트 인출 배선(32)이 절연막(42) 상의 콘택트 홀(43)을 거쳐서 게이트 전극(22)과 접속되고, 제 1 배선층인 소스 인출 배선(33)이 절연막(42) 상의 콘택트 홀(44)을 거쳐서 소스 전극(23)과 접속되어 있다. 제 1 층배선(30)은 드레인 및 소스 인출 배선(31, 33)을 동전위로 하기 위한 배선이다.
도 7(a)와 (c)를 비교하면 알 수 있는 바와 같이, 본 발명의 쇼트키 접합 다이오드의 게이트 전극(22)(도 7은 다이오드를 나타내기 때문에, 애노드 전극이라 불러도 좋음)을 제 1 층배선(32)이 거의 동일한 크기로 덮고 있다. 콘택트 홀(43)도 제 1 층배선 아래에 크게 개구되어 있다. 한편, 종래의 쇼트키 접합 다이오드는 FET와 동일한 형상으로 구성되면 좋기 때문에, 종래는 도 7(c)와 같이, 게이트 전극(22)의 단부에만 콘택트 홀이 그 최소 개구 치수를 만족하는 개구로 제작되고, FET로서 중요한 역할을 담당하는 게이트 전극(22)의 가는 부분은 폭 Lgm2로 나타내는 바와 같이 도 7(a)의 폭 Lgm1보다 짧다. 마이크로파 대역 FET의 경우, 통상 게이트 전극(22)과 제 1 층배선을 연결하는 콘택트 홀(43)의 최소 개구 치수보다, 도 7(c), (d)에 나타내는 바와 같이 게이트 길이 Lg쪽이 짧다. 그 때문에, 게이트 전극(22) 단부 이외의 게이트 전극(22) 상을 게이트 인출 배선(32)이 덮는 일은 없다.
본 발명에서는, 다이오드를 보호 다이오드로서 사용하기 때문에, 통상 동작의 수십~수백배의 서지 전류를 단시간에 게이트 전극을 통과시킬 필요가 있다. 그 때문에, 가능한 한 전류를 균일하게 쇼트키 접합부에 흘리도록, 접합부 이외의 저항을 매우 줄이는 것이 바람직하다. 이를 위해서는, 배선 저항을 낮게 하는 것이 효과적이다. 이유는 접합부 전체에 걸쳐 균일하게 서지 전류가 흐르기 쉽게 되어, 균일해지는 분만큼, 허용 전류가 커지기 때문이다. 이 관점에서, 도 7(a)의 본 발명에 따른 레이아웃쪽이 도 7(c)보다 접합부 이외의 배선 저항이 낮아지는 것을 알 수 있다. 게이트 인출 배선(32) 및 콘택트 홀(43)의 크기의 가이드라인은 게이트 전극(22)에 의한 쇼트키 접합 면적의 2/3 이상을 점유하는 것이 경험적으로 바람직하다. 또한, 경험적으로 1/3 이하로 되면 배선 저항을 저감하는 효과가 그다지 얻어지지 않는 것도 부기해 둔다.
(효과의 설명)
이상 설명한 바와 같이, 실시 형태 5에 따른 보호 다이오드의 레이아웃예는 실시 형태 1, 2, 4를 실제로 GaN 칩 상에서 실현하는 경우에, 다이오드 자신의 역방향 허용 전류를 크게 하는 효과를 가진다. 또한, 이 허용 전류의 증가에 의해, 불필요한 보호 다이오드의 접합 면적의 증가를 억제할 수 있어, 보호 회로의 칩 레이아웃의 축소화에 기여한다고 하는 효과를 가진다.
[실시 형태 6]
(구성의 설명)
도 8은 실시 형태 6을 설명하기 위한, 다이오드와 FET의 레이아웃예이다. 실시 형태 1에서 설명한 바와 같이, 본 발명에서는 확실히 보호 다이오드 Db1을 역방향 항복시키기 때문에, 보호 다이오드의 역방향 내전압은 증폭용 FET F1의 게이트·소스간 역방향 내전압보다 5~10V 정도 낮은 것이 바람직하다. 실시 형태 6은 그 내전압의 차를 실현하는 다이오드와 FET의 레이아웃 수법의 일례이다. 보호 회로의 회로 구성으로서는, 실시 형태 1~4에 따른 도 1, 4, 5, 6의 경우를 상정하고 있다.
도 8(a), (b)는 보호 다이오드, 도 8(c), (d)는 증폭용 FET의 각기 상면도 및 단면도의 예이다. 고출력을 목적으로 하는 증폭용 FET의 레이아웃은 도 8(c), (d)에 나타내는 바와 같이, 게이트·드레인 간격 Lgd2가 게이트·소스 간격 Lgs2보다 큰 경우가 많다. 이것은 게이트·드레인간 내전압을 크게 하여, 고전압 동작을 가능하게 하기 때문이다. 한편, 다이오드에서는 도 8(a), (b)에 나타내는 바와 같이, 소스 저항 및 드레인 저항을 동일하게 하고, 게이트 전류가 게이트 전극을 거쳐서 소스측과 드레인측으로 동일하게 흐르도록, Lgs1=Lgd1의 대상 구조(target structure)가 바람직하다.
도 8에서는, 내전압이 낮은 보호 다이오드를 실현하기 위해서, 게이트·소스 전극 간격 Lgs1을 FET F1의 게이트·소스 전극 간격 Lgs2보다 짧게 함으로써, 보호 다이오드 Db1의 내전압을 FET F1의 게이트·소스간 역방향 내전압보다 낮게 하는 예를 나타내고 있다. 예컨대, 실험적으로 Lgs2에 비해 Lgs1을 0.2~0.5㎛ 좁게 하면, 5~10V의 내전압 저하를 실현할 수 있다. Lgs1과 Lgs2의 차이(Lgs1-Lgs2)가 0.2㎛ 미만으로 되면 FET F1의 게이트·소스간 역방향 내전압과의 차이가 5V 미만으로 되어, 앞서 보호 다이오드 Db1을 항복시키는 관점에서 보았을 때의 마진이 부족하기 때문에, 실용상 적합하다고 말할 수 없다. 한편, 과 Lgs2의 차이가 0.5㎛ 이상인 경우는 내전압 차이가 10V 이상으로 과잉 마진으로 되지만, 본 실시 형태의 효과를 얻을 수 없게 되는 것은 아니다.
(효과의 설명)
상기와 같이, 간격의 변경에 의한 내전압 제어는 마스크 패턴만으로 실현할 수 있기 때문에, 비용의 증가를 억제할 수 있는 효과를 가진다.
또, 본 실시 형태에서는, 마스크 패턴의 수정으로 내전압의 차이를 실현한 예를 나타냈지만, 게이트 전극(22)의 재료의 변경이나 게이트 전극(22)을 AlGaN층(11)에 조금만 매립하는 등의 방법으로 내전압을 낮게 하여도 좋다. 단, 게이트 전극 재료의 변경이나 매립 구조의 경우, 마스크 공정이나 프로세스 공정의 추가가 생기는 것을 부기해 둔다.
[실시 형태 7]
(구성과 효과의 설명)
실시 형태 7은 실시 형태 1~6에서의 도 1의 보호 다이오드 Da1과 Db1의 쇼트키 접합 면적에 관한 것이며, Da1과 Db1의 레이아웃예를 도 9에 나타낸다. 도 9(a)는 도 1의 다이오드 Db1, 도 9(b)는 도 1의 다이오드 Da1의 레이아웃예이며, Wg1은 다이오드 Db1의 게이트 폭, Wg2는 다이오드 Da1의 게이트 폭이다. 쇼트키 접합 면적은 전술한 바와 같이, 도 7(a), (b)에서, 게이트 전극(22)과 활성 영역(10)의 중첩 부분의 면적으로 나타낸다.
일반적으로, 다이오드에서의 순방향 허용 전류와 역방향 허용 전류를 비교하면, 순방향쪽이 역방향보다 수배 허용 전류가 크다. 따라서, 실시 형태 1을 실제로 칩 레이아웃하는 경우, 다이오드 Da1과 Db1을 동일한 접합 면적으로 실현하기 보다, Db1에 비해 Da1을 작은 면적으로 실현하여도, 실시 형태 1에서 설명한, ESD 내성의 개선을 실현할 수 있다. 예컨대, 다이오드 Db1에 비해 Da1의 접합 면적을 1/2~1/4로 하여도, 소망하는 ESD 내성을 실현할 수 있다. 도 9(a)와 (b)의 예에서는, 다이오드 Da1의 게이트 폭이 작아지는 분만큼, 도 1의 회로가 차지하는 레이아웃 면적을 삭감할 수 있어, 소형화를 도모할 수 있다.
이와 같이, 다이오드 Db1보다 Da1의 면적을 1/2~1/4로 함으로써, 양자를 동일한 면적으로 실현하는 경우에 비해, 보호 회로의 점유 면적을 작게 할 수 있는 효과를 가진다.
[실시 형태 8]
(구성과 효과의 설명)
실시 형태 8은 실시 형태 1~4에서 설명한 보호 회로부를 GaN FET와 동일 칩 상이 아니라, 예컨대 GaAs와 같은 다른 Ⅲ-Ⅴ족 반도체 기판 상에 실현하는 예이다. 도 10에 그 회로도의 예를 나타낸다. 도 10의 예에서는, FET F1을 GaN 기판 C1 상에, 다이오드 Da1, Db1 및 저항 Ra로 이루어지는 보호 회로부를 GaAs 기판 C2 상에 제작하고 있다. 양자는 본딩 와이어 Bw에 의해 접속되고, 도 1과 등가인 회로를 구성하고 있다.
GaN FET를 제작 가능한 에피택셜 기판으로서 널리 이용되고 있는 SiC 기판은 저열 저항성이 우수하기 때문에, 통상 GaAs 기판보다 고가이다. ESD 보호를 목적으로 하여 보호 회로부에는 ㎓대에서의 고출력·고이득·고효율 특성이나 저열 저항성이 강하게 요구되지 않는다. 그 때문에, 보호 회로부를 GaAs 기판 상에 제작하고, FET를 GaN 기판 상에 제작하고, 양자를 와이어 등으로 접속한 것을 특징으로 하는 본 실시 형태는 저비용화에 유효하다.
FET F1과 보호 회로를 상기와 같이 별개의 반도체 기판에 제작하고, 본딩 와이어 Bw로 양자를 접속하여도, 실시 형태 1~4에 설명한 효과가 얻어진다. 또, GaAs 기판 상에 제작함으로써, 보호 회로의 점유 면적분만큼 GaN FET 칩을 소형화할 수 있어, 저비용화를 도모할 수 있다는 효과를 가진다. GaAs 기판 이외에, InP 기판이나 Si 기판이나 유리 기판이나 사파이어 기판 등도 적용 가능한 것은 말할 필요도 없다.
Da1~Da2: 게이트·소스 사이에 대해 순방향으로 접속된 다이오드
Db1~Db5: 게이터·소스 사이에 대해 역방향으로 접속된 다이오드
F1: 증폭용 GaN FET
Fa: 정전류원용의 GaN FET
Ra: 채널 저항
Ida1: 보호 회로를 흐르는 전류
Io1: A점의 전류값
Io2: B점 및 C점의 전류값
Io3: D점의 전류값
Lg: 종래의 다이오드의 게이트 길이
Lg1: 다이오드의 게이트 길이
Lgs1: 다이오드의 게이트·소스단 간격
Lgd1: 다이오드의 게이트·드레인단 간격
Lg2: FET의 게이트 길이
Lgs2: FET의 게이트·소스단 간격
Lgd2: FET의 게이트·드레인단 간격
Lgm1: 본 발명의 FET 구조를 이용한 다이오드의 게이트(애노드) 전극 상부의 폭
Lgm2: 종래의 FET 구조를 이용한 다이오드의 게이트(애노드) 전극 상부의 폭
D: 드레인 단자
G: 게이트 단자
Gin: 입력 단자(게이트 단자와 동전위)
Bw: 본딩 와이어
Wg1: 다이오드 Db1의 게이트 폭
Wg2: 다이오드 Da1의 게이트 폭
C1: GaN 칩 영역
C2: GaAs 칩 영역
10: 활성 영역
11: AlGaN층
12: GaN층
13: 버퍼층
14: 반도체 기판
21: 드레인 전극
22: 게이트 전극
23: 소스 전극
24, 25: 저항의 전극
30: 소스와 드레인을 접속하는 제 1 층배선(캐소드 배선)
31: 드레인 전극과 접속하기 위한 제 1 층배선
32: 게이트 전극과 접속하기 위한 제 1 층배선
33: 소스 전극과 접속하기 위한 제 1 층배선
34, 35: 저항의 전극(24, 25)과 접속하기 위한 제 1 층배선
41: AlGaN층(11)의 바로 위의 절연막
42: 게이트·소스·드레인 전극을 덮는 절연막
43: 게이트 전극(22)과 인출용의 제 1 층배선(32)을 연결하기 위한 절연막(42)의 개구부(콘택트 홀)
44: 소스 전극(23), 드레인 전극(21)과 인출용의 제 1 층배선(32)을 연결하기 위한 절연막(42)의 개구
51: FET 영역
52: 저항 영역
53: 다이오드(Db1) 영역
54: 다이오드(Da1) 영역
61: 소자 분리를 위한 아이솔레이션 주입 영역

Claims (14)

  1. 전계 효과 트랜지스터와,
    상기 전계 효과 트랜지스터의 게이트와 소스 사이에 접속된 2단자 정전기 보호 회로
    를 구비하며,
    상기 2단자 정전기 보호 회로는,
    상기 게이트에 상기 소스의 전위보다 낮은 전압을 인가했을 때에 역방향으로 바이어스되는 측에 위치하고, 또한 상기 전계 효과 트랜지스터의 상기 게이트와 상기 소스의 사이의 역방향 내전압보다 낮은 역방향 내전압을 갖는 제 1 다이오드와,
    상기 게이트에 상기 소스의 전위보다 낮은 전압을 인가했을 때에 순방향으로 바이어스되는 측에 위치하고, 또한 상기 제 1 다이오드와 역직렬로 접속된 제 2 다이오드와,
    상기 제 1 다이오드와 상기 제 2 다이오드로 구성되는 다이오드쌍과 직렬로 접속되고, 또한 상기 전계 효과 트랜지스터와 동일한 채널층을 이용하여 형성된, 전류 포화 특성을 갖는 채널 저항을 포함하며,
    상기 전류 포화 특성은 소정의 전압값을 초과한 전압이 저항의 양단에 인가되면, 오믹성은 아니고 전류값이 일정해지는 특성이며,
    상기 전류 포화 특성에 의한 전류의 포화는 적어도 상기 제 1 및 제 2 다이오드가 역방향으로 항복을 개시한 이후에 행해지는 것
    을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 다이오드를 전류가 흐르는 방향으로 극성을 맞추어 복수개를 직렬 접속하고 있는 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 다이오드의 쇼트키 접합 면적이 상기 제 1 다이오드의 쇼트키 접합 면적에 비해 1/2~1/4의 범위인 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 다이오드의 애노드 전극의 레이아웃에서, 상기 애노드 전극과 상기 애노드 전극의 인출 배선의 중첩부의 면적, 및 상기 애노드 전극과 상기 인출 배선을 연결하는 콘택트 홀의 면적이 모두 상기 애노드 전극의 면적의 2/3 이상을 차지하는 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 다이오드쌍, 상기 저항, 및 상기 전계 효과 트랜지스터를 동일한 Ⅲ-Ⅴ족 반도체 기판 상에 제작한 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 다이오드쌍 및 상기 저항을 상기 전계 효과 트랜지스터와 상이한 반도체 기판 상에 제작한 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전계 효과 트랜지스터가 GaN 전계 효과 트랜지스터이고, 상기 다이오드쌍 및 상기 저항을 GaAs, InP, Si, 유리, 또는 사파이어 기판 상에 제작한 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  8. 제 1 전계 효과 트랜지스터와,
    상기 제 1 전계 효과 트랜지스터의 제 1 게이트와 제 1 소스 사이에 접속된 2단자 정전기 보호 회로
    를 구비하며,
    상기 2단자 정전기 보호 회로는
    상기 제 1 게이트에 상기 제 1 소스의 전위보다 낮은 전압을 인가했을 때에 역방향으로 바이어스되는 측에 위치하고, 또한 상기 제 1 전계 효과 트랜지스터의 상기 제 1 게이트와 상기 제 1 소스 사이의 역방향 내전압보다 낮은 역방향 내전압을 갖는 제 1 다이오드와,
    상기 제 1 게이트에 상기 제 1 소스의 전위보다 낮은 전압을 인가했을 때에 순방향으로 바이어스되는 측에 위치하고, 또한 상기 제 1 다이오드와 역직렬로 접속된 제 2 다이오드와,
    상기 제 1 다이오드와 상기 제 2 다이오드로 구성되는 다이오드쌍과 직렬로 접속되고, 또한 제 2 게이트와 제 2 소스를 접속한, 전류 포화 특성을 갖는 제 2 전계 효과 트랜지스터를 구비하며,
    상기 전류 포화 특성은 소정의 전압값을 초과한 전압이 상기 제 2 전계 효과 트랜지스터의 양단에 인가되면, 오믹성은 아니고 전류값이 일정해지는 특성이며,
    상기 전류 포화 특성에 의한 전류의 포화는 적어도 상기 제 1 및 제 2 다이오드가 역방향으로 항복을 개시한 이후에 행해지는 것
    을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  9. 제 8 항에 있어서,
    상기 제 1 전계 효과 트랜지스터와 동일한 채널층을 이용하여 형성되고, 상기 2단자 정전기 보호 회로와 직렬로 접속된 저항을 더 구비하는 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 2 다이오드의 쇼트키 접합 면적이 상기 제 1 다이오드의 쇼트키 접합 면적에 비해 1/2~1/4의 범위인 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 다이오드의 애노드 전극의 레이아웃에서,
    상기 애노드 전극과 상기 애노드 전극의 인출 배선의 중첩부의 면적, 및 상기 애노드 전극과 상기 인출 배선을 연결하는 콘택트 홀의 면적이 모두, 상기 애노드 전극의 면적의 적어도 2/3 이상을 차지하는 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 다이오드쌍 및 상기 제 2 전계 효과 트랜지스터를 상기 제 1 전계 효과 트랜지스터와 동일한 Ⅲ-Ⅴ족 반도체 기판 상에 제작한 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 다이오드쌍 및 상기 제 2 전계 효과 트랜지스터를 상기 제 1 전계 효과 트랜지스터와 상이한 반도체 기판 상에 제작한 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 전계 효과 트랜지스터가 GaN 전계 효과 트랜지스터이고, 상기 다이오드쌍 및 상기 제 2 전계 효과 트랜지스터를 GaAs, InP, Si, 유리, 또는 사파이어 기판 상에 제작한 것을 특징으로 하는 GaAs계 또는 GaN계의 보호 다이오드 부착 전계 효과 트랜지스터.
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