DE102017200557A1 - Feldeffekttransistor mit Schutzdioden - Google Patents

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Abstract

Ein Feldeffekttransistor mit Schutzdioden umfasst: einen Feldeffekttransistor; eine zweipolige elektrostatische Schutzschaltung, die zwischen ein Gate und eine Source des Feldeffekttransistors geschaltet ist, wobei die zweipolige elektrostatische Schutzschaltung aufweist: eine erste Diode, die auf einer rückwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der Source ist, an das Gate angelegt wird, und die eine Rückwärtsspannungsfestigkeit aufweist, die geringer als eine Rückwärtsspannungsfestigkeit zwischen dem Gate und der Source des Feldeffekttransistors ist; eine zweite Diode, die auf einer vorwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der Source ist, an das Gate angelegt wird, und die antiseriell zu der ersten Diode geschaltet ist; und einen Widerstand, der in Reihe zu einem Diodenpaar, das die erste Diode und die zweite Diode aufweist, geschaltet ist und unter Verwendung derselben Kanalschicht wie diejenige des Feldeffekttransistors gebildet ist.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Erfindung betrifft eine Verbesserung eines elektrostatischen Entladungswiderstands eines in einem Mikrowellenband/Millimeterwellenband verwendeten Feldeffekttransistors (FET).
  • Hintergrund
  • In letzter Zeit schreitet die Anwendung von GaN-basierten FET-Verstärkern, die eine hohe Spannungsfestigkeit, eine hohe Ausgabe und einen geringen thermischen Widerstand haben, auf Mikrowellen/Millimeterwellenbänder in den Bereichen von Mobiltelefon-Basisstationen, Sattelitenkommunikationsverstärkern und Radarverstärkern voran. Obwohl die GaN-basierten FETen im Vergleich zu herkömmlichen GaAs-basierten FETen ausreichend hohe zweipolige und dreipolige Spannungsfestigkeitskennlinien haben, kann jedoch nicht gesagt werden, dass der Widerstand der GaN-basierten FETen bezüglich einer Anfälligkeit für Fehler, die durch ESD (elektrostatische Entladung) verursacht werden, ausreichend hoch ist. Beispielsweise wurde oft nachgewiesen, dass der ESD-Widerstand von GaN-basierten FETen entsprechend Human-Model(HBM)-Tests in einem Bereich von 250 bis 500 V liegt. Bei einer Fertigung von Halbleiteranordnungen und bei einer tatsächlichen Verwendung nach einer Montage an Leiterplatten erfordert eine Minimierung von ESD-Fehlfunktionen üblicherweise einen Widerstand von 1 kV oder höher in HBM-Tests. Nicht ausschließlich bei GaN-basierten FETen, sondern auch bei herkömmlich verwendeten GaAs-basierte FETen wurde ein nicht ausreichender ESD-Widerstand (Widerstand für eine ESD-verursachte Fehlfunktion) bei der tatsächlichen Verwendung häufig beanstandet.
  • Literaturliste
  • Zusammenfassung
  • Wie oben beschrieben, sind vor dem technologischen Hintergrund bislang einige Lösungen offenbart worden. Patentliteratur 1 und Patentliteratur 2 beschreiben eine ESD-Schutzschaltung, die eine Schottky-Sperrschichtdiode zwischen einem Gate-Anschluss und einem Source-Anschluss eines GaAs-FET verwendet.
  • Gemäß einer Konfiguration in 11A, die in Patentliteratur 1 beschrieben ist, ist es beispielsweise möglich, eine Fehlfunktion zu verhindern, die durch einen Überstrom, der durch Dioden Da1 und Da2 fließt, und einen Überstrom, der durch eine Gate-Source-Schottky-Sperrschicht eines FET F1 fließt, verursacht wird, wenn eine überhöhte Gate-Spannung in einer positiven Richtung an die Gate-Source-Schottky-Sperrschicht angelegt wird. Wenn eine negative Überspannung an das Gate angelegt wird, fließt ein Überspannungsstrom durch Dioden Db1 und Db2, und es ist dadurch möglich, die Gate-Source-Schottky-Sperrschicht des FET F1 zu schützen. Jedoch wirft eine solche Konfiguration ein Problem auf, dass die Verstärkung reduziert wird, wenn ein FET-Verstärker aus einer Kapazität der Sperrschicht der antiparallel geschalteten Dioden gebildet ist.
  • Da üblicherweise ein Absenktyp (Normal-EIN-Typ) verwendet wird, wird in dem Fall eines GaAs-basierten oder GaN-basierten FET der Absenktyp durch Anlegen einer negativen Gate-Vorspannung daran verwendet. Beispielsweise liegt in dem Fall eines GaN-FET dessen Schwellenspannung tief bei –2 V bis –4 V und dessen Gate-Vorspannungsspannung während eines Verstärkungsbetriebs ebenso tief bei –1,5 V bis 3 V. Um einen Strom davon abzuhalten, durch die Schutzschaltung selbst während eines RF-Signal-Verstärkungsbetriebs zu fließen, ist aus diesem Grund, wenn ein GaN-Gate-Source-Schottky-Barrierepotential annähernd 1 V beträgt, ein Längsstapel von wenigstens fünf Stufen erforderlich, wie durch die Rückwärtsdioden Db1 bis Db5 in 11B gezeigt. Dies bringt ein Problem mit sich, dass sich der Belegungsbereich der Schutzschaltung vergrößert, was verhindert, dass der FET-Chip verkleinert wird.
  • Die Konfiguration in 11C, die in Patentliteratur 2 beschrieben ist, stellt antiseriell geschaltete ESD-Schutz-Schottky-Sperrschichtdioden bereit und beseitigt dadurch die Notwendigkeit der in 11B gezeigten Mehrstufenverbindung, und die Db1 wird rückwärts vorgespannt, wenn eine negative Vorspannungsspannung daran angelegt wird, und es ist daher möglich, Erhöhungen in Kapazitäten durch die Da1 und Db1 drastisch zu reduzieren. Jedoch ist die Rückwärtsstrombelastbarkeit einer Schottky-Sperrschichtdiode verglichen mit der Rückwärtsstrombelastbarkeit einer pn-Sperrschichtdiode üblicherweise sehr gering, und eine solche Konfiguration wirft ein Problem auf, das ein Rückwärtsüberstrom eine Fehlfunktion der Schutzdiode selbst verursacht, wenn eine negative Überspannung angelegt wird.
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen kleinen FET mit Schutzdioden bereitzustellen, der eine Fehlfunktion (Brand) der antiseriell geschalteten Schutzdioden innerhalb eines vorgegebenen negativen Gate-Überspannungsstrombereichs unterbindet und eingerichtet ist, eine Verstärkungsverringerung während eines Verstärkungsbetriebs zu unterbinden.
  • Gemäß der vorliegenden Erfindung umfasst ein Feldeffekttransistor mit Schutzdioden: einen Feldeffekttransistor; und eine zweipolige elektrostatische Schutzschaltung, die zwischen ein Gate und eine Source des Feldeffekttransistors geschaltet ist, wobei die zweipolige elektrostatische Schutzschaltung umfasst: eine erste Diode, die auf einer rückwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der Source ist, an das Gate angelegt wird, und die eine Rückwärtsspannungsfestigkeit aufweist, die geringer als eine Rückwärtsspannungsfestigkeit zwischen dem Gate und der Source des Feldeffekttransistors ist; eine zweite Diode, die auf einer vorwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der Source ist, an das Gate angelegt wird, und die antiseriell zu der ersten Diode geschaltet ist; und einen Widerstand, der in Reihe zu einem Diodenpaar geschaltet ist, das die erste Diode und die zweite Diode aufweist, und unter Verwendung derselben Kanalschicht wie diejenige des Feldeffekttransistors ausgebildet ist.
  • Der FET mit Schutzdioden gemäß der vorliegenden Erfindung kann die Dioden innerhalb der Schutzschaltung vor einem Nichtfunktionieren aufgrund eines Überstroms durch eine Stromsättigungskennlinie eines in der Schutzschaltung vorhandenen Widerstands schützen und erlaubt es, dass ein Überspannungswiderstand zwischen dem Gate und der Source des FET zum Führen eines Gate-Überspannungsstroms verwendet wird. Als ein Ergebnis bewirkt der vorliegende FET, dass die Größe (Sperrschichtbereich) der Dioden in der Schutzschaltung reduziert wird. Da ein Paar von antiseriell geschalteten Dioden für die Schutzschaltung verwendet wird, ist zudem die Sperrschichtkapazität, die zwischen dem Gate und der Source hinzugefügt wird, gering, und es ist dadurch möglich, eine Verstärkungsreduzierung zu verhindern, wenn ein FET-Verstärker gebildet wird.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlicher aus der folgenden Beschreibung.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Beispiel eines Schaltbildes eines FET mit Schutzdioden gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung.
  • 2A ist eine Querschnittsaufbaudarstellung des FET, der Diode und des Kanalwiderstands der Schaltung aus 1.
  • 2B ist ein Belegungsplan der Schaltung aus 1.
  • 3A zeigt ein Beispiel einer Vorwärtsstrom-Spannung-Kennlinie (Fw), und ein Beispiel einer Rückwärtsstrom-Spannung-Kennlinie (Rv) der Schottky-Sperrschichtdiode zwischen dem Gate und der Source des FET.
  • 3B zeigt ein Beispiel einer Strom-Spannung-Kennlinie des Kanalwiderstands.
  • 3C zeigt ein Beispiel einer Rückwärtsstrom-Spannung-Kennlinie der Dioden, die aus einer Schottky-Sperrschicht gebildet sind.
  • 3D zeigt ein Beispiel einer Strom-Spannung-Kennlinie, wenn eine negative Überspannung an das Gate des FET mit einer Schutzschaltung aus 1 angelegt wird.
  • 3E zeigt ein vergleichendes Beispiel einer Strom-Spannung-Kennlinie, wenn eine negative Überspannung an das Gate des FET mit einer Schutzschaltung aus 1 ohne den Widerstand angelegt wird.
  • 4 ist ein Beispiel einer Schutzschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
  • 5 ist ein Beispiel einer Schutzschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung.
  • 6 ist ein Beispiel einer Schutzschaltung gemäß einem vierten Ausführungsbeispiel der Erfindung.
  • 7A ist eine Belegungsplandarstellung einer Schutzdiode gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung.
  • 7B ist eine Querschnittsansicht einer Schutzdiode gemäß einem fünften Ausführungsbei-spiel der vorliegenden Erfindung.
  • 7C ist eine Belegungsplandarstellung einer herkömmlichen Diode.
  • 7D ist eine Querschnittsansicht einer herkömmlichen Diode.
  • 8A ist eine Draufsicht einer Schutzdiode gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung.
  • 8B ist eine Querschnittsansicht einer Schutzdiode gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung.
  • 8C ist eine Draufsicht eines verstärkenden FET gemäß einem sechsten Ausführungsbei-spiel der vorliegenden Erfindung.
  • 8D ist eine Querschnittsansicht eines verstärkenden FET gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung.
  • 9A ist ein Belegungsplanbeispiel der Diode Db1 aus 1.
  • 9B ist ein Belegungsplanbeispiel der Diode Da1 aus 1.
  • 10 ist ein Beispiel eines Schaltbilds eines FET mit Schutzdioden gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung.
  • 11A, 11B und 11C sind Beispiele für Schaltbilder von herkömmlichen FETen mit Schutzdioden, die zwischen Gate-Anschlüsse und Source-Anschlüsse geschaltet sind.
  • Beschreibung von Ausführungsbeispielen
  • Ein FET mit Schutzdioden gemäß den Ausführungsbeispielen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Dieselben Komponenten werden mit denselben Bezugszeichen versehen und eine wiederholte Beschreibung davon wird weggelassen.
  • [Erstes Ausführungsbeispiel]
  • (Beschreibung des Aufbaus)
  • 1 ist ein Beispiel eines Schaltbilds eines FET mit Schutzdioden gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. In 1 sind eine Vorwärtsdiode Da1, die eine Polarität in dieselbe Richtung wie diejenige einer Schottky-Sperrschichtdiode zwischen einem Gate und einer Source eines FET F1 aufweist, und eine Rückwärtsdiode Db1, die eine Polarität in der Rückwärtsrichtung aufweist, antiseriell zueinander geschaltet. Zudem ist ein Widerstand Ra in Reihe zu dem Paar von antiseriell zueinander geschalteten Dioden (Da1 und Db1) geschaltet. Eine ESD-Schutzschaltung ist aus der Da1, der Db1 und dem Ra gebildet und ist parallel zwischen das Gate und die Source des FET F1 geschaltet. Hier ist es ein Merkmal der vorliegenden Erfindung, dass der Widerstand Ra ein Kanalwiderstand, der aus derselben Schicht wie diejenige eines Kanals des FET F1 gebildet ist, oder ein Widerstand ist, der eine entsprechende Kennlinie aufweist (Stromsättigungskennlinie). Es wird angemerkt, dass die Stromsättigungskennlinie eine Kennlinie betrifft, bei der, wenn eine Spannung, die einen bestimmten Spannungswert überschreitet, an beide Enden eines Widerstands angelegt wird, der Strom keine ohmsche Kennlinie, sondern einen im Wesentlichen festen Stromwert besitzt, wie in 3B gezeigt.
  • 2A ist eine Querschnittsaufbaudarstellung des FET, der Diode Db1 und des Kanalwiderstands Ra der Schaltung aus 1, 2B ist ein Belegungsplan der Schaltung aus 1. Die Querschnittsaufbaudarstellung aus 2A ist eine Querschnittsaufbaudarstellung entlang einer Ebene X-X in 2B. Da die Querschnittsaufbaudarstellung der Diode Da1 dieselbe ist wie der Diode Db1, ist sie nicht in 2A gezeigt. Wie in 2A gezeigt, ist eine Pufferschicht 13 an einem Halbleitersubstrat 14, wie beispielsweise SiC oder Si, vorhanden und eine GaN-Schicht 12 und eine AlGaN-Schicht 11 sind darauf vorhanden. Ein FET-Bereich 51, ein Dioden(Db1)-Bereich 53 und ein Widerstandsbereich 52 sind durch einen Trennbereich 61, der unter Verwendung von Ionenimplantation oder dergleichen ausgebildet ist, voneinander getrennt.
  • Eine Drain-Elektrode 21, eine Gate-Elektrode 22 und eine Source-Elektrode 23 sind an Al-GaN in dem FET-Bereich 51 vorhanden. Widerstandselektroden 24 und 25 sind an AlGaN des Widerstandsbereichs 52 vorhanden. Um eine Spannungsfestigkeit zu verbessern, kann auch ein Aufbau gegeben sein, bei dem beide Enden der Gate-Elektrode 22 auf einer Isolierschicht 41 "stranden". Eine Isolierschicht 42 ist eine Schutzschicht, welche die Elektrode abdeckt, wobei eine Drain-Verbindungsleitung 31, die ein Draht einer ersten Schicht ist, über ein Kontaktloch 44 an der Isolierschicht 42 mit der Drain-Elektrode 21 verbunden ist, wobei eine Gate- Verbindungsleitung 32, die der Draht der ersten Schicht ist, über ein Kontaktloch 43 an der Isolierschicht 42 mit der Gate-Elektrode 22 verbunden ist, und wobei eine Source- Verbindungsleitung 33, die der Draht der ersten Schicht ist, über ein Kontaktloch 44 an der Isolierschicht 42 mit der Source-Elektrode 23 verbunden ist.
  • In gleicher Weise sind die Widerstandselektroden 24 und 25 über das Kontaktloch 44 an der Isolierschicht 42 mit den Drähten 34 und 35 der ersten Schicht verbunden. Der Widerstand Ra, der ein Merkmal der vorliegenden Erfindung ist, ist aus einem Kanal gebildet, der wie in dem Fall des FET-Abschnitts aus einer AlGaN-Schicht 11 und der GaN-Schicht 12 gebildet ist, um die Stromsättigungskennlinie zu erhalten. Es wird angemerkt, dass die Stromsättigungskennlinie, die ein Merkmal der vorliegenden Erfindung ist, auch durch geeignetes Durchführen von Ionenimplantation mit Si oder dergleichen an dem Kanalabschnitt des Widerstands und Einstellen des Schichtwiderstandswerts erhalten werden kann.
  • (Beschreibung von Kennlinien von Diode und Widerstand)
  • 3A zeigt ein Beispiel einer Vorwärtsstrom-Spannung-Kennlinie (Fw) und ein Beispiel einer Rückwärtsstrom-Spannung-Kennlinie (Rv) der Schottky-Sperrschichtdiode zwischen dem Gate und der Source des FET F1. In 3A zeigt die vertikale Achse einen Anoden-Kathoden(Gate und Source)-Strom und die horizontale Achse eine Anoden-Kathoden-Spannung. 3B zeigt ein Beispiel einer Strom-Spannung-Kennlinie des Kanalwiderstands Ra, wobei die vertikale Achse einen durch den Widerstand fließenden Strom zeigt und die horizontale Achse eine Spannung zeigt, die an beiden Enden des Widerstands angelegt ist. 3C zeigt ein Beispiel einer Rückwärtsstrom-Spannung-Kennlinie der Dioden Da1 und Db1, die aus einer Schottky-Sperrschicht gebildet sind, wobei die vertikale Achse einen Strom und die horizontale Achse eine Rückwärtsspannung zeigt. Ein Unterschied zwischen der Rückwärtsspannungsfestigkeit zwischen den 3A und 3C ist, dass die Rückwärtsspannungsfestigkeiten von Da1 und Db1 in 3C geringer sind als die Gate-Source-Spannungsfestigkeit des FET F1 in 3A sind. Mit anderen Worten ist die Schaltung hergestellt, sodass die Rückwärtsspannungsfestigkeiten von Da1 und Db1 geringer sind als die Gate-Source-Spannungsfestigkeit des FET F1. 3D zeigt ein Beispiel einer Strom-Spannung-Kennlinie, wenn eine negative Überspannung an das Gate des FET mit einer Schutzschaltung aus 1 angelegt wird, wobei die vertikale Achse einen Strom und die horizontale Achse eine Spannung zeigt. 3E zeigt ein vergleichendes Beispiel einer Strom-Spannung-Kennlinie, wenn eine negative Überspannung an das Gate des FET mit einer Schutzschaltung aus 1 ohne den Widerstand Ra angelegt wird, wobei die vertikale Achse einen Strom und die horizontale Achse eine Spannung zeigt.
  • Es wird angemerkt, dass in 3 der Punkt A1 ein Punkt ist, an dem ein Durchbruch in eine Gate-Source-Rückwärtsrichtung des FET F1 beginnt, Punkt C ein Punkt ist, an dem der Durchbruchrückwärtsstrom Io2 erreicht, Punkt E ein Punkt ist, an dem der Durchbruchrückwärtsstrom Io3 erreicht, und Punkt B ein Punkt ist, an dem ein Strom bezüglich der Spannung zwischen beiden Enden des Widerstands eine Sättigung erreicht. Punkt A ist ein Punkt, an dem die Dioden Da1 und Db1 den Durchbruch in der Rückwärtsrichtung beginnen, Io1 ist ein Rückwärtsstromwert zu diesem Zeitpunkt, Punkt B ist ein Punkt, an dem ein Strom, der zu dem Punkt A zurückschnappt, wenn eine negative Überspannung angelegt wird, Io2 in der Schutzschaltung erreicht, die aus Da1, Db1 und Ra1 in 1 gebildet ist.
  • Durch Verwendung dieser Differenz der Spannungsfestigkeit wird die Diode Db1 einem Durchbruch vor dem FET F1 unterworfen, wenn eine negative Gate-Überspannung angelegt wird. Es wird angemerkt, dass wenn eine Zweckmäßigkeit berücksichtigt wird, die Differenz der Spannungsfestigkeit vorzugsweise um 5 bis 10 V geringer ist. Ein Merkmal der Kennlinie des Kanalwiderstands, der aus derselben Schicht wie diejenige des in 3B gezeigten FET F1 hergestellt ist, ist, dass der Strom eine Sättigung erreicht, wenn eine Spannung hieran angelegt wird, die gleich oder höher als eine bestimmte Spannung ist. Dies ist bezüglich des Drain-Stroms des FET ähnlich zu einer statischen Kennlinie einer Drain-Source-Spannung.
  • (Betriebsbeschreibung)
  • Als Nächstes wird ein Betrieb, bei dem eine negative Gate-Überspannung (eine Spannung, die geringer als das Source-Potential ist, wird an das Gate angelegt) zwischen dem Gate und der Source angelegt wird, unter Verwendung des Beispiels der in 3D gezeigten Strom-Spannung-Kennlinie beschrieben. Für die Überspannung wird ein Human Body Model (HBM) angenommen, das sehr weit verbreitet als ein Standard für einen ESD-Widerstand verwendet wird. Wenn die Überspannung angelegt wird, wird die Db1 einem Durchbruch bei einer Spannung an Punkt A unterworfen, wie durch die durchgezogene Linie (wR) in 3D gezeigt, und ein Zurückschnappen tritt auf. Nach dem Zurückschnappen verstärkt sich der Strom und erreicht Punkt B. Wenn der Strom Punkt B erreicht, ist der Strom aufgrund der Stromsättigungskennlinie des Widerstands Ra auf Io2 begrenzt, und die Spannung erhöht sich dann bis zum Punkt C. Wenn die Spannung sich bis zum Punkt C erhöht, wird die Gate-Source-Rückwärtssperrschicht des FET F1 einem Durchbruch unterworfen und der Strom erreicht Io3. Solange die Differenz zwischen den Strömen Io3 und Io2 geringer als der Stromwiderstandswert zwischen dem Gate und der Source des FET F1 ist, kann die Schaltung aus 1 das Fließen des gewünschten Überspannungsstroms Io3 aufrechthalten, ohne die Gate-Source-Sperrschicht des FET F1 zu zerstören.
  • Als spezielles Beispiel wird ein Fall berücksichtigt, bei dem ein HBM-Überspannungswiderstandswert von 1 kV geschützt ist. Wenn der Überspannungswiderstandswert in der Rückwärtsrichtung des FET F1 250 V beträgt, beträgt der Strom, dem es erlaubt ist, zwischen dem Gate und der Source von F1 zu fließen, 250 V/1,5 kΩ = 0,17 A. Da 1 kV/1,5 kΩ = 0,67 A ist, damit die Schaltung aus 1 den Widerstandswert 1 kV besitzt, kann ein Strom von 0,5 A veranlasst werden, durch die ESD-Schutzschaltung (Da1, Db2, Ra) zu fließen. Hier ist 1,5 kΩ ein Widerstandswert eines Testsystems, das verwendet wird, um den ESD-Widerstand in dem HBM zu messen.
  • Wenn eine Rückwärtsstromtragfähigkeit pro Einheitsbereich der Schottky-Sperrschicht, der durch ein Experiment vorab erhalten wird, beispielsweise 0,2 A/1 mm2 beträgt, wird ein Sperrschichtbereich, der erforderlich ist, 0,5 A durchzulassen, auf 2,5 mm2 berechnet. Mit Bezug auf den Widerstand kann auf der anderen Seite in dem Fall, bei dem der Sättigungsstrom pro Einheitsbreite 2,5 A/mm beträgt, ein Sättigungsstromkennwert von 0,5 A unter Verwendung eines Kanalwiderstands erreicht werden, der eine Breite von 0,2 mm aufweist. Wenn die Schaltung auf diese Weise ausgestaltet ist, beträgt ein Strom Ida1, der durch die Schutzschaltung aus 1 fließt, 0,5 A (= Io2), und ein Strom Isgf1, der von der Source zu dem Gate des FET F1 aus 1 fließt, wird 0,17 A, und ein Überspannungsgesamtstrom von Io3 = 0,67 A kann fließen. Als ein Ergebnis kann der ESD-Widerstandswert von 1 kV in dem HBM erreicht werden.
  • Als ein vergleichendes Beispiel hierzu ist eine Strom-Spannung-Kennlinie, wenn kein Widerstand Ra gegeben ist (entsprechend 11C), in 3E durch eine gestrichelte Linie (woR) mit Einzelpunkten gezeigt. Wenn eine HBM-Überspannung von 1 kV an das Gate von FET F1 angelegt wird und da keine Strombegrenzung durch den Widerstand Ra gegeben ist, überschreitet der Strom Io2 an Punkt B einen zulässigen Rückwärtsstrom von 0,5 A der Diode Db1, wenn sich die Spannung, wie in 3E durch eine gestrichelte Linie (woR) mit Einzelpunkt gezeigt ist, erhöht, und erreicht 0,67 A eines Stroms Io3. Als ein Ergebnis versagt die Diode Db1.
  • (Wirkungen des ersten Ausführungsbeispiels)
  • Mit Bezug auf den ESD-Widerstandswert des FET mit Schutzdioden gemäß dem ersten Ausführungsbeispiel, kann, wie oben beschrieben, der zulässige Gesamtrückwärtsstrom im Vergleich zu dem herkömmlichen Fall aus 11C um ein Ausmaß erhöht werden, das dem zulässigen Gate-Source-Strom von F1 entspricht. Wenn derselbe zulässige ESD-Überspannungsstrom wie derjenige aus 11C realisiert wird, ist es mit anderen Worten möglich, den Sperrschichtbereich der Schutzdioden, die für ESD verwendet werden, um ein Ausmaß zu reduzieren, das dem zulässigen Strom von F1 entspricht. Wenn die Schutzdioden Da1 und Db1, die eine Schottky-Sperrschicht verwenden, eingesetzt werden, können zudem die Diode und der Kanalwiderstand in demselben Schritt wie dem FET-Herstellungsschritt hergestellt werden und es sind keine zusätzlichen Schritte enthalten, und es ist daher möglich, eine Kostenreduzierung zu erreichen. Da eine antiserielle Diodenkonfiguration verwendet wird, ist es zudem möglich, Einflüsse einer parasitären Kapazität zu reduzieren und eine Verstärkungsreduzierung des FET-Verstärkers durch Schutzdiodenladung im Vergleich zu der Rückwärts-Parallelkonfiguration aus den 11A und 11B zu unterbinden.
  • Ein Beispiel eines Falls wurde oben beschrieben, bei dem Da1 und Db1 unter Verwendung derselben Schottky-Sperrschicht wie diejenige des FET F1 hergestellt werden, jedoch ist es offensichtlich, dass selbst wenn Da1 und Db1 aus einer pn-Sperrschicht gebildet sind, der Sperrschichtbereich der Schutzdiode um ein Ausmaß reduziert werden kann, das dem zulässigen Strom des F1 entspricht. Das vorliegende Ausführungsbeispiel wurde beschrieben, indem ein GaN-FET als ein Beispiel genommen wurde, jedoch ist es offensichtlich, dass ähnliche Effekte ebenso für herkömmliche GaAs-FETen zu erwarten sind.
  • [Zweites Ausführungsbeispiel]
  • 4 ist ein Beispiel einer Schutzschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Ein Unterschied zu 1 des ersten Ausführungsbeispiels ist, dass eine Diode Db2 in Reihe zu der Db1 in derselben Richtung geschaltet ist. Obwohl der Bereich der Dioden sich um ein Ausmaß erhöht, das der Db2 entspricht, wird die Anzahl von Dioden, die rückwärts vorgespannt sind, wenn eine negative Gate-Vorspannung angelegt wird, im Vergleich zu dem ersten Ausführungsbeispiel aus 1 um eins erhöht, und Einflüsse einer parasitären Kapazität durch die Schutzschaltung können um dieses Ausmaß reduziert werden. Andere Effekte sind dieselben wie diejenigen des ersten Ausführungsbeispiels.
  • [Drittes Ausführungsbeispiel]
  • 5 ist ein Beispiel einer Schutzschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Ein Unterschied zu der Zeichnung des ersten Ausführungsbeispiels ist, dass der Widerstand Ra durch eine konstante Stromquelle Fa ersetzt ist, in der ein Gate und eine Source eines FET miteinander verbunden sind. Da die konstante Stromquelle Fa, wie in dem Fall des Kanalwiderstands Ra, die in 3B gezeigte konstante Stromkennlinie aufweist, werden Effekte ähnlich zu denjenigen des ersten Ausführungsbeispiels erwartet.
  • [Viertes Ausführungsbeispiel]
  • 6 ist ein Beispiel einer Schutzschaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung. Dies ist eine Konfiguration, in welcher der in 1 gezeigte Widerstand Ra in 5 dem dritten Ausführungsbeispiel hinzugefügt ist. Das Hinzufügen des Kanalwiderstands Ra kann im Vergleich zu 5 eine Impedanz der Schutzschaltung erhöhen. Hier wird die von dem Widerstand Ra herrührende Stromsättigungskennlinie festgelegt, um äquivalent zu der Stromsättigungskennlinie der konstanten Stromquelle Fa zu sein. Die Impedanz der Schutzschaltung wird durch Laden des Widerstands Ra erhöht, und eine Verstärkungsreduzierung des Verstärkers während eines Verstärkungsbetriebs kann im Vergleich zu dem dritten Ausführungsbeispiel um ein dementsprechendes Ausmaß unterbunden werden. Andere Effekte sind ähnlich zu denjenigen des dritten Ausführungsbeispiels.
  • [Fünftes Ausführungsbeispiel]
  • (Beschreibung des Aufbaus)
  • Die ersten vier Ausführungsbeispiele haben beschriebene Aspekte der Schaltungskonfiguration gemäß der vorliegenden Erfindung, und die Ausführungsbeispiele 5 bis 7 beschreiben Ausführungsbeispiele, die einen Belegungsplan des Diodenabschnitts betreffen, der ein Merkmal der vorliegenden Erfindung ist. 7A und 7B sind eine Belegungsplandarstellung und eine Querschnittsansicht einer Schutzdiode gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung. 7C und 7D sind eine Belegungsplandarstellung und eine Querschnittsansicht einer herkömmlichen Diode. Die Schaltungskonfiguration der Schutzschaltung entspricht irgendeinem der Ausführungsbeispiele 1, 2 und 4. Schottky-Sperrschichtdioden werden üblicherweise meist wie in den 7C und 7D entsprechend einem Belegungsplan des FET hergestellt. 7 ist ein Beispiel für einen GaN-FET. Wie in den 7C und 7D gezeigt, ist die Pufferschicht 13 an dem Halbleitersubstrat 14, das aus SiC oder Si hergestellt ist, vorhanden, und die GaN-Schicht 12 und die AlGaN-Schicht 11 sind darauf vorhanden.
  • Die Drain-Elektrode 21, die Gate-Elektrode 22 und die Source-Elektrode 23 sind an AlGaN innerhalb eines aktiven Bereichs 10 vorhanden. Um die Spannungsfestigkeit zu verbessern, sind meist beide Enden der Gate-Elektrode 22 auf der Isolierschicht 41 gestrandet. Die Isolierschicht 42 deckt die Elektroden ab, wobei die Drain-Verbindungsleitung 31, die der Draht der ersten Schicht ist, über das Kontaktloch 44 an der Isolierschicht 42 mit der Drain-Elektrode 21 verbunden ist, wobei die Gate-Verbindungleitung 32, die der Draht der ersten Schicht ist, über das Kontaktloch 43 an der Isolierschicht 42 mit der Gate-Elektrode 22 verbunden ist, und wobei die Source-Verbindungsleitung 33, die der Draht zu der ersten Schicht ist, über das Kontaktloch 44 an der Isolierschicht 42 mit der Source-Elektrode 23 verbunden ist. Der Draht 30 der ersten Schicht ist ein Draht, mit dem verursacht wird, dass die Drain- und Source-Verbindungsleitungen 31 und 33 dasselbe Potential aufweisen.
  • Wie sich aus einem Vergleich von 7A mit 7C ergibt, ist die Gate-Elektrode 22, die eine Schottky-Sperrschichtdiode der vorliegenden Erfindung ist (kann auch als "Anodenelektrode" bezeichnet werden, da 7 eine Diode zeigt), mit dem Draht 32 der ersten Schicht mit im Wesentlichen derselben Größe abgedeckt. Das Kontaktloch 43 hat zudem eine große Öffnung unter dem Draht der ersten Schicht. Da die herkömmliche Schottky-Sperrschichtdiode, wie in 7C gezeigt, dieselbe Form wie der FET haben kann, wird auf der anderen Seite ein Kontaktloch herkömmlich ausschließlich an einem Ende der Gate-Elektrode 22 mit einer Öffnung hergestellt, die ihrer minimalen Öffnungsgröße genügt, und die Länge eines dünnen Abschnitts, der durch eine Breite Lgm2 der Gate-Elektrode 22 gezeigt ist, die eine wichtige Rolle als der FET spielt, ist kürzer als eine Breite Lgm1 in 7A. In dem Fall eines Mikrowellenband-FET ist eine Gate-Länge Lg, wie in den 7C und 7D gezeigt, kleiner als die minimale Öffnungsgröße des Kontaktlochs 43, das üblicherweise die Gate-Elektrode 23 und den Draht der ersten Schicht verbindet. Aus diesem Grund ist die Gate-Elektrode 22 außerhalb des Endabschnitts der Gate-Elektrode 22 niemals mit der Gate-Verbindungsleitung 32 abgedeckt.
  • Da bei der vorliegenden Erfindung eine Diode als die Schutzdiode verwendet wird, ist es erforderlich, dass ein Überspannungsstrom, der mehrere zehnmal bis mehrere hundertmal größer als derjenige in einem Normalbetrieb ist, in einer kurzen Zeit durch die Gate-Elektrode geführt werden kann. Aus diesem Grund wird der Widerstand von allen Teilen außer dem Sperrschichtabschnitt vorzugsweise minimiert, um den Strom so gleichmäßig wie möglich durch die Schottky-Sperrschicht zu führen. Zu diesem Zweck ist es effektiv, den Verdrahtungswiderstand zu reduzieren. Dies ist deshalb so, da der Überspannungsstrom einfacher durch den gesamten Sperrschichtabschnitt fließen kann und sich der zulässige Strom erhöht, wenn sich die Gleichmäßigkeit verbessert. Von diesem Gesichtspunkt aus wird es begrüßt, dass der Verdrahtungswiderstand in anderen Bereichen als dem Sperrschichtabschnitt in dem Belegungsplan aus 7A gemäß der vorliegenden Erfindung eher abnimmt als in 7C. Eine Richtlinie für die Größen der Gate-Verbindungsleitung 32 und des Kontaktlochs 43 ist, dass es experimentell bevorzugt ist, dass die Gate-Elektrode 22 2/3 oder mehr des Schottky-Sperrschichtbereichs belegen sollte. Es soll zusätzlich angemerkt sein, dass der Effekt der Reduzierung des Verdrahtungswiderstands experimentell nicht besonders verfügbar ist, wenn die Gate-Elektrode 22 1/3 oder weniger des Schottky-Sperrschichtbereichs belegt.
  • (Beschreibung von Effekten)
  • Wie oben beschrieben, hat das Belegungsplanbeispiel der Schutzdiode gemäß dem fünften Ausführungsbeispiel einen Effekt einer Erhöhung des zulässigen Rückwärtsstroms der Diode selbst wenn das erste, das zweite und das vierte Ausführungsbeispiel tatsächlich an einem GaN-Chip realisiert werden. Die Erhöhung des zulässigen Stroms macht es möglich, zu verhindern, dass der Sperrschichtbereich für unnötige Schutzdioden vergrößert wird, was zu einer Reduzierung des Chipbelegungsplans der Schutzschaltung beiträgt.
  • [Sechstes Ausführungsbeispiel]
  • (Beschreibung des Aufbaus)
  • 8 ist ein Belegungsplanbeispiel einer Diode und eines FET zum Beschreiben eines sechsten Ausführungsbeispiels. Wie in dem ersten Ausführungsbeispiel beschrieben, ist gemäß der vorliegenden Erfindung die Rückwärtsspannungsfestigkeit der Schutzdiode vorzugsweise um 5 bis 10 V geringer als die Gate-Source-Rückwärtsspannungsfestigkeit des verstärkenden FET F1, um sicherzustellen, dass die Schutzdiode Db1 dem Rückwärtsdurchbruch unterworfen wird. Das sechste Ausführungsbeispiel ist ein Beispiel der Belegungsplantechnik der Diode und des FET, die den Unterschied in der Spannungsfestigkeit realisiert. Die Schaltungskonfiguration der Schutzschaltung kann gemäß dem ersten bis vierten Ausführungsbeispiel in den 1, 4, 5 und 6 gegeben sein.
  • 8A und 8B und 8C und 8D sind jeweils Beispiele von Draufsichten und Querschnittsansichten der Schutzdiode und des verstärkenden FET. Wie in den 8C und 8D gezeigt, hat der Belegungsplan des verstärkenden FET, der für eine hohe Ausgabe vorgesehen ist, einen Gate-Drain-Abstand Lgd2, der größer als ein Gate-Source-Abstand Lgs2 ist. Dies ist deshalb so, da der Belegungsplan gedacht ist, um die Gate-Drain-Spannungsfestigkeit zu erhöhen, um einen Hochspannungsbetrieb zu ermöglichen. In dem Fall der in den 8A und 8B gezeigten Diode ist auf der anderen Seite eine Zielstruktur mit Lgs1 = Lgd1 bevorzugt, bei welcher der Source-Widerstand und der Drain-Widerstand ausgeglichen sind, sodass ein Gate-Strom durch die Gate-Elektrode gleichermaßen in die Source-Seite und die Drain-Seite fließt.
  • In 8 wurde ein Beispiel gezeigt, bei dem zur Realisierung einer Schutzdiode mit geringer Spannungsfestigkeit der Gate-Source-Elektrodenabstand Lgs1 kürzer als der Gate-Source-Elektrodenabstand Lgs2 des FET F1 ist, und dadurch ist die Spannungsfestigkeit der Schutzdiode Db1 geringer als die Gate-Source-Rückwärtsspannungsfestigkeit des FET F1. Beispielsweise wenn Lgs1 experimentell um 0,2 bis 0,5 µm schmaler als Lgs2 ist, kann eine Reduzierung der Spannungsfestigkeit um 5 bis 10 V erreicht werden. Wenn eine Differenz zwischen Lgs1 und Lgs2 (Lgs1–Lgs2) kleiner als 0,2 µm ist, ist die Differenz zu der Gate-Source-Rückwärtsspannungsfestigkeit kleiner als 5 V, was von dem vorhergehenden Standpunkt, nach dem verursacht wird, dass die Schutzdiode Db1 einem Durchbruch unterworfen wird, einen Spielraummangel bedeutet, der bezüglich der Anwendbarkeit nicht gewünscht ist. Auf der anderen Seite wird die Differenz der Spannungsfestigkeit 10 V oder größer, wenn die Differenz zwischen Lgs1 und Lgs2 0,5 µm oder größer ist, was ein überhöhter Spielraum ist, jedoch bedeutet dies nicht, dass die Effekte des vorliegenden Ausführungsbeispiels nicht erreicht werden können.
  • (Beschreibung von Effekten)
  • Da eine Regulierung der Spannungsfestigkeiten durch Ändern von Abständen allein unter Verwendung einer Maskenstruktur realisiert werden kann, kann eine solche Regulierung eine Kostenerhöhung verhindern.
  • Es wird angemerkt, dass bei dem vorliegenden Ausführungsbeispiel ein Beispiel gezeigt ist, bei dem eine Differenz der Spannungsfestigkeiten durch Korrigieren einer Maskenstruktur erreicht worden ist, jedoch kann die Spannungsfestigkeit unter Verwendung eines Verfahrens zum Ändern des Materials der Gate-Elektrode 22 oder durch geringfügiges Einbetten der Gate-Elektrode 22 in die AlGaN-Schicht 11 reduziert werden. Es wird zusätzlich angemerkt, dass in dem Fall der Änderung des Gate-Elektroden-Materials oder der Verwendung einer eingebetteten Struktur, ein Abdeckschritt und ein Verarbeitungsschritt ergänzt werden müssen.
  • [Siebtes Ausführungsbeispiel]
  • (Beschreibung des Aufbaus und von Effekten)
  • Ein siebtes Ausführungsbeispiel betrifft den Schottky-Sperrschichtbereich der Schutzdioden Da1 und Db1 aus 1 gemäß den Ausführungsbeispielen 1 bis 6, und 9 zeigt ein Belegungsplanbeispiel von Da1 und Db1. 9A ist ein Belegungsplanbeispiel der Diode Db1 aus 1 und 9B ist ein Belegungsplanbeispiel der Diode Da1 aus 1, wobei Wg1 eine Gate-Breite der Diode Db1 und Wg2 eine Gate-Breite der Diode Da1 bezeichnet. Der Schottky-Sperrschichtbereich ist dargestellt durch einen überlappenden Bereich zwischen der Gate-Elektrode 22 und dem aktiven Bereich 10 aus den 7A und 7B, wie oben beschrieben.
  • Wenn ein zulässiger Vorwärtsstrom einer Diode mit einem zulässigen Rückwärtsstrom verglichen wird, ist der zulässige Vorwärtsstrom üblicherweise mehrfach größer als der zulässige Rückwärtsstrom. Wenn das erste Ausführungsbeispiel tatsächlich in Form eines Chipbelegungsplans gegeben ist, statt die Dioden Da1 und Db1 mit demselben Sperrschichtbereich zu realisieren, kann zudem eine Realisierung von Da1 mit einem schmaleren Bereich als Db1 den ESD-Widerstand, der bei dem ersten Ausführungsbeispiel beschrieben wurde, verbessern. Der gewünschte ESD-Widerstand kann realisiert werden, selbst wenn der Sperrschichtbereich von D1a beispielsweise auf 1/2 bis 1/4 von demjenigen der Diode Db1 festgelegt ist. In den Beispielen aus den 9A und 9B kann die Gate-Breite Wg2 der Diode Da1 annähernd auf 1/2 oder weniger der Gate-Breite Wg1 der Diode Db1 festgelegt werden, und der Belegungsplanbereich, der mit der Schaltung aus 1 belegt ist, kann um ein Ausmaß reduziert werden, das der reduzierten Gate-Breite von Da1 entspricht, was ein Verkleinern ermöglicht.
  • Somit hat die Reduzierung des Bereichs von Da1 auf 1/2 bis 1/4 des Bereichs der Diode Db1 einen Effekt, dass es möglich ist, den Belegungsbereich durch die Schutzschaltung im Vergleich zu dem Fall zu reduzieren, bei dem beide mit demselben Bereich realisiert sind.
  • [Achtes Ausführungsbeispiel]
  • (Beschreibung des Aufbaus und von Effekten)
  • Ein achtes Ausführungsbeispiel ist ein Beispiel, bei dem der bei den Ausführungsbeispielen 1 bis 4 beschriebene Schutzschaltungsabschnitt nicht an demselben Chip wie der GaN-FET, sondern an einem anderen Halbleitersubstrat der Gruppe III-V, das beispielsweise aus GaAs hergestellt ist, realisiert ist. 10 zeigt ein Beispiel eines Schaltbilds davon. Bei dem Beispiel in 10 ist der FET F1 an einem GaN-Substrat C1 hergestellt und der aus den Dioden Da1 und Db1 gebildete Schutzschaltungsabschnitt und der Widerstand Ra sind an einem GaAs-Substrat C2 hergestellt. Beide sind über einen Verbindungsdraht Bw miteinander verbunden und bilden eine Schaltung äquivalent zu derjenigen aus 1.
  • SiC-Substrate werden weit verbreitet als epitaxiale Substrate verwendet, die dazu geeignet sind, einen GaN-FET herzustellen, der einen hervorragenden geringen thermischen Widerstand aufweist, jedoch sind sie üblicherweise kostenintensiver als GaAs-Substrate. Eine hohe Ausgabe, eine hohe Verstärkung, eine hohe Effizienzcharakteristik und ein geringer thermischer Widerstand in einem GHz-Band sind nicht dringend erforderlich für einen Schutzschaltungsabschnitt, der für einen ESD-Schutz gedacht ist. Daher bewirkt das vorliegende Ausführungsbeispiel, das den an dem GaAs-Substrat hergestellten Schutzschaltungsabschnitt und den an einem GaN-Substrat hergestellten FET besitzt, die beide über einen Draht oder dergleichen miteinander verbunden sind, eine Kostenreduzierung.
  • Die Effekte, die bei den Ausführungsbeispielen 1 bis 4 beschrieben sind, können ebenso selbst durch Herstellen des FET F1 und der Schutzschaltung an verschiedenen Halbleitersubstraten, wie oben beschrieben, und durch Verbinden derselben über den Verbindungsdraht Bw erhalten werden. Zudem hat die Erzeugung des Chips an einem GaAs-Substrat den Effekt, dass es möglich ist, die Größe des GaN-FET-Chips um ein Ausmaß zu reduzieren, das dem Bereich, der mit der Schutzschaltung belegt ist, entspricht, und eine Kostenreduzierung zu erreichen. Es muss nicht angemerkt werden, dass zusätzlich zu dem GaAs-Substrat, ein InP-Substrat, ein Si-Substrat, ein Saphir-Substrat oder dergleichen ebenso einsetzbar sind.
  • Offensichtlich sind viele Abwandlungen und Variationen der vorliegenden Erfindung im Lichte der obigen Lehren möglich. Es soll daher verstanden sein, dass innerhalb des Rahmens der anhängenden Ansprüche die Erfindung auf andere Weise als speziell beschrieben ausgeführt werden kann.
  • Die vollständige Offenbarung der japanischen Patentanmeldung Nr. 2016-022499 , eingereicht am 09. Februar 2016, aufweisend eine Beschreibung, Ansprüche, Zeichnungen und eine Zusammenfassung, auf der die Übereinkunftspriorität der vorliegenden Anmeldung basiert, wird durch Bezugnahme in ihrer Gesamtheit hierin einbezogen.
  • Bezugszeichenliste
    • 10
    aktiver Bereich
    11
    AlGaN-Schicht
    12
    GaN-Schicht
    13
    Pufferschicht
    14
    Halbleitersubstrat
    21
    Drain-Elektrode
    22
    Gate-Elektrode
    23
    Source-Elektrode
    24
    Widerstandselektrode
    25
    Widerstandselektrode
    30
    Draht
    31
    Drain-Verbindungsleitung
    32
    Gate-Verbindungsleitung
    33
    Source-Verbindungsleitung
    34
    Draht
    35
    Draht
    41
    Isolierschicht
    42
    Isolierschicht
    43
    Kontaktloch
    44
    Kontaktloch
    51
    FET-Bereich
    52
    Widerstandsbereich
    53
    Dioden-Bereich
    61
    Trennbereich
    A
    Punkt
    A1
    Punkt
    B
    Punkt
    Bw
    Verbindungsdraht
    C
    Punkt
    C1
    Halbleitersubstrat
    C2
    Halbleitersubstrat
    D
    Punkt
    E
    Punkt
    Da1
    Diode
    Da2
    Diode
    Db1
    Diode
    Db2
    Diode
    Db3
    Diode
    Db4
    Diode
    Db5
    Diode
    Fa
    konstante Stromquelle
    Fw
    Vorwärtsstrom-Spannung-Kennlinie
    Lg
    Gate-Länge
    Lgs1
    Gate-Source-Elektrodenabstand
    Lgd2
    Gate-Drain-Abstand
    Lgs2
    Gate-Source-Abstand
    Lgm1
    Breite von 22
    Lgm2
    Breite von 22
    Rv
    Rückwärtsstrom-Spannung-Kennlinie
    F1
    FET
    Ida1
    Strom
    Io1
    Rückwärtsstromwert
    Io2
    Durchbruchrückwärtsstrom
    Io3
    Durchbruchrückwärtsstrom
    Isgf1
    Strom
    Ra
    Widerstand
    Wg1
    Gate-Breite von Db1
    Wg2
    Gate-Breite von Da1
    woR
    Linie
    wR
    Linie
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2016-022499 [0069]

Claims (16)

  1. Feldeffekttransistor mit Schutzdioden, aufweisend: • einen Feldeffekttransistor (F1); und • eine zweipolige elektrostatische Schutzschaltung (Da1, Db1, Ra), die zwischen ein Gate und eine Source des Feldeffekttransistors (F1) geschaltet ist, • wobei die zweipolige elektrostatische Schutzschaltung (Da1, Db1, Ra) aufweist: • eine erste Diode (Da1), die auf einer rückwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der Source ist, an das Gate angelegt wird, und die eine Rückwärtsspannungsfestigkeit aufweist, die geringer als eine Rückwärtsspannungsfestigkeit zwischen dem Gate und der Source des Feldeffekttransistors (F1) ist; • eine zweite Diode (Db1), die auf einer vorwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der Source ist, an dem Gate angelegt wird, und die antiseriell zu der ersten Diode (Da1) geschaltet ist; und • einen Widerstand (Ra), der in Reihe zu einem Diodenpaar (Da1, Db1), das die erste Diode (Da1) und die zweite Diode (Db1) aufweist, geschaltet ist und unter Verwendung derselben Kanalschicht (11, 12) wie diejenige des Feldeffekttransistors (F1) gebildet ist.
  2. Feldeffekttransistor mit Schutzdioden nach Anspruch 1, wobei die erste Diode (Da1, Da2) in einer Vielzahl mit derselben Polarität in einer Richtung, in die ein Strom fließt, in Reihe geschaltet ist.
  3. Feldeffekttransistor mit Schutzdioden nach Anspruch 1 oder 2, wobei ein Schottky-Sperrschichtbereich der zweiten Diode (Db1) innerhalb eines Bereichs von 1/2 bis 1/4 eines Schottky-Sperrschichtbereichs der ersten Diode (Da1) liegt.
  4. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 1 bis 3, wobei in einem Belegungsplan einer Anodenelektrode (22) der ersten Diode (Da1) sowohl ein Bereich eines Überlappungsabschnitts zwischen der Anodenelektrode (22) und einer Verbindungsleitung (32) der Anodenelektrode (22) als auch ein Bereich eines Kontaktlochs (43), das die Anodenelektrode (22) mit der Verbindungsleitung (32) verbindet, 2/3 oder mehr eines Bereichs der Anodenelektrode (22) belegt.
  5. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 1 bis 4, wobei ein Abstand in einem Belegungsplan zwischen einer Anodenelektrode (22) und einer Kathodenelektrode (21, 23) der ersten Diode (Da1) um 0,2 bis 0,5 µm kleiner ist als ein Abstand in einem Belegungsplan zwischen einer Elektrode des Gates und einer Elektrode der Source des Feldeffekttransistors (F1).
  6. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 1 bis 5, wobei das Diodenpaar (Da1, Db1), der Widerstand (Ra) und der Feldeffekttransistor (F1) an einem identischen Halbleitersubstrat (14) der Gruppe III-V hergestellt sind.
  7. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 1 bis 5, wobei das Diodenpaar (Da1, Db1) und der Widerstand (Ra) an einem Halbleitersubstrat (C2) hergestellt sind, das sich von einem Halbleitersubstrat (C1) unterscheidet, an dem der Feldeffekttransistor (F1) hergestellt ist.
  8. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 1 bis 5, wobei der Feldeffekttransistor (F1) ein GaN-Feldeffekttransistor (F1) ist und das Diodenpaar (Da1, Db1) und der Widerstand (Ra) an einem GaAs- oder InP- oder Si- oder Glas- oder Saphir-Substrat hergestellt sind.
  9. Feldeffekttransistor mit Schutzdioden, aufweisend: einen Feldeffekttransistor (F1); und eine zweipolige elektrostatische Schutzschaltung (Da1, Db1, Fa), die zwischen ein erstes Gate und eine erste Source des Feldeffekttransistors (F1) geschaltet sind, wobei die zweipolige elektrostatische Schutzschaltung (Da1, Db1, Fa) aufweist: eine erste Diode (Da1), die auf einer rückwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der ersten Source ist, an das erste Gate angelegt wird, und die eine Rückwärtsspannungsfestigkeit aufweist, die geringer als eine Rückwärtsspannungsfestigkeit zwischen dem ersten Gate und der ersten Source des Feldeffekttransistors (F1) ist; eine zweite Diode (Db1), die auf einer vorwärts vorgespannten Seite angeordnet ist, wenn eine Spannung, die geringer als ein Potential der ersten Source ist, an das erste Gate angelegt wird, und die antiseriell zu der ersten Diode (Da1) geschaltet ist; und einen zweiten Feldeffekttransistor (Fa), der in Reihe zu einem Diodenpaar (Da1, Db1), das die erste Diode (Da1) und die zweite Diode (Db1) aufweist, geschaltet ist und ein zweites Gate und eine zweite Source aufweist, die miteinander verbunden sind.
  10. Feldeffekttransistor mit Schutzdioden nach Anspruch 9, weiter aufweisend einen Widerstand (Ra), der unter Verwendung derselben Kanalschicht (11, 12) wie diejenige des Feldeffekttransistors (F1) hergestellt ist und in Reihe zu der zweipoligen elektrostatischen Schutzschaltung (Da1, Db1, Fa) geschaltet ist.
  11. Feldeffekttransistor mit Schutzdioden nach Anspruch 9 oder 10, wobei ein Schottky-Sperrschichtbereich der zweiten Diode (Db1) innerhalb eines Bereichs von 1/2 bis 1/4 eines Schottky-Sperrschichtbereichs der ersten Diode (Da1) liegt.
  12. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 9 bis 11, wobei in einem Belegungsplan einer Anodenelektrode (22) der ersten Diode (Da1) sowohl ein Bereich eines Überlappungsabschnitts zwischen der Anodenelektrode (22) und einer Verbindungsleitung (32) der Anodenelektrode (22) als auch ein Bereich eines Kontaktlochs (43), das die Anodenelektrode (22) mit der Verbindungsleitung (32) verbindet, 2/3 oder mehr eines Bereichs der Anodenelektrode (22) belegen.
  13. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 9 bis 12, wobei ein Abstand an einem Belegungsplan zwischen einer Anodenelektrode (22) und einer Kathodenelektrode (21, 23) der ersten Diode (Da1) um 0,2 bis 0,5 µm kleiner ist als ein Abstand an einem Belegungsplan zwischen einer Elektrode des ersten Gates und einer Elektrode der ersten Source des Feldeffekttransistors (F1).
  14. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 9 bis 13, wobei das Diodenpaar (Da1, Db1), der Feldeffekttransistor (F1) und der zweite Feldeffekttransistor (Fa) an einem Halbleitersubstrat (14) derselben Gruppe III-V hergestellt sind.
  15. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 9 bis 3, wobei das Diodenpaar (Da1, Db1) und der zweite Feldeffekttransistor (Fa) an einem Halbleitersubstrat (C2) hergestellt sind, das sich von einem Halbleitersubstrat (C2) unterscheidet, an dem der erste Feldeffekttransistor (F1) hergestellt ist.
  16. Feldeffekttransistor mit Schutzdioden nach einem der Ansprüche 9 bis 13, wobei der erste Feldeffekttransistor (F1) ein GaN-Feldeffekttransistor (F1) ist und das Diodenpaar (Da1, Db1) und der zweite Feldeffekttransistor (Fa) an einem GaAs- oder InP- oder Si- oder Glas- oder Saphir-Substrat hergestellt sind.
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