JP6849695B2 - 半導体デバイスのための集積抵抗器 - Google Patents

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Description

本開示は、半導体デバイスおよび半導体デバイスを製造するための工程に関し、特に、スイッチング電力コンバーターとともに使用される半導体デバイスおよびその製造方法に関する。
電子デバイスは、動作に電力を使用する。現在の多くの電子機器に給電するために、その高効率と小寸法と軽量とを理由として、スイッチング電力コンバーターが一般的に使用される。従来の壁のソケットは、高電圧の交流電流（ＡＣ：ａｌｔｅｒｎａｔｉｎｇ ｃｕｒｒｅｎｔ）を提供する。スイッチング電力コンバーターでは、エネルギー伝達要素を通して高電圧の交流電流が変換されて適切に調節された直流電流（ＤＣ：ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）出力を提供する。スイッチング電力コンバーターは、１つまたは複数の出力量を表す１つまたは複数の入力を検出することと、閉ループにおいて出力を制御することとにより出力調節を提供する制御装置を含む。動作時、デューティサイクル（典型的には総スイッチング周期に対する電力スイッチのオン期間の比）を変化させること、スイッチング周波数を変化させること、または、スイッチング電力コンバーター内における電力スイッチの単位時間当たりのパルス数を変化させることにより所望の出力を提供するために、電力スイッチが使用される。
集積回路は、典型的にはウエハ上に形成される。次に、ウエハは集積回路の１つのコピーを含む個々のダイに分離される。制御装置と電力スイッチとは、同じダイに集積され得るか、または、２つの独立したダイ内に存在し得る。
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明される。異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
集積抵抗器を含む半導体デバイスの例示的な概略図である。 図１Ａに示される集積抵抗器を含む半導体デバイスの例示的なレイアウトの平面図である。 切断線Ａ−Ａ’に沿って切断された図１Ｂに示す集積抵抗器を含む半導体デバイスの断面図である。 絶縁のためのメサエッチングを使用した図２Ａに示す集積抵抗器を含む半導体デバイスを製造するための例示的な一工程フローである。 切断線Ａ−Ａ’に沿って切断された図１Ｂに示す集積抵抗器を含む半導体デバイスの別の例の断面図である。 絶縁のためのイオン注入を使用した図３Ａに示す集積抵抗器を含む半導体デバイスを製造するための例示的な一工程フローである。 集積抵抗器を含む半導体デバイスの別の例示的な概略図である。 図１Ｂに示す例示的なレイアウトの切断線Ａ−Ａ’に沿って切断された図４Ａに示す集積抵抗器を含む半導体デバイスの断面図である。 図１Ｂに示す例示的なレイアウトの切断線Ｂ−Ｂ’に沿って切断された図４Ａに示す集積抵抗器を含む半導体デバイスの断面図である。
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、一定の縮尺で描かれるとは限らないこととを理解する。例えば、図中のいくつかの要素の寸法は、開示されるデバイスの様々な実施形態をより理解しやすくするために他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、開示されるこれらの様々な実施形態の図が見づらくならないように図示されない。
以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項が使用されるとは限らないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。
本明細書中での、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」、または「一例（ａｎ ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
本開示の目的において、「グランド」または「グランド電位」は、基準電圧または基準電位を表し、この基準電圧または基準電位に対して、電子回路または集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）のすべての他の電圧または電位が規定または測定される。
本明細書において使用される場合、「ウエハ」は、半導体デバイスおよび集積回路の製造において使用される、例えばシリコン、サファイア、炭化ケイ素、窒化ガリウムなどの結晶といった、結晶材料の薄いスライスである。
本出願の場合において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは実質的に電流を流すことができる。例示として、パワートランジスタは、第１の端子であるドレインと第２の端子であるソースとの間において高電圧がサポートされるＮチャネル金属−酸化物−半導体電界効果トランジスタ（ＮＭＯＳ：Ｎ−ｃｈａｎｎｅｌ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え得る。電力ＭＯＳＦＥＴは、集積型制御装置回路により駆動されて、負荷に提供されるエネルギーを調節する電力スイッチを備え得る。
一実施形態において、パワートランジスタは、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ−ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）とも呼ばれるヘテロ接合電界効果トランジスタ（ＨＦＥＴ：ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を備える。ＨＦＥＴは、アルミニウムインジウムガリウムヒ素（ＡｌＩｎＧａＡｓ）化合物材料またはアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）化合物材料などのＩＩＩ−Ｖ直接遷移半導体材料をベースとする。電力ＭＯＳＦＥＴは、Ｓｉ、および、炭化ケイ素（ＳｉＣ）などの他の広バンドギャップ半導体材料をベースとする。ＨＦＥＴとＳｉＣベースの電力ＭＯＳＦＥＴとの両方が、シリコンベースのデバイスを上回るそれらの優れた物理的性質に起因して、特定の電子デバイスにおいて有益に使用される。例えば、ＧａＮおよびＡｌＧａＮ／ＧａＮトランジスタが、ＧａＮベースの材料およびデバイス構造によりもたらされる高電子移動度、高い絶縁破壊電圧、および高飽和電子速度といった特性に起因して、電力スイッチおよび電力コンバーターなどの高速スイッチングおよび高出力用途（例えば、２００〜６００Ｖを上回る）において一般的に使用される。ＨＦＥＴの物理的性質に起因して、ＨＦＥＴは、同じ電圧において同じ電流を伝導する他の半導体スイッチより実質的に速く状態を変え得、広バンドギャップは、高温におけるＨＦＥＴの性能を改善し得る。
本発明の実施形態によると、ＨＦＥＴデバイスチップ内にモノリシック集積ゲート抵抗器を含む窒化物ベースのＨＦＥＴデバイス構造物と、それを製造する方法とが開示される。一実施形態において、集積デバイス抵抗器は、標準的なＨＦＥＴデバイスレイアウトと比較すると、ダイに追加的なエリアを一切必要としない。別の一実施形態において、ゲート抵抗値は、窒化物ＨＦＥＴスイッチング速度を上回る、特に高周波動作での動的な制御のために制御される。
電力コンバーターおよび電力スイッチのための制御装置は、同じ集積回路ダイに一緒に集積され得るか、または、異なる集積回路ダイに分けられ得る。金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、注入促進ゲートトランジスタ（ＩＥＧＴ：ｉｎｊｅｃｔｉｏｎ ｅｎｈａｎｃｅｍｅｎｔ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）、およびゲートターンオフサイリスタ（ＧＴＯ：ｇａｔｅ ｔｕｒｎ−ｏｆｆ ｔｈｙｒｉｓｔｏｒ）などのトランジスタが、電力スイッチとして使用され得る。加えて、電力スイッチは、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、または炭化ケイ素（ＳｉＣ）半導体をベースとし得る。トランジスタは概して、第１の端子と第２の端子と、第１の端子と第２の端子との間における電流を制御する制御端子とを含む。ＭＯＳＦＥＴまたはＨＦＥＴの場合、制御端子がゲート端子と呼ばれ得るのに対し、第１の端子および第２の端子はそれぞれドレインおよびソース端子である。
電力スイッチの集積回路の場合、多くの個々のトランジスタが、単一のパワートランジスタとして使用されるように並列に一緒に接続され得る。各トランジスタは、次に個々のトランジスタを一緒に結合するために使用されるゲートフィンガーとソースフィンガーとドレインフィンガーとを含み得る。例えば、ゲートフィンガーは、ゲートフィールドプレートおよびゲートバスとして一緒に結合し得る。ゲートバスは、次に、トランジスタのゲート端子であるパッドに結合される。ゲート抵抗器は、低ゲート電荷、ゲートキャパシタンス、および窒化物ベースのＨＦＥＴの非常に速いスイッチング速度によりもたらされる振動を減衰させるために有益に使用され得る。
例示的な実施形態において、ゲート抵抗は、電力スイッチとして使用されるＧａＮ ＨＦＥＴに一体化される。複数のゲートフィンガーは、一緒に結合されて、複数のトランジスタフィンガー（ソース・ドレインペア）を制御するゲート電極のアレイを形成する。一緒にゲート電極とゲートバスとのアレイを形成するのではなく、ゲートのアレイとゲートバスとは分離している。一例において、ゲート抵抗器は、ゲートのアレイとゲートバスとの間に位置する。特に、ゲート抵抗器は、追加的なエリアを使用せずに同じ集積回路ダイにＨＦＥＴとともに集積化されるために、ゲートバスとゲートのアレイとの下方に位置する。
図１Ａは、集積ゲート抵抗１０４を含む半導体デバイスの例示的な概略図１００を示す。示されるように、半導体デバイス１００は、トランジスタ１０２とゲート抵抗器１０４とを含む。半導体デバイス１００は、ドレイン端子１０６とソース端子１０８とゲート端子１１０とをさらに含む。ドレイン端子１０６は、トランジスタ１０２のドレインに結合され、ソース端子１０８は、トランジスタ１０２のソースに結合される。ゲート端子１１０は、ゲート抵抗器１０４を通してトランジスタ１０２のゲートに結合される。言い換えると、ゲート抵抗器１０４は、ゲート端子１１０とトランジスタ１０２のゲートとの間に結合される。示されるように、トランジスタ１０２は、ｎ型トランジスタであるが、トランジスタ１０２が、ｐ型トランジスタとしても実装され得ることが理解されなければならない。さらに、一実施形態において、トランジスタ１０２はＧａＮ ＨＦＥＴであるが、他のトランジスタタイプが本開示の教示により恩恵を受け得る。
図１Ｂは、集積ゲート抵抗器１０４を含む半導体デバイス１００の例示的なレイアウトの平面図１０１を示す。トランジスタ１０２の活性エリアとゲート抵抗器１０４の活性エリアとは、それぞれの斜交平行ハッチングされた領域により示される。トランジスタ１０２は、一緒に結合してトランジスタ１０２を形成する多くのトランジスタを備え得ることが理解される。ゲートアレイ１１６は、トランジスタ１０２の上方に位置する複数の長尺部材すなわちフィンガーを含んで示される。フィンガーの各々は、第１の横方向に延びる。フィンガーのすべてが、ゲート抵抗器１０４の上方に位置するゲート金属の一部により互いに接続される。ゲート金属の接続部は、第１の横方向に実質的に直交する第２の横方向に延びる。複数のビアオーミック接点１１８は、ゲート金属を抵抗器１０４の一端部（上端）に電気的に接続する。ゲートフィンガーは、トランジスタ１０２の個々のトランジスタの各ゲートに結合し得る。ゲートアレイ１１６を含むゲート金属は、ゲートフィールドプレートとしても使用され得る。抵抗器１０４の他端部（底部端部）は、ビアオーミック接点１１４を通してゲートバス１１２に電気的に接続する。完全に製造された半導体デバイスにおいて、ゲートバス１１２は、半導体デバイス１００のゲート端子１１０に結合される。
当業者は、ゲート抵抗器１０４が大部分においてゲートバス１１２の下方に位置するので、図１Ｂに示される集積ゲート抵抗器を含むデバイスレイアウトは、従来のトランジスタレイアウトに比べて（「占有領域」とも呼ばれる）追加的なダイエリアを必要としないことを理解する。
示されるように、ゲート抵抗器１０４は、第１の横方向における幅Ｙ１２２と、第２の横方向における長さＸ１２０とにより特徴付けられる活性エリアを含む。一例において、ゲート抵抗器１０４の抵抗は、オームスクエア（Ｏｈｍ−ｓｑ）で測定されたシート抵抗であり得る。抵抗は、実質的に材料の抵抗率に長さＸ１２０を乗算して幅Ｙ１２２で除算した値である。一例において、幅Ｙ１２２は、トランジスタ１０２の幅に実質的に等しいように選択され得るのに対して、長さＸ１２０は、目標抵抗値に達するように選択され得る。
図２Ａは、切断線Ａ−Ａ’に沿って切断された、図１Ｂに示す集積抵抗器２０４を含む半導体デバイス２００の断面図を示し、本図は、半導体デバイス２００の第１の横方向に実質的に沿っている。さらに、図２Ａの断面図は、半導体デバイス２００を製造するために、および特に、パワートランジスタ２０２からゲート抵抗器２０４を絶縁するためにメサエッチングが使用されたときの半導体デバイス２００を示す。
図２Ａに示されるように、基材２２０は、半導体デバイス２００の底部、例えばウエハの底部に配置され得る。基材２２０は、サファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）、または他の適切な基材材料を含み得る。第１の活性層２２２は、基材２２０の上方に位置し、ＧａＮ、インジウム窒化物（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウム窒化物（ＡｌＧａＮ）、インジウムガリウム窒化物（ＩｎＧａＮ）、またはアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）を含み得る。他の例において、第１の活性層２２２は、窒化化合物または他のＩＩＩ族またはＩＩＩ−ＩＶ族半導体材料元素を含有する異なる半導体材料を含み得る。
一例において、第１の活性層２２２は、１〜１０マイクロメートルの厚さの範囲内であり得る。別の一例において、第１の活性層２２２は、２〜６マイクロメートルの厚さの範囲内であり得る。第１の活性層２２２は、成長され得るか、または基材２２０上に別様に形成され得る。格子不整合および／または熱膨張係数の差にともなう想定される問題を避けるために、１つまたは複数の追加的な層が、基材２２０と第１の活性層２２２との間に配置され得る。例えば、任意選択的な薄い核形成層が、基材２２０と第１の活性層２２２との間に形成され得る。
図２Ａに示す例に続いて、第２の活性層２２４は、第１の活性層２２２の上方に位置する。第２の活性層２２４は、ＡｌＧａＮ、アルミニウムインジウム窒化物（ＡｌＩｎＮ）、ヒ化インジウム（ＩｎＡｓ）、ヒ化アルミニウム（ＡｌＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、またはインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）を含み得る。他の例において、第２の活性層２２４は、異なるＩＩＩ族またはＩＩＩ−Ｖ族半導体材料を備え得る。
一例において、第２の活性層２２４は、１０〜４０ナノメートル（ｎｍ）の厚さの範囲にあり得る。ＡｌＧａＮの第２の活性層２２４の例の場合、第２の活性層２２４は、窒化ガリウムに対して１５〜３０％のアルミニウムとし得る。さらに、第２の活性層２２４の材料は、不定比化合物であり得る。このような材料において、元素の比は、通常の整数により簡単に表されない。例えば、第２の活性層２２４は、０＜Ｘ＜１であるＡｌＸＧａ１−ＸＮなどのＩＩＩ族またはＩＩＩ−Ｖ族窒化物半導体材料の不定比化合物であり得る。第２の活性層２２４は、第１の活性層２２２上に成長または堆積され得る。
さらに図２Ａに、２つの層間におけるバンドギャップ差、自然分極および／または圧電分極の不連続性、または第１の活性層２２２および／または第２の活性層２２４の意図的なドーピングに起因して、第１の活性層２２２と第２の活性層２２４との間に形成され得る電荷層２２６が示される。第１の活性層２２２と第２の活性層２２４との間におけるバンドギャップ差によりもたらされる量子井戸に捕獲された電子が、２つの横の次元において自由に動くが、第３の（縦の）次元において強く閉じ込められるので、電荷層２２６は、二次元電子気体（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）層とも呼ばれる横方向導電チャネルを規定する。さらに、第１の活性層２２２がチャネル層とも呼ばれるのに対して、第２の活性層２２４は、障壁層またはドナー層とも呼ばれる。示される例において、ゲート抵抗器２０４は、第１の活性層２２２と第２の活性層２２４との間に形成された電荷層２２６を備える。
図２Ａに示す例は、ＧａＮトランジスタ２０２の活性エリアからゲート抵抗器２０４の活性エリアを分離する空き領域または空所２３２を含む。空所２３２が、第２の活性層２２４の縦方向厚さ全体と第１の活性層２２２の一部とにわたって広がるように形成されることに留意されたい。示されるように、空所２３２は、ゲート抵抗器２０４を備える層２２２、２２４および電荷層２２６のある部分（最も左）を、ＧａＮトランジスタ２０２を備える層２２２、２２４および電荷層２２６の別の一部分（最も右）から分離する。一つの例示的な製造工程において、空所２３２は、メサエッチングを使用して形成される。他の実施形態において、空所２３２は、よく知られたトランジスタ絶縁方法を使用して形成され得る。
図２Ａの断面図は、第２の活性層２２４上に位置するオーミック接点２１４および２１８を示す。オーミック接点２１４がゲートバス２１２に対する電気的接触を提供するのに対して、オーミック接点２１６はゲートのアレイ２１６に対する電気的接触を提供する。示されるように、オーミック接点２１４および２１８は、ゲート誘電体層２２８を通って位置して、第２の活性層２２４に接触する。オーミック接点２１４および２１８は、金ベースの材料または金を含まない材料（チタンまたはアルミニウムなど）であり得る。一例において、オーミック接点２１４および２１８は、ゲート誘電体層２２８の堆積前に形成される。別の一例において、オーミック接点２１４および２１８は、ゲート誘電体層２２８において開口をエッチングした後、金属堆積とアニーリングステップとを続けることにより形成される。示される例において、オーミック接点２１４および２１８は、第１の横方向に沿って示される２つの空所２３２間に位置する。
各空所２３２において、ゲート誘電体層２２８が第１の活性層２２４上に直接位置することに留意されたい。ゲート誘電体層２２８は、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ、Ｓｉ３Ｎ４）、アルミニウム窒化ケイ素（ＡｌＳｉＮ）、窒化炭素（ＣＮ）、窒化ホウ素（ＢＮ）、または他の適切なゲート誘電体材料などのゲート絶縁体を形成するのに適した様々な材料を含み得る。別の一例において、ゲート誘電体層２２８は、第２の活性層２２４との原子配列を保つことに役立つ窒化物ベースの材料を含み得る。図２Ａは単一のゲート誘電体層を示すが、複数のゲート誘電体層が使用され得ることが理解される。
ゲートバス２１２は、オーミック接点２１２およびゲート誘電体層２２８の上方に位置するように示されるのに対して、ゲートのアレイ２１６を備えるゲート金属は、オーミック接点２１８およびゲート誘電体層２２８の上方に位置する。複合パッシベーション層２３０は、ゲートバス２１２およびゲートのアレイ２１６の上方に位置する。さらに、複合パッシベーション層２３０は、オーミック接点２１４とオーミック接点２１８との間においてゲート誘電体層２２８の上方に位置する。複合パッシベーション層２３０は、空所２３２の各々をさらに充填する。一例において、複合パッシベーション層２３０は、完全に製造された半導体デバイス２００を構成する複数の誘電体層、パッシベーション層、フィールドプレート材料、および金属層を含み得る。これらの層のうちのいくつかは、電界分布のために使用され得る。
動作時、電荷層２２６内における電荷は、オーミック接点２１４および２１８の間を横方向に流れる。従って、ゲート抵抗器２０４を通ってゲートバス２１２とゲートのアレイ２１６との間に電流が流れる。図２Ａに示される例において、ゲート抵抗器２０４の構造は、ＧａＮトランジスタ２０２の活性エリア構造と同様である。従って、ゲート抵抗２０４は、同じ工程フローを使用してＧａＮトランジスタ２０２と同じダイに集積され得る。
図２Ｂは、メサエッチングを使用して図２Ａに示される集積抵抗器を含む半導体デバイス２００を製造するための例示的な一工程フロー２０１である。示される例において、工程２０１は、基材が取得されるブロック２８０において始まる。基材は、シリコン、サファイア、ＳｉＣ、独立型ＧａＮ、または他の適切な基材材料であり得る。ブロック２８２において、基材上に第１の活性層と第２の活性層とが成長（または堆積）される。第１の活性層と第２の活性層とは、または有機金属化学蒸着（ＭＯＣＶＤ：ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）または有機金属気相エピタキシー（ＭＯＶＰＥ：ｍｅｔａｌｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）を使用して成長または堆積するようにされ得る。一例において、第１の活性層の厚さは、１〜１０マイクロメートルの厚さの範囲内であり得る一方で、第２の活性層は、１０〜４０ｎｍの厚さの範囲内であり得る。
ブロック２８４において、デバイスは、メサエッチングされて、ゲート抵抗を能動デバイスの残りの部分から絶縁する。メサエッチングは、誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）エッチングを使用して実現され得る。ブロック２８６において、ゲートバスおよびゲートのアレイのためのオーミック接点が形成される。オーミック接点は、金ベースの、または金を含まないオーミック接点であり得る。金ベースのオーミック接点の場合、オーミック接点は、セ氏８５０〜１０００（℃）の間でアニーリングされた金属スタックを使用して形成される。金を含まないオーミック接点の場合、オーミック接点は、第２の活性層（ＡｌＧａＮなどの）を窪みエッチングすることと、（チタン、アルミニウム、または他の適切な材料などの）金を含まない材料を堆積させることと、次に４５０〜６００℃においてアニーリングすることにより形成される。
ブロック２８８において、ゲート誘電体が堆積される。ゲート誘電体が、プラズマ化学蒸着（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）または原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）を使用して堆積され得る。ブロック２９０において、（ゲートバスおよびゲートのアレイを形成する）ゲート金属が堆積およびパターン形成される。金属が１つの層に堆積され、次に独立したセクションにパターン形成／エッチングされる。金属堆積は、電子ビームスパッタリングまたは物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を使用して実現され得る。パターン形成／エッチングは、湿式化学エッチングのＩＣＰエッチングを使用して実現され得る。ブロック２９２において、デバイス２００のさらなるパッシベーション層、誘電体層、フィールドプレート層、金属層、および他の相互接続構造が形成される。これらは、ゲート、ソース、およびドレイン接続されたフィールドプレートなどを含み得る。
図３Ａは、半導体デバイス３００の第１の横方向に実質的に沿った、図１Ｂに示す切断線Ａ−Ａ’に沿って切断された集積抵抗器３０４を含む半導体デバイス３００の断面図を示す。さらに、図３Ａの断面図は、半導体デバイス３００を製造するためにイオン注入が使用されるときの、半導体デバイス３００を示す。
同様に命名および番号付けされた要素が、上述のように結合および機能することが理解されなければならない。図３Ａに示されるデバイス３００は、図２Ａに示されるデバイス２００と多くの類似性を共有するが、ＧａＮトランジスタ３０２の活性エリアからゲート抵抗器３０４の活性エリアを電気的に絶縁する空所の代わりに、注入領域３３４のペアがＧａＮトランジスタ３０２からゲート抵抗器３０４を分離するために使用される。示されるように、第１の活性エリア３２２が基材３２０に重なって位置し、第２の活性層３２４が第１の活性層３２２に重なって位置する。注入領域３３４は、第１の活性層３２２および第２の活性層３２４内に配置され、第２の活性層３２４の上面から２ＤＥＧ電荷層３２６の下方の第１の活性層３２２内まで下方に延びる。言い換えると、注入領域３３４は、第２の活性層３２４の縦方向厚さ全体を通って、第１の活性層３２２の上部内に延びる。注入領域３３４は、ゲート抵抗器３０４を備える層３２２、３２４および電荷層３２６の一部（最も左）を、ＧａＮトランジスタ３０２を備える層３２２、３２４および電荷層３２６の一部（最も右）から電気的に絶縁する。一例において、注入領域３３４は、イオン注入技術を使用して形成され得、注入されたアルゴン（Ａｒ）、窒素（Ｎ）、または他の適切な元素を含む。
図３Ａに示されるように、オーミック接点３１４および３１８は、それぞれゲート抵抗器３０４の両端部に位置し、各オーミック接点が注入領域３３４のうちの１つに隣接して位置する。オーミック接点３１４および３１８は、第１の横方向に沿って分離されて示される。オーミック接点３１４は、ゲートバス３１２により覆われ、ゲートバス３１２に電気的に接続される。同様に、オーミック接点３１８は、ゲートのアレイ３１６により覆われ、ゲートのアレイ３１６に電気的に接続される。ゲートバス３１２およびゲートのアレイ３１６は両方とも、ゲート誘電体層３２８により、下方にある注入領域３３４および第２の活性層３２４から縦方向に分離および絶縁される。
図３Ｂは、イオン注入を使用して図３Ａに示されるような集積抵抗器を含む半導体デバイスを製造するための例示的な一工程フロー３０１である。工程３０１は、工程２０１と同様であることが理解されなければならない。さらに、工程ブロック３８０、３８２、３８６、３８８、３９０、および３９２は、図２Ｂに関連して説明されるブロック２８０、２８２、２８６、２８８、２９０、および２９２と実質的に同一である。しかし、工程フロー３０１は、メサエッチング絶縁ステップ（ブロック２８４）を含まないが、むしろ、トランジスタデバイスの活性エリアからゲート抵抗器を絶縁するイオン注入のためのブロック３８７を含む。
図３Ｂに示す例において、ブロック３８６においてオーミック接点が形成され、このステップはブロック３８２の後に行われ、これは第１の活性層と第２の活性層とを成長／堆積させるステップである。ブロック３８７において、Ａｒ、Ｎ、または他の適切な材料のイオン注入は、開口をパターン形成するマスクおよびフォトレジストを使用して実現され得、注入領域は、デバイス３００のために位置決めされなければならない。さらに、オーミック接点は、注入のためにマスクを位置合わせするために使用され得る。イオン注入が完了した後、ゲート誘電体が堆積される（ブロック３８８）。ゲート誘電体の堆積に続いて、ゲート金属の堆積およびパターン形成が実行され得る（ブロック３９０）。ブロック３９２において、パッシベーションおよび金属化（例えば、フィールドプレート金属、相互接続構造など）のステップが実行されて、製造を完了する。ステップ３８７、３８８および３９０の順序が変更され得ること、例えば、イオン注入ステップの前にゲート誘電体の堆積およびパッシベーションの堆積が実施され得ることが理解されなければならない。
図４Ａは、集積抵抗を含む半導体デバイス４００の別の例示的な概略図を示す。示される例において、半導体デバイス４００は、図１Ａに示される半導体デバイス１００と同様であるが、半導体デバイス４００は、可変集積ゲート抵抗をもつトランジスタを使用し得る。示されるように、半導体デバイス４００は、トランジスタ４９２とゲート抵抗４０４とを含む。しかし、ゲート抵抗４０４はトランジスタ（例えばＪＦＥＴ）により例示される。半導体デバイス４００は、ドレイン端子４０６とソース端子４０８とゲート端子４１０とをさらに含む。ドレイン端子４０６はトランジスタ４０２のドレインに結合されるのに対して、ソース端子４０８はトランジスタ４０２のソースに結合される。ゲート端子４１０は、ゲート抵抗４０４（すなわちＪＦＥＴ）を通してトランジスタ４０２のゲートに結合される。または言い換えると、ゲート抵抗４０４はゲート端子４１０とトランジスタ４０２のゲートとの間に結合される。示される例において、トランジスタ４０２のゲートは、ゲート抵抗４０４（トランジスタとして例示される）のドレインに結合され、ゲート端子４１０は、ゲート抵抗４０４のソースに結合される。デバイス４００は、抵抗端子４１１をさらに含む。抵抗器端子４１１は、ゲート抵抗を例示するトランジスタ４０４のゲートに結合される。抵抗器端子４１１において受信された信号に応答して、ゲート抵抗／トランジスタ４０４の値が変化し得る。さらに、半導体デバイス４００は、第１の方向に沿って、および、実質的に第２の方向に広がるようにオーミック接点１１８と１１２との間に別のオーミック接点（抵抗器端子４１１を表す）を追加した、図１Ｂと同様の平面図を含み得る。
図４Ｂは、追加的なオーミック接点４１１を含む、図１Ｂに示される切断線Ａ−Ａ’に沿って切断された集積ゲート抵抗器４０４を含む半導体デバイス４００の断面図を示す。同様に命名および番号付けされた要素が上述のように結合および機能することが理解される。さらに、デバイス４００の断面は、ＧａＮトランジスタ４０２の活性エリアからゲート抵抗器４０４の活性エリアを横方向に分離する空所４３２を含んで示される。空所４３２の代わりに、（図３Ａに示される）イオン注入領域が、ＧａＮトランジスタ４０２からゲート抵抗器４０４を絶縁するために使用され得ることが理解される。
図４Ｂに示される半導体デバイス４００は、図２Ａに示されるデバイス２００と多くの類似性を共有するが、デバイス４００は、絶縁された接点である追加的な金属接点４１１をさらに含む。示される例において、（抵抗器制御端子を例示する）金属接点４１１は、ゲート抵抗器４０４の上方においてゲート誘電体層４２８上に堆積される。金属接点４１１は、（ゲートバス４１２に電気的に接続された）オーミック接点４１４と（ゲートのアレイ４１６に電気的に接続された）オーミック接点４１８との間において横方向に位置する。複合パッシベーション層４３０は、ゲートバス４１２とゲートのアレイ４１６と金属接点４１１との上方に位置する。複合パッシベーション層４３０が空所４３２を充填することに留意されたい。
当業者は、構成されたとき、金属接点４１１に印加される電圧の制御下においてゲート抵抗器４０４の抵抗が変化し得ることを理解する。すなわち、金属接点４１１は電界効果トランジスタ構成においてゲートとして機能し、ゲートは、オーミック接点４１４および４１６の間において横方向に電流として流れる電荷層４２６内の電荷を制御する。電荷の流れ、および従って電流は、外部回路から金属接点４１１に印加される電圧により制御され得る。従って、金属接点４１１において受信された信号は、電荷層４０４内を流れる電荷量を制御し得、従って、ゲート抵抗器４０４の抵抗を変化させる。
図５は、集積抵抗器を含む半導体デバイス５００の断面図であり、本図は、図１Ｂに示す例示的なレイアウトの切断線Ｂ−Ｂ’に沿って切断されている。特に、図５は、図１Ａに示すパワートランジスタ１０２を備えるトランジスタのうちの１つのトランジスタの断面を示す。切断線Ｂ−Ｂ’は、半導体デバイス５００の第２の横方向に実質的に沿ってとられる。図５が、図２Ａ、図３Ａ、および図４Ｂに示される特徴と同様の特徴を共有することが理解される。加えて、同様に命名および番号付けされた要素は、上述のように結合および機能する。
図５に示されるように、基材５２０は、半導体デバイス５００の底部に位置する。基材５００は、サファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、炭化ケイ素（ＳｉＣ）、または他の基材材料を含み得る。第１の活性層５２２は、基材５２０の上方に位置し、ＧａＮ、インジウム窒化物（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウム窒化物（ＡｌＧａＮ）、インジウムガリウム窒化物（ＩｎＧａＮ）、またはアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）を含み得る。他の例において、第１の活性層５２２は、窒化化合物または他のＩＩＩ−ＩＶ族元素を含有する異なる半導体材料を含み得る。一例において、第１の活性層５２２は、１〜１０マイクロメートルの厚さの範囲内であり得る。別の一例において、第１の活性層は、２〜６マイクロメートルの厚さの範囲内であり得る。格子不整合および／または熱膨張係数の差にともなう想定される問題を避けるために、１つまたは複数の追加的な層が、基材５２０と第１の活性層５２２との間に配置され得る。例えば、任意選択的な薄い核形成層は、基材５２０と第１の活性層５２２との間に形成され得る。
第２の活性層５２４は、第１の活性層５２２の上方に位置し、ＡｌＧａＮ、アルミニウムインジウム窒化物（ＡｌＩｎＮ）、ヒ化インジウム（ＩｎＡｓ）、ヒ化アルミニウム（ＡｌＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、またはインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）を含み得る。他の例において、第２の活性層５２４は、異なるＩＩＩ−ＩＶ族窒化物またはヒ素半導体材料を含み得る。一例において、第２の活性層５２４は、１０〜４０ナノメートル（ｎｍ）の厚さの範囲にあり得る。例示的なＡｌＧａＮの第２の活性層５２４の場合、第２の活性層５２４は、窒化ガリウムに対して１５〜３０％のアルミニウムとし得る。さらに、第２の活性層５２４の材料は、不定比化合物であり得る。このような材料において、元素の比は通常の整数により簡単に表されない。例えば、第２の活性層５２４は、ＡｌＸＧａ１−ＸＮなどのＩＩＩ−ＩＶ族窒化物半導体材料の不定比化合物であり得、式中０＜Ｘ＜１である。
さらに図５には、２つの層間のバンドギャップ差、自然分極および／または圧電分極の不連続性、または第１の活性層５２２および／または第２の活性層５２４の意図的なドーピングに起因して第１の活性層５２２と第２の活性層５２４との間に形成された電荷層５２６が示される。第１の活性層５２２と第２の活性層５２４との間におけるバンドギャップ差によりもたらされる量子井戸に捕獲された電子は、２つの横の次元において自由に動くが第３の（縦の）次元に強く閉じ込められるので、電荷層５２６は、二次元電子気体（２ＤＥＧ）層とも呼ばれる横方向導電チャネルを規定する。
オーミック接点５４０および５３８は、第２の活性層５２４上に位置して示される。一実施形態において、オーミック接点５４０および５２８は、それぞれ、図１Ａに示すトランジスタ１０２のソース接点およびドレイン接点である。さらに図５には、第２の活性層５２４に重なって位置するゲート誘電体層５２８が示される。ゲート誘電体層５２８は、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ、Ｓｉ３Ｎ４）、アルミニウム窒化ケイ素（ＡｌＳｉＮ）、窒化炭素（ＣＮ）、窒化ホウ素（ＢＮ）または他の適切なゲート誘電体材料などの、ゲート絶縁体を形成するのに適した様々な材料を含み得る。別の一例において、ゲート誘電体層５２８は、第２の活性層５２４とともに原子配列を保ち得る窒化物ベースの材料であり得る。図５は、単一のゲート誘電体層を示すが、複数のゲート誘電体層も使用され得ることが理解されなければならない。
図５では、ゲート接点５１６がゲート誘電体層５２８上に位置して示され、これは一例において絶縁された接点である。示される例において、ゲート接点５１６は、図１Ａに示すトランジスタ１０２のゲート端子として機能する。ゲート接点５１６は、ゲートアレイのフィンガー部材のうちの１つである。複合パッシベーション層５３０は、接点５１６、５３８、５４０およびゲート誘電体層５２８の各々の上方に位置し、接点５１６、５３８、５４０およびゲート誘電体層５２８の各々をカバーする。一例において、複合パッシベーション層５３０は、半導体デバイス５００を構成する複数の誘電体層、パッシベーション層、フィールドプレート材料、および金属層を含み得る。このような層の例は、接点５１６、５４０、および５３８のためのゲート、ソース、ドレインフィールドプレート、または追加的なパッシベーション層を含む。これらの層のうちのいくつかは、電界分布のために使用され得る。
動作時、半導体デバイス５００はトランジスタとして構成され、電荷層５２６内の電荷がオーミック接点５４０と５３８との間において横方向に電流として流れる。この電流は、外部に結合された回路にさらに流れ得る。電荷の流れ、および従って電流は、外部回路からゲート接点５１６に印加される電圧により制御され得る。
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。前述の詳細な説明を考慮して、本発明の例に対してこれらの変更が適用され得る。後述の請求項で使用される用語は、本発明を明細書と請求項とに開示される特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されなければならず、確立された請求項の解釈の原則に従って解釈されなければならない。従って、本明細書および図は、限定するものではなく例示的なものとみなされる。
［付記項１］
第１の活性層と、
前記第１の活性層上に位置する第２の活性層であって、
電荷層が、前記第１の活性層と前記第２の活性層との間に位置する、
前記第２の活性層と、
前記第１の活性層の第１の部分と前記第２の活性層の第１の部分とを含む第１の活性エリアを含むパワートランジスタであって、
動作時に、電流が、前記電荷層の第１の部分を通って流れる、
前記パワートランジスタと、
前記パワートランジスタの前記第１の活性エリアの上方において横方向に延びるゲートアレイであって、
前記ゲートアレイが、前記パワートランジスタのゲートとして機能する、
前記ゲートアレイと、
前記第１の活性層の第２の部分と前記第２の活性層の第２の部分と前記電荷層の第２の部分とを含む第２の活性エリアを含むゲート抵抗器であって、
前記第２の活性エリアが、前記第１の活性エリアから電気的に絶縁された、
前記ゲート抵抗器と、
前記ゲート抵抗器の第１の横方向端部および第２の横方向端部にそれぞれ位置する第１の接点および第２の接点であって、
前記第１の接点および前記第２の接点が、前記第２の活性層の前記第２の部分に電気的に接続され、
前記第２の接点がさらに、前記ゲートアレイに電気的に接続された、
前記第１の接点および前記第２の接点と、
前記第１の接点に電気的に接続されたゲートバスと、
を備える、ヘテロ構造半導体デバイス。
［付記項２］
前記ゲート抵抗器が、前記第２の活性エリアの長さと幅とにより規定された抵抗値をもち、
前記長さが、第１の横方向に延び、
前記幅が、前記第１の横方向に実質的に直交する第２の横方向に延びた、
付記項１に記載の前記ヘテロ構造半導体デバイス。
［付記項３］
前記第２の活性エリアの前記長さが、前記第１の接点と前記第２の接点との間における前記第１の横方向の距離を実質的に含む、
付記項２に記載のヘテロ構造半導体デバイス。
［付記項４］
前記ゲートアレイが、ゲート誘電体層により前記第２の活性層の前記第１の部分から絶縁される、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項５］
前記ゲートアレイが、複数のフィンガーを備え、
前記複数のフィンガーの各々が、前記第１の活性エリアの上方において前記第１の横方向に延びた、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項６］
前記抵抗値が、前記パワートランジスタに流れる前記電流の振動を実質的に減衰するように決定された、
付記項２に記載のヘテロ構造半導体デバイス。
［付記項７］
前記第１の活性層が、窒化物ベースの半導体材料を含む、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項８］
前記第１の活性層が、窒化ガリウム（ＧａＮ）、インジウム窒化物（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウム窒化物（ＡｌＧａＮ）、インジウムガリウム窒化物（ＩｎＧａＮ）、またはアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）からなる群から選択される、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項９］
前記ゲートアレイが、前記第２の横方向に延びた接続部を含み、
前記複数のフィンガーが、前記接続部を介して互いに接続された、
付記項５に記載のヘテロ構造半導体デバイス。
［付記項１０］
前記接続部が、前記ゲート抵抗器の前記幅に実質的に等しい前記第２の横方向における幅をもつ、
付記項９に記載のヘテロ構造半導体デバイス。
［付記項１１］
前記第１の活性層が、１〜１０マイクロメートルの厚さの範囲の縦方向における厚さをもつ、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項１２］
前記第２の活性層が、１０〜４０ナノメートル（ｎｍ）の厚さの範囲内の縦方向における厚さをもつ、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項１３］
前記第１の活性層と前記第２の活性層とが、前記第１の活性エリアから前記第２の活性エリアを電気的に絶縁する空所を規定する、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項１４］
前記第１の活性エリアから前記第２の活性エリアを電気的に絶縁する注入領域をさらに備える、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項１５］
前記第２の活性エリアの上方に位置する抵抗器制御端子をさらに備え、
前記抵抗器制御端子に印加された信号が、前記ゲート抵抗器の抵抗値を制御する、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項１６］
前記抵抗器制御端子が、ゲート誘電体層上に位置する追加的な金属接点を備える、
付記項１に記載のヘテロ構造半導体デバイス。
［付記項１７］
ヘテロ構造半導体デバイスを製造する方法であって、
基材上に第１の活性層を形成することと、
前記第１の活性層上に第２の活性層を形成することであって、
電荷層が前記第１の活性層と前記第２の活性層との間に形成されるように、前記第１の活性層と前記第２の活性層とが異なるバンドギャップをもつ、
前記第２の活性層を形成することと、
第１の活性エリアと第２の活性エリアとを規定することであって、
前記第１の活性エリアが、前記第１の活性層の第１の部分と前記第２の活性層の第１の部分と前記電荷層の第１の部分とを含み、
前記第２の活性エリアが、前記第１の活性層の第２の部分と前記第２の活性層の第２の部分と前記電荷層の第２の部分とを含み、
前記第２の活性エリアが、前記第１の活性エリアから電気的に絶縁され、
前記第１の活性エリアが、パワートランジスタを備え、
前記第２の活性エリアが、前記ヘテロ構造半導体デバイスの集積ゲート抵抗器を備える、
前記第１の活性エリアと前記第２の活性エリアとを規定することと、
前記第２の活性層の前記第２の部分に直接的に第１の接点と第２の接点とを形成することであって、
前記第１の接点と前記第２の接点とが、ある距離により横方向に分離され、
前記第１の接点および前記第２の接点が、それぞれ、前記集積ゲート抵抗器の第１の端子および第２の端子を備える、
前記第１の接点と前記第２の接点とを形成することと、
前記パワートランジスタの前記第１の活性エリアの上方において横方向に延びたゲートのアレイを形成することであって、
前記ゲートのアレイが、前記第２の接点に電気的に接続され、前記パワートランジスタのゲートとして機能する、
前記ゲートのアレイを形成することと、
を含む、ヘテロ構造半導体デバイスを製造する方法。
［付記項１８］
前記ゲートのアレイを形成することが、
前記第２の活性層の前記第１の部分と前記第２の部分との上方に延びたゲート誘電体層を形成することと、
前記ゲート誘電体層の上方に金属層を形成することと、
前記金属層をパターン形成して前記ゲートのアレイを規定することと、
を含む、
付記項１７に記載の方法。
［付記項１９］
前記金属層をパターン形成することが、第１のオーミック接点に電気的に接続されたゲートバスをさらに規定する、
付記項１８に記載の方法。
［付記項２０］
前記第１の活性エリアと前記第２の活性エリアを規定することが、前記第１の活性エリアと前記第２の活性エリアとの間において前記第１の活性層と前記第２の活性層とに空所をエッチングすることを含む、
付記項１７に記載の方法。
［付記項２１］
前記第１の活性エリアと前記第２の活性エリアを規定することが、前記第１の活性エリアと前記第２の活性エリアとの間における半導体材料の領域にイオンを注入することを含む、
付記項１７に記載の方法。

Claims (21)

  1. 第１の活性層と、
    前記第１の活性層上に位置する第２の活性層であって、
    電荷層が、前記第１の活性層と前記第２の活性層との間に位置する、
    前記第２の活性層と、
    前記第１の活性層の第１の部分と前記第２の活性層の第１の部分とを含む第１の活性エリアを含むパワートランジスタであって、
    動作時に、電流が、前記電荷層の第１の部分を通って流れる、
    前記パワートランジスタと、
    前記パワートランジスタの前記第１の活性エリアの上方において横方向に延びるゲートアレイであって、
    前記ゲートアレイが、前記パワートランジスタのゲートとして機能する、
    前記ゲートアレイと、
    前記第１の活性層の第２の部分と前記第２の活性層の第２の部分と前記電荷層の第２の部分とを含む第２の活性エリアを含むゲート抵抗器であって、
    前記第２の活性エリアが、前記第１の活性エリアから電気的に絶縁された、
    前記ゲート抵抗器と、
    前記ゲート抵抗器の第１の横方向端部および第２の横方向端部にそれぞれ位置する第１のビアオーミック接点および第２のビアオーミック接点であって、
    前記第１のビアオーミック接点および前記第２のビアオーミック接点が、前記第２の活性層の前記第２の部分に電気的に接続され、
    前記第２のビアオーミック接点がさらに、前記ゲートアレイの重なっている部分に電気的に接続された、
    前記第１のビアオーミック接点および前記第２のビアオーミック接点と、
    前記パワートランジスタのゲート端子と前記第１のビアオーミック接点とに電気的に接続されたゲートバスであって、
    前記ゲートバスの一部が前記ゲート抵抗器の一部に重なっている、
    前記ゲートバスと、
    を備え、
    前記ゲート抵抗器が、前記ゲート端子と前記パワートランジスタのゲートとの間に接続されている、
    ヘテロ構造半導体デバイス。
  2. 前記ゲート抵抗器が、前記第２の活性エリアの長さと幅とにより規定された抵抗値をもち、
    前記長さが、第１の横方向に延び、
    前記幅が、前記第１の横方向に実質的に直交する第２の横方向に延びた、
    請求項１に記載のヘテロ構造半導体デバイス。
  3. 前記第２の活性エリアの前記長さが、前記第１のビアオーミック接点と前記第２のビアオーミック接点との間における前記第１の横方向の距離を実質的に含む、
    請求項２に記載のヘテロ構造半導体デバイス。
  4. 前記ゲートアレイが、ゲート誘電体層により前記第２の活性層の前記第１の部分から絶縁される、
    請求項１に記載のヘテロ構造半導体デバイス。
  5. 前記ゲートアレイが、複数のフィンガーを備え、
    前記複数のフィンガーの各々が、前記第１の活性エリアの上方において第１の横方向に延びた、
    請求項１に記載のヘテロ構造半導体デバイス。
  6. 前記抵抗値が、前記パワートランジスタに流れる前記電流の振動を実質的に減衰するように決定された、
    請求項２に記載のヘテロ構造半導体デバイス。
  7. 前記第１の活性層が、窒化物ベースの半導体材料を含む、
    請求項１に記載のヘテロ構造半導体デバイス。
  8. 前記第１の活性層が、窒化ガリウム（ＧａＮ）、インジウム窒化物（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウム窒化物（ＡｌＧａＮ）、インジウムガリウム窒化物（ＩｎＧａＮ）、またはアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）からなる群から選択される、
    請求項１に記載のヘテロ構造半導体デバイス。
  9. 前記ゲートアレイが、前記第１の横方向に実質的に直交する第２の横方向に延びた接続部を含み、
    前記複数のフィンガーが、前記接続部を介して互いに接続された、
    請求項５に記載のヘテロ構造半導体デバイス。
  10. 前記接続部が、前記ゲート抵抗器の幅に実質的に等しい前記第２の横方向における幅をもつ、
    請求項９に記載のヘテロ構造半導体デバイス。
  11. 前記第１の活性層が、１〜１０マイクロメートルの厚さの範囲の縦方向における厚さをもつ、
    請求項１に記載のヘテロ構造半導体デバイス。
  12. 前記第２の活性層が、１０〜４０ナノメートル（ｎｍ）の厚さの範囲内の縦方向における厚さをもつ、
    請求項１に記載のヘテロ構造半導体デバイス。
  13. 前記第１の活性層と前記第２の活性層とが、前記第１の活性エリアから前記第２の活性エリアを電気的に絶縁する空所を規定する、
    請求項１に記載のヘテロ構造半導体デバイス。
  14. 前記第１の活性エリアから前記第２の活性エリアを電気的に絶縁する注入領域をさらに備える、
    請求項１に記載のヘテロ構造半導体デバイス。
  15. 前記第２の活性エリアの上方に位置する抵抗器制御端子をさらに備え、
    前記抵抗器制御端子に印加された信号が、前記ゲート抵抗器の抵抗値を制御する、
    請求項１に記載のヘテロ構造半導体デバイス。
  16. 前記抵抗器制御端子が、ゲート誘電体層上に位置する追加的な金属接点を備える、
    請求項１５に記載のヘテロ構造半導体デバイス。
  17. ヘテロ構造半導体デバイスを製造する方法であって、
    基材上に第１の活性層を形成することと、
    前記第１の活性層上に第２の活性層を形成することであって、
    電荷層が前記第１の活性層と前記第２の活性層との間に形成されるように、前記第１の活性層と前記第２の活性層とが異なるバンドギャップをもつ、
    前記第２の活性層を形成することと、
    第１の活性エリアと第２の活性エリアとを規定することであって、
    前記第１の活性エリアが、前記第１の活性層の第１の部分と前記第２の活性層の第１の部分と前記電荷層の第１の部分とを含み、
    前記第２の活性エリアが、前記第１の活性層の第２の部分と前記第２の活性層の第２の部分と前記電荷層の第２の部分とを含み、
    前記第２の活性エリアが、前記第１の活性エリアから電気的に絶縁され、
    前記第１の活性エリアが、パワートランジスタの一部であり、
    前記第２の活性エリアが、前記ヘテロ構造半導体デバイスの集積ゲート抵抗器の一部である、
    前記第１の活性エリアと前記第２の活性エリアとを規定することと、
    前記第２の活性層の前記第２の部分に直接的に第１のビアオーミック接点と第２のビアオーミック接点とを形成することであって、
    前記第１のビアオーミック接点と前記第２のビアオーミック接点とが、ある距離により横方向に分離され、
    前記第１のビアオーミック接点および前記第２のビアオーミック接点が、それぞれ、前記集積ゲート抵抗器の第１の端子および第２の端子を備える、
    前記第１のビアオーミック接点と前記第２のビアオーミック接点とを形成することと、
    前記パワートランジスタの前記第１の活性エリアと前記集積ゲート抵抗器の前記第２の活性エリアの一部との上方において横方向に延びたゲートのアレイを形成することであって、
    前記ゲートのアレイが、前記第２のビアオーミック接点に電気的に接続され、前記パワートランジスタのゲートとして機能する、
    前記ゲートのアレイを形成することと、
    を含む、ヘテロ構造半導体デバイスを製造する方法。
  18. 前記ゲートのアレイを形成することが、
    前記第２の活性層の前記第１の部分と前記第２の部分との上方に延びたゲート誘電体層を形成することと、
    前記ゲート誘電体層の上方に金属層を形成することと、
    前記金属層をパターン形成して前記ゲートのアレイを規定することと、
    を含む、
    請求項１７に記載の方法。
  19. 前記金属層をパターン形成することが、第１のオーミック接点に電気的に接続されたゲートバスをさらに規定する、
    請求項１８に記載の方法。
  20. 前記第１の活性エリアと前記第２の活性エリアを規定することが、前記第１の活性エリアと前記第２の活性エリアとの間において前記第１の活性層と前記第２の活性層とに空所をエッチングすることを含む、
    請求項１７に記載の方法。
  21. 前記第１の活性エリアと前記第２の活性エリアを規定することが、前記第１の活性エリアと前記第２の活性エリアとの間における半導体材料の領域にイオンを注入することを含む、
    請求項１７に記載の方法。
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