TW201926693A - 用於異質結器件的柵極堆疊體 - Google Patents

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Abstract

本公開提供一種異質結半導體器件，包括第一有源層和設置在第一有源層上的第二有源層。在第一有源層和第二有源層之間形成有二維電子氣層。在第二有源層上設置有夾層柵極電介質層結構。在夾層柵極電介質層結構上方設置有鈍化層。柵極延伸穿過鈍化層到夾層柵極電介質層結構。第一歐姆接觸和第二歐姆接觸與第二有源層電連接。第一歐姆接觸和第二歐姆接觸在橫向上間隔開，其中柵極設置在第一歐姆接觸和第二歐姆接觸之間。

Description

用於異質結器件的柵極堆疊體
本發明整體上涉及高壓場效應電晶體（FET）；更具體地，涉及高電子遷移率電晶體（HEMT）和異質結場效應電晶體（HFET），並且涉及製造這種功率電晶體器件的方法。
一種類型的高壓FET是異質結FET（HFET），也被稱為高電子遷移率電晶體（HEMT）。基於氮化鎵（GaN）的HFET和基於寬頻隙III族氮化物的其他直接過渡半導體材料諸如碳化矽由於它們的物理性質而被用於某些電子器件中。例如，由於由GaN基材料和器件結構提供的高電子遷移率、高擊穿電壓和高飽和電子速度特性，GaN和AlGaN/GaN電晶體通常用於高速開關和高功率應用（例如功率開關和功率轉換器）。由於HFET的物理性質，HFET可以比在相同電壓下傳導相同電流的其他半導體開關大體上更快地改變狀態，並且寬頻隙可以提高HFET在升高的溫度下的性能。
GaN基HFET器件通常包括在薄柵極電介質（例如氧化物）材料上形成的柵極構件。過去，柵極氧化物和下面的GaN層之間的介面狀態在GaN基HFET的穩定性和電可靠性方面發揮了作用。提高柵極穩定性可以實現更高的電壓運行（例如，600V）。典型的HFET柵極結構包括不具有柵極氧化物或單個薄柵極氧化層的肖特基柵極。這些結構經受通常在20V至40V的範圍內的低臨界電壓。臨界電壓VCRIT被定義為柵極-源極電壓VGS，在該電壓下，柵極漏電流存在相對急劇的上升。
本公開提供一種異質結半導體器件，包括：第一有源層；設置在所述第一有源層上的第二有源層，在所述第一有源層和所述第二有源層之間形成有二維電子氣層；設置在所述第二有源層上的夾層柵極電介質層結構；設置在所述夾層柵極電介質層結構上的鈍化層；延伸穿過所述鈍化層到達所述夾層柵極電介質層結構的頂部的柵極；與所述第二有源層電連接的第一歐姆接觸和第二歐姆接觸，所述第一歐姆接觸和第二歐姆接觸在橫向上間隔開，所述柵極設置在所述第一歐姆接觸和第二歐姆接觸之間。
本公開提供一種製造異質結半導體器件的方法，包括：在基板上形成第一有源層；在所述第一有源層上形成第二有源層，所述第一有源層和所述第二有源層具有不同的帶隙使得在所述第一有源層和第二有源層之間形成有二維電子氣層；在所述第二有源層上形成第一柵極電介質層，所述第一柵極電介質層具有第一厚度；在所述第一柵極電介質層上形成第二柵極電介質層，所述第二柵極電介質層具有大於所述第一厚度的第二厚度；在所述第二柵極電介質層上形成第三柵極電介質層，所述第三柵極電介質層具有小於所述第二厚度且大於所述第一厚度的第三厚度；形成各自豎向地延伸穿過所述第三柵極電介質層、所述第二柵極電介質層和所述第一柵極電介質層的第一歐姆接觸和第二歐姆接觸，所述第一歐姆接觸和所述第二歐姆接觸在橫向上間隔開並與所述第二有源層電連接；以及在所述第一歐姆接觸和所述第二歐姆接觸之間的橫向位置處形成接觸所述第三柵極電介質層的柵極。
本文描述了具有多個柵極電介質層的異質結晶體管的實施例。為了提供對本發明的透徹理解，在下面的描述中闡述了許多具體細節。然而，對於本領域的普通技術人員來說明顯的是，實施本發明不一定需要採用所述的具體細節。在其他實例中，為了避免使本發明含糊不清，沒有詳細描述公知的材料或方法。
在整個說明書中，參照“一個實施方案”、“實施方案”、“一個實施例”或“實施例”是指結合該實施方案或實施例描述的特定特徵、結構或特性包括在本發明的至少一個實施方案中。因此，貫穿本說明書各處出現的措辭“在一個實施方案中”、“在實施方案中”、“一個實施例”或“實施例”並不一定都指的是相同的實施方案或實施例。此外，在一個或多個實施方案或實施例中，特定特徵、結構或特性可以組合成任何合適的組合和/或子組合。特定特徵、結構或特性可以包括在積體電路、電子電路、組合邏輯電路或提供所描述的功能的其他合適的部件中。另外，要理解，這裡提供的附圖是為了向本領域普通技術人員解釋的目的，並且附圖不一定按比例繪製。
如本文所使用的，HFET器件的“臨界電壓”或“臨界柵極電壓”被定義為柵極至源極電壓，在該電壓下，柵極漏電流存在相對急劇的上升。熱穩定性與器件的柵極漏電流隨溫度增加多少有關。
如上所述，典型的HFET柵極結構包括不具有柵極氧化物或單個薄柵極氧化層的肖特基柵極。這些結構經受通常在20V至40V的範圍內的低臨界電壓。該臨界電壓VCRIT被定義為柵極至源極電壓VGS，在該電壓下，柵極漏電流存在相對急劇的上升。為了實現較高的可靠性和高的柵極氧化物完整性，該臨界電壓需要從目前的20V至40V的範圍起增加。此外，當具有單個薄柵極氧化層的器件在高溫（諸如120攝氏度）下運行時，該器件的柵極漏電流可能比在室溫下的漏電流增大兩倍或三倍。
柵極電介質的性質還影響HEFT的其他參數和特性。例如，柵極電介質層的厚度加上下面的阻擋層的厚度部分地確定了高壓HFET的柵極閾值電壓。鑒於較厚的柵極電介質使柵極漏電流隨著溫度的增加或所施加的柵極電壓的增加而減小，柵極電介質的厚度對閾值電壓有貢獻。照此，在熱穩定性及電壓穩定性與為HFET器件提供恒定閾值電壓的能力之間存在折衷。
根據本發明的實施方案，公開了一種包括夾層柵極電介質結構的氮化鎵基HFET器件及其製造方法。在一個實施方案中，HFET器件具有第一有源層和第二有源層，其中在第一有源層和第二有源層之間形成有二維電子氣層。在第二有源層上設置有夾層柵極電介質結構，並且該夾層柵極電介質結構包括第一、第二和第三柵極電介質層。第一柵極電介質層設置在第二有源層上。第一柵極電介質層可以使用氮化物基化合物，諸如氮化矽（SiN）、氮化碳（CN）、氮化硼（BN）或者氮化鋁（AlN）。第二柵極電介質層設置在第一柵極電介質層上，並且第二柵極介電層可以使用SiN、CN、BN或者AlN。第三柵極電介質層設置在第二柵極電介質層上。在一個實施例中，第三柵極電介質層可以使用氧化鋁（Al2O3）。柵極設置在第三柵極電介質層上並延伸到夾層柵極電介質結構的頂部。器件的歐姆接觸（源極和漏極）延伸穿過夾層柵極電介質結構以接觸第二有源層。
在不同實施方案中的該夾層柵極電介質結構都可能導致高臨界電壓操作（如，＞80V）。此外，利用夾層柵極電介質結構的器件可能具有改良的熱穩定性。當器件在最高達200攝氏度的溫度下運行時，器件的漏電流可能會基本不變化。除了產生更穩定和更堅固的柵極電介質結構之外，其他益處還可以包括更低的柵極漏電流和更一致的柵極閾值電壓。夾層柵極電介質結構還可以允許HFET器件在使柵極漏電流最小化的同時保持恒定的閾值電壓。
在下面的描述中，示例HFET用於解釋的目的。然而，應理解，本發明的實施方案可以應用於其他類型的FET，諸如金屬氧化物半導體FET（MOSFET）器件或金屬絕緣體半導體FET（MISFET）器件。
第1圖示出了半導體器件100（如，氮化鎵 HFET）的截面側視圖，該半導體器件包括第一有源層102、第二有源層106、第一柵極電介質108、第二柵極電介質110、第三柵極電介質112、鈍化層114、歐姆接觸118和120以及柵極116。在第1圖中還示出了電荷層104，該電荷層由於第一有源層102和第二有源層106之間的帶隙差而可以形成在該兩層之間。電荷層104限定橫向導電通道，該橫向導電通道有時被稱為二維電子氣（2DEG）層104，這是因為由於第一有源層102和第二有源層106之間的帶隙差而被捕獲在電子阱中的電子能夠在二個維度上自由地移動，但是在第三維度上被嚴格地限制。此外，第一有源層102有時被稱為通道層或緩衝層，而第二有源層106有時被稱為阻擋層或施體層。
第二有源層106設置在第一有源層102上。夾層柵極電介質結構113設置在第二有源層上，並且包括第一柵極電介質層108、第二柵極電介質層110和第三柵極電介質層112。第一柵極電介質層108設置在第二有源層106上。第二柵極電介質層110設置在第一柵極電介質層108上。第三柵極電介質層112設置在第二柵極電介質層110上。鈍化層114設置在夾層柵極電介質結構113上。如所示出的，鈍化層114設置在第三柵極電介質層112上。柵極116豎直向下延伸穿過鈍化層114到達第三柵極電介質層112。相應的源極和漏極歐姆接觸118和120被示出為豎直向下延伸穿過鈍化層114、第三柵極電介質層112、第二柵極電介質層110和第一柵極電介質層108以與第二有源層106電連接。換言之，歐姆接觸118和120延伸到夾層柵極電介質結構113的底部。如所示出的，源極歐姆接觸118和漏極歐姆接觸120在橫向上間隔開，其中柵極116沉積在源極歐姆接觸118和漏極歐姆接觸120之間。
要理解，第一有源層102通常設置在基板（未示出）上，該基板由多種不同材料諸如藍寶石（Al2O3）、矽（Si）、氮化鎵或碳化矽（SiC）中的任何一種形成。在一個實施方案中，第一有源層102包括外延氮化鎵層。為了避免可能出現的晶格失配和/或熱膨脹係數差異的問題，可以在基板和第一有源層102之間設置一個或多個附加層。例如，可以在基板和第一有源層102之間形成可選的薄成核層。在其他實施例中，第一有源層102可以包括含有其他III族元素的氮化物化合物的不同半導體材料。第一有源層102可以生長或沉積在基板上。
在第1圖的實施例中，第二有源層106包括氮化鋁鎵（AlGaN）。在其他實施例中，第二有源層106可以使用不同的III族氮化物半導體材料諸如氮化鋁銦（AlInN）和氮化鋁銦鎵（AlInGaN）。在其他實施方案中，第二有源層106的材料可以是非化學計量化合物。在這樣的材料中，元素的比通常不用普通的整數來表示。例如，第二有源層106可以是III族氮化物半導體材料諸如AlXGa1-XN的非化學計量化合物，其中0＜X＜1。第二有源層106可以生長或沉積在第一有源層102上。
在一個實施方案中，第一柵極電介質層108包括氮化矽（SiN）。在其他實施方案中，第一柵極電介質層108可以包括Si3N4。在其他實施例中，第一柵極電介質層108可以使用不同的氮化物基化合物諸如氮化碳（CN）、氮化硼（BN）或者氮化鋁（AlN）。第一柵極電介質層108可以是可以保存與第二有源層106的原子排列的氮化物基材料。此外，第一柵極電介質層108可以是絕緣的並且具有至少3電子伏特（eV）的帶隙。在一個實施例中，第一柵極電介質層108的厚度可以基本上在1納米至5納米（nm）厚之間。第一柵極電介質層108可以分別與第一有源層102和第二有源層106在原位（in-situ）沉積。可以使用金屬有機化學氣相沉積（MOCVD）來沉積第一柵極電介質層108。在另一實施方案中，第一柵極電介質層108可以通過原子層沉積（ALD）與第一有源層102和第二有源層106在異位（ex-situ，非原位）沉積。
如所示出的，第二柵極電介質層110設置在第一柵極電介質層108上。在一個實施例中，第二柵極電介質層110包括氮化矽（SiN）。在其他實施方案中，第二柵極電介質層110可以包括Si3N4。第二柵極電介質層110可以使用不同的氮化物基化合物諸如氮化碳（CN）、氮化硼（BN）或氮化鋁（AlN）。第二柵極電介質層110具有在大約20nm至60nm厚的範圍內的厚度。在一個實施方案中，第二柵極電介質層110比第一柵極電介質層108厚。此外，用於第二柵極電介質層110和第一柵極電介質層108的材料可以相同。第一柵極電介質層108和第二柵極電介質層110的厚度的總和可以在30nm至60nm的範圍內。第二柵極電介質層110可以通過處理諸如MOCVD與第一有源層102和第二有源層106以及第一柵極電介質層108在原位沉積。在另一實施例中，第二柵極電介質層110可以通過處理諸如ALD與第一有源層102和第二有源層106以及第一柵極電介質層108異位沉積。
第三柵極電介質層112設置在第二柵極電介質層110上。在一個實施例中，第三柵極電介質層112包括氧化鋁（Al2O3）。在另外的實施例中，第三柵極電介質層112可以使用其他氧化物材料諸如ZrO、HfO、SiO2和GdO。第三柵極電介質層112可以具有在10nm至20nm的範圍內的厚度。在一個實施方案中，第二柵極介質層110比第一柵極電介質層108和第三柵極電介質層112厚。在一個實施例中，使用ALD將第三柵極電介質層112與第一有源層102和第二有源層106異位沉積。
上述柵極電介質結構可以被稱為夾層柵極電介質結構，因為第二柵極電介質層110夾在第一柵極電介質層108和第三柵極電介質層110之間。如稍後將描述的，這種類型的夾層結構可以增加器件100的總體穩定性，並且可以大大減小漏電流。在其他實施例中，第一柵極電介質層108和第三柵極電介質層112之間可以存在多個夾層。
鈍化層114設置在第三柵極電介質層112上並在橫向上包圍歐姆接觸118、120和柵極116。在一個實施方案中，鈍化層114可以包括電介質材料諸如氮化矽（SiN）。鈍化層114可以包括多個材料層。鈍化層114通過將器件100的表面與環境的電氣污染物和化學污染物隔離來提供器件的電氣特性的穩定性。可以通過化學氣相沉積諸如低壓化學氣相沉積（LPCVD）或等離子體增強化學氣相沉積（PECVD）來沉積鈍化層114。
第一柵極電介質層108、第二柵極電介質層110和第三柵極電介質層112的夾層柵極電介質結構分別將柵極116與第二有源層106隔開。如所示出的，柵極116被設置為穿過鈍化層114與第三柵極電介質層112接觸。在一個實施方案中，柵極116包括鈦/氮化鈦/鋁銅堆疊體。在另一實施方案中，柵極116包括鈦金（TiAu）合金或鉬金MoAu合金。在其他實施例中，柵極116可以包括柵極電極和柵極場板。在運行中，柵極116控制歐姆源極接觸118和歐姆漏極接觸120之間的正向傳導路徑。在示例製造處理中，可以通過在鈍化層114中蝕刻出開口、接著進行柵極金屬沉積來形成柵極116。在第1圖的實施例中，柵極116的在鈍化層114上方並朝向歐姆漏極接觸120橫向延伸的部分用作柵極場板，該部分用於減輕邊緣（最靠近歐姆接觸120）處的電場強度。
歐姆接觸118和120被設置成穿過鈍化層114、第三柵極電介質層112、第二柵極電介質層110和第一柵極電介質層108，以接觸第二有源層106。歐姆接觸118是源極接觸的一個示例，而歐姆接觸120是漏極接觸的一個示例。在一個實施方案中，可以通過在鈍化層114、第三柵極電介質層112、第二柵極電介質層110和第一柵極電介質層108中蝕刻出開口、接著進行金屬沉積和退火步驟來形成歐姆接觸118和120。
如所示出的，第1圖示出了在製造過程中剛形成分別構成氮化鎵 HFET器件100的源極電極和漏極電極的歐姆金屬接觸118和120之後的器件結構。第1圖示出了直接形成在第二有源層106上的歐姆金屬接觸118和120。在其他實施方案中，歐姆金屬接觸118和113可以形成在豎直向下延伸進入第二有源層106中的凹部中。在其他實施方案中，歐姆金屬接觸118和120可形成在豎直向下延伸穿過第二有源層106的凹部中，以接觸第一有源層102。
當HFET器件100被構造成用作電源開關時，柵極116和歐姆接觸118和120通常通過端子耦接以形成與外部電路的電連接。在運行中，2DEG層104中的電荷在歐姆接觸118和120之間橫向流動，以形成外部電路中的電流。電荷流動，並且因此電流可以通過來自電連接在柵極116和歐姆接觸118之間的外部電路的電壓來控制。
如在本公開內容中所使用的，電連接是歐姆連接。歐姆連接是其中電壓和電流之間的關係對於電流的兩個方向而言基本上都是線性和對稱的連接。例如，僅通過金屬接觸的兩個金屬圖案是電連接的。相比之下，在HFET器件100中，歐姆接觸118和120（如所示出的）彼此沒有電連接，因為這兩個接觸之間的任何連接都是通過半導體材料中的通道的，該傳導路徑由柵極116控制。類似地，由於第一柵極電介質層108、第二柵極電介質層110和第三柵極電介質層 112使柵極116與下面的有源層絕緣，因此柵極116未與第二有源層106電連接。
在上述實施方案中，第一（108）、第二（110）和第三（112）柵極電介質層的厚度使得在HFET器件100的正常運行期間，柵極漏電流隨著溫度保持基本恒定。換句話說，當HFET器件100在120℃下運行時，該器件的柵極漏電流可能不會具有任何實質性的變化。另外，本發明的各種實施方案可以在高達200°C下運行，而不會顯著改變柵極漏電流。
此外，本文描述的夾層柵極電介質層結構可以提高HFET器件的電壓穩定性。例如，將HFET器件100的臨界電壓顯著增加至約100V至170V的範圍。
第2圖是示出了用於製造半導體器件諸如第1圖所示的HFET器件100的示例工藝流程的圖200。在所示的實施例中，在第一和第二有源層二者已經沉積或生長在基板上之後開始該工藝。從框202開始，第一柵極電介質層在原位生長。在一個實施方案中，使用在800ºC至1050ºC之間的溫度範圍內執行的MOCVD技術沉積第一柵極電介質層。第一柵極電介質層被形成至大約1nm至5nm的厚度，並且在晶片的表面上是連續的。在一個實施方案中，柵極電介質層的厚度約為4nm。在另一實施方案中，第一柵極電介質層與第一有源層和第二有源層在原位形成。例如，也可以使用用於形成第一有源層和第二有源層的同一機器（MOCVD）來形成第一柵極電介質層。第一柵極電介質層可以包括SiN。當沉積SiN第一柵極電介質層時，用於沉積的Si源可以是作為Si的源的矽烷或乙矽烷。在其他實施方案中，第一柵極電介質層可以與第一有源層和第二有源層異位沉積。
接下來，在框204處，在第一柵極電介質層頂上沉積第二柵極電介質層。在一個實施方案中，使用MOCVD將第二柵極電介質層與第一有源層和第二有源層以及第一柵極電介質層在原位沉積。第二柵極電介質層被形成至約20nm至60nm的厚度並且在晶片的表面上是連續的。第一柵極電介質層可以包括SiN。當沉積SiN第一柵極電介質層時，用於沉積的Si源可以是作為Si的源的矽烷或二矽烷。在另一實施方案中，第二柵極電介質層可以與第一柵極電介質層在異位沉積，並且可以使用等離子體增強的原子層沉積（PEALD）、電感耦合等離子體（ICP）、化學氣相沉積（CVD）或原子層沉積（ALD）來沉積第二柵極電介質層。當通過ALD沉積SiN第二柵極電介質層時，用於沉積的Si源可以是Si的氨基矽烷或有機金屬源。
在框205處，在300°C下使用PEALD在晶片表面上將第三柵極電介質層與第一柵極電介質層以及第一有源層和第二有源層在異位沉積。在一個實施方案中，使用具有Al(CH3)3前體和O2等離子體的ALD來沉積第三柵極電介質層。第三柵極電介質層被形成為10nm至20nm範圍內的厚度。
該工藝繼續到框206，其中在第三柵極電介質層上方沉積鈍化層。在一個實施方案中，可以使用PECVD來沉積鈍化層。鈍化層通常被形成至約100nm至150nm範圍內的厚度。如上所述，鈍化層可以包括氮化矽（SiN）或具有相似性質的其他材料。
在框208處，形成歐姆過孔。形成穿過鈍化層和夾層柵極電介質結構的歐姆源極接觸和歐姆漏極接觸。在一個實施例中，使用電感耦合等離子體（ICP）蝕刻來形成歐姆過孔。
在框210處，進行歐姆金屬化、蝕刻和退火。一旦形成穿過前述層的歐姆過孔，就沉積金屬或金屬合金來填充開口。在一個示例製造順序中，使用濺射技術或物理氣相沉積（PVD）來沉積用於歐姆接觸的金屬。示例歐姆接觸金屬可以包括鈦（Ti）層、鋁（Al）層、鈦（Ti）層和氮化鈦（TiN）層。然後使用RTA工具在約400°C至600°C的溫度範圍內對金屬歐姆接觸進行退火。在框212處，可以利用氮注入或氬注入來進行用於隔離器件的注入物隔離。
可以以與歐姆接觸類似的方式形成柵極。在框214處，可以通過蝕刻穿過鈍化層的開口以暴露第三柵極電介質層的方式形成柵極過孔。在一個實施方案中，可以進行ICP蝕刻。
在蝕刻工藝暴露第三柵極電介質層之後，在框216處，器件經歷高溫退火。例如，退火步驟可以在450°C 至650°C的溫度範圍內的爐中進行約5至20分鐘。也可以使用許多不同的工具諸如快速溫度退火（RTA）工具進行退火。
在框218處，進行柵極金屬或金屬合金沉積，以填充蝕刻出的開口。可以使用濺射技術或物理氣相沉積（PVD）來沉積金屬。示例柵極金屬可以包括鈦（Ti）層、氮化鈦（TiN）層、鋁銅（AlCu）層和氮化鈦（TiN）層。
半導體領域的普通技術人員將理解，可以進行其他的標準後製造或後期處理步驟，包括在晶片的表面上形成金屬（例如，圖案化的線或跡線）、晶片背面研磨（也稱為背磨或晶片薄化）、晶片分離和封裝。
第3圖是示出了各自具有第1圖的夾層柵極電介質結構的各種HFET器件的示例柵極漏電流對所施加的步進應力電壓的圖。如所示出的，x軸表示絕對柵極電壓304，而y軸是柵極-源極漏電流302。圖300還示出了臨界閾值水準306。臨界閾值306可以被定義成在柵極-源極漏電流302不再是可接受的並且器件被認為是擊穿的情況下的閾值。對於所示的實施例，臨界閾值306大致為5.00E-9A或5nA。另外，臨界電壓指的是特定器件的柵極-源極漏電流達到臨界閾值306時的柵極電壓。
如所示出的，圖300示出了第一器件308、第二器件310和第三器件312的性能。在測量柵極-源極漏電流302的同時，逐步增加各種器件中每一個的柵極電壓。對於第一器件308，臨界電壓約為-135V。對於第二器件310，臨界電壓約為-165V。對於第三器件312，臨界電壓約為-130V。所有三個器件308、310和312都實施具有第一、第二和第三柵極電介質層的夾層柵極電介質結構。如第3圖所示，器件308、310和312的臨界電壓的大小大於100V。未使用夾層柵極電介質結構的器件可能具有遠小於100V的臨界電壓大小。
以上描述的本發明的示出實施例，包括在摘要中描述的內容，不意在是窮盡性的或限於所公開的確切形式。雖然出於說明的目的，本文描述了本發明的具體實施方案和實施例，但是在不脫離本發明的更廣泛的精神和範圍的情況下，可以進行各種等同的修改。實際上，要理解，出於說明的目的提供了具體的示例電壓、厚度、材料類型等，但是根據本發明的教導也可以在其他實施方案和實施例中採用其他值。
100‧‧‧半導體器件
102‧‧‧第一有源層
104‧‧‧電荷層
106‧‧‧第二有源層
108‧‧‧第一柵極電介質層
110‧‧‧第二柵極電介質層
112‧‧‧第三柵極電介質層
113‧‧‧歐姆金屬接觸
114‧‧‧鈍化層
116‧‧‧柵極
118‧‧‧歐姆接觸/歐姆金屬接觸
120‧‧‧歐姆接觸
200‧‧‧圖
202、204、205、206、208、210、212、214、216、218‧‧‧框
300‧‧‧圖
302‧‧‧柵極-源極漏電流
304‧‧‧絕對柵極電壓
306‧‧‧臨界閾值
308‧‧‧第一器件
310‧‧‧第二器件
312‧‧‧第三器件
參考以下附圖描述本發明的非限制性和非窮盡性實施方案，其中，除另有說明外，貫穿各個視圖，相同的附圖標記表示相同的部分。
第1圖是具有夾層柵極電介質結構的示例半導體器件的截面側視圖。
第2圖是示出了用於製造具有夾層柵極電介質結構的半導體器件的示例工藝流程的圖。
第3圖是示出了夾層柵極電介質結構的示例柵極源極漏電流對施加的步進應力的圖。
在貫穿附圖的若干視圖中，對應的附圖標記指示對應的部件。技術人員將理解，圖中的元件是為了簡單和清楚而示出，並不一定按比例繪製。例如，為了幫助提升對本發明的各個實施方案的理解，附圖中一些元件的尺寸相對其他的元件可能被放大。另外，為了減少對本發明的各種實施方案的觀察的遮擋，通常未示出在商業上可行的實施方案中有用或必要的常見但熟知的元件。

Claims (26)

  1. 一種異質結半導體器件，包括： 　　一第一有源層； 　　設置在該第一有源層上的一第二有源層，在該第一有源層和該第二有源層之間形成有一二維電子氣層； 　　設置在該第二有源層上的一夾層柵極電介質層結構； 　　設置在該夾層柵極電介質層結構上的一鈍化層； 　　延伸穿過該鈍化層到達該夾層柵極電介質層結構的頂部的一柵極； 　　與該第二有源層電連接的一第一歐姆接觸和一第二歐姆接觸，該第一歐姆接觸和該第二歐姆接觸在橫向上間隔開，該柵極設置在該第一歐姆接觸和該第二歐姆接觸之間。
  2. 如請求項1所述的異質結半導體器件，其中，該夾層柵極電介質層結構包括： 　　設置在該第二有源層上的一第一柵極電介質層； 　　設置在該第一柵極電介質層上的一第二柵極電介質層；以及 　　設置在該第二柵極電介質層上的一第三柵極電介質層。
  3. 如請求項2所述的異質結半導體器件，其中，該第三柵極電介質層包括氧化鋁（Al2O3）。
  4. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層具有一第一厚度；該第二柵極電介質層具有一第二厚度，該第三柵極電介質層具有一第三厚度，並且該第二厚度大於該第一厚度和該第三厚度。
  5. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層包括氮化物基化合物。
  6. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層包括氮化矽（SiN）。
  7. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層包括氮化碳（CN）。
  8. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層包括氮化硼（BN）。
  9. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層和該第二柵極電介質層由相同的材料構成。
  10. 如請求項2所述的異質結半導體器件，其中，該第一柵極電介質層具有在約1納米至5納米厚的範圍內的一第一厚度； 　　該第二柵極電介質層具有在約20納米至60納米的範圍內的一第二厚度；並且該第三柵極電介質層具有在10納米至20納米的範圍內的一第三厚度。
  11. 如請求項10所述的異質結半導體器件，其中，該第一厚度、該第二厚度和該第三厚度被設定為使得在該異質結半導體器件的正常運行期間通過該柵極的漏電流對溫度基本恒定。
  12. 如請求項10所述的異質結半導體器件，其中，該第一厚度、該第二厚度和該第三厚度被設定為使得在該異質結半導體器件的正常運行期間閾值電壓對溫度基本恒定。
  13. 如請求項1所述的異質結半導體器件，其中，該第一有源層包括氮化鎵（GaN），並且該第二有源層包括氮化鋁鎵（AlGaN）。
  14. 如請求項1所述的異質結半導體器件，其中，該柵極包括朝向漏極歐姆接觸延伸的一柵極場板。
  15. 如請求項1所述的異質結半導體器件，其中，該鈍化層包括氮化矽（SiN）。
  16. 一種製造異質結半導體器件的方法，包括： 　　在一基板上形成一第一有源層； 　　在該第一有源層上形成一第二有源層，該第一有源層和該第二有源層具有不同的帶隙，使得在該第一有源層和該第二有源層之間形成有一二維電子氣層； 　　在該第二有源層上形成一第一柵極電介質層，該第一柵極電介質層具有一第一厚度； 　　在該第一柵極電介質層上形成一第二柵極電介質層，該第二柵極電介質層具有大於該第一厚度的一第二厚度； 　　在該第二柵極電介質層上形成一第三柵極電介質層，該第三柵極電介質層具有小於該第二厚度且大於該第一厚度的一第三厚度； 　　形成一第一歐姆接觸和一第二歐姆接觸，該第一歐姆接觸和該第二歐姆接觸均豎向地延伸穿過該第三柵極電介質層、該第二柵極電介質層和該第一柵極電介質層，該第一歐姆接觸和該第二歐姆接觸在橫向上間隔開並與該第二有源層電連接；以及 　　在該第一歐姆接觸和該第二歐姆接觸之間的橫向位置處形成接觸該第三柵極電介質層的一柵極。
  17. 如請求項16所述的方法，還包括在形成該第一歐姆接觸和該第二歐姆接觸之前進行沉積，以在該第三柵極電介質層上形成一鈍化層。
  18. 如請求項16所述的方法，還包括對該第一歐姆接觸和該第二歐姆接觸進行退火。
  19. 如請求項16所述的方法，其中，該第一厚度、該第二厚度和該第三厚度被選擇成使得在該異質結半導體器件的正常運行期間柵極-源極漏電流隨著溫度保持基本恒定。
  20. 如請求項16所述的方法，其中，該第一柵極電介質層和該第二柵極電介質層包括氮化矽。
  21. 如請求項20所述的方法，其中，該第二柵極電介質層包括氧化鋁。
  22. 如請求項16所述的方法，其中，該第一柵極電介質層和該第二柵極電介質層與該第一有源層和該第二有源層在原位形成。
  23. 如請求項16所述的方法，其中，該第一柵極電介質層與該第一有源層和該第二有源層在原位形成，並且，該第二柵極電介質層與該第一有源層和該第二有源層在異位形成。
  24. 如請求項16所述的方法，其中，該第一厚度在約1納米至5納米的範圍內。
  25. 如請求項24所述的方法，其中，該第二厚度在約30納米至40納米的範圍內。
  26. 如請求項25所述的方法，其中，該第三厚度在10納米至20納米的範圍內。
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