JP2014078570A - 整流回路及び半導体装置 - Google Patents

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Abstract

【課題】本発明の実施形態は、耐圧等の特性の向上を図る集積回路及び半導体装置を提供する。
【解決手段】実施形態に係る集積回路は、第１端子と、第２端子と、トランジスタと、整流素子と、抵抗器と、を備える。トランジスタは、制御電極と、第１電極と、第２電極と、を有する。第２電極は、第２端子と電気的に接続される。整流素子は、アノード電極と、カソード電極と、を有する。アノード電極は、第１端子と電気的に接続される。カソード電極は、第１電極と電気的に接続される。抵抗器は、一端と、他端と、を有する。一端は、制御電極と電気的に接続される。他端は、アノード電極と電気的に接続される。
【選択図】図１

Description

本発明の実施形態は、整流回路及び半導体装置に関する。
窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、ダイヤモンド及び酸化亜鉛（ＺｎＯ）などの、いわゆるワイドギャップ半導体を用いた半導体装置は、シリコン（Ｓｉ）を用いた半導体装置に比べ、高耐圧、低オン抵抗、高速動作可能である。
低リカバリ特性を有するショットキーバリアダイオードを例えばＧａＮを用いて形成した場合、Ｓｉを用いた場合に比べてオン電圧の上昇が見られる。
半導体装置においては、耐圧、オン抵抗、リーク電流、オン電圧、リカバリ性などの特性の向上が重要である。
特開２００８−１９８７３５号公報
本発明の実施形態は、耐圧等の特性の向上を図る整流回路及び半導体装置を提供する。
実施形態に係る整流回路は、第１端子と、第２端子と、トランジスタと、整流素子と、抵抗器と、を備える。
前記トランジスタは、制御電極と、第１電極と、第２電極と、を有する。前記第２電極は、前記第２端子と電気的に接続される。
前記整流素子は、アノード電極と、カソード電極と、を有する。前記アノード電極は、前記第１端子と電気的に接続される。前記カソード電極は、前記第１電極と電気的に接続される。
前記抵抗器は、一端と、他端と、を有する。前記一端は、前記制御電極と電気的に接続される。前記他端は、前記アノード電極と電気的に接続される。
第１の実施形態に係る半導体装置の構成を例示する回路図である。 トランジスタの構成を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の等価回路図である。 （ａ）及び（ｂ）は、半導体装置の出力信号を例示する図である。 第１の実施形態に係る半導体装置の他の例の構成を示す回路図である。 （ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の構成を例示する図である。 トランジスタの模式的平面図である。 抵抗器の構成を例示する模式的断面図である。 抵抗器の構成を例示する模式的断面図である。 抵抗器の構成を例示する模式的断面図である。 第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。 （ａ）〜（ｃ）は、第４の実施形態に係る整流回路の構成を例示する回路図である。
以下、本発明の実施形態を図に基づき説明する。
なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る整流回路の構成を例示する回路図である。
図１に表したように、第１の実施形態に係る整流回路１１０は、第１端子Ｔ１と、第２端子Ｔ２と、トランジスタ１０と、ダイオード（整流素子）２０と、抵抗器３０と、を備える。整流回路１１０は、トランジスタ１０、ダイオード２０及び抵抗器３０を組み合わせた２端子素子である。
トランジスタ１０は、ゲート電極（制御電極）１１と、ソース電極（第１電極）１２と、ドレイン電極（第２電極）１３と、を有する。本実施形態において、トランジスタ１０は、例えばＦＥＴ（Field Effect Transistor）である。トランジスタ１０において、第１電極をドレイン電極、第２電極をソース電極としてもよい。本実施形態では、第１電極をソース電極１２、第２電極をドレイン電極１３として説明する。
トランジスタ１０は、例えば窒化物半導体を含む。本実施形態では、トランジスタ１０は、窒化物半導体としてＧａＮを含む。トランジスタ１０は、ＧａＮを含むノーマリオン型のＦＥＴである。
図２は、トランジスタの構成を例示する模式的断面図である。
トランジスタ１０は、基板１０１と、基板１０１の上に設けられたバッファ層１０２と、バッファ層１０２の上に設けられたＧａＮ含有層（第１窒化物半導体層）１０３と、ＧａＮ含有層１０３の上に設けられ、ＧａＮ含有層１０３とヘテロ接合された障壁層（第２窒化物半導体層）１０４と、を備える。障壁層１０４の上には、ゲート電極１１、ソース電極１２及びドレイン電極１３が設けられる。ゲート電極１１は、障壁層１０４の上にゲート絶縁膜１０５を介して設けられる。
トランジスタ１０において、ＧａＮ含有層１０３内のＧａＮ含有層１０３と障壁層１０４の界面付近には二次元電子ガス（Two Dimensional Electron Gas,2DEG）１０ｅが発生する。二次元電子ガス１０ｅは、高い電子移動度と高い電子密度とを有する。ＧａＮ含有層１０３は、キャリア走行層として機能する。
ゲート電極１１は、ソース電極１２とドレイン電極１３とのあいだに流れる電流を制御する。ソース電極１２は、障壁層１０４とオーミック接触する。ドレイン電極１３は、障壁層１０４とオーミック接触をする。
基板１０１は、例えば、Ｓｉ基板、ＳｉＣ基板、サファイア基板のいずれかである。バッファ層１０２は、例えば、ＧａＮ及びＡｌＧａＮのいずれかを含む。障壁層１０４は、ノンドープもしくはｎ形のＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）、またはＩｎＹＡｌ１−ＹＮ（０＜Ｙ≦１）を含む。
ゲート絶縁膜１０５の材料は、窒化珪素膜（Ｓｉ３Ｎ４）、酸化珪素膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）のいずれかである。ゲート電極１１は、図で表されるようなＭＩＳ（Metal?Insulator?Semiconductor）構造でもよく、ゲート絶縁膜１０５を介さず障壁層１０４とショットキー接合する材料であってもよい。ソース電極１２及びドレイン電極１３は、Ｔｉ、Ａｌ等を含む。
ダイオード２０は、例えばＳｉを含むショットキーバリアダイオードである。ダイオード２０は、ｐｉｎ接合ダイオードやｐｎ接合ダイオードでもよい。本実施形態では、ダイオード２０として、低いオン電圧及び短いリカバリ時間（逆回復時間）を有するショットキーバリアダイオードを用いる例を説明する。
次に、整流回路１１０の動作について説明する。
先ず、整流回路１１０に順バイアスが印加された場合の動作について説明する。
第１端子Ｔ１に第２端子Ｔ２よりも高い電圧（ダイオード２０のオン電圧以上の電圧）が印加された場合、ダイオード２０は順バイアス状態になる。この際、トランジスタ１０のゲート電極１１には、正電位が印加される。トランジスタ１０の閾値電圧は、ダイオード２０のオン電圧よりも低い（例えば、ノーマリオン型）。このため、ゲート電極１１にダイオード２０のオン電圧以上の電圧が印加された状態では、トランジスタ１０はオン状態である。これにより、電流は、ダイオード２０からトランジスタ１０に流れる。すなわち、順バイアス時では、整流回路１１０はダイオード２０のオン電圧と同等のオン電圧によって動作することになる。
次に、整流回路１１０に逆バイアスが印加された場合の動作について説明する。
第１端子Ｔ１に第２端子Ｔ２よりも低い電圧（ダイオード２０のオン電圧未満の電圧）が印加された場合、ダイオード２０は逆バイアス状態になる。これにより、ダイオード２０の電圧が上昇し、これに伴いゲート電極１１の電圧が低下する。ゲート電極１１の電圧が閾値を下回ると、トランジスタ１０はオフ状態になる。これにより、ダイオード２０からトランジスタ１０に流れていた電流が遮断される。トランジスタ１０がオフ状態になると、ダイオード２０にはそれ以上の電圧がかからない。したがって、整流回路１１０の耐圧の大半をトランジスタ１０が受け持つことになる。すなわち、逆バイアス時では、整流回路１１０はトランジスタ１０の耐圧と同等の耐圧を示すことになる。
このように、整流回路１１０では、順バイアスにおいてはダイオード２０と同等なオン電圧を示し、逆バイアスにおいてはトランジスタ１０と同等な耐圧を示すことになる。したがって、ダイオード２０の耐圧は、トランジスタ１０の閾値電圧の絶対値よりも高ければよく、トランジスタ１０の耐圧よりも低くてもよい。一方、トランジスタ１０の耐圧は、ダイオード２０に逆バイアスが印加された場合のダイオード２０に印加される電圧の絶対値よりも高ければよい。
このような整流回路１１０の第１端子Ｔ１に所定周波数の信号が入力された場合、第２端子Ｔ２から整流された信号が出力される。本実施形態に係る整流回路１１０では、ゲート電極１１とアノード電極２１との間に抵抗器３０が設けられてるため、第１端子Ｔ１に所定周波数の信号が入力された場合の第２端子Ｔ２から出力される信号の発振が抑制される。
ここで、信号の発振について説明する。
図３（ａ）及び（ｂ）は、整流回路の等価回路図である。
図３（ａ）には、参考例に係る整流回路１９０の等価回路図が表されている。図３（ｂ）には、本実施形態に係る整流回路１１０の等価回路図が表されている。
図４（ａ）及び（ｂ）は、整流回路の出力信号を例示する図である。
図４（ａ）には、参考例に係る整流回路１９０の出力信号の例が表されている。図４（ｂ）には、本実施形態に係る整流回路１１０の出力信号の例が表されている。
図３（ａ）に表したように、参考例に係る整流回路１９０は、トランジスタ１０とダイオード２０とを備える。整流回路１９０では、トランジスタ１０のソース電極１２と、ダイオード２０のカソード電極２２と、が接続される。さらに、整流回路１９０では、トランジスタ１０のゲート電極１１と、ダイオード２０のアノード電極２１と、が接続される。
ソース電極１２は、ボンディングワイヤＢＷ１を介してカソード電極２２と接続される。ドレイン電極１３は、ボンディングワイヤＢＷ２を介して第２端子Ｔ２と接続される。ゲート電極１１は、ボンディングワイヤＢＷ３を介してアノード電極２１と接続される。
このような整流回路１９０には、寄生容量Ｃ１〜Ｃ４及び寄生インダクタンスＬ１〜Ｌ３が含まれる。寄生容量Ｃ１は、トランジスタ１０のゲート電極１１とソース電極１２との間の容量である。寄生容量Ｃ２は、トランジスタ１０のソース電極１２とドレイン電極１３との間の容量である。寄生容量Ｃ３は、トランジスタ１０のゲート電極１１とドレイン電極１３との間の容量である。寄生容量Ｃ４は、ダイオード２０に含まれる容量である。寄生インダクタンスＬ１〜Ｌ３は、ボンディングワイヤＢＷ１〜ＢＷ３のそれぞれに含まれるインダクタンスである。
整流回路１９０に含まれる寄生容量Ｃ１〜Ｃ４及び寄生インダクタンスＬ１〜Ｌ３によって、整流回路１９０にはＬＣ共振回路が構成される。これにより、整流回路１９０には、寄生発振が生じる可能性がある。
図４（ａ）及び（ｂ）には、整流回路に所定周波数の信号が入力された場合の出力（電流）の変化をシミュレーション計算した結果が示されている。同図の横軸は時間Ｔを示し、縦軸は電流Ｉを示している。図４（ａ）に表したように、整流回路１９０では、上記ＬＣ共振回路によって寄生発振が生じ、オン時及びオフ時のそれぞれで波形が大きく乱れている。
図３（ｂ）に表したように、本実施形態に整流回路１１０では、トランジスタ１０及びダイオードに加え、ゲート電極１１とアノード電極２１との間に抵抗器３０が接続されている。
このような整流回路１１０においても、参考例に係る整流回路１９０と同様に、寄生容量Ｃ１〜Ｃ４及び寄生インダクタンスＬ１〜Ｌ３が含まれる。しかし、本実施形態に係る整流回路１１０では、ゲート電極１１とアノード電極２１との間に設けられた抵抗器３０が、ＬＣ共振回路における共振の抑制機能を果たす。共振が抑制されると、集積回路１１０のリカバリ性、耐圧、オン抵抗、リーク電流、オン電圧などの特性が向上する。
図４（ｂ）に表したように、本実施形態に係る整流回路１１０においては、オン時及びオフ時のそれぞれについて共振が抑制されていることが分かる。
抵抗器３０の抵抗値は、整流回路１１０に含まれる寄生容量Ｃ１〜Ｃ４及び寄生インダクタンスＬ１〜Ｌ３によって構成されるＬＣ回路で発振が抑制される値に設定される。ここで、整流回路１１０に含まれる寄生容量Ｃ１〜Ｃ４及び寄生インダクタンスＬ１〜Ｌ３は、整流回路１１０の定格電流によって概ね決定される。ここで、整流回路１１０の定格電流とは、直流において整流回路１１０の動作を保障する最大の電流値のことをいう。
例えば、整流回路１１０の定格電流が１アンペア（Ａ）以下の場合、抵抗器３０の抵抗値は、例えば９オーム（Ω）以上２００Ω以下である。
整流回路１１０の定格電流が１Ａ以上５Ａ以下の場合、抵抗器３０の抵抗値は、例えば４Ω以上１００Ω以下である。
整流回路１１０の定格電流が１０Ａ以上５０Ａ以下の場合、抵抗器３０の抵抗値は、例えば１Ω以上１０Ω以下である。
抵抗器３０の抵抗値が上記の下限を下回ると整流回路１１０の発振が十分に抑制されない。抵抗器３０の抵抗値が上記の上限を上回ると整流回路１１０のスイッチング動作に影響が及ぶ。
次に、第１の実施形態の他の例について説明する。
図５は、第１の実施形態に係る整流回路の他の例の構成を示す回路図である。
図５には他の例に係る整流回路１１１の回路図が表されている。
図５に表した整流回路１１１は、第１端子Ｔ１、第２端子Ｔ２、トランジスタ１０、ダイオード２０及び抵抗器３０に加え、コンデンサ５０及び抵抗器６０を備える。コンデンサ５０は、抵抗器３０と並列に接続される。コンデンサ５０は、抵抗器６０と直列に接続される。すなわち、コンデンサ５０の一端５１は、ゲート電極１１及び抵抗器３０の一端３１に接続される。コンデンサ５０の他端５２は、抵抗器６０の一端６１に接続される。抵抗器６０の他端６２は、抵抗器３０の他端３２、アノード電極２１及び第１端子Ｔ１と接続される。このような整流回路１１１では、整流回路１１０と同様に発振が抑制されるとともに、コンデンサ５０及び抵抗器６０がスナバ回路として機能して、オン状態からオフ状態に移行した際のスパイク状の高電圧が抑制される。これにより、整流回路１１１の耐圧、リカバリ性、リーク電流、オン抵抗、オン電圧などの特性が向上する。
（第２の実施形態）
次に、第２の実施形態について説明する。
図６（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の構成を例示する図である。
図６（ａ）には半導体装置１２０の模式的平面図が表され、図６（ｂ）には半導体装置１２０の模式的断面図が表されている。
図６（ａ）及び（ｂ）に表したように、第２の実施形態に係る半導体装置１２０は、第１端子Ｔ１、第２端子Ｔ２、トランジスタ１０、ダイオード２０及び抵抗器３０に加え、実装用基板７０を備える。図６（ａ）及び（ｂ）に表した半導体装置１２０では、さらに封止部８０を備える。
実装用基板７０には、ウェーハプロセスの後にチップ状に切断されたトランジスタ１０が実装される。さらに、実装用基板７０には、チップ状のダイオード２０及びチップ状の抵抗器３０が実装される。
実装用基板７０には、配線パターンＰ１〜Ｐ３が設けられる。第１端子Ｔ１及び第２端子Ｔ２は、それぞれ実装用基板７０と離間して配置される。トランジスタ１０のドレイン電極１３は、ボンディングワイヤＢＷ２を介して第２端子Ｔ２と接続される。トランジスタ１０のソース電極１２は、ボンディングワイヤＢＷ１を介して配線パターンＰ１と接続される。トランジスタ１０のゲート電極１１は、ボンディングワイヤＢＷ３を介して配線パターンＰ３と接続される。
抵抗器３０は、配線パターンＰ３と配線パターンＰ２との間に接続される。すなわち、抵抗器３０の一端３１が配線パターンＰ３と接続され、抵抗器３０の他端３２が配線パターンＰ２と接続される。
ダイオード２０は、配線パターンＰ２と配線パターンＰ１との間に接続される。すなわち、ダイオード２０のアノード電極２１が配線パターンＰ２と接続され、ダイオード２０のカソード電極２２が配線パターンＰ１と接続される。配線パターンＰ２は、ボンディングワイヤＢＷ４を介して第１端子Ｔ１と接続される。
封止部８０は、実装用基板７０及び実装用基板７０に実装されたトランジスタ１０、ダイオード２０、抵抗器３０及びボンディングワイヤＢＷ１〜ＢＷ４を覆う。第１端子Ｔ１及び第２端子Ｔ２は、封止部８０の側面から外側に向けて露出する。
半導体装置１２０は、封止部８０から２端子が露出するディスクリート部品である。
このような半導体装置１２０では、実装用基板７０にチップ状の抵抗器３０を設けることで、信号の発振を抑制したディスクリート部品が提供される。信号の発振が抑制されることで、半導体装置１２０の耐圧、リカバリ性、リーク電流、オン抵抗、オン電圧などの特性が向上する。
次に、抵抗器３０の構成例について説明する。
図７は、トランジスタの模式的平面図である。
トランジスタ１０は、半導体ウェーハに形成された複数のトランジスタ１０のそれぞれがダイシング工程によって個別に切り出されて形成される。トランジスタ１０は、例えば１ミリメートル角程度の大きさを有する。トランジスタ１０には複数のトランジスタ構造体が設けられており、それぞれゲート部、ソース部及びドレイン部を備えている。それぞれのゲート部は、トランジスタ１０の表面に設けられたゲート電極１１と導通する。それぞれのソース部は、トランジスタ１０の表面に設けられたソース電極１２と導通する。それぞれのドレイン部は、トランジスタ１０の表面に設けられたドレイン電極１３と導通する。
図７に表した抵抗器３０は、トランジスタ１０が形成された半導体領域１００に設けられる。すなわち、抵抗器３０は、トランジスタ１０が形成された１つのチップ内に、そのトランジスタ１０と一緒に設けられている。１つのチップ内にトランジスタ１０と抵抗器３０とが設けられていることで、これらをそれぞれ実装用基板に実装し、ボンディングワイヤ等で配線する必要がなくなる。
図８〜図１０は、抵抗器の構成を例示する模式的断面図である。
図８に表した抵抗器３０１は、半導体領域１００に含まれるＧａＮ含有層１０３及び障壁層１０４に形成される。抵抗器３０１の一端３１と導通する端子Ｔ３１と、抵抗器３０１の他端３２と導通する端子Ｔ３２とは、障壁層１０４の上に所定の間隔で配置されている。端子Ｔ３１及びＴ３２の間には二次元電子ガス１０ｅが形成される。抵抗器３０１は、この二次元電子ガス１０ｅの電気抵抗を利用したものである。このような抵抗器３０１を設けることで、上述した整流回路及び半導体装置が小型化し、製造工程が簡素化する。
抵抗器３０１においては、端子Ｔ３１及びＴ３２の間隔によって抵抗値が設定される。なお、抵抗器３０１においては、障壁層１０４の抵抗器３０１を形成する領域に注入する不純物（例えば、Ａｌ）の濃度によって抵抗値を設定してもよい。障壁層１０４に注入する不純物の濃度によって、二次元電子ガス１０ｅの電子の濃度が変わり、抵抗値が変わるためである。また、抵抗器３０１においては、障壁層１０４と端子Ｔ３１とのコンタクト抵抗、及び障壁層１０４と端子Ｔ３２とのコンタクト抵抗を調整することによって設定してもよい。
この構成例では、障壁層１０４の上に端子Ｔ３１及びＴ３２を設けることでトランジスタ１０と同じチップ内に抵抗器３０１が設けられる。
図９に表した抵抗器３０２は、半導体領域１００に含まれるＧａＮ含有層１０３及び障壁層１０４に形成される。障壁層１０４の抵抗器３０２が形成された領域（第２領域）の厚さｔ２は、障壁層１０４のトランジスタ１０が形成された領域（第１部分）の厚さｔ１よりも薄い。厚さｔ２の領域は、障壁層１０４の一部を例えばイオンエッチングによって彫り込むことで形成される。
抵抗器３０２の一端３１と導通する端子Ｔ３１と、抵抗器３０２の他端３２と導通する端子Ｔ３２とは、障壁層１０４の厚さｔ２の領域の上に所定の間隔で配置されている。端子Ｔ３１及びＴ３２の間には二次元電子ガス１０ｅが形成される。抵抗器３０２は、この二次元電子ガス１０ｅの電気抵抗を利用したものである。
抵抗器３０２の抵抗値は、端子Ｔ３１及びＴ３２の間隔が一定の場合、障壁層１０４の厚さｔ２によって設定される。障壁層１０４の厚さｔ２によって、二次元電子ガス１０ｅの電子の濃度が変わり、抵抗値が変わるためである。また、障壁層１０４を厚さｔ１から厚さｔ２にする際の障壁層１０４のイオンエッチング工程において、抵抗器３０２を形成する領域の結晶にダメージを与えることによって抵抗値を設定してもよい。
この構成例では、障壁層１０４の厚さを調整した領域に端子Ｔ３１及びＴ３２を設けることでトランジスタ１０と同じチップ内に抵抗器３０１が設けられる。このような抵抗器３０２を設けることで、上述した整流回路及び半導体装置が小型化し、製造工程が簡素化する。
図１０に表した抵抗器３０３は、トランジスタ１０のゲート電極１１に組み込まれている。すなわち、抵抗器３０３は、ゲート電極１１の厚さｔ３を調整することによって構成される。例えば、ゲート電極１１の厚さをｔ３からｔ４に薄くすることにより、ゲート電極１１の抵抗値が上がる。これを利用してゲート電極１１に抵抗器３０３の役割を持たせる。
この構成例では、ゲート電極１１の厚さを調整することにより、トランジスタ１０と同じチップ内に抵抗器３０３が設けられる。このような抵抗器３０３を設けることで、上述した整流回路及び半導体装置が小型化し、製造工程が簡素化する。
なお、抵抗器３０の構成例としては、上記説明した各例のほか、ゲート電極１１とアノード電極２１とを接続する配線（例えば、金属配線）の一部を抵抗器３０として利用してもよい。この場合、抵抗器３０の抵抗値は、配線の一部の長さ、太さ及び材料の少なくとも１つによって設定される。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１１は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１１に表したように、第３の実施形態に係る半導体装置１３０は、トランジスタ１０、ダイオード２０及び抵抗器３０を備える。トランジスタ１０、ダイオード２０及び抵抗器３０は、１つのチップ内に設けられる。
半導体装置１３０は、第１基板１０１と、基板１０１の上に設けられたバッファ層１０２と、バッファ層１０２の上に設けられたＧａＮ含有層１０３と、ＧａＮ含有層１０３の上に設けられ、ＧａＮ含有層１０３とヘテロ接合された障壁層１０４と、を備える。
トランジスタ１０は、障壁層１０４の上に設けられたゲート電極１１、ソース電極１２及びドレイン電極１３を含む。ソース電極１２は、ドレイン電極１３と離間する。ゲート電極１１は、ソース電極１２とドレイン電極１３との間に設けられる。ゲート電極１１は、障壁層１０４の上に設けられたゲート絶縁膜１０５を介して設けられる。
ダイオード２０は、アノード電極２１と、カソード電極２２と、を含む。アノード電極２１は、障壁層１０４とショットキー接合する。カソード電極２２は、ＧａＮ含有層１０３とオーミック接合する。カソード電極２２は、ソース電極１２と電気的に接続される。
抵抗器３０は、ゲート電極１１とアノード電極２１との間に設けられる。図１１に表した例では、抵抗器３０として二次元電子ガス１０ｅの電気抵抗を利用した抵抗器３０１を用いている。なお、抵抗器３０としては、他の抵抗器３０２及び３０３を用いてもよい。
トランジスタ１０、ダイオード２０及び抵抗器３０は、図１１に示されない配線によって電気的に接続される。すなわち、トランジスタ１０のソース電極１２は、ダイオード２０のカソード電極１３と接続される。トランジスタ１０のゲート電極１１は、抵抗器３０の一端３１と接続される。抵抗器３０の他端３２は、ダイオード２０のアノード電極２１と接続される。
半導体装置１３０では、順バイアスにおいてダイオード２０と同等なオン電圧を示し、逆バイアスにおいてはトランジスタ１０と同等な耐圧を示す。半導体装置１３０では、アノード電極２１に所定周波数の信号が入力された場合のドレイン電極１３から出力される信号の発振が抑制される。半導体装置１３０では、１つのチップにおいて整流回路１１０が構成される。したがって、整流回路１１０の小型化が達成される。
（第４の実施形態）
次に、第４の実施形態について説明する。
図１２（ａ）〜図１２（ｃ）は、第４の実施形態に係る整流回路の構成を例示する回路図である。
図１２（ａ）には整流回路１４１が表され、図１２（ｂ）には整流回路１４２が表され、図１２（ｃ）には整流回路１４３が表されている。
図１２（ａ）に表した整流回路１４１は、第１端子Ｔ１と、第２端子Ｔ２と、トランジスタ１０と、ツェナーダイオード（整流素子）２５と、配線９０と、を備える。ツェナーダイオード２５は、アノード電極２５ａと、カソード電極２５ｃと、を有する。ツェナーダイオード２５のアノード電極２５ａは、第１端子Ｔ１に接続される。ツェナーダイオード２５のカソード電極２５ｃは、トランジスタ１０のソース電極１２に接続される。配線９０は、一端がトランジスタ１０のゲート電極１１に電気的に接続され、他端がアノード電極１５ａと電気的に接続される。
図１２（ｂ）に表した整流回路１４２は、第１端子Ｔ１と、第２端子Ｔ２と、トランジスタ１０と、ツェナーダイオード２５と、ツェナーダイオード以外のダイオード２０と、配線９０と、を備える。ツェナーダイオード２５のアノード電極２６は、第１端子Ｔ１に接続される。ツェナーダイオード２５のカソード電極２７は、トランジスタ１０のソース電極１２に接続される。ツェナーダイオード２５は、ダイオード２０と並列に接続される。
図１２（ｃ）に表した整流回路１４３は、第１端子Ｔ１と、第２端子Ｔ２と、トランジスタ１０と、ツェナーダイオード２５と、ツェナーダイオード以外のダイオード２０と、抵抗器３０と、を備える。
整流回路１４１、１４２及び１４３の動作について説明する。
なお、以下の説明でダイオード２０とツェナーダイオード２５とを区別しない場合には整流素子と言うことにする。
先ず、整流回路１４１、１４２及び１４３に順バイアスが印加された場合の動作について説明する。第１端子Ｔ１に第２端子Ｔ２よりも高い電圧（整流素子のオン電圧以上の電圧）が印加された場合、整流素子は順バイアス状態になる。この際、トランジスタ１０のゲート電極１１には、正電位が印加される。トランジスタ１０の閾値電圧は、整流素子のオン電圧よりも低い（例えば、ノーマリオン型）。このため、ゲート電極１１に整流素子のオン電圧以上の電圧が印加された状態では、トランジスタ１０はオン状態である。これにより、電流は、整流素子からトランジスタ１０に流れる。すなわち、順バイアス時では、整流回路１４１、１４２及び１４３は整流素子のオン電圧と同等のオン電圧によって動作することになる。
次に、整流回路１４１、１４２及び１４３に逆バイアスが印加された場合の動作について説明する。
第１端子Ｔ１に第２端子Ｔ２よりも低い電圧（整流素子のオン電圧未満の電圧）が印加された場合、整流素子は逆バイアス状態になる。これにより、整流素子の電圧が上昇し、これに伴いゲート電極１１の電圧が低下する。ゲート電極１１の電圧が閾値を下回ると、トランジスタ１０はオフ状態になる。これにより、整流素子からトランジスタ１０に流れていた電流が遮断される。
整流回路１４１、１４２及び１４３の過渡応答時、または逆バイアスでのオフ時にソース電極１２に過電圧が加わる可能性がある。これは、整流素子がオフし、かつトランジスタ１０もオフした場合、等価的にこれらはそれぞれの寄生容量を直列にした回路とみなすことができる。そのため、第２端子Ｔ２に大きな振幅の電圧が印加されると、寄生容量の分圧比に応じた過電圧がソース電極１２に生じる可能性がある。その場合には整流素子やトランジスタ１０が破壊される可能性がある。
整流回路１４１、１４２及び１４３のようにツェナーダイオード２５がある場合には、そのツェナー電圧でクリップされるため、このような破壊現象が起こることはなく、耐圧を得ることができる。ツェナー電圧はトランジスタ１０のゲート耐圧以下のものを選定することが必要である。
また、トランジスタ１０のリーク電流が整流素子のリーク電流よりも大きいときにも過電圧が生じる可能性がある。この場合は、トランジスタ１０と整流素子はそれぞれの漏れ抵抗の直列回路とみなすことができ、その抵抗の分圧比でソース電極１２に電圧が発生する。そのため、トランジスタ１０のリーク電流が大きいときには整流回路１４１、１４２及び１４３が破壊される可能性がある。この場合でも、整流回路１４１、１４２及び１４３のように、ツェナーダイオード２５があることにより、予めこのような破壊現象を回避することができる。
本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
また、前述の各実施形態においては、プレナー型ゲート構造を持つトランジスタ１０を例に挙げて説明したが、トランジスタ１０は、トレンチ型ゲート構造を用いたものであっても実施可能である。また、トランジスタ１０は、ＧａＮを用いるもののほか、Ｓｉ、ＳｉＣ、ダイヤモンド、ＺｎＯ及びＩｎＧａＮのうち少なくともいずれかをを用いてもよい。
以上説明したように、実施形態に係る整流回路及び半導体装置によれば、耐圧等の特性の向上を図ることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…トランジスタ、１１…ゲート電極、１２…ソース電極、１３…ドレイン電極、２０…ダイオード、２１…アノード電極、２２…カソード電極、３０…抵抗器、３１…一端、３２…他端、４０，５０…コンデンサ、７０…実装用基板、８０…封止部、１０１…基板、１０２…バッファ層、１０３…ＧａＮ含有層、１０４…障壁層、１０５…ゲート絶縁膜、１１０，１１１，１９０…整流回路、１２０，１３０…半導体装置、ＢＷ１〜ＢＷ４…ボンディングワイヤ、Ｔ１…第１端子、Ｔ２…第２端子

Claims (24)

  1. 制御電極と、第１電極と、第２電極と、を有するトランジスタと、
    アノード電極と、前記第１電極と電気的に接続されたカソード電極と、を有する整流素子と、
    一端が前記制御電極と電気的に接続され、他端が前記アノード電極と電気的に接続された抵抗器と、
    を備えた整流回路。
  2. 前記トランジスタは、ノーマリオン型である請求項１記載の整流回路。
  3. 前記トランジスタは、前記整流素子のオン電圧が前記制御電極と前記第１電極との間に印加されているときオン状態である請求項１または２に記載の整流回路。
  4. 前記トランジスタは、窒化物半導体を含む請求項１〜３のいずれか１つに記載の整流回路。
  5. 前記トランジスタは、電界効果トランジスタである請求項１〜４のいずれか１つに記載の整流回路。
  6. 前記整流素子は、ショットキーバリアダイオードである請求項１〜５のいずれか１つに記載の整流回路。
  7. 前記整流素子は、ツェナーダイオードである請求項１〜５のいずれか１つに記載の整流回路。
  8. 前記整流素子は、ショットキーバリアダイオードと、前記ショットキーバリアダイオードに並列接続されたツェナーダイオードと、を含む請求項１〜５のいずれか１つに記載の整流回路。
  9. 前記整流素子は、シリコンを含む請求項１〜８のいずれか１つに記載の整流回路。
  10. 前記整流素子の耐圧は、前記トランジスタの耐圧よりも低く、前記トランジスタの閾値電圧の絶対値よりも高い請求項１〜９のいずれか１つに記載の整流回路。
  11. 前記トランジスタの耐圧は、前記整流素子に逆方向バイアスが印加された場合の前記整流素子に印加される電圧の絶対値よりも高い請求項１〜１０のいずれか１つに記載の整流回路。
  12. 前記整流回路の定格電流が１アンペア以下の場合、前記抵抗器の抵抗値は９オーム以上２００オーム以下である請求項１〜１１のいずれか１つに記載の整流回路。
  13. 前記整流回路の定格電流が１アンペア以上５アンペア以下の場合、前記抵抗器の抵抗値は４オーム以上１００オーム以下である請求項１〜１１のいずれか１つに記載の整流回路。
  14. 前記整流回路の定格電流が５アンペア以上１０アンペア以下の場合、前記抵抗器の抵抗値は２オーム以上５０オーム以下である請求項１〜１１のいずれか１つに記載の整流回路。
  15. 前記整流回路の定格電流が１０アンペア以上５０アンペア以下の場合、前記抵抗器の抵抗値は１オーム以上１０オーム以下である請求項１〜１１のいずれか１つに記載の整流回路。
  16. 前記抵抗器と並列に接続されたコンデンサをさらに備えた請求項１〜１５のいずれか１つに記載の整流回路。
  17. 第１端子と、
    第２端子と、
    半導体領域と、制御電極と、第１電極と、第２電極と、を有するトランジスタと、
    アノード電極と、カソード電極と、を有する整流素子と、
    一端と、他端と、を有する抵抗器と、
    を備え、
    前記トランジスタの前記第２電極は前記第２端子と電気的に接続され、
    前記整流素子の前記アノード電極は前記第１端子と電気的に接続され、前記整流素子の前記カソード電極は前記第１電極と電気的に接続され、
    前記抵抗器の前記一端は前記制御電極と電気的に接続され、前記抵抗器の前記他端は前記アノード電極と電気的に接続された半導体装置。
  18. 前記制御電極、前記ソース電極及び前記ドレイン電極には、それぞれボンディングワイヤが接続された請求項１７記載の半導体装置。
  19. 前記抵抗器は、前記トランジスタが含まれる半導体領域に設けられた請求項１７または１８に記載の半導体装置。
  20. 前記半導体領域は、第１窒化物半導体領域と、前記第１窒化物半導体領域の上に設けられた第２窒化物半導体領域と、を有し、
    前記第２窒化物半導体領域は、第１部分と、前記第１部分よりも厚さの薄い第２部分と、を有し、
    前記抵抗器は、前記第２部分に設けられた請求項１９記載の半導体装置。
  21. 前記半導体領域は、第１窒化物半導体領域と、前記第１窒化物半導体領域の上に設けられた第２窒化物半導体領域と、を有し、
    前記抵抗器は、前記第１窒化物半導体領域における２次元電子ガスの形成領域に設けられた請求項１９記載の半導体装置。
  22. 前記抵抗器は、前記制御電極と前記アノード電極とを接続する配線の一部であり、
    前記抵抗器の抵抗値は、前記配線の一部の長さ、太さ及び材料の少なくとも１つによって設定される請求項１〜１８のいずれか１つに記載の半導体装置。
  23. 第１窒化物半導体領域と、
    前記第１窒化物半導体領域とヘテロ接合された第２窒化物半導体領域と、
    前記第２窒化物半導体領域の上に設けられた第１電極と、
    前記第２窒化物半導体領域の上に設けられ前記第１電極と離間した第２電極と、
    前記第２窒化物半導体領域の上に設けられ前記第１電極と前記第２電極との間に設けられた制御電極と、
    前記第２窒化物半導体領域とショットキー接合したアノード電極と、
    前記第１窒化物半導体領域とオーミック接合し、前記第１電極と電気的に接続されたカソード電極と、
    前記制御電極と前記アノード電極との間に設けられた抵抗器と、
    を備えた半導体装置。
  24. 制御電極と、第１電極と、第２電極と、を有するトランジスタと、
    アノード電極と、前記第１電極と電気的に接続されたカソード電極と、を有するツェナーダイオードと、
    一端が前記制御電極と電気的に接続され、他端が前記アノード電極と電気的に接続された配線と、
    を備えた整流回路。
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