JP4899292B2 - 半導体装置 - Google Patents
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Description
この発明は、半導体素子や回路を静電気による過電圧破壊から保護する半導体保護素子を有する半導体装置に関する。
パワーＩＣに求められている特性の一つにＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）破壊耐量がある。特に自動車分野等では、電荷を帯びた人や物が接触するので、このＥＳＤ破壊耐量は非常に重要である。
このＥＳＤ破壊耐量を向上させるために、ＥＳＤ電圧が印加されたときに、スイッチング素子自体に形成される寄生サイリスタを動作させる方法が報告されている（例えば、特許文献１、特許文献２）。また、スイッチング素子と並列にツェナーダイオードなどの半導体保護素子を同一半導体基板に形成する方法がある。この半導体保護素子を形成してＥＳＤ破壊耐量を向上する方法について説明する。
図１０は、従来の半導体装置の要部平面図である。被保護素子であるＭＯＳＦＥＴと半導体保護素子である縦型ツェナーダイオード（以下、ＶＺＤと称す）と回路部が集積形成された半導体チップ３１を銅ベース２０に固着する。ＭＯＳＦＥＴのソース電極１８の一部であるソースパッド２１と銅ベース２０の一部である外部導出端子２０ｂをワイヤ３６で接続し、ドレイン／カソード電極１７と外部導出端子２０ａをワイヤ３５で接続し、ゲートパッド３４と外部導出端子２０ｃをワイヤ３７で接続する。銅ベース２０と外部導出端子２０ａ、２０ｃはモールド樹脂で固定する。ＥＳＤ試験回路を構成する場合、外部導出端子２０ｂ、２０ｃはＧＮＤ（グランド）と接続し、外部導出端子２０ａはＥＳＤ試験回路を構成する主回路インダクタ３９と接続する。
このＥＳＤ破壊耐量を向上させるために、ＥＳＤ電圧が印加されたときに、スイッチング素子自体に形成される寄生サイリスタを動作させる方法が報告されている（例えば、特許文献１、特許文献２）。また、スイッチング素子と並列にツェナーダイオードなどの半導体保護素子を同一半導体基板に形成する方法がある。この半導体保護素子を形成してＥＳＤ破壊耐量を向上する方法について説明する。
図１０は、従来の半導体装置の要部平面図である。被保護素子であるＭＯＳＦＥＴと半導体保護素子である縦型ツェナーダイオード（以下、ＶＺＤと称す）と回路部が集積形成された半導体チップ３１を銅ベース２０に固着する。ＭＯＳＦＥＴのソース電極１８の一部であるソースパッド２１と銅ベース２０の一部である外部導出端子２０ｂをワイヤ３６で接続し、ドレイン／カソード電極１７と外部導出端子２０ａをワイヤ３５で接続し、ゲートパッド３４と外部導出端子２０ｃをワイヤ３７で接続する。銅ベース２０と外部導出端子２０ａ、２０ｃはモールド樹脂で固定する。ＥＳＤ試験回路を構成する場合、外部導出端子２０ｂ、２０ｃはＧＮＤ（グランド）と接続し、外部導出端子２０ａはＥＳＤ試験回路を構成する主回路インダクタ３９と接続する。
ワイヤ３６、銅ベース２０、主回路インダクタ３９のそれぞれのインダクタンスはＬｍｏｓ、Ｌｖｚｄ、Ｌｄである。
図１１は、従来の半導体装置の要部断面図である。この半導体装置は、半導体保護素子であるＶＺＤと被保護素子であるＭＯＳＦＥＴを同一半導体基板に集積したものである。ＶＺＤをＭＯＳＦＥＴと電気的に並列接続することで、ＭＯＳＦＥＴのＥＳＤ破壊を防止し、半導体装置のＥＳＤ破壊耐量を改善させる。
被保護素子であるＭＯＳＦＥＴにおいて、３００μｍ程度の厚いｐ基板１（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）上にｐエピタキシャル層２（不純物濃度が１×１０15ｃｍ-3程度、厚みが１５μｍ程度）を形成し、このｐエピタキシャル層２の表面層にｎウェル領域３（不純物濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度、厚みが２μｍ〜５μｍ程度）を形成し、このｎウェル領域３の表面層にｐウェル領域４（不純物濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3、厚みが１μｍ〜２μｍ程度）を形成する。
図１１は、従来の半導体装置の要部断面図である。この半導体装置は、半導体保護素子であるＶＺＤと被保護素子であるＭＯＳＦＥＴを同一半導体基板に集積したものである。ＶＺＤをＭＯＳＦＥＴと電気的に並列接続することで、ＭＯＳＦＥＴのＥＳＤ破壊を防止し、半導体装置のＥＳＤ破壊耐量を改善させる。
被保護素子であるＭＯＳＦＥＴにおいて、３００μｍ程度の厚いｐ基板１（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）上にｐエピタキシャル層２（不純物濃度が１×１０15ｃｍ-3程度、厚みが１５μｍ程度）を形成し、このｐエピタキシャル層２の表面層にｎウェル領域３（不純物濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度、厚みが２μｍ〜５μｍ程度）を形成し、このｎウェル領域３の表面層にｐウェル領域４（不純物濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3、厚みが１μｍ〜２μｍ程度）を形成する。
ｐウェル領域４の表面層にｎソース領域５（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）とｎオフセット領域６（不純物濃度が１×１０17ｃｍ-3〜１×１０18ｃｍ-3のオーダー）を形成し、ｎオフセット領域６の表面層にｎドレイン領域７（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）を形成し、ｎソース領域５上、ｎドレイン領域７上にソース電極１８とドレイン／カソード電極１７を形成する。ｎオフセット領域６上にはＬＯＣＯＳ酸化膜８を形成する。ｎソース領域５とｎオフセット領域６に挟まれたｐウェル領域４上に数十ｎｍ厚みのゲート酸化膜１４を介してポリシリコンのゲート電極１５を形成する。ｐエピタキシャル層２の表面層に高濃度のｐコンタクト領域１３を形成し、ｐウェル領域４の表面層にｐコンタクト領域１１を形成し、ｎソース領域５上とｐコンタクト領域１３上およびｐコンタクト領域１１上にソース電極１８を延在させる。ｎウェル領域３の表面層にｎコンタクト領域１２を形成し、ｎコンタクト領域１２上にドレイン／カソード電極１７を延在させる。ｐ基板１の裏面に裏面電極１９を形成し、裏面電極１９と銅ベース２０を固着する。
一方、半導体保護素子であるＶＺＤにおいて、ｐエピタキシャル層２の表面層に深いｎカソード領域９を形成し、ｎカソード領域９の表面層に高濃度のｎコンタクト領域１０を形成し、ｎコンタクト領域１０上にドレイン／カソード電極１７を延在させる。ｐ基板１とｐエピタキシャル層２とｎカソード領域９でＶＺＤが形成される。ｐコンタクト領域１３は、ｐエピタキシャル層２の電位を安定させるため必要である。また、ｐエピタキシャル層２がＶＺＤのアノード領域となる。
ＥＳＤ試験時には、ソース電極１８はワイヤ３６を介してＧＮＤと接続し、ゲート電極１５は図示しないゲートパッド３４を介してワイヤ３７でＧＮＤと接続し、ドレイン／カソード電極１７は図示しないワイヤ３９とＥＳＤ試験回路４０を構成する主回路インダクタ３５と接続し、銅ベース２０はＧＮＤと接続する。
ＥＳＤ試験時には、ソース電極１８はワイヤ３６を介してＧＮＤと接続し、ゲート電極１５は図示しないゲートパッド３４を介してワイヤ３７でＧＮＤと接続し、ドレイン／カソード電極１７は図示しないワイヤ３９とＥＳＤ試験回路４０を構成する主回路インダクタ３５と接続し、銅ベース２０はＧＮＤと接続する。
前記のｐエピタキシャル層２の電位を安定させる働きをするｐコンタクト領域１３の面積は広く、このｐコンタクト領域１３直下のｐエピタキシャル層２の縦方向抵抗Ｒｅｐｉ０は、通常１Ω程度に設計される。
ＶＺＤのブレークダウン電圧値は、少なくとも並列接続されたＭＯＳＦＥＴのブレークダウン電圧値よりも低くなるように設計する。
図１２は、図１１のＭＯＳＦＥＴとＶＺＤの等価回路およびＥＳＤ試験回路を示す図である。ＥＳＤ試験回路は、Ｃｏｎｔａｃｔ Ｄｉｓｃｈａｒｇｅ Ｍｏｄｅを模擬したＥＳＤ試験のための回路である。
ＶＺＤのカソードとＭＯＳＦＥＴのドレインを接続し、ＭＯＳＦＥＴのソースと、ｐエピタキシャル層の縦方向抵抗であるＲｅｐｉ０およびインダクタンスＬｍｏｓのワイヤ３６（ソース配線）と接続する。Ｒｅｐｉ０とＶＺＤのアノードは接続し、さらにインダクタンスＬｖｚｄの銅ベース２０と接続し、ワイヤ３６は図示しない外部導出端子２０ｂを介してＧＮＤと接続し、銅ベース２０は図示しない外部導出端子２０ｂを介してＧＮＤと接続する。
ＶＺＤのブレークダウン電圧値は、少なくとも並列接続されたＭＯＳＦＥＴのブレークダウン電圧値よりも低くなるように設計する。
図１２は、図１１のＭＯＳＦＥＴとＶＺＤの等価回路およびＥＳＤ試験回路を示す図である。ＥＳＤ試験回路は、Ｃｏｎｔａｃｔ Ｄｉｓｃｈａｒｇｅ Ｍｏｄｅを模擬したＥＳＤ試験のための回路である。
ＶＺＤのカソードとＭＯＳＦＥＴのドレインを接続し、ＭＯＳＦＥＴのソースと、ｐエピタキシャル層の縦方向抵抗であるＲｅｐｉ０およびインダクタンスＬｍｏｓのワイヤ３６（ソース配線）と接続する。Ｒｅｐｉ０とＶＺＤのアノードは接続し、さらにインダクタンスＬｖｚｄの銅ベース２０と接続し、ワイヤ３６は図示しない外部導出端子２０ｂを介してＧＮＤと接続し、銅ベース２０は図示しない外部導出端子２０ｂを介してＧＮＤと接続する。
ＭＯＳＦＥＴのゲートはゲート抵抗Ｒｇと接続し、ＲｇはインダクタンスＬｇのワイヤ３７を介してＧＮＤと接続する。ＶＺＤのカソードおよびＭＯＳＦＥＴのドレインはＥＳＤ試験回路４０のインダクタンスＬｄの主回路インダクタ３９と接続する。ＥＳＤ試験回路４０は、主回路インダクタ３９と制限抵抗ＲｅｓｄとスイッチＳＷとＥＳＤ電圧に充電された主回路コンデンサＣｅｓｄで構成され、ＣｅｓｄはＧＮＤと接続する。スイッチＳＷを閉じることで、ＶＺＤとＭＯＳＦＥＴにＥＳＤ電圧が印加される。
図１１、図１２を用いてＥＳＤ試験時の様子を説明する。ＥＳＤのような急峻なｄＶ／ｄｔの過電圧がＭＯＳＦＥＴのドレイン−ソース間に印加されると、この急峻なｄＶ／ｄｔによりＭＯＳＦＥＴに電流５４（この電流は変位電流（Ｉｄｉｓ＝Ｃ×ｄＶ／ｄｔ Ｃ：ＭＯＳＦＥＴのｎオフセット領域６とｐウェル領域４のｐｎ接合容量）である）がｎソース領域５に向かって流れる。このとき、ゲート容量（ゲート電極１５とｐウェル領域４の間の容量）を介して電流５４が流れて、ゲート電極１５の電位をソース電極１８に対してプラスに上昇させ、ゲート電極１５直下のｐウェル領域４にチャネルを形成する。そのため、ドレイン／カソード電極１７からの電流５３はチャネルを通って電流５５としてｎソース領域５に流れる。この電流５５はソース電極１８に流入し、電流５６と電流５７に分流する。電流５６はワイヤ３６を通ってＧＮＤへ流れる。電流５７はｐコンタクト領域１３を通りｐエピタキシャル層２へ流入し、ｐ基板１、裏面電極１９を通って銅ベース２０へ流れて行く。
図１１、図１２を用いてＥＳＤ試験時の様子を説明する。ＥＳＤのような急峻なｄＶ／ｄｔの過電圧がＭＯＳＦＥＴのドレイン−ソース間に印加されると、この急峻なｄＶ／ｄｔによりＭＯＳＦＥＴに電流５４（この電流は変位電流（Ｉｄｉｓ＝Ｃ×ｄＶ／ｄｔ Ｃ：ＭＯＳＦＥＴのｎオフセット領域６とｐウェル領域４のｐｎ接合容量）である）がｎソース領域５に向かって流れる。このとき、ゲート容量（ゲート電極１５とｐウェル領域４の間の容量）を介して電流５４が流れて、ゲート電極１５の電位をソース電極１８に対してプラスに上昇させ、ゲート電極１５直下のｐウェル領域４にチャネルを形成する。そのため、ドレイン／カソード電極１７からの電流５３はチャネルを通って電流５５としてｎソース領域５に流れる。この電流５５はソース電極１８に流入し、電流５６と電流５７に分流する。電流５６はワイヤ３６を通ってＧＮＤへ流れる。電流５７はｐコンタクト領域１３を通りｐエピタキシャル層２へ流入し、ｐ基板１、裏面電極１９を通って銅ベース２０へ流れて行く。
電流５３が増大するとドレイン／カソード電極１７の電位が上昇し、ＶＺＤのｎカソード領域９にツェナー電圧を超えるとツェナー電流（電流５２）が流れてＶＺＤが動作する。ＶＺＤが動作すると、ＥＳＤ試験回路４０からの電流５１は、ＭＯＳＦＥＴに流れる電流５３とＶＺＤに流れる電流５２に分流して流れ、ＭＯＳＦＥＴのドレイン・ソース間にはＶＺＤのツェナー電圧が印加されて電圧の上昇が小さくなるため、ＭＯＳＦＥＴに流れる電流５３の増大は抑制され、電流５１の増大分はＶＺＤに流れる。
そのため、ＭＯＳＦＥＴはスナップバック現象、または、アバランシェ現象に入らず、ＭＯＳＦＥＴはＥＳＤ破壊を起こさない。
特開２００１−３２００４７号公報 図１
特開２００２−９４０６３号公報 図１
そのため、ＭＯＳＦＥＴはスナップバック現象、または、アバランシェ現象に入らず、ＭＯＳＦＥＴはＥＳＤ破壊を起こさない。
しかし、図１１において、Ｒｅｐｉ０が１Ω程度と小さいと、電流５７が大きくなり、そのため、ＭＯＳＦＥＴに流れる電流５３が大きくなり、図１３で示すように、ＭＯＳＦＥＴはスナップバックに突入する。ＭＯＳＦＥＴがスナップバックすると、ＭＯＳＦＥＴに流れる電流５３は急増し、ＭＯＳＦＥＴはＥＳＤ破壊を起こす。
この発明の目的は、前記の課題を解決して、高ＥＳＤ耐量を有する半導体装置を提供することである。
この発明の目的は、前記の課題を解決して、高ＥＳＤ耐量を有する半導体装置を提供することである。
前記の目的を達成するために、第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、該コンタクト領域を点在させることで前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させる構成とする。
また、第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、前記スイッチング素子下の半導体基板の比抵抗を前記半導体保護素子を形成する半導体基板の部分の比抵抗より高くすることで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させる構成とする。
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、該コンタクト領域を点在させることで前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させる構成とする。
また、第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、前記スイッチング素子下の半導体基板の比抵抗を前記半導体保護素子を形成する半導体基板の部分の比抵抗より高くすることで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させる構成とする。
また、第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、前記半導体基板と該半導体基板の裏面電極とが絶縁膜を介して固着し、該絶縁膜が前記半導体保護素子形成箇所で開口し、該開口部で半導体基板と前記裏面電極を電気的に接触させることで、前記低電位電極から前記裏面電極に流れる電流経路の抵抗を増大させる構成とする。
また、第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層の表面層に形成したコンタクト領域を、抵抗性導電膜を介して電気的に接続することで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させる構成とする。
さらに、これらにおいて、前記ＭＯＳＦＥＴが、前記第２ウェル領域の表面層に形成された第２導電形のソース領域と、該ソース領域と離して前記第２ウェル領域の表面層に形成される第２導電形のオフセット領域と、該オフセット領域よりも高不純物濃度で該オフセット領域の表面層に形成される第２導電形のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、からなる横型のＭＯＳＦＥＴであり、前記半導体層がエピタキシャル層であり、
前記半導体保護素子が、前記エピタキシャル層に前記第１ウェル領域と離して形成され、前記半導体基板近傍に達する第２導電形のカソード領域と、前記エピタキシャル層とからなる縦型のツェナーダイオードであり、前記半導体層の表面層に前記第１ウェル領域と離して形成される第１導電形のコンタクト領域と、該コンタクト領域上と前記ソース領域上に形成した低電位電極であるソース電極と、前記ドレイン領域上と前記カソード上に共通に形成したドレイン／カソード電極と、前記半導体基板の裏面上に形成した裏面電極と、該裏面電極と固着する導電体とを有する半導体装置とする。
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、前記半導体基板と該半導体基板の裏面電極とが絶縁膜を介して固着し、該絶縁膜が前記半導体保護素子形成箇所で開口し、該開口部で半導体基板と前記裏面電極を電気的に接触させることで、前記低電位電極から前記裏面電極に流れる電流経路の抵抗を増大させる構成とする。
また、第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層の表面層に形成したコンタクト領域を、抵抗性導電膜を介して電気的に接続することで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させる構成とする。
さらに、これらにおいて、前記ＭＯＳＦＥＴが、前記第２ウェル領域の表面層に形成された第２導電形のソース領域と、該ソース領域と離して前記第２ウェル領域の表面層に形成される第２導電形のオフセット領域と、該オフセット領域よりも高不純物濃度で該オフセット領域の表面層に形成される第２導電形のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、からなる横型のＭＯＳＦＥＴであり、前記半導体層がエピタキシャル層であり、
前記半導体保護素子が、前記エピタキシャル層に前記第１ウェル領域と離して形成され、前記半導体基板近傍に達する第２導電形のカソード領域と、前記エピタキシャル層とからなる縦型のツェナーダイオードであり、前記半導体層の表面層に前記第１ウェル領域と離して形成される第１導電形のコンタクト領域と、該コンタクト領域上と前記ソース領域上に形成した低電位電極であるソース電極と、前記ドレイン領域上と前記カソード上に共通に形成したドレイン／カソード電極と、前記半導体基板の裏面上に形成した裏面電極と、該裏面電極と固着する導電体とを有する半導体装置とする。
また、前記コンタクト領域を直下の半導体層に投影した領域の半導体層の縦方向抵抗が２Ω以上であるとよい。
また、前記コンタクト領域を直下の半導体層に投影した領域の半導体層の縦方向抵抗が１０Ω以上であるとよい。
また、前記半導体基板と前記裏面電極の間に前記絶縁膜を挟む構成の前記半導体装置において、前記半導体基板を２０μｍ以下と薄くすることで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させるとよい。
また、前記抵抗性導電膜が、ポリシリコンであるとよい。
また、前記コンタクト領域を直下の半導体層に投影した領域の半導体層の縦方向抵抗が１０Ω以上であるとよい。
また、前記半導体基板と前記裏面電極の間に前記絶縁膜を挟む構成の前記半導体装置において、前記半導体基板を２０μｍ以下と薄くすることで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させるとよい。
また、前記抵抗性導電膜が、ポリシリコンであるとよい。
この発明において、ｐコンタクト領域の面積を小さくして、ｐエピタキシャル層の縦方向抵抗を増大させることで、ＥＳＤ時にＭＯＳＦＥＴに流れる電流を抑制して、ＥＳＤ破壊を防止して、ＥＳＤ耐量を向上させることができる。
また、ＭＯＳＦＥＴ下のｐ基板の縦方向抵抗を増大させることで、ＥＳＤ耐量を向上できる。
また、ＶＺＤ下のみのｐ基板に裏面電極を接触させ、ｐ基板の横方向抵抗を利用することで、ＭＯＳＦＥＴに流れる電流を抑制して、ＥＳＤ耐量を向上できる。
また、ソース電極とｐコンタクト領域を抵抗性導電膜を介して接続することで、ＭＯＳＦＥＴに流れる電流を抑制して、ＥＳＤ耐量を向上できる。
また、ＭＯＳＦＥＴ下のｐ基板の縦方向抵抗を増大させることで、ＥＳＤ耐量を向上できる。
また、ＶＺＤ下のみのｐ基板に裏面電極を接触させ、ｐ基板の横方向抵抗を利用することで、ＭＯＳＦＥＴに流れる電流を抑制して、ＥＳＤ耐量を向上できる。
また、ソース電極とｐコンタクト領域を抵抗性導電膜を介して接続することで、ＭＯＳＦＥＴに流れる電流を抑制して、ＥＳＤ耐量を向上できる。
この発明の実施の形態は、ｐエピタキシャル層の電位を安定させるために、ソース電極とｐエピタキシャル層をｐコンタクト領域を介して電気的に接続する。ソース領域からソース電極、ｐエピタキシャル層、ｐ基板を経由して流れる電流の経路抵抗を高めることで、被保護素子であるＭＯＳＦＥＴのＥＳＤ破壊を防止することにある。以下の説明で従来素子と同一の部位には同一の符号を付した。
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は図１０のソースパッド２１に相当する要部平面図である。ここでは、被保護素子であるＭＯＳＦＥＴを同一半導体基板に集積した要部断面図を示す。
被保護素子であるＭＯＳＦＥＴにおいて、３００μｍ程度の厚いｐ基板１（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）上にｐエピタキシャル層２（不純物濃度が１×１０15ｃｍ-3程度、厚みが１５μｍ程度）を形成し、このｐエピタキシャル層２の表面層にｎウェル領域３（不純物濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度、厚みが２μｍ〜５μｍ程度）を形成し、このｎウェル領域３の表面層にｐウェル領域４（不純物濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3、厚みが１μｍ〜２μｍ程度）を形成する。
被保護素子であるＭＯＳＦＥＴにおいて、３００μｍ程度の厚いｐ基板１（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）上にｐエピタキシャル層２（不純物濃度が１×１０15ｃｍ-3程度、厚みが１５μｍ程度）を形成し、このｐエピタキシャル層２の表面層にｎウェル領域３（不純物濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度、厚みが２μｍ〜５μｍ程度）を形成し、このｎウェル領域３の表面層にｐウェル領域４（不純物濃度が１×１０15ｃｍ-3〜１×１０17ｃｍ-3、厚みが１μｍ〜２μｍ程度）を形成する。
ｐウェル領域４の表面層にｎソース領域５（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）とｎオフセット領域６（不純物濃度が１×１０17ｃｍ-3〜１×１０18ｃｍ-3のオーダー）を形成し、ｎオフセット領域６の表面層にｎドレイン領域７（不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3のオーダー）を形成し、ｎソース領域５上、ｎドレイン領域７上にソース電極１８とドレイン／カソード電極１７を形成する。ｎオフセット領域６上にＬＯＣＯＳ酸化膜８を形成する。ｎソース領域５とｎオフセット領域６に挟まれたｐウェル領域４上に数十ｎｍ厚みのゲート酸化膜１４を介してポリシリコンのゲート電極１５を形成する。ｐエピタキシャル層２の表面層に高濃度のｐコンタクト領域１３を形成し、ｐウェル領域４の表面層にｐコンタクト領域１１を形成し、ｎソース領域５上とｐコンタクト領域１３上およびｐコンタクト領域１１上にソース電極１８を延在させる。ｎウェル領域３の表面層にｎコンタクト領域１２を形成し、ｎコンタクト領域１２上にドレイン／カソード電極１７を延在させる。ｐ基板１の裏面に裏面電極１９を形成し、裏面電極１９と銅ベース２０を固着する。
一方、半導体保護素子であるＶＺＤにおいて、ｐエピタキシャル層２の表面層に深いｎカソード領域９を形成し、ｎカソード領域９の表面層に高濃度のｎコンタクト領域１０を形成し、ｎコンタクト領域１０上にドレイン／カソード電極１７を延在させる。ｐ基板１とｐエピタキシャル層２とｎカソード領域９でＶＺＤが形成される。ｐコンタクト領域１３は、ｐエピタキシャル層２の電位を安定させるため必要である。また、ｐエピタキシャル層２がＶＺＤのアノード領域となる。
ＥＳＤ試験時には、ソース電極１８はワイヤ３６を介してＧＮＤと接続し、ゲート電極１５は図示しないゲートパッド３４を介してワイヤ３７でＧＮＤと接続し、ドレイン／カソード電極１７は図示しないワイヤでＥＳＤ試験回路４０を構成する主回路インダクタ３９と接続し、銅ベース２０はＧＮＤと接続する。
ＥＳＤ試験時には、ソース電極１８はワイヤ３６を介してＧＮＤと接続し、ゲート電極１５は図示しないゲートパッド３４を介してワイヤ３７でＧＮＤと接続し、ドレイン／カソード電極１７は図示しないワイヤでＥＳＤ試験回路４０を構成する主回路インダクタ３９と接続し、銅ベース２０はＧＮＤと接続する。
前記のｐエピタキシャル層２の厚さが１５μｍ程度と薄く、ｐコンタクト領域１３から流入した電流５７は横方向に広がらずにｐ基板１へ流れて行く。そのため、ｐコンタクト領域２の面積をＳ１とすると、ｐエピタキシャル層２の縦方向抵抗Ｒｅｐｉ１はｐエピタキシャル層２の比抵抗×（ｐエピタキシャル層の厚さ／Ｓ１）で決まる。つまり、ｐコンタクト領域１３を同図（ｂ）のように点在させることで、その面積Ｓ１を従来の１０分の１とすることで、Ｒｅｐｉ１を１０Ω程度と大きくすることができる。
縦方向抵抗Ｒｅｐｉ１を大きくすることで、ＭＯＳＦＥＴに流れる電流５３を抑制して、ＭＯＳＦＥＴがスナップバックすることを防止することができる。
図２は、図１の半導体装置の等価回路およびＥＳＤ試験回路を示す図である。図１２との違いは、１ΩのＲｅｐｉ０が１０ΩのＲｅｐｉ１に変更されている点である。
縦方向抵抗Ｒｅｐｉ１を大きくすることで、ＭＯＳＦＥＴに流れる電流５３を抑制して、ＭＯＳＦＥＴがスナップバックすることを防止することができる。
図２は、図１の半導体装置の等価回路およびＥＳＤ試験回路を示す図である。図１２との違いは、１ΩのＲｅｐｉ０が１０ΩのＲｅｐｉ１に変更されている点である。
図３は、図２の等価回路を用いて回路シミュレーションした波形を示す図である。ｐ基板１の比抵抗ρを０．０５Ωｃｍ、素子厚みを５００μｍで素子サイズを１ｍｍ2 （ここでの素子サイズとはＭＯＳＦＥおよびＶＺＤの面積である）、Ｒｅｐｉ１を１０Ωとした場合である。Ｒｅｐｉ１を１０Ωと大きくすることで、ＭＯＳＦＥＴのスナップバックを防止することができる。
図４は、Ｒｅｐｉ１をパラメータして、ＥＳＤ破壊電圧とＬｍｏｓ／Ｌｖｚｄの関係を示す。縦軸のＥＳＤ ＶｏｌｔａｇｅはＥＳＤ破壊電圧のことである。Ｒｅｐｉ１を大きくすると、ＥＳＤ破壊電圧がＬｍｏｓ／Ｌｖｚｄに大きく依存するようになる。
Ｒｅｐｉ１を１Ωより大きくし、Ｌｍｏｓ／Ｌｖｚｄを大きくすると、ＶＺＤに流れる電流５２の割合が大きくなり、ＭＯＳＦＥＴに流れる電流５３が小さくなるため、ＥＳＤ破壊電圧は高くなる。Ｌｍｏｓ／Ｌｖｚｄを１０以上として、集積回路で実用上必要とされるＥＳＤ破壊電圧である５ｋＶ以上とするためには、Ｒｅｐｉ１は２Ω以上とするとよい。また、Ｌｍｏｓ／Ｌｖｚｄが４０以上とし、Ｒｅｐｉ１を１０Ω以上とするとＥＳＤ破壊電圧は２５ｋＶ以上となり、大きなＥＳＤ耐量を必要とする自動車にも適用可能となる。
図４は、Ｒｅｐｉ１をパラメータして、ＥＳＤ破壊電圧とＬｍｏｓ／Ｌｖｚｄの関係を示す。縦軸のＥＳＤ ＶｏｌｔａｇｅはＥＳＤ破壊電圧のことである。Ｒｅｐｉ１を大きくすると、ＥＳＤ破壊電圧がＬｍｏｓ／Ｌｖｚｄに大きく依存するようになる。
Ｒｅｐｉ１を１Ωより大きくし、Ｌｍｏｓ／Ｌｖｚｄを大きくすると、ＶＺＤに流れる電流５２の割合が大きくなり、ＭＯＳＦＥＴに流れる電流５３が小さくなるため、ＥＳＤ破壊電圧は高くなる。Ｌｍｏｓ／Ｌｖｚｄを１０以上として、集積回路で実用上必要とされるＥＳＤ破壊電圧である５ｋＶ以上とするためには、Ｒｅｐｉ１は２Ω以上とするとよい。また、Ｌｍｏｓ／Ｌｖｚｄが４０以上とし、Ｒｅｐｉ１を１０Ω以上とするとＥＳＤ破壊電圧は２５ｋＶ以上となり、大きなＥＳＤ耐量を必要とする自動車にも適用可能となる。
尚、図１０のように、Ｌｖｚｄが銅ベース２０のインダクタンスで、Ｌｍｏｓがソース配線（ワイヤ３６）のインダクタンスの場合はＬｍｏｓ／Ｌｖｚｄは２０から１００程度となる。ソース配線を導体で行った場合はＬｍｏｓ／Ｌｖｚｄは１０程度となる。
図５は、この発明の第２実施例の半導体装置の要部断面図である。ここでは、ＭＯＳＦＥＴとＶＺＤを同一半導体基板に集積した要部断面図を示す。
図１との違いは、ｐコンタクト領域１３下およびＭＯＳＦＥＴ下のｐ基板１と裏面電極１９との接触抵抗をさらに大きくして、ｐ基板１の縦方向抵抗Ｒｓｕｂ１を大きくすることで、ＭＯＳＦＥＴのスナップバックをさらに起こりにくくした点である。
接触抵抗を増大させる方法として、例えば、ｐ基板１の裏面からＡｒなどの重いイオンによるダメージインプラを行うことである。このダメージインプラを全面に行うとＶＺＤのアバランシェ動作抵抗も悪化させてしまうので、好ましくない。また、ｐコンタクト領域１３下およびＭＯＳＦＥＴ下のｐ基板１の裏面にＹＡＧレーザーを照射することで、表面層をアモルファス化して接触抵抗を大きくすることもできる。
図１との違いは、ｐコンタクト領域１３下およびＭＯＳＦＥＴ下のｐ基板１と裏面電極１９との接触抵抗をさらに大きくして、ｐ基板１の縦方向抵抗Ｒｓｕｂ１を大きくすることで、ＭＯＳＦＥＴのスナップバックをさらに起こりにくくした点である。
接触抵抗を増大させる方法として、例えば、ｐ基板１の裏面からＡｒなどの重いイオンによるダメージインプラを行うことである。このダメージインプラを全面に行うとＶＺＤのアバランシェ動作抵抗も悪化させてしまうので、好ましくない。また、ｐコンタクト領域１３下およびＭＯＳＦＥＴ下のｐ基板１の裏面にＹＡＧレーザーを照射することで、表面層をアモルファス化して接触抵抗を大きくすることもできる。
また、ｐ基板１の裏面にノンドープのポリシリコンを形成し、ＶＺＤ箇所のポリシリコンをフォトエッチングで除去し、全面に裏面電極１９を形成することで、ｐコンタクト領域１３下およびＭＯＳＦＥＴ下のｐ基板１と裏面電極１９間の抵抗を大きくして同様の効果を得ることができる。
図６は、この発明の第３実施例の半導体装置の要部断面図である。ここでは、ＭＯＳＦＥＴとＶＺＤを同一半導体基板に集積した要部断面図を示す。
図１との違いは、裏面電極１９をＶＺＤ下のみ電気的に接触させた点である。こうすることで、ｐ基板１の横方向抵抗Ｒｓｕｂ２がＲｅｐｉ１に加わり、電流５７が流れる経路の抵抗をさらに増大できて、ＭＯＳＦＥＴに流れる電流５３が一層抑制できる。その結果、ＥＳＤ破壊が一層起こりにくくできる。
この場合は、Ｒｓｕｂ２が大きい場合にはＲｅｐｉ０は従来のように１Ω程度でも効果がある。また、例えば、ｐ基板１にＡｒなどの重いイオンによるダメージインプラなど行うとさらに抵抗が増大し、電流５７がさらに抑制される。
図１との違いは、裏面電極１９をＶＺＤ下のみ電気的に接触させた点である。こうすることで、ｐ基板１の横方向抵抗Ｒｓｕｂ２がＲｅｐｉ１に加わり、電流５７が流れる経路の抵抗をさらに増大できて、ＭＯＳＦＥＴに流れる電流５３が一層抑制できる。その結果、ＥＳＤ破壊が一層起こりにくくできる。
この場合は、Ｒｓｕｂ２が大きい場合にはＲｅｐｉ０は従来のように１Ω程度でも効果がある。また、例えば、ｐ基板１にＡｒなどの重いイオンによるダメージインプラなど行うとさらに抵抗が増大し、電流５７がさらに抑制される。
図７は、この発明の第４実施例の半導体装置の要部断面図である。ここでは、、ＭＯＳＦＥＴとＶＺＤを同一半導体基板に集積した要部断面図を示す。
図６との違いは、ｐ基板１の厚さを薄くした点である。横方向抵抗を大きくするためのｐ基板１の厚さは薄い程よい。しかし、ｐ基板１上にｐエピタキシャル層２を形成するときの拡散プロフィルのダレがあるため、薄くし過ぎるとｐ基板１の表面濃度が低下してオーミックコンタクトが得られない。そのため、ｐ基板１の厚さは１０μｍ以上を必要とする。また、ｐ基板１が厚いと横方向抵抗が小さくなるため、ｐ基板１の厚さを２０μｍ以下とするとよい。
このようにｐ基板１の厚さを薄くすることで、ｐ基板１の横方向抵抗Ｒｓｕｂ３が大きくなり、電流５７が流れる経路の抵抗を増大できて、ＭＯＳＦＥＴに流れる電流５３が一層抑制できる。その結果、ＥＳＤ破壊が一層起こりにくくできる。
図６との違いは、ｐ基板１の厚さを薄くした点である。横方向抵抗を大きくするためのｐ基板１の厚さは薄い程よい。しかし、ｐ基板１上にｐエピタキシャル層２を形成するときの拡散プロフィルのダレがあるため、薄くし過ぎるとｐ基板１の表面濃度が低下してオーミックコンタクトが得られない。そのため、ｐ基板１の厚さは１０μｍ以上を必要とする。また、ｐ基板１が厚いと横方向抵抗が小さくなるため、ｐ基板１の厚さを２０μｍ以下とするとよい。
このようにｐ基板１の厚さを薄くすることで、ｐ基板１の横方向抵抗Ｒｓｕｂ３が大きくなり、電流５７が流れる経路の抵抗を増大できて、ＭＯＳＦＥＴに流れる電流５３が一層抑制できる。その結果、ＥＳＤ破壊が一層起こりにくくできる。
図８は、この発明の第５実施例の半導体装置の要部断面図である。ここでは、ＭＯＳＦＥＴとＶＺＤを同一半導体基板に集積した要部断面図を示す。
図１との違いは、ｐコンタクト領域１３とｎソース領域５の接続を、例えば、ポリシリコンのような抵抗性導電膜２５で接続した点である。ｐコンタクト領域１３上にＡｌのような導電膜２７を形成し、この導電膜２７とソース電極１８との間を抵抗性導電膜２５で接続する。抵抗性導電膜２５上と導電膜２７上に絶縁膜２６を形成し、その上にソース電極１８を形成する。
この場合も電流５７の経路の抵抗を大きくするため、図１よりスナップバックしにくくなる。また、Ｒｅｐｉ１の抵抗が１Ω程度と小さい場合でも抵抗性導電膜２５の抵抗が大きい場合は、電流５７が抑制されてＥＳＤ破壊防止に効果がある。
図１との違いは、ｐコンタクト領域１３とｎソース領域５の接続を、例えば、ポリシリコンのような抵抗性導電膜２５で接続した点である。ｐコンタクト領域１３上にＡｌのような導電膜２７を形成し、この導電膜２７とソース電極１８との間を抵抗性導電膜２５で接続する。抵抗性導電膜２５上と導電膜２７上に絶縁膜２６を形成し、その上にソース電極１８を形成する。
この場合も電流５７の経路の抵抗を大きくするため、図１よりスナップバックしにくくなる。また、Ｒｅｐｉ１の抵抗が１Ω程度と小さい場合でも抵抗性導電膜２５の抵抗が大きい場合は、電流５７が抑制されてＥＳＤ破壊防止に効果がある。
また、第１から第４実施例とこの第５実施例を組み合わせると、さらに効果が大きくなる。
図９は、この発明の第６実施例の半導体装置の要部断面図である。ここでは、、ＭＯＳＦＥＴとＶＺＤを同一半導体基板に集積した要部断面図を示す。
図１との違いは、ｎソース領域５のみｐウェル領域４の表面層に形成している点である。このような構造のＭＯＳＦＥＴにも本発明を適用すると同様の効果が得られる。
前記の実施例のＭＯＳＦＥＴはダブルリサーフ構造の場合を示したが、ｎウェル領域３（場合によってはｐウェル領域４を含めて）を形成しない４０Ｖ程度の低耐圧のＭＯＳＦＥＴの場合でも同様の効果が得られる。
図１との違いは、ｎソース領域５のみｐウェル領域４の表面層に形成している点である。このような構造のＭＯＳＦＥＴにも本発明を適用すると同様の効果が得られる。
前記の実施例のＭＯＳＦＥＴはダブルリサーフ構造の場合を示したが、ｎウェル領域３（場合によってはｐウェル領域４を含めて）を形成しない４０Ｖ程度の低耐圧のＭＯＳＦＥＴの場合でも同様の効果が得られる。
１ ｐ基板
２ ｐエピタキシャル層
３ ｎウェル領域
４ ｐウェル領域
５ ｎソース領域
６ ｎオフセット領域
７ ｎドレイン領域
８ ＬＯＣＯＳ酸化膜
９ ｎカソード領域
１０ ｎコンタクト領域（ｎカソード領域）
１１ ｐコンタクト領域（ｐウェル領域）
１２ ｎコンタクト領域（ｎウェル領域）
１３ ｐコンタクト領域（ｐエピタキシャル層）
１４ ゲート酸化膜 １５ ゲート電極
１６ 絶縁膜
１７ ドレイン／カソード電極
１８ ソース電極
１９ 裏面電極
２０ 銅ベース
２１ ソースパッド
２２ 絶縁膜（ｐ基板と裏面電極間に形成）
２３ 開口部
２５ 抵抗性導電膜
２６ 絶縁膜（ソース電極と抵抗性導電膜、導電膜の間に形成）
２７ 導電膜
３１ 半導体チップ
３２ ＭＯＳＦＥＴとＶＺＤ形成箇所
３３ 回路部
３４ ゲートパッド
３５ ワイヤ（ドレイン配線）
３６ ワイヤ（ソース配線）
３７ ワイヤ（ゲート配線）
３８ モールド樹脂
３９ 主回路インダクタ
４０ ＥＳＤ試験回路
５１〜５８ 電流
Ｌｍｏｓ ソース配線（ワイヤ３６）のインダクタンス
Ｌｖｚｄ 銅ベースのインダクタンス
Ｒｇ ゲート電極の抵抗
Ｌｇ ゲート配線（ワイヤ３７）のインダキタンス
Ｒｅｐｉ０ 従来の半導体装置のエピタキシャル層の縦方向抵抗
Ｒｅｐｉ１ 本発明の半導体装置のエピタキシャル層の縦方向抵抗
Ｒｓｕｂ１ ｐ基板の縦方向抵抗
Ｒｓｕｂ２、Ｒｓｕｂ３ ｐ基板の横方向抵抗
Ｓ０ 従来の半導体装置のｐコンタクト領域の面積
Ｓ１ 本発明の半導体装置のｐコンタクト領域の面積
Ｌｄ 主回路インダクタのインダクタンス
Ｒｅｓｄ 主回路抵抗
Ｃｅｓｄ 主回路コンデンサ
ＳＷ スイッチ
ＧＮＤ グランド
２ ｐエピタキシャル層
３ ｎウェル領域
４ ｐウェル領域
５ ｎソース領域
６ ｎオフセット領域
７ ｎドレイン領域
８ ＬＯＣＯＳ酸化膜
９ ｎカソード領域
１０ ｎコンタクト領域（ｎカソード領域）
１１ ｐコンタクト領域（ｐウェル領域）
１２ ｎコンタクト領域（ｎウェル領域）
１３ ｐコンタクト領域（ｐエピタキシャル層）
１４ ゲート酸化膜 １５ ゲート電極
１６ 絶縁膜
１７ ドレイン／カソード電極
１８ ソース電極
１９ 裏面電極
２０ 銅ベース
２１ ソースパッド
２２ 絶縁膜（ｐ基板と裏面電極間に形成）
２３ 開口部
２５ 抵抗性導電膜
２６ 絶縁膜（ソース電極と抵抗性導電膜、導電膜の間に形成）
２７ 導電膜
３１ 半導体チップ
３２ ＭＯＳＦＥＴとＶＺＤ形成箇所
３３ 回路部
３４ ゲートパッド
３５ ワイヤ（ドレイン配線）
３６ ワイヤ（ソース配線）
３７ ワイヤ（ゲート配線）
３８ モールド樹脂
３９ 主回路インダクタ
４０ ＥＳＤ試験回路
５１〜５８ 電流
Ｌｍｏｓ ソース配線（ワイヤ３６）のインダクタンス
Ｌｖｚｄ 銅ベースのインダクタンス
Ｒｇ ゲート電極の抵抗
Ｌｇ ゲート配線（ワイヤ３７）のインダキタンス
Ｒｅｐｉ０ 従来の半導体装置のエピタキシャル層の縦方向抵抗
Ｒｅｐｉ１ 本発明の半導体装置のエピタキシャル層の縦方向抵抗
Ｒｓｕｂ１ ｐ基板の縦方向抵抗
Ｒｓｕｂ２、Ｒｓｕｂ３ ｐ基板の横方向抵抗
Ｓ０ 従来の半導体装置のｐコンタクト領域の面積
Ｓ１ 本発明の半導体装置のｐコンタクト領域の面積
Ｌｄ 主回路インダクタのインダクタンス
Ｒｅｓｄ 主回路抵抗
Ｃｅｓｄ 主回路コンデンサ
ＳＷ スイッチ
ＧＮＤ グランド
Claims (8)
- 第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、該コンタクト領域を点在させることで前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させることを特徴とする半導体装置。 - 第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、前記ＭＯＳＦＥＴ下の半導体基板の比抵抗を前記半導体保護素子を形成する半導体基板の部分の比抵抗より高くすることで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させることを特徴とする半導体装置。 - 第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層を、該半導体層の表面層に形成したコンタクト領域を介して電気的に接続し、前記半導体基板と該半導体基板の裏面電極とが絶縁膜を介して固着し、該絶縁膜が前記半導体保護素子形成箇所で開口し、該開口部で半導体基板と前記裏面電極を電気的に接触させることで、前記低電位電極から前記裏面電極に流れる電流経路の抵抗を増大させることを特徴とする半導体装置。 - 第１導電形の半導体基板と、該半導体基板上に形成した第１導電形の半導体層と、該半導体層の表面層に形成された第２導電形の第１ウェル領域と、該第１ウェル領域表面に形成された第１導電形の第２ウェル領域とを有し、該第２ウェル領域内に横型のスイッチング素子であるＭＯＳＦＥＴが形成され、前記第２ウェル領域が前記第１ウェル領域によって前記半導体層から分離され、前記ＭＯＳＦＥＴと離して前記半導体層と前記半導体基板に形成され、過電圧から前記ＭＯＳＦＥＴを保護する縦型の半導体保護素子と、を有する半導体装置において、
前記ＭＯＳＦＥＴの低電位電極と前記半導体層の表面層に形成したコンタクト領域を、抵抗性導電膜を介して電気的に接続することで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させることを特徴とする半導体装置。 - 前記ＭＯＳＦＥＴが、前記第２ウェル領域の表面層に形成された第２導電形のソース領域と、該ソース領域と離して前記第２ウェル領域の表面層に形成される第２導電形のオフセット領域と、該オフセット領域よりも高不純物濃度で該オフセット領域の表面層に形成される第２導電形のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、からなる横型のＭＯＳＦＥＴであり、前記半導体層がエピタキシャル層であり、
前記半導体保護素子が、前記エピタキシャル層に前記第１ウェル領域と離して形成され、前記半導体基板近傍に達する第２導電形のカソード領域と、前記エピタキシャル層とからなる縦型のツェナーダイオードであり、
前記半導体層の表面層に前記第１ウェル領域と離して形成される第１導電形のコンタクト領域と、該コンタクト領域上と前記ソース領域上に形成した低電位側電極であるソース電極と、
前記ドレイン領域上と前記カソード上に共通に形成したドレイン／カソード電極と、
前記半導体基板の裏面上に形成した裏面電極と、該裏面電極と固着する導電体と、を有する半導体装置であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。 - 前記コンタクト領域を直下の半導体層に投影した領域の半導体層の縦方向抵抗が２Ω以上であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板を２０μｍ以下と薄くすることで、前記低電位電極から半導体基板に流れる電流経路の抵抗を増大させることを特徴とする請求項３に記載の半導体装置。
- 前記抵抗性導電膜が、ポリシリコンであることを特徴とする請求項４に記載の半導体装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5261636B2 (ja) | 2006-10-27 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| JP5040387B2 (ja) | 2007-03-20 | 2012-10-03 | 株式会社デンソー | 半導体装置 |
| JP2009021289A (ja) * | 2007-07-10 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | ソレノイド制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026314A (ja) * | 2000-07-06 | 2002-01-25 | Toshiba Corp | 半導体装置 |
| JP2003224224A (ja) * | 2002-01-30 | 2003-08-08 | Kyocera Corp | ろう材付きリードピンおよびリードピン付きセラミックパッケージ |
| JP4228586B2 (ja) * | 2002-05-21 | 2009-02-25 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| JP3768201B2 (ja) * | 2003-04-21 | 2006-04-19 | 沖電気工業株式会社 | Ｃｍｏｓ出力回路 |
-
2004
- 2004-04-21 JP JP2004125600A patent/JP4899292B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2005311052A (ja) | 2005-11-04 |
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| JPH02192170A (ja) | 半導体素子 |
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| Date | Code | Title | Description |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A711 | Notification of change in applicant |
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|
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