JP2007048900A - 化合物半導体装置 - Google Patents

Abstract

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】パッドの周辺に第１ｎ＋型領域、第２ｎ＋型領域を設けてパッドと保護素子を接続する。保護素子の２端子は、その上に金属層が配置されず、保護素子の延在する長さもパッドの最長部の２分の１以下である。従って、保護素子内での高周波信号の漏れを防止し、更に保護素子の寄生容量を大幅に低減できる。これにより、インサーションロスを全く劣化させることなく、マシンモデルで７００Ｖの静電破壊電圧を得ることができる。
【選択図】 図２

Description

本発明は、化合物半導体装置に関し、特に保護素子を接続することにより静電破壊電圧を大幅に向上させる化合物半導体装置に関する。

化合物半導体装置（ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））では、ショットキーゲートのサージ耐量が小さいため、ソース−ゲート間にｎｐｎ保護ダイオードを接続し、ショットキーゲートの順逆方向のサージ耐量に対して１０倍以上のサージ耐量を実現する手法が知られている（例えば非特許文献１参照。）。
宮脇康雄他、３名、「イオン注入型低雑音デュアルゲートＧａＡｓＭＥＳＦＥＴ」、ＳＡＮＹＯ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ、三洋電機（株）、１９８６年８月、ＶＯＬ．１８、ＮＯ．２、Ｐ７６−８４

ＧａＡｓ ＭＥＳＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の化合物半導体装置では、基板に、例えばｎ型不純物を注入する、あるいは絶縁化領域で分離するなどして、動作領域や抵抗などの伝導領域を形成している。すなわち、デバイスの伝導領域としては一つの導電型（ｎ型）の不純物で構成される。

しかし、静電破壊に弱いショットキー接合を保護するために、上記の如くｎｐｎ保護ダイオードを接続する場合には、保護ダイオードを形成するためだけにｐ型不純物領域の形成工程が必要である。

またｎｐｎ保護ダイオードは、ｐｎ接合の寄生容量が大きく、高周波特性が劣化する問題があった。

本発明はかかる課題に鑑みてなされ、第１に、化合物半導体基板に設けられ、ソース電極、ドレイン電極およびゲート電極を有するＦＥＴと、前記各電極のうち少なくとも２つの電極にそれぞれ接続するパッドと、第１および第２伝導領域とそれらの周囲に配置した絶縁領域により構成され、前記第１伝導領域および第２伝導領域を、第１パッドおよび第２パッドとそれぞれ接続する保護素子とを具備し、前記第１伝導領域は、前記第１パッドから露出して該第１パッド周辺に配置され、前記第２伝導領域は、前記第２パッド周辺に配置され、前記第１伝導領域と第２伝導領域は、互いに近接して所定の間隔で対向する第１の辺および第２の辺をそれぞれ有し、前記第１の辺および第２の辺が対向する距離を前記第１パッドおよび第２パッドのそれぞれ最長部の２分の１以下の長さとすることにより解決するものである。

第２に、ソース電極、ドレイン電極およびゲート電極をそれぞれ有する第１ＦＥＴおよび第２ＦＥＴと、前記両ＦＥＴのソース電極に共通で接続する共通入力端子パッドと、前記両ＦＥＴのドレイン電極にそれぞれ接続する２つの出力端子パッドと、前記両ＦＥＴのゲート電極にそれぞれ接続する２つの制御端子パッドと、第１および第２伝導領域とそれらの周囲に配置した絶縁領域により構成され、前記第１伝導領域および第２伝導領域を、異なる前記電極に接続する前記パッドのいずれか２つとそれぞれ接続する保護素子とを具備し、前記第１伝導領域は、１つの前記パッドから露出して該パッド周辺に配置され、前記第２伝導領域は、他の前記パッド周辺に配置され、前記第１伝導領域と第２伝導領域は、互いに近接して所定の間隔で対向する第１の辺および第２の辺をそれぞれ有し、前記第１の辺および第２の辺が対向する距離を前記１つのパッドおよび他のパッドのそれぞれ最長部の２分の１以下の長さとすることにより解決するものである。

本発明によれば以下の効果が得られる。

第１に、ＦＥＴのゲート−ソース間にｎ／ｉ／ｎ型保護素子を接続する。これにより、ｐｎ接合ダイオードと比較して寄生容量を大幅に低減し、且つ静電破壊耐量を大幅に向上させることができる。

また、保護素子は、ＦＥＴの２端子となるパッド間に接続される。従って、制御信号がＦＥＴの動作領域に至る経路途中に保護素子を接続する場合と比較して、高周波信号−制御信号間の干渉が起こることはない。

第２に、保護素子の２端子となる第１および第２伝導領域は、両領域と直接コンタクトする金属層が配置されない。従って、保護素子の両端子に接続するシリーズ抵抗が大きく、パッド−パッド間（ゲート−ソース間）のインピーダンスを大きくできるので、保護素子内で高周波信号が漏れることを防止できる。従って、スイッチ回路装置の場合にはインサーションロスの増加を抑制できる。

第３に、保護素子の延在距離を短くすることにより、より寄生容量を低減し、ＨＥＭＴに保護素子を接続する場合であってもインサーションロスの劣化を防止できる。

第４に、ＦＥＴの製造工程において、新たなスペースや、新たな工程を追加することなく、また高周波特性を劣化させることなく、静電破壊電圧を向上させることができる。

第５に、スイッチ回路装置に保護素子を接続することにより、静電破壊に弱いスイッチ回路装置の２端子間の保護効果を大幅に高めることができる。

以下に本発明の実施の形態を図１から図１３を用いて詳細に説明する。まず図１から図９を参照して本発明の第１の実施形態を説明する。

図１を参照し、本実施形態の保護素子２００の原理的な構造について説明する。

保護素子２００は、図の如く、近接する第１伝導領域２０１と第２伝導領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１伝導領域２０１および第２伝導領域２０２は、例えばノンドープのＧａＡｓ基板に、不純物を注入した不純物領域である。以下、不純物としてｎ型を例に、第１伝導領域２０１および第２伝導領域２０２をそれぞれ第１ｎ＋型領域２０１および第２ｎ＋型領域２０２として説明する。

第１ｎ＋型領域２０１および第２ｎ＋型領域２０２は、静電エネルギーを通せる離間距離ｄ（例えば４μｍ程度）で対向配置され、その不純物濃度は、共に１×１０^１７ｃｍ^−３以上である。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板１０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０^１４ｃｍ^−３以下程度、抵抗率は１×１０^６Ωｃｍ以上が望ましい。

第１ｎ＋型領域２０１、第２ｎ＋型領域２０２を保護素子２００の２端子とし、これらをそれぞれＦＥＴ等の被保護素子の２端子に接続する。これにより、被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。

通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域２０３を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域２０３を信号が通ることは無い。従って通常の動作では、保護素子２００は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは絶縁領域２０３を静電エネルギーが通り、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２間で放電する。

保護素子２００の２端子（第１ｎ＋型領域２０１および第２ｎ＋型領域２０２）の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。保護素子２００の２端子の不純物濃度および絶縁領域の抵抗率も、同様である。

次に、図２を用いて、本実施形態の半導体装置について、ＧａＡｓ ＭＥＳＦＥＴを例に説明する。

本実施形態の半導体装置は、保護素子２００の２端子をＧａＡｓ ＭＥＳＦＥＴの２つの電極に接続するパッドとそれぞれ接続するものである。

図２（Ａ）は平面図、図２（Ｂ）は図２（Ａ）のａ−ａ線断面図であり、図２（Ｃ）は図２（Ａ）の等価回路図である。

図２（Ａ）（Ｂ）の如く、被保護素子１００は、ＧａＡｓ ＭＥＳＦＥＴであり、半絶縁基板１０１であるＧａＡｓ表面に、動作領域１０８を設ける。動作領域１０８はｎ型不純物領域であり、高濃度のｎ型不純物領域であるソース領域１０３、ドレイン領域１０４を有する。動作領域１０８は、図２（Ａ）の破線の領域に設けられる。また動作領域１０８には、その表面とショットキー接合を形成するゲート電極１７、ソース領域１０３およびドレイン領域１０４表面とオーミック接合をそれぞれ形成するソース電極２５およびドレイン電極２６が設けられる。ソース電極２５およびドレイン電極２６上には２層目のソース電極１５およびドレイン電極１６が配置される。ソース電極１５およびドレイン電極１６は、動作領域１０８外に設けられ、各電極と対応するパッドと同一の金属層により構成される。ソースパッドＳＰ、ドレインパッドＤＰ、ゲートパッドＧＰは、それぞれ動作領域１０８の対応する電極と接続し、またＭＥＳＦＥＴ１００のソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇに接続するパッドである。

ＭＥＳＦＥＴ１００においては、ゲートショットキ接合の容量が小さく、ゲート端子Ｇ−ソース端子Ｓ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。つまり、静電破壊電圧を考える場合の等価回路は、図２（Ｃ）の如く、ゲート端子Ｇ−ソース端子Ｓ間に、ショットキバリアダイオード１１５が接続された回路となる。

静電破壊からの保護は、弱い接合であるゲート電極１７のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、ＭＥＳＦＥＴ１００の２端子間に上記の保護素子２００を接続する。保護素子２００は、ＭＥＳＦＥＴ１００の対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路となる。つまりこれにより、ＭＥＳＦＥＴ１００の静電破壊に弱い接合を保護することができる。

本実施形態では、図２（Ａ）（Ｃ）の如く、ソース端子Ｓ−ゲート端子Ｇの２端子間となるソースパッドＳＰ−ゲートパッドＧＰ間に、保護素子２００を接続する。尚、以下、第１パッドＰ１がソースパッドＳＰであり、第２パッドＰ２がゲートパッドＧＰの場合を例に説明するが、これらを入れ替えても良いし、第１パッドＰ１および第２パッドＰ２がそれぞれドレインパッドＤＰとゲートパッドＧＰであってもよい。

これにより、ソースパッドＳＰおよびゲートパッドＧＰから印加された静電エネルギーを、保護素子２００内部で一部放電させることができる。すなわち、静電破壊強度が最も弱いＦＥＴ動作領域１０８上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ１００を静電破壊から保護することができる。ここでは、ゲート端子Ｇ−ソース端子Ｓ間に保護素子２００を接続して放電させるが、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子２００を接続しても良い。

図３は、ゲート端子Ｇ−ソース端子Ｓ間および、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子２００を接続し、放電させる図である。

この場合、ソース端子Ｓ−ゲート端子Ｇの２端子間となるソースパッドＳＰ−ゲートパッドＧＰ間に、保護素子２００を接続する。更にドレイン端子Ｄ−ゲート端子Ｇの２端子間となるドレインパッドＤＰ−ゲートパッドＧＰ間に、保護素子２００を接続する。

これにより、ソースパッドＳＰおよびゲートパッドＧＰから印加された静電エネルギーを、保護素子２００内部で一部放電させることができる。また、ドレインパッドＤＰおよびゲートパッドＧＰから印加された静電エネルギーを、保護素子２００内部で一部放電させることができる。すなわち、静電破壊強度が最も弱いＦＥＴ動作領域１０８上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ１００を静電破壊から保護することができる。

図４には、保護素子２００の拡大図を示す。図４（Ａ）は平面図であり、図４（Ｂ）は図４（Ａ）のｂ−ｂ線断面図を示す。

前述のごとく保護素子２００はパッドに接続する。ここで、パッドは金属層により形成されるが、第１ｎ＋型領域２０１は、その上に金属層などの導電層が直接コンタクトすることはない。また図４では第２ｎ＋型領域２０２もその上に金属層などの導電層が直接コンタクトしない場合を示すが、第２ｎ＋型領域２０２上には第２ｎ＋型領域２０２と直接コンタクトする導電層が配置されてもよい。

保護素子２００の第１ｎ＋型領域２０１は、例えばソースパッドＳＰから露出してソースパッドＳＰ周辺のノンドープＧａＡｓ基板１０１表面に配置される。また、第２ｎ＋型領域２０２は、例えばゲートパッドＧＰから露出してゲートパッドＧＰ周辺の基板１０１表面に配置される。すなわち、第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の周囲には絶縁領域２０３（ノンドープＧａＡｓ基板）が配置される。ここで第１ｎ＋型領域２０１の幅ｗ１および第２ｎ＋型領域２０１の幅ｗ２は５μｍである。

第１ｎ＋型領域２０１と第２ｎ＋型領域２０２は、４μｍ程度の一定の離間距離ｄで近接して対向する第１の辺Ｓ１および第２の辺Ｓ２をそれぞれ有する。そして、第１の辺Ｓ１および第２の辺Ｓ２が対向する距離（以降、保護素子２００の長さＬ）は第１パッド（ここではソースパッドＳＰ）の最長部Ｌ１１の２分の１以下の長さである。また第１の辺Ｓ１の長さＬ１２は、保護素子２００の長さＬと同じであり同様に第１ｎ＋型領域が接続する第１パッド（ここではソースパッドＳＰ）の最長部Ｌ１１の２分の１以下の長さである。パッドの最長部とは、パッドが矩形（正方形も含む）の場合は短辺の長さ、円形の場合は直径、それ以外の形状の場合にはパッド内部で最も長さが取れる直線距離（例えば対角線等）を指す。

また、第１ｎ＋型領域２０１はソースパッドＳＰと直流電流が流れる状態で接続（以下直流的に接続）するが、第１ｎ＋型領域２０１はその上に、当該領域と重畳して直接コンタクトする金属層を有さない。

すなわち、図４（Ｂ）の如く、第１ｎ＋型領域上には何れの金属層も配置されず、第１ｎ＋型領域２０１はソースパッドＳＰの端部の近辺に配置され、ソースパッドＳＰと直流的に接続する。

更に、ソースパッドＳＰの周辺の基板１０１表面には、ソースパッドＳＰからの高周波信号の漏れを防止するため、第３伝導領域１５０が配置される。第３伝導領域１５０はｎ型の不純物領域（以下第３ｎ＋型領域と称する）であり、第１ｎ＋型領域２０１と連続する。第３ｎ＋型領域１５０は、ソースパッドＳＰと少なくとも一部が重畳し、ソースパッドＳＰと直接コンタクトするように配置されて、ソースパッドＳＰと接続する。尚、アイソレーション向上のために設けられる第３ｎ＋型領域１５０の不純物濃度は、第１ｎ＋型領域２０１の不純物濃度と同等である。つまり、この場合、第１ｎ＋型領域２０１は、第３ｎ＋型領域１５０を介してソースパッドＳＰと直流的に接続している。

第２ｎ＋型領域２０２も、第１ｎ＋型領域２０１と同様の構成である。すなわち、図においては第１ｎ＋型領域２０１の第１の辺Ｓ１と対向する第２の辺Ｓ２の長さＬ２２は、ゲートパッドＧＰの最長部Ｌ２１の２分の１以下の長さである。従って保護素子２００の長さＬはＬ２２とも同じ長さであり、同様にゲートパッドＧＰの最長部Ｌ２１の２分の１以下である。
また、第２ｎ＋型領域２０２の幅（第１ｎ＋型領域２０１の幅ｗ１と同様）ｗ２は５μｍとする。

このように、本実施形態の保護素子２００はその２端子をそれぞれＭＥＳＦＥＴ１００の例えば入力信号および制御信号が印加される２つのパッド周辺に配置し、各パッドと接続する。これにより、例えばソース端子Ｓ−ゲート端子Ｇ間に印加された静電エネルギーを、保護素子２００により一部放電させることができる。つまり、静電破壊強度が最も弱いＭＥＳＦＥＴ１００の動作領域１０８上のゲートショットキ接合に至る静電エネルギーを大きく減衰させ、ＭＥＳＦＥＴ１００を静電破壊から保護することができる。

図５は、第３ｎ＋型領域１５０の他のパターンを示す図であり、図４（Ａ）のｂ−ｂ線断面に対応する他の形態を示す。

図５（Ａ）の如く、第３ｎ＋型領域１５０はソースパッドＳＰ下方全面に配置されてもよい。第３ｎ＋型領域１５０は、ソースパッドＳＰと重畳して直接コンタクトし、ソースパッドＳＰと接続する。

図５（Ｂ）（Ｃ）は、第３ｎ＋型領域１５０の上に、該領域と直接コンタクトするパッドが配置されない場合である。

図５（Ｂ）はパッドの端部に隣接して第３ｎ＋型領域１５０が配置される場合であり、図５（Ｃ）はパッドに近接し、しかしパッドの端部から離間して第３ｎ＋型領域１５０が配置される場合である。

このような場合において、第３ｎ＋型領域１５０とソースパッドＳＰの端部の離間距離が０μｍ〜５μｍであれば、両者は直流的に接続でき、アイソレーション向上の機能を保つことができる。

そして、いずれの場合においても、第１ｎ＋型領域２０１は、第３ｎ＋型不純物領域１５０を介してソースパッドＳＰと直流的に接続している。

ここで、第１ｎ＋型領域２０１と第３ｎ＋型領域１５０は連続する領域であるので、第１ｎ＋型領域２０１を明確にするために第３ｎ＋型領域１５０について、更に説明する。第３ｎ＋型領域１５０はパッドの周囲に配置されパッドと直流的に接続する不純物領域である。第３ｎ＋型領域１５０はその上に直接コンタクトするパッドなどの導電層が配置されていてもよく、配置されていなくてもよい。

そして、本実施形態の第１ｎ＋型領域２０１はパッドと直流的に接続し、その上に金属層（導電層）が配置されない幅ｗ１＝５μｍの領域である。つまり、本実施形態において、パッドと直流的に接続する第３ｎ＋型領域１５０が有る場合には、保護素子２００の絶縁領域２０３の端部から５μｍまでの、その上に金属層が配置されない伝導領域を第１ｎ＋型領域２０１とする。

更に、図５（Ｄ）（Ｅ）は、第１ｎ＋型領域２０１とソースパッドＳＰの間に第３ｎ＋型領域１５０が配置されない場合を示す。すなわちソースパッドＳＰの端部に近接して第１ｎ＋型領域２０１を配置することで、第１ｎ＋型領域２０１を第３ｎ＋型領域１５０として機能させることができる。その場合も第１ｎ＋型領域２０１上に金属層などの導電層は配置されない。

より詳細には、第１ｎ＋型領域２０１の幅ｗ１は５μｍである。図５（Ａ）〜（Ｃ）の如く、アイソレーション向上のための第３ｎ＋型領域１５０をソースパッドＳＰと第１ｎ＋型領域２０１の間に配置する場合は、絶縁領域２０３の境界から幅ｗ１＝５μｍまでの領域が第１ｎ＋型領域２０１であり、５μｍの位置からソースパッドＳＰ側の領域が第３ｎ＋型領域１５０である。

一方図５（Ｄ）の如く、第１ｎ＋型領域２０１をパッドに隣接して配置した場合、第１ｎ＋型領域２０１はソースパッドＳＰと直流的に接続することができ、また第３ｎ＋型領域１５０の一部としてアイソレーション向上に寄与することができる。

また、図５（Ｅ）の如く、ソースパッドＳＰから０μｍ〜５μｍの距離で近接して第１ｎ＋型領域２０１を配置することにより、第１ｎ＋型領域２０１はソースパッドＳＰと直流的に接続することができ、第３ｎ＋型領域１５０の一部としても機能する。

尚、図５（Ｄ）（Ｅ）の場合において、保護素子２００となる第１ｎ＋型領域２０１が配置されるのはソースパッドＳＰ周辺の一部である。すなわち、第１ｎ＋型領域２０１以外のパッド周辺部には、第３ｎ＋型領域１５０を配置した方が、アイソレーションの向上に有利である。

図５においては、第２ｎ＋型領域２０２も第１ｎ＋型領域２０１の構成と同様とした。すなわち第２ｎ＋型領域２０２は該領域２０２と重畳して直接コンタクトする金属を有さず、第３ｎ＋型領域１５０と連続する。本実施形態では、第２ｎ＋型領域２０２は第１ｎ＋型領域２０１と同様の構成でなくてもよく、これについては後述する。

ここで図２（Ａ）を参照して、例えばゲートパッドＧＰと動作領域１０８のゲート電極１７を接続するゲート配線２７と、ソースパッドＳＰに保護素子２００を接続することも可能である。つまり、ソースパッドＳＰの近傍にゲート配線２７を延在させ、それぞれに直流的に接続する第１ｎ＋型領域２０１および第２ｎ＋型領域２０２を配置する。これにより、ＭＥＳＦＥＴ１００のソース端子Ｓ−ゲート端子Ｇ間を静電破壊から保護することは可能となる。

しかしこの場合ゲート配線２７は、ゲートパッドＧＰから動作領域１０８に至る例えば制御信号の経路となる。このように制御信号の経路途中に保護素子２００を接続する場合、例えば入力信号（高周波信号）−制御信号間の干渉が起こるため、問題である。

そこで、本実施形態ではソースパッドＳＰおよびゲートパッドＧＰの周辺に保護素子２００の２端子を接続し、ソース端子Ｓ−ゲート端子Ｇ間を静電破壊から保護することとした。これにより、制御信号が動作領域１０８に至る経路途中に保護素子２００を接続する場合と比較して、高周波信号−制御信号間の干渉が起こらず、高周波信号のロスや歪みの発生を防ぐことができる。

また、図４および図５の如く、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２の上には、直接コンタクトする金属層（パッド）が配置されていない。このため、保護素子２００の両端子に接続するシリーズ抵抗が大きくなる。保護素子２００の両端子上に金属層が配置されると抵抗が低減するため、保護素子２００内で高周波信号が漏れ、高周波特性が劣化する問題がある。しかし、本実施形態では保護素子２００に接続するシリーズ抵抗を大きくすることで、内部での高周波信号の漏れを防止した保護素子２００を提供できる。

保護素子２００は、第１ｎ＋型領域２０１／絶縁領域２０３／第２ｎ＋型領域２０２の構造である。つまり、ｎ＋／ｉ／ｎ＋接合による寄生容量が発生する。この寄生容量は、ｐｎ接合ダイオードの寄生容量と比較して十分小さいものであるが、高周波特性を劣化させる一因となるものであり、より小さい方が望ましい。本実施形態では、保護素子２００が延在する長さ（第１の辺Ｓ１の長さＬ１２）が、パッドの最長部（パッドの一辺）の長さＬ１１の２分の１以下である。すなわち、保護素子２００を接続することによる寄生容量の増加を抑制できる。

更に、第２ｎ＋型領域２０２も絶縁領域２０３の端部から５μｍまでの伝導領域であるが、第２ｎ＋型領域２０２には、その上に第２ｎ＋型領域と一部が重畳し、て直接コンタクトする金属層が配置されてもよく、例えばゲートパッドＧＰと一部が重畳してもよい。

図６は、第２ｎ＋型領域２０２のパターンを説明する図であり、図６（Ａ）が平面図、図６（Ｂ）が図６（Ａ）のｃ−ｃ線断面図である。

ソースパッドＳＰ側において、第１ｎ＋型領域２０１は絶縁領域２０３の端部から５μｍ間での幅ｗ１を有する領域であり、それ以外の伝導領域はソースパッドＳＰ周辺の第３ｎ＋型領域１５０である。

一方ゲートパッドＧＰ側において、第２ｎ＋型領域２０２は絶縁領域２０３の端部から５μｍの幅ｗ２を有する領域であり、その一部とゲートパッドＧＰが重畳して直接コンタクトしている。このように、第２ｎ＋型領域２０２の一部がゲートパッドＧＰと重畳する場合、第２ｎ＋型領域２０２は第３ｎ＋型領域１５０の一部としても機能する。

パッドの周辺において所定のアイソレーションを確保するためには、パッドの端部から最低１μｍはみして、伝導領域が配置されればよい。そして、本実施形態の第２ｎ＋型領域２０２は第３ｎ＋型領域１５０と同等の不純物濃度を有する領域であり、第１ｎ＋型領域２０１とは異なりその一部と直接コンタクトする金属層が配置されてもよい。すなわち、第２ｎ＋型領域２０２としては絶縁領域２０３の端部からの幅ｗ２＝５μｍの領域であるが、それがアイソレーション向上のための第３ｎ＋型領域１５０の一部であってもよい。

また、図のごとく第２の辺Ｓ２の長さＬ２２が対応するゲートパッドＧＰの最長部の長さＬ２１と同等でもよい。この場合であっても、保護素子２００の長さＬは所定の離間距離ｄで第１の辺Ｓ１と第２の辺Ｓ２が対向する長さである。従って、保護素子２００の長さＬと同じ長さを持つ第１の辺Ｓ１の長さＬ１２が第１パッドＰ１の最長部Ｌ１１の２分の１以下であれば、寄生容量の増大を抑制できる。

図７は、第２ｎ＋型領域２０２の他のパターンを説明する図であり、図６（Ａ）のｃ−ｃ線断面に対応する他の形態を示す。尚、第１ｎ＋型領域２０１は図４および図５と同様である。

図７（Ａ）は図６と同様に第２ｎ＋型領域２０２と連続する第３ｎ＋型領域１５０が配置される場合であり、図７（Ｂ）、（Ｃ）、（Ｄ）はゲートパッドＧＰと第２ｎ＋型領域２０２の間に第３ｎ＋型領域１５０が配置されない場合である。

図７（Ａ）では、第３ｎ＋型領域１５０は第２ｎ＋型領域２０２と連続してゲートパッドＧＰ下方全面に設けられる。

図７（Ｂ）は、ゲートパッドＧＰの端部に隣接して、幅ｗ２＝５μｍの第２ｎ＋型領域２０２が設けられる。ゲートパッドＧＰと直接コンタクトする第３ｎ＋型領域１５０が配置されないが、パッドの端部から０μｍ〜５μｍの距離であれば第２ｎ＋型領域２０２はゲートパッドＧＰと直流的に接続できる。従って、第２ｎ＋型領域２０２を第３ｎ＋型領域１５０として機能させることもできる。

図７（Ｃ）はパッドと離間して第２ｎ＋型領域２０２を配置した場合であり、パッドの端部から５μｍ以下に配置すれば、図７（Ｂ）と同様に第２ｎ＋型領域２０２を第３ｎ＋型領域１５０として機能させることもできる。

図７（Ｄ）はパッドと一部重畳して第２ｎ＋型領域２０２を配置した場合であり、図７（Ｂ）、（Ｃ）と同様に第２ｎ＋型領域２０２を第３ｎ＋型領域１５０として機能させることもできる。

図７（Ｂ）、（Ｃ）、（Ｄ）の場合、第２ｎ＋型領域２０２以外のパッド周辺部には、第３ｎ＋型領域１５０を配置した方が、アイソレーションの向上に有利である。

尚、以上絶縁領域２０３は半絶縁基板の一部として説明した。しかし、基板表面が半絶縁性でない場合は、不純物イオン注入により不活性化された絶縁領域２０３が第１ｎ＋型領域２０１、第２ｎ＋型領域２０２の間に形成される。

図８および図９には、本実施形態の第１ｎ＋型領域２０１および第２ｎ＋型領域２０２のパターン例を示す。

図８（Ａ）は、破線で示す第１パッドＰ１および第２パッドＰ２の形状が異なる場合である。各パッドの形状はすべて同一形状に限らない。前述の如くパッドの最長部とは、パッドが矩形（正方形も含む）の場合は短辺の長さ、円形の場合は直径、それ以外の形状の場合は、パッド内部で最も長さが取れる直線距離（例えば対角線など）であるとする。

より具体的には、パッドが正方形の場合には第１ｎ＋型領域２０１の第１の辺Ｓ１はパッドの一辺の２分の１以下の長さであり、長辺と短辺を有する矩形の場合には短辺の２分の１以下の長さとなる。また、第１パッドＰ１が例えば図８（Ａ）の如く五角形の場合、第１の辺Ｓ１の長さは対応する第１パッドＰ１の最長の対角線Ｌ１１の２分の１以下である。

更に、例えば第１パッドＰ１の周辺に他の保護素子を接続しても良い。その場合第１パッドＰ１の周辺に他の第１ｎ＋型領域２０１’を配置し、他のパッド（不図示）と接続する他の第２ｎ＋型領域（不図示）を配置する。第２パッドＰ２に２つの第２ｎ＋型領域２０２を設ける場合も同様である。

図８（Ｂ）は、第１パッドＰ１、第２パッドＰ２が円形の場合である。この場合、第１ｎ＋型領域の第１の辺Ｓ１の長さＬ１２は、直径Ｌ１１のパッドの半径以下となる。

図４、図６および図８（Ａ）は、保護素子２００の延在方向が、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２がそれぞれ設けられるパッドの辺と平行な場合を示した。しかしこれに限らず、図９の如く保護素子２００の延在方向と、それらが設けられる各パッドの辺が平行でなくてもよい。

図９（Ａ）では、保護素子２００（第１の辺Ｓ１および第２の辺Ｓ２）が、保護素子２００の両端子が設けられるパッドの辺に対して垂直方向に延在する場合を示す。この場合は、第１の辺Ｓ１の長さＬ１２を対応するパッドの最長部の長さＬ１１の２分の１以下にすることで、寄生容量の増大を防止できる。

また、図９（Ｂ）は、保護素子２００の延在方向は第１パッドＰ１および第２パッドＰ２の辺に対して垂直および水平のいずれでもない場合である。この場合も、少なくとも第１の辺Ｓ１の長さＬ１２は、第１パッドＰ１の最長部の長さＬ１１の２分の１以下とする。

図９（Ａ）（Ｂ）においては第１の辺Ｓ１の長さＬ１２より、保護素子２００の長さＬの方が短い。第１の辺Ｓ１の長さＬ１２が第１パッドＰ１の最長部の長さＬ１１の２分の１を越えた場合でも、保護素子２００の長さＬが第１パッドＰ１の最長部の長さＬ１１の２分の１以下であれば、十分寄生容量の増大を防止することができる。

図１０から図１３を参照し、本発明の第２の実施形態を説明する。第２の実施形態はスイッチ回路装置に保護素子２００を接続するものである。

図１０は、ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の回路図を示している。

図１０（Ａ）は原理的な回路図であり、第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

図１０（Ａ）に示すスイッチ回路のロジックでは、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１に近い制御端子Ｃｔｌ１に例えば３Ｖを、制御端子Ｃｔｌ２に０Ｖを印加する。逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２に近い制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加している。しかし、ユーザの要望によっては、その逆のロジックを組む必要もある。

図１０（Ｂ）は、図１０（Ａ）の逆のロジックパターン（以下リバースコントロールタイプと称する）の回路図である。

この回路では、ＦＥＴ１のゲートが抵抗Ｒ１を介してＦＥＴ１から遠い位置にある制御端子Ｃｔｌ１に接続し、ＦＥＴ２のゲートが抵抗Ｒ２を介してＦＥＴ２から遠い位置にある制御端子Ｃｔｌ２に接続している。このようにすることで、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い制御端子Ｃｔｌ１に例えば３Ｖ、制御端子Ｃｔｌ２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加する。

図１１は、図１０（Ｂ）に示す化合物半導体スイッチ回路装置のリバースコントロールタイプのスイッチ回路を集積化した化合物半導体チップの１例を示した平面図である。

第２実施形態のスイッチ回路装置は、スイッチング素子としてＧａＡｓＭＥＳＦＥＴ（図２（Ｂ）参照）およびＨＥＭＴの何れでも図示のパターンで実現できる。以下スイッチング素子としてＨＥＭＴを例に説明する。

ノンドープＧａＡｓ基板に複数の半導体層を積層し、スイッチングを行うＦＥＴ１およびＦＥＴ２を中央部に配置する。

各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２を接続する。また共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺でＦＥＴ１およびＦＥＴ２の周囲にそれぞれ設けられている。第２層目の金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。尚ゲート電極はＰｔ埋め込み構造とし、Ｔｉ／Ｐｔ／Ａｕのゲートに比べ高耐圧と低オン抵抗を実現したＦＥＴとなっている。実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり各ＦＥＴのソース電極、ドレイン電極および各抵抗の両端の取出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。

ＦＥＴ１のゲート電極１７と、ＦＥＴ１から遠い位置にある制御端子Ｃｔｌ１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１７とＦＥＴ２から遠い位置にある制御端子Ｃｔｌ２は抵抗Ｒ２で接続されている。

ＨＥＭＴの動作領域１０８は、基板に選択的に絶縁化領域５０を形成することにより、一点鎖線の如く他の構成要素と分離される。ここで、絶縁化領域５０とは、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。つまり、本実施形態では、動作領域１０８、抵抗Ｒ１、Ｒ２等、絶縁化領域５０以外は伝導領域である。

チップ中心から外側に向かって伸びる櫛歯状の４本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり、ソース領域（あるいはドレイン領域）とコンタクトしている。またチップ中心に向かって伸びる櫛歯状の４本のパッド金属層３０が第１出力端子パッドＯ１および第２出力端子パッドＯ２に接続されるドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）があり、ドレイン領域（あるいはソース領域）とコンタクトしている。なお、共通入力端子パッドＩから伸びる真中の櫛歯のソース電極１５（あるいはドレイン電極）はＦＥＴ１とＦＥＴ２とで共用している。

この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が７本の櫛歯形状に配置され、ソース領域およびドレイン領域間の動作領域１０８の一部とショットキー接合を形成している。ゲート電極１７は、動作領域１０８外で櫛歯を束ねたゲート配線２７および抵抗Ｒ１、Ｒ２を介して、第１制御端子パッドＣ１および第２制御端子パッドＣ２と接続する。

ここで、抵抗Ｒ１および抵抗Ｒ２は、それぞれ両ＦＥＴから延在し、共通入力端子パッドＩに接続する配線（パッド金属層３０）と窒化膜を介して交差して設けられた伝導領域であり、第１制御端子パッドＣ１および第２制御端子パッドＣ２とそれぞれ電気的に接続する。

そして、共通入力端子パッドＩと第１制御端子パッドＣ１間、および共通入力端子パッドＩと第２制御端子パッドＣ２間に、それぞれ保護素子２００を接続する。

保護素子２００の第１伝導領域２０１は、第１制御端子パッドＣ１と対向する共通入力端子パッドＩの周辺に図示のパターンで絶縁化領域５０を設けることにより分離される。第２伝導領域２０２は、共通入力端子パッドＩと対向する第１制御端子パッドＣ１の周辺に図示のパターンで絶縁化領域５０を設けることにより分離される。尚、後に詳述するが、第２実施形態の場合も第１伝導領域２０１および第２伝導領域２０２を、それぞれ第１ｎ＋型領域２０１および第２ｎ＋型領域２０２として説明する。

第１ｎ＋型領域２０１と第２ｎ＋型領域２０２は、周囲に絶縁化領域５０（絶縁領域２０３）が配置される。また第１ｎ＋型領域２０１と第２ｎ＋型領域２０２は４μｍ程度の離間距離ｄで近接して配置され、それぞれ対向する第１の辺Ｓ１および第２の辺Ｓ２を有する。第１ｎ＋型領域２０１の第１の辺Ｓ１の長さＬ１２は、保護素子２００の長さＬと同じであり、共通入力端子パッドＩの一辺の長さＬ１１の２分の１以下の長さである。第２ｎ＋型領域２０２の第２の辺Ｓ２の長さＬ２２も、保護素子２００の長さＬと同じであり、第１制御端子パッドＣ１の最長の対角線Ｌ２１の２分の１以下の長さである。

第１ｎ＋型領域２０１は共通入力端子パッドＩと隣接して直流的に接続し、第２ｎ＋型領域２０２は第１制御端子パッドＣ１と隣接して直流的に接続する。このようにして、スイッチ回路装置の共通入力端子パッドＩと第１制御端子パッドＣ１間に保護素子２００が接続される。

尚、第２制御端子パッドＣ２側も同様であり、共通入力端子パッドＩには２つの保護素子２００が接続する。これにより、スイッチ回路装置の共通入力端子ＩＮ−第１制御端子Ｃｔｌ１間および共通入力端子ＩＮ−第２制御端子Ｃｔｌ２間に、それぞれ保護素子２００が接続し、スイッチング素子（ＦＥＴ１、ＦＥＴ２）の静電気に弱いゲートショットキー接合を静電気から保護することができる。

また、各パッドの周辺には、パッドから基板に延びる空乏層の広がりを抑制し、アイソレーションを向上するため、第３伝導領域が配置される。第３伝導領域１５０も絶縁化領域５０により他の領域と分離されたｎ＋型領域である。

更に、第３ｎ＋型領域１５０は、同様の理由からチップの上辺側に配置される３つのパッド（共通入力端子パッドＩ、第１制御端子パッドＣ１、第２制御端子パッドＣ２）と抵抗Ｒ１間、抵抗Ｒ１と抵抗Ｒ２間、ゲート電極１７の先端と対向する第１出力端子パッドＯ１（第２出力端子パッドＯ２も同様）間、ＦＥＴ１およびＦＥＴ２のゲート配線２７間にも配置される。

抵抗Ｒ１、Ｒ２はその一部に５ＫΩ〜１０ＫΩの抵抗値を有する高抵抗体ＨＲが接続する。リバースコントロールタイプのスイッチ回路装置では図の如く抵抗Ｒ１、Ｒ２をチップ内で引き回す必要があり、スイッチ回路装置に必要な抵抗値によっては、その占有面積が増大する場合がある。しかし、高抵抗体ＨＲを配置することにより、短距離で所望の抵抗値が得られ、チップ面積の増大を回避できる。高抵抗体ＨＲについては後述する。

図１２は、動作領域、保護素子、抵抗体の断面図を示す。図１２（Ａ）が図１１のｄ−ｄ線断面図であり、図１２（Ｂ）が図１１のｅ−ｅ線断面図であり、図１２（Ｃ）がｆ−ｆ線断面図である。

図１２（Ａ）のごとく、基板は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層し、バッファ層３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層３３を順次積層したものである。電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。

バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層３３上には、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋型ＧａＡｓ層３７を最上層に積層している。キャップ層３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０^１８ｃｍ^−３程度である。

電子供給層３３、障壁層３６、スペーサ層３４は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０^１８ｃｍ^−３程度に添加されている。

動作領域１０８は、絶縁化領域５０により分離される。ＨＥＭＴのエピタキシャル層は、キャップ層３７（不純物濃度１〜５×１０^１８ｃｍ^−３程度）を含んでいる。つまり、キャップ層３７を含んで分離された領域は、機能的にはｎ＋型領域となる。ソース領域３７ｓまたはドレイン領域３７ｄは、図の如くキャップ層３７を所望のパターンでエッチングして形成されたｎ＋型領域である。

ソース領域３７ｓおよびドレイン領域３７ｄには、第１層目の金属層のオーミック金属層１０で形成されるソース電極２５およびドレイン電極２６が接続する。そしてその上層には第３層目の金属層のパッド金属層３０によりソース電極１５およびドレイン電極１６が形成される。

ゲート電極１７は、動作領域１０８の一部、すなわちソース領域３７ｓおよびドレイン領域３７ｄ間のキャップ層３７をエッチングして、露出したノンドープＡｌＧａＡｓ層３６に第２層目の金属層のゲート金属層２０を設けることにより形成される。

図１２（Ｂ）の如く、保護素子２００の第１伝導領域２０１および第２伝導領域２０２も、ＨＥＭＴのエピタキシャル層を絶縁化領域５０によって分離した領域である。つまりこれらはキャップ層３７を含んでいるため、機能的にはｎ＋型領域（第１ｎ＋型領域２０１、第２ｎ＋型領域２０２）である。第３伝導領域１５０および抵抗Ｒ１、Ｒ２も同様な理由から機能的にはｎ＋型領域である。

第１ｎ＋型領域２０１は、共通入力端子パッドＩから露出して共通入力端子パッドＩ周辺の基板に設けられる。また、第２ｎ＋型領域２０１は、第１制御端子パッドＣ１から露出して第１制御端子パッドＣ１周辺の基板に設けられる。第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の周囲には絶縁化領域（絶縁領域２０３）が配置される。

第１ｎ＋型領域２０１と第２ｎ＋型領域２０２は、４μｍ程度の離間距離ｄで互いに近接して配置される。第１ｎ＋型領域２０１は共通入力端子パッドＩと直流的に接続するが、第１ｎ＋型領域２０１は、当該領域と重畳して直接コンタクトする金属層を有さない。

また、第１ｎ＋型領域２０１は、絶縁化領域５０の端部からの幅ｗ１が５μｍの領域である。

更に、共通入力端子パッドＩの周辺の基板には、共通入力端子パッドＩからの高周波信号の漏れを防止するため、第３ｎ＋型領域域１５０が配置される。第３ｎ＋型領域１５０は第１ｎ＋型領域２０１と連続する。第３ｎ＋型領域１５０は、共通入力端子パッドＩ下方全面に配置されて、共通入力端子パッドＩと直接コンタクトし、共通入力端子パッドＩと直流的に接続する。尚、第３ｎ＋型領域１５０は共通入力端子パッドＩと一部が重畳するように配置されてもよい（図４（Ｂ））。

すなわち、第１ｎ＋型領域２０１は共通入力端子パッドＩの端部と近接して配置され、第３ｎ＋型領域１５０を介して共通入力端子パッドＩと直流的に接続する。

尚、図示は省略するが、共通入力端子パッドＩ端部と隣接して第１ｎ＋型領域２０１を設けても良い。（図５（Ｄ）参照）またこの場合第１ｎ＋型領域２０１を共通入力端子パッドＩ端部から離間しても良い（図５（Ｅ）参照）。第１ｎ＋型領域２０１と共通入力端子パッドＩ端部の離間距離が０μｍ〜５μｍであれば、両者は直流的に接続できる。

第２ｎ＋型領域２０２も、第１ｎ＋型領域２０１と同様の構成である。すなわち、第１制御端子パッドＣ１の周囲を絶縁化領域５０で分離することによって配置される。そして、ここでは、第２ｎ＋型領域２０２と重畳して直接コンタクトする金属を有さず、ゲートパッドＧＰと第３ｎ＋型領域１５０を介して直流的に接続する。第２ｎ＋型領域２０２の絶縁化領域５０の端部からの幅ｗ２は５μｍである。

第１制御端子パッドＣ１の周囲にもアイソレーション向上のための第３ｎ＋型領域１５０が配置されており、すなわち第２ｎ＋型領域２０２は、第３ｎ＋型領域１５０を介して、第１制御端子パッドＣ１と直流的に接続する。

尚、共通入力端子パッドＩと第２制御端子パッドＣ２間にも保護素子２００が接続するが、この構成は、第１制御端子パッドＣ１側と同様であるので説明は省略する。また、以下第１制御端子パッドＣ１側について説明するが、第２制御端子パッドＣ２側も同様である。

第２実施形態の保護素子２００はその２端子を共通入力端子パッドＩおよび第１制御端子パッドＣ１と接続する。共通入力端子パッドＩは、スイッチ回路装置の高周波信号が印加されるパッドであり、第１制御端子パッドＣ１は制御信号が印加されるパッドである。すなわち、保護素子２００をスイッチング素子であるＦＥＴの高周波信号および制御信号が印加される２つのパッド周辺に配置し、各パッドと接続する。これにより、共通入力端子ＩＮ−第１制御端子Ｃｔｌ１間に印加された静電エネルギーを、保護素子２００により一部放電させることができる。つまり、静電破壊強度が最も弱いＦＥＴの動作領域１０８上のゲートショットキ接合に至る静電エネルギーを大きく減衰させ、ＦＥＴを静電破壊から保護することができる。

また、制御信号が動作領域１０８に至る経路途中に保護素子を接続する場合と異なり、共通入力端子パッドＩおよび制御端子パッドＣ１に保護素子２００を接続することにより、高周波信号−制御信号間の干渉を回避できる。

更に、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２上には、直接コンタクトする金属層（パッド）が配置されていない。このため、保護素子２００の両端子に接続するシリーズ抵抗が大きくなる。これにより、内部での高周波信号の漏れを防止し、スイッチ回路装置においてはインサーションロスの増加を抑制できる。

保護素子２００のｎ＋／ｉ／ｎ＋接合による寄生容量は、ｐｎ接合ダイオードの寄生容量と比較して十分小さいものである。しかし、高周波特性を劣化させる一因となるものである。特に、スイッチング素子がＨＥＭＴの場合、スイッチング素子がＧａＡｓ ＭＥＳＦＥＴの場合と比較して、オン抵抗Ｒｏｎが大幅に小さく、またオフ容量も大幅に小さい。

従って、ＭＥＳＦＥＴをスイッチング素子とするスイッチ回路装置では問題にはならない程度の寄生容量も、ＨＥＭＴをスイッチング素子とするスイッチ回路装置では高周波特性に影響を与えることになる。

例えば、保護素子２００（第１の辺Ｓ１）を、パッドの一辺の長さ（６０μｍ）にわたって延在させる場合の寄生容量は数ｆＦである。この容量は、ｐｎ接合ダイオードの寄生容量と比較して大幅に小さいものである。しかし、共通入力端子パッドＩから入力された入力信号の一部がこの数ｆＦというわずかな寄生容量を介して高周波信号としてＧＮＤ電位である第１制御端子パッドＣ１に漏れることが判った。つまり、数ｆＦの寄生容量であってもＨＥＭＴの小さいオフ容量に対しては無視できるレベルを超えており、保護素子２００内で漏れた高周波信号が、インサーションロスの増加となって顕れてしまった。このため、保護素子２００の長さＬがパッドの一辺と同等の場合、保護素子を接続した場合のインサーションロスが、保護素子を接続しない場合のインサーションロスよりも劣化してしまう問題があった。

そこで、本実施形態では、保護素子２００の延在する長さＬ（第１の辺Ｓ１と第２の辺Ｓ２が対向する部分の長さ）を、それぞれ対応するパッドの最長部の長さの２分の１以下とした。更に、シリーズ抵抗を大きくするため、第１ｎ＋型領域２０１上には、直接コンタクトする金属層を設けない構造とした。

これにより、寄生容量を更に低減し、保護素子２００内で高周波信号が漏れることなく、十分な静電破壊電圧を確保することができる。

具体的には、２ＧＨｚでのインサーションロスを０．３ｄＢ以下にすることができた。これは保護素子２００の接続前と同等の値であり、保護素子２００の接続によるインサーションロスの劣化が全く無いことを示している。更に、保護素子２００の接続前にマシンモデルで１００Ｖであった静電破壊電圧を７００Ｖまでに向上させることができた。

更に加えて、保護素子２００は、共通入力端子パッドＩ−第１制御端子パッドＣ１間のスペースを利用して接続することができる。また、絶縁化領域５０により、動作領域１０８、抵抗Ｒ１、Ｒ２等の伝導領域を分離する工程で同時に形成できる。従って、マスクパターンの変更のみでよく、特別な工程や、スペースを増加させることなく、保護素子２００を接続できる。

更に高抵抗体ＨＲについて説明する。

図１２（Ｃ）は、高抵抗体ＨＲの断面図である。

高抵抗体ＨＲ１（高抵抗体ＨＲ１−１、ＨＲ１−２）は、抵抗Ｒ１と直列に、第１制御端子パッドＣ１から動作領域１０８に至る経路途中に接続される。抵抗Ｒ２側も同様である。

抵抗Ｒ１は、動作領域１０８のソース領域３７ｓおよび３７ｄと同様の伝導領域（ｎ＋型領域）である。

一方、高抵抗体ＨＲ１−１は、抵抗Ｒ１と同様に絶縁化領域５０により他の構成要素と分離される。また図１２（Ｃ）の如くキャップ層３７をエッチングしたリセス部１１０に、キャップ層３７より下層の半導体層を露出させた構造である。この構造によりキャップ層３７より下層の半導体層が抵抗層となる。高抵抗体ＨＲ１のシート抵抗は数百Ω／□であるため、抵抗Ｒ１のシート抵抗が１００Ω／□以下であるのに比べ非常に大きく、短い距離で抵抗値を高めることができる。高抵抗体ＨＲ１−１の抵抗値は５ＫΩ以上（例えば１０ＫΩ程度）であり、高抵抗体ＨＲ１−２も同様である。

また、ＧａＡｓ ＭＥＳＦＥＴをスイッチング素子とする場合には、高抵抗体ＨＲ１はゲート電極１７がコンタクトする動作領域１０８（ソース領域１０３、ドレイン領域１０４の間）と同じ不純物をＧａＡｓ基板にイオン注入し、動作領域１０８と同等のピーク濃度とすることにより、５ＫΩ以上の抵抗値に形成する。

特にリバースコントロールタイプのスイッチ回路装置の場合、抵抗Ｒ１をチップ内に引き回すため、そのパターンによるチップ面積の増加が問題となる。しかし、本実施形態の如く５ＫΩ以上の高抵抗体ＨＲ１を抵抗Ｒ１に接続することにより、特にチップサイズを増大せずに所定の抵抗値を得ることができる。

そして高抵抗体ＨＲ１は、第１制御端子パッドＣ１から、動作領域１０８に至る経路上に接続される。つまり、共通入力端子パッドＩに入力された高周波アナログ信号が抵抗Ｒ１に漏れる場合の経路に高抵抗体ＨＲ１−１、ＨＲ１−２を接続することができる。従って、実質上抵抗Ｒ１の端となる動作領域１０８および制御端子には高周波信号は漏れない。

尚、本実施形態では、図１１の如くリバースコントロールタイプのスイッチ回路装置について説明したが、図１０（Ａ）の如く、通常の（リバースコントロールタイプと逆の）ロジックのスイッチ回路装置についても同様に実施できる。

図１３は通常のロジックのスイッチ回路装置を示す平面図である。図１０（Ａ）の如く、第１と第２のＦＥＴ１、ＦＥＴ２のソース電極１５が共通入力端子パッドＩに接続され、各ＦＥＴ１、ＦＥＴ２のゲート電極１７が抵抗Ｒ１、Ｒ２を介してそれぞれ第１制御端子パッドＣ１および第２制御端子パ度Ｃ２に接続される。そして各ＦＥＴのドレイン電極１６が第１出力端子パッドＯ１、第２出力端子パッドＯ２に接続されたものである。

第１制御端子パッドＣ１に近接して第１出力端子パッドＯ１が配置され、第２制御端子パッドＣ２に近接して第２出力端子パッドＯ２が配置される。これ以外は図１０および図１１と同様であるので説明は省略する。

この場合、図１３の如く、ＦＥＴ１側において、共通入力端子パッドＩ−第１制御端子パッドＣ１間に加えて、第１制御端子パッドＣ１−第１出力端子パッドＯ１間においても、同様に保護素子２００を接続できる。

すなわち、第１出力端子パッドＯ１周辺に、第１出力端子パッドＯ１と直流的に接続する第１ｎ＋型領域２０１を配置し、第１制御端子パッドＣ１の他の辺に、第１制御端子パッドＣ１と接続する第２ｎ＋型領域２０２を配置する。尚、ＦＥＴ２側も同様である。

これにより、スイッチング素子であるＦＥＴのソース−ゲート間、およびゲート−ドレイン間に保護素子２００を接続したこととなり、静電破壊から保護することができる（図３参照）。

ＦＥＴ１側およびＦＥＴ２側のそれぞれ２つの保護素子において、保護素子２００の延在する長さＬ（第１の辺Ｓ１および第２の辺Ｓ２が対向する部分の長さ）を、それぞれ対応するパッドの最長部の長さの２分の１以下とした。更に、シリーズ抵抗を大きくするため、第１ｎ＋型領域２０１上には、直接コンタクトする金属層を設けない構造とした。これにより、寄生抵抗を更に低減し、保護素子２００内で高周波信号が漏れることなく、十分な静電破壊電圧を確保することができる。

具体的には、２ＧＨｚでのインサーションロスを０．３ｄＢ以下にすることができた。これは保護素子２００の接続前と同等の値であり、保護素子２００の接続によるインサーションロスの劣化が全く無いことを示している。更に、保護素子２００の接続前にマシンモデルで１００Ｖであった静電破壊電圧を３００Ｖまでに向上させることができた。

尚、図１１および図１３の如く、実際のスイッチ回路装置においては、例えば共通入力端子パッドＩ、第１および第２出力端子パッドＯ１、Ｏ２を形成する金属層は配線と連続している。すなわちパッドと配線の明確な境界線は無いが、本実施形態ではワイヤボンディングに寄与する部分をパッドとする。すなわち、少なくともワイヤボンド領域（例えば直径５０μｍの円形領域）と、その周辺でワイヤボンド時の合わせずれ等を考慮した領域（例えばワイヤボンド領域の周辺５μｍ程度）とを有する、ワイヤボンドに必要な連続した領域をパッドとし、その最長部をＬ１１、Ｌ２１とする。

本発明の保護素子を説明する原理図である。 本発明の化合物半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）等価回路図である。 本発明の化合物半導体装置を説明する（Ａ）平面図、（Ｂ）等価回路図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、である。 本発明の保護素子を説明する断面図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の保護素子を説明する断面図である。 本発明の保護素子を説明する平面図である。 本発明の保護素子を説明する平面図である。 本発明の化合物半導体装置を説明する回路図である。 本発明の化合物半導体装置を説明する平面図である。 本発明の化合物半導体装置を説明する断面図である。 本発明の化合物半導体装置を説明する平面図である。

符号の説明

１０８ 動作領域
１０ オーミック金属層
１７ ゲート電極
１６、２６ ドレイン電極
１５、２５ ソース電極
２０ ゲート金属層
３０ パッド金属層
２７ ゲート配線
３１ 半絶縁性ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３５ チャネル（電子走行）層
３４ スペーサ層
３６ 障壁層
３７ キャップ層
３７ｓ ソース領域
３７ｄ ドレイン領域
５０ 絶縁化領域
１００ 被保護素子
１０１ 基板
１０３ ソース領域
１０４ ドレイン領域
１１０ リセス部
１１５ ショットキバリアダイオード
１５０ 第３伝導領域
２００ 保護素子
２０１ 第１伝導領域
２０２ 第２伝導領域
２０３ 絶縁領域
Ｉ 共通入力端子パッド
Ｃ１、Ｃ２ 制御端子パッド
Ｏ１、Ｏ２ 出力端子パッド
ＩＮ 共通入力端子
Ｃｔｌ１、Ｃｔｌ２ 制御端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｒ１、Ｒ２ 抵抗
ＨＲ１１、ＨＲ１２、ＨＲ２１、ＨＲ２２ 高抵抗体

Claims (22)

1. 化合物半導体基板に設けられ、ソース電極、ドレイン電極およびゲート電極を有するＦＥＴと、
   前記各電極のうち少なくとも２つの電極にそれぞれ接続するパッドと、
   第１および第２伝導領域とそれらの周囲に配置した絶縁領域により構成され、前記第１伝導領域および第２伝導領域を、第１パッドおよび第２パッドとそれぞれ接続する保護素子とを具備し、
   前記第１伝導領域は、前記第１パッドから露出して該第１パッド周辺に配置され、
   前記第２伝導領域は、前記第２パッド周辺に配置され、
   前記第１伝導領域と第２伝導領域は、互いに近接して所定の間隔で対向する第１の辺および第２の辺をそれぞれ有し、前記第１の辺および第２の辺が対向する距離は前記第１パッドおよび第２パッドのそれぞれ最長部の２分の１以下の長さであることを特徴とする化合物半導体装置。
2. 前記第１の辺は前記第１パッドの最長部の２分の１以下の長さであることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記第２伝導領域は、前記第２パッドから露出し、前記第２の辺は、前記第２パッドの最長部の２分の１以下の長さであることを特徴とする請求項２に記載の化合物半導体装置。
4. 前記第１および第２伝導領域の幅はいずれも５μｍとすることを特徴とする請求項１に記載の化合物半導体装置。
5. 前記第１伝導領域上に、該領域とコンタクトする導電層が配置されないことを特徴とする請求項１に記載の化合物半導体装置。
6. 前記第２伝導領域上に、該領域とコンタクトする導電層が配置されないことを特徴とする請求項５に記載の化合物半導体装置。
7. 前記第１の辺および前記第２の辺は、前記各電極のうちいずれか２つの間に印加される静電エネルギーを減衰させる程度に離間して配置することを特徴とする請求項１に記載の化合物半導体装置。
8. 前記第１伝導領域および第２伝導領域は、それぞれ第１パッドおよび第２パッドとそれぞれ直流電流が流れる状態で近接して配置されることを特徴とする請求項１に記載の化合物半導体装置。
9. 前記第１パッド周辺に該第１パッドと直流電流が流れる状態で接続し、前記第１伝導領域と連続する第３伝導領域を設けることを特徴とする請求項１に記載の化合物半導体装置。
10. 前記第２パッド周辺に該第２パッドと直流電流が流れる状態で接続し、前記第２伝導領域と連続する第３伝導領域を設けることを特徴とする請求項１に記載の化合物半導体装置。
11. ソース電極、ドレイン電極およびゲート電極をそれぞれ有する第１ＦＥＴおよび第２ＦＥＴと、
    前記両ＦＥＴのソース電極に共通で接続する共通入力端子パッドと、
    前記両ＦＥＴのドレイン電極にそれぞれ接続する２つの出力端子パッドと、
    前記両ＦＥＴのゲート電極にそれぞれ接続する２つの制御端子パッドと、
    第１および第２伝導領域とそれらの周囲に配置した絶縁領域により構成され、前記第１伝導領域および第２伝導領域を、異なる前記電極に接続する前記パッドのいずれか２つとそれぞれ接続する保護素子とを具備し、
    前記第１伝導領域は、１つの前記パッドから露出して該パッド周辺に配置され、
    前記第２伝導領域は、他の前記パッド周辺に配置され、
    前記第１伝導領域と第２伝導領域は、互いに近接して所定の間隔で対向する第１の辺および第２の辺をそれぞれ有し、前記第１の辺および第２の辺が対向する距離は前記１つのパッドおよび他のパッドのそれぞれの最長部の２分の１以下の長さであることを特徴とする化合物半導体装置。
12. 前記第１の辺は前記１つのパッドの最長部の２分の１以下の長さであることを特徴とする請求項１に記載の化合物半導体装置。
13. 前記第２伝導領域は、前記他のパッドから露出し、前記第２の辺は、前記他のパッドの最長部の２分の１以下の長さであることを特徴とする請求項１２に記載の化合物半導体装置。
14. 前記第１および第２伝導領域の幅はいずれも５μｍとすることを特徴とする請求項１１に記載の化合物半導体装置。
15. 前記第１伝導領域上に、該領域とコンタクトする導電層が配置されないことを特徴とする請求項１１に記載の化合物半導体装置。
16. 前記第２伝導領域上に、該領域とコンタクトする導電層が配置されないことを特徴とする請求項１５に記載の化合物半導体装置。
17. 前記第１の辺および前記第２の辺は、対応する前記パッドの間に印加される静電エネルギーを減衰させる程度に離間して配置することを特徴とする請求項１１に記載の化合物半導体装置。
18. 前記第１伝導領域および第２伝導領域は、それぞれ対応する前記パッドとそれぞれ直流電流が流れる状態で近接して配置されることを特徴とする請求項１１に記載の化合物半導体装置。
19. 前記１つのパッド周辺に該パッドと直流電流が流れる状態で接続し、前記第１伝導領域と連続する第３伝導領域を設けることを特徴とする請求項１１に記載の化合物半導体装置。
20. 前記他のパッド周辺に該パッドと直流電流が流れる状態で接続し、前記第２伝導領域と連続する第３伝導領域を設けることを特徴とする請求項１１に記載の化合物半導体装置。
21. 前記１つのパッドは前記共通入力端子パッドであり、前記他のパッドは前記制御端子パッドであることを特徴とする請求項１１に記載の化合物半導体装置。
22. 前記共通入力端子パッドと他の制御端子パッド間に他の前記保護素子を接続することを特徴とする請求項２１に記載の化合物半導体装置。
    
    

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