KR20060048039A - 반도체 장치 - Google Patents

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KR20060048039A
KR20060048039A KR1020050042384A KR20050042384A KR20060048039A KR 20060048039 A KR20060048039 A KR 20060048039A KR 1020050042384 A KR1020050042384 A KR 1020050042384A KR 20050042384 A KR20050042384 A KR 20050042384A KR 20060048039 A KR20060048039 A KR 20060048039A
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Abstract

리버스 컨트롤 로직의 스위치 회로 장치에서는, 제어 단자와 동작 영역의 접속 수단인 저항을, 공통 입력 단자 패드와 FET 사이에 배치하고 있다. 각 패드 주변에는 아이솔레이션 향상을 위해 불순물 영역이 설치되어 있고, 이것과 저항 등 다른 불순물 영역이 접속하는 영역에서는 고주파 신호가 누출되어, 삽입 손실이 커지는 문제가 있었다. 이러한 문제를 해결하기 위해, 본 발명에서는, 소정의 전위가 인가되고, 서로 이웃하는 불순물 영역 사이의 기판 표면에 플로팅 전위의 부유 불순물 영역을 배치하고, 이것에 의해, 서로 이웃하는 불순물 영역 사이의 기판으로의 공핍층의 연장을 차단할 수 있으므로, 고주파 신호의 누출을 억제할 수 있으며, 또, 스위치 회로 장치의 공통 입력 단자 패드의 주변 불순물 영역과 저항간에 부유 불순물 영역을 배치하면, 입력 단자로부터 고주파 GND로 되는 제어 단자로의 고주파 신호의 누출을 억제하여, 삽입 손실의 증가를 억제할 수 있다.
패드 금속층, 장벽층, 부유 불순물 영역, 오믹 금속층, 쇼트키 금속층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명을 설명하기 위한 평면도.
도 2는 본 발명을 설명하기 위한 단면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 회로 개요도.
도 7은 본 발명을 설명하기 위한 평면도.
도 8은 본 발명을 설명하기 위한 회로 개요도.
도 9는 본 발명을 설명하기 위한 평면도.
도 10은 종래 기술 및 본 발명을 설명하기 위한 회로도.
도 11은 종래 기술을 설명하기 위한 (A) 평면도, (B) 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
15 : 소스 전극
16 : 드레인 전극
17 : 게이트 전극
20 : 게이트 금속층
25 : 소스 전극
26 : 드레인 전극
27 : 게이트 배선
30 : 패드 금속층
31 : GaAs 기판
32 : 버퍼층
33 : 전자 공급층
34 : 스페이서층
35 : 채널층
36 : 장벽층
37 : 캡층
40 : 주변 불순물 영역
45 : 소스 영역
46 : 드레인 영역
50 : 절연화 영역
100 : 불순물 영역
100a : 주변 불순물 영역
100b1, b2, b3, b4 : 저항
100c : 동작 영역
120 : 부유 불순물 영역
IN : 공통 입력 단자
Ctl-1 : 제어 단자
Ctl-2 : 제어 단자
OUT1 : 출력 단자
OUT2 : 출력 단자
I : 공통 입력 단자 패드
C1 : 제1 제어 단자 패드
C2 : 제2 제어 단자 패드
O1 : 제1 출력 단자 패드
O2 : 제2 출력 단자 패드
M1 : 쇼트키 금속층
M2 : 오믹 금속층
[특허 문헌1] 일본 특개 2002-368194호 공보
본 발명은, 반도체 장치, 특히 삽입 손실을 저감한 반도체 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신 기기에서는, GHz대의 마이크로파를 사용하고 있는 경우가 많고, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들의 고주파 신호를 절환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 특개평 9-181642호). 그 소자로서는, 고주파를 취급하기 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 한다)를 사용하는 경우가 많고, 이것에 수반하여 상기 스위치 회로 자체를 집적화한 모놀리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
도 10은, GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 스위치 회로 장치의 회로도를 나타내고 있다.
도 10의 (A)는 원리적인 회로도로서, 제1과 제2 FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호이고, H 레벨의 신호가 인가된 FET가 온하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 10의 (A)에 도시하는 스위치 회로의 로직에서는, 출력 단자 OUT1에 신호를 통과시킬 때에는 출력 단자 OUT1에 가까운 제어 단자 Ctl-1에 예를 들면 3V를, 제어 단자 Ctl-2에 0V를 인가하고, 반대로 출력 단자 OUT2에 신호를 통과시킬 때에는 출력 단자 OUT2에 가까운 제어 단자 Ctl-2에 3V, Ctl-1에 0V의 바이어스 신호를 인가하고 있다. 그러나, 유저의 요망에 따라서는, 그 반대의 로직을 편성할 필요도 있다.
도 10의 (B)는, 도 10의 (A)의 화합물 반도체 스위치 회로 장치의 리버스 컨트롤 타입의 로직 패턴의 회로 구성이다.
이 회로에서는, FET1의 게이트가 저항 R1을 통하여 FET1로부터 먼 위치에 있는 제어 단자 Ctl-1에 접속하고, FET2의 게이트가 저항 R2를 통하여 FET2로부터 먼 위치에 있는 제어 단자 Ctl-2에 접속하고 있다. 이와 같이 함으로써, 출력 단자 OUT1에 신호를 통과시킬 때에는 출력 단자 OUT1로부터 먼 제어 단자 Ctl-1에 예를 들면 3V, 제어 단자 Ctl-2에 0V를 인가하고, 반대로 출력 단자 OUT2에 신호를 통과시킬 때에는 출력 단자 OUT2로부터 먼 제어 단자 Ctl-2에 3V, Ctl-1에 0V의 바이어스 신호를 인가한다.
도 11은, 도 10의 (B)에 도시하는 화합물 반도체 스위치 회로 장치의 리버스 컨트롤 타입의 스위치 회로를 집적화한 화합물 반도체 칩의 1예를 나타내고 있고, 도 11의 (A)는 평면도, 도 11의 (B)는 도 11의 (A)의 d-d선 단면도이다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2을 중앙부에 배치하고, 각 FET의 게이트 전극(17)에 저항 R1, R2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드 I, O1, O2, C1, C2가 기판의 주변에서, FET1 및 FET2의 주위에 설치되어 있다.
또한, 점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극(17) 형성시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층은 기판에 오믹으로 접속하는 오믹 금속층(AuGe/Ni/Au)으로써 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 취출 전극을 형성하지만, 도 11에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
동작 영역(12)은, 일점쇄선으로 나타내는 불순물 영역이고, 동작 영역(12) 내에는 고농도의 불순물 영역인 소스 영역, 드레인 영역이 배치되고, 이들에 소스 전극(15), 드레인 전극(16)이 접속하고, 동작 영역(12) 표면에 게이트 전극(17)이 쇼트키 접속하고 있다. 또 게이트 전극(17)은, 동작 영역(12) 밖에서 게이트 배선(27)에 의해 빗살이 묶여져, 저항에 접속하고 있다.
이 경우, 공통 입력 단자 패드 I는 FET1, FET2의 2개의 FET의 공통 패드로 되어 있고, 각 제어 단자 패드 C1, C2는 각각 먼 위치에 있는 FET와 접속한다. 그리고, 이들의 접속 수단인 저항 R1, R2를 공통 입력 단자 패드 I와 FET 사이에 평행하게 배치한다(예를 들면 특허 문헌1 참조).
이와 같이, 도 11의 스위치 회로 장치에서는, 리버스 컨트롤 타입의 스위치 회로로 하기 위해서, 저항 R1 및 R2를 칩의 내부로 연장하여, 공통 입력 단자 패드 I와 FET 사이에 평행하게 배치하고 있다.
또한, 도 11의 (B)와 같이, 각 패드 아래쪽의 주변부 및 게이트 배선(27) 아 래쪽의 주변부에는, 패드 또는 게이트 배선(27)으로부터의 공핍층의 확산을 억제하기 위해서, n+형의 주변 불순물 영역(40)이 설치되어 있다. 또한, 저항 R1, R2도 고농도의 n+형 불순물 영역으로 이루어진다. 그리고, 질화막(60)을 개구하여 공통 입력 단자 패드 I가 설치되고, 공통 입력 단자 패드 I 아래쪽의 n+형 불순물 영역(40)과, 저항 R1, R2가 서로 인접하는 부분의 이격 거리는 4㎛로 되어 있다.
이것은 GaAsFET를 이용한 화합물 반도체 스위치 회로 장치의 서로 이웃하는 n+형 불순물 영역 사이에 있어서, 4㎛의 이격 거리가 있으면 서로의 아이솔레이션은 20dB 이상으로 충분히 확보되어 있다는 데이터가 실험적으로 얻어져 있는 것에 의한 것이다.
이와 같이, 저항 R1 및 R2를 공통 입력 단자 패드 I와 FET 사이에 평행하게 배치하고, 또한 4㎛의 이격 거리에 근접해서 배치할 수 있기 때문에, 리버스 컨트롤의 패턴이라도 칩의 확대를 억제할 수 있다.
여기서, 상기한 스위치 회로 장치는 GaAs 기판에 불순물을 이온 주입하는 것에 의해 동작 영역(12)을 형성한 FET의 패턴이지만, 이 패턴은 기판 구조가 다른 HEMT(High Electron Mobility Transistor: 전자 이동도 트랜지스터)에도 적용할 수 있다.
그러나, GaAs FET 대신에 HEMT를 사용하여 스위치 회로 장치를 상기와 동일한 패턴으로 구성한 결과, 공통 입력 단자 IN으로부터 출력 단자 OUT1로 신호를 전 송했을 때의 손실인 삽입 손실(Insertion Loss)이 증가해 버리는 것을 알 수 있었다. 이것은 공통 입력 단자 패드 I 아래쪽의 n+형 불순물 영역(40)과 저항 R1이 인접하는 부분의 이격 거리를 4㎛로 하는 패턴으로 했기 때문이다.
이 이유는, 리버스 컨트롤 패턴에서는, 제어 단자 패드 C1로부터 연장하는 저항 R1이 공통 입력 단자 패드 I에 근접하고 있기 때문에, 공통 입력 단자 IN에 인가되는 입력 신호의 일부가 n+형 불순물 영역(40) 및 저항 R1을 통하여 고주파적으로는 GND 전위인 제어 단자 Ctl-1로 누출되었기 때문이라고 생각된다.
즉, GaAs FET에 비해서 HEMT의 삽입 손실이 현저하게 작기 때문에 GaAs FET를 사용한 MMIC에서는 보이지 않았던 상기 패턴 형상 요인에 의한 삽입 손실의 증가분이, HEMT를 사용한 MMIC에서 현재화하였다. GaAs FET를 사용한 MMIC에서도 잠재적으로는 HEMT를 사용한 MMIC와 동일한 정도, 상기 패턴 형상 요인에 의한 삽입 손실의 증가가 있었지만, GaAs FET의 삽입 손실이 크기 때문에 그 비율을 무시할 수 있을 정도이므로 보이지 않았다.
본 발명은 상술한 여러 가지의 사정을 감안하여 이루어진 것으로, 첫째로, 화합물 반도체 기판 상에 설치된 불순물 영역으로 이루어지는 동작 영역과, 상기 동작 영역에 접속하여, 소정의 전위가 인가되는 복수의 금속층과, 상기 기판에 설치되어 상기 금속층 중 어느 하나와 전기적으로 접속하는 다른 불순물 영역을 구비하고, 소정의 전위가 인가되고 서로 이웃하는 상기 어느것인가의 불순물 영역 사이 의 상기 기판 표면에 플로팅 전위의 불순물 영역을 설치하는 것에 의해 해결하는 것이다.
또한, 상기 금속층은, 전극 패드 또는 이 패드에 접속하는 배선 또는 동작 영역에 접속하는 배선인 것을 특징으로 하는 것이다.
둘째로, 화합물 반도체 기판 상에 설치된 불순물 영역으로 이루어지는 동작 영역과, 이 동작 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 갖는 복수의 FET와, 적어도 2개의 상기 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속하는 공통 입력 단자 패드와, 적어도 2개의 상기 FET의 드레인 전극 혹은 소스 전극에 각각 접속하는 제1 및 제2 출력 단자 패드와, 상기 FET의 게이트 전극에 접속 수단을 통하여 접속하는 제1 및 제2 제어 단자 패드와, 상기 기판에 설치되고 상기 각 패드 또는 이 패드에 접속하는 배선 또는 동작 영역에 접속하는 배선 중 어느 하나와 전기적으로 접속하는 다른 불순물 영역을 구비하고, 소정의 전위가 인가되어 서로 이웃하는 상기 어느것인가의 불순물 영역 사이의 상기 기판 표면에 플로팅 전위의 불순물 영역을 설치하는 것에 의해 해결하는 것이다.
또한, 상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 상기 접속 수단인 것을 특징으로 하는 것이다.
또한, 상기 소정의 전위가 인가되는 불순물 영역은, 한쪽이 상기 공통 입력 단자 패드 아래쪽 또는 이 패드 주변에 배치되고, 다른쪽이 상기 접속 수단인 것을 특징으로 하는 것이다.
또한, 상기 접속 수단 중 적어도 일부는 저항인 것을 특징으로 하는 것이다.
또한, 상기 FET의 게이트 전극과 이 FET로부터 먼 위치에 배치되는 상기 제1 또는 제2 제어 단자 패드를 접속하는 것을 특징으로 하는 것이다.
또한, 상기 FET는, HEMT인 것을 특징으로 하는 것이다.
또한, 상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 어느 1개의 상기 패드 아래쪽 또는 이 패드 주변에 배치되는 것을 특징으로 하는 것이다.
또한, 상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 어느 1개의 상기 배선 아래쪽 또는 이 배선 주변에 배치되는 것을 특징으로 하는 것이다.
또한, 상기 소정의 전위가 인가되는 불순물 영역 및 플로팅 전위의 불순물 영역은, 플로팅 전위의 불순물 영역을 사이에 두고 서로 이웃하는 소정의 전위가 인가되는 불순물 영역 사이에 있어서 소정의 아이솔레이션을 확보할 수 있는 거리로 이격하여 배치되는 것을 특징으로 하는 것이다.
또한, 상기 모든 불순물 영역의 주위는, 반절연 기판의 일부 또는 절연화 영역인 것을 특징으로 하는 것이다.
또한, 상기 플로팅 전위의 불순물 영역에 의해 상기 소정의 전위가 인가되는 불순물 영역으로부터 상기 기판으로 연장되는 공핍층의 확산을 억제하는 것을 특징으로 하는 것이다.
또한, 상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽에, 고주파 아날로그 신호가 전파되는 것을 특징으로 하는 것이다.
<실시예>
이하에 본 발명의 실시예를 상세히 설명한다. 또한, 종래 기술과 동일 구성 요소는 동일 부호로 한다.
우선, 도 1 및 도 2를 이용하여, 본 발명의 제1 실시예로서 GaAsMESFET를 이용한 SPDT 스위치 회로 장치를 예로 설명한다.
도 1은, 제1 실시예를 나타내는 평면도이다. 이 회로도는, 도 10의 (B)와 마찬가지이므로, 도시는 생략하지만, 제1 FET1과 제2 FET2의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통하여 제1과 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자 OUT1, OUT2에 접속된 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호이고, H 레벨의 신호가 인가된 측의 FET가 온하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항 R1, R2는, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
그리고, FET1의 게이트 전극은 FET1로부터 먼 위치에 있는 제어 단자 Ctl-1에 접속하고, FET2의 게이트 전극은, FET2로부터 먼 위치에 있는 제어 단자 Ctl-2에 접속하고 있다. 따라서, 이 스위치 회로의 로직에서는, 출력 단자 OUT1에 신호를 통과시킬 때에는 출력 단자 OUT1로부터 먼 제어 단자 Ctl-1에 예를 들면 3V, 제어 단자 Ctl-2에 0V를 인가하고, 반대로 출력 단자 OUT2에 신호를 통과시킬 때에는 출력 단자 OUT2로부터 먼 제어 단자 Ctl-2에 3V, Ctl-1에 0V의 바이어스 신호를 인가하고 있다.
도 1과 같이, GaAs 기판에, 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2를 접속한다. 또한, 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 각각 대응하는 패드 I, O1, O2, C1, C2가 기판의 주변에서 FET1 및 FET2의 주위에 설치되어 있다. 또한, 점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극(17) 형성시에 동시에 형성되는 게이트 금속층(Pt/Mo)(20)이다. 또한, 게이트 전극은 Pt 매립 구조로 하고, Ti/Pt/Au의 게이트에 비해서 고내압과 저 ON 저항을 실현한 FET로 되어 있다. 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층은 기판에 오믹으로 접속하는 오믹 금속층(AuGe/Ni/Au)으로서 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 취출 전극을 형성하지만, 도면에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
FET1의 게이트 전극(17)과 FET1로부터 먼 위치에 있는 제어 단자 Ctl-1은 저항 R1에서 접속되고, FET2의 게이트 전극(17)과 FET2로부터 먼 위치에 있는 제어 단자 Ctl-2는 저항 R2에서 접속되어 있다.
동작 영역(100c)은, GaAs 기판에 n형 불순물을 이온 주입한 일점쇄선으로 둘러싸이는 장방형의 영역이고, 동작 영역(100c) 내에는 고농도의 n형 불순물 영역으로 되는 소스 영역 및 드레인 영역이 선택적으로 형성되어 있다.
칩 중심을 향해서 신장하는 빗살 무늬 형상의 9개의 제3층째 금속층의 패드 금속층(30)이 공통 입력 단자 패드 I에 접속되는 소스 전극(15)(혹은 드레인 전극) 이고, 이 아래에 제1층째 금속층의 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있고, 소스 영역(혹은 드레인 영역)과 컨택트하고 있다. 또한, 중심으로부터 외측으로 신장하는 빗살 무늬 형상의 9개의 패드 금속층(30)이 출력 단자 패드 O1에 접속되는 드레인 전극(16)(혹은 소스 전극)이고, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있고, 드레인 영역(혹은 소스 영역)과 컨택트하고 있다. 또한, 공통 입력 단자 패드 I로부터 신장하는 한 가운데의 빗살 무늬의 소스 전극(16)(혹은 드레인 전극)은 FET1과 FET2에서 공용하고 있다.
이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 17개의 빗살 무늬 형상으로 배치되고, 소스 영역 및 드레인 영역 사이의 동작 영역(100c)의 일부와 쇼트키 접합을 형성하고 있다. 게이트 전극(17)은, 동작 영역(100c) 밖에서 빗살을 묶은 게이트 금속층(이하 게이트 배선(27)이라고 한다) 및 저항 R1 또는 R2를 통하여, 제어 단자 패드 Ctl-1 또는 Ctl-2와 접속한다.
여기서, 저항 R1 및 저항 R2는, 각각 양 FET로부터 연장하여, 공통 입력 단자 패드 I에 접속하는 배선(패드 금속층(30))과 질화막을 개재하여 교차해서 설치된 n+형 불순물 영역(100b1, 100b2)이고, 제1 제어 단자 패드 C1 및 제2 제어 단자 패드 C2와 각각 전기적으로 접속한다.
또한, 각 패드의 주변에는, 패드로부터 기판으로 연장되는 공핍층의 확산을 억제하여, 아이솔레이션을 향상시키기 때문에, 고농도의 불순물 영역인 주변 불순 물 영역(100a)이 배치되어 있다. 또한, 게이트 배선(27)의 주변에도 게이트 배선(27)과 전기적으로 접속하는 주변 불순물 영역(100a)이 배치된다.
본 실시예에서는, 서로 이웃하는 소정의 전위가 인가되는 불순물 영역(100) 사이의 기판 표면에, 플로팅 전위의 불순물 영역(120)을 배치한다.
여기서, 본 명세서에 있어서, GaAs 기판의 불순물 영역이라 함은, GaAs 기판에 불순물을 이온 주입한 모든 영역을 말한다. 따라서, 불순물 영역 이외의 영역이라 함은 반절연 기판의 일부이다.
그리고, 불순물 영역에는, 소정의 전위가 인가되는 불순물 영역(100)과 플로팅 전위의 불순물 영역(이하 부유 불순물 영역이라고 한다)이 있고, 소정의 전위가 인가되는 불순물 영역(100)은, 동작 영역(100c) 및 동작 영역(100c) 이외의 다른 불순물 영역인 패드(또는 게이트 배선(27))의 주변 불순물 영역(100a), 및 저항(100b)이다. 그리고, 부유 불순물 영역(120)은 어떠한 전위도 인가되지 않는 플로팅 전위이고, 섬 형상으로 설치된 고농도의 불순물 영역이다.
즉, 도면과 같이 예를 들면 공통 입력 단자 패드 I의 주변 불순물 영역(100a)과 저항 R1(100b1) 사이, 저항 R1(100b1)과 저항 R2(100b2) 사이, 저항 R2(100b2)와 동작 영역(100c) 사이, 출력 단자 패드 O1, O2와 게이트 배선(27)의 각각의 주변 불순물 영역(100a) 사이, FET1과 FET2의 동작 영역(100c) 사이에, 각각 고농도의 부유 불순물 영역(120)을 배치한다.
도 2를 참조하여 또 설명한다. 도 2의 (A)는 도 1의 a-a선, 도 2의 (B)는 b-b선 단면도, 도 2의 (C)는, c-c선 단면도이다.
도 2의 (A)와 같이, 동작 영역(100c)은 불순물(n형)의 이온 주입에 의해 형성된 영역이고, 마찬가지로 이온 주입에 의해 고농도의 n형 불순물 영역인 소스 영역(45) 및 드레인 영역(46)이 배치된다. 소스 영역(45) 및 드레인 영역(46)에는 각각 제1층째 금속층의 소스 전극(25) 및 드레인 전극(26), 제3층째 금속층의 소스 전극(15) 및 드레인 전극(16)이 접속한다. 소스 영역(45) 및 드레인 영역(46) 사이의 동작 영역(100c)의 일부에는 게이트 전극(17)이 쇼트키 접속한다.
또한, 각 패드의 주변에는, 아이솔레이션 향상을 위해 주변 불순물 영역(100a)이 배치되어 있다. 후에 상세하게 설명하겠지만, 주변 불순물 영역(100a)은, 패드 금속층(각 패드)과 전기적으로 접속하고, 패드 아래의 전체면(또는 패드 아래 주변)에 패드로부터 비어져 나와 설치된다. 또한, 패드로부터 5㎛ 이하 정도 이격해서 패드의 주변에 설치되어도 된다.
마찬가지의 이유로 인해 도 2의 (B)와 같이 게이트 배선(27)의 아래쪽에도 게이트 배선(27)과 전기적으로 접속하는 주변 불순물 영역(100a)이 배치된다. 이 경우도 게이트 배선(27)의 아래쪽 전체면(또는 게이트 배선 아래쪽 주변)에 배선으로부터 비어져 나와, 또는 배선으로부터 5㎛ 이하 정도 이격해서 주변에 설치된다.
또한, 리버스 컨트롤의 로직을 실현하기 위해, 공통 입력 단자 패드 I와, FET1 및 FET2 사이에, 저항(100b1, 100b2)이 배치되어 있다.
그리고, 본 실시예에서는, 소정의 전위가 인가되고, 서로 이웃하는 불순물 영역(100) 사이의, 기판 표면에 부유 불순물 영역(120)을 배치한다.
부유 불순물 영역(120)은, 고농도(불순물 농도 1∼5×1018㎝-3 정도)의 n+형 영역이고, 외부로부터 어떠한 전위도 인가되지 않고, 즉 플로팅 전위로 되어있다. 또한, 부유 불순물 영역(120)과 불순물 영역(100)은, 부유 불순물 영역(120)을 사이에 두고 서로 이웃하는 불순물 영역(100) 끼리가 소정의 아이솔레이션을 확보할 수 있을 정도(예를 들면 4㎛ 정도)로 이격한다.
즉, 도 2의 (A)와 같이, 공통 입력 단자 패드 I의 주변 불순물 영역(100a)-저항(100b1) 사이, 저항(100b1)-저항(100b2) 사이, 저항(100b2)-동작 영역(100c) 사이에, 각각 4㎛의 이격 거리를 확보하여 부유 불순물 영역(120)을 배치한다. 화합물 반도체 스위치 회로 장치에 요구되는 아이솔레이션이 20dB 이상이고, 실험적으로 4㎛의 이격 거리가 있으면 20dB 이상의 아이솔레이션을 확보할 수 있다. 그러나, 근소한 삽입 손실의 증대도 방지하기 위해서 불순물 영역(100)으로부터 4㎛의 거리에 부유 불순물 영역(120)을 예를 들면 2㎛의 폭으로 배치하고, 또한 4㎛의 거리에 다른 불순물 영역(100)을 배치한다. 이 부유 불순물 영역(120)의 배치에 의해 부유 불순물 영역(120)을 사이에 두고 서로 이웃하는 불순물 영역(100) 사이에 있어서 완전한 아이솔레이션을 확보할 수 있다.
또한, 도 2의 (B)와 같이, 제2 출력 단자 패드 O2의 주변 불순물 영역(100a)-게이트 배선(27)의 주변 불순물 영역(100a) 사이에도, 부유 불순물 영역(120)을 배치한다. 또한, 제1 출력 단자 패드 O1측도 마찬가지이다(도 1 참조). 또한, 도면에서는 패드는 패드 금속층(30)의 1층으로 구성되어 있지만, 이것에 한 정하지 않고 패드 금속층(30) 아래에 게이트 금속층(20)을 배치하는 구조라도 좋다.
또한, 도 2의 (C)와 같이, FET1의 동작 영역(100c)-FET2의 동작 영역(100c) 사이에, 부유 불순물 영역(120)을 배치한다.
이와 같이, 소정의 전위가 인가되고, 근접해서 서로 이웃하는 불순물 영역(100) 사이에, 부유 불순물 영역(120)을 배치한다. 이에 의해, 불순물 영역(100)에 인가되는 전위에 의해 기판으로 연장되는 공핍층의 확산을 차단할 수 있다. 따라서, 공핍층의 기판으로의 연장에 의한 고주파 신호의 누출을 억제할 수 있다.
특히, 상기한 리버스 컨트롤 패턴의 스위치 회로 장치에서는, 고주파적으로 GND 전위로 되는 제어 단자 패드 C1에 접속하는 저항 R1이, 공통 입력 단자 패드 I에 근접하고 있다. 따라서, 도 2의 (A)와 같이 고주파 아날로그 신호의 경로로 되는 저항(100b)과 공통 입력 단자 패드 I의 주변 불순물 영역(100a) 사이에 부유 불순물 영역(120)을 배치함으로써, 공통 입력 단자 IN으로부터 제어 단자 Ctl-1로의 고주파 신호의 누출을 억제할 수 있어, 결과적으로 삽입 손실을 적게 할 수 있다. 또한, 저항 R1-저항 R2 사이, 저항 R2-동작층 사이, 패드- 게이트 배선 사이, 동작 층 사이도 마찬가지로 부유 불순물 영역(120)을 배치함으로써 고주파 신호의 아이솔레이션을 향상시킬 수 있다.
다음으로 도 3을 참조하여, 본 발명의 제2 실시예에 대하여 설명한다.
제2 실시예는, 기본 디바이스가 HEMT인 경우이고, 제1 실시예에 나타낸 GaAsFET의 경우와 마찬가지의 패턴으로 된다. 즉, 평면도는 도 1과 마찬가지이기 때문에 설명은 생략하고, 도 3의 단면도를 참조하여 설명한다. 또한, 도 3의 (A)는 도 1의 a-a선, 도 3의 (B)는 도 1의 b-b선 단면도, 도 3의 (C)는 도 1의 c-c선 단면도이다.
HEMT에서는, 반절연성 GaAs 기판(31) 상에 비도핑(undoped)의 버퍼층(32)을 적층한다. 버퍼층은 복수의 층으로 형성되는 경우가 많다. 그리고, 버퍼층(32) 상에는, 전자 공급층으로 되는 n+형 AlGaAs층(33), 채널(전자 주행)층으로 되는 비도핑의 InGaAs층(35), 전자 공급층으로 되는 n+형 AlGaAs층(33)을 순차적으로 적층한다. 또한, 전자 공급층(33)과, 채널층(35) 사이에는, 스페이서층(34)이 배치된다.
전자 공급층(33) 상에는, 장벽층으로 되는 비도핑의 AlGaAs 층(36)을 적층하여 소정의 내압과 핀치 오프 전압을 확보하고, 또한 캡층으로 되는 n+형 GaAs층(37)을 최상층에 적층한다. 캡층(37)에는, 패드, 소스 전극, 드레인 전극, 또는 저항의 취출 전극 등의 금속층이 접속하고, 고농도로 하는 것에 의해, 소스 저항, 드레인 저항을 저감하여 오믹성을 향상시키고 있다.
HEMT는, 전자 공급층인 n+형 AlGaAs 층(33)의 도너 불순물로부터 발생한 전자가, 채널층(35)측으로 이동하고, 전류 패스로 되는 채널이 형성된다. 이 결과, 전자와 도너 이온은, 헤테로 접합 계면을 경계로 해서 공간적으로 분리되게 된다. 전자는 채널층(35)을 주행하지만, 채널층(35)에는 전자 이동도 저하의 원인으로 되 는 도너 이온이 존재하지 않기 때문에, 쿨롱 산란의 영향이 매우 적어, 고전자 이동도를 가질 수 있다.
또한, HEMT에서는, 기판에 선택적으로 형성된 절연화 영역(50)으로 기판을 분리하는 것에 의해, 필요한 패턴을 형성하고 있다. 여기서, 절연화 영역(50)이라 함은, 전기적으로 완전한 절연이 아니고, 불순물(B+)을 이온 주입하는 것에 의해 에피택셜층에 캐리어의 트랩 준위를 설치하여, 절연화한 영역이다. 즉, 동작 영역(100c)은, 도 1의 일점쇄선의 영역을 절연화 영역(50)에 의해 분리하여 형성된다.
그리고, 도 3의 (A)와 같이, 동작 영역(100c)의, 소스 영역(45) 또는 드레인 영역(46)으로 되는 기판의 캡층(37)에 제1층째 금속층의 오믹 금속층으로 형성되는 소스 전극(25)(혹은 드레인 전극(26))이 접속한다. 그리고, 그 상층에는 패드 금속층(30)에 의해 소스 전극(15)(혹은 드레인 전극(16))이 형성된다.
게이트 전극(17)은, 동작 영역(100c)의 일부, 즉 소스 영역(45) 및 드레인 영역(46) 사이의 캡층을 에칭하여, 노출된 비도핑 AlGaAs층(36)에 제2층째 금속층의 게이트 금속층(20)을 설치하는 것에 의해 형성된다.
또한, 각 패드(또는 게이트 배선(27)) 주변에는, 주변 불순물 영역(100a) 및 저항(100b1, 100b2)이 절연화 영역(50)에 의해 분리되는 것에 의해 형성된다.
그리고, 제2 실시예에 있어서도, 소정의 전위가 인가되어, 서로 이웃하는 불순물 영역(100) 사이의 기판 표면에, 플로팅 전위의 부유 불순물 영역을 배치한다.
여기서, 본 명세서에 있어서, HEMT의 불순물 영역이라 함은, B+ 주입으로 절 연화되지 않는 모든 영역을 말한다. 절연화 영역(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, 절연화를 위한 B+ 주입에 의해 불활성화되어 있다. 즉, 본 명세서에서는, B+ 주입으로 절연화되지 않는 영역을, 제1 실시예의 이온 주입에 의한 불순물 영역에 상당하는 영역으로 하고, 절연화 영역(50)은 불순물 영역이 아닌 것으로 한다.
또한, 불순물 영역에는, 소정의 전위가 인가되는 불순물 영역(100)과 부유 불순물 영역(120)이 있다. 소정의 전위가 인가되는 불순물 영역(100)은, 동작 영역(100c) 및 다른 불순물 영역인 패드(또는 게이트 배선)의 주변 불순물 영역(100a) 및 저항(100b)이다. 부유 불순물 영역(120)은 어떠한 전위도 인가되지 않는 플로팅 전위의 불순물 영역이다. 또한, 부유 불순물 영역(120)의 구조는 HEMT의 에피택셜 구조와 동일하고, 따라서 캡층(37)(불순물 농도 1∼5×1018㎝-3 정도)를 포함하고 있고, 기능적으로는 고농도 불순물 영역이라고 할 수 있다.
그리고, 도 3의 (A)와 같이, 공통 입력 단자 패드 I의 주변 불순물 영역(100a)-저항(100b1) 사이, 저항(100b1)-저항(100b2) 사이, 저항(100b2)-동작 영역(100c) 사이에, 각각 4㎛의 이격 거리를 확보하여 부유 불순물 영역(120)을 배치한다.
또한, 도 3의 (B)와 같이, 제2 출력 단자 패드 O2의 주변 불순물 영역(100a)-게이트 배선(27)의 주변 불순물 영역(100a) 사이에도, 부유 불순물 영역(120)을 배치한다. HEMT의 경우, 게이트 전극(17) 또는 게이트 배선(27)의 바로 아래는, 내압과 핀치오프 전압을 확보하기 위한 비도핑 AlGaAs층(36)이고, 게이트 전극(17) 또는 게이트 배선(27)이 전기적으로 접속하는 불순물 영역(100)은, 주위에 배치된 캡층(37)이다. 이 거리는 불과 0.2㎛ 정도밖에 안되고, 직접 고착하고 있지는 않지만 전기적으로 충분히 접속하고 있다고 할 수 있다. 이와 같이, 불순물 영역(100)은, 소정의 전위가 인가되는 금속층과 직접 고착할 필요는 없고, 전기적으로 접속하고 있으면 되는데, 이 상세에 대해서는 후술한다.
또한, 제1 출력 단자 패드 O1측도 마찬가지이다(도 1 참조). 또한, 도면에서는 패드 구조로서 패드 금속층(30)이 1층뿐인 구조를 나타냈지만, 이것에 한정하지 않고 하층에 게이트 금속층(20)을 배치한 2층 구조의 패드라도 된다.
또한, 도 3의 (C)와 같이, FET(HEMT)1의 동작 영역(100c)-FET(HEMT)2의 동작 영역(100c) 사이에, 부유 불순물 영역(120)을 배치한다.
HEMT의 경우는, GaAsFET와 비교해서 기본 디바이스의 삽입 손실이 작기 때문에, 칩 내의 고주파 신호 경로에 있어서 고주파 신호가 근소하더라도 누출되는 개소가 있으면, 스위치 회로 장치로서의 삽입 손실의 증가가 현저하게 된다.
또한, 절연화 영역(50)도, 전기적으로 완전한 절연이 아니고 절연화 영역(50) 내에 공핍층이 신장하고, 공핍층의 변화에 의해 신호가 누출된다. 이러한 경우, 본 실시예의 부유 불순물 영역(120)을 배치함으로써, 고주파 신호 경로에 있어서 고주파 신호의 누출을 방지할 수 있으므로, 삽입 손실의 증가를 억제하는 데에 있어서 매우 효과적이다.
다음으로, 도 4 및 도 5를 참조하여, 소정의 전위가 인가되는 불순물 영역 (100)에 접속하는 금속층의 종류에 대하여 설명한다.
상술한 바와 같이, 불순물 영역(100)은, 기판에 설치되는 각 패드 또는 각 패드에 접속하는 배선 중 어느 하나와 전기적으로 접속한다. 이 형태에는 이하의 것이 고려된다.
도 4는, 예를 들면 게이트 배선(27)이나 각 패드 등, 불순물 영역(100)과 금속층이 쇼트키 접합을 형성하는 경우이고, 도 5는 제1층째 금속층의 소스 전극(15) 및 드레인 전극(16) 등, 오믹 접합을 형성하는 경우이다. 여기서는 편의상, 쇼트키 접합의 금속층(M1), 오믹 접합의 금속층(M2)으로서 설명한다. 그리고, 기판은 반절연 기판(10)을 예로 설명하지만, 도 3에 도시하는 HEMT의 기판 구조라도 마찬가지이다.
도 4의 (A)는, 금속층(M1)이 불순물 영역(100) 표면과 쇼트키 접합을 형성하는 것으로, 불순물 영역(100)이 주변 불순물 영역(100a)이고, 금속층(M1)이 패드 금속층(30)(각 패드) 혹은 게이트 금속층(20)(게이트 배선(27))인 경우이다.
금속층(M1)은, 마스크 맞춤 정밀도 및 불순물 영역(100)의 저항 성분을 고려하여, 불순물 영역(100) 단부로부터 0.1㎛ 내지 5㎛ 내측의, 불순물 영역(100) 표면에 설치된다. 금속층(M1)은 불순물 영역(100) 상에만 설치되어도 된다. 이것은, 예를 들면 패드(배선) 아래쪽 전체면에 불순물 영역(100)을 배치하는 구조이다.
또한, 그의 일부가 반절연 기판(10)으로 연장되어 기판(10) 표면과 쇼트키 접합을 형성해도 되고, 예를 들면, 패드(배선) 아래쪽 주변에 불순물 영역(100)을 배치하는 구조이다.
도 4의 (B), (C)는, 불순물 영역(100) 위에는 금속층이 설치되지 않고, 그 외측의 반절연 기판(10)과 금속층(M1)이 쇼트키 접합을 형성하는 구조이다. 이와 같이 금속층(M1)은 불순물 영역(100)과는 직접 접속되지 않고, 불순물 영역(100) 단부로부터 0㎛ 내지 5㎛ 정도 외측에서 기판과 쇼트키 접합을 형성하는 구조라도 된다. 예를 들면, 도 4의 (C)와 같이 불순물 영역(100)과 금속층(M1)은 접할 필요는 없고, 5㎛ 이내이면 반절연 기판을 통하여 불순물 영역(100)과 금속층(M1)은 충분한 접속을 확보할 수 있다.
구체적으로는 상술한 HEMT의 게이트 전극(17) 또는 게이트 배선(27)이나, 주변 불순물 영역(100a)을 패드 또는 배선으로부터 5㎛ 정도 이격해서 배치하는 경우 등에서는, 도 4의 (C)의 구조로 된다. HEMT의 게이트 배선(27)의 경우는 금속층(M1)의 아래쪽은 n+형 GaAs층(37)이 에칭되어 비도핑 AlGaAs층(36)과 금속층(M1)이 쇼트키 접속된다. 그 때문에, 금속층(M1)과 주변의 n+형 GaAs(37)층이, 비도핑 AlGaAs층(36)을 포함시킨 n+형 GaAs층(37)보다 아래쪽의 에피택셜층을 개재하여 접속된다.
한편, 도 5에는, 불순물 영역(100)과 오믹 접합을 형성하는 금속층(M2)을 도시한다. 이 경우의 불순물 영역(100)은, 소스 영역, 드레인 영역 또는 저항이고, 금속층(M2)은, 제1층째 금속층의 소스 전극(15), 드레인 전극(16) 또는 저항 R1, R2를 취출하기 위한 금속층이다.
반절연 기판(10)과 금속층(M2)은 오믹 접합을 형성할 수 없기 때문에, 이 경우에는 인접하는 기판(10) 상으로 금속층(M2)이 연장되는 일은 없고, 예를 들면 패드 금속층 등의 다른 금속층(M3)에 의해 배선된다.
도 6 및 도 7을 참조하여, 본 발명의 제3 실시예를 설명한다. 제3 실시예는, 상기한 리버스 컨트롤 패턴의 SPDT 스위치 회로 장치의 다른 형태로서, 도 6은 회로 개요도, 도 7은 도 6의 회로를 1칩에 집적화한 스위치 회로 장치이다.
도 6과 같이, 이 회로에서는, 스위치를 행하는 FET1과 FET2의 출력 단자 OUT-1과 OUT-2와 접지 사이에 션트(분로) FET3, FET4를 접속한다. 이 션트 FET3, FET4의 게이트에는 FET2와 FET1로의 제어 단자 Ctl-2, Ctl-1의 상보 신호를 인가하고 있다. 이 결과, FET1이 온일 때에는 션트 FET4가 온하고, FET2 및 션트 FET3이 오프하고 있다.
이 회로에서, 공통 입력 단자 IN-출력 단자 OUT-1의 신호 경로가 온하고, 공통 입력 단자 IN-출력 단자 OUT-2의 신호 경로가 오프한 경우에는, 션트 FET4가 온하고 있기 때문에 출력 단자 OUT-2로의 입력 신호의 누출은 접지된 외부 부착된 컨덴서 C를 통하여 접지로 새어 나가, 아이솔레이션을 향상시킬 수 있다.
도 7은, 도 6의 스위치 회로 장치를 집적화한 화합물 반도체 스위치 회로 장치의 일례를 도시하는 평면도이다.
기판은, 화합물 반도체 기판(예를 들면 GaAs)이고, 이 기판에 스위치를 행하는 FET1 및 FET2(모두 게이트 폭 600㎛)를 좌우의 중앙부에 배치하고, 그 아래쪽에 션트 FET3 및 션트 FET4(모두 게이트 폭 300㎛)를 배치하고, 또한 션트 FET3 및 션 트 FET4의 소스 전극은 접속되어 접지 단자 GND에 접속되어 있다. 각 FET의 게이트 전극에 저항 R1, R2, R3, R4가 접속되어 있고, 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ctl-1, Ctl-2, 접지 단자 GND에 각각 대응하는 전극 패드 I, O1, O2, C1, C2, G가 기판의 주변에 설치되어 있다. 또한, 도 6에 도시하는 바와 같이 접지를 위한 컨덴서 C가 외부 부착으로 접지 단자 GND에 접속된다.
또한, 점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(20)(Ti/Pt/Au)이고, 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(30)(Ti/Pt/Au)이다. 제1층째의 금속층은 기판에 오믹으로 접속하는 오믹 금속층(AuGe/Ni/Au)이고 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 취출 전극을 형성하지만, 도면에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
각 FET의 동작 영역(100c)은, 일점쇄선의 영역에 형성된 불순물 영역이다. FET1(FET2도 동일)은, 하측으로부터 신장하는 6개의 빗살 무늬 형상의 패드 금속층(30)이 출력 단자 패드 O1에 접속되는 소스 전극(15)(혹은 드레인 전극(16))이고, 이 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있고 동작 영역(100c)의 소스(드레인) 영역에 컨택트하고 있다.
또한, 상측으로부터 신장하는 빗살 무늬 형상의 6개의 패드 금속층(30)이 공통 입력 단자 패드 I에 접속되는 드레인 전극(16)(혹은 소스 전극(15))이고, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 동작 영역(100c)의 드레인(소스) 영역에 컨택트하고 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 빗살 무늬 형상으로 배치되어, 동작 영역(100c)의 일부와 쇼트키 접합을 형성하고 있다.
또한, 션트 FET인 FET3(FET4도 동일)은, 하측으로부터 신장하는 빗살 무늬 형상의 4개의 패드 금속층(30)이 접지 단자 패드 G에 접속되는 소스 전극(15)(혹은 드레인 전극)이고, 이 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있고, 동작 영역(100c)의 소스(드레인) 영역에 컨택트하고 있다.
또한, 상측으로부터 신장하는 빗살 무늬 형상의 4개의 패드 금속층(30)이 출력 단자 패드 O1에 접속되는 드레인 전극(16)(혹은 소스 전극)이고, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 동작 영역(100c)의 드레인(소스) 영역과 컨택트하고 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 빗살 무늬 형상으로 배치되어, 동작 영역(100c)의 일부와 쇼트키 접합을 형성하고 있다.
각 FET의 게이트 전극(17)은, 동작 영역(100c) 밖에서 게이트 배선(27)에 의해 묶여져, 불순물 영역인 저항(100b1∼100b4)을 통하여, 제어 단자 패드 C1, C2에 접속한다. 또한, 패드 또는 게이트 배선(27)은 주변 불순물 영역(100a)과 전기적으로 접속하고 있다.
그리고, 소정의 전위가 인가되어, 인접하는 불순물 영역(100) 사이의 기판 표면에 플로팅 전위인 부유 불순물 영역(120)을 배치한다.
구체적으로 설명하면, 도 7과 같이, 공통 입력 단자 패드 I의 주변 불순물 영역(100a)-저항(100b2) 사이, 공통 입력 단자 패드 I의 주변 불순물 영역(100a)-저항(100b1) 사이, 제1 출력 단자 패드 O1의 주변 불순물 영역(100a)- 저항(100b3) 사이, 제2 출력 단자 패드 O2의 주변 불순물 영역(100a)-저항(100b4) 사이에, 부유 불순물 영역(120)을 배치한다.
또한, 스위치의 동작을 행하는 FET1, FET2와, 대향 배치되는 션트 FET인 FET3, FET4의 동작 영역(100c) 사이에 부유 불순물 영역(120)을 배치한다. 또한, FET 사이의 부유 불순물 영역(120)은, GND 단자 패드 G에 접속하는 배선의 아래쪽에서 연속하고 있어도 된다.
특히, 도 7의 패턴에서는 공통 입력 단자 패드 I와, 고주파적으로 GND 전위인 제어 단자 패드 C1, C2에 접속하는 저항이 접하는 거리가 길어, 여기에서의 고주파 신호의 누출이 삽입 손실에 크게 영향을 미치는 것이 고려된다. 그러나, 부유 불순물 영역(120)을 배치하는 것에 의해, 삽입 손실의 증가를 억제할 수 있다.
또한, 기본 디바이스가 GaAsFET인 경우를 예로 설명했지만, 기본 디바이스가 HEMT라도 마찬가지이다. 즉, 제2 실시예와 마찬가지로 절연화 영역(50)에 의해 분리되는 것에 의해, 도면에 도시하는 불순물 영역(100), 부유 불순물 영역(120)이 형성된다.
또한, 도 8 및 도 9를 참조하여 제4 실시예를 설명한다.
제4 실시예는, 하이 파워 용도의 스위치 회로 장치로서, FET를 복수단으로 직렬 접속하는 것이다.
도 8은, 다단 접속의 화합물 반도체 스위치 회로 장치의 일례를 도시하는 회로도이다. 이 스위치 회로 장치도 SPDT이고, 외부 단자는 공통 입력 단자 IN, 제1 및 제2 출력 단자 OUT1, OUT2, 제1 및 제2 제어 단자 Ctl-1, Ctl-2의 5단자이다.
도면과 같이, 스위치 회로 장치는, FET을, 예를 들면 각각 2단 직렬로 접속한 제1 FET군 F1과 제2 FET군 F2로 이루어진다. 또한, 제1 FET군 F1의 FET1-1의 소스 전극(혹은 드레인 전극)과 제2 FET군 F2의 FET2-1의 소스 전극(혹은 드레인 전극)이 공통 입력 단자 IN에 접속하고, 제1 FET군 F1의 2개의 FET의 게이트 전극이 각각 저항을 통하여 제2 제어 단자 Ctl-1에 접속하고, 제2 FET군 F2의 2개의 게이트 전극이 각각 저항을 통하여 제1 제어 단자 Ctl-2에 접속한다.
또한, 제1 FET군 F1의, FET1-2의 드레인 전극(혹은 소스 전극)이 제1 출력 단자 OUT1에 접속하고, 제2 FET군 F2의, FET2-2의 드레인 전극(혹은 소스 전극)이 제2 출력 단자 OUT2에 접속한 것이다. 제1과 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호이고, H레벨의 신호가 인가된 측의 FET군이 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자로 전달하도록 되어 있다. 저항은, 교류 접지로 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 9는, 이 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 1예를 나타내고 있다.
GaAs 기판에 스위치를 행하는 2개의 FET군 F1, FET군 F2를 배치한다. FET군 F1은 예를 들면 FET1-1, FET1-2을 직렬로 접속한 것이다. FET군 F2는, FET2-1, FET2-2을 직렬로 접속한 것이다. 각 FET군을 구성하는 4개의 게이트 전극에는 각각, 불순물 영역(100b1∼100b4)으로 이루어지는 저항 R1-1, R1-2, R2-1, R2-2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 각각 대응하는 전극 패드 I, O1, O2, C1, C2가 기판의 주변에 설치되어 있다. 또한, 점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극 형성시에 동시에 형성되는 게이트 금속층(Pt/Mo)(20)이고, 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층은 기판에 오믹으로 접속하는 오믹 금속층(AuGe/Ni/Au)이고 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 취출 전극을 형성하지만, 도 9에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
FET군 F1 및 FET군 F2는 칩의 중심선에 대하여 대칭으로 배치되어 있고, 구성은 마찬가지이므로, 이하 FET군 F1에 대하여 설명한다. 동작 영역(100c)은, 일점쇄선으로 나타내는 영역에 형성된 불순물 영역이다. FET1-1은 상측으로부터 신장하는 빗살 무늬 형상의 8개의 패드 금속층(30)이 공통 입력 단자 패드 I에 접속되는 소스 전극(15)(혹은 드레인 전극(16))이고, 이 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이, 동작 영역(100c)의 소스(드레인) 영역과 컨택트한다.
또한, 하측으로부터 신장하는 빗살 무늬 형상의 9개의 패드 금속층(30)이 FET1-1의 드레인 전극(16)(혹은 소스 전극(15))이고, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 동작 영역(100c)의 드레인(소스) 영역과 컨택트한다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 16개의 빗살 무늬 형상으로 배치되어, 동작 영역(100c)의 일부와 쇼트키 접합을 형성한다.
게이트 전극(17)은 동작 영역(100c) 밖에서 게이트 배선(27)에 의해 묶여져, 불순물 영역에서 형성된 저항(100b1)을 통하여 FET1-1로부터 먼 위치에 있는 제어 단자 패드 C1과 접속한다. 또한, FET1-2의 게이트 전극은, FET1-1 및 FET1-2 사이로 연장하는 저항(100b4)을 통하여, 제어 단자 패드 C1에 접속한다. 또한, 게이트 배선(27) 또는 패드 부근에는 주변 불순물 영역(100a)이 설치된다.
그리고, 공통 입력 단자 패드 I의 주변 불순물 영역(100a)-저항(100b1) 사이, 공통 입력 단자 패드 I의 주변 불순물 영역(100a)-저항(100b3) 사이에, 각각 4㎛의 이격 거리를 확보하여 부유 불순물 영역(120)을 배치한다.
또한, FET1-1의 동작 영역(100c)-FET2-1의 동작 영역(100c) 사이에, 부유 불순물 영역(120)을 배치한다. 또한, FET1-2의 동작 영역(100c)-FET2-2의 동작 영역(100c) 사이에 부유 불순물 영역을 배치한다.
게다가, FET1-1 및 FET2-1의 동작 영역(100c)-저항(100b4) 사이, 저항(100b2)-저항(100b4) 사이, 저항(100b2)-FET1-2 및 FET2-2의 동작 영역(100c) 사이에, 부유 불순물 영역(120)을 배치한다.
이에 의해, 동작 영역(100c), 주변 불순물 영역(100a) 및 저항(100b1∼b4)이 근접해서 배치되는 영역에 있어서, 고주파 신호의 누출을 방지하여, 삽입 손실의 증가를 억제할 수 있다.
또한, 기본 디바이스가 GaAsFET인 경우를 예로 설명했지만, 기본 디바이스가 HEMT라도 마찬가지이다. 즉, 제2 실시예와 마찬가지로 절연화 영역(50)에 의해 분리되는 것에 의해, 도면에 도시하는 불순물 영역(100), 부유 불순물 영역(120)이 형성된다.
즉, GaAsFET의 경우는 도우즈량이나 가속 전압 등 이온 주입 조건이 서로 다른 등에 의해 서로 다른 시트 저항의 저항이 혼재하고 있어도 되고, HEMT의 경우는 캡층 있음과 캡층 없음의 저항이 혼재하고 있어도 된다. 어느 쪽의 저항도 소정의 전위가 인가되는 불순물 영역이고, 이들이 근접하는 경우에는 부유 불순물 영역을 그 사이에 배치하는 것에 의해 고주파 신호의 아이솔레이션을 향상시킬 수 있다.
또한, HEMT의 에피택셜 구조는 상기한 것에 한정하지 않고, 캡층(37)과 장벽층(36) 사이에 또 비도핑의 AlGaAs층(36), n+형 GaAs층(37)의 반복이 있는 에피택셜 구조의 경우도 마찬가지로 실시할 수 있다.
이상에서 상술한 바와 같이, 본 발명에 따르면 이하의 다수의 효과가 얻어진다.
첫번째로, 본 실시예에서는 소정의 전위가 인가되는 금속층 중 어느 하나와 전기적으로 접속하고, 서로 이웃하는 불순물 영역 사이의 기판 표면에 플로팅 전위의 고농도의 불순물 영역을 설치한다. 이에 의해, 소정의 전위가 인가되는 불순물 영역으로부터 기판으로 연장되는 공핍층을 차단할 수 있어, 양자 사이에서의 고주파 신호의 누출을 억제할 수 있다.
두번째로, 금속층은, 전극 패드 또는 패드에 접속하는 배선이고, 소정의 전위가 인가되는 불순물 영역은 해당 금속층 근방에 있어서 소정의 아이솔레이션을 확보하기 위한 영역이다. 본 실시예에 따르면, 소정의 전위가 인가되는 불순물 영역끼리가 근접하는 것에 의한 아이솔레이션의 열화를 더욱 억제할 수 있다.
세번째로, 복수의 FET를 갖는 스위치 회로 장치에 있어서, 소정의 전위가 인가되는 패드 또는 패드에 접속하는 배선 중 어느 하나와 전기적으로 접속하고, 소정의 전위가 인가되어 서로 이웃하는 불순물 영역 사이의 기판 표면에 플로팅 전위의 고농도의 불순물 영역을 설치한다. 이에 의해, 양자간의 기판으로 연장되는 공핍층을 차단할 수 있다. 따라서, FET의 동작 영역 및 패드 또는 배선이 근접하는 스위치 회로 장치에 있어서 불순물 영역이 근접하는 영역에서의 고주파 신호의 누출을 억제할 수 있다.
네번째로, 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 제어 단자와 FET와의 접속 수단이므로, 해당 불순물 영역 사이에 플로팅 전위의 불순물 영역을 설치하는 것에 의해, 고주파적으로 GND 전위로 되는 제어 단자로의 고주파 신호의 누출을 방지할 수 있다.
다섯번째로, 소정의 전위가 인가되는 불순물 영역은, 한쪽이 공통 입력 단자 패드 아래쪽 또는 패드 주변에 배치되고, 다른쪽이 제어 단자 패드에 접속하는 접속 수단이다. 고주파 신호가 입력되는 공통 입력 단자 패드와 고주파적으로 GND 전위로 되는 제어 단자 패드 사이에서의 고주파 신호의 누출을 효과적으로 방지할 수 있어, 결과적으로 삽입 손실의 증가를 억제할 수 있다.
여섯번째로, 접속 수단 중 적어도 일부는 저항이고, 플로팅 전위의 불순물 영역에 의해 고주파 신호의 누출을 방지할 수 있으므로, 공통 입력 단자 패드와 제어 단자 패드에 접속하는 저항을 근접해서 배치할 수 있다. 이에 의해, 칩 내에 저항을 배치하는 리버스 컨트롤 패턴에 있어서 고주파 신호의 누출을 효과적으로 방지할 수 있다.
일곱번째로, 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, FET의 동작 영역이므로, FET로부터 기판으로 연장되는 공핍층에 의한 고주파 신호의 누출을 방지할 수 있다.
여덟번째로, 스위치 회로 장치의 FET의 게이트 전극은, 해당 FET로부터 먼 위치에 있는 제1 또는 제2 제어 단자 패드와 접속하고, 그 접속 수단이 공통 입력 단자 패드의 근방에 배치된다. 즉, 입력 단자 패드와 FET 사이에 접속 수단으로서의 저항을 배치하고, 칩 면적의 증대를 억제한 리버스 컨트롤의 스위치 회로 장치에 있어서, 근접하는 입력 단자와 저항간의 고주파 신호의 누출을 방지할 수 있어, 결과적으로 삽입 손실의 증대를 억제할 수 있다.
아홉번째로, FET는, 기본 디바이스 자신의 삽입 손실이 작은 HEMT로서, 패턴 형상에 있어서의 근소한 고주파 신호의 누출도 방지하는 것에 의해 HEMT의 저삽입 손실 특성을 충분히 살린 MMIC를 형성할 수 있다.
열번째로, 서로 이웃하는 제1 불순물 영역 중 적어도 한쪽은, 원래 스위치 회로 장치의 패드 주변의 아이솔레이션을 확보하는 영역이다. 종래에서는 이 아이솔레이션을 확보하기 위한 영역과, 전위가 인가되는 불순물 영역이 근접함으로써 근소하게 고주파 신호가 누출되는 경우가 있었지만, 본 실시예에 따르면, 이 근소한 고주파 신호의 누출도 억제할 수 있다.
열한번째로, 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 스위치 회로 장치의 배선의 주위의 아이솔레이션을 확보하는 영역이므로, 소정의 아이솔레이션을 확보하여, 결과적으로 삽입 손실의 증가를 억제할 수 있다.
열두번째로, 소정의 전위가 인가되는 불순물 영역 및 플로팅 전위의 불순물 영역은, 플로팅 전위의 불순물 영역을 사이에 두고 인접하는 소정의 전위가 인가되는 불순물 영역 사이에 있어서 소정의 아이솔레이션을 확보할 수 있는 거리로 이격하여 배치되므로, 아이솔레이션을 충분히 확보하여 결과적으로 삽입 손실의 증가를 억제할 수 있다.

Claims (14)

  1. 화합물 반도체 기판 상에 설치된 불순물 영역으로 이루어지는 동작 영역과,
    상기 동작 영역에 접속하여, 소정의 전위가 인가되는 복수의 금속층과,
    상기 기판에 설치되어 상기 금속층 중 어느 하나와 전기적으로 접속하는 다른 불순물 영역을 구비하고,
    소정의 전위가 인가되고 서로 이웃하는 상기 어느것인가의 불순물 영역 사이의 상기 기판 표면에 플로팅 전위의 불순물 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속층은, 전극 패드 또는 이 패드에 접속하는 배선 또는 동작 영역에 접속하는 배선인 것을 특징으로 하는 반도체 장치.
  3. 화합물 반도체 기판 상에 설치된 불순물 영역으로 이루어지는 동작 영역과, 상기 동작 영역 표면에 접속하는 소스 전극, 게이트 전극 및 드레인 전극을 갖는 복수의 FET와,
    적어도 2개의 상기 FET의 소스 전극 혹은 드레인 전극에 공통으로 접속하는 공통 입력 단자 패드와,
    적어도 2개의 상기 FET의 드레인 전극 혹은 소스 전극에 각각 접속하는 제1 및 제2 출력 단자 패드와,
    상기 FET의 게이트 전극에 접속 수단을 통하여 접속하는 제1 및 제2 제어 단자 패드와,
    상기 기판에 설치되고 상기 각 패드 또는 이 패드에 접속하는 배선 또는 동작 영역에 접속하는 배선 중 어느 하나와 전기적으로 접속하는 다른 불순물 영역을 구비하고,
    소정의 전위가 인가되고 서로 이웃하는 상기 어느것인가의 불순물 영역 사이의 상기 기판 표면에 플로팅 전위의 불순물 영역을 설치하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 상기 접속 수단인 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 소정의 전위가 인가되는 불순물 영역은, 한쪽이 상기 공통 입력 단자 패드 아래쪽 또는 그 패드 주변에 배치되고, 다른쪽이 상기 접속 수단인 것을 특징으로 하는 반도체 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 접속 수단 중 적어도 일부는 저항인 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 FET의 게이트 전극과 이 FET로부터 먼 위치에 배치되는 상기 제1 또는 제2 제어 단자 패드를 접속하는 것을 특징으로 하는 반도체 장치.
  8. 제3항에 있어서,
    상기 FET는, HEMT인 것을 특징으로 하는 반도체 장치.
  9. 제2항 또는 제3항에 있어서,
    상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 어느 1개의 상기 패드 아래쪽 또는 그 패드 주변에 배치되는 것을 특징으로 하는 반도체 장치.
  10. 제2항 또는 제3항에 있어서,
    상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽은, 어느 1개의 상기 배선 아래쪽 또는 그 배선 주변에 배치되는 것을 특징으로 하는 반도체 장치.
  11. 제1항 또는 제3항에 있어서,
    플로팅 전위의 불순물 영역을 사이에 두고 양측에 소정의 전위가 인가되는 불순물 영역을 배치하고, 상기 소정의 전위가 인가되는 불순물 영역 및 플로팅 전 위의 불순물 영역은, 소정의 아이솔레이션을 확보할 수 있는 거리로 이격하여 배치되는 것을 특징으로 하는 반도체 장치.
  12. 제1항 또는 제3항에 있어서,
    상기 모든 불순물 영역의 주위는, 반절연 기판의 일부 또는 절연화 영역인 것을 특징으로 하는 반도체 장치.
  13. 제1항 또는 제3항에 있어서,
    상기 플로팅 전위의 불순물 영역에 의해 상기 소정의 전위가 인가되는 불순물 영역으로부터 상기 기판으로 연장되는 공핍층의 확산을 억제하는 것을 특징으로 하는 반도체 장치.
  14. 제1항 또는 제3항에 있어서,
    상기 소정의 전위가 인가되는 불순물 영역 중 적어도 한쪽에, 고주파 아날로그 신호가 전파되는 것을 특징으로 하는 반도체 장치.
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