JP4128091B2 - スイッチ回路装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はスイッチ回路装置に係り、特に高出力のスイッチ回路装置において、静電破壊電圧を大幅に向上させ、検査工程の簡略化が実現できるスイッチ回路装置に関する。
【０００２】
【従来の技術】
第３世代携帯電話端末のアンテナ切り替え用途に採用されるスイッチ回路装置では、２６ｄＢｍ程度の信号を通すためＦＥＴを３段に直列接続する必要がある。このスイッチ回路装置は、ＳＰＤＴと呼ばれ、計６個のＦＥＴを使用し、外部端子は共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。（例えば、非特許文献１参照。）
図１０は、従来の多段接続の化合物半導体スイッチ回路装置の一例を示す回路図である。図１０（Ａ）の如くスイッチ回路装置は、ＦＥＴを、例えばそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ抵抗を介して共通の第１の制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ抵抗を介して第２の制御端子Ｃｔｌ−２に接続する。更に、第１のＦＥＴ群Ｆ１のＦＥＴ１−３のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２のＦＥＴ２−３のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００３】
図１０（Ｂ）は、第１のＦＥＴ群Ｆ１の回路図である。第２のＦＥＴ群Ｆ２側も同様である。このように、直列に多段接続したＦＥＴ群Ｆ１は、ＦＥＴ１−１のソース電極がＦＥＴ群のソースＳとして共通入力端子ＩＮに接続し、各ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲート電極が共通でＦＥＴ群Ｆ１のゲートＧとして制御端子Ｃｔｌ−１に接続し、ＦＥＴ３のドレイン電極がＦＥＴ群Ｆ１のドレインＤとして出力端子ＯＵＴ１に接続する。
【０００４】
図１１は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【０００５】
ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３を直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。各ＦＥＴ群を構成する６つのゲート電極にはそれぞれ、抵抗Ｒ１−１、Ｒ１−２、Ｒ１−３、Ｒ２−１、Ｒ２−２、Ｒ２−３が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１１では、パッド金属層と重なるために図示されていない。
【０００６】
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本の第３層目のパッド金属層１３０が共通入力端子パッドＩに接続されるソース電極１０９（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極１０６（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の第３層目のパッド金属層１３０がＦＥＴ１−１のドレイン電極１１０（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１０７（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が５本の櫛歯形状に配置されている。
【０００７】
このソース電極１０９、ドレイン電極１１０、ゲート電極１０５が配置される下にはチャネル領域が設けられ、これらがＦＥＴ１−１の動作領域となる。
【０００８】
ＦＥＴ１−２では、上側から延びる３本のソース電極１０６（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極１１０と接続している。また、下側から延びる３本のドレイン電極１１０（あるいはソース電極）は、ＦＥＴ１−３のソース電極１０９に接続している。この両電極の下に第１層目のオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が５本の櫛歯形状に配置されている。
【０００９】
ＦＥＴ１−３は上側から伸びる櫛歯状の３本の第３層目のパッド金属層１３０がソース電極１０９（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極１０６（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の第３層目のパッド金属層１３０が、出力端子パッドＯ１に接続するドレイン電極１１０（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１０７（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が５本の櫛歯形状に配置されている。
【００１０】
図１２は上記のスイッチ回路装置を実装した構造を示す。
【００１１】
図１１に示す半導体チップ６７が５本のリードを有するリードフレームのアイランド６２ｆ上に銀ペースト等の導電ペースト７０によって固着実装され、半導体チップ６７の各端子用電極パッドとリード６２とがボンディングワイヤ６４で接続される。すなわち、入力端子パッドＩがリード６２ａ、制御端子１パッドＣ１がリード６２ｂ、出力端子１パッドＯ１がリード６２ｃ、制御端子２パッドＣ２がリード６２ｄ、出力端子２パッドＯ２がリード６２ｅにそれぞれ接続する。チップ６７の周辺部分はモールド金型の形状に合致した樹脂７５で被覆され、樹脂７５の外部にリード６２の先端部分が導出される。このようなパッケージは例えばＭＣＰＨ６と呼ばれ、外形サイズが２．１×２．０ｍｍ２である。（例えば、非特許文献２参照。）
【００１２】
【非特許文献１】
宇田尚典、他５名、「Ｌ帯−１０Ｗクラス低歪み低損失ＦＥＴスイッチＩＣ」 、信学技法、ＭＷ９５−１１（１９９５−０５）、社団法人 電子情報通信学会、ｐ８、図１（ｂ）
【００１３】
【非特許文献２】
データシート（Ｐ１３６３２ＪＪ２Ｖ０ＤＳＪ１（第２版））、Ｌ帯ＳＰＤＴスイッチ、ＮＥＣ Ｃｏｒｐｏｒａｔｉｏｎ、２０００年１２月、ｐ６
【００１４】
【発明が解決しようとする課題】
上述の如くスイッチ回路装置では、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間および制御端子Ｃｔｌ−１−出力端子ＯＵＴ１間、制御端子Ｃｔｌ−２−出力端子ＯＵＴ２間が、それぞれＦＥＴ１−１のソース電極−ゲート電極間、ＦＥＴ２−１のソース電極−ゲート電極間、ＦＥＴ１−３のゲート電極−ドレイン電極間、ＦＥＴ２−３のゲート電極−ドレイン電極間に対応する。後に詳述するが、これらは、回路上、各ＦＥＴ群の端に位置するＦＥＴのゲートショットキ接合のアノードとカソードが両方とも外部に導出されていることになる。この電極間は、静電破壊電圧に対して弱いという問題があるが、従来では図１０および図１１の如く、静電破壊電圧向上のための対策が施されていない。
【００１５】
また、例えば制御端子に接続する抵抗を大きくすると若干静電破壊電圧を上げることができるが、スイッチング時間が大きくなってしまう問題があるため、このような手法は適切ではなかった。
【００１６】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有し、前記ＦＥＴ群の一方の端のＦＥＴのソース電極またはドレイン電極がそれぞれ共通入力端子に接続し、前記ＦＥＴ群の他方の端のＦＥＴのドレイン電極またはソース電極がそれぞれ出力端子に接続し、前記ＦＥＴ群のすべてのＦＥＴのゲート電極がそれぞれ制御端子に接続するスイッチ回路装置において、前記ＦＥＴ群の一方の端のＦＥＴのソース電極またはドレイン電極とゲート電極間、および前記ＦＥＴ群の他方の端のＦＥＴのドレイン電極またはソース電極とゲート電極間の少なくともいずれか一方の電極間に、２つの高濃度領域間に絶縁領域を配置した保護素子を接続することにより解決するものである。
【００１７】
第２に、複数のＦＥＴを多段に直列接続した２つのＦＥＴ群を有し、前記２つのＦＥＴ群のそれぞれ一方の端のＦＥＴのソース電極またはドレイン電極が共通入力端子に接続し、前記２つのＦＥＴ群のそれぞれ他方の端のＦＥＴのドレイン電極またはソース電極が２つの出力端子にそれぞれ接続し、前記２つのＦＥＴ群のすべてのＦＥＴのゲート電極が２つの制御端子にそれぞれ接続し、各端子にそれぞれ接続する複数の電極パッドをチップ上に有するスイッチ回路装置において、
前記各電極パッド周辺に高濃度領域を設け、前記各ＦＥＴ群の前記共通入力端子に接続する電極パッドと１つの前記制御端子に接続する電極パッド、および１つの前記出力端子に接続する電極パッドと１つの前記制御端子に接続する電極パッドの少なくともいずれか一方の前記電極パッド同士を絶縁領域を挟んで近接して配置することにより解決するものである。
【００１８】
また、前記１つの制御端子に接続し前記各ＦＥＴ群の少なくとも一方の端のＦＥＴのゲート電極が接続する電極パッドと、該１つの制御端子に接続し前記各ＦＥＴ群の少なくとも他方の端のＦＥＴのゲート電極が接続する電極パッドとを設け、該２つの電極パッドを前記共通入力端子が接続するパッドおよび前記１つの出力端子が接続する電極パッドとそれぞれ近接して配置することを特徴とするものである。
【００１９】
また、前記全てのＦＥＴのソース電極、ゲート電極、ドレイン電極を全て導出してそれぞれ電極パッドと接続し、前記電極パッドの一部を外部端子となる前記共通入力端子、出力端子および制御端子と接続し、他の電極パッドを検査用端子と接続することを特徴とするものである。
【００２０】
第３に、複数のＦＥＴを多段に直列接続した２つのＦＥＴ群を有し、前記２つのＦＥＴ群のそれぞれ一方の端のＦＥＴのソース電極またはドレイン電極が共通入力端子に接続し、前記２つのＦＥＴ群のそれぞれ他方の端のＦＥＴのドレイン電極またはソース電極が２つの出力端子にそれぞれ接続し、前記２つのＦＥＴ群のすべてのＦＥＴのゲート電極が２つの制御端子にそれぞれ接続するスイッチ回路装置であって、前記各端子にそれぞれ接続する複数の電極パッドと、該各電極パッド周辺に設けた高濃度領域とを具備し、各ＦＥＴ群の１つの前記制御端子に接続する電極パッドと前記共通入力端子が接続するパッド、および前記１つの制御端子に接続する電極パッドと１つの前記出力端子が接続する電極パッドの少なくともいずれか一方の電極パッド同士を絶縁領域を介して近接して配置した半導体チップと、前記チップが搭載される絶縁基板と、前記絶縁基板裏面に設けられ、前記各端子と対応して設けられる外部電極と、前記基板表面に設けられ、前記外部電極に個々に対応しかつ全ての前記電極パッドと接続する導電パターンと、前記チップおよび絶縁基板を被覆する樹脂層とを具備することにより解決するものである。
【００２１】
また、前記１つの制御端子に接続し前記各ＦＥＴ群の少なくとも一方の端のＦＥＴの前記ゲート電極が接続する電極パッドと、該１つの制御端子に接続し前記各ＦＥＴ群の少なくとも他方の端のＦＥＴのゲート電極が接続する電極パッドとを設け、該２つの電極パッドを前記共通入力端子が接続するパッドおよび前記１つの出力端子が接続する電極パッドとそれぞれ近接して配置することを特徴とするものである。
【００２２】
また、前記１つの制御端子と接続する導電パターンは前記絶縁基板上で延在され前記１つの制御端子と接続する前記複数の電極パッドは全て該導電パターンに接続することを特徴とするものである。
【００２３】
また、前記全てのＦＥＴのソース電極、ゲート電極、ドレイン電極を全て導出し、該全ての電極が接続する電極パッドを設け、該電極パッドの一部を外部端子となる前記共通入力端子、出力端子および制御端子と接続し、他の電極パッドを検査用端子と接続することを特徴とするものである。
【００２４】
また、前記検査用端子が接続する前記外部電極は、前記外部端子が接続する前記外部電極よりも小さいことを特徴とするものである。
【００２５】
【発明の実施の形態】
図１は、本発明の化合物半導体スイッチ回路装置の一例を示す回路図であり、四角囲いの領域はチップを表す。図１（Ａ）の如くスイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ抵抗を介して共通の第１の制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ抵抗を介して第２の制御端子Ｃｔｌ−２に接続する。更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２６】
チップの周辺には、共通入力端子ＩＮ、第１の出力端子ＯＵＴ１、第２の出力端子ＯＵＴ２にそれぞれ接続する電極パッドＩ、Ｏ１、Ｏ２と、第１の制御端子Ｃｔｌ−１に接続する電極パッドＣ１−１、Ｃ１−２、および第２の制御端子Ｃｔｌ−２に接続する電極パッドＣ２−１、Ｃ２−２がそれぞれ設けられる。
【００２７】
図１（Ｂ）は、第１のＦＥＴ群Ｆ１の回路図である。第２のＦＥＴ群Ｆ２側も同様である。このように、直列に多段接続したＦＥＴ群Ｆ１は、ＦＥＴ１−１のソース電極がＦＥＴ群Ｆ１のソースＳとして共通入力端子ＩＮに接続し、各ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲート電極が共通でＦＥＴ群Ｆ１のゲートＧとして制御端子Ｃｔｌ−１に接続し、ＦＥＴ１−３のドレイン電極がＦＥＴ群Ｆ１のドレインＤとして出力端子ＯＵＴ１に接続する。
【００２８】
本実施形態では、チップ内においては、ＦＥＴ群Ｆ１のゲートＧは、ＦＥＴ群Ｆ１の一つの端のＦＥＴであるＦＥＴ１−１のゲート電極を含むグループと、ＦＥＴ群Ｆ１の他の端のＦＥＴであるＦＥＴ１−３のゲート電極を含むグループの２つのグループに別れ、それぞれのグループは、２つの制御端子パッドＣ１−１、Ｃ１−２に接続する。詳細には各ＦＥＴ１−１のゲート電極は制御端子パッドＣ１−１に、ＦＥＴ１−２、１−３のゲート電極は、制御端子パッドＣ１−２に接続し、両電極パッドＣ１−１、Ｃ１−２はチップ外で共に制御端子Ｃｔｌ−１に接続する。
【００２９】
また、ＦＥＴ群Ｆ２のゲートＧは、ＦＥＴ群Ｆ２の一つの端のＦＥＴであるＦＥＴ２−１のゲート電極を含むグループと、ＦＥＴ群Ｆ２の他の端のＦＥＴであるＦＥＴ２−３のゲート電極を含むグループの２つのグループに別れ、それぞれのグループは、２つの制御端子パッドＣ２−１、Ｃ２−２に接続する。詳細には各ＦＥＴ２−１のゲート電極は制御端子パッドＣ２−１に、ＦＥＴ２−２、２−３のゲート電極は、制御端子パッドＣ２−２に接続し、両電極パッドＣ２−１、Ｃ２−２はチップ外で共に制御端子Ｃｔｌ−２に接続する（図１（Ａ）参照）。
【００３０】
更に、制御端子パッドＣ１−１、Ｃ１−２を入力端子パッドＩＮと近接して配置し、制御端子パッドＣ２−１、Ｃ２−２を出力端子パッドＯＵＴ１およびＯＵＴ２に近接して配置することで、この間にそれぞれ保護素子２００を接続した構成となっている。
【００３１】
図１（Ｃ）は、図１（Ａ）においてＦＥＴの部分を内部等価回路に置き換えた図である。スイッチ回路装置において、静電破壊電圧を考えるときはゲートショットキ接合は逆バイアス状態である。つまり、そのときの等価回路はゲート電極−ソース電極間およびゲート電極−ドレイン電極間に、ショットキバリアダイオード１１５が接続された回路となる。
【００３２】
ここで、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間および制御端子Ｃｔｌ−１−出力端子ＯＵＴ１間、制御端子Ｃｔｌ−２−出力端子ＯＵＴ２間が、それぞれＦＥＴ１−１のソース電極−ゲート電極間、ＦＥＴ２−１のソース電極−ゲート電極間、ＦＥＴ１−３のゲート電極−ドレイン電極間、ＦＥＴ２−３のゲート電極−ドレイン電極間に対応する。
【００３３】
すなわちこのような多段接続のスイッチ回路装置において、ＦＥＴ群Ｆ１、Ｆ２の一端および他端の各ＦＥＴのゲートショットキ接合（一端および他端のショットキバリアダイオード１１５）では、そのアノードとカソードが、共通入力端子ＩＮ、制御端子Ｃｔｌ−１、Ｃｔｌ−２、出力端子ＯＵＴ１、ＯＵＴ２として両方とも外部に導出されている構成となっている。
【００３４】
このように、ゲートショットキ接合のアノードとカソードが両方とも外部に導出されていると、アノードおよびカソードから静電エネルギーを直接受け取ってしまうことになり、静電破壊に大変弱い問題がある。間に位置するゲートショットキ接合のように、他のＦＥＴなどの素子に接続した後外部に導出されていれば、静電エネルギーの一部がまずその素子の接合などで熱エネルギーとして消費され、残った静電エネルギーを受け取ることになるので、受け取る静電エネルギーが少なくなり、静電破壊しにくくなる。
【００３５】
静電破壊からの保護は、弱い接合であるゲート電極のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ゲートショットキ接合のアノードとカソードが両方とも外部に導出されているために、静電破壊しやすいＦＥＴ１−１のソース電極−ゲート電極間、ＦＥＴ２−１のソース電極−ゲート電極間、ＦＥＴ１−３のゲート電極−ドレイン電極間、ＦＥＴ２−３のゲート電極−ドレイン電極間に上記の保護素子２００を接続し、その２電極間に印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護することとした。
【００３６】
ここで保護素子２００について図２を用いて説明する。
【００３７】
図２は保護素子を示す概要図である。
【００３８】
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板１０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１Ｎ＋型領域２０１、第２Ｎ＋型領域２０２として説明するが、これらは同じ導電型の不純物に限らず、異なる導電型の不純物でも良い。第１および第２Ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２Ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板２０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０３Ωｃｍ以上が望ましい。
【００３９】
絶縁領域２０３の両端に当接して高濃度不純物領域２０１、２０２を配置し、２つの高濃度不純物領域２０１、２０２の離間距離を４μｍ程度にすると、２つの高濃度不純物領域２０１、２０２がそれぞれ接続する被保護素子（スイッチ回路装置）の２電極間に向かって外部より印加される静電エネルギーの一部を、絶縁領域２０３を介して放電することができる。
【００４０】
この２つのＮ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。Ｎ＋型領域の不純物濃度も、同様である。
【００４１】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、高濃度不純物領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
【００４２】
これら、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２を、スイッチ回路装置の、ゲートショットキ接合のアノードとカソードが両方とも外部に導出されているＦＥＴのソース電極−ゲート電極間、ゲート電極−ドレイン電極間に接続する。第１および第２Ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
【００４３】
図３に、金属電極２０４を設ける場合を示す。金属電極２０４との接続は図に示す構造が考えられる。
【００４４】
図３（Ａ）は、金属電極２０４が、第１Ｎ＋型領域２０１および／又は第２Ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両Ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２Ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４は、第１、第２Ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板１０１に延在され基板表面とショットキ接合を形成しても良い。
【００４５】
また、図３（Ｂ）（Ｃ）の如く、第１、第２Ｎ＋型領域２０１、２０２上に、保護用窒化膜などの縁膜膜２０５を介して金属電極２０４を設けても良い。この場合、金属電極２０４は半絶縁基板１０１上に延在され、基板１０１を介して第１、第２Ｎ＋型領域２０１、２０２と接続することになる。更に図３（Ｄ）の如く、両Ｎ＋型領域２０１、２０２の上には金属層が設けられず、その外側の半絶縁基板１０１と金属電極２０４がショットキ接合を形成する構造であってもよい。
【００４６】
図３（Ｂ）（Ｃ）（Ｄ）の場合すべて、金属電極２０４は第１、および／又は第２Ｎ＋型領域２０１、２０２とは直接接続されない。このように金属電極２０４は第１および／または第２のＮ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板とショットキ接合を形成する構造でもよい。すなわち、図３（Ｂ）（Ｃ）（Ｄ）の如く第１、第２Ｎ＋型領域２０１、２０２と金属電極２０４は接する必要はなく、５μｍ以内であれば半絶縁基板を介してＮ＋型領域と金属電極２０４とは充分な接続を確保できる。
【００４７】
また、図示は省略するが、金属電極２０４は、第１および第２のＮ＋型領域２０１、２０２とオーミック接合を形成しても良い。
【００４８】
さらにＦＥＴについては、ＭＥＳＦＥＴ、接合型ＦＥＴ、ＨＥＭＴのいずれでも良い。
【００４９】
図４は、図１の四角囲いで表したチップの平面図を示す。ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。各ＦＥＴ群を構成する６つのゲート電極にはそれぞれ、抵抗Ｒ１−１、Ｒ１−２、Ｒ１−３、Ｒ２−１、Ｒ２−２、Ｒ２−３が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ−１およびＣｔｌ−２にそれぞれ接続する２つの電極パッドＣ１−１、Ｃ１−２およびＣ２−１、Ｃ２−２、が基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図４では、パッド金属層と重なるために図示されていない。
【００５０】
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の４本の第３層目のパッド金属層１３０が共通入力端子パッドＩに接続されるソース電極１０９（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極１０６（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の４本の第３層目のパッド金属層１３０がＦＥＴ１−１のドレイン電極１１０（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１０７（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が７本の櫛歯形状に配置されている。
【００５１】
このソース電極１０９、ドレイン電極１１０、ゲート電極１０５が配置される下にはチャネル領域が設けられ、これらがＦＥＴ１−１の動作領域となる。
【００５２】
ＦＥＴ１−２では、上側から延びる３本のソース電極１０９（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極１１０と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、下側から延びる３本のドレイン電極１１０（あるいはソース電極）は、ＦＥＴ１−３のソース電極１０９に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下に第１層目のオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が５本の櫛歯形状に配置されている。ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続点となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
【００５３】
ＦＥＴ１−３は上側から伸びる櫛歯状の３本の第３層目のパッド金属層１３０がソース電極１０９（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極１０６（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の第３層目のパッド金属層１３０が、出力端子パッドＯ１に接続するドレイン電極１１０（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１０７（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が４本の櫛歯形状に配置されている。
【００５４】
図１１に示す、従来の多段スイッチ回路装置においては、制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続するチップ上の電極パッドはそれぞれ１つであり、その電極パッドＣ１、Ｃ２からそれぞれのＦＥＴ群を構成する各ＦＥＴのゲート電極に抵抗を含む接続手段が延在されていた。
【００５５】
本実施形態では、制御端子Ｃｔｌ−１に接続する制御端子パッドはＣ１−１とＣ１−２の２つを設けるため、ＦＥＴ群Ｆ１のゲートＧは、ＦＥＴ群Ｆ１の一端にあるＦＥＴ１−１のゲート電極を含むグループと、ＦＥＴ群Ｆ１の他端にあるＦＥＴ１−３のゲート電極を含むグループの２つのグループに分ける。そして、それらのゲート電極を、２つの制御端子パッドＣ１−１、Ｃ１−２に接続し、チップ外で両制御端子パッドを制御端子Ｃｔｌ−１に接続する。詳細には各ＦＥＴ１−１のゲート電極から抵抗Ｒ１−１を含む接続手段が制御端子パッドＣ１−１に接続され、ＦＥＴ１−２、１−３のゲート電極１７から、それぞれ抵抗Ｒ１−２、Ｒ１−３を含む接続手段が制御端子パッドＣ１−２に接続する。
【００５６】
ＦＥＴ群Ｆ２側も同様であり、制御端子パッドＣ２−１から抵抗Ｒ２−１が延在されてＦＥＴ２−１のゲート電極１７に、また、制御端子パッドＣ２−２から抵抗Ｒ２−２およびＲ２−３が延在されてＦＥＴ２−２およびＦＥＴ２−３のゲート電極１７にそれぞれ接続する。このように１つの制御端子に接続する複数の電極パッドを設ける理由に付いては後述する。
【００５７】
抵抗Ｒは、基板に設けられたＮ＋型不純物拡散領域である。また、それぞれＲ１−１、Ｒ１−２、Ｒ１−３、Ｒ２−１、Ｒ２−２、Ｒ２−３はそれぞれ１０ＫΩの抵抗値を有している。
【００５８】
図５には、図４のスイッチ回路装置の一部の断面図とその回路概要図を示す。図５（Ａ）は図４のＡ−Ａ線断面図であり１組のＦＥＴを示す。また、図５（Ｂ）は図５（Ａ）の回路概要図、図５（Ｃ）は図４のＢ−Ｂ線で示す電極パッド付近の断面図を示す。尚、スイッチ回路装置を構成する６つのＦＥＴ、および電極パッドは全て同様の構成である。
【００５９】
図５（Ａ）の如く、基板１０１にはｎ型の動作層１０２とその両側にソース領域１０３およびドレイン領域１０４を形成するｎ＋型の不純物領域が設けられ、動作層１０２にはゲート電極１０５が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極１０７およびソース電極１０６が設けられる。更にこの上に前述したように３層目のパッド金属層１３０で形成されるドレイン電極１１０およびソース電極１０９が設けられ、各素子の配線等を行っている。これらのドレイン電極１１０、ソース電極１０９、ゲート電極１０５が櫛歯状に配置される領域を本明細書においては動作領域１１８と称する。
【００６０】
図５（Ｂ）はＭＥＳＦＥＴの静電破壊現象を考えるときの等価回路である。図１（Ｃ）にはスイッチ回路装置全体の等価回路図を示したが、ＦＥＴの断面構造で考えると、図のようになる。つまり、ゲート電極−ソース電極間またはゲート電極−ドレイン電極間に、ゲート電極側をマイナスとし、つまり動作領域１１８と動作領域１１８表面に設けられたゲート電極１０５との界面に形成される容量値の小さいゲートショットキ接合を逆バイアスにして、サージ電圧を印加する場合が最も静電破壊に弱い（図１（Ｃ）参照）。
【００６１】
つまり、ゲート電極−ドレイン電極間、又はゲート電極−ソース電極間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
【００６２】
図１（Ｃ）の如く、本実施形態のスイッチ回路装置はショットキバリアダイオードがが多数接続された回路構成であり、それらの中でアノードとカソードが共に外部に導出されている一端および他端のショットキーバリアダイオードは、外部から印加された静電エネルギーを直接受け取ることになるので、静電破壊しやすい。
【００６３】
そこで、本実施形態では、スイッチ回路装置のＦＥＴのうち、ゲートショットキ接合のアノードとカソードが両方とも外部に導出されているため静電破壊しやすいＦＥＴ、すなわち、ＦＥＴ群の端のＦＥＴであるＦＥＴ１−１とＦＥＴ１−３またはＦＥＴ２−１とＦＥＴ２−３の、ソース電極−ゲート電極間、またはゲート電極−ドレイン電極間に上記の保護素子２００を接続することとした。この２電極間は、すなわち、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間および制御端子Ｃｔｌ−１−出力端子ＯＵＴ１間、制御端子Ｃｔｌ−２−出力端子ＯＵＴ２間である。これにより、２電極間に向かって印加される静電エネルギーを、一部放電するためのバイパスとなる経路を設けることができる。つまり、弱い接合であるＦＥＴのゲートショットキ接合にかかる静電エネルギーを軽減できるものである（図４参照）。
【００６４】
ここで、図５（Ｃ）の如く電極パッド１３０の周辺には、各電極パッド１３０から高周波信号が漏れないよう、アイソレーション対策として、パッド周辺Ｎ＋領域１５０が配置されている。各電極パッド１３０の一番下のゲート金属層１２０はＧａＡｓ半絶縁性基板とショットキ接合を形成しており、周辺Ｎ＋領域１５０と各電極パッドはショットキ接合を形成している。
【００６５】
これにより、周辺Ｎ＋領域１５０の一部同士が半絶縁性基板１０１を挟んで保護素子２００となる。また、周辺Ｎ＋領域１５０の端部から０μｍから５μｍ外側に離間して金属電極２０４が基板表面とショットキー接合を形成する。この場合金属電極２０４はゲート金属層１２０からなる共通入力端子パッドＩ、出力端子パッドＯ１、Ｏ２、制御端子パッドＣ１−１、Ｃ２−１、Ｃ１−２、Ｃ２−２の一部である。これは、例えば第１、第２ｎ＋型領域２０２が半絶縁基板１０１（絶縁領域２０３）を介して金属電極２０４と接続する構造である。
【００６６】
このように、電極パッドの周辺に周辺Ｎ＋型領域１５０を配置し、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２と接続する電極パッドＩ、Ｏ１、Ｏ２に近接して制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続する電極パッドを配置することにより、それぞれに保護素子２００を接続することができる。このために制御端子Ｃｔｌ−１、制御端子Ｃｔｌ−２に接続する制御端子パッドをそれぞれ２つ設け、制御端子パッドＣ１−１、Ｃ２−１を共通入力端子パッドＩと近接し、制御端子パッドＣ１−２、Ｃ２−２をそれぞれ出力端子パッドＯ１、Ｏ２と近接して配置するものである。
【００６７】
なお、周辺Ｎ＋型領域１５０は、電極パッド下の前面に設けられて周辺部が電極パッドからはみ出すように設けられても良いし、周辺部のみに設けられても良い。更に、電極パッドから５μｍ程度離間して、周辺に設けられても良い。
【００６８】
ここで、ＦＥＴ群Ｆ１側とＦＥＴ群Ｆ２側は対称であり、全く同様であるので、ＦＥＴ群Ｆ１側を例に説明する。前述の如く、静電破壊からスイッチ回路装置を保護するためには、静電エネルギーが共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に対応するＦＥＴ１−１のソース電極−ゲート電極間、又は制御端子Ｃｔｌ−１−出力端子ＯＵＴ１間に対応するＦＥＴ１−３のゲート電極−ドレイン電極間に到達する前に、静電エネルギーを減衰させれば良く、その到達過程において減衰させればより効果的である。
【００６９】
静電エネルギーを減衰させる１つの方法として、抵抗Ｒ１の抵抗値を大きくする方法が考えられるが、Ｒ１を大きくし過ぎると、スイッチ回路装置のスイッチング時間が大きくなり過ぎる。そこで、本実施形態においては保護素子２００を用いて静電エネルギーを減衰させることとした。
【００７０】
ここで、制御端子パッドＣ１−１を共通入力端子パッドＩに近接して配置することにより、パッド周辺Ｎ＋型領域１５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。すなわち、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、つまりＦＥＴ１−１のソース電極−ゲート電極間（又はドレイン−ゲート電極間）に保護素子２００を接続したことになる。
【００７１】
また、静電気が共通入力端子パッドＩ―制御端子パッドＣ１−１間から印加されＦＥＴ１−１の動作領域上のソース電極―ゲート電極間に向かう経路途中の中でも初期段階に保護素子２００を接続したことになる。つまり、スイッチ回路装置に外部より印加された静電エネルギーを、それが動作領域１１８上のソース電極―ゲート電極間に伝わる経路のうち、チップ内では最も初期段階で減衰させることができる。
【００７２】
同様に、出力端子パッドＯ１に制御端子パッドＣ１−２を近接して配置することにより、近接するパッド周辺Ｎ＋型領域１５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。すなわち、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間、つまりＦＥＴ１−３のドレイン電極−ゲート電極間（又はソース−ゲート電極間）に保護素子２００を接続したことになる。
【００７３】
また、静電気が出力端子パッドＯ１―制御端子パッドＣ１−２間から印加されＦＥＴ１−３の動作領域１１８上のドレイン電極―ゲート電極間に向かう経路途中の中でも初期段階に保護素子２００を接続したことになる。つまり、スイッチ回路装置に外部より印加された静電エネルギーを、それが動作領域１１８上のドレイン電極―ゲート電極間に伝わる経路のうち、チップ内では最も初期段階で減衰させることができる。
【００７４】
つまり、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加される静電エネルギーをチップ内の初期段階でそれぞれ同程度に、また最も効率良く減衰させることができ、対応するＦＥＴ１−３のドレイン電極−ゲート電極間、ＦＥＴ１−１のソース電極―ゲート電極間のゲートショットキ接合が静電破壊するのを防ぐことができるものである。
【００７５】
図６は、図１のスイッチ回路装置構成する半導体チップ７を実装した一例を示す。本実施形態では、上記のスイッチ回路装置をチップサイズパッケージに実装する。図６（Ａ）はチップをパッケージ１５に組み込んだ平面図であり、図６（Ｂ）は導電パターンを示す平面図である。
【００７６】
図６（Ａ）の如く、基板１は、セラミックやガラスエポキシ等からなる絶縁基板であり、それらが１枚あるいは数枚重ね合わされて、合計の板厚が１８０〜２５０μｍと製造工程における機械的強度を維持し得る板厚を有している。
【００７７】
基板１上には、図の如く金メッキ層によるリード２が設けられる。リード２ａ、２ｂ、２ｃ、２ｄ、２ｅは、スイッチ回路装置の共通入力端子ＩＮ、制御端子Ｃｔｌ−１、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−２に個々に対応して設けられる。
【００７８】
上記の基板１にチップ７が固着され、ボンディングワイヤ４により接続される。リード２ａ、２ｃ、２ｄはそれぞれ入力端子パッドＩ、出力端子パッドＯ１、Ｏ２と接続し、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２と接続する。リード２ｂおよび２ｅの一端は、制御端子パッドＣ１−１、Ｃ１−２の付近に配置され、他端は制御端子パッドＣ１−２、Ｃ２−２の付近まで延在される。
【００７９】
すなわちパッケージ全体の回路図は、図１（Ａ）の如く、ＦＥＴ群Ｆ１のゲートＧに制御端子Ｃｔｌ−１が接続し、ＦＥＴ群Ｆ２のゲートＧに制御端子Ｃｔｌ−２が接続したものとなる。
【００８０】
図６（Ｂ）の如く、制御端子Ｃｔｌ−１、Ｃｔｌ−２と対応するリード２ｂ、２ｅは、基板１上で図の如く延在される。各リード２は、スルーホールを介して基板裏面に設けられ、各端子となる外部電極と接続する。リード２ｂ、２ｅは、チップ７の下に配置されてもよいし、チップから外れて延在されてもよいが、制御端子パッドの接続のため、その一部を制御端子パッドの付近に露出させる。制御端子パッドＣ１−１、Ｃ１−２は共にリード２ｂに接続して、制御端子Ｃｔｌ−１に接続し、制御端子パッドＣ２−１、Ｃ２−２は共にリード２ｅに接続して制御端子Ｃｔｌ−２に接続する。
【００８１】
図７（Ａ）は、図６のパッケージ側面図であり、図７（Ｂ）はパッケージ裏面図を示す。
【００８２】
図７（Ａ）の如く、基板１には、各リード２に対応したスルーホール５が設けられている。スルーホール５は基板１を貫通し、内部はタングステンなどの導電材料によって埋設されている。そして、裏面には各スルーホール５に対応し、各端子となる外部電極６を有する。
【００８３】
パッケージの周囲４側面は、樹脂層１５と絶縁基板１の切断面で形成され、パッケージの上面は平坦化した樹脂層１５の表面で形成され、パッケージの下面は絶縁基板１の裏面側で形成される。このパッケージ外形は、例えば１．２×１．０ｍｍ２である。
【００８４】
更に図７（Ｂ）の如く、５個の外部電極６は、例えばパッケージの一辺に沿って制御端子Ｃｔｌ−２、共通入力端子ＩＮ、制御端子Ｃｔｌ−１に対応して配置され、相対抗する一辺に沿って、出力端子ＯＵＴ１、ＯＵＴ２に対応して配置される。
【００８５】
本発明では、保護素子２００の接続を目的として、制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続する制御端子パッドをそれぞれ２つ設け、共通入力端子パッドＩおよび各出力端子パッドＯ１、Ｏ２と４つの制御端子パッドを近接して配置している。これら複数の制御端子パッドは、それぞれ制御端子Ｃｔｌ−１および制御端子Ｃｔｌ−２に接続させる必要があるが、共通入力端子パッドＩおよび各出力端子パッドＯ１、Ｏ２に近接させるため、チップ上では分散して配置されている。そこで、本実施形態の如く、スイッチ回路装置のチップを、チップサイズパッケージに実装し、リード２ｂおよびリード２ｅを延在して接続させることにより、制御端子Ｃｔｌ―１、Ｃｔｌ―２に接続する制御端子パッドがチップ内で分散していても、パッケージサイズの小型化が実現できるものである。
【００８６】
上記の如くスイッチ回路装置の共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間および出力端子ＯＵＴ２−制御端子Ｃｔｌ−２間に、保護素子２００を接続することにより、２２０ｐＦ、０Ωで測定したとき従来１００Ｖ程度であったこれらの端子間の静電破壊電圧を７００Ｖまで向上させることができる。
【００８７】
次に、本発明の第２の実施形態を図８および図９を用いて説明する。本実施形態は、第１の実施形態のスイッチ回路装置に検査用端子を設けるものである。
【００８８】
図８は、本発明のスイッチ回路装置を示す図である。図８（Ａ）はスイッチ回路装置の図である。図８（Ｂ）は、図８（Ａ）の四角囲い部分を集積化した半導体チップの一例である。
【００８９】
第２の実施形態のスイッチ回路装置は、図８（Ａ）の如く、図１に示すスイッチ回路装置の各ＦＥＴ群を構成する全てのＦＥＴのソース電極、ゲート電極、ドレイン電極を全て外部に導出したものであり、実線内がチップの回路図である。
【００９０】
ここで、ユーザ側でスイッチ回路装置として使用するこれらの共通入力端子ＩＮ、制御端子Ｃｔｌ−１、Ｃｔｌ−２および出力端子ＯＵＴ１、ＯＵＴ２をスイッチ回路装置の外部端子と称する。本実施形態では、すべてのＦＥＴの電極を外部に導出し、外部端子の他に４つの検査用端子ＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２を設ける。
【００９１】
以下、第１のＦＥＴ群Ｆ１側について説明する。ＦＥＴ１−１のドレイン電極（あるいはソース電極）とＦＥＴ１−２のソース電極（あるいはドレイン電極）が接続し、これらの電極は共通の検査用端子ＣＫ１−１に接続して外部に導出される。また、ＦＥＴ１−２のドレイン電極（あるいはソース電極）とＦＥＴ１−３のソース電極（あるいはドレイン電極）が接続し、これらの電極は共通の検査用端子ＣＫ１−２に接続して外部に導出される。ＦＥＴ１−１のソース電極（あるいはドレイン電極）は、共通入力端子ＩＮに接続して外部に導出され、ＦＥＴ１−３のドレイン電極（あるいはソース電極）は出力端子ＯＵＴ１に接続して外部に導出され、３つのＦＥＴのゲート電極は共通で制御端子Ｃｔｌ−１に接続して外部に導出される。即ち、第１のＦＥＴ群Ｆ１を構成する全てのＦＥＴの全てのソース電極、ゲート電極、ドレイン電極と接続する外部端子および検査用端子ＣＫが、半導体チップの外部に導出されることになる。尚、第２のＦＥＴ群Ｆ２は、第１のＦＥＴ群Ｆ１と同様であり、説明は省略する。
【００９２】
半導体チップは、ＦＥＴを３段に直列接続した多段スイッチ回路装置であり、本実施形態では、全ての電極を外部に導出するため、ＦＥＴ１−２およびＦＥＴ２−２のソース電極およびドレイン電極から配線を引き出し、電極パッドＣＨＫ１−１、ＣＨＫ１−２、ＣＨＫ２−１、ＣＨＫ２−２に接続するものである。これらの電極パッドは、検査用端子ＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２に接続する。
【００９３】
更に、保護素子２００を共通入力端子パッドＩおよび出力端子ＯＵＴ１、２のそれぞれと近接して配置するため、第１の実施形態と同様に制御端子Ｃｔｌ−１、Ｃｔｌ−２の夫々に２つずつ、制御端子パッドＣ１−１、Ｃ１−２およびＣ２−１、Ｃ２−２が設けられる。これら全てのパッド周辺にはＮ＋型高濃度領域が設けられ、絶縁領域（基板）を挟んで保護素子２００が接続された構造となる。尚、この他の構成要素については、第１の実施形態と同様であるので詳細な説明は省略する。
【００９４】
このように、本実施形態においては、全てのＦＥＴの電極を外部に導出することで、各々のＦＥＴに対して完全な直流検査をすることができる。これにより高周波特性検査を省いてスイッチ回路装置の高周波特性を保証することができる。
【００９５】
更に、このスイッチ回路装置において共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間に保護素子２００を接続し、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間および出力端子ＯＵＴ２−制御端子Ｃｔｌ−２に保護素子２００を接続するものである。
【００９６】
すなわち、共通入力端子パッドＩと制御端子パッドＣ１−１、Ｃ２−１を、更に出力端子パッドＯ１と制御端子パッドＣ1−２、出力端子パッドＯ２と制御端子パッドＣ２−２とを近接して配置することによって保護素子２００を接続する。これはすなわち、静電気が共通入力端子パッド−各制御端子パッド間、各出力端子パッド−各制御端子パッド間から印加され、ゲートショットキ接合のアノード、カソードが両方とも外部端子として外部に導出されたＦＥＴにおいて、対応する動作領域上のソース電極―ゲート電極間、ドレイン電極―ゲート電極間に向かう経路途中の中でも初期段階に保護素子を接続したことになる。つまり、スイッチ回路装置に外部より印加された静電エネルギーを、それがＦＥＴの動作領域上のゲートショットキ接合の両端に伝わる経路のうち、チップ内では最も初期段階で減衰させることができる。
【００９７】
図９の如く、スイッチ回路装置はチップサイズパッケージに実装される。図９（Ａ）はチップを絶縁基板に実装した平面図であり、図９（Ｂ）は、基板１上に設けられるリードのパターン図であり、図９（Ｃ）は基板裏面の外部電極を示す平面図である。
【００９８】
絶縁基板基板１上には、金メッキ層によるリード２、リード３が設けられ、中央部に半導体チップ７が固着され、ボンディングワイヤ４により接続される。リード２ａ、２ｂ、２ｃ、２ｄ、２ｅは、外部端子である共通入力端子ＩＮ、制御端子Ｃｔｌ−１、出力端子ＯＵＴ１、制御端子Ｃｔｌ−２、出力端子ＯＵＴ２と対応して設けられる。またリード３ａ、３ｂ、３ｃ、３ｄは、検査用端子ＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２はそれぞれ対応して基板１周辺部に配置される。
【００９９】
半導体チップ７の各ＦＥＴのすべての電極は上記の外部端子および検査用端子ＣＫと対応する外部電極６と、それぞれワイヤ４、リード２、リード３，スルーホール５を介して電気的に接続されている。
【０１００】
外部端子が接続する外部電極６はユーザ側で使用されるものであり、はんだ付けの接続抵抗を十分小さくし、所定の接続強度を確保するため、最低０．２×０．１５ｍｍ２の面積が必要である。一方検査用端子ＣＫが接続する外部電極６は、ユーザ側では使用しないので、小さくてよい。具体的には、出荷前の直流検査に使用するためだけであれば、直流検査用のプローブ１８が立てば良いので、最低０．０５×０．０５ｍｍ２の面積があれば良い。
【０１０１】
直流検査は、図９（Ｃ）の如くパッケージに実装後、個々のＦＥＴについて行う。すなわち、外部端子１０および検査用端子１１が接続する外部電極６のすべてにプローブ１８を接触させ、バイアスを印加する外部電極６、計測を行う外部電極６を適宜測定プログラムにより選択し、各ＦＥＴごとに直流検査を行う。前述の如く従来ではプロービングできなかったＦＥＴ１−１のドレイン電極とＦＥＴ１−２のソース電極、ＦＥＴ１−２のドレイン電極とＦＥＴ１−３のソース電極、ＦＥＴ２−１のドレイン電極とＦＥＴ２−２のソース電極、ＦＥＴ２−２のドレイン電極とＦＥＴ２−３のソース電極にプローブ１８を立てることができるので、６個すべてのＦＥＴの直流検査が可能となる。
【０１０２】
この直流検査によりすべてのＦＥＴのＯＮ抵抗を測定することで、ユーザにスイッチ回路装置のインサーションロスを保証できる。また、ＦＥＴのリーク電流（Ｉｇｓｓ）を測定することによりスイッチ回路装置のアイソレーションを保証できる。更に、ＦＥＴのＩＤＳＳとピンチオフ電圧を測定することで、ユーザにスイッチ回路装置の出力電力を保証できる。
【０１０３】
更に、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および出力端子ＯＵＴ２−制御端子Ｃｔｌ−２間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間に印加される静電エネルギーをそれぞれ同程度に、また最も効率良く減衰させることができるものである。
【０１０４】
【発明の効果】
本発明によれば、ＦＥＴを多段接続したスイッチ回路装置のＦＥＴのうち、ゲートショットキ接合のアノードとカソードが両方とも外部に導出されているため静電破壊しやすいＦＥＴの、ゲート−ソース電極間およびゲート−ドレイン電極間の静電破壊電圧を保護素子により大幅に減衰することができる。また、共通入力端子および２つの出力端子が接続する電極パッドに近接して制御端子パッドをそれぞれ配置することにより、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および出力端子ＯＵＴ２−制御端子Ｃｔｌ−２間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間に印加される静電エネルギーをそれぞれ同程度に、また最も効率良く減衰させることができるものである。
【０１０５】
また、このスイッチ回路装置をチップサイズパッケージに入れることで、保護素子の接続を目的として、１つの制御端子に接続する制御端子パッドを複数分散させて配置しても、パッケージサイズを１．２×１．０ｍｍ２に小型化できる。
【０１０６】
更に、検査用端子を設けることにより、ＦＥＴを多段接続したスイッチ回路装置の全てのＦＥＴについて直流検査をすることができ、出荷前に高周波測定による選別が不要となる。高周波特性の検査装置は直流検査装置と別の装置となるため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまうという問題があった。しかし、本発明の実施形態によれば、高価な高周波計測器を生産ラインに準備する必要が無く、高周波特性検査のための工数も不要となる。
【図面の簡単な説明】
【図１】本発明に依る半導体装置を説明する回路図である。
【図２】本発明に依る半導体装置を説明する概要図である。
【図３】本発明に依る半導体装置を説明する断面図である。
【図４】本発明に依る半導体装置を説明する平面図である。
【図５】本発明に依る半導体装置を説明する（Ａ）断面図、（Ｂ）等価回路図、（Ｃ）断面図である。
【図６】本発明に依る半導体装置を説明する平面図である。
【図７】本発明に依る半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図８】本発明に依る半導体装置を説明する（Ａ）回路図、（Ｂ）平面図である。
【図９】本発明に依る半導体装置を説明する平面図である。
【図１０】従来の半導体装置を説明する等価回路図である。
【図１１】従来の半導体装置を説明する平面図である。
【図１２】従来の半導体装置を説明する平面図である。
【符号の説明】
１ 基板
２ リード
３ リード
４ ボンディングワイヤ
５ スルーホール
６ 外部電極
７ 半導体チップ
１５ 樹脂層
１８ プローブ
６２ リード
６４ ボンディングワイヤ
６７ 半導体チップ
７５ 樹脂層
１０１ 基板
１０２ 動作層
１０３ ソース領域
１０４ ドレイン領域
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０９ ソース電極
１１０ ドレイン電極
１１８ 動作領域
１１５ ダイオード
１５０ 周辺Ｎ＋型領域
１２０ ゲート金属層
１３０ パッド金属層
２００ 保護素子
２０１ 第１Ｎ＋型領域
２０２ 第２Ｎ＋型領域
２０３ 絶縁領域
２０４ 金属電極
２０５ 絶縁膜
ＣＫ 検査用端子

Claims (7)

  1. 複数のＦＥＴを多段に直列接続したＦＥＴ群を複数有し、前記ＦＥＴ群の一方の端のＦＥＴのソース電極またはドレイン電極がそれぞれ共通入力端子に接続し、前記ＦＥＴ群の他方の端のＦＥＴのドレイン電極またはソース電極がそれぞれ出力端子に接続し、前記ＦＥＴ群のすべてのＦＥＴのゲート電極がそれぞれ制御端子に接続し、前記端子にそれぞれ接続する複数の電極パッドを化合物半導体基板のチップ上に有するスイッチ回路装置において、
    前記制御端子に接続する電極パッドは、前記各ＦＥＴ群の少なくとも一方の端のＦＥＴの前記ゲート電極が接続する一の電極パッドと、該制御端子に接続し前記各ＦＥＴ群の少なくとも他方の端のＦＥＴのゲート電極が接続する他の電極パッドを含み、
    前記各電極パッド周辺に高濃度領域が設けられ、
    前記ＦＥＴ群は、前記共通入力端子に接続する電極パッドと前記一の電極パッド、および前記出力端子に接続する電極パッドと前記他の電極パッドとをそれぞれ近接して配置し、それぞれの前記電極パッドの周辺の２つの前記高濃度領域と該高濃度領域間の前記化合物半導体基板に設けられた絶縁領域により保護素子が構成されることを特徴とするスイッチ回路装置。
  2. 複数のＦＥＴを多段に直列接続した２つのＦＥＴ群を有し、前記２つのＦＥＴ群のそれぞれ一方の端のＦＥＴのソース電極またはドレイン電極が共通入力端子に接続し、前記２つのＦＥＴ群のそれぞれ他方の端のＦＥＴのドレイン電極またはソース電極が２つの出力端子にそれぞれ接続し、前記２つのＦＥＴ群のすべてのＦＥＴのゲート電極が２つの制御端子にそれぞれ接続し、各端子にそれぞれ接続する複数の電極パッドを化合物半導体基板のチップ上に有するスイッチ回路装置において、
    前記制御端子に接続する電極パッドは、前記各ＦＥＴ群の少なくとも一方の端のＦＥＴの前記ゲート電極が接続する一の電極パッドと、該制御端子に接続し前記各ＦＥＴ群の少なくとも他方の端のＦＥＴのゲート電極が接続する他の電極パッドを含み、
    前記各電極パッド周辺に高濃度領域が設けられ、
    前記各ＦＥＴ群は、前記共通入力端子に接続する電極パッドと前記一の電極パッド、および前記出力端子に接続する電極パッドと前記他の電極パッドとをそれぞれ近接して配置し、それぞれの該電極パッドの周辺の２つの前記高濃度領域と該高濃度領域間の前記化合物半導体基板に設けられた絶縁領域により保護素子が構成されることを特徴とするスイッチ回路装置。
  3. 前記全てのＦＥＴのソース電極、ゲート電極、ドレイン電極を全て導出してそれぞれ電極パッドと接続し、前記電極パッドの一部を外部端子となる前記共通入力端子、出力端子および制御端子と接続し、他の電極パッドを検査用端子と接続することを特徴とする請求項２に記載のスイッチ回路装置。
  4. 化合物半導体基板に複数のＦＥＴを多段に直列接続した２つのＦＥＴ群を設け、前記２つのＦＥＴ群のそれぞれ一方の端のＦＥＴのソース電極またはドレイン電極が共通入力端子に接続し、前記２つのＦＥＴ群のそれぞれ他方の端のＦＥＴのドレイン電極またはソース電極が２つの出力端子にそれぞれ接続し、前記２つのＦＥＴ群のすべてのＦＥＴのゲート電極が２つの制御端子にそれぞれ接続するスイッチ回路装置であって、
    前記制御端子に接続し前記各ＦＥＴ群の少なくとも一方の端のＦＥＴの前記ゲート電極が接続する一の電極パッドと、該制御端子に接続し前記各ＦＥＴ群の少なくとも他方の端のＦＥＴのゲート電極が接続する他の電極パッドを含み、前記各端子にそれぞれ接続する複数の電極パッドと、該各電極パッド周辺に設けた高濃度領域とを具備し、各ＦＥＴ群は前記一の電極パッドと前記共通入力端子が接続するパッド、および前記他の電極パッドと前記出力端子が接続する電極パッドとをそれぞれ近接して配置し、それぞれの該電極パッ ドの周辺の２つの前記高濃度領域と該高濃度領域間の前記化合物半導体基板に設けられた絶縁領域により保護素子が構成された半導体チップと、
    前記チップが搭載される絶縁基板と、
    前記絶縁基板裏面に設けられ、前記各端子と対応して設けられる外部電極と、前記基板表面に設けられ、前記外部電極に個々に対応しかつ全ての前記電極パッドと接続する導電パターンと、
    前記チップおよび絶縁基板を被覆する樹脂層とを具備することを特徴とするスイッチ回路装置。
  5. 前記制御端子と接続する導電パターンは前記絶縁基板上で延在され前記制御端子と接続する前記複数の電極パッドは全て該導電パターンに接続することを特徴とする請求項４に記載のスイッチ回路装置。
  6. 前記全てのＦＥＴのソース電極、ゲート電極、ドレイン電極を全て導出し、該全ての電極が接続する電極パッドを設け、該電極パッドの一部を外部端子となる前記共通入力端子、出力端子および制御端子と接続し、他の電極パッドを検査用端子と接続することを特徴とする請求項４に記載のスイッチ回路装置。
  7. 前記検査用端子が接続する前記外部電極は、前記外部端子が接続する前記外部電極よりも小さいことを特徴とする請求項６に記載のスイッチ回路装置。
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