WO2004023555A1 - 保護素子 - Google Patents

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WO2004023555A1
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Tetsuro Asano
Mikito Sakakibara
Toshikazu Hirai
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Sanyo Electric Co., Ltd.
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a protection element, and more particularly to a protection element that significantly improves an electrostatic breakdown voltage without deteriorating high-frequency characteristics of a protected element.
  • FIG. 11 shows an equivalent circuit diagram of a semiconductor device having a junction or a capacitance.
  • FIG. 11 (A) is an equivalent circuit diagram showing GaAs MES FET
  • FIG. 11 (B) is a bipolar transistor
  • FIG. 11 (C) is a MOSFET circuit.
  • an equivalent circuit composed of a diode, a capacitor, and a resistor (a high-frequency device may include an inductor).
  • this diode represents a PN junction or a Schottky junction.
  • the diode of GaAsMESFET is a Schottky barrier diode
  • the diode of the bipolar transistor is a PN junction diode.
  • microwave communication devices differ from other audio, video, and power devices in that their Schottky or PN junction capacitance and gate MOS capacitance inherent in these devices are different. There was a problem that they were small and their joints were susceptible to static electricity. Further, the capacitance integrated in the microwave integrated circuit also has a small capacitance value, and has a problem that it is vulnerable to insulation rupture. Means for solving the problem
  • the present invention has been made in view of the various circumstances described above, and firstly, a first high-concentration impurity region, a second high-concentration impurity region, and the first and second high-concentration impurity regions.
  • a protected element having a PN junction or a Schottky junction with the first and second high-concentration impurity regions serving as two terminals.
  • the electrostatic energy applied between the two terminals of the protected element is discharged between the first and second high-concentration impurity regions to attenuate the electrostatic energy. This will solve the problem.
  • the semiconductor device includes a first high-concentration impurity region, a second high-concentration impurity region, and an insulating region disposed in contact with the first and second high-concentration impurity regions,
  • the first and second high-concentration impurity regions are defined as two terminals, connected in parallel between two terminals of a protected element constituting a capacitor, and an electrostatic tunnel applied between the two terminals of the protected element. This problem is solved by discharging energy between the first and second high-concentration impurity regions to attenuate the electrostatic energy.
  • FIG. 1 is a schematic diagram showing a protection element.
  • the protection element 200 in the present specification means that an insulating region 200 is located between two terminals of an adjacent first high-concentration impurity region 201 and a second high-concentration impurity region 202.
  • Distribute 3 It is an element placed.
  • the first and second high-concentration impurity regions 201 and 202 are provided in the substrate 201 by ion implantation and diffusion.
  • these high-concentration impurity regions will be described as a first N + -type region 201 and a second N + -type region 202 in this specification.
  • the first and second N + -type regions 201 and 202 are provided at a distance that allows the passage of electrostatic energy, for example, at a distance of about 4 m, and their impurity concentrations are both 1 ⁇ 10 17 cm— 3 or more.
  • An insulating region 203 is disposed between the first and second N + -type regions 201 and 202 in contact with each other.
  • the insulating region 203 is not completely insulated electrically, but is an insulating material obtained by ion-implanting impurities into a part 203 a of a semi-insulating substrate or the substrate 201.
  • Region 203 b The impurity concentration of the insulating region 2 0 3, 1 XI 0 1 4 cm - 3 degrees or less, the resistivity, 1 XI 0 3 Omega cm or more.
  • the distance of 4 ⁇ m between these two N + -type regions is a suitable distance for passing electrostatic energy. If the distance is more than 10 ⁇ m, discharge between the protection elements is not reliable. The same applies to the impurity concentration of the N + type region and the resistance value of the insulating region.
  • first N + type region 201 and second N + type region 202 Connect in parallel between the two terminals.
  • the first and second N + -type regions 201 and 202 may be used as they are as terminals of the protection element 200, or a metal electrode 204 may be further provided.
  • FIG. 2 shows a metal electrode 204 forming a Schottky junction with the first and second N + -type regions 201, 202
  • FIG. 3 shows a metal electrode forming an ohmic junction. It is 204.
  • the description will be made as a metal electrode 204 s of a short-circuit junction and a metal electrode 204 o of a short-circuit junction.
  • FIG. 2 ( ⁇ ) shows that the metal electrode 204 s forms a Schottky junction with the surface of the first ⁇ + type region 201 and the surface of the second ⁇ + type region 202.
  • the first and second ⁇ + regions 2 are separated from the end of the insulating region 203 by 0.1 ⁇ . 01, 202 Installed on the surface. If the distance is more than 5 ⁇ , the resistance increases and the static electricity becomes harder to pass.
  • the metal electrode 204 s may be provided only on the first and second N + -type regions 201 and ′ 202, and a part thereof is extended to the semi-insulating substrate 101. A Schottky junction with the substrate surface may be formed.
  • an edge film 205 such as a protective nitride film is formed on the first and second N + -type regions 201 and 202.
  • a metal electrode 204 s may be provided through the intermediary. In this case, the metal electrode 204 s extends on the semi-insulating substrate 101 and is connected to the first and second N + -type regions 201 and 202 via the substrate 101. Become. Further, as shown in FIG. 2 (D), no metal layer is provided on both the N + -type regions 201 and 202, and the outer semi-insulating substrate 101 and the metal electrode 204 s are not provided. A structure that forms a Schottky junction may be used.
  • the metal electrode 204 s is the first and / or second N + type region 201, 2 It is not directly connected to 0 2. This Thus, the metal electrode 204 s forms a Schottky junction with the substrate about 0 ⁇ m to 5 ⁇ m outside the end of the first and / or second N + -type regions 201 and 202.
  • the structure may be as follows. That is, as shown in FIG. 2 (B), FIG. 2 (C), and FIG. 2 (D), the first and second N + -type regions 201, 202 need to be in contact with the metal electrode 204s. However, if it is within 5 ⁇ m, a sufficient connection between the N + -type region and the metal electrode 204 s can be secured via the semi-insulating substrate.
  • FIG. 3 shows a metal electrode 204 ⁇ forming an ohmic junction with the first and / or second N + -type regions.
  • the metal electrode 204 ⁇ may form an ohmic junction with the first and second or second ⁇ + type regions 201, 202. Since a semi-insulating substrate 101 and the metal electrode 204 cannot form a homogeneous junction, in this case, the metal electrode 204 extends over the adjacent substrate 101 Nothing.
  • the metal electrode 204 ⁇ is connected to the bonding pad (or the wiring connected to the bonding pad) 120 of the element to be protected, but in the case of ohmic bonding, the other metal layer 2 is connected as shown in the figure. Connect the metal electrode 204 and the node (or wiring) 120 through the 06.
  • An ohmic junction has a lower resistance than a Schottky junction and is easier to conduct static electricity. In that sense, ohmic bonding is more effective in protecting against electrostatic rupture than shotock bonding.
  • the ohmic electrode metal 204 ⁇ often diffuses deeply into the substrate, and when the ohmic electrode metal 204 ⁇ reaches a depth higher than the high concentration layer, The semi-insulating region of the substrate comes into contact with the ohmic electrode metal 204, and in this case, the protection element 200 itself is liable to be electrostatically ruptured.
  • the first ⁇ + region 201 and the second ⁇ + region 202 are also provided with a metal by an omic junction, and the distance between the omic junctions is 10 ⁇ , and the If the metal electrode 204 ⁇ diffuses to the semi-insulating region of the substrate more than the depth of the ⁇ + region 201, 202, it is likely that the metal at the portion deeper than the depth of the ⁇ + region A single junction structure is formed, which is weak to electrostatic energy. At this time, there is a danger that the protection element itself will be electrostatically ruptured.
  • the ohmic electrode metal 204 diffuses into the semi-insulating region of the substrate more than the depth of these two N + regions, it must be a Schottky junction, and the When the electrode metal 204 does not reach the depth of the N + region, the ohmic bonding has a greater protection effect.
  • both terminals of the protection element 200 may have the same metal electrode structure, and the first and second N + type regions are each independently formed as shown in FIG. Further, it may have the structure shown in FIG. Further, one terminal has a metal electrode 204, and the other terminal does not need to have the metal electrode 204. However, in order to reduce the resistance, it is better to provide the electrode as much as possible. Increases protective effect.
  • These metal electrodes 204 may be a part of a bonding pad or a part of a wiring connected to the bonding pad. It is possible to prevent the chip area from increasing by connecting 0 0.
  • FIG. 4 is a first embodiment showing a connection example of the protection element, and GaAs MESFET will be described as an example of the element to be protected.
  • Fig. 4 (A) is a plan view
  • Fig. 4 (B) is a sectional view taken along line A-A of Fig. 4 (A)
  • Fig. 4 (C) is an equivalent circuit diagram of Fig. 4 (A). It is.
  • the element 100 to be protected is a MESFET, and the active layer 1 provided on the surface of the GaAs, which is the semi-insulating substrate 101.
  • a gate electrode 105 forming a Schottky junction with the gate electrode 102, a source region 103 and a drain region 104 formed of high-concentration impurity regions provided at both ends of the operation layer 102, and the surface thereof
  • a source electrode 106 and a drain electrode 107 forming an ohmic junction.
  • the operating layer 102 connected to each electrode and the source and drain regions 103 and 104 are referred to as the FET operating region 1'08, and are indicated by broken lines in FIG. 4 (A). Show.
  • the gate electrode 105, the source electrode 106, and the drain electrode 107 in the FET operation region 108 are referred to as a gate wiring 112, a source wiring 113, and a drain wiring, respectively. It is assumed that they are connected to the gate node GP, the source pad SP, and the drain pad DP via the inner wiring 114, respectively. Gate wiring 1 1 2, source wiring 1 1 3, and drain wiring 1 1 4 converge, and the part reaching the corresponding pad is called gate terminal G, source terminal S, drain terminal D. Name.
  • the protected element 100 does not need to have all of the gate pad GP, the source pad SP, and the drain pad DP. It does not include the case where the terminal is present.
  • the drain of the front-stage FET and the gate of the rear-stage FET do not have a pad but have a terminal. is there.
  • Each of the wirings 112, 113 and 114 is not limited to the metal wiring, but includes a resistance by an N + layer.
  • the bonding pads SP, DP, and GP corresponding to each electrode in the operation area 108 are not necessarily connected only by uniform wiring, but may include resistors, capacitors, inductors, etc. Is included. That is, it is assumed that DC, AC, high frequency, and any electric signal are transmitted between the electrodes 108 in each operation region and the corresponding bonding pads.
  • the gate electrode 105, the source electrode 106, and the drain electrode 107 are extended by metal wirings 112, 113, 114, respectively. Connect to GP, source node SP, and drain pad DP.
  • the gate Schottky junction is in a reverse bias state.
  • the equivalent circuit at that time is a circuit in which a short-circuit diode 115 is connected between the gate terminal G and the source terminal S and between the gate terminal G and the drain terminal D.
  • Protection from electrostatic breakdown can be achieved by reducing the electrostatic energy applied to the short-circuited Schottky junction of the gate electrode 105. Therefore, in the present embodiment, the above-described protection element 200 is connected in parallel between the two terminals of the ME SFET 100, and a part of the protection element 200 is discharged in response to electrostatic energy applied from the corresponding two terminals. By establishing a bypass path to protect the weak joints from electrostatic blasting.
  • the electrostatic energy applied from the bonding pad to which the two terminals are connected can be partially discharged inside the protection element 200 by using the wirings 120. That is, the electrostatic energy in the FET operation region 108 having the weakest electrostatic breakdown strength, which leads to the gate-shock junction, can be reduced, and the FET 100 can be protected from electrostatic breakdown.
  • the protection element 200 is connected to both the gate terminal G and the drain terminal D and between the gate terminal G and the source terminal S for discharging, but only one of them may be used.
  • the cross-sectional view taken along the line BB of the protection element in FIG. 4 (A) is the same as FIG. 2 (A).
  • the connection of the protection element 200 in this specification means that the surface of the semi-insulating substrate 101 on which the protected element 100 is formed has a separation distance of 4 ⁇ m.
  • the protected device MESFET 100 and the protected device 200 are integrated on the same chip.
  • an insulating region 203 formed by impurity ion implantation is formed between the two N + -type regions 201 and 202.
  • the terminal of the protection element 200 connected to the gate terminal G which is one terminal of the FET 100, is referred to as a first N + type region 201
  • the terminal of the protection element 200 connected to the source terminal S and the drain terminal D which will be described as a terminal, will be described as a second N + type region 202. That is, in FIG. 1, there are two protection elements 200 connected to the FET 100, and each first N + type region 201 is connected to the metal pad GP via the metal electrode 204.
  • the second N + type region 202 is connected to the drain pad DP and the source pad SP via the metal electrode 204.
  • the metal electrode 204 and the first and second N + type regions 201 and 202 form a Schottky junction, and a part of the metal electrode 204 is a semi-insulating substrate 101 To form a Schottky junction with the substrate surface.
  • the structure of the metal electrode 204 is merely an example, and any of the structures shown in FIGS. 2 and 3 may be used.
  • this protection element 200 has a first N + type region 201 which is one terminal via a wiring 120 connected to each pad, and a gate pad GP and another terminal.
  • the second N + type region 202 is connected to the source pad SP and the drain pad DP.
  • the gate terminal G which is the junction of the FET, and the gate terminal G between the source terminal S and the gate terminal G- It is connected in parallel between the drain terminals D.
  • the electrostatic energy applied between the gate terminal G and the source terminal S and between the gate terminal G and the drain terminal D is partially discharged by the protection element 200. It can be done. In other words, the electrostatic energy that reaches the gate Schottky junction in the FET operation region having the weakest electrostatic breakdown strength can be greatly attenuated, and the FET can be protected from electrostatic breakdown. Discharge occurs between the gate terminal G and the source terminal S, and between the gate terminal G and the drain terminal D. Either one may be used. In other words, this structure can significantly improve the electrostatic breakdown voltage of the FET as compared with the conventional structure that does not use a protection element.
  • each wiring or bonding pad is used to generate electrostatic energy. Can be partially bypassed to the protection element 200 and discharged inside the protection element 200. As a result, the electrostatic energy transmitted to the operating region 108 does not exceed the electrostatic breakdown voltage between the gate electrode and the source electrode in the operating region 108 and between the gate electrode and the drain electrode. Can be attenuated.
  • FIG. 5 shows an example in which bonding pad is used for the metal electrode of one terminal of the protection element.
  • FIG. 5 (A) is a plan view
  • FIG. 5 (B) is a cross-sectional view taken along line CC.
  • FIG. 4 shows an example in which the wiring 120 is drawn from the source pad SP and the drain pad DP, and the protection element 200 is connected to the wiring 120.
  • the second N + type which forms a Schottky junction with the bottom Schottky metal layer 210 of each bonding pad, around the source node SP and the drain pad DP.
  • source pad S By setting area 202, source pad S]?
  • a part of the drain pad DP is used as a metal electrode 204 connected to the second N + type region 202.
  • the first N + type region 201 is arranged so as to be close to the second N + type region 202, and is connected to the wiring 120 connected to the gate pad GP.
  • the second N + type region 202 is directly connected to the source pad SP and the drain pad DP that are connected to the other terminals of the FET, and the protection element 200 is placed close to each pad.
  • electrostatic energy can be discharged directly from the source and drain pads SP and DP to the protection element 200, so that the effect of improving the electrostatic breakdown voltage is great, and the space around the pad is effectively used. Therefore, an increase in the chip area due to the addition of the protection element 200 can be prevented.
  • the first N + region 201 is directly connected to the gate pad GP, and the second N + region 202 is close to the first N + region 201.
  • electrostatic energy can be discharged directly from the gate pad KGP to the protection element 200, and similarly, electrostatic breakdown The effect of improving the voltage is great, and an increase in the chip area due to the addition of the protection element 200 can be prevented.
  • FIG. 6 shows a protection element 200 connected in the middle of the signal path.
  • the Schottky junction of the gate electrode 105 is the most vulnerable to electrostatic rupture, and the gate electrode 105 of the operating region 108 is most likely to actually break. Therefore, as shown in Fig. 6, by connecting the protection element 200 in the middle of the signal path from the gate pad GP to the gate electrode 105 in the operation area 108, the electrostatic blasting can be performed most effectively.
  • the first N + type region 201 is connected to a part of the gate wiring 112 extending from the gate pad GP force to the operation region 108.
  • the second N + type region 202 is connected to the source pad SP and the drain pad DP or the wiring 120 connected to each pad.
  • the second N + type region 202 is arranged close to the lN + type region 201, a portion of the second N + type region 202
  • the wiring 120 extends from the source pad SP to the source pad SP.
  • the gate wiring 112 is routed close to the source pad SP or the drain pad DP and connected to the operating area 108, protection can be provided in the signal path and close to the FET pad.
  • the element 200 can be connected, which is more effective in protecting against electrostatic energy.
  • the distance between the first and second N + -type regions 201 and 202 as terminals is longer. Since this distance is preferably, for example, 10 ⁇ m or more, a part of the pad wiring of the element to be protected may be used as the metal electrode 204 of the protection element 200. For example, if the protection element is connected along at least one side of the pad, the connection can be made effectively by utilizing the space around the pad.
  • a protection element may be connected in parallel between the source terminal S and the drain terminal D.
  • Fig. 7 shows the conceptual diagram.
  • the connection example is an example.
  • the terminal of the protection element 200 connected to the source pad SP is the second N + type region 202
  • the terminal of the protection element 200 connected to the drain pad DP is the first N + region.
  • the + type area is set to 201.
  • the second N + type region is provided around the pad, and the source pad SP is connected to the metal electrode 2. It is used as 0 4.
  • This equivalent circuit is shown in Fig. 7 (B).
  • the one in which a short-circuit diode between the gate terminal G and the source terminal S and a short-circuit diode between the gate terminal G and the drain terminal D are connected in series is protected.
  • this protective element is not effective, for example, when both the source electrode and the drain electrode are signal input / output ports as input / output terminals as in a switch circuit device. is there.
  • GaAs MESFET is used for microwave applications in the GHz band or higher, such as satellite broadcasting, mobile phones, and wireless broadband. Therefore, in order to ensure good microwave characteristics, the gate length is also in the submicron order, and the gate Schottky junction capacitance is designed to be extremely small.
  • the electrostatic discharge protection device of the present invention does not have a PN junction and has a capacitance of several tens of fF or less even when the capacitance is large, so that the microwave characteristics of the GaAs ME SFET are not degraded at all.
  • FIGS. 8 and 9 are equivalent circuit diagrams showing other connection examples of the protection element.
  • the protection element of the present invention can protect not only a Schottky junction but also a PN junction.
  • FIG. 8 shows a silicon bipolar transistor.
  • the operating region 302 is provided with, for example, an N-type collector region, a P-type base region, and an N-type emitter region on the substrate, and the collector electrode 304, the base electrode 304, and the It is the one to which the collector electrode 303 is connected.
  • the collector electrode 300, the base electrode 304, and the emitter electrode 303 converge outside the operating region to become the collector terminal C, the base terminal B, and the emitter terminal E.
  • this Collector pad CP, pace pad BP, and emitter pad EP are connected to collector terminal C, base terminal B, and emitter terminal E, respectively.
  • E Mi Tsutano head EP connected Besupa' de BP, the collection Tano ⁇ 0 head CP force et protective element 2 0 0 wirings 1 2 0 as the metal electrode 2 0 4 is pulled out.
  • one terminal of the protection element 200 can be used. May be directly connected to the pad or wiring. Further, for example, one terminal of the protection element 200 may be connected to a wiring from the base pad connected to the base terminal B to the operation region.
  • the insulating region 203 of the protection element 200 is an insulating region 203b formed by impurity ion implantation.
  • the junction between the base and the emitter and the junction between the base and the collector are each a PN junction, and the junction between the collector and the emitter is an NPN junction.
  • the emitter-base which is a connection between the high-concentration layers, is most vulnerable to electrostatic breakdown, and the junction between the emitter and collector is the weakest.
  • protective elements are connected in parallel to the base-emitter junction, the base-collector junction, and the collector-emitter junction. As a result, all the PN junctions in one element can be protected by the protection element.
  • a protection element is connected in parallel to the collector-emitter junction, it means that the protection element is connected in parallel to the NPN junction.
  • two protection elements 200 are connected to the emitter pad EP: a plurality of protection elements 200 may be connected to the same pad in this way.
  • FIG. 8 (C) is an equivalent circuit diagram in which the protection element is connected only between the emitter and the collector of the protected element.
  • the emitter-to-collector is the second most vulnerable to electrostatic blasting between the base and emitter.
  • the emitter is GND and the collector is the output terminal. In such a case, it is better to connect a protective element between the emitter and the collector.
  • Base is input In many cases, it becomes a terminal, in which case it is better to insert a protection element between the base and the emitter.
  • protection diodes that are widely adopted to increase the electrostatic breakdown voltage have a PN junction, so that the Since the parasitic capacitance increases to a few hundred iF or more even at a minimum, the microwave characteristics of the silicon microphone and the open-wave bipolar transistor are greatly degraded and cannot be used.
  • the electrostatic rupture protection element of the present invention does not have a PN junction and has a large capacitance of several tens of fF or less, the silicon microwave bipolar transistor has no microwave characteristics. It is possible to greatly improve the electrostatic breakdown voltage without deterioration.
  • FIG. 9 (A) is a plan view of the capacitance built into the integrated circuit
  • FIG. 9 (B) is a cross-sectional view taken along the line DD of FIG. 9 (A)
  • FIG. 9 (C) is It is an equivalent circuit diagram.
  • the first N + -type region 201 and the second N + -type region 202 sandwiching the insulating region 203 b are interposed.
  • the lower electrode 404 and the upper electrode 403 form ohmic junctions with the first N + -type region 201 and the second N + -type region 202, respectively.
  • the pole 403 and the lower electrode 404 are arranged via an interlayer oxide film 405 serving as a dielectric.
  • an interlayer oxide film 405 serving as a dielectric.
  • the potentials of the upper electrode 403 and the lower electrode 404 were separated by the insulating layer 125 provided on the substrate 401.
  • a protection element 200 is connected in parallel between the upper electrode 403 and the lower electrode 404 as shown in FIG. 9 (C).
  • the interlayer oxide film 405 is thin, and when an electrostatic energy is externally applied between the upper electrode 403 and the lower electrode 404, which are two terminals of the capacitance, the interlayer oxide film 405 becomes thin. Insulation is easily broken.
  • the capacitance integrated in the microwave integrated circuit has a small capacitance value, and the dielectric breakdown is apt to occur. Therefore, a part of electrostatic energy applied from the outside is discharged between the protection elements 200, and the capacitance is protected from insulation rupture by reducing the electrostatic energy applied between the layers. Can be.
  • FIG. 10 shows MOS FET.
  • the operating region 502 includes, for example, an N-type drain region, an N-type source region, and a P-type channel region provided on a substrate, and a drain electrode 505, a source electrode 504, and a gate electrode 504. 3 is connected.
  • the drain electrode 505, the source electrode 504, and the gate electrode 503 converge outside the operating region to become the drain terminal D, the source terminal S, and the gate terminal G.
  • the drain pad D, the source pad SP, and the gate pad GP are connected to the drain terminal D, the source terminal S, and the gate terminal G, respectively.
  • the protection element 200 is connected to the wiring 120 drawn from the force of the node SP and the gate node GP as the metal electrode 204.
  • one terminal of the protection element 200 can be used. Can be connected directly to the pad or wiring.
  • one terminal of the protection element 200 may be connected to a wiring from the pad connected to the gate terminal G to the operation region.
  • the insulating region 203 of the protection element 200 is an insulating region 203b formed by impurity ion implantation.
  • the MOSFET has a gate insulating film between the gate electrode and the operating region, G constitute the MOS capacity.
  • G constitute the MOS capacity.
  • the capacitance exists between the gate sources and between the gate lanes.
  • the gate insulating film is provided very thin to improve the switching speed, and the gate capacitance is vulnerable to electrostatic breakdown.
  • the weak gate MOS capacitor can be electrostatically charged. Can be protected from destruction.
  • FIG. 10 (C) it may be connected to any one between two terminals of the protected element, for example, between a gate and a source.
  • MO SFETs have been miniaturized and three-dimensionally structured in order to increase the speed of microprocessors for PCs and LSIs for memories, and by reducing parasitic capacitance and parasitic resistance significantly, Mic mouthwave characteristics, which could only be achieved with conventional GaAs devices, can now be obtained, and can be used in the GHz band of mobile phones, wireless broadband power amplifiers, and MM ICs for RF blocks.
  • c has decreased to cormorants I used therefore G a a s ME SFET ⁇ , good microwave properties, gate length is also has a submit click b down order
  • the MOS capacity is designed to be extremely small.
  • the gate oxide film was also thinned to increase the speed, which made it extremely vulnerable to electrostatic breakdown, and required careful handling.
  • a protection diode widely used to increase the electrostatic breakdown voltage has a PN junction. At the minimum, the parasitic capacitance greatly increases to several hundred fF or more, so the microwave characteristics of the microwave MOSFET have been significantly degraded and cannot be used.
  • the electrostatic discharge protection element of the present invention does not have a PN junction and has a large capacitance of several tens of fF or less, so that the microwave characteristics of the microwave MOSFET are completely deteriorated. Therefore, the electrostatic breakdown voltage can be greatly improved.
  • the protection element of the present invention is a protection element having a PN junction, a Schottky junction or a capacitor. Each time a connection is made between the two terminals of the element, electrostatic energy is discharged inside the protection element, thereby improving the electrostatic breakdown voltage of the protected element. That is, the present invention is not limited to the above-described example, and can be applied to all semiconductor elements having a PN junction and a Schottky junction. Further, the connection example is an example, and is defined only by the scope described in the claims.
  • the minimum electrostatic breakdown voltage between any two terminals of the protected element has been 200 V or less.
  • the electrostatic breakdown voltage between the two terminals which is the minimum electrostatic breakdown voltage, can be improved by 20 V or more compared to before the connection of the protection element. Can be set to 200 V or more.
  • the shape and connection position of the protection element 200 will be further described. It is considered that when static electricity is applied to the protection element 200, an electrostatic current is generated. Therefore, if a large amount of the electrostatic current flows through the protection element 200, the protection effect is improved. That is, the shape and connection position of the protection element 200 may be considered so that more electrostatic current flows through the protection element 200.
  • the protection element of the present embodiment has a structure in which the first high-concentration impurity region 201 and the second high-concentration impurity region are arranged to face each other, and the insulating region 203 is arranged around both regions. It is. Both regions are connected to the protected element as two terminals, and the electrostatic energy applied between the two terminals of the protected element is transferred to the first high-concentration impurity region 201 and the second high-concentration impurity region 2. Discharge between 0 and 2.
  • the first high-concentration impurity region 201 has one side surface facing the second high-concentration impurity region 202 and a side surface on the opposite side.
  • the second high-concentration impurity region also has one side facing the first high-concentration impurity region 201 and the other side.
  • One side surface in which both regions face each other is referred to as a facing surface OS.
  • the high-concentration impurity region 202 is not limited to one diffusion region. That is, the first high-concentration impurity region 2 All the high-concentration impurity regions which are arranged opposite to 0 1 and are used for discharging electrostatic energy are collectively referred to. That is, the second high-concentration impurity region 202 may be composed of one impurity diffusion region as long as it is disposed to face one first high-concentration impurity region 201, or may be divided.
  • the second low-concentration impurity regions 202 may not be directly continuous with each other but may be discontinuous.
  • the second high-concentration impurity region 202 connected to the same terminal of the same protected element 100 and having the same opposing first high-concentration impurity region 201 is connected to the second high-concentration impurity region. If there is a metal electrode on the impurity region 202, if the depletion layer reaches the metal electrode due to the voltage due to static electricity and keeps a sufficiently high impurity concentration that the protection element itself does not break down, the impurity concentration becomes low. There may be differences. In addition, even if there are several types of differences such as differences in impurity concentration, differences in size, and differences in shape, they are collectively referred to as a second high-concentration impurity region 202.
  • the first high-concentration impurity region 201 connected to the same terminal of the same protected element 100 and having the common second high-concentration impurity region 202 opposite thereto has the same impurity concentration. Regardless of the type of difference, size, shape, etc., they are collectively referred to as the first high-concentration impurity region 201.
  • the following insulating region 203 will be described by taking a part (203a) of the GaAs substrate as an example. The same can be done in 203 b).
  • FIG. 12 is a cross-sectional model when the voltage-current characteristics of the protective element 200 are simulated by ISETCAD (13 £ manufactured by the company).
  • ISETCAD 13 £ manufactured by the company.
  • the first N + region 201 and the second N + region were implanted by ion implantation at a dose of 5 ⁇ 13 cm 2 and an acceleration voltage of 90 KeV and annealing.
  • An N + region 202 is formed, and a protection element 200 is formed. That is, in this structure, the entire periphery of the region between the first N + -type region 201 and the second N + -type region 202 becomes the insulating region 203.
  • the first N + region 201 has a width ⁇ ⁇ of about 5 ⁇ or less in a direction away from the opposing surface OS of both regions as shown in FIG. And ⁇ ⁇ is narrow The narrower the better, the better, but a limit of 0.1 lm or more is required as a limit to function as a protection element.
  • the second N + -type region 202 is arranged approximately 4 ⁇ m apart from and approximately parallel to the second N + -type region. In other words, the pattern may be such that the distance from the second N + -type region 202 changes. The reason for setting a 1 to 5 ⁇ or less will be described later.
  • a metal electrode 204 is connected to the first N + type region 201 and the second ⁇ + region 202.
  • the method shown in FIGS. 2 and 3 can be considered.
  • the second ⁇ + type region 202 is, for example, a diffusion region provided below the pad, and here, the width a; 2 is 51 i in.
  • a metal electrode 204 was provided inside by 1 ⁇ m.
  • the depth of the depth (for example, the gate width in the case of FET) is 1 ⁇ m.
  • the first N + region 201 is plus, the second N + region 202 is minus, and assuming that an electrostatic voltage of 700 V is applied at 220 pF and 0 ⁇ , 1 A simulation was performed in which a current of A was applied.
  • Figures 13, 14 and 15 show the distributions of electron current density, hole current density and recombination density by simulation, respectively. Both units are cm one 3.
  • FIG. 13 the cross-sectional model shown in FIG. 12 is superimposed and arranged on the upper part. The same applies to FIGS. 14 and 15.
  • the p 1 region is the region having the highest density among the regions extending over both the first N + type region 201 and the second N + type region 202.
  • the current obtained by adding the electron current and the hole current is the total current, but the electron current is much larger than the hole current.
  • the current path of the protection element 200 is defined as the area around the N + type region 2 or from the substrate surface to the vicinity of the q 1 region where the electron current density is about 10% of pi. The reason for setting it near the ql region is that in regions where the current density is lower than in the q1 region, This is because it is not considered to have any effect.
  • the q1 region outside the first N + region 201 is farthest from the first N + region 201, and is about 20 m along the X axis.
  • the X coordinate of the outer end of the first N + region 201 is ⁇ as shown in FIG. 12, and the first N + region is up to 15 ⁇ m outside the first N + region 201.
  • the hole current in FIG. 14 has a wraparound outside the first N + region 201.
  • the hole current density in the q2 region near the X coordinate 20 ⁇ is the highest in both the lN + region 201 and the 2N + region 202.
  • the hole current density is about 2% of the p 2 region of the hole current density.
  • the recombination in FIG. 15 also has a wraparound outside the first N + region 201.
  • the recombination density in the q3 region near the X coordinate 20 ⁇ is the highest in both the first N + region 201 and the second N + region 202. It is about 10% of P3 region with high recombination density.
  • FIG. 16 shows a current path formed in the insulating region 203 around the first N + type region 201 and the second N + type region 202 based on the above distribution diagram. It is a schematic diagram.
  • Fig. 16 (A) shows a schematic diagram of the case where ⁇ 1 and ⁇ 2 have the same width and are as wide as around 51 (hereinafter referred to as a structure).
  • FIG. 16 (B) shows a width ( ⁇ 1 ⁇ ⁇ 2) of the first N + type region 201 which is sufficiently narrower than the second N + type region 202 shown in FIG. This is referred to as “b structure below”.
  • a current path (from the p 1 region to the vicinity of the q 1 region) is formed between the surfaces and near the bottom as shown by the arrows.
  • the surface is formed at a predetermined depth from the substrate surface, between the opposing surfaces OS of the first N + region 201 and the second N + region 202, and between the two surfaces.
  • the path of the electron current and the hole current formed in the insulating region 203 near the bottom surface is referred to as a first current path I 1. That is, the current path of the protection element having the a-structure is only the first current path I 1.
  • the electron current and the hole current are reduced by the first current path I formed between the opposing surfaces OS and near the bottom surface.
  • a path is formed in a region deeper than the first current and the path I 1. This path goes around the first N + region 201 and the electron current and hole current move using the side wall outside the first N + type region, which is opposite to the opposing surface OS.
  • the q1 region is formed below.
  • the first current path I 1 is formed in a region deeper than the first current path I 1, and the second N + type region 202 is opposite to the opposing surface OS of the first N + type region 201.
  • the path of the electron current and the hole current formed in the insulating region reaching the side surface of the substrate is referred to as a second current path I 2.
  • the second current path 12 has a sufficiently large width of 50 ⁇ in the second N + region 202, so that the vicinity of the second ⁇ + region 202 is large.
  • a current path is formed horizontally on the wide bottom surface.
  • the current path of the protection element is only the first current path II, but the protection element 200 of the b-structure has the thin first N +
  • a second current path I2 is formed by the region 201, and two current paths of a first current path I1 and a second current path I2 are formed.
  • the second current path I 2 has a current flowing in and out from the outer side surface of the lN + region 201. I have.
  • the second current path I 2 passes through a region deeper than the first and second N + -type regions and detours (detours) as compared with the first current path I 1 to form the first N + -type region.
  • detours detours
  • the provision of the second current path 12 improves the conductivity modulation efficiency as compared with the case of only the first current path I1, and allows more current to flow. It is possible to do
  • the increase in the value of the current flowing between the first and second N + -type regions means that more static current can flow when static electricity is applied, and the effect as a protection element increases. I do.
  • traps make the insulating region an insulating region.
  • the donor trap originally has a positive charge, becomes neutral when it captures an electron, and can become a medium for conductivity modulation.
  • EL 2 is a donor trap. It is.
  • traps also exist in the insulating region (203b) formed by impurity implantation.
  • FIG. 17 shows a device having the structure shown in FIG. 12 in which the first N + type region 201 is made into a brush and the first N + type region 201 is connected to the second N + type region 202.
  • the results of simulating the voltage-current characteristics at a depth of 1 ⁇ m when increasing the voltage applied to the device are shown.
  • the breakdown voltage is 20 to 3 OV.
  • the protection element 200 breaks down at 20 to 30 V, and when a voltage higher than that is applied, the protection element 200 becomes a bipolar operation and conductivity modulation occurs. Since the protection element is used by breaking down when an electrostatic voltage of several hundred volts is applied, the operation state of the protection element 200 has conductivity modulation from the initial state. If this conductivity modulation is performed more, the avalanche multiplication after the breakdown becomes more intense, and more current flows because the generation and recombination of electrons and holes is actively performed.
  • the conductivity modulation efficiency in the outward direction can be improved.
  • the width of the first N + -type region 201 was narrowed to 5 ⁇ or less to provide the second current path I 2
  • the first N + -type region 20 1 was also provided in the first current path I 1. Electrons around 1 are crowded and repel each other, and the main carrier, the electron, passes through a deeper path than the a structure, so the first current path I 1 itself also increases accordingly. However, it receives more conductivity modulation than before.
  • the ratio of the current value of the second current path I2 to the total current value of the b-structure was determined. This assumes that the first N + type region 201 is positive and that a current of 1 A is applied at a depth of 1 ⁇ , assuming that approximately 700 V static electricity is applied at 220 pF and 0 ⁇ . 7 is a graph showing the X-coordinate dependence of the electron current density at a depth of 2 ⁇ from the surface when a flowing simulation is performed.
  • the electron current density corresponding to the area immediately below the first N + type region 201 is integrated with the width of the first ⁇ + type region 201 in the X direction.
  • the value is defined as the first current path I 1 minute, and the value obtained by integrating the electron current density corresponding to the portion outside the first ⁇ + type region 201 with the width in the X direction of the outside portion is defined as the second current. Path I 2 minutes. The ratio of the current value of the second current path I 2 was calculated.
  • the ratio of the second current path I 2 to the total current value is 0.48 (2.89 / (3.08 + 2.89)), which is equivalent to that of the first current path II. It can be seen that it is a current value.
  • the first current path I 1 itself in the case of the b-structure has a larger current value than the first current path I 1 of the a-structure.
  • the second current path I 2 is equivalent to its own first current path II, so that A much larger current will flow than in the a structure.
  • the first current path I 1 and the second current path I 2 are combined so that the current path is significantly larger than in the a-structure, so that the temperature in the crystal is The lower, the higher the mobility of electrons and holes, and the more current can flow.
  • Fig. 19 shows a table comparing the spread of electron current, hole current, and recombination density. This is a result of simulating the case of the a-structure and the case of the b-structure, and comparing the obtained density distribution values similar to those in Figs. 13 to 15 under certain conditions. is there.
  • multiplication In the multiplication by multiplying the value of y- 2 value and X- 0 value, the graphics area that can bother by connecting Trace POI down bets 1 0 5 cm- 3 in each density artificially This is a value for comparison.
  • multiplication is an index that represents the spread of electrons, holes, and recombination, respectively.
  • b Structure 1 1 has a width ⁇ 1 of the first N + region 201 of 3 ⁇ , a width ⁇ 2 of the second ⁇ + region 202 of 5 1 ⁇ um, and a second ⁇ + region 202 of Positive, minus 1st N + area This is the calculation result obtained by flowing 0.174 with a depth of 1 ⁇ .
  • the polarity applied to the b-structure 1 is reversed, and the width a 1 of the first N + region 201 is 3 ⁇ , and the width ⁇ 2 of the second N + region 202 is 5 1
  • FIG. 19 (B) shows the calculation result of the b-structure in the case of applying 1 A to the first N + region 201 as a b-structure 13 when plus is applied. All of the three calculations in Fig. 19 (A) were unified and compared to a current of 0.174 A in terms of computational power, but the actual static current was the static voltage of 700 V and 22 V. In the case of 0 pF and 0 ⁇ , it is about 1 A at a depth of 1 ⁇ m. 1A was calculated only when a plus was added to the first N + region 201 by simulation, and the result is shown.
  • FIG. 19 (C) a high electrostatic voltage is applied by the protection element 200, which is shown in FIG. 13 and its schematic diagram, FIG. 16 (B).
  • the insulating region 203 is sufficiently wide, the ql region shown in Fig. 13 (the region with a current density of about 10% of the highest density region) will be smaller. Then, it spreads downward and outward on the opposite side to the opposing surface OS, that is, the second current path Road I2 becomes wider.
  • the second current path I 2 becomes wider, the conductivity modulation efficiency can be further increased, and the current passing therethrough increases and the area spreads downward, so that the second current path I 2 Spreads. This lowers the crystal temperature of the substrate, so that the carrier mobility can be further increased, and more current can flow to further improve the protection effect.
  • the current also flows deeper as the voltage of the static electricity increases, so that the conductivity modulation effect is automatically adjusted similarly to the second current path I 2. Can be.
  • the element to be protected from static electricity of 250 V at 220 ⁇ and 0 ⁇ can be obtained.
  • the structure is designed to protect the building from blasting. Moreover, since it has almost no parasitic capacitance, it does not degrade the high frequency characteristics of the protected device. In other words, by connecting this protection element with a parasitic capacitance of 20 fF to an element originally having an electrostatic breakdown voltage of about 100 V, the electrostatic breakdown voltage can be improved by 20 times or more. .
  • FIG. 20 shows the electron current density in the b-structure 12 of FIG. 19 calculated by changing the width ⁇ 1 of the first N + region 201.
  • the width ⁇ 1 of the first N + region 201 is set to be equal to or less than 1, the ratio of the second current path I 2 sharply increases. In other words, the current spreads in the horizontal and depth directions, so that the conductivity modulation efficiency increases, the temperature decreases, and the carrier mobility increases. The protection effect is greatly increased.
  • the fact that the 12 ratio of 1 N + region width 3 ⁇ points is only 0.3 is 0.17 in Fig. 20 and 1 in Fig. 18
  • the ratio of the second current path I 2 increases as the current increases, up to a certain current value. Note that the comparison was made at 0.174 A due to the limited computational power when simulating a large device, but this current value is sufficient for a relative comparison.
  • the width of the insulating region 203 to be secured outside the first N + type region 201 will be described.
  • the second current path I 2 extends to the insulating region 203 opposite to the opposite surface OS of the first ⁇ + type region 201, the second current path I 2 It is advisable to secure an insulating region 203 of sufficient width
  • securing the insulating region 203 sufficiently secures a region that can serve as the second current path 12 and has a high protection effect. That is, as shown in the plan view of FIG. 21 (A), a predetermined insulating region width is secured on the side opposite to the facing surface OS.
  • Figure 21 ( ⁇ ) shows the results of actually examining the electrostatic breakdown voltage by varying the value of; 3.
  • the measured protected element 100 is an element in which a 100 ⁇ resistor is connected in series to the gate of a GaAs ME SFET with a gate length of 0.5 ⁇ and a gate width of 600 im. .
  • the electrostatic breakdown voltage between the source or drain electrode and the resistance end is about 100 V.
  • both ends of the first N + type region 201 and the second N + type region 202 of the protection element 200 having the b structure are connected in parallel, and the value of ⁇ is changed to change the electrostatic breakdown voltage.
  • the capacitance between the first N + type region 201 and the second ⁇ + type region 202 is 20 fF. ,
  • the second current path I 2 can be formed. It can be made wider and the conductivity modulation efficiency can be further increased.
  • the electrostatic breakdown voltage could be increased only up to about 2 to 3 times when the protection element was connected, but in the structure b, when ⁇ was 15 m, the electrostatic breakdown voltage was 7 When 0 V and ⁇ are extended to 25 ⁇ m, the voltage becomes 250 V, and it has been confirmed that the electrostatic breakdown voltage increases to 25 times. That is, in the b-structure, if a predetermined j3 is secured, a current of at least about 10 times as large as that of the conventional protection element can flow.
  • the current flowing in the first current path I 1 and the current flowing in I 2 in the second current path are almost equal, and the current flowing in the conventional protection element is at least 10 times as large.
  • the fact that the current can be passed means that the current flowing through each of the first current path I 1 and the second current path I 2 is at least five times that of the conventional current path.
  • [3 is desirably ⁇ ⁇ or more. This is because, when the protection element 200 is integrated on the chip, the width is outside the first ⁇ + type region 201. This means securing the insulating region 203 of ⁇ and arranging other components, wiring, and the like.
  • FIG. 22 ( ⁇ ) is a cross-sectional view, which secures an insulating region 203 having a predetermined depth ⁇ below the first N + type region 201 and the second ⁇ + type region 202. .
  • the integration (hatched portion) up to the depth ( ⁇ ) of 19 ⁇ is up to 50 ⁇ 90% of the integral of. That is, the depth ⁇ of the insulating region 203 is preferably 20 m or more.
  • the size (] 3 and ⁇ ) of the insulating region 203 to be secured around the protection element 200 and the width (oi l) of the first N + type region 201 have been described.
  • the first ⁇ + type region 201 is bent in a direction away from the opposing surface OS to provide an extending portion 300, and the opposing surface OS is extended.
  • a predetermined insulating region ⁇ is secured in the existing direction, and an insulating region 2 between the extension portion 300 and the second ⁇ + type region is secured.
  • a third current path I 3, which is a path for electron current and hole current with high conductivity modulation efficiency, may be formed at 0 3.
  • the third current path I 3 extends in a direction extending the opposing surface OS (a direction away from a surface orthogonal to the opposing surface OS), that is, the extending portion 300 and the second N + type region 202 A larger current path can be secured outward.
  • the drawing shows a plan view
  • the third current path I 3 is also formed in a direction perpendicular to the paper surface (the depth direction of the device), so that the current in the depth direction also increases.
  • a first current path I 1 and a second current path I 2 are formed in the depth direction (perpendicular to the paper surface) of the opposing surface OS, and the current paths of the protection elements are the first and second current paths. 2.
  • Fig. 23 (B) shows the comparison between ⁇ and the electrostatic breakdown voltage by actually measured values.
  • the connection method of the protected element 100 and the protected element 200 is the same as that shown in Fig. 21 when the value of j3 is varied and the electrostatic breakdown voltage is measured.
  • Reference numeral 13 indicates that the insulating region between the extending portion 300 and the second N + -type region extends 25 ⁇ m or more.
  • the conductivity modulation effect can be automatically adjusted by the applied electrostatic voltage. As a result, the temperature of the insulating region is reduced, and the mobility of the carrier can be further increased, so that more current flows and the protection effect is improved.
  • the width V is preferably at least 10 ⁇ , and more preferably at least 2 O wm.
  • ⁇ is secured outside the extending portion 300 (the right side in the figure), but is symmetrical about the extending portion 30 (the left side in the figure). ) Is secured, that is, if ⁇ is secured on both side surfaces of the extension portion 300, the effect is improved more than f.
  • Fig. 24 is a schematic diagram of the current path when both the 1st + type region 201 and the 2nd + type region 202 are 5 ⁇ m or less (hereinafter referred to as c-structure). Show.
  • the c-structure is a structure in which the width ⁇ 2 of the second N + -type region 202 in the b-structure is narrowed to be equal to the first ⁇ + -type region ⁇ 1, and is separated from each other by about 4 ⁇ m. They are arranged to face each other and an insulating region 203 is arranged around them. Also in the c structure, the first current path I1 and the second current path I2 are formed.
  • the first current path I 1 is formed in the insulating region 203 between the opposing surfaces OS of the first and second N + -type regions and near the bottom surface of both regions from the substrate surface, and the electron current and the hole current become a route.
  • the second current path I 2 is formed so as to bypass a region sufficiently deeper than the first and second N + -type regions and reach a side surface opposite to the opposing surface O S of both regions. That is, both the first N + type region 201 and the second N + type region 202 can use the outer side surface opposite to the opposing surface OS as a current path, and can use the first current path I 1
  • a second current path I2 is formed in a deep region.
  • the l N + type region 201 is separated from the facing surface OS as shown in FIG.
  • An extension part 300a bent in the direction is provided, and an electron current and a hole current path causing conductivity modulation are provided between the extension part 300a and the insulating region of the second N + type region 202.
  • a third current path I3 may be formed.
  • the second N + -type region 202 has an extending portion 300 b bent in a direction away from the opposing surface OS, and the extending portion 300 b and the first N + -type region
  • a third current path I3 serving as a path for an electron current and a hole current that cause conductivity modulation may be formed in the 201 insulating region.
  • Either one of the extending portions 300a and 300b may be provided, or both may be provided in both regions.
  • the current path I3 is formed as shown in FIG. 25, so that the current value increases and the protection effect is maximized.
  • ⁇ , ⁇ are preferably the values described above, but even if the value is smaller than that, a larger current path can be secured as compared with the structure a. It is better to
  • the insulating region 203 surrounding the first N + type region 201 forming the protection element 200 (and the second N + type region 202 in the case of the c structure) includes the second Enough space (J3, y) should be secured so as not to obstruct the current path 12 or the third current path I3, and the protected element 100 to which the protective element 200 is connected and other components.
  • the elements, wirings, and the like are preferably arranged outside the first N + -type region 201 at a distance of about 10 ⁇ m or more outside.
  • the distance to the chip end should be 10 0 It is recommended to secure about ⁇ m or more.
  • FIG. 26 shows an example in which the protected device 100 and the protection device 200 are integrated on a chip.
  • FIG. 26 is an example of a GaAs MESFET chip pattern.
  • the FET is arranged on the GaAs substrate 203, and the resistor R is connected to the gate electrode 106 of the FET.
  • a gate electrode pad GP is provided around the FET at the other end of the source electrode pad SP, the drain electrode pad DP, and the resistor R, respectively.
  • a pad N + region 350 is arranged below and around each pad as an isolation measure so that high-frequency signals do not leak from each pad.
  • the bottom gate metal layer 320 of each pad forms a Schottky junction with the GaAs semi-insulating substrate, and its pad N + region 350 and each pad are A Schottky junction is formed.
  • FIG. 26 (A) shows that the resistor R is arranged close to the drain electrode pad DP, so that the N + type region forming the resistor R and the pad N + type region adjacent thereto are arranged.
  • the separation distance of 350 is 4 m, and an insulating region 203 is disposed around the periphery to form a protection element 200.
  • Part of the resistance I is the first N + type region 201, and part of the pad N + type region 350 below and around the drain electrode pad DP is the second N + type region. It is 2 2. That is, the protection element 200 is connected in parallel between the gate and drain terminals of the FET. In this pattern, the width of the resistor R is ⁇ 1 and is 5 ⁇ or less.
  • the width of the insulating region 203 outside the resistor R, which becomes the first ⁇ + type region 201, is secured to be 10 m or more, and other components are arranged.
  • the end of] 3 is the chip end, and the distance from the resistor R to the chip end] 3 must be 10 or more.
  • FIG. 26 (B) by disposing the resistor R close to the drain electrode pad DP, the pad N + type close to the N + type region forming the resistor R is also shown.
  • the separation distance of the region 350 is 4 ⁇ m, and the protection element 200 is placed across the semi-insulating substrate 101.
  • part of the resistor R is the first N + type region 201, and part of the pad N + type region 350 below and around the drain electrode pad DP is the second N + type region.
  • the type area is 202. That is, the protection element 200 is connected in parallel between the gate and drain terminals of the FET.
  • the width of the resistor R is ⁇ 1 and is 5 ⁇ or less. Also, the width of the insulating region 203 outside the resistor R, which becomes the first ⁇ + type region 201, is secured to be 10:11 or more, and other components are arranged. However, in FIG. 26 ( ⁇ ), the distance is slightly shorter than in FIG. 26 ( ⁇ ), and the width over which 10 ⁇ m or more can be secured is narrow. As a result, the current flowing through the current path 12 becomes smaller as compared with FIG. 26 (A). So As a countermeasure against this, a part of the resistor R is bent to provide an extension part 300, and an area for the current path I 3 to flow under the drain pad and between the surrounding N + area 350 is secured. did.
  • the insulation area between the resistor extension section 300 and the chip end and the insulation area under the drain pad and between the N + area 350 and the chip end are areas where the current path I 3 can flow. There is.
  • This width ⁇ is secured at least 10 m to form the protection element 200. That is, in FIG. 26 (B), the current flowing in the current path I2 is smaller than that in FIG. 26 (A), so that the current path I3 which did not exist in FIG. This sufficiently protects the Schottky junction between the gate and drain of the GaAs MESFET.
  • the protective element 200 of the present embodiment has a width of at least one of the first N + -type region 201 and the second N + -type high concentration region of 5 ⁇ or less. Sufficient insulation area (] 3, y) should be secured in the surrounding area and placed between the two terminals to be protected.
  • the insulating region 203 is GaAs
  • the insulating region 203 may be a region (203b) in which impurities are injected and diffused into the substrate to make it insulating. In that case, it can be similarly carried out on a silicon substrate. The invention's effect
  • the protection element is composed of a high-concentration region, an insulating region, and a high-concentration region, and has no PN junction, so that no parasitic capacitance occurs in the protection element itself. Same substrate as protected element Thus, the protection element can be formed, and the electrostatic damage of the protected element can be prevented with almost no increase in the parasitic capacitance and without deteriorating the high frequency characteristics.
  • the electrostatic breakdown voltage between the two terminals which is the minimum electrostatic breakdown voltage, can be improved by 20 V or more, and can be increased to 20 OV or more.
  • the protection element has a vertical surface, unlike a protection diode in which the electrostatic energy is discharged, which is a horizontal surface, so that it can be integrated with almost no increase in chip area. You can do it.
  • the protection element 200 has a width of at least one of the first N + -type region 201 and the second N + -type region, which is a terminal of the protection element, of 5%.
  • a second current path I 2 is formed in the insulating region 203, and all of the electron current, the hole current, and the recombination are distributed over a wide range. The conductivity modulation efficiency increases.
  • the width of the high-concentration region, which is one terminal of the protection element is set to 5 m or less, the first current path I 1 also becomes deeper as the voltage of static electricity increases. Flows, and the conductivity modulation effect can be automatically adjusted similarly to the second current path I2.
  • the electrostatic breakdown voltage can be improved by 20 times or more.
  • the width of the insulating region 203 outside the first N + type region 201 is secured at least 10 m, the conduction of the second current path I 2 will be made wider.
  • the modulation efficiency can be further increased. More specifically, if is secured at 25 ⁇ m, at least about 10 times the current can be passed as compared to the protection element with the a structure.
  • the first ⁇ + type region 201 should be separated from the opposing surface OS.
  • the extension portion 300 is bent in the direction, and an insulation region 203 having a width ( ⁇ ) of 10 m or more is secured between the extension portion 300 and another component.
  • FIG. 1 is a conceptual diagram for explaining the present invention
  • FIG. 2 (A) is a cross-sectional view for explaining the present invention
  • FIG. 2 (B) is a sectional view for explaining the present invention
  • FIG. 2 (C) is a cross-sectional view for explaining the present invention
  • FIG. 2 (D) is a cross-sectional view for explaining the present invention
  • FIG. 3 (A) is a cross-sectional view for explaining the present invention.
  • FIG. 3 is a cross-sectional view for explaining the present invention
  • FIG. 3 (B) is a cross-sectional view for explaining the present invention
  • FIG. 4 (A) is a plan view for explaining the present invention
  • FIG. 4 (B) is a sectional view for explaining the present invention
  • FIG. 4 (A) is a plan view for explaining the present invention
  • FIG. 4 (B) is a sectional view for explaining the present invention
  • FIG. 4 (A) is a plan view for explaining the present invention
  • FIG. 4 (C) is an equivalent circuit diagram for explaining the present invention
  • FIG. 5 (A) is a diagram for explaining the present invention.
  • 5 (B) is a cross-sectional view for explaining the present invention
  • FIG. 6 is a plan view for explaining the present invention
  • FIG. 7 (A) is a plan view for explaining the present invention. Ping to explain Ming
  • FIG. 7 (B) is an equivalent view for explaining the present invention.
  • 8 (A) is a plan view for explaining the present invention
  • FIG. 8 (B) is an equivalent circuit diagram for explaining the present invention
  • FIG. 8 (C) is a circuit diagram.
  • 9 is an equivalent circuit diagram for explaining the present invention
  • FIG. 9 (A) is a plan view for explaining the present invention
  • FIG. 9 (A) is a plan view for explaining the present invention
  • FIG. 9 (A) is a plan view for explaining the present invention
  • FIG. 9 (A) is a plan view for explaining the present invention
  • FIG. 9 (A) is
  • FIG. 9 (B) is a sectional view for explaining the present invention
  • FIG. FIG. (C) is an equivalent circuit diagram for explaining the present invention
  • FIG. 1-0 (A) is a plan view for explaining the present invention
  • FIG. 10 (B) is a diagram showing the present invention
  • FIG. 10 (C) is an equivalent circuit diagram for explaining the present invention
  • FIG. 11 (A) is an equivalent circuit diagram for explaining a conventional example
  • FIG. 11 (B) is an equivalent circuit diagram for explaining a conventional example
  • FIG. 11 (C) is an equivalent circuit diagram for explaining a conventional example
  • FIG. 12 is a circuit diagram of the present invention.
  • Disruption of the simulation FIG. 13 is a plane model diagram
  • FIG. 13 is an electron current density distribution diagram of the present invention
  • FIG. 13 is a plane model diagram
  • FIG. 13 is an electron current density distribution diagram of the present invention
  • FIG. 13 is a plane model diagram
  • FIG. 13 is an electron current density distribution diagram of the present invention
  • FIG. 13
  • FIG. 14 is a hole current density distribution diagram of the present invention
  • FIG. 15 is a recombination density of the present invention.
  • FIG. 16 (A) is a schematic diagram of the current path of the a-structure
  • FIG. 16 (B) is a schematic diagram of the current path of the b-structure
  • FIG. FIG. 18 is a simulation result of the present invention
  • FIG. 19 (A) is a simulation result of the present invention
  • FIG. B) shows the simulation results of the present invention
  • FIG. 19 (C) is a schematic diagram of the current path of the b structure
  • FIG. 20 is the simulation results of the present invention.
  • FIG. 21 (A) is a simulation result of the present invention
  • FIG. 21 (B) is a schematic plan view of the present invention
  • FIG. 22 (A) is a schematic diagram of the present invention.
  • FIG. FIG. 22 (B) is a simulation result of the present invention
  • FIG. 23 (A) is a schematic plan view of the present invention
  • FIG. 23 (B) is a simulation result of the present invention.
  • FIG. 24 is a schematic view of the current path of the c-structure
  • FIG. 24 is a schematic plan view of the present invention
  • FIG. 26 (A) is the present invention.
  • FIG. 26 (B) is a plan view for explaining the present invention.

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Abstract

課題マイクロ波FETでは、内在するショットキ接合容量またはPN接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。解決手段PN接合、ショットキ接合、または容量を有する被保護素子の2端子間に第1N+型領域-絶縁領域-第2N+型領域からなる保護素子を並列に接続する。近接した第1、第2N+領域間で放電できるので、寄生容量を増やすことなくFETの動作領域に至る静電エネルギーを減衰させることができる。

Description

明 細 書 保護素子 発明の属する技術分野
本発明は、 保護素子に関し、 特に被保護素子の高周波特性を劣化させずに静電 破壊電圧を大幅に向上させる保護素子に関する。 従来の技術
第 1 1 図に、 接合または容量を有する半導体装置の等価回路図を示す。
第 1 1 図 （A) は、 G a A s ME S F E T、 第 1 1図 （ B ) は、 パイポーラ ト ランジスタ、 第 1 1 図 （C) は、 MO S F E Tを示す等価回路図である。
このよ う に、 どのよ うな半導体デバイスも、 静電破壊電圧を考える とき、 図の 如く ダイオー ド、 容量、 抵抗 （高周波デバイスの場合はイ ンダクタを含むこ と も ある） から構成される等価回路で表現できる。
また、 このダイオー ドは、 P N接合やショ ッ トキ接合を表す。 例えば G a A s M E S F E Tのダイオー ドはショ ッ トキ一バリ アダイォー ドであり 、 バイポーラ トランジスタのダイオー ドは P N接合ダイオー ドである。
従来の半導体装置において、 一般に静電気からデバイスを保護するには、 静電 破壌しやすい P N接合、 ショ ッ トキ接合、 容量を含むデバイスに、 静電破壊保護 ダイォー ドを並列に接続する という手法が考えられる。 発明が解決しょ う とする課題
上述の如く 、 一般に静電気からデバイスを保護するには、 静電破壌しやすい、 P N接合、 ショ ッ トキ接合、 容量を含むデバイスに、 静電破壊保護ダイオー ド.を 並列に接続する という手法が考えられる。 しかし、 マイ ク ロ波デパイスにおいて は、 保護ダイオー ドを接続するこ とによる寄生容量の増加が、 高周波特性の劣化 を招き、 その手法を取るこ とができなかった。
このため、 これらのマイ ク ロ波通信用デパイスは、 他の音響用、 映像用、 電源 用デバイスと異な り 、 これらのデパイスに内在するショ ッ トキ接合容量または P N接合容量、 ゲー ト M O S容量が小さ く 、 それらの接合が静電気に弱いという 問 題があった。 また、 マイ ク ロ波集積回路に集積化される容量も容量値が小さ く 、 絶縁破壌に弱いという 問題があった。 課題を解決するための手段
本発明は上述した諸々の事情に鑑み成されたもので、 第 1 に、 第 1 の高濃度不 純物領域と、 第 2 の高濃度不純物領域と、 前記第 1 および第 2 の高濃度不純物領 域の間に当接して配置された絶縁領域と を有し、 前記第 1および第 2の高濃度不 純物領域を 2端子と して、 P N接合またはシヨ ッ トキ接合を有する被保護素子の 2端子間に並列に接続し、 前記被保護素子の 2端子間に印加される静電工ネルギ 一を前記第 1および第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギー を減衰させる ことによ り解決するものである。
第 2 に、 第 1 の高濃度不純物領域と、 第 2 の高濃度不純物領域と、 前記第 1 お よび第 2の高濃度不純物領域の間に当接して配置された絶縁領域と を有し、 前記 第 1 および第 2 の高濃度不純物領域を 2端子と して、 容量を構成する被保護素子 の 2端子間に並列に接続し、 前記被保護素子の 2端子間に印加される静電工ネル ギーを前記第 1および第 2 の,高濃度不純物領域間で放電させ、 前記静電工ネルギ 一を減衰させるこ とによ り解決するものである。 発明の実施の形態
以下に本発明の実施の形態を第 1 図から第 1 0図を用いて詳細に説明する。 第 1 図は保護素子を示す概要図である。
本明細書における保護素子 2 0 0 とは'、 図の如く 、 近接する第 1 の高濃度不純 物領域 2 0 1 と第 2の高濃度不純物領域 2 0 2 の 2端子間に絶縁領域 2 0 3 を配 置した素子である。 第 1およぴ第 2の高濃度不純物領域 2 0 1 、 2 0 2 は、 基板 2 0 1 にイオン注入及び拡散によ り設けられる。 本明細書においては、 以降これ ら高濃度不純物領域を、 第 1 N +型領域 2 0 1、 第 2 N +型領域 2 0 2 と して説 明する。 第 1 および第 2 N +型領域 2 0 1 、 2 0 2 は、 静電エネルギーを通せる 距離、 例えば 4 m程度離間して設けられ、 その不純物濃度は、 共に 1 X 1 0 1 7 c m— 3以上である。 また、 第 1および第 2 N +型領域 2 0 1 、 2 0 2 の間には絶 縁領域 2 0 3 が当接して配置される。 こ こで、 絶縁領域 2 0 3 とは、 電気的に完 全な絶縁ではなく 、 半絶縁性基板の一部 2 0 3 a、 または基板 2 0 1 に不純物を イオン注入して絶縁化した絶縁化領域 2 0 3 bである。 また、 絶縁領域 2 0 3の 不純物濃度は、 1 X I 0 1 4 c m - 3以下程度、 抵抗率は、 1 X I 0 3 Ω c m以上が 望ましい。
絶縁領域 2 0 3 の両端に当接して高濃度不純物領域 2 0 1 、 2 0 2 を配置し、 2つの高濃度不純物領域 2 0 1 、 2 0 2 の離間距離を 4 m程度にする と、 2つ の高濃度不純物領域 2 0 1 、 2 0 2がそれぞれ接続する被保護素子の 2端子間に 向かって外部よ り 印加される静電エネルギーを、 絶縁領域 2 0 3 を介して放電す る こ とができ る。
この 2つの N +型領域の離間距離 4 μ mは、 静電エネルギーを通すのに適当な 距離であり、 1 0 μ m以上離間する と保護素子間での放電が確実でない。 N +型 領域の不純物濃度および絶縁領域の抵抗値も、 同様である。
通常の F E T動作では静電気のよ うに高い電圧が印加さ'れるこ とがないため、 4 πιの絶縁領域を信号が通る こ とは無い。 またマイクロ波のよ う な高周波でも 同様に 4 μ mの絶縁領域を信号が通るこ とは無い。 従って通常の動作では、 保護 素子は特性に何ら影響を及ぼさないため、 存在しないのと同じである。 しかし静 電気は瞬間的に高い電圧が印加される現象であり、 そのときは 4 yu mの絶縁領域 を静電エネルギーが通り、 高濃度不純物領域間で放電する。 また絶縁領域の厚み が 1 0 μ m以上になる と、 静電気にとつても抵抗が大き く放電しにく く なる。 これら、 第 1 N +型領域 2 0 1および第 2 N +型領域 2 0 2を、 被保護素子の 2つの端子間に並列に接続する。 第 1および第 2 N +型領域 2 0 1、 2 0 2はそ のまま保護素子 2 0 0の端子と してもよいし、 更に金属電極 2 0 4を設けても良 レ、。
第 2図おょぴ第 3図に、 金属電極 2 ◦ 4を設ける場合を示す。 この金属電極 2 0 4は、 被保護素子である例えば ME S F E T 1 0 0の端子と接続するボンディ ングパッ ド、 またはボンディ ングパッ ドに接続する配線と接続する。 第 2図は、 第 1および第 2 N +型領域 2 0 1、 2 0 2 とショ ッ トキ接合を形成する金属電極 2 0 4であり 、 第 3 図はォーミ ック接合を形成する金属電極 2 0 4である。 ここ では便宜上、 ショ ッ トキ一接合の金属電極 2 0 4 s 、 ォ一ミ ック接合の金属電極 2 0 4 ο と して説明する。
第 2図 （ Α) は、 金属電極 2 0 4 s が、 第 1 Ν +型領域 2 0 1およびノ又は第 2 Ν +型領域 2 0 2表面とショ ッ トキ接合を形成するものである。 マスク合わせ 精度及び両 Ν +領域 2 0 1、 2 0 2の抵抗分を考慮し、 絶縁領域 2 0 3端部から 0. Ι μ ιηから 離間して、 第 1 、 第 2 Ν +型領域 2 0 1、 2 0 2表面に設 けられる。 5 μ πι以上離間する と抵抗分が大き く静電気が通り にく く なる。 金属 電極 2 0 4 s は、 第 1、 第 2 N +型領域 2 0 1、 ' 2 0 2上のみに設けられても良 いし、 その一部が、 半絶縁基板 1 0 1 に延在され基板表面とショ ッ トキ接合を形 成しても良い。
また、 第 2図 （B )、 第 2図 （C ) の如く 、 第 1 、 第 2 N +型領域 2 0 1、 2 0 2上に、 保護用窒化膜などの縁膜膜 2 0 5を介して金属電極 2 0 4 s を設けても 良い。 この場合、 金属電極 2 0 4 s は半絶縁基板 1 0 1上に延在され、 基板 1 0 1 を介して第 1 、 第 2 N +型領域 2 0 1、 2 0 2 と接続する ことになる。 更に第 2図 （D) の如く 、 両 N +型領域 2 0 1、 2 0 2の上には金属層が設けられず、 その外側の半絶縁基板 1 0 1 と金属電極 2 0 4 s がショ ッ トキ接合を形成する構 造であってもよい。
第 2図 （B )、 第 2図 （C)、 第 2図 （D) の場合すベて、 金属電極 2 0 4 s は 第 1 、 および/又は第 2 N +型領域 2 0 1、 2 0 2 とは直接接続されない。 この よ う に金属電極 2 0 4 s は第 1および/または第 2 の N +型領域 2 0 1、 2 0 2 端部から 0 μ mから 5 μ m程度外側で基板とショ ッ トキ接合を形成する構造でも よい。 すなわち、 第 2図 （B )、 第 2図 （C )、 第 2図 （D ) の如く第 1 、 第 2 N +型領域 2 0 1、 2 0 2 と金属電極 2 0 4 s は接する必要はなく 、 5 μ m以内で あれば半絶縁基板を介して N +型領域と金属電極 2 0 4 s とは充分な接続を確保 できる。
—方第 3図には、 第 1及び/又は第 2 N +型領域とォーミ ック接合を形成する 金属電極 2 0 4 ο を示す。
金属電極 2 0 4 ο は、 前記第 1 および Ζ又は第 2 Ν +型領域 2 0 1、 2 0 2 と ォーミ ック接合を形成してもよい。 半絶縁基板 1 0 1 と金属電極 2 0 4 ο とはォ 一ミ ツク接合を形成する こ とはできないので、 この場合は隣接する基板 1 0 1上 に金属電極 2 0 4 ο が延在する こ とはない。 金属電極 2 0 4 ο は、 被保護素子の ボンディ ングパッ ド （またはボンディ ングパッ ドに接続する配線） 1 2 0 と接続 させるが、 ォーミ ック接合の場合は、 図の如く 、 他の金属層 2 0 6 を介して金属 電極 2 0 4 ο とノ ッ ド （または配線） 1 2 0 と接続させる。
ォーミ ック接合の方がショ ッ トキ接合よ り抵抗分が小さ く 、 静電気を通しやす い。 その意味ではォーミ ック接合の方がシヨ ッ トキ接合よ り静電破壌からの保護 効果は大きい。
しかしォーミ ック接合は、 ォーミ ック電極金属 2 0 4 οが深く基板内部まで拡 散するこ とが多く 、 高濃度層の深さ以上にォーミ ック電極金属 2 0 4 οが達する と、 基板の半絶縁領域とォーミ ック電極金属 2 0 4 οが接触することにな り 、 こ のときは逆に保護素子 2 0 0 自身が静電破壌しやすく なる。
例えば第 1 Ν +領域 2 0 1 、 第 2 Ν +領域 2 0 2 と もォーミ ック接合による金 属が設けられ、 ォーミ ック接合どう しの距離が 1 0 μ ιηと して、 ォーミ ック電極 金属 2 0 4 οが Ν +領域 2 0 1、 2 0 2の深さ以上に基板の半絶縁領域まで拡散 していたとする と、 Ν +領域の深さよ り深い部分ではォ一ミ ック接合一絶縁領域 一ォーミ ック接合の構造ができており、 この構造は静電エネルギーに弱いこ とが わかっているため、このとき保護素子自身が静電破壌してしま う恐れが出てく る。 従ってォーミ ック電極金属 2 0 4 oがこれら 2つの N +領域の深さ以上に基板 の半絶縁領域まで拡散してしま う場合は、 ショ ッ トキ接合でなければならず、 ォ 一ミ ック電極金属 2 0 4 o が N +領域の深さにまで達しない場合はォーミ ック接 合の方が保護効果が大きい。
また、 第 3 図 （B ) の如く 、 保護素子 2 0 0の 2端子が共に同じ金属電極構造 である必要はなく 、 第 1および第 2 N +型領域が、 それぞれ単独に、 第 2図およ ぴ第 3 図に示す構造を有していても良い。 更に一方の端子は金属電極 2 0 4を有 し、 他方の端子は金属電極 2 0 4を設けなく ても良いが、 抵抗分を小さ くするた め、 できるだけ設けた方が良く 、 その分、 保護効果が増す。 ' 尚、 これら金属電極 2 0 4は、 ボンディ ングパッ ドの一部またはボンディ ング パッ ドに接続する配線の一部であっても良く 、 後に詳述するがこれらを利用する ことで、 保護素子 2 0 0 を接続するこ とによるチップ面積の増大を防ぐこ とがで きる。
第 4図は、 保護素子の接続例を示す第 1 の実施形態であり 、 被保護素子と して G a A s ME S F E Tを例に説明する。 第 4図 （A) は平面図、 第 4図 （B ) は 第 4図 （A) の A— A線断面図であり、 第 4図 （ C) は第 4図 （A) の等価回路 図である。
第 4図 （A)、 第 4図 （B ) のごと く 、 被保護素子 1 0 0 は、 ME S F E Tであ り 、 半絶縁基板 1 0 1 である G a A s表面に設けた動作層 1 0 2 とショ ッ トキ接 合を形成するグー ト電極 1 0 5 と、 動作層 1 0 2両端に設けた高濃度不純物領域 からなる ソース領域 1 0 3およびドレイ ン領域 1 0 4 と、 その表面にォーミ ック 接合を形成するソース電極 1 0 6および ドレイ ン電極 1 0 7 とを有する。こ こで、 各電極が接続する動作層 1 0 2、 ソースおょぴ ドレイ ン領域 1 0 3、 1 0 4を F E Tの動作領域 1' 0 8 と称し、 第 4図 （A) では破線で示す。
本明細書においては、 F E T動作領域 1 0 8 内のゲー ト電極 1 0 5、 ソース電 極 1 0 6、 ドレイ ン電極 1 0 7は、 ゲー ト配線 1 1 2、 ソース配線 1 1 3、 ドレ イ ン配線 1 1 4を介してゲー トノ ッ ド G P、 ソースパッ ド S P、 ドレイ ンパッ ド D P とそれぞれ接続する、 とする。 また、 ゲー ト配線 1 1 2、 ソース配線 1 1 3 、 ドレイ ン配線 1 1 4が集束し、 対応する各パッ ドに至る部分をゲー ト端子 G、 ソ ース端子 S 、 ドレイ ン端子 Dと称する。
端子について、 こ こでの図示は省略するが、 被保護素子 1 0 0に、 ゲー トパッ ド G P、 ソースパッ ド S P、 ドレイ ンパッ ド D Pすべてを具備していなく てもよ く 、 パッ ドは配置されていないが端子は存在する場合を含むとする。 例えば、 2 個の F E Tを集積化した 2段アンプ MM I Cにおいては、 前段 F E Tの ドレイ ン と後段 F E Tのゲー トには、 Λッ ドは存在しないが端子は存在する、 という よ う な場合である。
各配線 1 1 2 、 1 1 3 、 1 1 4は金属配線に限らず、 N +層による抵抗なども 含む。 また動作領域 1 0 8 内の各電極に対応する各ボンディ ングパッ ド S P、 D P、 G Pは、 一様な配線だけによ り接続している とは限らず、 配線途中に抵抗や 容量、 インダクタなどが挿入されている場合も含む。 すなわち D C、 A C、 高周 波、 何らかの電気的信号が、 各動作領域内 1 0 8の電極と相当する各ボンディ ン グパッ ドの間を伝わる、 すべての場合を含むとする。
ここでは一例と して、 ゲー ト電極 1 0 5、 ソース電極 1 0 6およびドレイ ン電 極 1 0 7はそれぞれ金属配線 1 1 2 、 1 1 3 、 1 1 4によ り延在されゲー トパッ ド G P、 ソースノ ッ ド S P、 ドレイ ンパッ ド D P と接続する。
ME S F E Tにおいては、 ゲー トショ ッ トキ接合容量の小さいゲー ト端子 G - ソース端子 S間またはゲー ト端子 G _ ドレイン端子 D間に、 ゲー ト端子 G側をマ ィナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。 この場合、 動作 領域 1 0 8 と動作領域 1 0 8表面に設けられたゲー ト電極 1 0 5 との界面に形成 されるショ ッ トキパリ アダイオー ド 1 1 5 に対して逆バイ アスに静電気が印加さ れる状態となる。
第 4図 （B ) 、 第 4図 （ C ) の如く 、 G a A s M E S F E T l O Oにおいて、 静電破壊電圧を考える ときはゲー トショ ッ トキ接合は逆バイアス状態である。 つ ま り 、 そのときの等価回路はゲー ト端子 G—ソース端子 S間およぴゲー ト端子 G 一 ドレイ ン端子 D間に、 ショ ッ トキパリ ァダイォー ド 1 1 5が接続された回路と なる。
静電破壊からの保護は、 弱い接合であるゲー ト電極 1 0 5のショ ッ トキ接合に かかる静電エネルギーを軽減すれば良い。 そこで、 本実施形態では、 ME S F E T 1 0 0の 2端子間に並列に上記の保護素子 2 0 0 を接続し、 対応する 2端子間 から印加される静電エネルギーに対し、 それを一部放電するためのパイパス とな る経路を設けるこ とによ り、 静電破壌から弱い接合を保護すること と した。
本実施形態では、 第 4図 （A)、 第 4図 （ C ) の如く 、 ソース端子 S—ゲー ト端 子 Gの 2端子間となる ソースパッ ド S P—ゲー トパッ ド G P間と、 ドレイ ン端子 D—ゲー ト端子 Gの 2端子間となる ドレイ ンパッ ド D P—ゲー トパッ ド G P間に- 保護素子 2 0 0 をそれぞれ並列に接銃する。 これによ り 、 2端子が接続するボン ディ ングパッ ドから印加された静電エネルギーを各配線 1 2 0 を使用して、 保護 素子 2 0 0内部で、 一部放電させる ことができる。 すなわち、 静電破壊強度が最 も弱い F E T動作領域 1 0 8上の、 ゲー トシヨ ッ トキ接合に至る静電エネルギー を減少させ、 F E T 1 0 0 を静電破壊から保護することができる。 こ こでは、 ゲ 一ト端子 G— ドレイ ン端子 D間、 およびゲー ト端子 G—ソース端子 S間の両方に 保護素子 2 0 0を接続して放電させるが、 どちらか一方だけでもよい。
第 4図 （A) の保護素子の B _ B線断面図は、 第 2図 （A) と同様である。 こ のよ う に、 本明細書において保護素子 2 0 0 の接続とは、 被保護素子 1 0 0が形 成される半絶縁性基板 1 0 1表面に、 4 μ mの離間距離をもつて第 1 N +型領域 2 0 1、 および第 2の N +型領域 2 0 2 を注入 . 拡散によ り形成し、 第 1 N +型 領域 2 0 1 を F E Tの 1つの端子と接続し、 第 2の N +型領域 2 0 2 を F E Tの 他の端子と接続することをいい、 被保護素子である ME S F E T 1 0 0 と保護素 子 2 0 0は同一チップに集積化される。 尚、 基板表面が半絶縁性でない場合は、 不純物イオン注入による絶縁化領域 2 0 3が両 N +型領域 2 0 1、 2 0 2 の間に 形成される。 また、 本明細書においては説明の便宜上、 F E T 1 0 0の 1つの端子であるゲ 一ト端子 Gに接続する保護素子 2 0 0の端子を第 1 N +型領域 2 0 1 と し、 他の 端子となるソース端子 Sおよび ドレイ ン端子 Dに接続する保護素子 2 0 0 の端子 を第 2 N +型領域 2 0 2 と して説明する。 つま り 、 第 1 図では、 F E T 1 0 0に 接続する保護素子 2 0 0が 2つあり、 それぞれの第 1 N +型領域 2 0 1 が金属電 極 2 0 4を介してグー トパッ ド G Pに接続し、 第 2 N +型領域 2 0 2が金属電極 2 0 4を介して ド レイ ンパッ ド D Pおよびソースパッ ド S Pに接続する。 金属電 極 2 0 4 と第 1おょぴ第 2 N +型镇域 2 0 1、 2 0 2はショ ッ トキ接合を形成し、 金属電極 2 0 4 の一部は半絶縁基板 1 0 1 に延在され基板表面とシ ョ ッ トキ接合 を形成する。 尚金属電極 2 0 4の構造は、 一例であ り第 2図おょぴ第 3 図のいず れであってもよレヽ。
すなわち、 こ の保護素子 2 0 0は、 各パッ ドに接続する配線 1 2 0 を介して 1 つの端子となる第 1 N +型領域 2 0 1 をゲー トパッ ド G Pに、 も う 1 つの端子と なる第 2 N +型領域 2 0 2 をソースパッ ド S Pおよびド レイ ンパッ ド D Pに接続 しており.、 F E Tの接合であるゲー ト端子 G —ソース端子 S間おょぴゲー ト端子 G - ド レイ ン端子 D間に並列に接続されている。
これによ り 、 ゲー ト端子 G —ソース端子 S間およぴゲ一 ト端子 G — ド レイン端 子 D間に印加された静電エネルギーを、 保護素子 2 0 0によ り一部放電.させるこ とができる。 つま り 、 静電破壊強度が最も弱い F E T動作領域上のゲー トショ ッ トキ接合に至る静電エネルギーを大き く減衰させ、 F E Tを静電破壊から保護す るこ とができる。 放電させるのはゲー ト端子 G—ソース端子 S間、 およびゲー ト 端子 G— ド レイ ン端子 D間である。 またどちらか一方でもよい。 つま り 、 こ の構 造によ り 、 保護素子を用いない従来構造と比較して、 F E Tの静電破壊電圧を大 幅に向上させることができる。
従来では、 ゲー ト端子 G—ソース端子 S間およびゲー ト端子 G— ド レイ ン端子 D間に印加された静電エネルギーは、動作領域 1 0 8 に 1 0 0 %伝わつていたが、 本発明によれば、 各配線またはボンディ ングパッ ドを利用して、 静電エネルギー を一部保護素子 2 0 0 にパイパス させ、 保護素子 2 0 0 内部で放電させるこ とが できる。 これによ り動作領域 1 0 8 に伝わる静電エネルギーを、 動作領域 1 0 8 のゲ一 ト電極一ソース電極間おょぴゲー ト電極— ドレイ ン電極間の静電破壊電圧 を越えない程度まで減衰するこ とができる。
第 5図には、 保護素子の 1つの端子の金属電極にボンディ ングパク ドを利用し た例を示す。 第 5図 （A ) は平面図であり 、 第 5図 （B ) は、 C— C線断面図で ある。
第 4図では、 ソースパッ ド S Pおよびドレイ ンパッ ド D P力 ら配線 1 2 0 を引 き出し、 その配線 1 2 0に保護素子 2 0 0を接続した例を示した。 第 5図では、 ソ一スノヽ °ッ ド S Pおよび ドレイ ンパッ ド D P周辺に、 各ボンディ ングパッ ドの最 下層のショ ッ トキ金属層 2 1 0 とショ ッ トキ接合を形成する第 2 N +型領域 2 0 2 を設けて、 ソースパッ ド S ]？、 ドレイ ンパッ ド D Pの一部を第 2 N +型領域 2 0 2に接続する金属電極 2 0 4 と して利用する構造である。 第 1 N +型領域 2 0 1 は、 第 2 N +型領域 2 0 2 と近接するよ う に配置され、 ゲー トパッ ド G Pに接 続する配線 1 2 0 と接続させる。 このよ う に、 F E Tの他の端子と接続するソー スパッ ド S P、 ドレイ ンパッ ド D Pに直接第 2 N +型領域 2 0 2 を接続し、 各パ ッ ドに近接して保護素子 2 0 0 を配置する と、 ソース、 ドレイ ンパッ ド S P 、 D Pから直接保護素子 2 0 0に静電エネルギーを放電できるため静電破壊電圧を向 上させる効果が大き く 、 更にパッ ド周辺のスペースを有効利用できるため、 保護 素子 2 0 0を追加することによるチップ面積の増大を防ぐこ とができる。
また図示はしないが、 ゲー トパッ ド G Pに直接第 1 N +領域 2 0 1 を接続し、 更に第 2 N +型領域 2 0 2は第 1 N +型領域 2 0 1 と近接する'よ う に配置し、 且 つソースパッ ド S P、 ドレイ ンパッ ド D Pに接続する配線 1 2 0 と接続させる と、 ゲ一 トパッ K G Pから直接保護素子 2 0 0に静電エネルギーを放電でき、 同様に 静電破壊電圧を向上させる効果が大き く 、 保護素子 2 0 0追加によるチップ面積 の増大も防げる。
第 6図は、 信号経路途中に保護素子 2 0 0を接続したものである。 上述の如く ゲー ト電極 1 0 5のショ ッ トキ接合が最も静電破壌に弱く 、 実際に破壊するのは 動作領域 1 0 8のゲー ト電極 1 0 5部分が最も多い。 そこで、 第 6図の如く ゲー トパッ ド G Pから動作領域 1 0 8のゲー ト電極 1 0 5 に至る信号経路途中に保護 素子 2 0 0 を接続するこ とで、最も効果的に静電破壌から保護するこ とができ る。 この場合、 第 1 N +型領域 2 0 1 は、 ゲー トパッ ド G P力 ら動作領域 1 0 8に 至るゲー ト配線 1 1 2 の一部に接続する。 第 2 N +型領域 2 0 2は、 ソースパッ ド S Pおよび ドレイ ンパッ ド D Pまたは各パッ ドに接続する配線 1 2 0 と接続す る。 例えば第 6図のゲー ト一ソース間では、 第 2 N +型領域 2 0 2 を第 l N +型 領域 2 0 1 と近接して配置するため、 第 2 N +型領域 2 0 2 の部分までソースパ ッ ド S Pから配線 1 2 0が延在される。
例えば、 ゲー ト配線 1 1 2 をソースパッ ド S Pまたは ドレイ ンパッ ド D Pに近 接するよ う に引き回して動作領域 1 0 8 に接続すれば、 信号経路途中で、 しかも F E Tのパッ ドに近接して保護素子 2 0 0を接続する こ とができ、 静電工ネルギ 一からの保護によ り効果的である。
また、 保護素子 2 0 0は、 端子である第 1およぴ第 2 N +型領域 2 0 1、 2 0 2 の距離が長いほうが効果的である。 この距離は例えば 1 0 μ m以上が好ま しい ので、 被保護素子のパッ ドゃ配線の一部を保護素子 2 0 0の金属電極 2 0 4 と し て利用する と よい。 例えばパッ ドの少なく と も 1辺に沿って保護素子を接続すれ ば、 パッ ド周辺のスペースを活用して効果的に接続する ことができる。
'ここで、 F E Tではゲー トショ ッ トキ接合、 及びゲー ト P N接合が最も静電破 壊に弱いため、 ゲー ト端子 G —ソース端子 S間、 ゲー ト端子 G — ドレイ ン端子 D 間に保護素子を接続する一例を示したが、 ソース端子 S — ドレイ ン端子 D間に保 護素子を並列に接続してもよい。
第 7図には、 その概念図を示す。 接続例は一例である。 例えばこの場合、 ソー スパッ ド S Pに接続する保護素子 2 0 0 の端子を第 2 N +型領域 2 0 2 と し、 ド レイ ンパッ ド D Pに接続する保護素子 2 0 0 の端子を第 1 N +型領域 2 0 1 とす る。 第 2 N +型領域は、 パッ ド周辺に設けられ、 ソースパッ ド S Pを金属電極 2 0 4 と して利用している。
この等価回路図は第 7図 （B ) である。 この場合、 ゲー ト端子 G—ソース端子 S間のショ ッ トキバリ ァダイオー ドとゲー ト端子 G— ドレイ ン端子 D間のショ ッ トキパリ アダイオー ドが直列に接続したものを保護している。 これは、 例えばス イ ッチ回路装置のよ う にソース電極と ドレイ ン電極が両方と も入出力端子と して 信号の出入り 口になっている場合などに、 この保護素子の接続は効果がある。 一般に G a A s M E S F E Tは衛星放送、 携帯電話、 無線ブロー ドパン ド用な ど、 G H z帯以上のマイク ロ波用途に用いられる。 従って良好なマイク ロ波特性 を確保するため、 ゲー ト長もサブミ ク ロ ンオーダーとなっており、 ゲー トショ ッ トキ接合容量が極めて小さ く設計されている。 そのため静電破壊に非常に弱く 、 G a A s ME S F E Tを集積化した MM I Cを含め、 その取り扱いに細心の注意 が必要であった。 さ らに、 音響、 映像、 電源用など周波数の低い一般民生用半導 体において、 静電破壊電圧を上げるため広く探用されている保護ダイォー ドは、 P N接合を有するため、 その使用によ り寄生容量が最小でも数百 f F以上と大き く増加してしま う ため、 G a A s ME S F E Tのマイクロ波特性を大き く劣化さ せ、 使用できなかった。
しかし本発明の静電破壊保護素子は P N接合がなく 、 容量は大き く ても数十 f F以下となるため、 G a A s ME S F E Tのマイ ク ロ波特性を全く劣化させるこ となく 、 静電破壌電圧を大き く 向上させることができるものである。
' また、 第 8図、 第 9 図は、 保護素子の他の接続例を示す等価回路図である。 前 述の如く本発明の保護素子はショ ッ トキ接合に限らず P N接合も保護するこ とが できる。
第 8図は、 シリ コ ンバイポーラ トランジスタである。 動作領域 3 0 2 は、 基板 に例えば N型のコ レクタ領域、 P型のベース領域、 N型のェミ ッタ領域を設け、 コ レク タ電極 3 0 5、 ベース電極 3 0 4、 ェミ ッタ電極 3 0 3 を接続したもので ある。 コ レク タ電極 3 0 5、 ベース電極 3 0 4、 ェミ ッタ電極 3 0 3は動作領域 外で集束してコ レクタ端子 C、 ベース端子 B、 ェミ ッタ端子 E となる。 またコ レ ク タ端子 C、 ベース端子 B、 ェミ ッタ端子 Eにはそれぞれコ レクタパッ ド C P、 ペースパッ ド B P、 エミ ッタパッ ド E Pが接続する。
ェミ ツタノ ッ ド E P、 ベースパッ ド B P、 コレク タノヽ0ッ ド C P力 ら引き出した 配線 1 2 0を金属電極 2 0 4 と して保護素子 2 0 0 を接続する。 また、 第 5図、 第 6図の如くパッ ドゃパッ ドに接続する配線の一部を金属電極 2 0 4 と して利用 するこ とによ り 、 保護素子 2 0 0の 1方の端子をパッ ドまたは配線と直接接続し てもよい。 更に、 例えばベース端子 B と接続するベースパッ ドから動作領域へ至 る配線に、 保護素子 2 0 0の 1端子を接続してもよい。 尚、 この場合基板はシリ コ ン基板であるので、 保護素子 2 0 0 の絶縁領域 2 0 3 は、 不純物ィオン注入に よる絶縁化領域 2 0 3 bである。
このよ う な N P N ト ラ ンジスタでは、 ベースーェミ ッタ間接合、 ベース一コ レ クタ間接合がそれぞれ P N接合であり、 コ レクタ一エミ ッタ間接合が N P N接合 である。 特に高濃度層同士の接続であるエミ ッターベース間が最も静電破壊に弱 く 、 次いでェミ ッタ一コ レクタ間が弱い接合である。 集積回路においてベース端 子 Bが直接パッ ドに接続せず、 エミ ッタ端子 E と コ レクタ端子 Cが直接パッ ドに 接続している場合は、 ェミ ッタ一コ レク タ間が最も静電破壌に弱く なる。
そこで、 第 8 図 （ B ) の如く 、 ベース 一ェミ ッタ間接合、 ベース一コ レクタ間 接合、 コ レクターェミ ッタ間接合にそれぞれ並列に保護素子を接続している。 こ れによ り 、 1つの素子内の全ての P N接合を保護素子によ り保護するこ とができ る。 コ レクターェミ ッタ間接合に並列に保護素子を接続する場合は、 N P N接合 に保護素子を並列に接続したこ とになる。
この図においてはエミ ッタパッ ド E Pには保護素子 2 0 0が 2つ接続している: このよ う に同一パッ ドに対して複数の保護素子 2 0 0が接続されてもよい。
第 8図 （C ) は、 被保護素子のェミ ッタ一コ レクタ間のみに保護素子を接続し た等価回路図である。 ェミ ッタ一コ レク タ間は、 ベースーェミ ッタ間の次に静電 破壌に弱い。 ェミ ッタが G N Dで、 コ レクタが出力端子となる場合が多く 、 この よ うなときはェミ ッタ一コレクタ間に保護素子を接銃すると良い。 ベースが入力 端子となる場合も多く 、 そのときはベース一エミ ッタ間 保護素子を入れると良 い
近年シリ コンパイポーラ トランジスタは急速に微細化、 立体構造化が進み、 寄 生容量、 寄生抵抗を大幅に低減するこ と によ り 、 従来 G a A sデバイ スでしか達 成できなかったマイ ク ロ波特性が得られるよ う になり 、 携帯電話、 無線ブロー ド パン ドのローノイズアンプや R Fブロ ック用 MM I Cなどの GH z帯のマイ ク ロ 波用途に広く使用されるよ う になった。 従って G a A s ME S F E T同様、 良好 なマイ ク 口波特性を確保するため、 ェミ ツタ幅もサブミ ク 口 ンオーダーとなって おり 、 ェミ ッタ一ベース接合容量、 ベース一コ レクタ接合容量が極めて小さ く設 計されている。 そのため静電破壌に非常に弱く 、 その取り扱いに細心の注意が必 要であった。 さ らに、 音響、 映像、 電源用など周波数の低い一般民生用半導体に おいて'、 静電破壊電圧を上げるため広く採用されている保護ダイオー ドは、 P N 接合を有するため、 その使用によ り寄生容量が最小でも数百 i F以上と大き く増 加してしま う ため、 シリ コ ンマイク 口波パイポーラ ト ラ ンジスタのマイク ロ波特 性を大き く劣化させ、 使用できなかった。
しかし本発明の静電破壌保護素子は P N接合がなく 、 容量は大き く ても数十 f F以下となるため、 シリ コ ンマイ ク ロ波パイポーラ ト ラ ンジスタのマイ ク ロ波特 性を全く 劣化させることなく 、 静電破壊電圧を大き く 向上させることができる も のである。
次に、 第 9 図を参照して、 保護素子の接続例の第 2の実施形態と して、 容量を 例に説明する。
第 9 図 （A) は、 集積回路に内蔵される容量の平面図であ り、 第 9図 （B ) は 第 9図 （A) の D— D線断面図、 第 9図 （ C) は等価回路図である。 この場合、 埋め込み酸化膜 4 0 2 を設けたシリ コン基板 4 0 1表面に、 絶縁化領域 2 0 3 b を挟んで第 1 N +型領域 2 0 1および第 2 N +型領域 2 0 2 を設け、 保護素子 2 0 0 とする。 また、 下層電極 4 0 4およぴ上層電極 4 0 3が、 第 1 N +型領域 2 0 1および第 2 N +型領域 2 0 2 とそれぞれォーミ ック接合を形成する。 上層電 極 4 0 3および下層電極 4 0 4は、 誘電体となる層間酸化膜 4 0 5 を介して配置 される。 従来は、 基板 4 0 1 に設けた絶縁化層 1 2 5によ り 、 上層電極 4 0 3 と 下層電極 4 0 4の電位を分離するだけであつたが、 本実施形態の如く基板 4 0 1 に更に保護素子 2 0 0を形成することによ り、 第 9図 （ C ) の如く 上層電極 4 0 3 と下層電極 4 0 4の間に保護素子 2 0 0 を並列に接続した構造となる。 一般に 層間酸化膜 4 0 5は薄く 、 容量の 2つの端子である上層電極 4 0 3—下層電極 4 0 4間に外部よ り静電工ネルギ一が印加されたとき、 層間酸化膜 4 0 5 が絶縁破 壊されやすい。 またマイ ク ロ波集積回路に集積化される容量は容量値が小さ く 、 尚いつそ う絶縁破壊されやすい。 従って保護素子 2 0 0 間で、 外部から印加され る静電エネルギーの一部を放電させ、 層間に印加される静電エネルギーを低減す るこ とによ り絶縁破壌から容量を保護するこ とができる。
また、 第 1 0図は M O S F E Tを示す。
動作領域 5 0 2は、 基板に例えば N型の ド レイ ン領域、 N型のソース領域、 P 型のチャネル領域を設け、 ドレイ ン電極 5 0 5、 ソース電極 5 0 4、 ゲー ト電極 5 0 3 を接続したものである。 ド レイ ン電極 5 0 5 、 ソース電極 5 0 4、 ゲー ト 電極 5 0 3 は動作領域外で集束して ド レイ ン端子 D、 ソース端子 S、 ゲー ト端子 G となる。 また ド レイ ン端子 D、 ソース端子 S、 ゲー ト端子 Gにはそれぞれ ド レ イ ンパ ッ ド D P、 ソースパッ ド S P、 ゲー トパッ ド G Pが接続する。
ドレイ ンパッ ド D P、 ソースノヽ。ッ ド S P、 ゲー トノ ッ ド G P力 ら引き出した配 線 1 2 0 を金属電極 2 0 4 と して保護素子 2 0 0 を接続する。 また、 第 5図、 第 6 図の如くパッ ドゃパッ ドに接続する配線の一部を金属電極 2 0 0 と して利用す る ことによ り 、 保護素子 2 0 0の 1方の端子をパッ ドまたは配線と直接接続して もよレ、。更に、例えばゲー ト端子 Gが接続するパッ ドから動作領域へ至る配線に、 保護素子 2 0 0の 1端子を接続してもよい。 尚、 この場合基板はシ リ コ ン基板で あるので、 保護素子 2 0 0の絶縁領域 2 0 3は、 不純物ィオン注入による絶縁化 領域 2 0 3 bである。
M O S F E Tは、 ゲー ト電極と動作領域との間にゲー ト絶縁膜が存在し、 ゲー ト MO S容量を構成している。 等価回路上はグー トーソース間およぴゲ一トー ド レイ ン間に、 容量が存在しているこ とになる。 ゲー ト絶縁膜はスイ ッチングス ピ ー ドを向上させるために、 非常に薄く設けられており、 ゲー ト容量が静電破壊に 弱い。
そこで、 第 1 0図の如く 、 MO S F E Tのゲー ト一ソース間、 およびゲー ト一 ドレイ ン間に保護素子 2 0 0 を並列に接続するこ とで、 弱いゲ一 ト MO S容量を 静電破壊から保護することができる。
また、 第 1 0図 （ C ) の如く 、 例えばゲー ト一ソース間など、 被保護素子の 2 端子間のいずれか 1つに接続してもよい。
近年 MO S F E Tは P C用マイ ク ロプロセッサ L S I やメ モ リ用 L S I の高速 化を図るため、 微細化、 立体構造化が進み、 寄生容量、 寄生抵抗を大幅に低減す るこ とによ り、 従来 G a A s デパイスでしか達成できなかったマイ ク 口波特性が 得られるよ う になり 、 携帯電話、 無線ブロー ドパン ドのパワーアンプや R Fプロ ック用 MM I Cなどの GH z帯のマイク ロ波用途に広く使用される よ う になつた c 従って G a A s ME S F E T岗様、 良好なマイク ロ波特性を確保するため、 ゲー ト長もサブミ ク ロ ンオーダーとなっており 、 ザ一ト MO S容量が極めて小さ く設 計されている。 さ らに、 高速化を図るためゲー ト酸化膜も薄く なつていること も 原因して、 静電破壊に非常に弱く 、 その取り扱いに細心の注意が必要であった。 さ らに、 音響、 映像、 電源用など周波数の低い一般民生用半導体において、 静電 破壊電圧を上げるため広く採用されている保護ダイオー ドは、 P N接合を有して おり 、 その使用によ り寄生容量が最小でも数百 f F以上と大き く增加してしま う ため、 マイク ロ波 MO S F E Tのマイク ロ波特性を大き く劣化させ、 使用できな かった。
しかし本癸明の静電破壊保護素子は、 P N接合がなく 、 容量は大き く ても数十 f F以下となるため、 マイク ロ波 MO S F E Tのマイク ロ波特性を全く劣化させ るこ となく 、 静電破壊電圧を大き く 向上させるこ とができる ものである。
本発明の保護素子は P N接合、 ショ ッ トキー接合または容量を有する被保護素 子の 2端子.間に接続するごとによ り 、 保護素子内で静電エネルギーを放電させ、 被保護素子の静電破壌耐圧を向上させるものである。 すなわち、 上述の例に限ら ず P N接合、ショ ッ トキ接合を有する全ての半導体素子に適用できるものである。 また、 接続例は一例であり 、 請求項に記載の範囲によってのみ、 規定されるもの である。
上述の被保護素子においては、 従来ではい れも被保護素子のいずれか 2端子 間の最低静電破壊電圧は 2 0 0 V以下であった。 しかし、 本発明の保護素子を接 続すること によ り 、 最低静電破壊電圧となる 2端子間の静電破壌電圧を、 保護素 子接続前と比較して 2 0 V以上向上させるこ とができ、 2 0 0 V以上とするこ と ができる。
ここで、 保護素子 2 0 0の形状及び接続位置について、 さ らに説明する。 保護 素子 2 0 0 に静電気が印加されたと きには静電気電流が発生すると考えられるの で、 保讓素子 2 0 0 に静電気電流を多く流せればよ り保護効果が向上する。 すな わち、 保護素子 2 0 0 を流れる静電気電流をよ り多く 流せるよ うに保護素子 2 0 0の形状及び接続位置を考慮する と よい。
上述の如く 、 本実施形態の保護素子は、 第 1 の高濃度不純物領域 2 0 1 と、 第 2の高濃度不純物領域を対向配置し、 両領域周囲に絶縁領域 2 0 3 を配置した構 造である。 両領域を 2端子と して被保護素子に接続し、 被保護素子の 2端子間に 印加される静電エネルギーを第 1 の高濃度不純物領域 2 0 1 と第 2の高濃度不純 物領域 2 0 2間で放電させる。
第 1 2図の如く第 1 の高濃度不純物領域 2 0 1 は、 第 2 の高濃度不純物領域 2 0 2 に対向する 1つの側面と、 逆側の側面とを有する。 第 2の高濃度不純物領域 も同様に、 第 1 の高濃度不純物領域 2 0 1 に対向する 1つの側面と、 逆側の側面 を有する。 両領域が互いに対向している 1つの側面を対向面 O S と称する。
尚、 以下第 1 の高濃度不純物領域は第 1 +型領域 2 0 1、 第 2の高濃度不純 物領域は第 2 N +型領域 2 0 2を例に説明するが、 本実施形態の第 2高濃度不純 物領域 2 0 2は 1つの拡散領域に限らない。 つま り、 第 1 の高濃度不純物領域 2 0 1 に対向配置され、 静電エネルギーを放電するために利用されるすべての高濃 度不純物領域を総称する。 すなわち、 第 2の高濃度不純物領域 2 0 2は、 1つの 第 1 の高濃度不純物領域 2 0 1 に対向配置されていれば、 1つの不純物拡散領域 から構成されてもよいし、 分割された複数の不純物領域の集合であってもよい。 また、 第 2の髙濃度不純物領域 2 0 2は、 複数種類に分かれている場合互いに 直接は連続せず不連続になっていてもよい。 つま り 同じ被保護素子 1 0 0の同じ 端子に接続されていて、 対向する第 1 の高濃度不純物領域 2 0 1が共通である第 2の高濃度不純物領域 2 0 2は第 2の高濃度不純物領域 2 0 2上に金属電極があ る場合、 静電気による電圧によ り空乏層が金属電極に達して保護素子自体が破壌 しない程度に十分高い不純物濃度を保っていれば、 不純物濃度の違いがあっても よい。 また、 それらの不純物濃度の違い、 サイズの違い、 形状の違いなど何種類 違いがあってもそれらを総称して第 2の高濃度不純物領域 2 0 2 とする。
同様に、 同じ被保護素子 1 0 0の同じ端子に接続されていて、 対向する第 2の 高濃度不純物領域 2 0 2が共通である第 1 の高濃度不純物領域 2 0 1 は不純物濃 度の違い、 サイズの違い、 形状の違いなど何種類あってもそれらを総称して第 1 の高濃度不純物領域 2 0 1 とする。
また、 以下の絶縁領域 2 0 3 は、 G a A s 基板の一部 （ 2 0 3 a ) を例に説明 するが、 上述の如く基板に不純物をイオン注入して絶縁化した絶縁化領域 （ 2 0 3 b ) でも同様に実施できる。
第 1 2図は、 I S E T C A D ( 1 3 £社製丁〇 0) で保護素子 2 0 0の電 圧一電流特性をデバイスシミ ュ レーショ ンしたときの断面モデルである。 5 0 μ m厚の G a A s 半絶縁基板上に ドーズ量 5 X 1 3 c m 2、加速電圧 9 0 K e Vの イオン注入とァニールによ り第 1 N +領域 2 0 1 、第 2 N +領域 2 0 2 を形成し、 保護素子 2 0 0 を形成する。 すなわち、 この構造では第 1 N +型領域 2 0 1 と第 2 N +型領域 2 0 2間おょぴ両領域の周囲がすべて絶縁領域 2 0 3 となる。， 第 1 N +領域 2 0 1 は、 第 1 2図に示す如く 両領域の対向面 O Sに対して離間 する方向の幅 α ΐ を 5 μ ιη程度以下と し、 具体的には 3 μ ιηとする。 α ΐ は狭け れば狭いほどよいが、 保護素子と して機能する限界と して 0 . l m以上は必要 である。 また、 本実施形態では第 2 N +型領域 2 0 2 と 4 μ m程度離間してほぼ 平行に配置するが、 放電しやすくするために平面パターンにおいて第 1 N +型領 域の先を尖らせた形状と し、 すなわち、 第 2 N +型領域 2 0 2 との離間距離が変 化するパターンであってもよい。 a 1 を 5 μ πι以下とする根拠については後述す る。
第 1 N +型領域 2 0 1および第 2 Ν +領域 2 0 2 には、 図 1 2の如く 金属電極 2 0 4が接続する。 尚、 金属電極 2 0 4 と第 1 および第 2 Ν +型領域の接続方法 には、 図 2および図 3 に示すものが考えられる。
第 2 Ν +型領域 2 0 2は、 例えばパッ ドの下に設けられた拡散領域であり 、 こ こではその幅 a; 2は 5 1 i inとする。 第 1 および第 2 N +型領域のそれぞれに金 属電極 2 0 4を 1 μ mずつ内側に設けた。 また、デパイスサイズとなる奥行き （例 えば F E Tであればゲー ト幅） は 1 μ mとする。
そして第 1 N +領域 2 0 1 をプラス、 第 2 N +領域 2 0 2 をマイナスにして、 2 2 0 p F、 0 Ωで静電気電圧 7 0 0 Vが印加されたことを想定して 1 Aの電流 を流すシミ ュ レーショ ンを行った。
第 1 3図、 第 1 4図、 第 1 5図には、 それぞれシミ ュ レーショ ンによる電子電 流密度、 ホール電流密度および再結合密度の分布を示す。 単位はいずれも c m一 3である。 尚、 第 1 3図には、 上部に第 1 2図に示した断面モデルを重ねて配置 した。 第 1 4図および第 1 5図も同様である。
第 1 3図の電子電流密度分布において、 p 1領域が、 第 1 N +型領域 2 0 1 、 第 2 N +型 2 0 2領域両方にまたがる領域の中で最も密度が高い領域である。 電 子電流とホ一ル電流を合わせた電流が トータル電流であるがホール電流よ り電子 電流の方が遥かに大きいので電子電流を電流の代表と して、 本実施形態では、 第 1および第 2の N +型領域周辺、 もしく は基板表面から、 p i の 1割程度の電子 電流密度となる q 1領域付近までを保護素子 2 0 0 の電流経路と定義する。 q l 領域付近までと した理由は、 q 1領域よ り も電流密度が少ない領域では、 動作に 影響しないと考えられるためである。
第 1 3図からも明らかなよ うに、 α ΐの幅が狭いことによ り電流は、 第 1 N + 領域 2 0 1 の対向面 O S と逆の側面にも多く 回り込んで流れている。 この回り込 み電流は静電気が印加されたときも同様に発生する と考えられる。
第 1 N +領域 2 0 1 の外側にある q 1領域は第 1 N +領域 2 0 1 から最も遠い 場所で、 X軸で 2 0 m付近となっている。 第 1 N +領域 2 0 1の外側の端の X 座標は第 1 2図のとおり δ μ ιηであり 、 第 1 N +領域 2 0 1 の外側 1 5 μ mまで は、 第 1 N +領域 2 0 1 、 第 2 N +領域 2 0 2の両方にまたがる最も電子電流密 度の高い領域の 1割程度の電子電流が流れている。
第 1 4図のホール電流も同様に第 1 N +領域 2 0 1 の外側に回り込みがある。 このホール電流密度分布において X座標 2 0 μ πι付近の q 2領域のホール電流密 度は、 第 l N +領域 2 0 1 、 第 2 N +領域 2 0 2の両方にまたがる最も密度の高 いホール電流密度の p 2領域に対し 2 %程度のホール電流密度となっている。 第 1 5図の再結合も同様に第 1 N +領域 2 0 1 の外側に回り込みがある。 第 1 5図の再結合密度分布において X座標 2 0 μ付近の q 3領域の再結合密度は、 第 1 N +領域 2 0 1、 第 2 N +領域 2 0 2の両方にまたがる最も密度の高い再結合 密度の P 3領域に対し 1割程度となっている。
第 1 6図は、 上記の分布図を元に、 第 1 N +型領域 2 0 1 と第 2 N +型領域 2 0 2の周囲の絶縁領域 2 0 3 に形成される電流経路を示した模式図である。 比較 のために第 1 6図 （A) に α 1 と α 2が同等の幅で、 5 1 前後と広い場合 （以 下 a構造と称する） の模式図を示す。 第 1 6図 （B ) は、 第 1 2図に示す、 第 1 N +型領域 2 0 1 を第 2 N +型領域 2 0 2 と比較して十分狭い幅 （ α 1 < < α 2 ： 下 b構造と称する） にした場合である。
尚、 第 1 6 図 （A) の元になる分布図は、 α 1およぴ 2が等しいので左右対 称に密度が分布している。 a構造については分布図の図示は省略し、 模式図を示 す。
第 1 6図 （A) の如く α ΐおよび α 2の幅が広い （ 5 0 μ πι) の場合は、 対向 面間および底面部付近に矢印の如く 電流経路 （ p 1領域から q 1領域付近まで） が形成される。 本明細書では、 図の如く 基板表面から所定の深さに形成され、 第 1 N +領域 2 0 1およぴ第 2 N +型領域 2 0 2の対向面 O Sの間と、 両領域の底 面付近間の絶縁領域 2 0 3に形成される電子電流およびホール電流の経路を第 1 の電流経路 I 1 と称する。 すなわち、 a構造の保護素子の電流経路は第 1 の電流 経路 I 1 のみである。
一方、 第 1 6 図 （ B ) の如く 、 α ΐ を 5 μ m程度まで狭くする と、 電子電流及 びホール電流は、 対向面 O S間と底面部付近に形成される第 1 の電流経路 I 1 に 加えて、 第 1 の電流,経路 I 1 よ り深い領域に経路が形成される。 この経路は、 第 1 N +領域 2 0 1 を回り込み、 対向面 O S と逆側の、 第 1 N +型領域外側の側壁 も利用して電子電流及びホール電流が移動し、 a構造と比較して q 1領域が下方 に形成される。
本明細書では図の如く第 1 の電流経路 I 1 よ り深い領域に形成され、 第 2 N + 型領域 2 0 2から、 第 1 N +型領域 2 0 1 の対向面 O S とは逆側の側面に至る絶 縁領域に形成される電子電流およびホール電流の経路を第 2の電流経路 I 2 と称 する。
第 1 6図 （B ) において、 第 2の電流経路 1 2は、 第 2 N +型領域 2 0 2の幅 が 5 0 μ πιと十分広いため、 第 2 Ν +型領域 2 0 2付近では広い底面部の水平方 向に電流経路が形成される。
一方、 第 1 N +型領域 2 0 1 においては、 幅 α ΐ が前述の如く 5 μ ιη程度と狭 いため、 第 1 Ν +型領域 2 0 1 を回り込むよ うな経路で電流が流れ、 第 1 Ν +型 領域 2 0 1 の底面部だけでなく 、 対向面 O S と逆側の側面も電流経路となる。 すなわち、 上記の図からも明 らかなよ う に a構造の場合は保護素子の電流経路 は、 第 1 の電流経路 I I のみであるが、 b構造の保護素子 2 0 0は細い第 1 N + 領域 2 0 1 によ り第 2の電流経路 I 2を形成し、 第 1 の電流経路 I 1 と第 2 の電 流経路 I 2の 2つの電流経路を形成している。
第 2の電流経路 I 2は第 l N +領域 2 0 1 の外側の側面から電流が出入り して いる。 また、 第 2の電流経路 I 2は第 1 の電流経路 I 1 に比べて、 第 1及ぴ第 2 N +型領域よ り深い領域を通り 、 迂回 （遠回り） して第 1 N +型領域 2 0 1 に達 するこ とで、 絶縁領域 2 0 3内に長い経路を得るこ とができる。 これによ り絶縁 領域 2 0 3 内の トラ ップ （G a A s の場合 E L 2 ) を利用して伝導度変調効果の 機会をよ り多く 作る こ とができる。
すなわち、 b構造では、 第 2の電流経路 1 2 を設けるこ とによ り 、 第 1 の電流 経路 I 1 のみの場合と比較して伝導度変調効率を向上させ、 よ り多く の電流を流 すこ と を可能にしている。 第 1および第 2 N +型領域間を流れる電流値が増加す るこ とは、 静電気が印加されたとき、 静電気電流をよ り多く 流せるこ とになり 、 保護素子と しての効果が増大する。
このよ う に、 故意に電流経路を長く迂回させるこ とによ り メインキャ リ アがそ の極性と反対の極性のキャ リ アと出会う機会を増やし伝導度変調効率を向上させ る手法は、 I G B Tなどの伝導度変調デバイスでは良く採用される手法であり、 以下に詳述する。
一般に絶縁領域を絶縁領域たら しめているのが トラップの存在である。 ドナ一 トラップとは元々の性質と してプラス電荷を持ち、 電子を捕らぇる と 中性になり 伝導度変調の媒体となり得るものであり 、 G a A s の場合は E L 2が ドナー トラ ップである。 また、 不純物注入による絶縁化領域 （ 2 0 3 b ) にも トラ ップは存 在する。
第 1 7図に、 第 1 2図に示す構造のデパイスで、 第 1 N +型領域 2 0 1 をブラ スにし第 1 N +型領域 2 0 1一第 2 N +型領域 2 0 2間に印加する電圧を上げて いったときの奥行き 1 μ mでの電圧一電流特性をシミ ュ レーシヨ ンした結果を示 す。 この図に示すとおり ブレークダウン電圧は 2 0〜 3 O Vである。
このよ う に、 保護素子 2 0 0は 2 0〜 3 0 Vでプレークダウンし、 それ以上の 電圧が印加される とパイポーラ動作となり伝導度変調が起きる。 保護素子は、 数 百 Vという静電気電圧が印加した場合にブレークダウンさせて使用するので、 保 護素子 2 0 0の動作状態は初期状態から伝導度変調が起きている。 この伝導度変調がよ り多く行われる とその分ブレークダウン後のなだれ増倍が よ り激しく なり電子一ホールの生成再結合が盛んに行われるため電流がよ り多く 流れる。
このよ う に、 保護素子 2 0 0 に第 2の電流経路 I 2を形成するこ とによ り、 深 い領域おょぴ対向面 O S と逆側の第 1 N +型領域 2 0 1 の外側方向での伝導度変 調効率を向上させるこ とができる。
また、 第 2の電流経路 I 2設けるために第 1 N +型領域 2 0 1 の幅を 5 μ ηι以 下と狭めたため、 第 1 の電流経路 I 1 においても第 1 N +型領域 2 0 1付近の電 子が混み合つてお互い反発し合い、 a構造に比べてよ り深い経路を主たるキヤ リ ァである電子が通るよ う になるため、 その分第 1 の電流経路 I 1 自身も、 従来よ り伝導度変調を多く受ける。
第 1 8図に示すグラフを用いて、 b構造の トータルの電流値に対する第 2の電 流経路 I 2の電流値の比率を求めた。これは第 1 N +型領域 2 0 1 をプラスと し、 2 2 0 p F、 0 Ωで約 7 0 0 Vの静電気が印加されたこ とを想定し奥行き 1 μ ηι に 1 Aの電流を流したシミ ュレーショ ンを行った場合の、 表面から 2 μ ΐηの深さ の電子電流密度の X座標依存性グラフである。
表面から 2 μ πιの深さの電子電流密度において、 第 1 N +型領域 2 0 1直下に 相当する電子電流密度を第 1 Ν +型領域 2 0 1 の X方向の幅で積分してその値を 第 1 の電流経路 I 1分と し、 第 1 Ν +型領域 2 0 1 よ り外側部分に相当する電子 電流密度をその外側部分の X方向の幅で積分した値を第 2の電流経路 I 2分と し. 第 2の電流経路 I 2の電流値の比率を計算した。
その結果、 トータルの電流値に対する第 2の電流経路 I 2の比率は 0.4 8 ( 2. 8 9 / ( 3. 0 8 + 2. 8 9 )) であり 、 第 1 の電流経路 I I と同等の電流値であ るこ とがわかる。
さ らに、 後に詳述するが b構造の場合の第 1 の電流経路 I 1 自体が a構造の第 1 の電流経路 I 1 よ り も大きい電流値を有している。 つま り 、 b構造では、 第 2 の電流経路 I 2 は自身の第 1 の電流経路 I I と同等であるので、 トータルと して a構造よ り もはるかに大きい電流が流れることになる。
尚、 副次効果と して上述の如く第 1 の電流経路 I 1 と第 2の電流経路 I 2を合 わせて a構造よ り電流経路が大幅に大き く広がるため、 結晶内の温度が従来よ り 下がり、 その分電子、 ホールの移動度が上がって、 その分電流をよ り多く流すこ とができる。
その結果、 保護素子 2 0 0全体と しての電流値が増加するため、 保護効果が高 まるものである。
第 1 9図には、 電子電流、 ホール電流、 再結合密度の広が り を比較した表を示 す。 これは、 a構造の場合と b構造の場合についてシミ ュ レーショ ンし、 その結 果得られた第 1 3図〜第 1 5図と同様の密度分布の値を一定条件下で比較したも のである。
第 1 9図 （A) において、 y— 2は、 それぞれの密度分布図において表面から;, 2 w inの深さで水平方向に切ったと きの断面で、 各密度が 1 0 5 c m— 3になる と ころの X方向の幅を μ mの単位で表した数値である。
X_0は第 1 2図に示す座標において Χ= 0 μ mの Υ方向の断面において各密 度が 1 0 5 c m— 3になる と ころの表面から深さを mの単位で表した数値であ る。
掛け算とは y— 2 の値と X— 0の値を掛け合わせた値で、 各密度における 1 0 5 c m— 3のポイ ン ト をなぞってつなぎ合わせたと きにでき る図形 面積を擬似 的に比較するための値である。 すなわち掛け算とはそれぞれ電子、 ホール、 再結 合の各広がり を表す指標である。
また、 表中 a構造とは、 第 1 N +領域 2 0 1 、 第 2 N +領域 2 0 2 と も 5 1 m ( = α 1 = α 2 ) の幅で、 第 2 Ν +領域 2 0 2 をプラス、 第 1 N +領域をマイ ナスにして奥行き 1 μ mにした a構造であり、 0. 1 7 4 A流した計算結果であ る。
b構造一 1 は、 第 1 N +領域 2 0 1 の幅 α 1 を 3 πι、 第 2 Ν +領域 2 0 2の 幅 α 2を 5 1 ^u mにして第 2 Ν +領域 2 0 2 をプラス、 第 1 N +領域をマイナス にした b構造であり、 奥行き 1 μ ηιで 0 . 1 7 4 Α流した計算結果である。
b構造— 2は、 b構造一 1 と印加する極性を逆にし、 第 1 N +領域 2 0 1 の幅 a 1 を 3 μ ηι、 第 2 Ν +領域 2 0 2の幅 α 2を 5 1 ιηにして第 1 N +領域をプ ラス、 第 2 Ν +領域をマイナスにした b構造であり 、 奥行き Ι ΠΙで 0 . 1 7 4 Α流した計算結果である。
以上の 3つの各密度におけるすべての掛け算は b構造一 1 、 b構造一 2共に a 構造よ り大きな値となっている。
このことは第 1 N +領域 2 0 1 がプラスであっても、 第 2 N +領域 2 0 2がプ ラスであっても、 いずれの極性においても b構造の方が a構造よ り電子電流、 ホ ール電流、 再結合のいずれも広い範囲に分布するこ とを表しており 、 その分伝導 度変調効率が高く なるこ とを表している。 さ らに電流が広い範囲に渡って流れる こ とは温度が低下するこ とを示しており その分移動度が上がり 、 さ らに電流が増 えることを表している。
ここで、 第 1 9図 （B ) に、 b構造一 3 と して、 第 1 N +領域 2 0 1 にプラス を印加した場合で、 1 Aの場合の b構造の計算結果を示す。 第 1 9図 （A) の 3 つの計算は計算能力の点からいずれも 0 . 1 7 4 Aの電流に統一して比較したが、 実際の静電気の電流は静電気電圧 7 0 0 V、 2 2 0 p F、 0 Ωの場合奥行き 1 μ mで 1 A程度である。 シミ ュレーショ ンによ り第 1 N +領域 2 0 1 にプラスを印 加した場合のみ 1 Aの計算ができたのでその結果を示す。
第 1 9図 （A) の b構造一 2 と比較して、 b構造一 3では同じ極性でも 0 . 1 7 4 Aから 1 Aに電流を増やして計算する と各掛け算の値が 1桁あるいはそれ以 上増加するのがわかる。
このことから、 第 1 9 図 （C ) のごと く 、 保護素子 2 0 0 によ り高い静電気電 圧が印加され、 第 1 3図およびその模式図である第 1 6 図 （B ) で示した電流よ り も多く の静電気電流が流れた場合、 絶縁領域 2 0 3が十分広ければ、 第 1 3図 で示した q l領域 （最も高密度領域の 1割程度の電流密度の領域） はさ らに下方 および対向面 O S と逆側の外側方向に広がるこ とになり 、 すなわち第 2の電流経 路 I 2が広く なる。 第 2の電流経路 I 2が広く なればなるほど、 伝導度変調効率 をよ り上昇させるこ とができ、 通過する電流が増えて 領域が下方に広がるの でさ らに第 2の電流経路 I 2が広がる。 これによ り 、 基板の結晶温度が低下する ので、 キャ リ アの移動度をよ り上昇させ、 電流をよ り多く流して保護効果をさ ら に向上させる ことができる。
つま り 、 b構造では、 印加される静電気の電圧が高く なればなるほど、 伝導度 変調効率がますます上がり 、 電流経路が大き く広がるので、 伝導度変調効果を自 動調整するこ とができる。
また第 1 の電流経路 I 1 も静電気の電圧が高く なればなるほどよ り深いところ に電流が流れるよ う になり、 第 2の電流経路 I 2同様に伝導度変調効果を自動調 整するこ とができる。
従って、 後に詳述するが第 2の電流経路 I 2 とな り得る絶縁領域 2 0 3 を十分 確保すれば、 2 2 0 p F、 0 Ωで 2 5 0 0 Vの静電気からも被保護素子を破壌か ら守るこ とができる構造となっている。 しかも寄生容量をほとんど持たないため 被保護素子の高周波特性を劣化させない。 すなわち元々静電破壌電圧 1 0 0 V程 度の素子に寄生容量 2 0 f Fの本保護素子を接続するこ とによ り静電破壌電圧を 2 0倍以上向上させるこ とができる。
ここで、 第 2 0図を用いて、 b構造の a 1 が 5 μ ιη以下が望ましい理由を説明 する。 第 2 0図は、 第 1 9図の b構造一 2における電子電流密度を第 1 N +領域 2 0 1 の幅 α 1 を変えて計算したものである。
第 1 N +領域 2 0 1 の幅 α 1 を 以下にする と急激に第 2電流経路 I 2の 比率が上昇する。 すなわち電流が水平方向と深さ方向に広がるので、 その分伝導 度変調効率が上がり 、 温度が低下してキャ リ アの移動度が増すため電流値が大幅 に増加し、 保護素子と しての保護効果が大き く増す。
ここで、 第 1 8図に示す α 1 = 3 mの第 2電流経路 1 2の比率が 0. 4 8で あるのに対し、 上の第 2 0図で同じ第 1 N +領域 +で第 1 N +領域幅 3 μ πιのポ イ ン トの 1 2比率が 0. 3 しかないのは第 2 0図が 0. 1 7 4 で第 1 8図が 1 Aであるためで、 ある一定電流値までは電流が多い方が第 2電流経路 I 2の比率 が大き く なるこ とがわかる。 尚、 大きいデパイスをシミ ュ レーショ ンする際の計 算能力の限界のため 0. 1 7 4 Aで比較したが、 相対比較であればこの電流値で 十分比較できる。
次に、 第 1 N +型領域 2 0 1 の外側に確保すべき絶縁領域 2 0 3の幅 につい て説明する。 上述の如く 、 第 2の電流経路 I 2 は、 第 1 Ν +型領域 2 0 1 の対向 面 O S と逆側の絶縁領域 2 0 3 にも第 2の電流経路 I 2が広がるため、 ここに十 分な幅 |3 の絶縁領域 2 0 3.を確保すると よい。
第 2 1 図を-参照して b構造の J3 と静電破壌電圧について説明する。 絶縁領域 2 0 3 を十分に確保するこ とは、 第 2の電流経路 1 2 となり得る領域を十分確保す ることにな り保護効果が高い点については前述のとおり である。 つま り第 2 1 図 ( A) の平面図よ う に対向面 O S と逆側に所定の絶縁領域幅 確保する。 第 2 1 図 （Β) は実際に；3 の値を変動させて静電破壊電圧を調べた結果を示す。
測定した被保護素子 1 0 0はゲー ト長 0. 5 μ πι、 ゲー ト幅 6 0 0 i mの G a A s ME S F E Tのゲー トに 1 0 Κ Ωの抵抗を直列に接続した素子である。 保護 素子 2 0 0接続前は、 ソースまたは ドレーン電極と抵抗端との間の静電破壌電圧 は 1 0 0 V程度である。 この間に b構造の保護素子 2 0 0の第 1 N +型領域 2 0 1 と第 2 N +型領域 2 0 2の両端を並列接続し、 β の値を変化させて静電破壌電 圧を測定した。 第 1 N +型領域 2 0 1 と第 2 Ν +型領域 2 0 2間の容量は 2 0 f Fである。 ，
第 2 1 図 （B ) に示すとおり J3 を 2 5 μ mまで大き く する と静電破壊電圧は 2 5 0 0 Vまで向上した。 第 2 1 図 （A) に示す J3が 1 5 μ ιηのときの静電破壊電 圧は 7 0 0 Vである。 このこ とは静電気電圧を 7 0 0 Vから 2 5 0 0 Vまで上げ たとき第 1 Ν +型領域 2 0 1 において第 2の電流経路 I 2は対向面 O S と逆側の 外側方向 （ jS ) に 1 5 μ m以上は伸びているこ とを示す。 ， 静電気電圧が高く なる という こ とは、 その分第 2の電流経路 I 2が広がる とい う ことである。 つま り、 絶縁領域 2 0 3が十分に確保されていない場合は、 第 2 の電流経路 I 2の広がり が制限されてしま うが、 絶縁領域 2 0 3を十分に確保す るこ とによ り 、 第 2の電流経路 I 2 を十分広げるこ とができる。
すなわち、 b構造では、 第 1 N +型領域 2 0 1 の外側の絶縁領域 2 0 3幅 を l O m以上、 好適には 1 5 μ πι以上確保すれば、 第 2の電流経路 I 2 をよ り広 く して伝導度変調効率をよ り上昇させるこ とができる。
a構造においては、 保護素子を接続した場合に 2倍〜 3倍程度までしか静電破 壊電圧を上げることができなかったが、 b構造では β が 1 5 mの場合静電破壊 電圧が 7 0 0 V、 β を 2 5 μ mまで伸ばすと 2 5 0 0 Vとなり 、 静電破壌電圧が 2 5倍まで上がるこ とが確認されている。 すなわち b構造では所定の j3 を確保す れば従来の保護素子に比べ少なく と も約 1 0倍.の電流を流すことができる。
前述のとおり第 1 の電流経路 I 1 に流れる電流と第 2の電流経路に I 2 に流れ る電流はほぼ同等であり、 従来の保護素子に流れる電流の少なく と も 1 0倍の電 流を流すこ とができる という こ とは、 第 1 の電流経路 I 1 、 第 2の電流経路 I 2 と も各電流経路に流れる電流は従来のそれぞれ少なく とも 5倍であるこ とがわか る。
このよ う に、 ]3は Ι Ο μ πι以上が望ま しく 、 これは、 チップ上に保護素子 2 0 0 を集積化する際には、 第 1 Ν +型領域 2 0 1外側には、 幅 β の絶縁領域 2 0 3 を確保して他の構成要素や配線等を配置することを意味する。
同様に、 第 2 2図の如く 、 第 2の電流経路 1 2 を確保するために深さ方向にも 十分な絶縁領域を確保する こ とが望ましい。 第 2 2図 （Α) は、 断面図であり 、 第 1 N +型領域 2 0 1および第 2 Ν +型領域 2 0 2下方に所定の深さ δ の絶縁領 域 2 0 3 を確保する。
第 2 2図 （Β) に、 第 1 Ν +型領域 2 0 1 をプラスにして、 2 2 0 p F、 0 Ω で 7 0 0 Vの静電気電圧が印加されたこ とを想定して 1 μ ιηの奥行きに 1 Aを流 すシミ ュ レーショ ンを行い、 座標 X= 0 mにおける Υ方向断面の電子電流密度 のグラフを示す。 このグラフで表面から電子電流密度を深さ方向に積分していつ たとき、 深さ （Υ) 1 9 μ πιまでの積分 （ハッチング部分） が全体 5 0 μ πιまで の積分の 9 0 %であるこ とがわかつた。 すなわち絶縁領域 2 0 3の深さ δ は 2 0 m以上が好適である。
以上、保護素子 2 0 0周辺に確保すべき絶縁領域 2 0 3のサイズ（ ]3や δ ) と、 第 1 N +型領域 2 0 1の幅 （ oi l ) について説明したが、 チップ上の配置によつ ては、 十分な や δ 、 または対向面 O S間の距離が確保できない場合がある。 その場合には、 第 2 3 図の平面図の如く 、 第 1 Ν +型領域 2 0 1 を対向面 O S から離間する方向に曲折して延在部 3 0 0を設け、 対向面 O Sを延在した方向に 所定の絶縁領域 γ を確保して、 延在部 3 0 0 と第 2 の Ν +型領域間の絶縁領域 2
0 3 に、 伝導度変調効率の高い電子電流およびホール電流の経路となる第 3 の電 流経路 I 3 を形成すると よい。
第 3の電流経路 I 3は、 対向面 O Sを延在した方向 （対向面 O Sに直交する面 から離間する方向）、すなわち延在部 3 0 0およぴ第 2 N +型領域 2 0 2 の外側方 向によ り大きな電流経路を確保できる。 図では平面的に示しているが紙面に垂直 な方向 （装置の深さ方向） にも第 3 の電流経路 I 3 が形成されるため、 深さ方向 の電流も增加する。 尚、 対向面 O Sの深さ方向 （紙面に垂直方向） には、 第 1 の 電流経路 I 1およぴ第 2 の電流経路 I 2が形成され、 保護素子の電流経路はは第 1 、 第 2、 第 3 の電流経路 I 1〜 1 3 となる。
第 2 3図 （B ) に γ と静電破壊電圧の比較を実際に測定した値で示す。 被保護 素子 1 0 0、 保護素子 2 0 0の接続方法は第 2 1 図で j3 の値を変動させ静電破壊 電圧を測定したとき と同じである。
第 2 3図 （B ) に示すとおり y を 3 0 μ mまで大き くする と静電破壊電圧は 1 2 0 ひ Vまで向上した。 γが 2 のときの静電破壊電圧は 7 0 0 Vである。 このことは静電気電圧を 7 0 0 Vから 1 2 0 0 Vまで上げたとき第 3の電流経路
1 3 は、 延在部 3 0 0 と第 2の N +型領域間の前記絶縁領域に 2 5 μ m以上伸び ていることを示す。
このよ う に、 延在部 3 0 0 を設けた場合でも、 電気の電圧が高く なればなる ほど、 電流経路 I 3 をよ り広く して伝導度変調効率をよ り上昇させるこ とができ る。 つま り 、 印加される静電気の電圧によって伝導度変調効果を自動調整するこ とができる。 これによ り絶縁領域の温度が低減し、 キャ リ アの移動度をよ り上昇 させるこ とができるので、 電流をよ り多く流し、 保護効果が向上する。
すなわち延在部 3 0 0 も周囲に十分な絶縁領域 2 0 3 を確保することが望ま し く 、 Ί を十分確保するこ とによ り第 3の電流経路 I 3が十分に広がるスペースが 確保でき、 静電気電圧に応じた静電気電流をよ り多く流すこ とができる。 したが つて幅 V は 1 0 μ πι以上がのぞま しく 、 2 O w m以上有る と さ らに好適である。 尚、 第 2 3図 （A ) では Ί は延在部 3 0 0 の外側 （図の右側） に確保しているが、 延在部 3 0 を中心と して対称となる内側 （図の左側） にも確保し、 すなわち、 延 在部 3 0 0の両方の側面側に γ を確保すれ fまよ り効果が向上する。
尚、 j3 を確保した上で γ を確保するのが最適だが、 が不十分であっても γ を 確保するこ とで保護素子の効果が向上する。
第 2 4図には、 第 1 Ν +型領域 2 0 1 およぴ第 2 Ν +型領域 2 0 2が共に 5 μ m以下の場合 （以下 c構造と称する） の電流経路の模式図を示す。
c構造は、 b構造における第 2の N +型領域 2 0 2の幅 α 2 を、 第 1 の Ν +型 領域《 1 と同等に狭めた構造であり 、 互いに 4 μ m程度の離間距離で対向配置さ れ、 周囲に絶縁領域 2 0 3が配置されている。 c構造においても、 第 1 の電流経 路 I 1及ぴ第 2の電流経路 I 2が形成される。
第 1 の電流経路 I 1 は、 基板表面から第 1および第 2 N +型領域の対向面 O S 間および両領域の底面付近間の絶縁領域 2 0 3 に形成され、 電子電流およびホー ル電流の経路となる。
第 2の電流経路 I 2 は、 第 1 およぴ第 2の N +型領域よ り も十分深い領域を迂 回し、 互いに両領域の対向面 O S と逆側の側面に達して形成される。 すなわち、 第 1 N +型領域 2 0 1 も第 2 N +型領域 2 0 2 も、 対向面 O S と逆の外側の側面 を電流経路と して利用でき、 第 1 の電流経路 I 1 よ り深い領域に第 2の電流経路 I 2が形成される。
さ らに、 第 l N +型領域 2 0 1 は、 第 2 5図の如く 、 対向面 O Sから離間する 方向に曲折した延在部 3 0 0 a を設け、 延在部 3 0 0 a と第 2 N +型領域 2 0 2 の絶縁領域に、 伝導度変調を起こす電子電流おょぴホール電流の経路となる第 3 の電流経路 I 3を形成してもよい。
また、 同様に第 2の N +型領域 2 0 2は、 対向面 O Sから離間する方向に曲折 した延在部 3 0 0 b を設け、 延在部 3 0 0 b と第 1 N +型領域 2 0 1 の絶縁領域 に、 伝導度変調を起こす電子電流およびホール電流の経路となる第 3 の電流経路 I 3を形成してもよい。
延在部 3 0 0 a、 3 0 0 b はいずれか一方でもよいし、両領域に設けてもよい。 これによ り第 2 5図の如く電流経路 I 3が形成されるので、 電流値が増加し保護 効果が增大する。
尚、 β 、 、 δ の値は、 上述した値が好適であるが、 それ以下であっても a構 造と比較してよ り大きな電流経路が確保できるが、 できるだけ各値を確保するパ ターンにする方がよい。
すなわち、 保護素子 2 0 0 を構成する第 1 N +型領域 2 0 1 ( c構造の場合は 第 2 N +型領域 2 0 2 も） の周囲の絶縁領域 2 0 3 には、 第 2の電流経路 1 2ま たは第 3 の電流経路 I 3 を阻害しないよ う に十分なスペース （ J3、 y ) を確保し、 保護素子 2 0 0が接続する被保護素子 1 0 0や他の構成要素および配線等は、 第 1 N +型領域 2 0 1 から外側に 1 0 β m程度以上離間して配置する と よい。また、 チップ端部も電流経路を阻害するこ とになるので、 第 1 N +型領域 2 0 1 がチッ プ端部に配置されるパターンの場合には、 チップ端部までの距離を 1 0 μ m程度 以上確保する と よい。
第 2 6図には、 チップ上に被保護素子 1 0 0 と保護素子 2 0 0を集積化した一 例を示す。
第 2 6図は、 G a A s M E S F E Tのチップパターンの一例である。 G a A s 基板 2 0 3 に F E Tを配置し、 F E Tのゲー ト電極 1 0 6 に抵抗 Rが接続されて いる。 ソース電極パッ ド S P、 ドレイ ン電極パッ ド D P、 さ らに抵抗 Rのも う一 方の端にゲー ト電極パッ ド G Pが F E Tの周囲にそれぞれ設けられている。 ここで、各パッ ドの下及び周辺には、各パッ ドから高周波信号が漏れないよ う、 アイ ソ レーショ ン対策と して、 パッ ド N +領域 3 5 0が配置されている。 各パッ ドの一番下のゲー ト金属層 3 2 0は G a A s 半絶縁性基板とショ ッ トキ接合を形 成しており 、 そのパッ ド N +領域 3 5 0 と各パッ ドはショ ッ トキ接合を形成して いる。
つま り 、 第 2 6図 （ A) は抵抗 Rを ドレイ ン電極パッ ド D Pに近接して配置す ることによ り 、 抵抗 Rを構成する N +型領域と近接するパッ ド N +型領域 3 5 0 の離間距離は 4 mとな り、 周囲に絶縁領域 2 0 3が配置されて保護素子 2 0 0 となる。 抵抗 I の一部が第 1 N +型領域 2 0 1であ り 、 ドレイ ン電極パッ ド D P の下及ぴ周辺のパッ ド N +型領域 3 5 0の一部が第 2 N +型領域 2 0 2である。 すなわち、 F E Tのゲー ト一 ドレイ ン端子間に並列に保護素子 2 0 0 を接続した こ とになる。このパターンにおいて抵抗 Rの幅が α 1 であ り 、 5 μ ΐη以下とする。 また第 1 Ν +型領域 2 0 1 となる抵抗 Rの外側の絶縁領域 2 0 3の幅 を 1 0 m以上確保して、 他の構成要素を配置する。 このパターンの場合 ]3 の端はチップ 端であり抵抗 Rからチップ端までの距離 ]3 を 1 0 以上確保する。
また、 第 2 6図 （ B ) も同じく抵抗 Rを ドレイ ン電極パッ ド D Pに近接して配 置するこ とによ り、 抵抗 Rを構成する N +型領域と近接するパッ ド N +型領域 3 5 0の離間距離は 4 μ mとなり 、 半絶縁性基板 1 0 1 を挟んで保護素子 2 0 0 と なる。 同様に抵抗 Rの一部が第 1 N +型領域 2 0 1 であ り 、 ドレイ ン電極パッ ド D Pの下及ぴ周辺のパッ ド N +型領域 3 5 0の一部が第 2 N +型領域 2 0 2であ る。 すなわち、 F E Tのゲー ト一 ドレイ ン端子間に並列に保護素子 2 0 0を接続 したことになる。
このパターンにおいても抵抗 Rの幅が《 1 であり、 5 μ ιη以下とする。 また第 1 Ν +型領域 2 0 1 となる抵抗 Rの外側の絶縁領域 2 0 3の幅；3 を 1 0 ：11以上 確保して、 他の構成要素を配置する。 しかしながら第 2 6図 （Β ) では第 2 6 図 ( Α) に比べて の距離が若干短く 、 さ らに が 1 0 μ m以上確保できる幅も狭 い。 その分第 2 6図 （A) に比べて電流経路 1 2に流れる電流が少なく なる。 そ の対策と して抵抗 Rの一部を曲折して延在部 3 0 0 を設け、 ドレイ ンパッ ド下及 び周辺の N +領域 3 5 0 との間に電流経路 I 3 を流せる領域を確保した。 このパ ターンの場合は抵抗延在部 3 0 0 とチップ端の間と、 ドレイ ンパッ ド下及び周辺 の N +領域 3 5 0 とチップ端の間の絶縁領域が電流経路 I 3 を流せる領域でああ る。 この幅 γ は 1 0 m以上確保して保護素子 2 0 0を形成する。 すなわち第 2 6 図 （A ) に比べ第 2 6図 （B ) は電流経路 I 2に流れる電流が少ない分、 第 2 6 図 （A ) には存在しなかった電流経路 I 3 を形成し静電気から十分 G a A s M E S F E Tのゲー ト一ドレイ ン間のショ ッ トキ接合を保護している。
このよ う に、 本実施形態の保護素子 2 0 0は、 第 1 N +型領域 2 0 1 および第 2 N +型領域の少なく と もどちらか一方の高濃度領域の幅を 5 μ πι以下と し、 周 囲に十分な絶縁領域 （ ]3、 y ) を確保して、 被保護素子となる 2端子間に配置す る。
以上絶縁領域 2 0 3が G a A s の場合を例に説明したが、 絶縁領域 2 0 3は上 述の如く基板に不純物を注入 · 拡散して絶縁化した領域 （ 2 0 3 b ) でもよ く 、 その場合シリ コン基板でも同様に実施できる。 発明の効果
以上に詳述した如く 、 本発明に依れば以下の数々の効果が得られる。
第 1 に、 静電破壌しやすい P N接合又は、 ショ ッ トキ接合を含む被保護素子、 あるいは容量を構成する被保護素子の 2端子間に、 高濃度領域一絶縁領域一高濃 度領域からなる保護素子を並列接続する こ とによ り 、 外部から印加される静電工 ネルギーをパイパスさせることができる。 これによ り保護素子が接続された端子 間では、 静電破壊に弱い接合や容量が存在する動作領域に至る経路途中で保護素 子によ り静電エネルギーが放電されるので、 静電破壊から被保護素子を保護する こ とができる。
第 2に、 保護素子は、 高濃度領域一絶縁領域一高濃度領域からなり、 P N接合 を有さないため、 保護素子自体の寄生容量が発生しない。 被保護素子と同一基板 で保護素子を作り こむことができ、 寄生容量の増加をほとんど伴わず、 従って高 周波特性を劣化させずに、 被保護素子の静電破壊を防ぐことができる。
第 3 に、 保護素子を接続するこ とによ り、 最低静電破壊電圧となる 2端子間の 静電破壌電圧を 2 0 V以上向上させることができ、 2 0 O V以上にできる。
第 4 に、 被保護素子の端子と接続するパッ ドに近接して保護素子を接続するこ ' とによ り、 静電エネルギーの印加直後に放電するこ とができ、 よ り静電破壊耐圧 の向上に寄与できる。
第 5 に、 被保護素子の端子と接続するボンディ ングパッ ドから動作領域への経 路途中に保護素子を接続するこ とによ り、 最も効果的に動作領域の静電破壊に弱 い接合や容量を静電破壊から保護できる。
第 6 に、 保護素子は、 静電エネルギーを放電する面が、 水平面となる保護ダイ オー ドと異なり 、垂直面になるため、チップ面積の増大をほとんど招く ことなく 、 これを集積化することができるものである。
第 7 に、 保護素子 2 0 0は、 保護素子の端子となる第 1 N +型領域 2 0 1およ ぴ第 2 N +型領域の少なく と も どちらか一方の高濃度領域の幅を 5 μ πι以下とす るこ と によ り 、 絶縁領域 2 0 3 に第 2の電流経路 I 2が形成され、 電子電流、 ホ ール電流、 再結合のいずれも広い範囲に分布し、 その分伝導度変調効率が高く な る。
第 8 に、 第 2の電流経路 I 2 によ り電流が広い範囲に渡って流れるため温度が 低下し、 その分キャ リ アの移動度が上がり、 さ らに電流が增える。
第 9 に、 第 2の電流経路 I 2によ り 、 印加される静電気の電圧が高く なればな るほど伝導度変調効率がますます上がり、 電流経路が大き く広がるので、 伝導度 変調効果を自動調整するこ とができる。
第 1 0に、 保護素子 一方の端子となる高濃度領域の幅を 5 m以下とするこ とで、 第 1 の電流経路 I 1 も静電気の電圧が高く なればなるほどよ り深いと ころ に電流が流れるよ う になり 、 第 2の電流経路 I 2同様に伝導度変調効果を自動調 整する ことができる。 第 1 1 に、 第 2の電流経路 I 2 となり得る絶縁領域 2 0 3 を十分確保するこ と によ り 、 静電破壊電圧を 2 0倍以上向上させるこ とができる
第 1 2 に、 b構造では、 第 1 N +型領域 2 0 1 の外側の絶縁領域 2 0 3幅 を 1 0 m以上確保すれば、 第 2の電流経路 I 2 をよ り広く して伝導度変調効率を よ り上昇させることができる。 具体的には を 2 5 μ m確保すれば a構造の保護 素子に比べ少なく と も約 1 0倍の電流を流すこ とができる。
第 1 3 に、、 チップ上の配置によって、 十分な βや δ または対向面〇 S間の距 離が確保できない場合には、 第 1 Ν +型領域 2 0 1 を対向面 O Sから離間する方 向に曲折して延在部 3 0 0 を設け、 延在部 3 0 0 と他の構成要素との間に幅 （ γ ) 1 0 m以上の絶縁領域 2 0 3 を確保し、 延在部 3 0 0 と第 2 N +型領域 2 0 2 間に伝導度変調効率の高い電子電流およびホール電流の経路となる第 3の電流経 路 I 3 を形成する。
これによ り 、 延在部 3 0 0およぴ第 2 N +型領域 2 0 2の外側方向によ り大き な電流経路を確保できる。 装置の深さ方向にも第 3の電流経路 I 3 が形成される ため、 深さ方向の電流も増加する。 図面の簡単な説明
第 1 図は本発明を説明するための概念図であり 、 第 2図 （A) は本発明を説明 するための断面図であ り 、第 2図（B ) は本発明を説明するための断面図であり 、 第 2図 （ C) は本発明を説明するための断面図であり 、 第 2図 （D) は本発明を 説明するための断面図であり、 第 3図 （A) は本発明を説明するための断面図で あり 、 第 3図 （B ) は本発明を説明するための断面図であり 、 第 4図 （A) は本 発明を説明するための平面図であり 、 第 4図 （B ) は本発明を説明するための断 面図であり、 第 4図 （ C) は本発明を説明する等価回路図であり、 第 5図 （A) は本発明を説明するための平面図であり 、 第 5図 （B ) は本発明を説明する断面 図であ り 、 第 6図は本発明を説明するための平面図であり、 第 7図 （A) は本発 明を説明するための平面図であり 、 第 7図 （B ) は本発明を説明するための等価 回路図であり 、 第 8 図 （A) は本発明を説明するための平面図であり 、第 8図 （B ) は本発明を説明する等価回路図であ り、 第 8図 （ C) は本発明を説明する等価回 路図であり、 第 9 図 （A) は本発明を説明するための平面図であり 、 第 9図 （B ) は本発明を説明する断面図であり、 第 9図 （ C) は本発明を説明する等価回路図 であ り、 第 1-0図 （A) は本発明を説明するための平面図であ り、 第 1 0図 （ B ) は本発明を説明する等価回路図であり 、 第 1 0図 （C) は本発明を説明する等価 回路図であり 、 第 1 1図 （A) は従来例を説明するための等価回路図であ り 、 第 1 1 図 （B) は従来例を説明するための等価回路図であり 、 第 1 1 図 （C) は従 来例を説明するための等価回路図であり 、 第 1 2図は本発明のデパイスシミ ュ レ ーシヨ ンの断面モデル図であり 、第 1 3図は本発明の電子電流密度分布図であり 、 第 1 4図は本発明のホール電流密度分布図であり 、 第 1 5図は本発明の再結合密 度分布図であ り 、第 1 6 図 （A) は a構造の電流経路概要図であり、第 1 6図 （ B ) は b構造の電流経路概要図であ り、第 1 7図は本発明の電流一電圧特性図であり 、 第 1 8図は本発明のシミ ユ レーショ ン結果であり 、 第 1 9図 （A) は本発明のシ ミ ュ レーショ ン結果であり、 第 1 9図 （ B ) は本発明のシミ ュ レーショ ン結果で あり 、 第 1 9 図 （ C ) は b構造の電流経路概要図であり 、 第 2 0図は本発明のシ ミ ュ レ一シヨ ン結果であ り 、 第 2 1 図 （A) は本発明のシミ ュ レーショ ン結果で あり 、 第 2 1 図 （ B ) は本発明の平面概要図であ り 、 第 2 2図 （A) は本発明の 断面概要図であり 、 第 2 2図 （ B) は本発明のシミ ュ レーショ ン結果であり 、 第 2 3図 （ A) は、 本発明の平面概要図であり 、 第 2 3図 （ B ) は本発明のシミ ュ レ一シヨ ン結果であ り、 第 2 4図は c構造の電流経路概學図であり 、 第 2 5図は 本発明の平面概要図であり、 第 2 6図 （A) は本発明を説明する平面図であり 、 第 2 6図 （B ) は本発明を説明する平面図である。

Claims

請 求 の 範 囲
1 . 2つの側面を有する第 1 の高濃度不純物領域と、
前記第 1 の高濃度不純物領域の 1つの側面に対向配置され、 該第 1 の高濃度不 鈍物領域よ り もその幅が十分広い第 2 の高濃度不純物領域と、
前記前記第 1およぴ第 2の高濃度不純物領域の周囲に配置される絶縁領域と、 前記第 1 および第 2の高濃度不純物領域の対向面間および該両領域の底面付近 間の前記絶縁領域に形成され、 電子電流およびホール電流の経路となる第 1 の電 流経路と、
前記第 2 の髙濃度不純物領域から、 前記第 1およぴ第 2の高濃度不純物領域よ り も十分深い領域を迂回して前記第 1 の高濃度不純物領域の他の側面に至る前記 絶縁領域に形成され、 電子電流およびホール電流の経路となる第 2の電流経路と を具備し、
前記第 1 および第 2の高濃度不純物領域を 2端子と して、 被保護素子の 2端子 間に並列に接続し、
前記被保護素子の 2端子間に印加される静電エネルギーを前記第 1 および第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギーを減衰させるこ と を特徴 とする保護素子。
2 . 前記第 1 の高濃度不純物領域を前記第 2 の高濃度不純物領域との前記対 向面から離間する方向に曲折した延在部を設け、 該延在部と前記第 2の高濃度不 純物領域間の前記絶縁領域に、 電子電流およびホール電流の経路となる第 3の電 流経路を形成するこ とを特徴とする請求の範囲第 1項に記載の保護素子。
3 . 2つの側面を有する第 1 の高濃度不純物領域と、
2つの側面を有し、 前記第 1 の高濃度不純物領域と同等の幅で該領域と互いに
1 つの側面を対向配置した第 2 の高濃度不純物領域と、
前記前記第 1およぴ第 2 の高濃度不純物領域の周囲に配置される絶縁領域と、 前記第 1 およぴ第 2の高濃度不純物領域の対向面間および該両領域の底面付近 間の前記絶縁領域に形成され、 電子電流およびホール電流の経路となる第 1 の電 流経路と、
前記第 2の高濃度不純物領域の他の側面から、 前記第 1および第 2の高濃度不 純物領域よ り も十分深い領域を迂回して前記第 1 の高濃度不純物領域の他の側面 に至る前記絶縁領域に形成され、 電子電流およびホール電流の経路となる第 2の 電流経路とを具備し、
前記第 1 および第 2の高濃度不純物領域を 2端子と して、 被保護素子の 2端子 間に並列に接続し、
前記被保護素子の 2端子間に印加される静電エネルギーを前記第 1およぴ第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギーを減衰させるこ とを特徴 とする保護素子。
4 . 前記第 1 の高濃度不純物領域を前記第 2の高濃度不純物領域との前記対 向面から離間する方向に曲折した延在部を設け、 該延在部と前記第 2の高濃度不 純物領域間の前記絶縁領域に、 電子電流およびホール電流の經路となる第 3 の電 流経路を形成すること を特徴とする請求の範囲第 3項に記载の保護素子。
5 . 前記第 2の高濃度不純物領域を前記第 1 の高濃度不純物領域との前記対 向面から離間する方向に曲折した延在部を設け、 該延在部と前記第 1 の高濃度不 純物領域間の前記絶縁領域に、 電子電流およびホール電流の経路となる第 3 の電 流経路を形成するこ とを特徴とする請求の範囲第 3項に記載の保護素子。
6 . 第 1 の高濃度不純物領域は、 5 μ m以下の幅であるこ とを特徴とする請 求の範囲第 1項または請求の範囲第 3項に記載の保護素子。
7 . 前記第 2の電流経路は、 前記第 1 の電流経路よ り も遙かに高い伝導度変 調効率を有することを特徴とする請求の範囲第 1項または請求の範囲第 3項に記 载の保護素子。
8 . 前記第 2の電流経路を通過する電流値は、 前記第 1 の電流経路を通過す る電流値と同等以上であるこ と を特徴とする請求の範囲第 1項または請求の範囲 第 3項に記載の保護素子。
' 9 . 第 2の電流経路は、 前記第 1 の高濃度不純物領域の前記他の側面から 1 Ο μ πι以上の幅を確保して形成されるこ とを特徴とする請求の範囲第 1項または 請求の範囲第 3項に記载の保護素子。
1 0 . 前記第 2 の電流経路は、 前記第 1および第 2 の高濃度不純物領域底部 から深さ方向に 2 0 μ m以上の幅を確保して形成されること を特徴とする請 の 範囲第 1項または請求の範囲第 3項に記載の保護素子。
1 1 . 前記第 2 の電流経路は、 前記静電気エネルギーの増加に従って電流経 路が大き く 広がるこ とによ り伝導度変調効率が向上する ことを特徴とする請求の 範囲第 1項または請求の範囲第 3項に記載の保護素子。
1 2 . 第 1 の高濃度領域と第 2の高濃度領域間の容量が 4 0 f F以下で、 被 保護素子の 2端子間に、 第 1 の高濃度領域と第 2の高濃度領域の 2端子を並列に 接続するこ とによ り 、 接続前と比べて静電破壌電圧が 1 0倍以上向上するこ とを 特徴とする請求の範囲第 1項または請求の範囲第 3項に記载の保護素子。
1 3 . 前記第 3 の電流経路は、 前記第 1 の電流経路よ り も遙かに高い伝導度 変調効率を有するこ とを特徴とする請求の範囲第 2項または請求の範囲第 4項ま たは請求の範囲第 5項に記載の保護素子。
1 4 . 第 3の電流経路は、 前記曲折部の側面から 1 0 μ m以上の幅を確保し て形成されることを特徴とする請求の範囲第 2項または請求の範囲第 4項または 請求の範囲第 5項のいずれかに記載の保護素子。
1 5 . 前記第 3 の電流経路は、 前記静電気エネルギーの増加に従って電流経 路が大き く 広がるこ とによ り伝導度変調効率が向上すること を特徴とする請求の 範囲第 2項または請求の範囲第 4項または請求の範囲第 5項のいずれかに記載の 保護素子。
1 6 . 第 1 の高濃度不純物領域と、
第 2 の高濃度不純物領域と、
前記第 1 および第 2の高濃度不純物領域の周囲に当接して配置された絶縁領域 とを有し、
前記第 1 および第 2の高濃度不純物領域の少なく とも一方において、 前記両高 濃度不純物領域が対向する面と逆側の前記絶縁領域を 1 0 μ m以上確保し、 前記第 1および第 2の高濃度不純物領域を 2端子と して、 P N接合またはショ ッ トキ接合を有する被保護素子の 2端子間に並列に接続し、
前記被保護素子の 2端子間に印加される静電エネルギーを前記第 1および第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギーを減衰させるこ と を特徴 とする保護素子。
1 7 . 第 1 の高濃度不純物領域と、
第 2の高濃度不純物領域と、
前記第 1および第 2の高濃度不純物領域の周囲に当接して配置された絶縁領域 とを有し、
前記第 1および第 2の高濃度不純物領域の少なく と も一方において、 前記両高 濃度不純物領域が対向する面と逆側の前記絶縁領域を 1 0 t m以上確保し、 前記第 1および第 2 の高濃度不純物領域を 2端子と して、 容量を構成する被保 護素子の 2端子間に並列に接続し、
前記被保護素子の 2端子間に印加される静電エネルギーを前記第 1およぴ第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギーを減衰させるこ とを特徴 とする保護素子。
1 8 . 第 1 の高濃度不純物領域と、
第 2 の高濃度不純物領域と、
前記第 1およぴ第 2の高濃度不純物領域の周囲に当接して配置された絶縁領域 とを有し、
前記第 1および第 2 の高濃度不純物領域が対向する面の延在方向に前記絶縁領 域を 1 0 μ m以上確保し、
前記第 1およぴ第 2 の高濃度不純物領域を 2端子と して、 P N接合またはショ ッ トキ接合を有する被保護素子の 2端子間に並列に接続し、
前記被保護素子の 2端子間に印加される静電エネルギーを前記第 1および第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギーを減衰させるこ と を特徴 とする保護素子。
1 9 . 第 1 の高濃度不純物領域と、
第 2の高濃度不純物領域と、
前記第 1および第 2の高濃度不純物領域の周囲に当接して配置された絶縁領域 とを有し、
前記第 1および第 2の高濃度不純物領域が対向する面の延在方向に前記絶縁領 域を 1 0 m以上確保し、
前記第 1 および第 2の高濃度不純物領域を 2端子と して、 容量を構成する被保 護素子の 2端子間に並列に接続し、
前記被保護素子の 2端子間に印加される静電エネルギーを前記第 1および第 2 の高濃度不純物領域間で放電させ、 前記静電エネルギーを減衰させるこ とを特徴 とする保護素子。
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