TWI716465B - 用於絕緣層覆矽技術之ｓ接面 - Google Patents

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Abstract

一種使用電阻結構對電荷注入至元件之層之改進保護之系統、方法與裝置。此種稱為S接面的電阻結構可使用更簡單的製造方法與較少的製造步驟來製造。在金屬氧化物半導體(MOS)場效電晶體(FET)的情況下，可透過直接連接或電阻性連接將S接面製造至電晶體的所有區域，包括源極區、汲極區及閘極。

Description

用於絕緣層覆矽技術之S接面
本揭露書係有關於用以在元件的製造階段中對絕緣層覆矽(SOI)元件充電的保護的系統、方法及其裝置。
半導體元件的製造階段可以包括使半導體元件經受電位梯度或在半導體元件的表面上感應電荷的過程。在一些情況下，與此過程相關的高能帶電粒子(離子)可進而進入半導體元件的各層並在這些層內被捕捉(trapped)。層內捕抓電荷可進而不利地影響半導體元件的操作特性，例如對應門檻值電壓的高變化，且在極端情況下可導致元件的內部結構/層的破壞，致使元件無法運作。
目前已經提出了用以在例如電漿蝕刻階段中為注入在半導體元件的各層內部的電荷提供放電路徑的各種方法和元件。這類半導體元件可以包括金屬氧化物半導體(metal-oxide-semiconductor，MOS)場效電晶體(filed effect transistor，FET)，特別是包括在絕緣層覆矽(silicon-on-insulator，SOI)與藍寶石上覆矽(silicon-on-sapphire，SOS)基底上製作的MOSFET。
具體來說，用於向製造在低電阻率基底上的SOI元件的各層提供放電路徑的方法及裝置使用主動二極體及/或 接面二極體的組合。使用這樣的二極體以不影響裝配有放電路徑的半導體元件的正常操作。在使用高電阻率基底來製造SOI元件的情況下，可能需要提供更簡單、更緊湊且有效的放電路徑。
本揭露書之第一形態提供一種元件，上述元件包括：一高電阻率半導體基底；一覆蓋上述基底之絕緣層；一覆蓋上述絕緣層並包括上述元件的主動區與隔離區之主動層；一電晶體，形成在上述主動層之一隔離部分中，上述電晶體包括一汲極區、一源極區以及一閘極通道區；以及一第一導電結構，其將以下中的其一電阻性地連接至上述半導體基底：a)一汲極接面或一源極接面，以及b)一閘極接面，上述第一導電結構包括：一第一導線，其將上述a)以及b)之其一連接至一第一導電接面，其中上述第一導電接面在上述主動層之上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，並且穿過上述絕緣層與上述半導體基底接觸。
本揭露書之第二形態提供了一種元件，上述元件包括：一高電阻率半導體基底；一覆蓋上述基底之富陷阱層；一覆蓋上述富陷阱層之絕緣層；一覆蓋上述絕緣層並包括上述元件的主動區與隔離區之主動層；一電晶體，形成在上述主動層之一隔離部分中，上述電晶體包括一汲極區、一源極區以及一閘極通道區；以及一第一導電結構，其將以下中的其一電阻性地連接至上述半導體基底：a)一汲極接面或一源極接面，以及b)一閘極接面，上述第一導電結構包括：一第一導線，其將 上述a)以及b)之其一連接至一第一導電接面，其中上述第一導電接面在上述主動層之上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，更進一步延伸穿過上述絕緣層以及穿透上述富陷阱層以與上述半導體基底進行電阻性接觸。
本揭露書之第三形態提供了一種用於提供絕緣層覆矽(SOI)電晶體元件之放電路徑之方法，上述方法包括以下步驟：(i)在一高電阻率基底上形成一主動層，上述主動層經由覆蓋上述高電阻率基底之一絕緣層與上述高電阻率基底隔離；(ii)在上述主動層之一隔離部分內形成上述電晶體元件之主動區，上述主動區包括上述電晶體元件之一源極區、一汲極區以及一閘極通道區；(iii)形成一第一導電結構，上述第一導電結構將上述電晶體元件的以下中的至少其一電阻性地連接至上述高電阻率基底：a)一汲極接面或一源極接面；以及b)一閘極接面，上述第一導電結構通過以下形成：形成將上述a)與b)中至少一者連接至一第一導電接面之一第一導線；使上述第一導電接面在上述主動層的上述隔離部分外部的上述主動層的一區域處穿過上述主動層並且穿過上述絕緣層以與上述高電阻率半導體基底進行一電阻性接觸，以及(iv)基於上述第一導電結構之形成，向上述電晶體元件提供一第一放電路徑。
100‧‧‧處理室
101‧‧‧半導體基底
102‧‧‧埋氧層
103‧‧‧主動層
104‧‧‧多晶矽層
150‧‧‧頂部電極
160‧‧‧底部電極
180‧‧‧可變電源
190‧‧‧底部電位
200‧‧‧N型SOI MOSFET元件
204‧‧‧閘極指
206‧‧‧汲極區
207‧‧‧源極區
208‧‧‧隔離區
210‧‧‧本體區
211‧‧‧源極接面
212‧‧‧汲極接面
213‧‧‧閘極接面
219‧‧‧主動區
LG‧‧‧長度
WG‧‧‧寬度
300‧‧‧SOI MOSFET元件
205‧‧‧絕緣閘極氧化矽層
315‧‧‧導電接面
316‧‧‧導電接面
317‧‧‧導線
325‧‧‧導電接面
326‧‧‧導電接面
327‧‧‧導線
340‧‧‧P型摻雜區
345‧‧‧N型摻雜區
δR1、δR2、δr0、δr1、δr2‧‧‧電阻
375‧‧‧二極體
300B、300C‧‧‧配置
400A‧‧‧SOI MOSFET元件
401‧‧‧半導體基底
400B‧‧‧元件
400C、400D‧‧‧半導體元件
400E、400F、400G、400H、400I‧‧‧元件
402‧‧‧富陷阱層
ε‧‧‧深度
400J、400K、400L、400M‧‧‧配置
510‧‧‧S接面
附圖被包括以提供本發明進一步理解且被合併並組成本發明的一部分。附圖係說明本發明的實施例且連同描述一起用以解釋本發明的原理與實作。
第1圖顯示放置在電漿蝕刻室內的半導體基底。
第2A圖顯示一絕緣層覆矽(SOI)電晶體元件的俯視圖。
第2B圖顯示第2A圖的絕緣層覆矽(SOI)電晶體元件沿著第2A圖的線AA的一橫截面圖。所示的SOI電晶體元件包括在主動層中形成的主動區與在絕緣層頂上製作的閘極多晶矽層的閘極多晶矽結構。
第3A圖顯示用於提供到SOI電晶體元件的主動層與閘極多晶矽層的放電路徑的現有技術實施例。
第3B圖顯示當元件在處理室內時第3A圖的現有技術元件的示意圖。
第3C圖顯示在元件的正常操作期間第3A圖的現有技術元件的示意圖。
第4A圖顯示依據本發明一實施例之提供給SOI電晶體元件的兩個S接面。S接面提供到SOI電晶體元件的主動層(源極區)與閘極多晶矽層的放電路徑。
第4B圖顯示依據本發明一實施例之提供給SOI電晶體元件的兩個S接面。S接面提供到SOI電晶體元件的主動層(汲極區)與閘極多晶矽層的放電路徑。
第4C-4D圖顯示依據本發明一實施例之具有一個S接面的SOI電晶體元件，其提供至電晶體元件的一區域。電晶體元件的其它區域可以電阻地耦接至提供給其它電晶體元件的S接面。
第4E圖顯示依據本發明一實施例之兩個相鄰的電晶體元件，每個電晶體元件具有一個S接面。
第4F圖顯示依據本發明一實施例之與第一電晶體元件相 關聯的S接面至第二電晶體元件的電阻耦合。
第4G-4H圖顯示依據本發明一實施例之SOI電晶體元件之兩個S接面，其中S接面穿透電晶體元件的主動區。
第4I圖顯示依據本發明一實施例之提供給包括富陷阱層的SOI電晶體的兩個S接面。
第4J圖顯示當第4A圖的元件在處理室內時的示意圖。
第4K圖顯示當第4A圖的元件在正常操作期間的示意圖。
第4L圖顯示當第4B圖的元件在處理室內時的示意圖。
第4M圖顯示當第4B圖的元件在正常操作期間的示意圖。
第5A-5B圖顯示依據本發明實施例之裝配有多個S接面的SOI電晶體元件的俯視圖。
本揭露書提供不同的實施例與各種變形的描述來說明本發明構想的使用與實作。說明性描述應當被理解為呈現本發明構想的實施例，目的在於說明本發明之精神而非用以限定本發明之保護範圍。
本揭露書中描述了從製作在絕緣(電性絕緣)層頂部的半導體元件的各層提供放電路徑的裝置及方法。根據本發明的各種實施例的放電路徑為純電阻路徑，因此與現有技術實施例相比，其構造更簡單且包括更少的製作步驟。這種純電阻放電路徑可以提供至包括通過絕緣層與下面的高電阻率基底隔離的主動層的半導體元件。這種半導體元件的一種示例為SOI MOSFET電晶體(例如，稍後將描述的第4A圖的400A)，其包括在電晶體的主動層(active layer)(103)和高電阻率基底 (401)之間的絕緣埋氧層(buried oxide layer，BOX)(102)，其中主動層(103)包括圍繞電晶體的閘極通道(210)的電晶體的汲極區(206)與源極(207)區。在一些實施例中，閘極通道(210)由對應的閘極多晶矽(polysilicon)結構(204)加以定義，其中閘極多晶矽結構為閘極多晶矽層的一部分。
如本文所使用的，”主動層(active layer)”用於表示覆蓋埋氧層(BOX)(例如102)的層(例如103)，且其可通過從原始矽層開始的各種CMOS製程步驟獲得。主動層可以包括主動元件的主動區(例如206、207、210、219)以及隔離區(例如208)。在一些實施例中，隔離區可以用於隔離主動層的相鄰主動區。在一些實施例中，主動層可以包括在主動層的區域內產生的被動元件，例如電阻器。一般而言，有電流流動的主動層的區域可被稱為主動層的主動區。
如本文中所使用，”閘極多晶矽層”用以表示形成定義不同半導體元件的閘極通道(如第2B圖的210)的閘極多晶矽結構(如第2B圖的204)的層(如第1圖的104)。閘極多晶矽層可以包括與不同半導體元件相關聯的連接及非連接閘極多晶矽結構。
根據本發明的S接面(s-contact)可藉由在高電阻率半導體基底上製造這些層時，電阻性地連接這些層的區域(例如主動層的主動區域及閘極多晶矽層的閘極多晶矽結構)到高電阻率半導體基底來提供到主動層與閘極多晶矽層的電阻放電路徑。
如本文所使用的，根據本發明的各種實施例的半 導體元件中的S接面為一電阻路徑(例如第4A-4B圖中的(315、316、317)或(325、326、327)的組合)，其提供在半導體元件的層(例如第4A-4B圖中所示的層103的區域206、207或層104的區域204)的表面處的一接觸點與以及在半導體元件的一高電阻率基底(例如第4A-4B圖中所示的401)的表面處的一接觸點之間電阻傳導路徑。本技術領域中具有通常知識者將知道許多製造方法以提供根據本發明的S接面。
根據本發明的各種實施例，用於S接面的材料可為任何低電阻率導電材料，例如多晶矽和各種金屬(例如鎢、銅等)。根據本發明的S接面可為相同的材料或者包括提供S接面(例如第4A-4B圖的(315、316、317)或(325、326、327))的分段構造的多種材料。
根據本發明的一實施例，s接面穿透半導體元件的主動層(例如：第4A圖的103)的隔離區(例如：第4A圖的208)，並穿透半導體元件的絕緣層(例如第4A圖的BOX層102)到達並與高電阻率基底(例如第4A圖的401)接觸。在SOI元件的情況下，隔離區(208)可為淺溝槽隔離(shallow trench isolation，簡稱STI)區。應注意的是，藉由穿透主動層(103)的隔離區(208)，S接面可在除了位於層(例如層103或層104)的表面處的接觸點之外的所有點保持與半導體元件的主動區(例如第4A圖的206、207、210)隔離。
根據本發明的另一實施例，S接面在主動層(例如第4A-4I圖的103)的主動區(例如第4A-4I圖的219)穿透半導體元件的主動層，此主動區可以與元件的其他主動區(例如第4A-4I 圖的206、207、210)隔離，並且穿透半導體元件的絕緣層(例如第4A-4I圖的BOX層102)到達並與高電阻率基底(例如第4A-4I圖的401)接觸。可以經由隔離區(例如第4A-4I圖的208，其可為STI區)提供主動層(103)內的主動區(206、207、210)的隔離。
根據本發明的另一實施例，可為同一半導體元件提供多個S接面(例如第4A-4B圖的(315、316、317)與(325、326、327))。這些多個S接面可被提供至在主動層(103)中形成的半導體元件的主動區，包括元件的汲極區(206)及/或源極區(207)，以及至在閘極多晶矽層(104)中形成的元件的閘極多晶矽結構(204)。
根據本發明的另一實施例，在高電阻率基底(401)上形成多個元件，並且提供多個S接面至主動層的主動區以及與上述多個元件相關聯的上述閘極多晶矽層的閘極多晶矽結構。
根據本發明的另一實施例，直接連接至第一元件的S接面還可以提供到電阻地耦接至第一元件的其他元件的放電路徑。第一元件及上述其它元件可為如電路的一部分，並且這種電路的互連可以提供其他元件的一或多個主動區/閘極多晶矽結構以及直接連接至一S接面的第一元件的主動區/閘極多晶矽結構之間的電阻耦合，從而有效地提供到其它元件的一或多個主動區/閘極多晶矽結構的電阻放電路徑。因此，包括多個元件(例如電晶體)的電路可以經由共享數量的S接面保護，其中上述共享經由多個元件的電阻性互連提供。如此一來，可以有效地保護多個元件的所有主動區和所有閘極多晶矽 結構。換句話說，電路的電晶體元件的任何主動區與閘極多晶矽結構具有到S接面的直接連接或者經由電路互連電阻性地耦接至S接面。參閱第4A圖，S接面(315、316、317)的導電接觸點(316)直接連接至元件(400A)的主動區(207)。換句話說，元件400A的主動區(207)具有到S接面(315、316、317)的直接連接，並且S接面稱為與元件(400A)相關聯。
根據本發明的另一實施例，S接面經由第一導電接面(例如第4A圖的316和326)接觸半導體元件的區域(例如204、206、207)，並且經由第二導電接面(例如第4A圖的315和325)與高電阻率基底(401)接觸，其中第一和第二導電接面經由導線(例如第4A圖的317和327)導電性地結合。根據本發明的實施例，導線為半導體元件的金屬層的一部分。
根據本發明的另一實施例，可在高電阻率基底(401)和BOX層(102)之間提供一富陷阱層(trap rich layer)(例如第4I圖的402)。本技術領域中具有通常知識者可容易理解在SOI元件中包括富陷阱層而提供的一些優點，其描述超出本發明的範圍之外，故不在此贅述。在提供富陷阱層的情況下，S接面(例如第4I圖的325、326、327)可進一步穿透富陷阱層(402)以與高電阻率基底(401)(直接)接觸，或者S接面(例如315、316、317)可穿透富陷阱層(402)足夠深以經由富陷阱層的厚度的剩餘部分與高電阻率基底(401)形成電阻性接觸。
如本文所用，高電阻率基底係一具有在3,000至20,000歐姆公分(ohm-cm)或更高歐姆公分範圍內的電阻率的基底。基底的電阻率可經由基底的摻雜來控制，其中較輕摻雜 提供較高電阻率的基底。如本技術領域中具有通常知識者所熟知，標準SOI製程(process)使用具有低電阻率(低於1000歐姆公分)的基底。給定與高電阻率基底(401)接觸的導電接面(315、325)的小橫截面(例如0.35μm×0.35μm)，由於電流流入小接面時的分佈電阻以及由於高電阻率基底(401)的輕量摻雜而導致的介面的非歐姆性質，導電接面(315、325)與高電阻率基底(401)之間的等效連接電阻(effective contact resistance)介於在0.2至20G歐姆的範圍內。
如在本發明的以下部分中所呈現的，根據本發明的各種實施例的S接面可透過經由一導線連接兩個導電接面來提供，其中可經由穿透絕緣層且可選地穿透富陷阱層，第一導電接面連接至半導體元件的主動層或閘極多晶矽層，並且第二導電接面連接至半導體元件的高電阻率基底。此外，S接面又可經由共有電路的電阻互連而電阻性地耦接至不同半導體元件的主動層或閘極多晶矽層。如上所述，可以分別經由連接至主動層的主動區和連接至閘極多晶矽層的閘極多晶矽結構的導電接面來連接主動層和閘極多晶矽層。
本文所描述的實施例係以N型MOSFET元件為例。本領域普通技術人員通過適當地應用不同類型的摻雜方案，將容易地將本發明的發明概念應用於其它類型的半導體元件，例如P型MOSFET元件。根據本發明的實施例還可以應用於諸如橫向擴散金屬氧化物半導體(LDMOS)元件的擴展汲極元件以及在主動層和高電阻率基底之間一包括絕緣層的其它閘控電晶體或元件。
根據本發明的各種實施例的具有S接面的半導體元件可包括在絕緣層覆矽(SOI)上形成的半導體元件，包括場效電晶體(FET)。FET元件可包括互補式金屬氧化物半導體(CMOS)、金屬氧化物半導體場效電晶體(MOSFET)和其他類型的場效電晶體(FET)元件。
在根據本發明的一個示例性實施例中，S接面可包括正方形或矩形形狀的導電接面。如將在本發明的後面部分中描述的，S接面可以在半導體元件的頂層的區域與高電阻率基底之間提供低電阻率傳導路徑，並且因此在製造過程中提供用以注入電荷的放電路徑。
對於根據本發明的SOI MOSFET電晶體的示例性實施例，可向電晶體的源極及/或汲極區域提供一或多個S接面。擇一地或另外，可提供一或多個S接面至電晶體的閘極多晶矽結構。
對於包括具有對應主動區和閘極多晶矽結構的多個互連SOI MOSFET電晶體的電路的示例性實施例，可向電路的一些或所有電晶體的主動區提供一或多個S接面，並且可向電路的一些或所有電晶體的閘極多晶矽結構提供一或多個S接面。在一個示例性實施例中，電路互連可以提供從第一電晶體的主動區及/或閘極多晶矽結構到第二電晶體的S接面的電阻耦合，且因此提供到第一電晶體的放電路徑。
根據本發明的另一實施例，可以提供半導體元件中數個S接面和相應的空間配置，以便在電荷注入過程(例如，電漿蝕刻)中限制跨越半導體元件的任何兩個點的電位。給定 已知的基底的高電阻率值和在電荷注入過程中通過S接面的感應電流，可以導出用於限制這種電位差的S接面的數量。這可在模擬軟體的幫助下執行。本技術領域中具有通常知識者將理解，由於根據本發明的S接面的純電阻特性，在與添加S接面相關聯的半導體元件的操作期間的洩漏和S接面在元件製造期間提供的保護量之間取得平衡。
第1圖顯示放置在示例性高能量製造處理室(process chamber)(100)內部的半導體基底(101)。半導體基底(101)包括了包括具有對應導電接面的主動部件的主動區的主動矽層(103)和包括具有在多晶矽層(104)頂上的相應導電接面的閘極多晶矽結構的(閘極)多晶矽層(104)。主動層(103)覆蓋在絕緣層(102)上，其防止主動層(103)和基底(101)之間的導電。基底(101)放置在室的底部電極(160)上，底部電極連接至底部電位(190)。室的頂部電極(150)連接至可變電源(180)。在示例性處理室(100)內，半導體基底(101)可遭受可以在半導體基底(101)上產生電位梯度或誘發電荷的事件，因此導致注入的電荷在層(103)、(104)或在這些層之間的介面處被捕獲，並且可在基底的處理階段中在這些層和基底(101)之間產生大的電位差。層內的捕獲電荷可能不利地影響主動部件的操作特性(例如，門檻值電壓的改變、改變洩漏特性等)，而層與基底之間的大電位差可能潛在地損壞主動層的主動部件使它們無法運作。藉由提供在半導電層(103)和(104)的表面處至耦接至底部電極(160)的底部電位(190)的放電路徑的接觸，可以防止注入(例如移除)到此半導電層中的電荷。
第2A圖顯示了N型SOI MOSFET元件(200)的俯視圖，其可為覆蓋半導體基底(101)的主動層中形成的主動部件的一部分。元件(200)的閘極指(gate finger)(204)係顯示於位在源極區(207)和汲極區(206)之間。閘極指(204)具有一長度LG和一寬度WG。在一實施例中，閘極指可以經由形成在多晶矽層(104)內的閘極多晶矽結構(204)製成，其可以阻擋用於摻雜MOSFET的相鄰源極和汲極區的摻雜劑離子的植入。本技術領域中具有通常知識者容易地知道多指SOI元件可具有多個這種指形件電性耦合，其中每個指形件可包括具有對應的閘極接面(gate contact)(213)的對應的閘極多晶矽結構(204)，具有對應的汲極接面(212)的汲極區(206)和具有對應的源極接面(211)的源極區(207)。在一些實施例中，相鄰的指狀物可共享對應的汲極和/或源極區。另一方面，對應於多個電晶體元件的多個指狀物可共享相同的共同半導體基底(101)並且彼此相對地電性隔離。可以經由隔離區(208)提供相對於形成在半導體基底(101)上的其它主動區(219)的元件(200)的主動區(206、207)的隔離。本技術領域中具有通常知識者將知道第2A圖的標記區域之外的區域可包括主動區(219)或隔離區(208)。
第2B圖顯示N型SOI MOSFET元件(200)沿著第2A圖的線AA的一橫截面圖。如第2B圖的橫截面圖所示，SOI MOSFET包括形成在基底(101)頂上的分層結構，其包括層(102)、(103)、(204)和(205)。在一實施例中，形成元件的閘極多晶矽結構的層(204)係顯示為覆蓋在絕緣閘極氧化矽層(205)上。在一實施例中，層(204)下面的本體區(body region)(210) 摻雜有P型摻雜劑(P本體)，並且源極(207)和汲極(206)區重摻雜有N型摻雜劑(N+)。如圖所示，區域(206)、(207)和(210)為放置在絕緣埋氧(BOX)層(103)上的主動層(103)的一部分。此外，如第2A和2B圖所示，元件(200)顯示為透過非導電類型的淺溝槽隔離(STI)區(208)，與主動層(103)內的相鄰區(其可以包含包括其它指狀結構/電晶體的相鄰電路，未示出)隔離。由於BOX層(102)的絕緣性質，在第2A和2B圖所示的SOI MOSFET中沒有提供層(103)、(204)和(205)與半導體基底(101)之間的導電路徑，因此，元件(200)在高電位製造過程間易受電荷注入的影響。
第3A圖顯示一SOI MOSFET元件(300)的現有技術實施例，其在閘極多晶矽結構(204)上的接面(contact)(326)與半導體基底(101)之間提供第一放電路徑，並在元件(300)的源極區(207)的接面(316)與半導體基底(101)之間提供第二放電路徑。本技術領域中具有通常知識者將可理解，第3A圖未示出SOI MOSFET的精確橫截面，因為到閘極多晶矽結構(204)的接面(326)通常位於與到源極區域(207)的接面(316)的不同橫截面中。
從第3A圖所示的現有技術實施例中可以看出，第一放電路徑包括導電接面(326)、導線(327)、導電接面(325)、N型摻雜區(345)與半導體基底(101)。導電接面(325、326)和導線(327)可由金屬例如銅或鎢等製成。此外，埋在半導體基底(101)內的N型摻雜區(345)和與區域(345)接觸的基底(101)的P型摻雜區域產生接面二極體(junction diode)。因此，第一放電路徑經 由接面二極體將閘極多晶矽層(204)耦接至半導體基底(101)。
第3A圖中所示的現有技術元件(300)的第二放電路徑包括導電接面(316)、導線(317)、導電接面(315)、P型摻雜區(340)和半導體基底(101)。類似於第一放電路徑，導電接面(315、316)和導線(317)可由金屬例如銅或鎢等製成。
應注意的是，現有技術元件(300)的第一和第二放電路徑都分別經由區域(340)和(345)將導電接面(315)和(325)耦接至半導體基底(101)。因此，在第3A圖所示的現有技術實施例中不存在這種接面和半導體基底(101)之間的直接接觸。
當現有技術元件(300)放置在處理室(100)中時，由第一放電路徑的元件(345)和(101)形成的接面二極體允許電荷(例如電子)從多晶矽層(104)的閘極多晶矽結構(204)流動至半導體基底(101)所耦接的底部電極板。類似地，第二放電路徑允許電荷從主動層(103)的源極區(207)流動至半導體基底(101)耦接至的底部電極板。本技術領域中具有通常知識者將可理解，接面二極體可能洩漏在處理室內部產生的電流，因此電荷可以在任一方向上流動。
在第3A圖中所示的現有技術元件(300)中，半導體基底(101)具有低電阻率，因此可以在基底(101)內部的任何兩個區域(包括區域(340)和(345))之間提供低電阻導電路徑。因此，現有技術元件(300)的區域(345，現有技術元件(300)的(101))所形成的接面二極體為必要的，以便在元件正常操作期間不允許閘極接面(326)和源極接面(316)之間的導電路徑(例如經由由導電接面(315)和(325)之間的半導體基底(101)提供的低電阻率路 徑)。
第3B圖和第3C圖分別顯示當元件在處理室(100)內的配置(300B)以及在元件的正常操作期間的配置(300C)時的現有技術元件(300)的示意圖。這些圖示出了電晶體元件(300)和用於兩個配置(300B)和(300C)中的每一個的相應的導電路徑。電阻器δR2表示(325、326、327)的組合(低)電阻(combined(low)resistance)，電阻器δR1表示(315、316、317)的組合(低)電阻，項目(375)表示由(345)與(101)的相鄰區域所形成的接面二極體，δr0表示元件(300)的區域(340)和區域(345)之間的低電阻率路徑的電阻，並且(δr1，δr2)表示每個區域(340、345)和處理室的底部電極(其提供低參考電位，例如接地)之間的低電阻率路徑的電阻。本技術領域中具有通常知識者將理解，電阻(δr0，δr1，δr2)由低電阻率半導體基底(101)提供。
請再次參閱第3C圖，如上所述，由於現有技術實施例元件(300)的基底(101)的低電阻率特性，需要二極體(375)，以便不提供源極對閘極的電流負載。本技術領域中具有通常知識者將注意到，上述所需的二極體(375)僅在電晶體元件(300)的操作期間中當閘極電壓VG高於源極電壓VS時阻擋元件的閘極(G)和源極(S)之間的電流流動，從而使二極體(375)處於反向偏壓狀態。因此，現有技術實施例假定在元件(300)的正常操作期間，閘極電壓不會低於源極電壓，因為這種條件使二極體(375)處於正向偏壓狀態，並且防止元件的預期的負偏壓(VG<VS)。
第4A圖顯示依據本發明一實施例之設置有S接面 的SOI MOSFET元件(400A)。第一S接面(326、327、325)提供在形成於多晶矽層(104)中的閘極多晶矽結構(204)上的接面(326)和半導體基底(401)之間的第一放電路徑，以及第二S接面(316、317、315)提供在形成於元件(400A)的主動區(103)中的源極區(207)上的接面(316)和半導體基底(401)之間的第二放電路徑。透過使用高電阻率半導體基底(401)，可以使根據本發明的元件(400A)的S接面以及第一和第二放電路徑不具有主動元件(例如相對於上述第3A-3C圖中所示的現有技術實施例中描述的二極體375)，並且可以保持純電阻性。因此，可以用根據本發明的元件以更簡單的結構和更少的製造步驟來維持在高能量製程中的保護功效。
從第4A圖所示的本發明實施例中可以看出，第一放電路徑(S接面)包括與閘極多晶矽結構(204)接觸的導電接面(326)、導線(327)和與半導體基底(401)直接接觸的導電接面(325)(與第3A圖所示的現有技術實施例相反，其中第3A圖的實施例中為間接接觸且經由產生接面二極體的耦合區域(345))。類似地，第二放電路徑(S接面)包括與源極區(207)接觸的導電接面(316)、導線(317)和與半導體基底(401)直接接觸的導電接面(315)。在本發明的一實施例中，導電接面(315、316、325、326)和導線(317、327)可由金屬例如銅或鎢製成。在本發明另一些實施例中，這種接面可由任何包括其他金屬和多晶矽的低電阻率導電材料製成。
根據本發明的另一些實施例，S接面可以電阻地耦接至其它元件的區域(例如源極、汲極、閘極多晶矽)，從而有 效地為這些區域的注入電荷提供放電路徑。
再次參閱第4A圖，本技術領域中具有通常知識者可容易理解，根據本發明的第一和第二放電路徑(S接面)都是純電阻路徑，因此可允許電荷從路徑的兩端對稱流動。這表示本發明提供用於注入電荷的放電路徑，而與由第1圖的源極(180、190)提供的電位梯度的極性無關。此外，在元件的正常操作期間，放電路徑(並因此在元件的源極和閘極之間)的去耦合(decoupling)由半導體基底(401)的高電阻率性質提供，其在接面(315)和接面(325)之間提供一高電阻率路徑。換句話說，與第3A-3C圖所示的現有技術實施例相反，本發明在元件的正常操作期間允許相對於元件的源極的任何閘極偏壓，包括根據本發明的元件的負偏壓(VG<VS)。本技術領域中具有通常知識者將可理解這類彈性，因為負偏壓可以例如在一些RF切換實作中提供更高的輸入/輸出隔離。
根據本發明的另一實施例，可將第二放電路徑提供于電晶體元件的汲極區而非源極區，如第4B圖所示，使其具有如上述的兩個路徑的相同準位的去耦合(經由高電阻率路徑)。
根據本發明的另一些實施例，可以提供到源極區(207)、汲極區(206)和閘極多晶矽結構(204)中的每一者的分開和共存的S接面(放電路徑)。本實施例表示第4A圖和第4B圖的實施例的組合。描述於下的第5A圖和第5B圖顯示了這種組合。
根據本發明的一半導體元件可設置有一個、兩個或更多個S接面，每個S接面具有到元件的汲極/源極區及/或 閘極多晶矽結構的直接連接。第4A-4B圖顯示根據本發明的半導體元件，其具有每個直接地連接(直接連接)到元件的汲極/源極區及閘極多晶矽結構的S接面。第4C-4D圖顯示根據本發明的半導體元件(400C、400D)，其具有直接連接至元件的閘極多晶矽結構(204)(第4C圖)或者汲極/源極區(206/207)(第4D圖)的S接面(325、326、327)、(315、316、317)。如上所述，儘管半導體元件(400C、400D)不包括與元件的主動區(例如206、207)和元件的閘極多晶矽結構的S接面的直接連接，仍可提供具有與不同半導體元件的直接連接的S接面的電阻性耦合(連接)給半導體元件(400C、400D)。
第4E圖顯示依據本發明一實施例之製造在相同的高電阻率半導體基底(401)上的第4C圖和第4D圖兩個半導體元件(400C、400D)的示例性配置。從第4E圖中可以看出，每個S接面(325、326、327)與(315、316、317)在層(103)的隔離區(208)處穿透層(103)在該層的隔離區(208)，此隔離區(208)隔離兩個半導體元件的主動區(例如205、206、207)。在根據第4E圖所示的本發明的實施例中兩個S接面顯示為穿透相同(連接)隔離區(208)。本技術領域中具有通常知識者將理解不應將此種示例性實施例作為發明人的發明限制，因為，例如隔離區(208)不需要一定是連接的區域，並且每個S接面可穿透不同的且不連接的隔離區。
根據本發明的另一實施例，與兩個不同半導體元件(400C、400D)相關聯的S接面可以在不同(非連接)隔離區(208)處穿透層(103)，如第4F圖所示。第4F圖所示的根據本 發明的示例性實施例顯示了用於將第一元件(400C)的主動區(206)與直接連接至第二元件(400D)的主動區的S接面(315、316、317)電阻性地耦接(例如經由元件425、426、427、219、415、417)的一個示例性配置，其中第一和第二元件具有由隔離區(208)分隔開的各自的對應主動區(206、207、210)。
從第4F圖所示的實施例中可以看出，元件(400C)的汲極區(206)經由導電接面(425)、導線(427)和導電接面(426)連接至形成在層(103)內的主動區(219)。主動區(219)又在導電接面(426)和導電接面(415)之間提供電阻導電路徑。最後，導電接面(415)經由導線(417)電阻性地耦接至S接面(315、316、317)的導電接面(315)，從而在第一元件(400C)的源極區(206)和第二元件(400D)的S接面(315、316、317)之間提供電阻性耦合。
再次參閱第4F圖，雖然為了清楚起見未示出，但是主動區(219)可以包括可在兩個接面(426)和(415)之間提供電阻導電路徑的任何主動或被動部件。此可包括例如一個或多個電阻器、一個或多個電晶體及相關互連的組合，其組合地在兩個導電接面(426)和(415)之間提供電阻導電路徑(因此電流為對稱的)，從而將第一元件(400C)的主動區(206)電阻性耦接至直接連接至第二元件(400D)的主動區(207)的S接面。本技術領域中具有通常知識者將理解，可提供類似的配置，用於將第一元件的閘極多晶矽區電阻性耦接至直接連接至第二元件的區域(例如閘極多晶矽結構)的S接面，上述兩個元件經由一個或多個隔離區(208)隔開。
在根據上述本發明的各種示例性實施例中，S接面 在形成於層(103)中的隔離區(208)處穿透層(103)。根據本發明的另一些示例性實施例，S接面可穿透層(103)的主動區(例如，主動層(103)中電流可以流動的區域)，其以包括電晶體的汲極和源極區元件，以及形成在層(103)中的被動部件例如電阻器。第4G-4H圖顯示根據本發明的示例性實施例，其中S接面在不同於隔離區(208)的層(103)的主動區(219)處穿透層(103)。也可根據每個第4C-4F圖提供類似實施例，其中S接面穿透層(103)的主動區(219)而非層(103)的隔離區(208)。
第4I圖顯示根據本發明的實施例的半導體元件(400I)，其製造在具有覆蓋的富陷阱層(overlying trap rich layer)(402)的高電阻率半導體基底(401)上。從第4I圖所示的實施例中可以看出，富陷阱層(402)位於高電阻率基底(401)和BOX層(102)之間。在提供富陷阱層的情況下，S接面(例如，第4I圖的325、326、327)可進一步穿透富陷阱層(402)以與高電阻率基底(401)(直接)接觸。此顯示在第4I圖中，其係顯示S接面(325、326、327)的導電接面(325)穿透富陷阱層(402)的整個厚度，以到達並接觸高電阻率半導體基底(401)。或者，由於富陷阱層可為導電的，因此S接面(例如第4H圖的315、316、317)可穿透富陷阱層(402)足夠深以經由富陷阱層的剩餘厚度部分與高電阻基底(401)產生電阻性接觸。此可在第4I圖中看出，其中S接面(315、316、317)的導電接面(315)以深度ε穿透富陷阱層(402)，並且不與高電阻率半導體基底(401)直接接觸。導電接面(315)穿透富陷阱層(402)的深度ε足以透過富陷阱層(402)的剩餘深度提供具有期望電阻的電阻性耦合(接觸) 至高電阻率半導體基底(401)。在一些實施例中，大致上等於零的深度ε可足以提供期望的電阻性接觸。本技術領域中具有通常知識者將可理解，如上面所描述的與參照第4A-4H圖的S接面的各種實施例中的任何一個也可以提供用於在高電阻率基底(401)和BOX層(102)之間提供富陷阱層的情況，如第4I圖所示。應注意的是，富陷阱層(402)的電阻率通常與基底(401)的電阻率具有相同的數量級。
第4J圖與第4K圖顯示當本發明的元件(400A)在處理室(100)內時的配置(400J)的示意圖以及元件處於正常操作期間的配置(400K)的示意圖。這些圖顯示了電晶體元件(400A)和由相關S接面提供的兩個配置(400J)和(400K)中的每一者的對應導電路徑。電阻器δR2表示S接面(325、326、327)的組合(低)電阻，電阻器δR1表示S接面(315、316、317)的組合(低)電阻，電阻器r0表示接面(315)和(325)之間的高電阻率路徑的電阻值以及電阻器(r1，r2)表示每個接面(315、325)和處理室的底部電極之間的電阻導電路徑的電阻值(其係提供低參考電位，例如接地)。本技術領域中具有通常知識者將理解，電阻(r0，r1，r2)由高電阻率半導體基底(101)提供。
第4L圖與第4M圖顯示當本發明的元件(400B)在處理室(100)內時的配置(400L)的示意圖以及元件處於正常操作期間的配置(400M)的示意圖。這些圖示顯示了電晶體元件(400B)和由相關的S接面提供的兩個配置(400L)和(400M)中的每一者的對應導電路徑。電阻器δR2表示S接面(325、326、327)的組合(低)電阻，電阻器δR1表示S接面(315、316、317) 的組合(低)電阻，電阻器r0表示接面(315)和(325)之間的高電阻率路徑的電阻值以及電阻器(r1，r2)表示每個接面(315、325)和處理室的底部電極之間的電阻導電路徑的電阻值(其係提供低參考電位，例如接地)。本技術領域中具有通常知識者將理解，電阻(r0，r1，r2)由高電阻率半導體基底(101)提供。
根據本發明的另一實施例，提供于電晶體元件(例如400A、400B)的S接面的數量可以根據在電荷注入過程(例如電漿蝕刻)中跨於電晶體元件的任兩點之間的期望的高限制電位決定。模擬軟體可以根據半導體基底(401)的高電阻率值和在電荷注入過程中通過S接面的感應電流，在元件中提供這些數量和佈局的S接面。例如，在電荷注入過程中跨於半導體基底(401)的期望的較小壓降可以通過增加的S接面的數量來提供，由此可減少第4C-4F圖的r1和r2的有效(等效)電阻值。此外，可以最佳化接面(315)和(325)之間的距離，以便在元件的正常操作時獲得第一和第二S接面之間的期望的電阻隔離，且因此有效地調節第4J-4M圖的電阻器r0的電阻值(例如，閘極和源極之間及/或閘極和汲極之間的有效/等效電阻值大於指定的最小值)。
第5A圖顯示根據本發明的裝配有多個S接面(510)的SOI電晶體元件(例如，第4A、4B、4I圖中的400A、400B、400I)的簡化俯視圖。在根據本發明的第5A圖所示的實施例中，每個源極區(207)、汲極區(206)和閘極多晶矽結構(204)都提供兩個S接面(510)。從第5A圖所示的實施例中可以看出，S接面(510)可以共用對應區域(源極、汲極、閘極)的接面(211、 212、213)，且經由在元件的主動區(206、207)上方並跨越元件的主動區(206、207)並到達隔離區(例如(208))上方的S接面的導線(317、327)提供至高電阻率半導體基底(401)的電阻性導電路徑，其中導線(317、327)與導電接面(315、325)接觸。然後，導電接面(315、325)穿透隔離區(208)和絕緣層(BOX)(102)，以到達高電阻率半導體基底(401)並與高電阻率半導體基底(401)直接接觸。在高電阻率半導體基底(401)和BOX層(102)之間存在富陷阱層(例如第4I圖的402)的情況下，導電接面(315、325)也完全穿透富陷阱層以與基底(401)直接接觸或部分地穿透以提供與基底(401)的電阻性耦合。
第5B圖顯示根據本發明的裝配有多個S接面(510)的SOI電晶體元件(例如，第4G-4H圖中的400G、400H)的簡化俯視圖。與根據第5A圖所示的本發明的實施例不同，第5B圖所示的SOI元件的S接面可在隔離的主動區(219)處，經由導電接面(315、325)穿過包含元件的主動區(206、207)的元件的頂層，主動區(219)經由隔離區(208)與上述元件的主動區(206、207)隔開。隔離區(219)可為單獨的電晶體、電阻器或任何其它元件的一主動區。另一方面，接面(315、325)中的一或多個不穿透主動區(219)，而是與主動區(219)形成電阻接觸，主動區又經由一S接面(第5B圖中未示出)電阻性耦接至半導體(401)，如第4F圖所示。
使用根據本發明的各種實施例的S接面的電晶體元件的示例性和非限制性應用可以包括通用類比電路、RF開關、功率放大器(PA)、低雜訊放大器(LNA)、類比-數位轉換器 (ADC)、壓控振盪器(VCO)和頻率範圍從DC到100GHz及更高的電壓參考電路。一般來說，根據本發明的教示的S接面可以用於在SOI基底上使用CMOS技術製造的任何半導體元件。
應注意的是，雖然根據本發明的各種示例性實施例係使用N型SOI MOSFET為例進行說明，然此僅用於清楚說明的目的。根據本發明的S接面的各種實施例可以同樣地適用於其它電晶體類型和其他電晶體技術，特別是其中源極及/或汲極區域向下延伸到絕緣層，例如”BOX”層，其可在諸如電漿蝕刻過程中防止高能量電荷的導電路徑的SOI元件。
可以包括各種實施例的新穎裝置和系統的應用包括高速電腦中使用的電子電路、通訊和訊號處理電路、數據機、單處理器或多處理器模組、單個或多個嵌入式處理器、資料交換機以及應用特定模組，包括多層、多晶片模組。此類元件和系統還可以作為子組件被包括在各種電子系統，例如電視機、蜂巢式電話、個人電腦(例如、膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作站、無線電、視頻播放器、音頻播放器(例如，MP3播放器)、車輛、醫療裝置(例如，心臟監視器、血壓監視器等)等等。一些實施例可以包括多種方法。
可以以不同於所描述的順序的順序執行描述的活動。關於在此識別的方法描述的各種活動可以以重複、串列或並行方式執行。
形成其一部分的附圖透過說明而非限制的方式示出了可實現主題的具體實施例。所示的實施例足夠詳細地描述，以使本技術領域中具有通常知識者能夠實現本發明的教 導。可以利用和衍生其他實施例，使得可在不脫離本發明之精神和範圍內而進行結構和邏輯替換和改變。因此，這些具體實施方式不應被理解為限制性的，並且各種實施例之保護範圍僅由後附之申請專利範圍以及這些申請專利範圍所賦予的等效全部範圍所界定者為準。
本發明主題的這些實施例可以單獨地或共同地由術語“發明”提及，僅為了方便起見，如果實際上揭露一個以上的發明主題，並非意圖將本申請的範圍自願地限制於任何單一發明或發明概念。因此，雖然本文已經示出和描述了具體實施例，用以實現相同目的而算出的任何配置可以替代所示的具體實施例。本揭露書旨在涵蓋各種實施例的任何和所有修改或變化。上述實施例的組合以及本文中未具體描述的其他實施例對於本技術領域中具有通常知識者在閱讀以上描述之後將是顯而易見的。
本揭露書提供摘要以符合37 C.F.R.§1.72(b)的規定，其要求一個摘要，允許讀者快速確定技術揭露的本質。可理解的是，提交的摘要不會用於解讀或限制申請專利範圍的範圍或含義。在前面的具體實施方式中，為了簡化本發明的目的，在單個實施例中將各種特徵分組在一起。所揭露的方法不應被解讀為需要具有比在每個申請專利範圍中明確敘述的更多的特徵。相反地，發明主題可以在少於單個揭露的實施例的所有特徵中找到。因此，以下申請專利範圍被併入詳細描述中，每個申請專利範圍可獨立地作為單獨的實施例。
102‧‧‧埋氧層
103‧‧‧主動層
204‧‧‧閘極指
205‧‧‧絕緣閘極氧化矽層
206‧‧‧汲極區
207‧‧‧源極區
208‧‧‧隔離區
210‧‧‧本體區
219‧‧‧主動區
315‧‧‧導電接面
316‧‧‧導電接面
317‧‧‧導線
325‧‧‧導電接面
326‧‧‧導電接面
327‧‧‧導線
400A‧‧‧SOI MOSFET元件
401‧‧‧半導體基底

Claims (60)

  1. 一種元件，包括：一高電阻率半導體基底；一富陷阱層(trap rich layer)，位於該基底上；一覆蓋上述富陷阱層之絕緣層；一覆蓋上述絕緣層並包括上述元件的主動區與隔離區之主動層；一電晶體，形成在上述主動層之一隔離部分中，上述電晶體包括一汲極區、一源極區以及一閘極通道區；以及一第一導電結構，其將以下中的其一電阻性地連接至上述半導體基底：a)一汲極接面或一源極接面，以及b)一閘極接面，上述第一導電結構包括：一第一導線，其將上述a)以及b)之其一連接至一第一導電接面，其中上述第一導電接面在上述主動層之上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，進一步延伸穿過上述絕緣層且部分穿過上述富陷阱層與上述半導體基底電阻性接觸。
  2. 如申請專利範圍第1項所述之元件，其中上述第一導電接面及上述高電阻率半導體基底間之一有效接觸電阻介於0.2至20G-ohm的範圍。
  3. 如申請專利範圍第2項所述之元件，其中上述隔離區為一淺溝槽隔離(STI)區。
  4. 如申請專利範圍第1項所述之元件，其中上述第一導電接面在上述元件的一主動區處或一隔離區處其中之一延伸穿 過上述主動層。
  5. 如申請專利範圍第2項所述之元件，其中上述第一導電結構將上述汲極接面電阻性地連接至上述半導體基底。
  6. 如申請專利範圍第2項所述之元件，其中上述第一導電結構將上述源極接面電阻性地連接至上述半導體基底。
  7. 如申請專利範圍第2項所述之元件，其中上述第一導電結構將上述閘極接面電阻連接至上述半導體基底。
  8. 如申請專利範圍第1項所述之元件，其中上述汲極接面、上述源極接面、上述第一導線、一第二導線以及上述第一導電接面包括以下之其一：a)多晶矽(polysilicon)；以及b)金屬。
  9. 如申請專利範圍第8項所述之元件，其中上述金屬包括鎢或銅。
  10. 如申請專利範圍第1項所述之元件，更包括一第二導電結構，上述第二導電結構將上述a)和b)中的另一者電阻性地連接至上述半導體基底。
  11. 如申請專利範圍第10項所述之元件，其中上述第二導電結構包括：一第二導線，將a)和b)中的上述另一者連接至一第二導電接面，上述第二導電接面係電阻地耦接至半導體基底。
  12. 如申請專利範圍第11項所述之元件，其中上述第二導電接面在上述主動層的上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，並且穿過上述絕緣層以與上述富陷阱層接觸。
  13. 如申請專利範圍第12項所述之元件，其中上述第二導電接面在上述元件的一隔離區處延伸穿過上述主動層。
  14. 如申請專利範圍第12項所述之元件，其中上述第二導電接面在上述元件的一主動區處延伸穿過上述主動層。
  15. 如申請專利範圍第11項所述之元件，其中上述第二導電接面係電阻性地耦接至上述主動層的上述隔離部分外部的一主動區。
  16. 如申請專利範圍第15項所述之元件，其中上述主動層的上述隔離部分外部的上述主動區為一第二電晶體的一主動區。
  17. 如申請專利範圍第16項所述之元件，其中上述第二電晶體的上述主動區經由類似於上述第一導電結構的一導電結構而電阻性地耦接至上述半導體基底，其中上述導電結構的一導電接面延伸穿過上述主動層且穿過上述絕緣層以與上述半導體基底電阻性接觸。
  18. 如申請專利範圍第10項所述之元件，更包括一或多個附加之第一導電結構及/或一或多個附加之第二導電結構。
  19. 如申請專利範圍第18項所述之元件，其中上述一或多個附加之第一導電結構的數量係基於上述第一導電結構以及上述半導體基底的遠離上述絕緣層的底表面(bottom surface)之間之一期望等效電阻決定。
  20. 如申請專利範圍第18項所述之元件，其中上述一或多個附加之第二導電結構的數量係基於上述第二導電結構以及上述半導體基底的遠離上述絕緣層的底表面(bottom surface) 之間之一期望等效電阻決定。
  21. 如申請專利範圍第18項所述之元件，其中，上述一或多個附加之導電結構的數量的增加減少了在上述導電結構與上述半導體基底的遠離上述絕緣層之一底表面之間穿過上述半導體基底之一等效電阻。
  22. 如申請專利範圍第18項所述之元件，其中上述第一導電結構相對於上述第二導電結構之一相對位置係基於穿過上述半導體基底在上述第一導電結構與上述第二導電結構之間之一期望等效電阻決定。
  23. 如申請專利範圍第1項所述之元件，其中上述高電阻率基底之一電阻率值在3,000至20,000歐姆公分(ohm-cm)的範圍內。
  24. 如申請專利範圍第1項所述之元件，其中上述高電阻率基底之一電阻率值大於3,000歐姆公分。
  25. 如申請專利範圍第1項所述之元件，其中上述電晶體為N型金屬氧化物半導體場效電晶體(NMOSFET)。
  26. 如申請專利範圍第1項所述之元件，其中上述電晶體為P型金屬氧化物半導體場效電晶體(PMOSFET)。
  27. 一種用於提供絕緣層覆矽(SOI)電晶體元件之放電路徑之方法，上述方法包括：(i)在一高電阻率基底上形成一主動層，上述主動層經由覆蓋形成於上述高電阻率基底上之一富陷阱層之一絕緣層與上述高電阻率基底隔離；(ii)在上述主動層之一隔離部分內形成上述電晶體元件之主 動區，上述主動區包括上述電晶體元件之一源極區、一汲極區以及一閘極通道區；(iii)形成一第一導電結構，上述第一導電結構將上述電晶體元件的以下中的至少其一電阻性地連接至上述高電阻率基底：a)一汲極接面或一源極接面；以及b)一閘極接面，上述第一導電結構通過以下形成：形成將上述a)與b)中至少一者連接至一第一導電接面之一第一導線；使上述第一導電接面在上述主動層的上述隔離部分外部的上述主動層的一區域處穿過上述主動層並且穿過上述絕緣層及穿過上述富陷阱層以與上述高電阻率半導體基底進行一電阻性接觸，以及(iv)基於上述第一導電結構之形成，向上述電晶體元件提供一第一放電路徑。
  28. 如申請專利範圍第27項所述之方法，其中上述第一導電接面延伸穿過上述主動層的一隔離區且停止於上述富陷阱層之一區域以與上述高電阻率基底電阻性接觸。
  29. 如申請專利範圍第27項所述之方法，其中上述第一導電接面及上述高電阻率半導體基底間之一有效接觸電阻介於0.2至20G-ohm的範圍。
  30. 如申請專利範圍第27項所述之方法，其中上述第一導電接面在形成於上述主動層內的一單獨半導體元件的一主動區處延伸穿過上述主動層且與上述富陷阱層接觸。
  31. 如申請專利範圍第27項所述之方法，更包括： 形成一第二導電結構；以及基於上述第二導電結構之形成，將上述a)與b)中的上述至少一個中的另一者電阻性地連接至上述高電阻率半導體基底。
  32. 如申請專利範圍第31項所述之方法，其中上述第二導電結構之形成包括：形成將上述a)與b)中的上述至少一個中的另一者連接至一第二導電接面之一第二導線；使上述第二導電接面在上述主動層的上述隔離部分外部的上述主動層的一區域處穿過上述主動層並且穿過上述絕緣層並且穿過上述富陷阱層以與上述高電阻率半導體基底進行一電阻性接觸，以及基於上述第一導電結構之形成，提供一第二放電路徑至上述電晶體元件。
  33. 如申請專利範圍第27項所述之方法，其中上述高電阻率基底之一電阻率值在3,000至20,000歐姆公分(ohm-cm)的範圍內。
  34. 如申請專利範圍第27項所述之方法，其中上述高電阻率基底之一電阻率值大於3,000歐姆公分。
  35. 一種元件，包括：一高電阻率半導體基底，上述高電阻率係基於該半導體基底之一摻雜；一覆蓋上述高電阻率半導體基底之絕緣層；一覆蓋上述絕緣層並包括上述元件的主動區與隔離區之主 動層；一電晶體，形成在上述主動層之一隔離部分中，上述電晶體包括一汲極區、一源極區以及一閘極通道區；以及一第一導電結構，電阻性地連接a)一汲極接面或一源極接面；或b)一閘極接面，該第一導電結構包括：一第一導線，其將上述a)以及b)之其一連接至一第一導電接面，其中上述第一導電接面在上述主動層之上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，且延伸穿過上述絕緣層以在上述半導體基底之一區域直接接觸上述半導體基底，上述區域具有上述摻雜且不具有與上述摻雜不同之摻雜，其中上述第一導電接面及上述高電阻率半導體基底間之一有效接觸電阻介於0.2至20G-ohm的範圍。
  36. 如申請專利範圍第35項所述之元件，其中上述第一導電接面在上述元件之上述隔離區延伸穿過上述主動層。
  37. 如申請專利範圍第36項所述之元件，其中上述隔離區為一淺溝槽隔離(STI)區。
  38. 如申請專利範圍第35項所述之元件，其中上述第一導電接面在上述元件之上述主動區延伸穿過上述主動層。
  39. 如申請專利範圍第35項所述之元件，其中上述第一導電結構將上述汲極接面電阻性地連接至上述半導體基底。
  40. 如申請專利範圍第35項所述之元件，其中上述第一導電結構將上述源極接面電阻性地連接至上述半導體基底。
  41. 如申請專利範圍第35項所述之元件，其中上述第一導電 結構將上述閘極接面電阻連接至上述半導體基底。
  42. 如申請專利範圍第35項所述之元件，其中上述汲極接面、上述源極接面、上述第一導線、一第二導線以及上述第一導電接面包括以下之其一：a)多晶矽(polysilicon)；以及b)金屬。
  43. 如申請專利範圍第35項所述之元件，更包括一第二導電結構，上述第二導電結構將上述a)和b)中的另一者電阻性地連接至上述半導體基底。
  44. 如申請專利範圍第43項所述之元件，其中上述第二導電結構包括：一第二導線，將a)和b)中的上述另一者連接至一第二導電接面，上述第二導電接面係電阻地耦接至半導體基底。
  45. 如申請專利範圍第44項所述之元件，其中上述第二導電接面在上述主動層的上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，並且穿過上述絕緣層以與上述半導體基底接觸。
  46. 如申請專利範圍第45項所述之元件，其中上述第二導電接面在上述元件的一隔離區處延伸穿過上述主動層。
  47. 如申請專利範圍第45項所述之元件，其中上述第二導電接面在上述元件的一主動區處延伸穿過上述主動層。
  48. 如申請專利範圍第44項所述之元件，其中上述第二導電接面係電阻性地耦接至上述主動層的上述隔離部分外部的一主動區。
  49. 如申請專利範圍第44項所述之元件，其中上述主動層的 上述隔離部分外部的上述主動區為一第二電晶體的一主動區。
  50. 如申請專利範圍第45項所述之元件，其中上述第二電晶體的上述主動區經由類似於上述第一導電結構的一導電結構而電阻性地耦接至上述半導體基底，其中上述導電結構的一導電接面延伸穿過上述主動層且穿過上述絕緣層以與上述半導體基底直接接觸。
  51. 如申請專利範圍第43項所述之元件，更包括一或多個附加之第一導電結構及/或一或多個附加之第二導電結構。
  52. 如申請專利範圍第51項所述之元件，其中上述一或多個附加之第一導電結構的數量係基於上述第一導電結構以及上述半導體基底的遠離上述絕緣層的底表面(bottom surface)之間之一期望等效電阻決定。
  53. 如申請專利範圍第51項所述之元件，其中上述一或多個附加之第二導電結構的數量係基於上述第二導電結構以及上述半導體基底的遠離上述絕緣層的底表面(bottom surface)之間之一期望等效電阻決定。
  54. 如申請專利範圍第51項所述之元件，其中，上述一或多個附加之導電結構的數量的增加減少了在上述導電結構與上述半導體基底的遠離上述絕緣層之一底表面之間穿過上述半導體基底之一等效電阻。
  55. 如申請專利範圍第51項所述之元件，其中上述第一導電結構相對於上述第二導電結構之一相對位置係基於穿過上述半導體基底在上述第一導電結構與上述第二導電結構之 間之一期望等效電阻決定。
  56. 如申請專利範圍第35項所述之元件，其中上述高電阻率基底之一電阻率值在3,000至20,000歐姆公分(ohm-cm)的範圍內。
  57. 如申請專利範圍第35項所述之元件，其中上述高電阻率基底之一電阻率值大於3,000歐姆公分。
  58. 如申請專利範圍第35項所述之元件，其中上述電晶體為N型金屬氧化物半導體場效電晶體(NMOSFET)。
  59. 如申請專利範圍第35項所述之元件，其中上述電晶體為P型金屬氧化物半導體場效電晶體(PMOSFET)。
  60. 一種元件，包括：一高電阻率半導體基底，上述高電阻率係基於該半導體基底之一摻雜；一覆蓋上述高電阻率半導體基底之絕緣層；一覆蓋上述絕緣層並包括上述元件的主動區與隔離區之主動層；一電晶體，形成在上述主動層之一隔離部分中，上述電晶體包括一汲極區、一源極區以及一閘極通道區；以及一第一導電結構，電阻性地連接a)一汲極接面或一源極接面；或b)一閘極接面，該第一導電結構包括：一第一導線，其將上述a)以及b)之其一連接至一第一導電接面，其中上述第一導電接面在上述主動層之上述隔離部分外部的上述主動層的一區域處延伸穿過上述主動層，且延伸穿過上述絕緣層以在上述半導體基底之一區域直接接 觸上述半導體基底，上述區域具有上述摻雜且不具有與上述摻雜不同之摻雜。
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