DE112016005679T5 - S-Kontakt für SOI - Google Patents

S-Kontakt für SOI Download PDF

Info

Publication number
DE112016005679T5
DE112016005679T5 DE112016005679.6T DE112016005679T DE112016005679T5 DE 112016005679 T5 DE112016005679 T5 DE 112016005679T5 DE 112016005679 T DE112016005679 T DE 112016005679T DE 112016005679 T5 DE112016005679 T5 DE 112016005679T5
Authority
DE
Germany
Prior art keywords
contact
conductive
region
resistance
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112016005679.6T
Other languages
English (en)
Inventor
Befruz Tasbas
Simon Edward Willard
Alain Duvallet
Sinan Goktepeli
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PSemi Corp
Original Assignee
Peregrine Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peregrine Semiconductor Corp filed Critical Peregrine Semiconductor Corp
Publication of DE112016005679T5 publication Critical patent/DE112016005679T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden Systeme, Verfahren und Vorrichtungen zum verbesserten Schutz vor Ladungsinjektion in Schichten eines Bauelements unter Verwendung von Widerstandsstrukturen beschrieben. Solche resistiven Strukturen, die als s-Kontakte bezeichnet werden, können mit einfacheren Fertigungsverfahren und weniger Fertigungsschritten hergestellt werden. Bei Metalloxid-Halbleiter (MOS)-Feldeffekttransistoren (FETs) können s-Kontakte mit direkter oder ohmscher Verbindung zu allen Bereichen der Transistoren hergestellt werden, einschließlich dem Source-Bereich, dem Drain-Bereich und dem Gate.

Description

  • QUERVERWEIS AUF VERWANDTE ANWENDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität der am 9. Dezember 2015 eingereichten US-Patentanmeldung Nr. 14/964,412 mit dem Titel „S-CONTACT FOR SOI“, deren Inhalt durch Verweis in vollem Umfang übernommen wird.
  • TECHNISCHES GEBIET
  • Verschiedene hier beschriebene Ausführungen beziehen sich im Allgemeinen auf Systeme, Verfahren und Vorrichtungen zum Schutz gegen das Aufladen einer aus Silizium-auf-Isolator (SOI) Vorrichtung während einer Herstellungsphase der Vorrichtung.
  • HINTERGRUND
  • Eine Herstellungsphase einer Halbleitervorrichtung kann einen Prozess umfassen, der die Halbleitervorrichtung einem Potentialgradienten aussetzt oder eine Ladung auf der Oberfläche der Halbleitervorrichtung induziert. In einigen Fällen können hochenergetische, elektrisch geladene Teilchen (Ionen), die mit einem solchen Prozess verbunden sind, wiederum in Schichten der Halbleitervorrichtung eindringen und in diesen Schichten eingeschlossen werden. Eingeklemmte Ladungen innerhalb der Schichten können wiederum die Betriebseigenschaften der Halbleitervorrichtung beeinträchtigen, wie z.B. hohe Schwankungen der entsprechenden Schwellenspannungen, und im Extremfall zum Aufbrechen der internen Strukturen/Schichten der Vorrichtung führen, wodurch die Vorrichtung nicht mehr funktionsfähig ist.
  • Es wurden verschiedene Verfahren und Vorrichtungen entwickelt, um einen Entladungsweg für die in die verschiedenen Schichten der Halbleitervorrichtung injizierten Ladungen, z.B. während der Plasmaätzphase, bereitzustellen. Solche Halbleitervorrichtungen können Metalloxid-Halbleiter (MOS) Feldeffekttransistoren (FETs) und insbesondere MOSFETs umfassen, die auf Silizium-auf-Isolator (SOI) und Silizium-auf-Saphir (SOS) Substraten hergestellt werden.
  • Insbesondere Verfahren und Vorrichtung zur Bereitstellung eines Entladungsweges für Schichten einer SOI-Vorrichtung, die auf einem niederohmigen Substrat hergestellt sind, verwenden eine Kombination aus einer aktiven Diode und/oder einer Übergangsdiode. Solche Dioden werden verwendet, um den normalen Betrieb der mit dem Entladungspfad ausgestatteten Halbleitervorrichtung nicht zu beeinträchtigen. In Fällen, in denen ein hochohmiges Substrat zur Herstellung der SOI-Vorrichtung verwendet wird, kann es wünschenswert sein, einen einfacheren, kompakteren und dennoch effektiven Entladungsweg zu bieten.
  • ZUSAMMENFASSUNG
  • Gemäß einem ersten Aspekt der vorliegenden Offenbarung wird eine Vorrichtung vorgestellt, wobei die Vorrichtung umfasst: ein hochohmiges Halbleitersubstrat; eine Isolierschicht, die auf dem Substrat liegt; eine aktive Schicht, die auf der Isolierschicht liegt und aktive Bereiche und Isolationsbereiche der Vorrichtung umfasst; einen Transistor, der in einem isolierten Abschnitt der aktiven Schicht ausgebildet ist, wobei der Transistor einen Drain-Bereich, einen Source-Bereich und einen Gate-Kanal-Bereich umfasst; und eine erste leitende Struktur, die eine von diesen resistiv verbindet: a) einen Drain-Kontakt oder einen Source-Kontakt und b) einen Gate-Kontakt zum Halbleitersubstrat, wobei die erste leitfähige Struktur umfasst: eine erste leitfähige Verbindung, die a) und b) mit einem ersten leitfähigen Kontakt verbindet, wobei sich der erste leitfähige Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht und durch die Isolierschicht erstreckt, um Kontakt mit dem Halbleitersubstrat herzustellen.
  • Gemäß einem zweiten Aspekt der vorliegenden Offenbarung wird eine Vorrichtung vorgestellt, wobei die Vorrichtung umfasst: ein hochohmiges Halbleitersubstrat; eine fallenreiche Schicht, die über dem Substrat liegt; eine Isolierschicht, die über der fallenreichen Schicht liegt; eine aktive Schicht, die über der Isolierschicht liegt und aktive Bereiche und Isolationsbereiche der Vorrichtung umfasst; einen Transistor, der in einem isolierten Abschnitt der aktiven Schicht ausgebildet ist, wobei der Transistor einen Drain-Bereich, einen Source-Bereich und einen Gate-Kanalbereich umfasst; und eine erste leitende Struktur, die einen der folgenden Bereiche resistiv verbindet: a) einen Drain-Kontakt oder einen Source-Kontakt, und b) einen Gate-Kontakt zu dem Halbleitersubstrat, wobei die erste leitende Struktur umfasst: ein erster leitender Kontakt, der den von a) und b) mit einem ersten leitenden Kontakt verbindet, wobei sich der erste leitende Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht erstreckt, sich weiter durch die Isolationsschicht erstreckt und die fallenreiche Schicht durchdringt, um einen ohmschen Kontakt mit dem Halbleitersubstrat herzustellen.
  • Nach dem dritten Aspekt der vorliegenden Offenbarung wird ein Verfahren zur Bereitstellung eines Entladungspfades zu einer Silizium-auf-Isolator (SOI)-Transistor-Vorrichtung vorgestellt, wobei das Verfahren umfasst: (i) Bilden einer aktiven Schicht auf einem hochohmigen Substrat, wobei die aktive Schicht von dem hochohmigen Substrat über eine Isolierschicht, die über dem hochohmigen Substrat liegt, isoliert ist; (ii) Bilden aktiver Bereiche der Transistor-Vorrichtung innerhalb eines isolierten Abschnitts der aktiven Schicht, wobei die aktiven Bereiche einen Source-Bereich, einen Drain-Bereich und einen Gate-Kanal-Bereich der Transistor-Vorrichtung umfassen; (iii) Bilden einer ersten leitenden Struktur, die mindestens eines von ihnen resistiv verbindet: a) einen Drain-Kontakt und/oder einen Source-Kontakt, und b) einen Gate-Kontakt der Transistor-Vorrichtung mit dem hochohmigen Substrat, wobei die erste leitende Struktur gebildet wird durch: Bilden einer ersten leitenden Verbindung, die das mindestens eine von a) und b) mit einem ersten leitenden Kontakt verbindet; Verlängern des ersten leitenden Kontakts durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Teils der aktiven Schicht und durch die Isolationsschicht, um einen ohmschen Kontakt mit dem hochohmigen Halbleitersubstrat herzustellen, und (iv) basierend auf der Bildung der ersten leitenden Struktur, Bereitstellen eines ersten Entladungspfades zu der Transistor-Vorrichtung.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Spezifikation integriert sind und einen Teil davon bilden, veranschaulichen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung und dienen zusammen mit der Beschreibung von Beispielausführungsformen zur Erläuterung der Grundsätze und Umsetzungen der Offenbarung.
    • 1 zeigt ein Halbleitersubstrat in einer Plasmaätzkammer.
    • 2A zeigt eine Draufsicht eines Silizium-auf-Isolator (SOI)-Transistors.
    • 2B zeigt einen Querschnitt der Silizium-auf-Isolator (SOI)-Transistor-Vorrichtung von 2A entlang der Linie AA von 2A. Die SOI-Transistor-Vorrichtung umfasst aktive Bereiche, die in einer aktiven Schicht gebildet sind, und eine Gate-Polysiliziumstruktur einer Gate-Polysiliziumschicht, die auf einer Isolierschicht hergestellt ist.
    • 3A zeigt eine nach dem Stand der Technik erstellte Ausführung für die Bereitstellung von Entladungspfaden zu einer aktiven Schicht und einer Gate-Polysiliziumschicht einer SOI-Transistor-Vorrichtung.
    • 3B zeigt eine schematische Darstellung der Vorrichtung nach dem Stand der Technik von FIG. 3A, wenn sich die Vorrichtung in einer Prozesskammer befindet.
    • 3C zeigt eine schematische Darstellung der Vorrichtung nach dem Stand der Technik von FIG. 3A während des normalen Betriebs der Vorrichtung.
    • 4A zeigt zwei s-Kontakte entsprechend einer Ausführungsform der vorliegenden Offenbarung für eine SOI-Transistor-Vorrichtung. Die s-Kontakte bieten Entladungswege zu einer aktiven Schicht (Source-Bereich) und einer Gate-Polysiliziumschicht der SOI-Transistor-Vorrichtung.
    • 4B zeigt zwei s-Kontakte entsprechend einer Ausführungsform der vorliegenden Offenbarung für eine SOI-Transistor-Vorrichtung. Die s-Kontakte bieten Entladungswege zu einer aktiven Schicht (Drain-Bereich) und einer Gate-Polysiliziumschicht der SOI-Transistor-Vorrichtung.
    • 4C-4D zeigen eine SOI-Transistor-Vorrichtung mit einem s-Kontakt entsprechend einer Ausführungsform der vorliegenden Offenbarung für eine Region der Transistor-Vorrichtung. Andere Bereiche der Transistor-Vorrichtung können mit den s-Kontakten anderer Transistor-Vorrichtungen resistiv gekoppelt werden.
    • 4E zeigt zwei benachbarte Transaktionsvorrichtungen mit je einem s-Kontakt entsprechend einer Ausführungsform der vorliegenden Offenbarung.
    • 4F zeigt eine Widerstandskopplung eines s-Kontaktes, der mit einer ersten Transistor-Vorrichtung verbunden ist, an eine zweite Transistor-Vorrichtung entsprechend einer Ausführungsform der vorliegenden Offenbarung.
    • 4G-4H zeigen zwei s-Kontakte entsprechend einer Ausführungsform der vorliegenden Offenbarung für eine SOI-Transistor-Vorrichtung, wobei die s-Kontakte durch aktive Bereiche der Transistor-Vorrichtung dringen.
    • 4I zeigt zwei s-Kontakte entsprechend einer Ausführungsform der vorliegenden Offenbarung für einen SOI-Transistor mit einer fallenreichen Schicht.
    • 4J zeigt eine schematische Darstellung der Vorrichtung von FIG. 4A, wenn sich die Vorrichtung in einer Prozesskammer befindet.
    • 4K zeigt eine schematische Darstellung der Vorrichtung von FIG. 4A während des normalen Betriebs der Vorrichtung.
    • 4L zeigt eine schematische Darstellung der Vorrichtung von FIG. 4B, wenn sich die Vorrichtung in einer Prozesskammer befindet.
    • 4M zeigt eine schematische Darstellung der Vorrichtung von FIG. 4B während des normalen Betriebs der Vorrichtung.
    • 5A-5B zeigen eine Draufsicht auf eine SOI-Transistor-Vorrichtung mit einer Vielzahl von s-Kontakten entsprechend der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • In dieser Beschreibung werden Ausführungsformen und Varianten beschrieben, um Verwendungen und Umsetzungen des erfinderischen Konzepts zu veranschaulichen. Die anschauliche Beschreibung sollte so verstanden werden, dass sie Beispiele des erfinderischen Konzepts darstellt, anstatt den Anwendungsbereich des Konzepts, wie er hier offenbart wird, einzuschränken.
  • Vorrichtungen und Verfahren, die einen Entladungspfad aus Schichten einer Halbleitervorrichtung bereitstellen, die auf einer isolierenden (elektrisch isolierenden) Schicht hergestellt sind, werden in der vorliegenden Offenbarung beschrieben. Die Entladungspfade nach den verschiedenen Ausführungsformen der vorliegenden Offenbarung sind rein ohmsche Pfade und damit einfacher in der Konstruktion und umfassen weniger Fertigungsschritte im Vergleich zum Stand der Technik. Solche rein resistiven Entladungspfade können für Halbleitervorrichtungen bereitgestellt werden, die aus einer aktiven Schicht bestehen, die über eine Isolationsschicht von einem darunterliegenden hochohmigen Substrat isoliert ist. Ein Beispiel für eine solche Halbleiteranordnung ist ein SOI-MOSFET-Transistor (z.B. 400A von 4A später beschrieben), der eine isolierende vergrabene Oxidschicht (BOX) (102) zwischen der aktiven Schicht (103) des Transistors und dem hochohmigen Substrat (401) aufweist, wobei die aktive Schicht (103) Drain (206) und Source (207) Bereiche des Transistors aufweist, die einen Gate-Kanal (210) des Transistors umgeben. In einigen Ausführungen ist der Gate-Kanal (210) durch eine entsprechende Gate-Polysilizium-Struktur (204) definiert, die Teil einer Gate-Polysilizium-Schicht ist.
  • Der hier verwendete Ausdruck „aktive Schicht“ bezeichnet die Schicht (z.B. 103), die über der darunter liegenden Oxidschicht (BOX) liegt (z.B. 102) und die über verschiedene CMOS-Verarbeitungsschritte ausgehend von einer ursprünglichen Siliziumschicht gewonnen wird. Die aktive Schicht kann sowohl aktive Bereiche (z.B. 206, 207, 210, 219) aktiver Vorrichtungen, als auch Isolationsbereiche (z.B. 208) enthalten. In einigen Ausführungsformen können die Isolationsbereiche dazu verwendet werden, benachbarte aktive Bereiche der aktiven Schicht zu isolieren. In einigen Ausführungsformen kann die aktive Schicht passive Komponenten, wie z.B. Widerstände, enthalten, die in Bereichen der aktiven Schicht erzeugt werden. Im Allgemeinen können Bereiche der aktiven Schicht, in denen Strom fließt, als aktive Bereiche der aktiven Schicht bezeichnet werden.
  • Wie hier verwendet, wird der Ausdruck „Gate Polysiliziumschicht“ verwendet, um eine Schicht (z.B. 104 aus BILD 1) zu bezeichnen, in der Gate-Polysiliziumstrukturen (z.B. 204 aus BILD 2B) gebildet werden, die Gate-Kanäle (z.B. 210 aus BILD 2B) verschiedener Halbleitervorrichtungen definieren. Die Gate-Polysiliziumschicht kann zusammenhängende und nicht zusammenhängende Gate-Polysiliziumstrukturen enthalten, die den verschiedenen Halbleitervorrichtungen zugeordnet sind.
  • Die s-Kontakte gemäß der vorliegenden Offenbarung können ohmsche Entladungspfade zur aktiven Schicht und zur Gate-Polysiliziumschicht bereitstellen, indem sie Bereiche solcher Schichten, wie aktive Bereiche der aktiven Schicht und Gate-Polysiliziumstrukturen der Gate-Polysiliziumschicht, mit dem hochohmigen Halbleitersubstrat, auf dem die Schichten hergestellt werden, resistiv verbinden.
  • Wie hierin verwendet, ist ein s-Kontakt in einer Halbleitervorrichtung gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung ein Widerstandspfad (z.B. Kombination von (315, 316, 317) oder (325, 326, 327) von 4A-4B), die eine resistive Verbindung zwischen einem Kontaktpunkt an einer Oberfläche einer Schicht bereitstellt (z.B. Regionen 206, 207 der Schicht 103 oder 204 der Schicht 104, wie in Abbildungen dargestellt. 4A-4B) der Halbleitervorrichtung und einem Kontaktpunkt an einer Oberfläche eines hochohmigen Substrats (z.B. 401 von 4A-4B) der Halbleitervorrichtung. Ein Fachmann kennt viele Herstellungsmethoden, um einen s-Kontakt gemäß der vorliegenden Offenbarung herzustellen.
  • Nach den verschiedenen Ausführungsformen der vorliegenden Offenbarung kann für den s-Kontakt jedes niederohmige leitfähige Material wie Polysilizium und verschiedene Metalle (z.B. Wolfram, Kupfer, etc.) verwendet werden. Der s-Kontakt nach der vorliegenden Offenbarung kann aus einem gleichen Material bestehen oder aus mehreren Materialien, die eine stückweise Konstruktion des s-Kontaktes (z.B. (315, 316, 317) oder (325, 326, 327) in 4A-4B) ermöglichen.
  • Nach einer Ausführungsform der vorliegenden Offenbarung durchdringt der s-Kontakt einen Isolationsbereich (z.B. 208 von BILD 4A) der aktiven Schicht (z.B. 103 von BILD 4A) der Halbleitervorrichtung und durchdringt die Isolationsschicht (z.B. BOX-Schicht 102 von BILD 4A) der Halbleitervorrichtung, um das hochohmige Substrat (z.B. 401 von BILD 4A) zu erreichen und zu kontaktieren. Bei einer SOI-Vorrichtung kann der Isolationsbereich (208) ein flacher Grabenisolationsbereich (STI) sein. Es ist zu beachten, dass durch das Durchdringen des Isolationsbereichs (208) der aktiven Schicht (103) der s-Kontakt von den aktiven Bereichen (z.B. 206, 207, 210 von BILD 4A) der Halbleitervorrichtung an allen Punkten mit Ausnahme der an der Oberfläche einer Schicht (z.B. Schicht 103 oder Schicht 104) befindlichen Kontaktstellen isoliert bleibt.
  • Nach einer weiteren Ausführungsform der vorliegenden Offenbarung durchdringt der s-Kontakt die aktive Schicht (z.B. 103 aus BILD 4A-4I) der Halbleitervorrichtung an einem aktiven Bereich (z.B. 219 aus BILD 4A-4I) der aktiven Schicht, der von anderen aktiven Bereichen isoliert werden kann (z.B.g. 206, 207, 210 von 4A-4I) der Vorrichtung und durchdringt die Isolationsschicht (z.B. BOX-Schicht 102 von 4A-4I) der Halbleitervorrichtung, um das hochohmige Substrat (z.B. 401 von 4A-4I) zu erreichen und zu kontaktieren. Die Isolation der aktiven Bereiche (206, 207, 210) innerhalb der aktiven Schicht (103) kann über Isolationsbereiche (z.B. 208 von BILD 4A-4I, die STI-Bereiche sein können) erfolgen.
  • Nach einer weiteren Ausführungsform der vorliegenden Offenbarung eine Vielzahl von s-Kontakten (z.B. (315, 316, 317) und (325, 326, 327) von 4A-4B) kann für ein und dieselbe Halbleitervorrichtung vorgesehen werden. Eine solche Vielzahl von s-Kontakten kann für aktive Bereiche der Halbleitervorrichtung, die in der aktiven Schicht (103) ausgebildet sind, einschließlich eines Drainbereichs (206) und/oder eines Sourcebereichs (207) der Vorrichtung, und für die Gate-Polysiliziumstruktur (204) der Vorrichtung, die in der Gate-Polysiliziumschicht (104) ausgebildet ist, bereitgestellt werden.
  • Entsprechend einer weiteren Ausführungsform der vorliegenden Offenbarung werden auf einem hochohmigen Substrat (401) eine Vielzahl von Vorrichtungen gebildet und eine Vielzahl von s-Kontakten zu aktiven Bereichen der aktiven Schicht und zu Gate-Polysiliziumstrukturen der Gate-Polysiliziumschicht, die der Vielzahl von Vorrichtungen zugeordnet sind, bereitgestellt.
  • Nach einer weiteren Ausführungsform der vorliegenden Offenbarung kann ein s-Kontakt, der eine direkte Verbindung zu einer ersten Vorrichtung herstellt, auch einen Entladungsweg zu anderen Vorrichtungen bereitstellen, die resistiv mit der ersten Vorrichtung gekoppelt sind. Die erste und die anderen Vorrichtungen können beispielsweise Teil einer Schaltung sein, und Verbindungen einer solchen Schaltung können eine resistive Kopplung zwischen einem oder mehreren aktiven Bereichen/Gate-Polysiliziumstrukturen der anderen Vorrichtungen und einer aktiven Bereich/Gate-Polysiliziumstruktur der ersten Vorrichtung, die direkt mit einem s-Kontakt verbunden ist, herstellen, wodurch effektiv ein resistiver Entladungsweg zu den einen oder mehreren aktiven Bereichen/Gate-Polysiliziumstrukturen der anderen Vorrichtungen bereitgestellt wird. Dementsprechend kann eine Schaltung mit einer Vielzahl von Vorrichtungen (z.B. Transistoren) durch eine gemeinsame Anzahl von s-Kontakten geschützt werden, wobei die Aufteilung über Widerstandsverbindungen der Vielzahl von Vorrichtungen erfolgt. Dadurch können alle aktiven Bereiche und alle Gate-Polysiliziumstrukturen der Vielzahl der Vorrichtungen wirksam geschützt werden. Mit anderen Worten, jede aktive Region und Gate-Polysilizium-Struktur einer Transistor-Vorrichtung der Schaltung hat entweder eine direkte Verbindung zu einem s-Kontakt oder ist über Schaltungsverbindungen mit einem s-Kontakt resistiv gekoppelt. Der leitende Kontakt (316) des s-Kontaktes (315, 316, 317) stellt in Bezug auf BILD 4A eine direkte Verbindung zum aktiven Bereich (207) der Vorrichtung (400A) her. Mit anderen Worten, der aktive Bereich (207) der Vorrichtung 400A hat eine direkte Verbindung zum s-Kontakt (315, 316, 317), und der s-Kontakt soll der Vorrichtung (400A) zugeordnet sein.
  • Entsprechend einer weiteren Ausführungsform der vorliegenden Offenbarung kontaktiert der s-Kontakt einen Bereich (z.B. 204, 206, 207) der Halbleitervorrichtung über einen ersten leitenden Kontakt (z.B. 316 und 326 von BILD 4A) und kontaktiert das hochohmige Substrat (401) über einen zweiten leitenden Kontakt (z.B. 315 und 325 von BILD 4A), wobei der erste und der zweite leitende Kontakt über eine leitende Leitung (z.B. 317 und 327 von BILD 4A) leitend verbunden sind. Nach einer Ausführungsform der vorliegenden Offenbarung ist die Verbindung Teil einer Metallschicht der Halbleitervorrichtung.
  • Nach einer weiteren Ausführungsform der vorliegenden Offenbarung kann zwischen dem hochohmigen Substrat (401) und der BOX-Schicht (102) eine trapreiche Schicht (z.B. 402 aus BILD 4I) bereitgestellt werden. Der Fachmann versteht leicht einige der Vorteile, die sich aus der Aufnahme einer fallenreichen Schicht in eine SOI-Vorrichtung ergeben, dessen Beschreibung außerhalb des Rahmens der vorliegenden Offenbarung liegt. In einem Fall, in dem eine fallenreiche Schicht bereitgestellt wird, kann der s-Kontakt (z.B. 325, 326, 327 von BILD 4I) weiter durch die fallenreiche Schicht (402) eindringen, um (direkten) Kontakt mit dem hochohmigen Substrat (401) herzustellen, oder der s-Kontakt (z.B. 315, 316, 317) kann die fallenreiche Schicht (402) tief genug durchdringen, um einen resistiven Kontakt durch einen verbleibenden Teil der Dicke der fallenreichen Schicht mit dem hochohmigen Substrat (401) herzustellen.
  • Wie hier verwendet, ist ein hochohmiges Substrat ein Substrat mit einem spezifischen Widerstand im Bereich von 3.000 bis 20.000 oder mehr Ohm-cm. Der Widerstand des Substrates kann über die Dotierung des Substrates gesteuert werden, wobei eine leichtere Dotierung für einen höheren spezifischen Widerstand des Substrates sorgt. Wie ein Fachmann weiß, verwendet das Standard-SOI-Verfahren Substrate mit einem niedrigen spezifischen Widerstand unter 1.000 Ohm-cm. Aufgrund des geringen Querschnitts (z.B. 0,35 µm × 0,35 µm) des leitenden Kontakts (315, 325), der mit dem hochohmigen Substrat (401) in Kontakt steht, liegt der effektive Kontaktwiderstand zwischen dem leitenden Kontakt (315, 325) und dem hochohmigen Substrat (401) im Bereich von 0,2 bis 20 G-Ohm aufgrund des verteilten Widerstands als Strommassen zum kleinen Kontakt und der nichtohmischen Natur der Grenzfläche aufgrund der Lichtdotierung des Substrats (401).
  • Wie in den folgenden Abschnitten der vorliegenden Offenbarung dargestellt, kann ein s-Kontakt entsprechend den verschiedenen Ausführungsformen der vorliegenden Offenbarung durch Verbinden zweier leitender Kontakte über eine Verbindung bereitgestellt werden, wobei ein erster leitender Kontakt mit einer aktiven Schicht oder einer Gate-Polysiliziumschicht einer Halbleitervorrichtung verbunden ist und ein zweiter leitender Kontakt mit einem hochohmigen Substrat der Halbleitervorrichtung durch Durchdringen einer Isolationsschicht und optional durch eine fangreiche Schicht der Halbleitervorrichtung verbunden ist. Darüber hinaus kann der s-Kontakt wiederum über resistive Verbindungen einer gemeinsamen Schaltung mit einer aktiven Schicht oder einer Gate-Polysiliziumschicht einer anderen Halbleitervorrichtung gekoppelt werden. Wie oben beschrieben, kann die Verbindung zur aktiven Schicht und zur Gate-Polysiliziumschicht über leitfähige Kontakte hergestellt werden, die mit aktiven Bereichen der aktiven Schicht bzw. mit der Gate-Polysiliziumstruktur der Gate-Polysiliziumschicht verbunden sind.
  • Die hier beschriebenen Ausführungsformen werden am Beispiel eines N-Typ-MOSFETs dargestellt. Eine Person mit normaler Sachkenntnis wird die hier dargelegten erfinderischen Konzepte leicht auf andere Arten von Halbleitervorrichtungen, wie z.B. eine MOSFET-Vorrichtung vom Typ P, anwenden, indem sie gegebenenfalls verschiedene Arten von Dopingschemata anwendet. Die Ausführungsformen nach der vorliegenden Erfindung können auch auf erweiterte Drain-Vorrichtungen, wie seitlich diffundierte Metalloxid-Halbleiter (LDMOS) und andere Gated Transistoren oder Vorrichtungen, die eine Isolationsschicht zwischen einer aktiven Schicht und einem hochohmigen Substrat aufweisen, angewendet werden.
  • Halbleitervorrichtungen mit s-Kontakten gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch Halbleitervorrichtungen auf Silizium-auf-Isolatoren (SOI), einschließlich Feldeffekttransistoren (FET), enthalten. Die FET-Vorrichtungen können komplementäre Metalloxid-Halbleiter (CMOS), Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) und andere Feldeffekttransistoren (FET) enthalten.
  • In einer beispielhaften Ausführungsform kann ein s-Kontakt einen leitenden Kontakt in quadratischer oder rechteckiger Form umfassen. Wie in späteren Abschnitten der vorliegenden Offenbarung beschrieben, kann der s-Kontakt einen niederohmigen Leitungspfad zwischen einem Bereich einer oberen Schicht der Halbleitervorrichtung und dem hochohmigen Substrat bereitstellen und somit einen Entladungspfad für injizierte Ladungen während eines Herstellungsprozesses bereitstellen.
  • Für eine beispielhafte Ausführungsform eines SOI-MOSFET-Transistors können ein oder mehrere s-Kontakte zu einem Source- und/oder Drain-Bereich des Transistors bereitgestellt werden. Alternativ oder zusätzlich können ein oder mehrere s-Kontakte an der Gate-Polysilizium-Struktur des Transistors angebracht werden.
  • Zur beispielhaften Ausführungsform einer Schaltung mit mehreren miteinander verbundenen SOI-MOSFET-Transistoren mit entsprechenden aktiven Bereichen und Gate-Polysiliziumstrukturen können ein oder mehrere s-Kontakte zu den aktiven Bereichen einiger oder aller Transistoren der Schaltung und ein oder mehrere s-Kontakte zu den Gate-Polysiliziumstrukturen einiger oder aller Transistoren der Schaltung bereitgestellt werden. In einer beispielhaften Ausführungsform können Schaltungsverbindungen eine resistive Kopplung von einer aktiven Region und/oder Gate-Polysiliziumstruktur eines ersten Transistors zu einem s-Kontakt eines zweiten Transistors und damit einen Entladungsweg zum ersten Transistor bereitstellen.
  • Nach einer anderen Ausführungsform der vorliegenden Offenbarung kann die Anzahl der s-Kontakte und entsprechende räumliche Platzierungen in einer Halbleitervorrichtung so vorgesehen werden, dass ein Potential über zwei beliebige Punkte der Halbleitervorrichtung während eines Ladungsinjektionsprozesses (z.B. Plasmaätzen) begrenzt wird. Bei einem bekannten hohen spezifischen Widerstand des Substrates und induzierten Strömen durch die s-Kontakte während des Ladungsinjektionsprozesses kann die Anzahl der s-Kontakte zur Begrenzung dieser Potentialdifferenz abgeleitet werden. Dies kann mit Hilfe einer Simulationssoftware erfolgen. Der Fachmann wird verstehen, dass aufgrund des rein ohmschen Charakters der s-Kontakte nach der vorliegenden Erfindung ein Kompromiss zwischen einer Leckage während des Betriebs der Halbleitervorrichtung, die mit dem Hinzufügen der s-Kontakte verbunden ist, und dem Schutzumfang der s-Kontakte während der Herstellung der Vorrichtung besteht.
  • 1 zeigt ein Halbleitersubstrat (101) in einer beispielhaften Hochenergie-Prozesskammer (100). Das Halbleitersubstrat (101) umfasst eine aktive Siliziumschicht (103), die aktive Bereiche von aktiven Komponenten mit entsprechenden leitenden Kontakten umfasst, und eine (Gate-)Polysiliziumschicht (104), die Gate-Polysiliziumstrukturen mit entsprechenden leitenden Kontakten auf der Polysiliziumschicht (104) umfasst. Die aktive Schicht (103) liegt über einer Isolationsschicht (102), die eine Leitung zwischen der aktiven Schicht (103) und dem Substrat (101) verhindert. Das Substrat (101) wird auf eine Bodenelektrode (160) der Kammer gelegt, die mit einem Bodenpotential (190) verbunden ist. Eine obere Elektrode (150) der Kammer ist an eine variable Versorgung (180) angeschlossen. Innerhalb der exemplarischen Prozesskammer (100) kann das Halbleitersubstrat (101) einem Ereignis ausgesetzt werden, das einen Potentialgradienten erzeugen oder Ladung auf dem Halbleitersubstrat (101) induzieren kann, wodurch injizierte Ladungen innerhalb der Schichten (103), (104) oder an Grenzflächen zwischen diesen Schichten eingeschlossen bleiben und während einer Bearbeitungsphase des Substrats große Potentialunterschiede zwischen diesen Schichten und dem Substrat (101) entstehen können. Eingeklemmte Ladungen innerhalb der Schichten können die Betriebseigenschaften (z.B. Änderung der Schwellenspannung, Änderung der Leckageeigenschaften usw.) der aktiven Komponenten negativ beeinflussen, während die großen Potentialunterschiede zwischen den Schichten und dem Substrat die aktiven Komponenten der aktiven Schicht beschädigen können, wodurch sie unbrauchbar werden. Durch die Bereitstellung eines Entladungsweges über Kontakte an der Oberfläche von Halbleiterschichten (103) und (104) zum Bodenpotential (190), das mit der Bodenelektrode (160) gekoppelt ist, können Ladungen in solche Halbleiterschichten verhindert (z.B. entfernt) werden.
  • 2A zeigt eine Draufsicht einer N-Typ SOI-MOSFET-Vorrichtung (200), das Teil der aktiven Komponenten sein kann, die in einer aktiven Schicht über dem Halbleitersubstrat (101) ausgebildet sind. Ein Gate-Finger (204) der Vorrichtung (200) befindet sich zwischen einem Source-bereich (207) und einem Drain-Bereich (206). Der Gate-Finger (204) hat eine Länge von LG und eine Breite von WG. Zum einen kann der Gate-Finger über eine in der Polysiliziumschicht (104) gebildete Gate-Polysiliziumstruktur (204) hergestellt werden, die die Implantation von Dotierungsionen, die zur Dotierung der benachbarten Source- und Drain-Bereiche des MOSFET verwendet werden, blockieren kann. Eine Person mit gewöhnlichen Fähigkeiten in der Kunst weiß leicht, dass eine Mehrfinger SOI Vorrichtung eine Vielzahl solcher Finger elektrisch gekoppelt haben kann, wobei jeder Finger eine entsprechende Gate Polysilizium Struktur (204) mit entsprechenden Gate-Kontakten (213), einen Drain Bereich (206) mit entsprechenden Drain-Kontakten (212) und einen Source Bereich (207) mit entsprechenden Source-Kontakten (211) umfassen kann. Bei einigen Ausführungsformen können sich benachbarte Finger einen entsprechenden Drain- und/oder Source-Bereich teilen. Alternativ können sich mehrere Finger, die einer Vielzahl von Transistor-Vorrichtungen entsprechen, ein gemeinsames Halbleitersubstrat (101) teilen und gegeneinander elektrisch isoliert sein. Die Isolation der aktiven Bereiche (206, 207) der Vorrichtung (200) gegenüber anderen aktiven Bereichen (219), die auf dem Halbleitersubstrat (101) ausgebildet sind, kann über Isolationsbereiche (208) erfolgen. Die Person mit gewöhnlichen Fähigkeiten wird wissen, dass Regionen außerhalb der gekennzeichneten Regionen von 2A aktive Regionen (219) oder isolierte Regionen (208) umfassen können.
  • 2B zeigt einen Querschnitt der N-Typ SOI-MOSFET-Bausteine (200) entlang der Linie AA von 2A. Wie in der Querschnittsansicht in 2B dargestellt, besteht der SOI-MOSFET aus einer Schichtstruktur, die auf dem Substrat (101) ausgebildet ist und aus Schichten (102), (103), (204) und (205) besteht. In einem Aspekt wird die Schicht (204), die die Gate Polysilizium Struktur der Vorrichtung bildet, über eine isolierende Gate Siliziumoxidschicht (205) gelegt. In einem Aspekt ist die Körperregion (210) unter der Schicht (204) mit einem P-Typ-Dotierungsmittel (P-Körper) dotiert, und die Source- (207) und Drain- (206) Regionen sind stark mit einem N-Typ-Dotierungsmittel (N+) implantiert. Wie in den Abbildungen dargestellt, sind die Bereiche (206), (207) und (210) Teil einer aktiven Schicht (103), die auf einer isolierenden verdeckten Oxidschicht (BOX) (103) liegt. Wie in den und gezeigt, ist die Vorrichtung (200) von benachbarten Bereichen innerhalb der aktiven Schicht (103) (die benachbarte Schaltungen mit anderen Fingern/Transistoren enthalten können, nicht dargestellt) durch flache Grabenisolationsbereiche (208), die nicht leitfähig sind, isoliert. Aufgrund des isolierenden Charakters der BOX-Schicht (102) ist ein Leitungspfad zwischen den Schichten (103), (204) und (205) und dem Halbleitersubstrat (101) in dem in den und dargestellten SOI-MOSFET nicht vorgesehen, so dass die Vorrichtung (200) während eines Herstellungsprozesses mit hohem Potential für Ladungsinjektion anfällig ist.
  • 3A zeigt eine nach dem Stand der Technik konstruierte SOI-MOSFET-Vorrichtung (300), die einen ersten Entladungspfad zwischen einem Kontakt (326) auf der Gate-Polysiliziumstruktur (204) und dem Halbleitersubstrat (101) und einen zweiten Entladungspfad zwischen einem Kontakt (316) auf dem Source-Bereich (207) der Vorrichtung (300) und dem Halbleitersubstrat (101) bereitstellt. Der Fachmann wird feststellen, dass 3A keinen genauen Querschnitt eines SOI-MOSFETs zeigt, da der Kontakt (326) zur Gate-Polysiliziumstruktur (204) typischerweise in einer anderen Querschnittsebene liegt als die Querschnittsebene des Kontaktes (316) zum Source-Bereich (207).
  • Wie aus der in 3A dargestellten Ausführungsform nach dem Stand der Technik erkennbar ist, besteht der erste Entladungspfad aus dem leitenden Kontakt (326), der leitenden Verbindung (327), dem leitenden Kontakt (325), dem N-dotierten Bereich (345) und dem Halbleitersubstrat (101). Leitfähige Kontakte (325, 326) und Verbindungen (327) können aus Metall wie Kupfer oder Wolfram hergestellt werden. Außerdem bilden der N-dotierte Bereich (345), der im Halbleitersubstrat (101) vergraben ist, und der P-dotierte Bereich des Substrats (101), der mit dem Bereich (345) in Kontakt steht, eine Verbindungsdiode. Der erste Entladungsweg koppelt daher die Gate-Polysiliziumschicht (204) über eine Verbindungsdiode an das Halbleitersubstrat (101).
  • Der zweite Entladungsweg der in 3A dargestellten Vorrichtung nach dem Stand der Technik besteht aus dem leitenden Kontakt (316), der leitenden Verbindung (317), dem leitenden Kontakt (315), dem P-dotierten Bereich (340) und dem Halbleitersubstrat (101). Ähnlich dem ersten Entladungspfad können leitende Kontakte (315, 316) und leitende Verbindungen (317) aus Metall, wie Kupfer oder Wolfram, hergestellt werden.
  • Es ist zu beachten, dass sowohl der erste als auch der zweite Entladungspfad des Stand der Technik (300) die leitenden Kontakte (315) und (325) über Bereiche (340) bzw. (345) mit dem Halbleitersubstrat (101) koppeln. Der direkte Kontakt zwischen diesen Kontakten und dem Halbleitersubstrat (101) ist daher in der in 3A dargestellten Ausführung nach dem Stand der Technik nicht vorhanden.
  • Wenn die Vorrichtung (300) nach dem Stand der Technik in der Prozesskammer (100) angeordnet ist, ermöglicht die aus Elementen (345) und (101) des ersten Entladungspfades gebildete Verbindungsdiode einen Ladungsfluss (z.B. Elektronen) von der Gate-Polysiliziumstruktur (204) der Polysiliziumschicht (104) zu der unteren Elektrodenplatte, mit der das Halbleitersubstrat (101) gekoppelt ist. Ebenso ermöglicht der zweite Entladungsweg einen Ladungsfluss vom Source-Bereich (207) der aktiven Schicht (103) zur unteren Elektrodenplatte, mit der das Halbleitersubstrat (101) gekoppelt ist. Der Fachmann wird erkennen, dass die Sperrschichtdiode für die in der Prozesskammer erzeugten Ströme durchlässig sein kann und somit Ladungen in beide Richtungen fließen können.
  • In der in 3A dargestellten Vorrichtung (300) nach dem Stand der Technik hat das Halbleitersubstrat (101) einen niedrigen ohmschen Widerstand und kann daher einen niederohmigen Leitungspfad zwischen zwei beliebigen Bereichen innerhalb des Substrats (101), einschließlich Bereichen (340) und (345), bereitstellen. Daher ist die aus Bereichen (345, 101) des Standes der Technik (300) gebildete Verbindungsdiode erforderlich, um einen Leitungspfad zwischen dem Gate-Kontakt (326) und dem Source-Kontakt (316) während des normalen Betriebs der Vorrichtung nicht zuzulassen (z.B. über einen vom Halbleitersubstrat (101) zwischen leitenden Kontakten (315) und (325) vorgesehenen niederohmigen Weg).
  • 3B und 3C repräsentieren schematisch den Stand der Technik (300) in der Konfiguration (300B), wo sich die Vorrichtung in der Prozesskammer (100) befindet, und in der Konfiguration (300C), wo sich die Vorrichtung im Normalbetrieb befindet. Diese Abbildungen zeigen die Transistor-Vorrichtung (300) und die entsprechenden Verbindungen für jede der beiden Konfigurationen (300B) und (300C). Widerstand δR2 repräsentiert den kombinierten (niedrigen) Widerstand von (325, 326, 327), Widerstand δR1 repräsentiert den kombinierten (niedrigen) Widerstand von (315, 316, 317), Element (375) repräsentiert die durch (345) und benachbarte Bereiche von (101) gebildete Verbindungsdiode, δr0 stellt einen Widerstand eines niederohmigen Pfades zwischen Bereich (340) und Bereich (345) der Vorrichtung (300) dar, und (δr1, δr2) stellen Widerstände niederohmiger Pfade zwischen jedem der Bereiche (340, 345) und der unteren Elektrode der Prozesskammer (die ein niedriges Bezugspotential, wie z.B. Masse, aufweist) dar. Der Fachmann wird verstehen, dass Widerstände (δr0, δr1, δr2) durch das niederohmige Halbleitersubstrat (101) bereitgestellt werden.
  • Bei weiterer Bezugnahme auf FIG. 3C, wie oben beschrieben, ist die Diode (375) aufgrund des geringen spezifischen Widerstandes des Substrats (101) der Ausführungsvorrichtung nach dem Stand der Technik (300) erforderlich, um keine Strombelastung des Gates durch die Source zu erzeugen. Der Fachmann wird feststellen, dass die erforderliche Diode (375) einen Stromfluss zwischen dem Gate (G) und der Source (S) der Vorrichtung nur während des Betriebs des Transistor-Vorrichtung (300) blockiert, wobei die Gate-Spannung VG höher ist als die Source-Spannung VS , wodurch die Diode (375) in einen umgekehrten Vorspannungszustand versetzt wird. Die Ausführungsform des Standes der Technik geht daher davon aus, dass im Normalbetrieb der Vorrichtung (300) die Gate-Spannung nicht niedriger ist als die Source-Spannung, da ein solcher Zustand die Diode (375) in einen Vorwärtsvorspannungszustand versetzt und eine gewünschte negative Vorspannung (VG < VS) der Vorrichtung verhindert.
  • 4A zeigt eine beispielhafte Ausführungsform nach der vorliegenden Offenbarung einer mit s-Kontakten versehenen SOI-MOSFET-Vorrichtung (400A). Ein erster s-Kontakt (326, 327, 325) liefert einen ersten Entladungspfad zwischen einem Kontakt (326) auf der Gate-Polysiliziumstruktur (204), der in der Polysiliziumschicht (104) und dem Halbleitersubstrat (401) angeordnet ist, und ein zweiter s-Kontakt (316, 317, 315) liefert einen zweiten Entladungspfad zwischen einem Kontakt (316) auf dem Source-Bereich (207), der in dem aktiven Bereich (103) der Vorrichtung (400A) und dem Halbleitersubstrat (401) angeordnet ist. Durch die Verwendung eines hochohmigen Halbleitersubstrats (401) können die s-Kontakte und damit der erste und der zweite Entladungspfad der Vorrichtung (400A) nach der vorliegenden Erfindung von einer aktiven Vorrichtung (z.B. der Diode (375), die in Bezug zu der in 3A-3C dargestellten Ausführungsform nach dem Stand der Technik beschrieben ist, frei gemacht werden) und kann rein resistiv bleiben. Dadurch kann die Schutzwirkung bei einem hochenergetischen Prozess mit einfacheren Strukturen und weniger Fertigungsschritten der Vorrichtung entsprechend der vorliegenden Erfindung aufrechterhalten werden.
  • Wie in der Ausführungsform gemäß der vorliegenden Offenbarung in 4A zu sehen ist, besteht der erste Entladungspfad (s-Kontakt) aus einem leitenden Kontakt (326), der mit der Gate-Polysiliziumstruktur (204) in Kontakt steht, einer leitenden Verbindung (327) und einem leitenden Kontakt (325), der direkt mit dem Halbleitersubstrat (401) in Kontakt steht (im Gegensatz zu der in 3A dargestellten Ausführungsform nach dem Stand der Technik, wo der Kontakt indirekt ist und durch einen Kopplungsbereich (345), der eine Verbindungsdiode bildet). Ebenso besteht der zweite Entladungsweg (s-Kontakt) aus einem leitenden Kontakt (316), der mit dem Source-Bereich (207) in Kontakt steht, einer leitenden Leitung (317) und einem leitenden Kontakt (315), der direkt mit dem Halbleitersubstrat (401) in Kontakt steht. In einer beispielhaften Verkörperung der vorliegenden Offenbarung können leitende Kontakte (315, 316, 325, 326) und leitende Leitungen (317, 327) aus Metall, wie Kupfer oder Wolfram, hergestellt werden. In alternativen Ausführungen nach der vorliegenden Offenbarung können solche Kontakte aus jedem niederohmigen leitfähigen Material, einschließlich anderer Metalle und Polysilizium, hergestellt werden.
  • Nach weiteren Ausführungsformen der vorliegenden Offenbarung können die s-Kontakte mit Bereichen (z.B. Source, Drain, Gate Polysilizium) anderer Vorrichtungen resistiv gekoppelt werden, wodurch diese Bereiche effektiv mit Entladungspfaden für zugeführte Ladungen versorgt werden.
  • Mit weiterem Hinweis auf 4A erkennt der Fachmann leicht, dass sowohl der erste als auch der zweite Entladungspfad (s-Kontakte) nach der vorliegenden Offenbarung rein ohmsche Pfade sind und somit einen symmetrischen Ladungsfluss von den beiden Enden der Pfade ermöglichen können. Das bedeutet, dass die vorliegende Erfindung unabhängig von der Polarität des Potentialgradienten der Source (180, 190) der 1 Entladungswege für zugeführte Ladungen bereitstellt. Die Entkopplung der Entladungspfade (und damit zwischen Source und Gate der Vorrichtung) während des normalen Betriebs der Vorrichtung wird durch den hohen spezifischen Widerstand des Halbleitersubstrats (401) gewährleistet, der einen hohen Widerstandsweg zwischen dem Kontakt (315) und dem Kontakt (325) bietet. Dies bedeutet, dass im Gegensatz zur Ausführungsform nach dem Stand der Technik, die in 3A-3C dargestellt wird, die vorliegende Erfindung jede Vorspannung des Gates in Bezug auf die Source der Vorrichtung, einschließlich einer negativen Vorspannung (VG < VS) der Vorrichtung gemäß der vorliegenden Erfindung, während des normalen Betriebs der Vorrichtung, erlaubt. Der Fachmann wird diese Flexibilität zu schätzen wissen, da eine negative Vorspannung z.B. eine höhere Ein-/Ausgangsisolation in manchen HF-Schaltanlagen bewirken kann.
  • Entsprechend einer weiteren Ausführungsform der vorliegenden Offenbarung kann der zweite Entladungspfad in den Drain-Bereich der Transistor-Vorrichtung statt in den Source-Bereich, wie in 4B dargestellt, mit gleichem Entkopplungsgrad (über den hochohmigen Pfad) der beiden Pfade wie oben beschrieben, gelegt werden.
  • Entsprechend weiterer Ausführungsformen der vorliegenden Offenbarung können separate und koexistierende s-Kontakte (Entladungspfade) zu jedem der Source-Bereiche (207), Drain-Bereiche (206) und der Gate-Polysiliziumstruktur (204) bereitgestellt werden. Diese Ausführungsform stellt eine Kombination der durch 4A und 4B repräsentierten Ausführungsform dar. FIGs. 5A und 5B, später beschrieben, zeigen eine solche Kombination.
  • Eine Halbleitervorrichtung nach der vorliegenden Erfindung kann mit einem, zwei oder mehreren s-Kontakten versehen werden, die jeweils eine direkte Verbindung zum Drain/Source-Bereich und/oder zur Gate-Polysilizium-Struktur der Vorrichtung aufweisen. 4A-4B zeigen Halbleitervorrichtungen entsprechend der vorliegenden Offenbarung mit s-Kontakten, die jeweils direkt mit dem Drain/Source-Bereich und der Gate-Polysilizium-Struktur der Vorrichtung verbunden sind (direkte Verbindung). 4C-4D zeigen eine Halbleitervorrichtung (400C, 400D) entsprechend der vorliegenden Offenbarung mit einem s-Kontakt (325, 326, 327), (315, 316, 317), der entweder direkt mit der Gate-Polysiliziumstruktur (204) (4C) oder mit dem Drain/Source-Bereich (206/207) der Vorrichtung verbunden ist (4D). Wie oben beschrieben, obwohl die Halbleitervorrichtung (400C, 400D) keine direkte Verbindung zu einem s-Kontakt sowohl für einen aktiven Bereich (z.B. 206, 207) der Vorrichtung als auch für die Gate-Polysiliziumstruktur der Vorrichtung enthält, kann eine resistive Kopplung (Verbindung) zu einem s-Kontakt, der eine direkte Verbindung zu einer anderen Halbleitervorrichtung hat, an die Halbleitervorrichtung (400C, 400D) zur Verfügung gestellt werden.
  • 4E zeigt eine beispielhafte Konfiguration der beiden Halbleitervorrichtungen (400C, 400D) von FIG. 4C und 4D, die auf einem gleichen hochohmigen Halbleitersubstrat (401) hergestellt wurden. Wie in 4E zu sehen ist, durchdringen die s-Kontakte (325, 326, 327) und (315, 316, 317) die Schicht (103) an einem Isolationsbereich (208) der Schicht, der die aktiven Bereiche (z.B. 205, 206, 207) der beiden Halbleitervorrichtungen isoliert. In der exemplarischen Ausführungsform gemäß der vorliegenden Offenbarung in 4E wird gezeigt, dass die beiden s-Kontakte durch einen gleichen (zusammenhängenden) Isolationsbereich (208) dringen. Der Fachmann wird wissen, dass er eine solche beispielhafte Ausführungsform nicht als Einschränkung dessen betrachten darf, was die Erfinder als ihre Erfindung betrachten, da z.B. der Isolationsbereich (208) kein zusammenhängender Bereich sein muss und jeder der s-Kontakte durch einen anderen und nicht zusammenhängenden Isolationsbereich dringen kann.
  • Nach einer weiteren exemplarischen Ausführungsform der vorliegenden Offenbarung können die s-Kontakte zweier unterschiedlicher Halbleitervorrichtungen (400C, 400D) die Schicht (103) an unterschiedlichen (nicht benachbarten) Isolationsbereichen (208) durchdringen, wie in 4F dargestellt. Die beispielhafte Ausführungsform nach der vorliegenden Offenbarung in BILD 4F zeigt eine beispielhafte Konfiguration zur resistiven Kopplung (z.B. über die Elemente 425, 426, 427, 219, 415, 417) eines aktiven Bereichs (206) einer ersten Vorrichtung (400C) an einen s-Kontakt (315, 316, 317), der direkt mit einem aktiven Bereich einer zweiten Vorrichtung (400D) verbunden ist, wobei das erste und die zweite Vorrichtung ihre jeweiligen aktiven Bereiche (206, 207, 210) durch Isolationsbereiche (208) getrennt haben.
  • Wie in der beispielhaften Ausführungsform in 4F zu sehen ist, ist der Drain-Bereich (206) der Vorrichtung (400C) über leitfähigen Kontakt (425), leitfähige Verbindung (427) und leitfähigen Kontakt (426) mit einem innerhalb der Schicht (103) gebildeten aktiven Bereich (219) verbunden. Der aktive Bereich (219) wiederum bietet eine resistive Verbindung zwischen dem leitenden Kontakt (426) und einem leitenden Kontakt (415). Schließlich wird der leitende Kontakt (415) über eine leitende Verbindung (417) mit dem leitenden Kontakt (315) des s-Kontaktes (315, 316, 317) resistiv gekoppelt, wodurch die resistive Kopplung zwischen dem Source-Bereich (206) der ersten Vorrichtung (400C) und dem s-Kontakt (315, 316, 317) der zweiten Vorrichtung (400D) erfolgt.
  • In weiterer Bezugnahme auf 4F kann der aktive Bereich (219), obwohl aus Gründen der Übersichtlichkeit nicht dargestellt, jede aktive oder passive Komponente enthalten, die einen resistiven Leitungspfad zwischen den beiden Kontakten (426) und (415) bereitstellen kann. Dies kann z.B. eine Kombination aus einem oder mehreren Widerständen, einem oder mehreren Transistoren und zugehörigen Verbindungen sein, die in Kombination einen resistiven Leitungsweg (also symmetrisch zu einem Stromfluss) zwischen den beiden leitenden Kontakten (426) und (415) bilden und dadurch einen aktiven Bereich (206) einer ersten Vorrichtung (400C) mit einem s-Kontakt, der direkt mit einem aktiven Bereich (207) einer zweiten Vorrichtung (400D) verbunden ist, resistiv verbinden. Ein Fachmann wird verstehen, dass eine ähnliche Konfiguration zur resistiven Kopplung eines Gate-Polysiliziumbereichs einer ersten Vorrichtung an einen S-Kontakt vorgesehen werden kann, der direkt mit einem Bereich (z.B. Gate-Polysiliziumstruktur) einer zweiten Vorrichtung verbunden ist, wobei die beiden Vorrichtungen durch einen oder mehrere Isolationsbereiche (208) getrennt sind.
  • In den verschiedenen exemplarischen Ausführungsformen nach der oben dargestellten Offenbarung durchdringt der s-Kontakt die Schicht (103) an einem in der Schicht (103) gebildeten Isolationsbereich (208). Nach weiteren exemplarischen Ausführungsformen der vorliegenden Offenbarung kann der s-Kontakt in aktive Bereiche der Schicht (103) eindringen (z.B. Bereiche der aktiven Schicht (103), in denen Strom fließen kann), die Drain- und Source-Bereiche einer Transistor-Vorrichtung sowie in der Schicht (103) gebildete passive Komponenten, wie Widerstände, umfassen können. 4G und 4H zeigen beispielhafte Ausführungsformen gemäß der vorliegenden Offenbarung, bei denen der s-Kontakt die Schicht (103) an aktiven Bereichen (219) der Schicht, die sich von den Isolationsbereichen (208) unterscheiden, durchdringt. Ähnliche Ausführungsformen basierend auf den einzelnen 4C-4F kann vorgesehen werden, wobei die s-Kontakte einen aktiven Bereich (219) der Schicht (103) anstelle eines Isolationsbereichs (208) der Schicht (103) durchdringen.
  • 4I zeigt eine Halbleitervorrichtung (400I) entsprechend einer Ausführungsform der vorliegenden Offenbarung, die auf einem hochohmigen Halbleitersubstrat (401) mit einer darüberliegenden fangreichen Schicht (402) hergestellt ist. Wie in 4I zu sehen ist, befindet sich die fallenreiche Schicht (402) zwischen dem hochohmigen Substrat (401) und der BOX-Schicht (102). In einem Fall, in dem eine fallenreiche Schicht bereitgestellt wird, kann der s-Kontakt (z.B. 325, 326, 327 von 4I) weiter durch die fallenreiche Schicht (402) eindringen, um (direkten) Kontakt mit dem hochohmigen Substrat (401) herzustellen. Dies ist in 4I dargestellt, wo gezeigt wird, dass der leitende Kontakt (325) des s-Kontaktes (325, 326, 327) durch die gesamte Dicke der fallenreichen Schicht (402) hindurchreicht, um das hochohmige Halbleitersubstrat (401) zu erreichen und zu kontaktieren. Alternativ kann der s-Kontakt (z.B. 315, 316, 317 aus 4H) die Fallenreiche Schicht (402) tief genug durchdringen, um durch einen verbleibenden Dickenbereich der Fallenreichen Schicht mit dem hochohmigen Substrat (401) Kontakt aufzunehmen. Dies ist in 4I zu sehen, wo der leitende Kontakt (315) des s-Kontaktes (315, 316, 317) die fangreiche Schicht (402) in einer Tiefe von ε durchdringt und keinen direkten Kontakt mit dem hochohmigen Halbleitersubstrat (401) herstellt. Die Tiefe ε, in der der leitende Kontakt (315) die fangreiche Schicht (402) durchdringt, reicht aus, um eine resistive Kopplung (Kontakt) mit einem gewünschten Widerstand durch die verbleibende Tiefe der fangreichen Schicht (402) an das hochohmige Halbleitersubstrat (401) herzustellen. Bei manchen Ausführungsformen kann eine Tiefe von ε, die im Wesentlichen gleich Null ist, ausreichen, um einen gewünschten ohmschen Kontakt herzustellen. Der Fachmann wird erkennen, dass eine der verschiedenen Ausführungsformen des oben beschriebenen s-Kontaktes und mit Bezug auf 4A-4H kann auch für den Fall vorgesehen werden, dass zwischen dem hochohmigen Substrat (401) und der BOX-Schicht (102) eine fallenreiche Schicht vorgesehen ist, wie in 4I dargestellt. Es ist zu beachten, dass der Widerstand der Trap-reichen Schicht (402) im Allgemeinen die gleiche Größenordnung hat wie der Widerstand des Substrats (401).
  • 4J und 4K stellen schematisch die Vorrichtung (400A) der vorliegenden Erfindung in der Konfiguration (400J) dar, in der sich die Vorrichtung innerhalb der Prozesskammer (100) befindet, und in der Konfiguration (400K), in der sich die Vorrichtung im Normalbetrieb befindet. Diese Abbildungen zeigen den Transistorbaustein (400A) und die entsprechenden Verbindungen für jede der beiden Konfigurationen (400J) und (400K), die von den zugehörigen s-Kontakten bereitgestellt werden. Widerstand δR2 repräsentiert den kombinierten (niedrigen) Widerstand des s-Kontaktes (325, 326, 327), Widerstand δR1 repräsentiert den kombinierten (niedrigen) Widerstand des s-Kontaktes (315, 316, 317), Widerstand r0 repräsentiert einen Widerstand eines hochohmigen Pfades zwischen den Kontakten (315) und (325), und Widerstände (r1, r2) repräsentieren Widerstände von resistiven Verbindungen zwischen jedem der Kontakte (315, 325) und der unteren Elektrode der Prozesskammer (die mit einem niedrigen Bezugspotential, wie Masse, versehen ist). Der Fachmann wird verstehen, dass Widerstände (r0, r1, r2) durch das hochohmige Halbleitersubstrat (101) bereitgestellt werden.
  • 4L und 4M stellen schematisch die Vorrichtung (400B) der vorliegenden Erfindung in der Konfiguration (400L) dar, wobei sich die Vorrichtung innerhalb der Prozesskammer (100) befindet, und in der Konfiguration (400M), wobei sich die Vorrichtung während des normalen Betriebs befindet. Diese Abbildungen zeigen den Transistorbaustein (400B) und die entsprechenden Verbindungen für jede der beiden Konfigurationen (400L) und (400M), die von den zugehörigen s-Kontakten bereitgestellt werden. Widerstand δR2 repräsentiert den kombinierten (niedrigen) Widerstand des s-Kontaktes (325, 326, 327), Widerstand δR1 repräsentiert den kombinierten (niedrigen) Widerstand des s-Kontaktes (315, 316, 317), Widerstand r0 repräsentiert einen Widerstand eines hochohmigen Pfades zwischen den Kontakten (315) und (325), und Widerstände (r1, r2) repräsentieren Widerstände von resistiven Verbindungen zwischen jedem der Kontakte (315, 325) und der unteren Elektrode der Prozesskammer (die mit einem niedrigen Bezugspotential, wie Masse, versehen ist). Der Fachmann wird verstehen, dass Widerstände (r0, r1, r2) durch das hochohmige Halbleitersubstrat (101) bereitgestellt werden.
  • Nach einer weiteren Ausgestaltung der vorliegenden Offenbarung kann die Anzahl der an einer Transistor-Vorrichtung (z.B. 400A, 400B) zur Verfügung gestellten s-Kontakte einem gewünschten hohen Grenzpotential über zwei beliebige Punkte der Transistor-Vorrichtung während des Ladungsinjektionsprozesses (z.B. Plasmaätzen) entsprechen. Die Simulationssoftware kann eine solche Anzahl und Platzierung der s-Kontakte in der Vorrichtung basierend auf dem hohen Widerstandswert des Halbleitersubstrats (401) und induzierten Strömen durch die s-Kontakte während des Ladungseinspeisevorgangs bereitstellen. Beispielsweise kann ein gewünschter kleinerer Spannungsabfall über dem Halbleitersubstrat (401) während des Ladungseinspeisevorgangs durch eine erhöhte Anzahl von s-Kontakten erreicht werden, wodurch die effektiven (äquivalenten) Widerstandswerte von r1 und r2 von 4C-4F reduziert werden können. Außerdem kann der Abstand zwischen den Kontakten (315) und (325) so optimiert werden, dass während des normalen Betriebs der Vorrichtung eine gewünschte Widerstandsisolation zwischen dem ersten und dem zweiten s-Kontakt erreicht wird und somit der Widerstandswert des Widerstandes r0 von 4J-4M effektiv eingestellt wird. (z.B. effektiver/äquivalenter Widerstandswert zwischen Gate und Source und/oder zwischen Gate und Drain größer als ein vorgegebener Minimalwert).
  • 5A zeigt eine vereinfachte Draufsicht einer SOI-Transistor-Vorrichtung (z.B. 400A, 400B, 400I von 4A, 4B, 4I) mit einer Vielzahl von s-Kontakten (510) entsprechend der vorliegenden Erfindung. In der beispielhaften Ausführungsform gemäß der vorliegenden Offenbarung in 5A sind jeweils zwei s-Kontakte (510) für den Source-Bereich (207), den Drain-Bereich (206) und die Gate-Polysilizium-Struktur (204) vorgesehen. Wie in 5A zu sehen ist, können die s-Kontakte (510) Kontakte (211, 212, 213) der entsprechenden Bereiche (Source, Drain, Gate) gemeinsam nutzen und über Verbindungen (317, 327) der s-Kontakte, die über die aktiven Bereiche (206, 207) der Vorrichtung hinausgehen und über die Isolationsbereiche (z.B. (208)) hinausreichen, wo die Verbindungen (317, 327) mit den Verbindungen (315, 325) in Kontakt treten, einen resistiven Leitungspfad zum hochohmigen Halbleitersubstrat (401) bilden. Die leitenden Kontakte (315, 325) wiederum durchdringen die Isolationsbereiche (208) und die Isolationsschicht (BOX) (102), um das hochohmige Halbleitersubstrat (401) zu erreichen und direkten Kontakt mit dem hochohmigen Halbleitersubstrat (401) herzustellen. Wenn zwischen dem hochohmigen Halbleitersubstrat (401) und der BOX-Schicht (102) eine fallenreiche Schicht (z.B. 402 in 4I) vorhanden ist, durchdringen die leitenden Kontakte (315, 325) auch die fallenreiche Schicht, entweder vollständig, um direkten Kontakt mit dem Substrat (401) herzustellen, oder teilweise, um eine resistive Kopplung mit dem Substrat (401) herzustellen.
  • 5B zeigt eine vereinfachte Draufsicht einer SOI-Transistor-Vorrichtung (z.B. 400G, 400H von 4G-4H) mit einer Vielzahl von s-Kontakten (510) entsprechend der vorliegenden Erfindung. Im Gegensatz zur beispielhaften Ausführungsform gemäß der vorliegenden Offenbarung in FIG. 5A können die s-Kontakte der in 5B dargestellten SOI-Vorrichtung über leitfähige Kontakte (315, 325) die oberste Schicht der Vorrichtung, die aktive Bereiche (206, 207) der Vorrichtung enthält, an einem aktiven Bereich (219) durchdringen, der über Isolationsbereiche (208) von den aktiven Bereichen (206, 207) der Vorrichtung isoliert ist. Der isolierte Bereich (219) kann ein aktiver Bereich eines separaten Transistors, eines Widerstandes oder einer anderen Vorrichtung sein. Alternativ dringen ein oder mehrere der Kontakte (315, 325) nicht in den aktiven Bereich (219) ein, sondern kontaktieren den aktiven Bereich (219) resistiv, wobei der aktive Bereich wiederum über einen s-Kontakt mit dem Halbleiter (401) resistiv gekoppelt ist (nicht abgebildet in 5B), wie in 4F dargestellt.
  • Beispielhafte und nicht limitierende Anwendungen für Transistor-Vorrichtungen, die den s-Kontakt entsprechend den verschiedenen Ausführungsformen der vorliegenden Offenbarung verwenden, können allgemeine analoge Schaltungen, HF-Schalter, Leistungsverstärker (PAs), rauscharme Verstärker (LNAs), Analog-Digital-Wandler (ADCs), spannungsgesteuerte Oszillatoren (VCOs) und Spannungsreferenzschaltungen bei Frequenzen von bis zu 100 GHz und darüber hinaus umfassen. Im Allgemeinen können die s-Kontakte nach den Lehren der vorliegenden Offenbarung für jede Halbleitervorrichtung verwendet werden, die mit CMOS-Technologie auf SOI-Substrat hergestellt wurde.
  • Es ist darauf hinzuweisen, dass die verschiedenen exemplarischen Ausführungsformen gemäß der vorliegenden Offenbarung zwar anhand eines exemplarischen Falles eines SOI-MOSFETs vom Typ N dargestellt wurden, dieser exemplarische Fall jedoch hauptsächlich aus Gründen der Übersichtlichkeit bereitgestellt wurde. Die verschiedenen Ausführungsformen des s-Kontaktes können nach der vorliegenden Erfindung auch an andere Transistortypen und andere Transistortechnologien angepasst werden, insbesondere wenn sich die Source- und/oder Drain-Bereiche bis zu einer Isolationsschicht wie einer „BOX“-Schicht eines SOI-Bauelements erstrecken, die einen Leitungsweg für hohe Energieladungen z.B. während eines Plasmaätzprozesses verhindern kann.
  • Zu den Anwendungen, die die neuartigen Vorrichtungen und Systeme verschiedener Ausführungsformen umfassen können, gehören elektronische Schaltungen für Hochgeschwindigkeitsrechner, Kommunikations- und Signalverarbeitungsschaltungen, Modems, Ein- oder Mehrprozessormodule, einzelne oder mehrere eingebettete Prozessoren, Datenschalter und anwendungsspezifische Module, einschließlich Mehrschicht- und Mehrchipmodule. Solche Vorrichtungen und Systeme können weiter als Unterkomponenten in einer Vielzahl von elektronischen Systemen enthalten sein, wie Fernseher, Mobiltelefone, PCs (z.B. Laptops, Desktop-Computer, Handheld-Computer, Tablet-Computer usw.), Arbeitsstationen, Radios, Videoplayer, Audioplayer (z.B. MP3-Player), Fahrzeuge, medizinische Geräte (z.B. Herzmonitor, Blutdruckmessgerät usw.) und andere. Einige Ausführungsformen können eine Reihe von Methoden beinhalten.
  • Es ist möglich, die hier beschriebenen Tätigkeiten in einer anderen Reihenfolge als der beschriebenen auszuführen. Verschiedene Tätigkeiten, die in Bezug auf die hier beschriebenen Methoden beschrieben werden, können wiederholt, seriell oder parallel ausgeführt werden.
  • Die beigefügten Zeichnungen, die einen Teil davon bilden, zeigen zur Veranschaulichung und nicht zur Beschränkung spezifische Verkörperungen, in denen der Gegenstand geübt werden kann. Die abgebildeten Ausführungsformen sind hinreichend detailliert beschrieben, um es den Fachleuten zu ermöglichen, die hier veröffentlichten Lehren zu praktizieren. Andere Ausführungsformen können verwendet und daraus abgeleitet werden, so dass strukturelle und logische Substitutionen und Änderungen vorgenommen werden können, ohne vom Umfang dieser Offenbarung abzuweichen. Diese detaillierte Beschreibung ist daher nicht im engeren Sinne zu verstehen, und der Umfang der verschiedenen Ausführungsformen wird nur durch die beigefügten Ansprüche sowie die gesamte Bandbreite der ihnen zustehenden Äquivalente definiert.
  • Solche Ausführungsformen des erfinderischen Gegenstands können hier einzeln oder gemeinsam mit dem Begriff „Erfindung“ bezeichnet werden, ohne den Anwendungsbereich dieser Anmeldung freiwillig auf eine einzelne Erfindung oder einen erfinderischen Begriff zu beschränken, wenn mehr als eine Erfindung tatsächlich offenbart wird. Obwohl hierin spezifische Ausführungsformen dargestellt und beschrieben wurden, kann jede Anordnung, die zur Erreichung des gleichen Zwecks berechnet wurde, durch die gezeigten spezifischen Ausführungsformen ersetzt werden. Diese Offenlegung soll alle Anpassungen oder Variationen verschiedener Ausführungsformen abdecken. Kombinationen der obigen Ausführungsformen und anderer Ausführungsformen, die hier nicht ausdrücklich beschrieben sind, werden denjenigen, die sich in der Fachrichtung auskennen, bei Durchsicht der obigen Beschreibung ersichtlich sein.
  • Die Zusammenfassung der vorliegenden Offenlegung ist gemäß § 1.72(b) C.F.R. 37 erstellt worden und erfordert eine Zusammenfassung, die es dem Leser ermöglicht, die Art der technischen Offenlegung schnell zu ermitteln. Sie wird mit der Maßgabe vorgelegt, dass sie nicht zur Auslegung oder Einschränkung des Umfangs oder der Bedeutung der Ansprüche verwendet wird. In der vorstehenden Detailbeschreibung sind verschiedene Merkmale in einer einzigen Ausführungsform zusammengefasst, um die Offenlegung zu vereinfachen. Diese Art der Offenlegung ist nicht so auszulegen, dass sie mehr Merkmale erfordert, als in jedem Anspruch ausdrücklich angegeben sind. Vielmehr kann der erfinderische Gegenstand in weniger als allen Merkmalen einer einzigen offenbarten Ausführungsform gefunden werden. Daher werden die folgenden Ansprüche in die Detailbeschreibung aufgenommen, wobei jeder Anspruch für sich allein steht.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 14964412 [0001]

Claims (42)

  1. Eine Vorrichtung, umfassend: ein hochohmiges Halbleitersubstrat; eine auf dem Substrat liegende Isolationsschicht; eine aktive Schicht, die über der Isolationsschicht liegt und aktive Bereiche und Isolationsbereiche der Vorrichtung umfasst; einen Transistor, der in einem isolierten Teil der aktiven Schicht ausgebildet ist, wobei der Transistor einen Drain-Bereich, einen Source-Bereich und einen Gate-Kanal-Bereich umfasst; und eine erste leitende Struktur, die einen von: a) einem Drain-Kontakt oder einem Source-Kontakt und b) einem Gate-Kontakt mit dem Halbleitersubstrat resistiv verbindet, wobei die erste leitende Struktur umfasst: eine erste leitende Verbindung, die a) und b) mit einem ersten leitenden Kontakt verbindet, wobei sich der erste leitende Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht und durch die Isolationsschicht erstreckt, um Kontakt mit dem Halbleitersubstrat herzustellen.
  2. Die Vorrichtung nach Anspruch 1, wobei sich der erste leitende Kontakt durch die aktive Schicht an einem Isolationsbereich der Vorrichtung erstreckt.
  3. Die Vorrichtung nach Anspruch 2, wobei der Isolationsbereich ein flacher Grabenisolationsbereich (STI) ist.
  4. Die Vorrichtung nach Anspruch 1, wobei sich der erste leitende Kontakt durch die aktive Schicht an einem aktiven Bereich der Vorrichtung erstreckt.
  5. Die Vorrichtung nach Anspruch 1, wobei die erste leitende Struktur den Drain-Kontakt resistiv mit dem Halbleitersubstrat verbindet.
  6. Die Vorrichtung nach Anspruch 1, wobei die erste leitende Struktur den Source Kontakt resistiv mit dem Halbleitersubstrat verbindet.
  7. Die Vorrichtung nach Anspruch 1, wobei die erste leitende Struktur den Gate-Kontakt resistiv mit dem Halbleitersubstrat verbindet.
  8. Die Vorrichtung nach Anspruch 1, wobei der Drain-Kontakt, der Source-Kontakt, die erste leitende Verbindung, die zweite leitende Verbindung und der erste leitende Kontakt eines von: a) Wolfram, b) Kupfer, c) Polysilizium und d) einem Metall umfassen.
  9. Die Vorrichtung nach Anspruch 1, ferner umfassend eine zweite leitende Struktur, die die andere von a) und b) resistiv mit dem Halbleitersubstrat verbindet.
  10. Die Vorrichtung nach Anspruch 9, wobei die zweite leitfähige Struktur umfasst: eine zweite leitende Verbindung, die die andere von a) und b) mit einem zweiten leitenden Kontakt verbindet, wobei der zweite leitende Kontakt resistiv mit dem Halbleitersubstrat gekoppelt ist.
  11. Die Vorrichtung nach Anspruch 10, wobei sich der zweite leitende Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht und durch die Isolationsschicht erstreckt, um Kontakt mit dem Halbleitersubstrat herzustellen.
  12. Die Vorrichtung nach Anspruch 11, wobei sich der zweite leitende Kontakt durch die aktive Schicht an einem Isolationsbereich der Vorrichtung erstreckt.
  13. Die Vorrichtung nach Anspruch 11, wobei sich der zweite leitende Kontakt durch die aktive Schicht an einem aktiven Bereich der Vorrichtung erstreckt.
  14. Die Vorrichtung nach Anspruch 10, wobei der zweite leitende Kontakt mit einem aktiven Bereich außerhalb des isolierten Teils der aktiven Schicht resistiv gekoppelt ist.
  15. Die Vorrichtung nach Anspruch 14, wobei der aktive Bereich außerhalb des isolierten Teils der aktiven Schicht ein aktiver Bereich eines zweiten Transistors ist.
  16. Die Vorrichtung nach Anspruch 15, wobei der aktive Bereich des zweiten Transistors über eine leitende Struktur ähnlich der ersten leitenden Struktur mit dem Halbleitersubstrat resistiv gekoppelt ist, wobei sich ein leitender Kontakt der leitenden Struktur durch die aktive Schicht und durch die Isolierschicht erstreckt, um Kontakt mit dem Halbleitersubstrat herzustellen.
  17. Die Vorrichtung nach Anspruch 1, wobei ein Widerstandswert des hochohmigen Substrats in einem Bereich von 3.000 bis 20.000 Ohm-cm liegt.
  18. Die Vorrichtung nach Anspruch 1, wobei ein Widerstandswert des hochohmigen Substrats größer als 3.000 Ohm-cm ist.
  19. Die Vorrichtung nach Anspruch 9, die weiter eine oder mehrere zusätzliche erste leitende Strukturen und/oder eine oder mehrere zusätzliche zweite leitende Strukturen umfasst.
  20. Die Vorrichtung nach Anspruch 19, wobei eine Anzahl der einen oder mehreren zusätzlichen ersten leitenden Strukturen auf einem gewünschten äquivalenten Widerstand zwischen den ersten leitenden Strukturen und der von der Isolationsschicht abgewandten Unterseite des Halbleitersubstrats basiert.
  21. Die Vorrichtung nach Anspruch 19, wobei eine Anzahl der einen oder mehreren zusätzlichen zweiten leitenden Strukturen auf einem gewünschten äquivalenten Widerstand zwischen den zweiten leitenden Strukturen und der von der Isolationsschicht abgewandten Unterseite des Halbleitersubstrats basiert.
  22. Die Vorrichtung nach Anspruch 19, wobei eine Erhöhung der Anzahl der einen oder mehreren zusätzlichen leitenden Strukturen einen äquivalenten Widerstand durch das Halbleitersubstrat zwischen den leitenden Strukturen und einer von der Isolationsschicht abgewandten Unterseite des Halbleitersubstrats verringert.
  23. Die Vorrichtung nach Anspruch 19, wobei eine relative Position der ersten leitenden Strukturen bezüglich der zweiten leitenden Strukturen auf einem gewünschten äquivalenten Widerstand durch das Halbleitersubstrat zwischen den ersten leitenden Strukturen und den zweiten leitenden Strukturen basiert.
  24. Die Vorrichtung nach Anspruch 1, wobei der Transistor ein N-Typ-Metalloxid-Halbleiter-Feldeffekttransistor (NMOSFET) ist.
  25. Die Vorrichtung nach Anspruch 1, wobei der Transistor ein P-Typ-Metalloxid-Halbleiter-Feldeffekttransistor (PMOSFET) ist.
  26. Eine Vorrichtung, umfassend: ein hochohmiges Halbleitersubstrat; eine fallenreiche Schicht über dem Substrat; eine Isolationsschicht, die über der fallenreichen Schicht liegt; eine aktive Schicht, die über der Isolationsschicht liegt und aktive Bereiche und Isolationsbereiche der Vorrichtung umfasst; einen Transistor, der in einem isolierten Teil der aktiven Schicht ausgebildet ist, wobei der Transistor einen Drain-Bereich, einen Source-Bereich und einen Gate-Kanal-Bereich umfasst; und eine erste leitende Struktur, die einen von: a) einem Drain-Kontakt oder einem Source-Kontakt und b) einem Gate-Kontakt mit dem Halbleitersubstrat resistiv verbindet, wobei die erste leitende Struktur umfasst: eine erste leitende Verbindung zwischen a) und b) und einem ersten leitenden Kontakt, wobei sich der erste leitende Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht erstreckt, sich weiter durch die Isolationsschicht erstreckt und die fangreiche Schicht durchdringt, um einen resistiven Kontakt mit dem Halbleitersubstrat herzustellen.
  27. Die Vorrichtung nach Anspruch 26, wobei sich der erste leitende Kontakt durch die aktive Schicht an einem Isolationsbereich der Vorrichtung erstreckt.
  28. Die Vorrichtung nach Anspruch 26, wobei sich der erste leitende Kontakt durch die aktive Schicht an einem aktiven Bereich der Vorrichtung erstreckt.
  29. Die Vorrichtung nach Anspruch 26, wobei sich der erste leitende Kontakt durch die fangreiche Schicht erstreckt, um direkten Kontakt mit dem Halbleitersubstrat herzustellen.
  30. Die Vorrichtung nach Anspruch 26, wobei der erste leitende Kontakt die fangreiche Schicht in einer Tiefe durchdringt, die einem gewünschten Widerstandswert des Widerstandskontakts entspricht.
  31. Die Vorrichtung nach Anspruch 26, wobei ein Widerstandswert des hochohmigen Substrats in einem Bereich von 3.000 bis 20.000 Ohm-cm liegt.
  32. Die Vorrichtung nach Anspruch 26, wobei ein Widerstandswert des hochohmigen Substrats größer als 3.000 Ohm-cm ist.
  33. Ein Verfahren zur Bereitstellung eines Entladungspfades für eine Silizium-auf-Isolator (SOI) Transistor-Vorrichtung, wobei das Verfahren umfasst: (i) Bilden einer aktiven Schicht auf einem hochohmigen Substrat, wobei die aktive Schicht von dem hochohmigen Substrat durch eine Isolierschicht, die über dem hochohmigen Substrat liegt, isoliert ist; (ii) Bilden aktiver Bereiche der Transistor-Vorrichtung innerhalb eines isolierten Teils der aktiven Schicht, wobei die aktiven Bereiche einen Source-Bereich, einen Drain-Bereich und einen Gate-Kanal-Bereich der Transistor-Vorrichtung umfassen; (iii) Bilden einer ersten leitenden Struktur, die mindestens eines von a) einem Drain-Kontakt oder einem Source-Kontakt und b) einem Gate-Kontakt der Transistor-Vorrichtung mit dem hochohmigen Substrat resistiv verbindet, wobei die erste leitende Struktur gebildet wird durch: die eine erste leitende Verbindung zwischen dem mindestens einen von a) und b) und einem ersten leitenden Kontakt bildet; den ersten leitenden Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht und durch die Isolationsschicht zu einem resistiven Kontakt mit dem hochohmigen Halbleitersubstrat verlängert und (iv) auf der Grundlage der Bildung der ersten leitenden Struktur, die einen ersten Entladungspfad zu der Transistor-Vorrichtung bereitstellt.
  34. Das Verfahren nach Anspruch 33, wobei sich der erste leitende Kontakt durch einen Isolationsbereich der aktiven Schicht erstreckt und Kontakt mit dem hochohmigen Substrat herstellt.
  35. Das Verfahren nach Anspruch 34, wobei der Isolationsbereich ein Bereich mit flacher Grabenisolierung (STI) ist.
  36. Das Verfahren nach Anspruch 33, wobei sich der erste leitende Kontakt durch die aktive Schicht an einem aktiven Bereich einer separaten Halbleitervorrichtung erstreckt, die innerhalb der aktiven Schicht ausgebildet ist und Kontakt mit dem hochohmigen Substrat herstellt.
  37. Das Verfahren nach Anspruch 33, weiter umfassend: Bildung einer zweiten leitfähigen Struktur; und auf der Basis der Bildung, die das andere der mindestens einen von a) und b) resistiv mit dem hochohmigen Halbleitersubstrat verbindet.
  38. Das Verfahren nach Anspruch 37, wobei die Bildung der zweiten leitenden Struktur umfasst: die eine zweite leitende Verbindung zwischen der einen von a) und b) und einem zweiten leitenden Kontakt bildet; den zweiten leitenden Kontakt durch die aktive Schicht in einem Bereich der aktiven Schicht außerhalb des isolierten Bereichs der aktiven Schicht und durch die Isolationsschicht zu einem resistiven Kontakt mit dem hochohmigen Halbleitersubstrat verlängert und basierend auf der Bildung der ersten leitfähigen Struktur, die einen zweiten Entladungspfad zu der Transistor-Vorrichtung bereitstellt.
  39. Das Verfahren nach Anspruch 33, wobei ein Widerstandswert des hochohmigen Substrats in einem Bereich von 3.000 bis 20.000 Ohm-cm liegt.
  40. Das Verfahren nach Anspruch 33, wobei ein Widerstandswert des hochohmigen Substrats größer als 3.000 Ohm-cm ist.
  41. Das Verfahren nach Anspruch 33 oder Anspruch 38, wobei die erste und/oder zweite leitende Verbindung eine fangreiche Schicht durchdringt, die zwischen dem hochohmigen Substrat und der Isolierschicht gebildet wird.
  42. Das Verfahren nach Anspruch 41, wobei sich die erste und/oder zweite leitende Verbindung durch die fallenreiche Schicht erstreckt, um Kontakt mit der hochohmigen Schicht herzustellen.
DE112016005679.6T 2015-12-09 2016-09-30 S-Kontakt für SOI Pending DE112016005679T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/964,412 US9837412B2 (en) 2015-12-09 2015-12-09 S-contact for SOI
US14/964,412 2015-12-09
PCT/US2016/054982 WO2017099871A1 (en) 2015-12-09 2016-09-30 S-contact for soi

Publications (1)

Publication Number Publication Date
DE112016005679T5 true DE112016005679T5 (de) 2018-08-23

Family

ID=57124196

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112016005679.6T Pending DE112016005679T5 (de) 2015-12-09 2016-09-30 S-Kontakt für SOI

Country Status (5)

Country Link
US (7) US9837412B2 (de)
CN (2) CN110010552B (de)
DE (1) DE112016005679T5 (de)
TW (2) TWI716465B (de)
WO (1) WO2017099871A1 (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837412B2 (en) 2015-12-09 2017-12-05 Peregrine Semiconductor Corporation S-contact for SOI
US9837965B1 (en) 2016-09-16 2017-12-05 Peregrine Semiconductor Corporation Standby voltage condition for fast RF amplifier bias recovery
US9847348B1 (en) 2016-12-20 2017-12-19 Peregrine Semiconductor Corporation Systems, methods and apparatus for enabling high voltage circuits
US9899484B1 (en) * 2016-12-30 2018-02-20 Texas Instruments Incorporated Transistor with source field plates under gate runner layers
US10409727B2 (en) 2017-03-31 2019-09-10 Intel Corporation System, apparatus and method for selective enabling of locality-based instruction handling
US10283463B2 (en) 2017-04-11 2019-05-07 International Business Machines Corporation Terahertz detector comprised of P-N junction diode
US10672726B2 (en) 2017-05-19 2020-06-02 Psemi Corporation Transient stabilized SOI FETs
US10276371B2 (en) 2017-05-19 2019-04-30 Psemi Corporation Managed substrate effects for stabilized SOI FETs
US10348293B2 (en) 2017-06-19 2019-07-09 Psemi Corporation Timing controller for dead-time control
US10116297B1 (en) 2017-06-19 2018-10-30 Psemi Corporation DC-coupled high-voltage level shifter
US10319854B1 (en) 2017-12-05 2019-06-11 Psemi Corporation High voltage switching device
US20190386104A1 (en) * 2017-12-31 2019-12-19 Skyworks Solutions, Inc. Switch body connections to achieve soft breakdown
CN110164978B (zh) * 2018-02-14 2022-06-21 联华电子股份有限公司 半导体装置以及其制作方法
US20190288006A1 (en) 2018-03-13 2019-09-19 Psemi Corporation Backside Charge Control for FET Integrated Circuits
US10580903B2 (en) 2018-03-13 2020-03-03 Psemi Corporation Semiconductor-on-insulator transistor with improved breakdown characteristics
US10672806B2 (en) * 2018-07-19 2020-06-02 Psemi Corporation High-Q integrated circuit inductor structure and methods
US10573674B2 (en) 2018-07-19 2020-02-25 Psemi Corporation SLT integrated circuit capacitor structure and methods
US10658386B2 (en) 2018-07-19 2020-05-19 Psemi Corporation Thermal extraction of single layer transfer integrated circuits
US20200043946A1 (en) 2018-07-31 2020-02-06 Psemi Corporation Low Parasitic Capacitance RF Transistors
CN111092086B (zh) * 2018-10-24 2022-04-19 世界先进积体电路股份有限公司 半导体装置及其制造方法
US11031320B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing process charging damages
US11004972B2 (en) * 2019-06-12 2021-05-11 Globalfoundries Singapore Pte. Ltd. Semiconductor device having conducting member for electrically coupling gate structure to underlying substrate of SOI structure
US10777636B1 (en) 2019-06-12 2020-09-15 Psemi Corporation High density IC capacitor structure
US11374022B2 (en) 2019-06-14 2022-06-28 Psemi Corporation Distributed FET back-bias network
US11973033B2 (en) 2020-01-03 2024-04-30 Skyworks Solutions, Inc. Flip-chip semiconductor-on-insulator transistor layout
US11271077B2 (en) * 2020-03-03 2022-03-08 Globalfoundries U.S. Inc. Trap-rich layer in a high-resistivity semiconductor layer

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562539B1 (ko) * 1997-12-19 2006-03-22 어드밴스드 마이크로 디바이시즈, 인코포레이티드 벌크 씨모스 구조와 양립 가능한 에스오아이 구조
US6121659A (en) * 1998-03-27 2000-09-19 International Business Machines Corporation Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
EP1342319A1 (de) * 2000-11-02 2003-09-10 Koninklijke Philips Electronics N.V. Integrierte schaltung mit ausgangstreibern
JP2004207271A (ja) * 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
DE10319497B4 (de) * 2003-04-30 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem ohmschen Substratkontakt
JP3954532B2 (ja) * 2003-06-13 2007-08-08 沖電気工業株式会社 Ｓｏｉ半導体装置の製造方法及びｓｏｉ半導体装置
US8071438B2 (en) * 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US7157683B2 (en) 2004-07-16 2007-01-02 Micron Technology, Inc. Method, apparatus and system providing configurable current source device for image sensors
JP4725095B2 (ja) * 2004-12-15 2011-07-13 ソニー株式会社 裏面入射型固体撮像装置及びその製造方法
US7622357B2 (en) * 2006-05-25 2009-11-24 International Business Machines Corporation Semiconductor device structures with backside contacts for improved heat dissipation and reduced parasitic resistance
US7414289B2 (en) 2006-07-17 2008-08-19 Advanced Micro Devices, Inc. SOI Device with charging protection and methods of making same
JP5259211B2 (ja) * 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR101017809B1 (ko) * 2008-03-13 2011-02-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7842580B2 (en) 2008-05-19 2010-11-30 International Business Machines Corporation Structure and method for buried inductors for ultra-high resistivity wafers for SOI/RF SiGe applications
US7843005B2 (en) * 2009-02-11 2010-11-30 International Business Machines Corporation SOI radio frequency switch with reduced signal distortion
US8133774B2 (en) 2009-03-26 2012-03-13 International Business Machines Corporation SOI radio frequency switch with enhanced electrical isolation
US8048753B2 (en) 2009-06-12 2011-11-01 Globalfoundries Inc. Charging protection device
JP5550444B2 (ja) 2010-05-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8636592B2 (en) * 2011-03-24 2014-01-28 International Business Machines Corporation Intelligent screen selection
US20120313173A1 (en) 2011-06-07 2012-12-13 Rf Micro Devices, Inc. Method for isolating rf functional blocks on silicon-on-insulator (soi) substrates
JP2012256649A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp 半導体装置、半導体ウエハ、及びこれらの製造方法
US8575694B2 (en) * 2012-02-13 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated gate bipolar transistor structure having low substrate leakage
JP2013168487A (ja) * 2012-02-15 2013-08-29 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US9059269B2 (en) 2013-01-10 2015-06-16 International Business Machines Corporation Silicon-on-insulator heat sink
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US9437771B2 (en) * 2013-05-14 2016-09-06 Fermi Research Alliance, Llc Monolithic active pixel radiation detector with shielding techniques
US9799557B2 (en) * 2014-01-22 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with metal ring on silicon-on-insulator (SOI) substrate
US20150228714A1 (en) * 2014-02-13 2015-08-13 Rfaxis, Inc. Isolation methods for leakage, loss and non-linearity mitigation in radio-frequency integrated circuits on high-resistivity silicon-on-insulator substrates
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
KR20170013240A (ko) * 2014-05-30 2017-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
US20160141226A1 (en) 2014-11-14 2016-05-19 International Business Machines Corporation Device connection through a buried oxide layer in a silicon on insulator wafer
WO2016183146A1 (en) 2015-05-12 2016-11-17 Skyworks Solutions, Inc. Silicon-on-insulator devices having contact layer
US9472512B1 (en) * 2015-10-14 2016-10-18 Globalfoundries Singapore Pte. Ltd. Integrated circuits with contacts through a buried oxide layer and methods of producing the same
US9837412B2 (en) 2015-12-09 2017-12-05 Peregrine Semiconductor Corporation S-contact for SOI
US9899415B1 (en) 2016-08-17 2018-02-20 International Business Machines Corporation System on chip fully-depleted silicon on insulator with rf and mm-wave integrated functions
US9847348B1 (en) 2016-12-20 2017-12-19 Peregrine Semiconductor Corporation Systems, methods and apparatus for enabling high voltage circuits
US10276371B2 (en) 2017-05-19 2019-04-30 Psemi Corporation Managed substrate effects for stabilized SOI FETs
US10672726B2 (en) 2017-05-19 2020-06-02 Psemi Corporation Transient stabilized SOI FETs
US10658386B2 (en) 2018-07-19 2020-05-19 Psemi Corporation Thermal extraction of single layer transfer integrated circuits
US10777636B1 (en) 2019-06-12 2020-09-15 Psemi Corporation High density IC capacitor structure

Also Published As

Publication number Publication date
CN106972028B (zh) 2019-04-19
US20230065101A1 (en) 2023-03-02
US10763257B2 (en) 2020-09-01
US20240088151A1 (en) 2024-03-14
TW202125764A (zh) 2021-07-01
US20210035973A1 (en) 2021-02-04
CN106972028A (zh) 2017-07-21
TWI763218B (zh) 2022-05-01
WO2017099871A1 (en) 2017-06-15
US11735589B2 (en) 2023-08-22
US20170338230A1 (en) 2017-11-23
US10438950B2 (en) 2019-10-08
US11387235B2 (en) 2022-07-12
US20200091148A1 (en) 2020-03-19
TW201731064A (zh) 2017-09-01
US20180158822A1 (en) 2018-06-07
US20170170177A1 (en) 2017-06-15
US9837412B2 (en) 2017-12-05
CN110010552B (zh) 2023-07-14
TWI716465B (zh) 2021-01-21
CN110010552A (zh) 2019-07-12

Similar Documents

Publication Publication Date Title
DE112016005679T5 (de) S-Kontakt für SOI
DE102016015952B3 (de) Hochgeschwindigkeits-Schnittstellenschutzvorrichtung
DE102009049774B4 (de) BiCMOS-Schaltungsanordnung
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE3720156C2 (de)
DE102008038552B4 (de) Vertikaldiode unter Verwendung von Silizium, ausgebildet durch selektives epitaxiales Aufwachsen
DE102008051245B4 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE2313312A1 (de) Integrierte schaltung mit isolierte gate-elektroden aufweisenden feldeffekttransistoren
DE102014101074A1 (de) Durchkontaktierungen und Verfahren zu ihrer Ausbildung
DE102004045467B4 (de) Feldeffekt-Trenchtransistor
DE102016211222B3 (de) Transistor mit mehreren Substratgates
DE1943302C3 (de) Integrierte, sich selbst isolierende Transistoranordnung
DE202015105413U1 (de) Integrierte, floatende Diodenstruktur
DE2300116A1 (de) Hochfrequenz-feldeffekttransistor mit isolierter gate-elektrode fuer breitbandbetrieb
DE102016115006B4 (de) Middle-end-of-line streifen für standardzelle
DE102006013203B3 (de) Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
DE102017215354A1 (de) Halbleiter und verfahren zum herstellen von halbleiterbauelementen
DE2953931C2 (de)
EP1284019B1 (de) Halbleiter-leistungsbauelement
DE2406807B2 (de) Integrierte Halbleiterschaltung
DE102006031539B4 (de) Integrierter Halbleiterchip mit lateraler Wärmedämmung und Substratkontakt
DE1764578B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einem Feldeffekttransistor
DE10256575A1 (de) Lateraler MOSFET mit hoher Durchbruchspannung und damit ausgestattete Vorrichtung
EP1870938A1 (de) Halbleiterschutzstruktur für eine elektrostatische Entladung
DE102011083038B4 (de) Transistor und Verfahren zum Herstellen eines Transistors und zum Herstellen eines Halbleiterbauelements

Legal Events

Date Code Title Description
R081 Change of applicant/patentee

Owner name: PSEMI CORP., SAN DIEGO, US

Free format text: FORMER OWNER: PEREGRINE SEMICONDUCTOR CORPORATION, SAN DIEGO, CALIF., US

R012 Request for examination validly filed