JP2007048899A - スイッチ回路装置 - Google Patents

Abstract

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】制御抵抗にパッド形状の第１ｎ＋型領域を接続し、出力端子パッドに接続する第２ｎ＋型領域を設ける。これにより制御端子−出力端子間に保護素子を接続する。更に制御抵抗に高抵抗体を接続し、出力端子パッドから保護素子を介して制御抵抗に漏れる高周波信号を減衰させる。これにより、インサーションロスおよびアイソレーションを全く劣化させることなく、マシンモデルで４００Ｖの静電破壊電圧を得ることができる。
【選択図】 図３

Description

本発明は、スイッチ回路装置に関し、特に保護素子を接続することにより静電破壊電圧を大幅に向上させるスイッチ回路装置に関する。

化合物半導体のスイッチ回路装置のスイッチング素子となるＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、ショットキーゲートのサージ耐量が小さいため、ソース−ゲート間にｎｐｎ保護ダイオードを接続し、ショットキーゲートの順逆方向に対して１０倍以上のサージ耐量を実現する手法が知られている（例えば非特許文献１参照。）。
宮脇康雄他、３名、「イオン注入型低雑音デュアルゲートＧａＡｓＭＥＳＦＥＴ」、ＳＡＮＹＯ ＴＥＣＨＮＩＣＡＬ ＲＥＶＩＥＷ、三洋電機（株）、１９８６年８月、ＶＯＬ．１８、ＮＯ．２、Ｐ７６−８４

ＧａＡｓ ＭＥＳＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の化合物半導体装置では、基板に、例えばｎ型不純物を注入する、あるいは絶縁化領域で分離するなどして、動作領域や抵抗などの伝導領域を形成している。すなわち、デバイスの伝導領域としては一つの導電型（ｎ型）の不純物で構成される。

しかし、静電破壊に弱いショットキー接合を保護するために、上記の如くｎｐｎ保護ダイオードを接続する場合には、保護ダイオードを形成するためだけにｐ型不純物領域の形成工程が必要である。

またｎｐｎ保護ダイオードは、ｐｎ接合の寄生容量が大きく、高周波特性が劣化する問題があった。

本発明はかかる課題に鑑みてなされ、第１に、動作領域にソース電極、ドレイン電極およびゲート電極をそれぞれ有する複数のＦＥＴと、前記ＦＥＴのソース電極に共通で接続する共通入力端子パッドと、前記ＦＥＴのドレイン電極にそれぞれ接続する複数の出力端子パッドと、前記ＦＥＴのゲート電極にそれぞれ接続する複数の制御端子パッドと、前記制御端子パッドと、対応する前記ＦＥＴの動作領域とをそれぞれ接続する複数の接続部と、前記接続部に接続する高抵抗体と、第１および第２伝導領域とそれらの周囲に配置した絶縁領域により構成される保護素子とを具備し、前記第１伝導領域はパッド形状を有して前記接続部に接続し、前記第２伝導領域は前記制御端子パッドを除く前記パッドの１つの周辺に配置されて該パッドと接続することにより解決するものである。

第２に、動作領域にソース電極、ドレイン電極およびゲート電極をそれぞれ有する複数のＦＥＴと、前記ＦＥＴのソース電極に共通で接続する共通入力端子パッドと、前記ＦＥＴのドレイン電極にそれぞれ接続する複数の出力端子パッドと、前記ＦＥＴのゲート電極にそれぞれ接続する複数の制御端子パッドと、前記制御端子パッドと、対応する前記ＦＥＴの動作領域とをそれぞれ接続する複数の接続部と、前記接続部に接続する高抵抗体と、第１伝導領域と、該第１伝導領域に対向配置する第２伝導領域と、前記第１および第２伝導領域の周囲に配置した絶縁領域により構成される保護素子とを具備し、前記第１伝導領域はパッド形状を有して前記接続部に接続し、前記第２伝導領域は前記出力端子パッドの周辺に配置されて該出力端子パッドと接続することにより解決するものである。

本発明によれば以下の効果が得られる。

第１に、スイッチ回路装置の制御端子−出力端子間に、ｎ／ｉ／ｎ型保護素子を接続する。これにより、静電破壊に弱いＦＥＴのゲート−ドレイン間を保護し、静電破壊耐量を大幅に向上させることができる。

第２に、制御抵抗に接続される保護素子の第１伝導領域の幅を、制御抵抗の幅に対して十分大きくし、パッド形状にする。これにより、制御抵抗全体の抵抗値に対して、第１伝導領域の抵抗値を０Ωに近似できる。従って、制御抵抗をパッドに沿って配置して保護素子を接続する構造と比較して、保護素子を構成する制御抵抗のパターンの設計を不要にできる。

第３に、制御抵抗に高抵抗体を接続する。これにより、高周波信号がｎ／ｉ／ｎ型保護素子を介して制御抵抗に漏れる経路において、ゲート電極および制御端子パッドとの間をそれぞれ高インピーダンスにできるので、実質的に高周波信号が漏れることを防止できる。従って特性を全く劣化させることなく、十分な静電破壊電圧を確保することができる。具体的には、２ＧＨｚでのインサーションロスを保護素子を接続する前と同じ０．３ｄＢ以下にすることができる。また、静電破壊電圧はマシンモデルにおいて１００Ｖ程度から４００Ｖにまで向上させることができる。

第４に、スイッチ回路装置のレイアウトおよび製造工程において、新たなスペースや、新たな工程を追加することなく、また高周波特性を劣化させることなく、静電破壊電圧を向上させることができる。

以下に本発明の実施の形態を図１から図８を用いて詳細に説明する。

図１を参照し、本実施形態の保護素子の原理的な構造について説明する。図１（Ａ）は保護素子の概要図であり、図１（Ｂ）は被保護素子となるＦＥＴの断面図であり、図１（Ｃ）は図１（Ｂ）のＦＥＴに保護素子を接続した等価回路図である。

保護素子２００は、図の如く、近接する第１伝導領域２０１と第２伝導領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１伝導領域２０１および第２伝導領域２０２は、例えばノンドープのＧａＡｓ基板に、不純物を注入した不純物領域である。以下、不純物としてｎ型を例に、第１伝導領域２０１および第２伝導領域２０２をそれぞれ第１ｎ＋型領域２０１および第２ｎ＋型領域２０２として説明する。

第１ｎ＋型領域２０１および第２ｎ＋型領域２０２は、静電エネルギーを通せる離間距離ｄ（例えば４μｍ程度）で対向配置され、その不純物濃度は、共に１×１０^１７ｃｍ^−３以上である。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板１０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０^１４ｃｍ^−３以下程度、抵抗率は１×１０^６Ωｃｍ以上が望ましい。

第１ｎ＋型領域２０１、第２ｎ＋型領域２０２を保護素子２００の２端子とし、これらをそれぞれＦＥＴ等の被保護素子の２端子に接続する。これにより、被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。

通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域２０３を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域２０３を信号が通ることは無い。従って通常の動作では、保護素子２００は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは絶縁領域２０３を静電エネルギーが通り、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２間で放電する。

保護素子２００の２端子（第１ｎ＋型領域２０１および第２ｎ＋型領域２０２）の離間距離ｄ（４μｍ）は、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。保護素子２００の２端子の不純物濃度および絶縁領域の抵抗値も、同様である。

図１（Ｂ）の如く、被保護素子はスイッチ回路装置のスイッチング素子であり、例えばＧａＡｓ ＭＥＳＦＥＴである。ＭＥＳＦＥＴ１００は、半絶縁基板１０１であるＧａＡｓ表面に、動作領域１０８が設けられる。動作領域１０８はｎ型不純物領域であり、高濃度のｎ型不純物領域であるソース領域１０３、ドレイン領域１０４を有する。また動作領域１０８には、その表面とショットキー接合を形成するゲート電極１７、ソース領域１０３およびドレイン領域１０４表面とオーミック接合をそれぞれ形成するソース電極２５およびドレイン電極２６が設けられる。ソース電極２５およびドレイン電極２６上には２層目のソース電極１５およびドレイン電極１６が配置される。ソース電極１５、ドレイン電極１６、ゲート電極１７は、それぞれＭＥＳＦＥＴ１００のソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇに接続する。

ＭＥＳＦＥＴ１００においては、ゲートショットキ接合の容量が小さく、ゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。つまり、静電破壊電圧を考える場合のＭＥＳＦＥＴ１００の等価回路は、図１（Ｃ）の如くゲート端子Ｇ−ドレイン端子Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。

静電破壊からの保護は、弱い接合であるゲート電極１７のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、ＭＥＳＦＥＴ１００の２端子間に上記の保護素子２００を接続する。保護素子２００は、ＭＥＳＦＥＴ１００の対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路となる。つまりこれにより、ＭＥＳＦＥＴ１００の静電破壊に弱い接合を保護することができる。

つまり、本実施形態では、ドレイン端子Ｄ−ゲート端子Ｇの２端子間に、保護素子２００を接続する。これにより、ドレイン端子Ｄ−ゲート端子Ｇ間に印加された静電エネルギーを、保護素子２００内部で一部放電させることができる。すなわち、静電破壊強度が最も弱いＦＥＴ動作領域１０８上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ１００を静電破壊から保護することができる。

次に、図２から図８を用いて、本実施形態の化合物半導体装置について、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置を例に説明する。

図２は、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体スイッチ回路装置の回路図を示している。

図２（Ａ）は原理的な回路図であり、第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが制御抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。制御抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

図２（Ａ）に示すスイッチ回路のロジックでは、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１に近い制御端子Ｃｔｌ１に例えば３Ｖを、制御端子Ｃｔｌ２に０Ｖを印加する。逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２に近い制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加している。しかし、ユーザの要望によっては、その逆のロジックを組む必要もある。

図２（Ｂ）は、図２（Ａ）の逆のロジックパターン（以下リバースコントロールタイプと称する）の回路図である。

この回路では、ＦＥＴ１のゲートが制御抵抗Ｒ１を介してＦＥＴ１から遠い位置にある制御端子Ｃｔｌ１に接続し、ＦＥＴ２のゲートが制御抵抗Ｒ２を介してＦＥＴ２から遠い位置にある制御端子Ｃｔｌ２に接続している。このようにすることで、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い制御端子Ｃｔｌ１に例えば３Ｖ、制御端子Ｃｔｌ２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加する。

図３は、図２（Ｂ）に示す化合物半導体スイッチ回路装置のリバースコントロールタイプのスイッチ回路を集積化した化合物半導体チップの１例を示した平面図である。

ここで、本実施形態のスイッチ回路装置は、スイッチング素子としてＧａＡｓ ＭＥＳＦＥＴ（図１（Ｂ）参照）およびＨＥＭＴの何れでも図示のパターンで実現できる。以下スイッチング素子としてＨＥＭＴを例に説明する。

ノンドープＧａＡｓ基板に複数の半導体層を積層し、スイッチングを行うＦＥＴ１およびＦＥＴ２を中央部に配置する。

各ＦＥＴのゲート電極に制御抵抗Ｒ１、Ｒ２を接続する。また共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺でＦＥＴ１およびＦＥＴ２の周囲にそれぞれ設けられている。第２層目の金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。尚ゲート電極はＰｔ埋め込み構造とし、Ｔｉ／Ｐｔ／Ａｕのゲートに比べ高耐圧と低オン抵抗を実現したＦＥＴとなっている。実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり各ＦＥＴのソース電極、ドレイン電極および各抵抗の両端の取出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。

ＦＥＴ１のゲート電極１７と、ＦＥＴ１から遠い位置にある制御端子Ｃｔｌ１は制御抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１７とＦＥＴ２から遠い位置にある制御端子Ｃｔｌ２は制御抵抗Ｒ２で接続されている。

ＨＥＭＴの動作領域１０８は、基板に選択的に絶縁化領域５０を形成することにより、一点鎖線の如く他の構成要素と分離される。ここで、絶縁化領域５０とは、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。つまり、本実施形態では、動作領域１０８、制御抵抗Ｒ１、Ｒ２等、絶縁化領域５０以外は伝導領域である。

チップ中心から外側に向かって伸びる櫛歯状の４本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり、ソース領域（あるいはドレイン領域）とコンタクトしている。またチップ中心に向かって伸びる櫛歯状の４本のパッド金属層３０が第１出力端子パッドＯ１および第２出力端子パッドＯ２に接続されるドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）があり、ドレイン領域（あるいはソース領域）とコンタクトしている。なお、共通入力端子パッドＩから伸びる真中の櫛歯のソース電極１５（あるいはドレイン電極）はＦＥＴ１とＦＥＴ２とで共用している。

この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が７本の櫛歯形状に配置され、ソース領域およびドレイン領域間の動作領域１０８の一部とショットキー接合を形成している。ゲート電極１７は、動作領域１０８外で櫛歯を束ねたゲート配線２７および制御抵抗Ｒ１、Ｒ２を介して、第１制御端子パッドＣ１および第２制御端子パッドＣ２と接続する。制御抵抗Ｒ１、Ｒ２は、それぞれ低抵抗体ＬＲ１および高抵抗体ＨＲ１、低抵抗体ＬＲ２および高抵抗体ＨＲ２から構成される。制御抵抗Ｒ１、Ｒ２の詳細については後述する。

ここで、制御抵抗Ｒ１および制御抵抗Ｒ２は、それぞれ両ＦＥＴから延在し、共通入力端子パッドＩに接続する配線（パッド金属層３０）と窒化膜を介して交差して設けられた伝導領域であり、第１制御端子パッドＣ１および第２制御端子パッドＣ２とそれぞれ電気的に接続する。

更に、各パッドの周辺には周辺伝導領域１５０が配置される。周辺伝導領域１５０は、パッドから基板に延びる空乏層を介して高周波信号が漏れることを防止する。周辺伝導領域１５０もパッド周辺に絶縁化領域５０を設けることにより他の構成要素と分離された領域である。後述するが、周辺伝導領域１５０は不純物が高濃度にドープされたエピタキシャル層を含んでいる。すなわち機能的にはｎ＋型領域であるので、以下周辺ｎ＋型領域１５０と称する。

周辺ｎ＋型領域１５０は、同様の理由からチップの上辺側に配置される３つのパッド（共通入力端子パッドＩ、第１制御端子パッドＣ１、第２制御端子パッドＣ２）と制御抵抗Ｒ１間、制御抵抗Ｒ１と制御抵抗Ｒ２間、ゲート電極１７の先端と対向する第１出力端子パッドＯ１（第２出力端子パッドＯ２も同様）間、ＦＥＴ１およびＦＥＴ２のゲート配線２７間にも配置される。

そして、第１制御端子パッドＣ１と第１出力端子パッドＯ１間、および第２制御端子パッドＣ２と第２出力端子パッドＯ２間に、それぞれ保護素子２００を接続する。

図４は、動作領域および保護素子の断面図を示す。図４（Ａ）が図３のａ−ａ線断面図であり、図４（Ｂ）が図３のｂ−ｂ線断面図である。

図４（Ａ）のごとく、基板は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層し、バッファ層３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層３３を順次積層したものである。電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。

バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層３３上には、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋型ＧａＡｓ層３７を最上層に積層している。キャップ層３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０^１８ｃｍ^−３程度である。

電子供給層３３、障壁層３６、スペーサ層３４は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０^１８ｃｍ^−３程度に添加されている。

動作領域１０８は、絶縁化領域（ここでは不図示）により分離される。ＨＥＭＴのエピタキシャル層は、キャップ層３７（不純物濃度１〜５×１０^１８ｃｍ^−３程度）を含んでいる。このように、キャップ層３７を含んで分離された領域は、機能的にはｎ＋型領域となる。また、ソース領域３７ｓまたはドレイン領域３７ｄは、図の如くキャップ層３７を所望のパターンでエッチングして形成されたｎ＋型領域である。また既述の如く、アイソレーション向上のため、各パッド周辺や制御抵抗Ｒ１、Ｒ２間などに配置される周辺ｎ＋型領域１５０も、同様の理由により機能的にはｎ＋型領域である。また後述するが制御抵抗Ｒ１、Ｒ２は高抵抗体と低抵抗体からなり、低抵抗体部分はｎ＋型領域である。

ソース領域３７ｓおよびドレイン領域３７ｄには、第１層目金属層のオーミック金属層１０で形成されるソース電極２５およびドレイン電極２６が接続する。そしてその上層には第３層目金属層のパッド金属層３０によりソース電極１５およびドレイン電極１６が形成される。

ゲート電極１７は、動作領域１０８の一部、すなわちソース領域３７ｓおよびドレイン領域３７ｄ間のキャップ層３７をエッチングして、露出したノンドープＡｌＧａＡｓ層３６に第２層目金属層のゲート金属層２０を設けることにより形成される。

次に、図３および図４（Ｂ）の断面図を参照して、保護素子２００について説明する。保護素子２００の第１伝導領域２０１および第２伝導領域２０２は、それぞれ絶縁化領域５０により他の構成要素と分離される。これらの領域も不純物を高濃度にドープしたキャップ層３７を含んでいるため、以下それぞれ第１ｎ＋型領域２０１および第２ｎ＋型領域２０２として説明する。

保護素子２００の第１ｎ＋型２０１は、周囲を絶縁化領域５０で分離されたパッド形状を有しており制御抵抗Ｒ１と接続する。パッド形状については後述する。

また、第２ｎ＋型領域２０２は、第１出力端子パッドＯ１の周辺に配置されて第１出力端子パッドＯ１と直流電流が流れる状態で接続（以下直流的に接続）する。すなわち第２ｎ＋型領域２０２は周辺ｎ＋型領域１５０の一部である。また、第２ｎ＋型領域２０２は第１ｎ＋型領域２０１と近接して対向配置される。

第１ｎ＋型領域２０１および第２ｎ＋型領域２０２は前述の如く絶縁化領域５０により分離された領域である。すなわち、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の周囲は絶縁化領域５０が設けられており、第１ｎ＋型領域２０１／絶縁化領域５０（絶縁領域２０３）／第２ｎ＋型領域２０２により保護素子２００が構成される。

第２ｎ＋型領域２０２は第１出力端子パッドＯ１の周辺ｎ＋型領域１５０の一部であり第１出力端子パッドＯ１と少なくとも一部が重畳して直流的に接続する。尚、図３、図４（Ｂ）では第１出力端子パッドＯ１の下方全面に第１出力端子パッドＯ１からはみ出して周辺ｎ＋型領域１５０が配置されるが、第１出力端子パッドＯ１の周辺部のみに設けられても良い。他のパッドも同様である。さらに、図示は省略するが、各パッド周辺やゲート配線２７周辺の、金属層と直流的に接続する周辺ｎ＋型領域１５０は、金属層（各パッドまたはゲート配線２７）端部から離間しても良い。周辺ｎ＋型領域と金属層端部の離間距離が０μｍ〜５μｍであれば、両者は直流的に接続できる。すなわち第２ｎ＋型領域２０２も直流的に接続するパッドと０μｍ〜５μｍの距離で離間する場合がある。

このように、第１制御端子パッドＣ１に接続する第１ｎ＋型領域２０１および第１出力端子パッドＯ１の周辺ｎ＋型領域１５０（第２ｎ＋型領域２０２）によって、スイッチ回路装置の第１制御端子Ｃｔｌ１と第１出力端子ＯＵＴ１間に保護素子２００が接続される。

尚、第２制御端子パッドＣ２（ＦＥＴ２）側も同様である。すなわち第１ｎ＋型領域２０１は、第２制御端子パッドＣ２が接続する制御抵抗Ｒ２と接続し、第２ｎ＋型領域２０２は第２出力端子パッドＯ２の周辺ｎ＋型領域１５０の一部であり、第２出力端子パッドＯ２と直流的に接続する。このようにして、スイッチ回路装置の第２制御端子Ｃｔｌ２と第２出力端子ＯＵＴ２間に保護素子２００が接続される。

これにより、スイッチ回路装置のスイッチング素子であるＦＥＴ１、ＦＥＴ２のそれぞれのゲート端子Ｇ−ドレイン端子Ｄ間に保護素子２００を接続でき（図１（Ｃ）参照）、第１制御端子Ｃｔｌ１−第１出力端子ＯＵＴ１間および第２制御端子Ｃｔｌ２−第２出力端子間に印加された静電エネルギーを、保護素子２００により一部放電させることができる。つまり、静電破壊強度が最も弱いＦＥＴの動作領域１０８上のゲートショットキ接合に至る静電エネルギーを大きく減衰させ、スイッチング素子であるＦＥＴ１、ＦＥＴ２を静電破壊から保護することができる。尚、以下、ＦＥＴ２側はＦＥＴ１側と同様であるので、ＦＥＴ１側について説明する。

次に、第１ｎ＋型領域２０１の形状について説明する。

図６には、比較のために保護素子２００’に制御抵抗Ｒ１の一部を利用した場合の一例を示す。（また本実施形態の保護素子２００の拡大図を図５に示す。

図６では、制御抵抗Ｒ１は全て低抵抗体ＬＲ１により構成される。ここで、低抵抗体ＬＲ１のシート抵抗は、１００Ω／□以下である。
すなわち、図５のごとく制御抵抗Ｒ１を迂回させ、パッドに沿って延在し、その一部を第１ｎ＋型領域２０１’として利用することもできる。これにより制御抵抗Ｒ１と周辺ｎ＋型領域１５０およびその間の絶縁化領域５０（絶縁領域２０３）によって第１制御端子Ｃｒｌ１−第１出力端子ＯＵＴ１間に保護素子２００’を接続したことになる。

しかし、この場合、制御抵抗Ｒ１のパターンの設計に時間がかかる問題がある。具体的には、第１に制御抵抗Ｒ１を迂回させるレイアウトの作図に時間がかかる。第２に、迂回させた制御抵抗Ｒ１の抵抗値の計算やその計算結果に応じて、そのつど所定の抵抗値となるよう制御抵抗Ｒ１の幅を調整する作業に時間がかかってしまう。

そこで、図５のごとく、本実施形態では、第１ｎ＋型領域２０１を、その抵抗値が０Ωに近似できるパッド形状とした。

第１ｎ＋型領域２０１は第１の辺Ｓ１を有し、第１の辺Ｓ１は第２ｎ＋型領域２０２の第２の辺Ｓ２と一定の離間距離ｄで対向する。離間距離ｄは４μｍ程度とする。

第１ｎ＋型領域２０１（第１の辺）は、長さＬ１を有しこれが保護素子２００の長さとなる。また第１ｎ＋型領域２０１の長さＬ１は、第２ｎ＋型領域２０２が接続するパッド（第１出力端子パッドＯ１）の最長部の長さＬ２の２分の１以下の長さであるとする。パッドの最長部とはパッドの形状において、Ｘ方向およびＹ方向の直線距離の中で最大の距離を持つ直線部分を指す。ここでＸ方向およびＹ方向とは、チップの隣り合う２辺にそれぞれ平行な方向である。

また、第１ｎ＋型領域２０１の長さＬ１とは制御抵抗Ｒ１の電流が流れる方向に平行な方向の長さである。一方第１ｎ＋型領域２０１の幅ｗ２は長さＬ１に垂直な方向の長さである。

すなわち、Ｌ１は保護素子２００の長さでもある。また矩形の幅ｗ２とは制御抵抗Ｒ１の電流が流れる方向と垂直方向の距離を指す。

そして、パッド形状とは、その抵抗値が０Ωに近似できる程度に制御抵抗Ｒ１（低抵抗体ＬＲ１）の幅ｗ１に対して十分大きな幅ｗ２を有する形状とし、より具体的には、一辺が数μｍ〜数十μｍの矩形およびそれに類する形状であるとする。また、矩形に類する形状とは、矩形以外の多角形の他、例えば少なくとも一辺が曲線の場合も含むとする。また、矩形の（矩形に類する形状の場合にはその形状に内接する矩形）の幅ｗ２は矩形の長さＬ１より長いとする。

第１ｎ＋型領域２０１をこのようなパッド形状にすることで、第１ｎ＋型領域２０１の抵抗値を０Ωに近似することができる。

本実施形態の制御抵抗Ｒ１は、低抵抗体ＬＲ１と高抵抗体ＨＲ１により構成される。低抵抗体ＬＲ１は、シート抵抗が１００Ω／□以下のｎ＋型領域である。一方、高抵抗体ＨＲ１はシート抵抗が数百Ω／□（抵抗値は５ＫΩ以上）である。

第１ｎ＋型領域２０１は、ＨＥＭＴにおいて絶縁化領域５０が設けられない領域であり、そのシート抵抗は低抵抗体ＬＲ１のシート抵抗と同じ１００Ω／□以下である。

つまり、第１ｎ＋型領域２０１をその幅ｗ２が長さＬ１より長い矩形のパッド形状とすることにより、第１ｎ＋型領域２０１の抵抗値は、１００Ω以下となる。

一方、制御抵抗Ｒ１（低抵抗体ＬＲ１および高抵抗体ＨＲ１）の抵抗値は２０ＫΩ〜３０ＫΩである。すなわち、第１ｎ＋型領域２０１の抵抗値を仮に１００Ωとしても、制御抵抗Ｒ１の０．５％〜０．３％に過ぎない。従って、第１ｎ＋型領域２０１の抵抗値は、制御抵抗Ｒ１の抵抗値に対して０Ωに近似することができる。

これにより、制御抵抗Ｒ１の一部で保護素子２００’を構成する場合（図６）と比較して、制御抵抗Ｒ１を迂回させるためのパターンの設計に費やす時間が不要となる。

また、高抵抗体を接続せずに保護素子２００’を構成する場合（図６）と比較して、制御抵抗Ｒ１を短くすることができる図６のパターンで制御抵抗Ｒ１を所定の抵抗値にするには、パターンを迂回させる分、制御抵抗Ｒ１の幅ｗ１を太くしなければならず、制御抵抗Ｒ１のチップの占有面積が増加する場合もある。

しかし、本実施形態では高抵抗体ＨＲを接続することで制御抵抗Ｒ１を短くすることが可能となり、必要以上に制御抵抗Ｒ１の幅ｗ１を太くする必要がなくなる。従って、その分チップサイズを小さくできる。

更に、本実施形態では、保護素子２００を接続することによる寄生容量の増大も抑制できる。

保護素子２００のｎ＋／ｉ／ｎ＋接合による寄生容量は、ｐｎ接合ダイオードの寄生容量と比較して十分小さいものである。しかし、高周波特性を劣化させる一因となるものである。特に、スイッチング素子がＨＥＭＴの場合、スイッチング素子がＧａＡｓ ＭＥＳＦＥＴの場合と比較して、オン抵抗Ｒｏｎが大幅に小さく、またオフ容量も大幅に小さい。

従って、ＭＥＳＦＥＴをスイッチング素子とするスイッチ回路装置では問題にはならない程度の寄生容量も、ＨＥＭＴをスイッチング素子とするスイッチ回路装置では高周波特性に影響を与えることになる。

例えば、図６において、保護素子２００（第１の辺Ｓ１）を、出力端子パッドＯ１の一辺の長さ（６０μｍ）にわたって延在させた場合の寄生容量は数ｆＦである。この容量は、ｐｎ接合ダイオードの寄生容量と比較して大幅に小さいものである。しかし、この場合、共通入力端子パッドＩから入力された入力信号の一部が出力端子端子パッドＯ１および制御抵抗Ｒ１を介して高周波信号としてＧＮＤ電位である第１制御端子パッドＣ１に漏れ、インサーションロス特性が劣化すると共に、ＦＥＴ１のゲート電極―ドレイン電極間容量（オフ容量）が増してアイソレーション特性が劣化することが判った。これは、数ｆＦの寄生容量であってもＨＥＭＴの小さいオン抵抗Ｒｏｎおよびオフ容量に対しては無視できるレベルを超えており、保護素子２００内で漏れた高周波信号が、インサーションロスの増加（劣化）およびアイソレーションの減少（劣化）となって顕れてしまうためである。

従って、図６の如く保護素子２００の長さがパッドの一辺と同等程度であり、高抵抗体が接続されていない場合には、インサーションロスおよびアイソレーションは、保護素子を接続しない場合のインサーションロスおよびアイソレーションよりも劣化してしまう問題があった。

そこで、本実施形態（図５）では、保護素子２００の延在する長さ（第１の辺Ｓ１の長さＬ１）を、対応するパッドの最長部の長さＬ２の２分の１以下とし、さらに高抵抗体ＨＲ１−１およびＨＲ１−２を接続した。

これにより、寄生容量を更に低減し、保護素子２００内で高周波信号が漏れることなく、十分な静電破壊電圧を確保することができる。

図７を参照し、第１ｎ＋型領域２０１のパッド形状について説明する。なお、第２ｎ＋型領域２０２が接続するパッドは破線で示した。

図７（Ａ）は矩形の角を面取りした多角形の場合であり、図７（Ｂ）は第２ｎ＋型領域２０２と対向する第１の辺Ｓ１以外が曲線の場合である。

このように、第１ｎ＋型領域２０１は、第２ｎ＋型領域２０２と離間距離ｄで対向する第１の辺Ｓ１を有し、且つ抵抗値が０Ωに近似できる程度に制御抵抗Ｒ１の幅ｗ１に対して大きな幅ｗ２を有する形状であればよい。

次に、図８を参照して高抵抗体ＨＲについて説明する。図８（Ａ）は低抵抗体ＬＲ１の断面図であり図３のｃ−ｃ線断面図である。また図８（Ｂ）（Ｃ）が高抵抗体ＨＲ１の断面図であり、図８（Ｂ）が図３のｄ−ｄ線断面図、図８（Ｃ）が図３のｅ−ｅ線断面図である。尚、高抵抗体ＨＲ１（ＨＲ１−１、ＨＲ１−２）、ＨＲ２（ＨＲ２−１、ＨＲ２−２）はすべて同様の構成である。

本実施形態では、制御抵抗Ｒ１と第１出力端子パッドＯ１に保護素子２００を接続する。しかし、この構成のみでは保護素子２００を介して第１出力端子パッドＯ１から制御抵抗Ｒ１に高周波信号が漏れる可能性がある。そして高周波信号が制御抵抗Ｒ１に漏れた場合、第１に漏れた高周波信号は高周波としてＧＮＤ電位の第１制御端子パッドＣ１に達しその分、インサーションロスが増加（劣化）する。第２に制御抵抗Ｒ１に漏れた高周波信号がＦＥＴ１のゲート電極１７に達してしまう場合、それはＦＥＴ１のドレイン電極−ゲート電極間容量が増すことを意味する。すなわちＦＥＴのオフ容量が増加する結果となりその分アイソレーションが減少（劣化）する。

そこで、本実施形態では高周波信号が漏れる経路に高インピーダンスを直列接続し、高周波信号の漏れを防止する。高インピーダンスとは、抵抗値が５ＫΩ以上、通常は５ＫΩ〜１０ＫΩの高抵抗体ＨＲ（ＨＲ１、ＨＲ２）である。

すなわち高抵抗体ＨＲ１（高抵抗体ＨＲ１−１、ＨＲ１−２）は、第１制御端子パッドＣ１からＦＥＴ１の動作領域１０８に至る経路途中に接続される。制御抵抗Ｒ２は、低抵抗体ＬＲ２と高抵抗体ＨＲ２により構成される。高抵抗体ＨＲ２（高抵抗体ＨＲ２−１、ＨＲ２−２）は、第２制御端子パッドＣ２からＦＥＴ２の動作領域１０８に至る経路途中に接続される。尚、制御抵抗Ｒ１と制御抵抗Ｒ２は同様であるので、以下制御抵抗Ｒ１側について説明する。

より具体的には、第１制御端子パッドＣ１と第１ｎ＋型領域２０１間に高抵抗体ＨＲ１−１を接続し、第１ｎ＋型領域２０１とＦＥＴ１の動作領域（ゲート電極１７）間に高抵抗体ＨＲ１−２を接続する。

これにより、第１出力端子パッドＯ１から保護素子２００を介して制御抵抗Ｒ１に高周波信号が漏れた場合であっても、漏れた高周波信号は高抵抗体ＨＲ１−１、ＨＲ１−２により十分減衰する。従って、実質的に第１ｎ＋型領域２０１から動作領域へ、あるいは第１ｎ＋型領域２０１から第１制御端子パッドＣ１へ、高周波信号が漏れることはない。すなわち高周波信号が漏れる経路にはすべて高インピーダンスがシリーズに接続されているため、第１出力端子パッドＯ１から保護素子２００を介して制御抵抗Ｒ１に高周波信号が漏れることはない。従って保護素子２００を接続することにより、スイッチ回路装置の高周波特性（インサーションロスおよびアイソレーション）が劣化することはない。

また従来（図６）では保護素子２０１’を構成する制御抵抗Ｒ１（第１ｎ＋型領域２０１’）の幅ｗ２を、制御抵抗Ｒ１の他の部分の幅と同様２μｍ程度と細くすることにより寄生容量をできるだけ小さくしていた。しかしその対策は十分ではなく、実際は保護素子の寄生容量により高周波特性が劣化していた。さらに保護素子を形成するため、制御抵抗Ｒ１を引き回す必要があり、その分の抵抗値も全体の抵抗値の一部として加算する必要があり抵抗の設計に時間がかかっていた。

一方、本実施形態の保護素子（図５）では保護素子２００の幅ｗ２を大きくしても、寄生容量により高周波信号が漏れることはなく、また抵抗値はほぼ０Ωのため抵抗値として加算する必要もない。従って保護素子２００の設計において自由度が非常に大きく、自由に設計しても高周波特性を劣化させることはない。

図８（Ａ）の如く、低抵抗体ＬＲ１は絶縁化領域５０により他の構成要素と分離され、その幅ｗ１は２μｍ程度である。そして周辺ｎ＋型領域１５０や第１ｎ＋型領域２０１と同様にキャップ層３７を含んだｎ＋型領域である。低抵抗体ＬＲ１のシート抵抗は、１００Ω／□以下である。

高抵抗体ＨＲ１は、図８（Ｂ）の如く、絶縁化領域５０により他の構成要素と分離される。図８（Ｂ）（Ｃ）の如くまたキャップ層３７をエッチングしたリセス部１１０に、キャップ層３７より下層の半導体層を露出させた構造である。この構造によりキャップ層３７より下層の半導体層が抵抗層となる。高抵抗体ＨＲ１のシート抵抗は数百Ω／□であるため、短い距離で抵抗値を高めることができる。高抵抗体ＨＲ１の抵抗値は５ＫΩ以上（例えば１０ＫΩ程度）である。

特にリバースコントロールタイプのスイッチ回路装置の場合、制御抵抗Ｒ１をチップ内に引き回す必要がある（図３）。このとき、低抵抗体ＬＲ１のみで構成された制御抵抗Ｒ１に高い抵抗値を持たせるためにはその延在距離を更に長くする必要があり、制御抵抗Ｒ１のパターンによるチップ面積の増加が問題となる。

しかし、本実施形態の如く５ＫΩ以上の高抵抗体ＨＲ１−１、ＨＲ１−２を制御抵抗Ｒ１の一部に採用することにより、特にチップサイズを増大せずに所定の抵抗値を得ることができる。

そして高抵抗体ＨＲ１−１を、第１制御端子パッドＣ１と第１ｎ＋型領域２０１間に接続し、高抵抗体ＨＲ１−２を第１ｎ＋型領域２０１とＦＥＴ１の動作領域１０８間に上に接続する。これにより、第１出力端子パッドＯ１から制御抵抗Ｒ１に高周波信号が漏れた場合であっても、高抵抗体ＨＲ１により減衰できる。従って、第１制御端子パッドＣ１またはＦＥＴ１のゲート電極に実質的に高周波信号が漏れることを防止できる。

さらにＨＲ１−１は制御端子パッドＣ１と、制御抵抗Ｒ１が共通入力端子パッドＩから延在する配線と窒化膜を介して交差する部分との間に接続されている。すなわち共通入力端子パッドＩから窒化膜を介して制御抵抗Ｒ１に高周波信号が漏れる経路において、高周波ＧＮＤである制御端子パッドＣ１との間に高インピーダンス（ＨＲ１−１）が接続されている。従って実質、高周波信号は制御端子パッドＣ１に漏れないため、インサーションロスの劣化を防ぐことができる。またＨＲ２−１も同様の働きがある。

また、ＧａＡｓ ＭＥＳＦＥＴをスイッチング素子とする場合には、高抵抗体ＨＲ１はゲート電極１７がコンタクトする動作領域１０８（ソース領域、ドレイン領域の間）と同じ不純物をＧａＡｓ基板にイオン注入し、動作領域１０８と同等のピーク濃度とすることにより、５ＫΩ以上の抵抗値に形成する。

これにより、高周波特性を全く劣化させることなく十分な静電破壊電圧を確保することができる。具体的には、２ＧＨｚでのインサーションロスを０．３ｄＢ以下にすることができた。これは保護素子２００の接続前と同等の値であり、保護素子２００の接続によるインサーションロスの劣化が全く無いことを示している。更に、保護素子２００の接続前にマシンモデルで１００Ｖであった静電破壊電圧を４００Ｖまでに向上させることができた。

更に加えて、保護素子２００は、第２制御端子パッドＣ２と第１出力端子パッドＯ１（リバースコントロールタイプの場合）間のスペースを利用して接続することができる。また、絶縁化領域５０により、動作領域１０８、制御抵抗Ｒ１、Ｒ２等の伝導領域を分離する工程で同時に形成できる。従って、マスクパターンの変更のみでよく、特別な工程や、スペースを増加させることなく、保護素子２００を接続できる。高抵抗体ＨＲ１のリセス部１１０の形成もマスク合わせパターンの形成工程と同時に形成できるため、特別な工程を必要としない。

尚、本実施形態では、図３の如くリバースコントロールタイプのスイッチ回路装置について説明した。リバースコントロールタイプのスイッチ回路装置は、第１制御端子パッドＣ１と対応するＦＥＴ１の距離が大きいため、制御抵抗Ｒ１を長く引き回す必要がある。従って本実施形態の如く２つの高抵抗体ＨＲ１−１、ＨＲ１−２とパッド形状の第１ｎ＋型領域２０１が配置し易い。ＦＥＴ２側も同様である。しかし図２（Ａ）の如く、通常の（リバースコントロールタイプと逆の）ロジックのスイッチ回路装置についてもレイアウト方法を工夫することにより同様に実施することは可能である。

本発明の保護素子を説明する（Ａ）概要図、（Ｂ）断面図、（Ｃ）等価回路図である。 本発明のスイッチ回路装置を説明する回路図である。 本発明のスイッチ回路装置を説明する平面図である。 本発明のスイッチ回路装置を説明する断面図である。 本発明の保護素子を説明するための平面図である。 本発明の保護素子を説明する平面図である。 本発明の保護素子を説明する平面図である。 本発明のスイッチ回路装置を説明する断面図である。

符号の説明

１０８ 動作領域
１７ ゲート電極
１６、２６ ドレイン電極
１５、２５ ソース電極
１０ オーミック金属層
２０ ゲート金属層
３０ パッド金属層
３１ 半絶縁性ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３５ チャネル（電子走行）層
３４ スペーサ層
３６ 障壁層
３７ キャップ層
３７ｓ ソース領域
３７ｄ ドレイン領域
５０ 絶縁化領域
１００ 被保護素子
１０１ 基板
１０３ ソース領域
１０４ ドレイン領域
１１０ リセス部
１１５ ショットキバリアダイオード
１５０ 周辺伝導領域
２００ 保護素子
２０１ 第１伝導領域
２０２ 第２伝導領域
２０３ 絶縁領域
Ｉ 共通入力端子パッド
Ｃ１、Ｃ２ 制御端子パッド
Ｏ１、Ｏ２ 出力端子パッド
ＩＮ 共通入力端子
Ｃｔｌ１、Ｃｔｌ２ 制御端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｒ１、Ｒ２ 抵抗
ＨＲ１−１、ＨＲ１−２、ＨＲ２−１、ＨＲ２−２ 高抵抗体
ＬＲ１、ＬＲ２ 低抵抗体

Claims (11)

1. 動作領域にソース電極、ドレイン電極およびゲート電極をそれぞれ有する複数のＦＥＴと、
   前記ＦＥＴのソース電極に共通で接続する共通入力端子パッドと、
   前記ＦＥＴのドレイン電極にそれぞれ接続する複数の出力端子パッドと、
   前記ＦＥＴのゲート電極にそれぞれ接続する複数の制御端子パッドと、
   前記制御端子パッドと、対応する前記ＦＥＴの動作領域とをそれぞれ接続する複数の接続部と、
   前記接続部に接続する高抵抗体と、
   第１および第２伝導領域とそれらの周囲に配置した絶縁領域により構成される保護素子とを具備し、
   前記第１伝導領域はパッド形状を有して前記接続部に接続し、前記第２伝導領域は前記制御端子パッドを除く前記パッドの１つの周辺に配置されて該パッドと接続することを特徴とするスイッチ回路装置。
2. 動作領域にソース電極、ドレイン電極およびゲート電極をそれぞれ有する複数のＦＥＴと、
   前記ＦＥＴのソース電極に共通で接続する共通入力端子パッドと、
   前記ＦＥＴのドレイン電極にそれぞれ接続する複数の出力端子パッドと、
   前記ＦＥＴのゲート電極にそれぞれ接続する複数の制御端子パッドと、
   前記制御端子パッドと、対応する前記ＦＥＴの動作領域とをそれぞれ接続する複数の接続部と、
   前記接続部に接続する高抵抗体と、
   第１伝導領域と、該第１伝導領域に対向配置する第２伝導領域と、前記第１および第２伝導領域の周囲に配置した絶縁領域により構成される保護素子とを具備し、
   前記第１伝導領域はパッド形状を有して前記接続部に接続し、前記第２伝導領域は前記出力端子パッドの周辺に配置されて該出力端子パッドと接続することを特徴とするスイッチ回路装置。
3. 前記接続部は制御抵抗であることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
4. 前記第１伝導領域は、抵抗値が０Ωに近似できる程度に前記制御抵抗の幅に対して十分大きな幅を有することを特徴とする請求項３に記載のスイッチ回路装置。
5. 前記高抵抗体の抵抗値は５ＫΩ以上であることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
6. 前記第１伝導領域は前記第２伝導領域と所定の間隔で対向する第１の辺を有し、該第１の辺の長さは、前記第２伝導領域が接続する前記パッドの最長部の２分の１以下の長さであることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
7. 前記第１伝導領域および前記第２伝導領域は、対応する前記パッドの間に印加される静電エネルギーを減衰させる程度に離間して配置することを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
8. 前記第２伝導領域は、対応する前記パッドと直流電流が流れる距離で隣接して配置されることを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
9. 前記高抵抗体は、前記制御端子パッドと前記第１伝導領域間、および前記第１伝導領域と前記動作領域間にそれぞれ接続することを特徴とする請求項１または請求項２に記載のスイッチ回路装置。
10. 前記第１伝導領域は一つの方向における長さが他の方向における長さより短いことを特徴とする請求項４に記載のスイッチ回路装置。
11. 前記一つの方向は電流の流れる方向に平行な方向であることを特徴とする請求項１０に記載のスイッチ回路装置。
    
    

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